特許 7064060 二重機能セルアレイを再構成するためのシステムおよび方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2022-04-25

(45)【発行日】2022-05-09

(54)【発明の名称】二重機能セルアレイを再構成するためのシステムおよび方法

(51)【国際特許分類】

   G06F 12/00 20060101AFI20220426BHJP

   H03K 19/177 20200101ALI20220426BHJP

【ＦＩ】

G06F12/00 550C

G06F12/00 560F

H03K19/177

【請求項の数】 18

(21)【出願番号】P 2021563329

(86)(22)【出願日】2020-04-20

(86)【国際出願番号】 US2020029010

(87)【国際公開番号】W WO2020219397

(87)【国際公開日】2020-10-29

【審査請求日】2022-01-27

(31)【優先権主張番号】62/837,704

(32)【優先日】2019-04-23

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/777,554

(32)【優先日】2020-01-30

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/810,779

(32)【優先日】2020-03-05

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】521464570

【氏名又は名称】アーバー・カンパニー・エルエルエルピイ

(74)【代理人】

【識別番号】100098394

【弁理士】

【氏名又は名称】山川 茂樹

(72)【発明者】

【氏名】グジー，ダレル・ジェームズ

(72)【発明者】

【氏名】リウ，ウェイ－ティ

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２０００－２８４９４５（ＪＰ，Ａ）

【文献】特開平９－２３２４３３（ＪＰ，Ａ）

【文献】特表２００７－５０２０１４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１３／００６７４６７（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １２／００

Ｈ０３Ｋ １９／１７７

(57)【特許請求の範囲】

【請求項1】

集積回路ダイ素子であって、
１つまたは複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）素子を含み、前記１つまたは複数のＦＰＧＡ素子のそれぞれは構成データに基づく構成を有する、ＦＰＧＡ素子と、
複数の再構成可能なメモリアレイブロックを含む再構成可能な二重機能メモリアレイであって、各再構成可能なメモリアレイブロックは、一の時点ではストレージメモリアレイブロックとして、また他の時点では制御ロジックアレイブロックとして構成および再構成することができ、前記再構成可能なメモリアレイブロックは、その再構成可能なメモリアレイブロックが前記ストレージメモリアレイブロックとして構成されているときは、プロセスデータを格納し、その再構成可能なメモリアレイブロックが前記制御ロジックアレイブロックとして構成されているときは、前記１つまたは複数のＦＰＧＡ素子の少なくとも一部の構成を制御するための前記構成データを格納する、再構成可能な二重機能メモリアレイと、
各再構成可能なメモリアレイブロックを、前記一の時点ではそれぞれの前記メモリアレイブロックとして、また前記他の時点ではそれぞれの前記ロジックアレイブロックとして構成するように機能する制御ロジック回路とを備える、集積回路ダイ素子。

【請求項2】

前記再構成可能な二重機能メモリアレイは、
前記ストレージメモリアレイブロックとして構成された第１の再構成可能なメモリアレイブロックと、
前記制御ロジックアレイブロックとして構成された第２の再構成可能なメモリアレイブロックとを含む、請求項１に記載の集積回路ダイ素子。

【請求項3】

前記ストレージメモリアレイブロックは、キャッシュメモリを備える、請求項１に記載の集積回路ダイ素子。

【請求項4】

前記制御ロジック回路は、前記集積回路ダイ素子の製造および展開後に、少なくとも１つの再構成可能なメモリアレイブロックを構成するように機能する、請求項１に記載の集積回路ダイ素子。

【請求項5】

前記制御ロジック回路は、特定の再構成可能なメモリアレイブロックを、前記ストレージメモリアレイブロックから、前記制御ロジックアレイブロックに切り替えるように機能する、請求項１に記載の集積回路ダイ素子。

【請求項6】

前記制御ロジック回路は、特定の再構成可能なメモリアレイブロックを、前記制御ロジックアレイブロックから、ストレージメモリアレイブロックに切り替えるように機能する、請求項１に記載の集積回路ダイ素子。

【請求項7】

前記集積回路ダイ素子は、集積回路ダイのスタックを備え、前記スタックは、第１の再構成可能な二重機能メモリアレイダイおよびマイクロプロセッサダイを含む、請求項１に記載の集積回路ダイ素子。

【請求項8】

前記スタックは、第２の再構成可能な二重機能メモリアレイダイをさらに備える、請求項７に記載の集積回路ダイ素子。

【請求項9】

前記スタックは、ＦＰＧＡダイまたはメモリダイをさらに備える、請求項７に記載の集積回路ダイ素子。

【請求項10】

制御ロジック回路によって、第１の制御値を格納することと、
前記第１の制御値に基づいて、再構成可能な二重機能メモリアレイの少なくとも１つの再構成可能なメモリアレイブロックを、ストレージメモリアレイブロックとして、または制御ロジックアレイブロックとして構成することであって、前記再構成可能な二重機能メモリアレイの各再構成可能なメモリアレイブロックは、一の時点では前記ストレージメモリアレイブロックとして、また他の時点では前記制御ロジックアレイブロックとして構成および再構成することができ、その再構成可能なメモリアレイブロックが前記ストレージメモリアレイブロックとして構成されているときは、前記再構成可能なメモリアレイブロックはプロセスデータを格納するように構成され、その再構成可能なメモリアレイブロックが前記制御ロジックアレイブロックとして構成されているときは、前記再構成可能なメモリアレイブロックは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）の１つまたは複数のＦＰＧＡ素子を制御するための構成データを格納するように構成される
、構成することと、
前記制御ロジック回路により、第２の制御値を取得することと、
前記第２の制御値に基づいて、前記少なくとも１つの再構成可能なメモリアレイブロックを再構成することと、を含む、方法。

【請求項11】

前記再構成可能な二重機能メモリアレイは、
前記ストレージメモリアレイブロックとして構成された第１の再構成可能なメモリアレイブロックと、
前記制御ロジックアレイブロックとして構成された第２の再構成可能なメモリアレイブロックとを含む、請求項１０に記載の方法。

【請求項12】

前記ストレージメモリアレイは、キャッシュメモリを備える、請求項１０に記載の方法。

【請求項13】

前記制御ロジック回路は、集積回路ダイ素子の製造および展開後に、少なくとも１つの再構成可能なメモリアレイブロックを構成するように機能する、請求項１０に記載の方法。

【請求項14】

前記制御ロジック回路によって、特定のメモリアレイブロックを、前記ストレージメモリアレイブロックから、前記制御ロジックアレイブロックに切り替えることをさらに備える、請求項１０に記載の方法。

【請求項15】

前記制御ロジック回路によって、特定の制御ロジックアレイブロックを、前記制御ロジックアレイブロックから、前記ストレージメモリアレイブロックに切り替えることをさらに備える、請求項１０に記載の方法。

【請求項16】

前記集積回路ダイ素子は、集積回路ダイのスタックを備え、前記スタックは、第１の再構成可能な二重機能メモリアレイダイおよびマイクロプロセッサダイを含む、請求項１０に記載の方法。

【請求項17】

前記スタックは、第２の再構成可能な二重機能メモリアレイダイをさらに備える、請求項１６に記載の方法。

【請求項18】

前記スタックは、ＦＰＧＡダイまたはメモリダイをさらに備える、請求項１６に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、セルアレイ（たとえば、メモリアレイ）に関する。

【背景技術】

【0002】

増大する処理要求に対処するための１つのソリューションは、メモリをプロセッサの近くに移動させることを含む。別のソリューションは、データ集約型アーキテクチャの３Ｄスタックメモリとロジックを使用して、帯域幅、消費電力、および密度を向上させる。ホストのＩ／Ｏポートに接続するメモリとボトム論理層（ＦＰＧＡ／ＰＬＤ）の異種３Ｄ統合を活用して、計算の一部を、データが存在する場所に移動し、これにより、メモリ内処理（ＰＩＭ）のパフォーマンスを向上させることができる。ＰＩＭは、データの移動を低減し、それによってメモリアクセス時間およびエネルギ消費を低減することができる。米国特許第７，１２６，２１４号を参照されたい。

【0003】

従来のＦＰＧＡ／ＰＬＤは、固定メモリサイズを提供する。ただし、特定のアプリケーションでは、メモリおよび／または論理要件が異なる場合がある。たとえば、あるアプリケーションは、別のアプリケーションよりも多くのメモリを必要とする場合がある。アプリケーションがより多くのメモリを必要とする場合、従来のシステムは、外部メモリを使用する。外部メモリを使用すると、システムパフォーマンスが低下し、過剰なエネルギを消費する。他のソリューションが役立つであろう。

【先行技術文献】

【特許文献】

【0004】

【文献】米国特許第７，１２６，２１４号

【発明の概要】

【0005】

本開示の様々な実施形態は、１つまたは複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）素子を備える集積回路ダイ素子を提供する。再構成可能な二重機能メモリアレイは、複数の再構成可能なメモリアレイブロックを含む。各再構成可能なメモリアレイブロックは、ストレージメモリアレイブロックとして、または１つまたは複数のＦＰＧＡ素子の少なくとも一部を制御するための制御ロジックアレイブロックとして構成および再構成することができる。制御ロジック回路は、各再構成可能なメモリアレイブロックを、それぞれのメモリアレイブロックとして、または１つまたは複数のＦＰＧＡ素子を制御するためのそれぞれのロジックアレイブロックとして構成するように機能する。

【0006】

いくつかの実施形態では、複数の再構成可能なメモリアレイブロックは、再構成可能なメモリアレイブロックのマトリクスを備える。

【0007】

いくつかの実施形態では、再構成可能な二重機能メモリアレイは、ストレージメモリアレイブロックとして構成された第１の再構成可能なメモリアレイブロックと、ＦＰＧＡの特定のセットを制御するための制御ロジックアレイブロックとして構成された第２の再構成可能なメモリアレイブロックとを含む。

【0008】

いくつかの実施形態では、ストレージメモリアレイブロックは、キャッシュメモリを備える。

【0009】

いくつかの実施形態では、制御ロジック回路は、集積回路ダイ素子の製造および展開後に、少なくとも１つの再構成可能なメモリアレイブロックを構成するように機能する。

【0010】

いくつかの実施形態では、各再構成可能なメモリアレイブロックは、複数のプログラマブルメモリセルを備える。

【0011】

いくつかの実施形態では、制御ロジック回路は、特定の再構成可能なメモリアレイブロックを、ストレージメモリアレイブロックから、制御ロジックアレイブロックに切り替えるように機能する。

【0012】

いくつかの実施形態では、制御ロジック回路は、特定の再構成可能なメモリアレイブロックを、制御ロジックアレイブロックから、特定のメモリアレイブロックに切り替えるように機能する。

【0013】

いくつかの実施形態では、集積回路ダイ素子は、集積回路ダイのスタックを備え、スタックは、第１の二重機能メモリアレイダイおよびマイクロプロセッサダイを含む。

【0014】

いくつかの実施形態では、スタックは、第２の二重機能メモリアレイダイをさらに備える。

【0015】

いくつかの実施形態では、スタックは、ＦＰＧＡダイまたはメモリダイをさらに備える。

【0016】

本開示の様々な実施形態は、制御ロジック回路によって、第１の制御値を格納するように構成された方法を含む。第１の制御値に基づいて、再構成可能な二重機能メモリアレイの少なくとも１つの再構成可能なメモリアレイブロックを、ストレージメモリアレイとして構成する。再構成可能な二重機能メモリアレイの各再構成可能なメモリアレイブロックは、１つまたは複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を制御するためのストレージメモリアレイブロックまたは制御ロジックアレイブロックとして構成および再構成することができる。制御ロジック回路により、第２の制御値を修正する。第２の制御値に基づいて、少なくとも１つの再構成可能なメモリアレイブロックを制御ロジックアレイに再構成する。

【0017】

いくつかの実施形態では、複数の再構成可能なメモリアレイブロックは、再構成可能なメモリアレイブロックのマトリクスを備える。

【0018】

いくつかの実施形態では、再構成可能な二重機能メモリアレイは、ストレージメモリアレイブロックとして構成された第１の再構成可能なメモリアレイブロックと、１つまたは複数のＦＰＧＡを制御するための制御ロジックアレイとして構成された第２の再構成可能なメモリアレイブロックとを含む。

【0019】

いくつかの実施形態では、ストレージメモリアレイは、キャッシュメモリを備える。

【0020】

いくつかの実施形態では、制御ロジック回路は、集積回路ダイ素子の製造および展開後に、少なくとも１つの再構成可能なメモリアレイブロックを構成するように機能する。

【0021】

いくつかの実施形態では、各再構成可能なメモリアレイブロックは、複数のプログラマブルメモリセルを備える。

【0022】

いくつかの実施形態では、この方法は、制御ロジック回路によって、特定のメモリアレイブロックを、ストレージメモリアレイブロックから、制御ロジックアレイブロックに切り替えるようにさらに構成される。

【0023】

いくつかの実施形態では、この方法は、制御ロジック回路によって、特定の制御ロジックアレイブロックを、制御ロジックアレイブロックから、特定のメモリアレイブロックに切り替えるようにさらに構成される。

【0024】

いくつかの実施形態では、集積回路ダイ素子は、集積回路ダイのスタックを備え、スタックは、第１の二重機能メモリアレイダイおよびマイクロプロセッサダイを含む。

【0025】

いくつかの実施形態では、スタックは、第２の二重機能メモリアレイダイをさらに備える。

【0026】

いくつかの実施形態では、スタックは、ＦＰＧＡダイまたはメモリダイをさらに備える。

【0027】

本明細書に開示されるシステム、方法、および非一時的なコンピュータ可読媒体のこれらおよび他の特徴、ならびに構造の関連要素の動作および機能の方法、ならびに部品および製造経済の組合せは、すべて本明細書の一部を形成し、同様の参照符号が、様々な図の対応する部分を示す添付の図面を参照して以下の説明と添付の特許請求の範囲を検討するとより明確になる。しかしながら、図面は、例示および説明のみを目的としており、本発明の限定の定義を意図するものではないことを明確に理解されたい。

【図面の簡単な説明】

【0028】

【図1】図１は、いくつかの実施形態による、再構成可能な二重機能セルアレイを含む処理システムのブロック図である。

【図2】図２は、いくつかの実施形態による、再構成可能な二重機能セルアレイのマトリクスのブロック図である。

【図3】図３は、いくつかの実施形態による、再構成可能な二重機能セルアレイのマトリクスのブロック図である。

【図4】図４は、いくつかの実施形態による、メモリ内の不揮発性メモリ計算と、再構成可能な二重機能セルアレイのマトリクスとの統合のブロック図である。

【図5】図５は、いくつかの実施形態による、人工知能（ＡＩ）識別プログラミングの再構成可能な二重機能セルアレイ論理実装のブロック図である。

【図6】図６は、いくつかの実施形態による、１つまたは複数の再構成可能な二重機能セルアレイを構成および再構成する方法のフローチャートである。

【図7】図７は、いくつかの実施形態による、不揮発性メモリプログラミング制御ロジックと、データ読取回路を備えたインテリジェントプログラムモードとを有する相変化メモリ（ＰＣＭ）回路設計のブロック図である。

【図8】図８は、いくつかの実施形態による、スキャン行および固定センス増幅器参照セルを有する回路設計のブロック図である。

【図9】図９は、いくつかの実施形態による、センス増幅器参照電圧として動的参照アレイを有する回路設計のブロック図である。

【図10】図１０は、いくつかの実施形態による、ケースＡ１およびケースＡ２のスキャンロジックおよび参照アレイのステータスレジスタを設定する例のブロック図である。

【図11】図１１は、いくつかの実施形態による、ケースＡ３およびケースＡ４のスキャンロジックおよび参照アレイのステータスレジスタを設定する例のブロック図である。

【図12】図１２は、いくつかの実施形態による、ケースＡ１およびＡ２のセンス増幅器の波形のブロック図である。

【図13】図１３は、いくつかの実施形態による、ケースＡ３およびＡ４のセンス増幅器の波形のブロック図である。

【図14】図１４は、いくつかの実施形態による動的プログラミングアルゴリズムのブロック図である。

【図15】図１５は、いくつかの実施形態による、再構成可能な二重機能セルアレイマクロ設計のブロック図である。

【図16】図１６は、いくつかの実施形態による、再構成可能な二重機能セルアレイマクロセル選択回路のブロック図である。

【図17】図１７は、いくつかの実施形態によるカスタム機能ブロック設計例のブロック図である。

【発明を実施するための形態】

【0029】

様々な実施形態において、再構成可能な二重機能機能セルアレイは、同じ集積回路ダイ上のロジックまたはストレージメモリセルに構成および再構成することができる。たとえば、再構成可能な二重機能機能セルアレイは、ＦＰＧＡロジックの制御メモリまたはストレージメモリ（たとえば、キャッシュ）のいずれかとして機能するように構成および再構成することができるプログラマブルメモリセルのメモリアレイ（またはマトリクス）を含み得る。簡単にするために、「構成する」または「再構成する」という用語はそれぞれ、構成（たとえば、初期構成）および／または以前の構成の再構成（たとえば、第２の構成または後続の構成）を指す場合がある。

【0030】

いくつかの実施形態では、処理システムは、任意の数のそのような再構成可能な二重機能機能セルアレイを含む。処理システムの制御ロジック回路は、再構成可能な二重機能機能セルアレイのプログラマブルセルを、ストレージメモリアレイとして機能するように構成し、別の再構成可能な二重機能機能セルアレイのプログラマブルセルを、ロジックアレイとして機能するように構成し得る。たとえば、特定のアプリケーションのためにより多くのストレージメモリ（たとえば、高速アクセスメモリ、キャッシュなど）が必要な場合、処理システムは、ストレージメモリアレイとして機能するようにロジックアレイとして動作するプログラマブルセルを再構成し得る。別の例では、追加のロジックが必要な場合、処理システムは、ストレージメモリアレイとして動作するプログラマブルセルを再構成して、ロジックアレイとして機能させ得る。ストレージメモリおよびロジック機能は、必要に応じて（たとえば、オンデマンドで）増減できるため、外部ストレージメモリは必要ないか、必要になる頻度が少なくなる可能性がある。これにより、システムパフォーマンスを向上させ、および／または、従来のシステムよりも消費電力を低減させることができる。

【0031】

様々な実施形態において、再構成可能な二重機能セルアレイは、不揮発性メモリおよび／または揮発性メモリを使用し得る。不揮発性メモリは、相変化メモリ（ＰＣＭ）、ＭＲＡＭ、およびＥＥＰＲＯＭセルなどを含み得る。特にＰＣＭは、チップ設計が高密度、低電力、プログラム可能で、不揮発性のメモリデバイスを提供することを可能にし得る。ＰＣＭは、人工知能チップ設計アーキテクチャ、メモリ内計算（ＣＩＭ）などにおいて有益である可能性がある。一例では、ＰＣＭは、ニューロモルフィックコンピューティングにおけるＣＩＭに使用され得る。

【0032】

図１は、いくつかの実施形態による、再構成可能な二重機能セルアレイ１０２を含む処理システム１００のブロック図である。処理システム１００は、ＦＰＧＡ素子１０４およびストレージメモリ素子１０６をさらに含む。いくつかの実施形態では、処理システム１００は、単一の集積回路ダイ上に実装される。他の実施形態では、処理システム１００は、複数の集積回路ダイ上に実装される。たとえば、再構成可能な二重機能セルアレイ１０２、ＦＰＧＡ回路構成１０４、および／またはストレージメモリ回路構成１０６は、複数の集積回路ダイにわたって実装され得る。処理システム１００は、再構成可能な二重機能セルアレイ１０２の様々なセルを、メモリアレイまたはロジックアレイとして構成するように機能する制御ロジック１０８をさらに含む。

【0033】

再構成可能な二重機能機能セルアレイ１０２は、ＦＰＧＡ素子１０４の制御メモリセル、またはメモリ素子１０６のためのストレージメモリセルの何れかとして機能するように再構成することができる、プログラマブルセルの１つまたは複数のアレイ（たとえば、単一のアレイまたはアレイのマトリクス）を含む。上記で示したように、プログラマブルセルは、不揮発性メモリセルまたは揮発性メモリセルであり得る。ストレージメモリセルは、高速アクセスメモリセル（たとえば、キャッシュ）として機能し得、制御メモリセルは、ＦＰＧＡを構成するための構成データとして機能し得る。たとえば、制御メモリセルに格納された構成データを使用して、複雑な組合せ機能、および／または比較的単純な論理ゲート（たとえば、ＡＮＤ、ＸＯＲ）を実行するようにＦＰＧＡ素子１０４を構成することができる。いくつかの実施形態では、論理セルとメモリセルとの両方を、同じ再構成可能な二重機能セルアレイ１０２上に作成することができる。

【0034】

任意の数のそのような再構成可能な二重機能機能セルアレイ１０２は、処理システム１００に含まれ得る。いくつかの実施形態では、処理システム１００は、１つの再構成可能な二重機能機能セルアレイ１０２のプログラマブルセルを、メモリアレイとして機能するように構成し、別の再構成可能な二重機能機能セルアレイ１０２のプログラマブルセルを、ロジックアレイとして機能するように構成することができる。たとえば、特定のアプリケーションのために、より多くのメモリが必要な場合、処理システムは、ロジックアレイを再構成して、メモリアレイとして機能させ得る。たとえば、特定のアプリケーションのために、さらに多くのロジックが必要な場合、処理システムは、メモリアレイを再構成して、ロジックアレイとして機能させ得る。メモリおよびロジックの機能は、必要に応じて増減できるため、外部メモリの使用を避け得る。これにより、システムパフォーマンスを向上させ、および／または、従来のシステムよりも消費電力を低減させることができる。

【0035】

ＦＰＧＡ素子１０４は、ＦＰＧＡおよび／またはプログラマブルロジックデバイス（ＰＬＤ）の機能を提供するように構成された回路構成を備える。ＦＰＧＡ素子１０４は、Ｉ／Ｏマクロ回路１１０－０～１１０－１を含む。Ｉ／Ｏマクロ回路１１０は、複雑な組合せ機能、および／または比較的単純な論理ゲート（たとえば、ＡＮＤ、ＸＯＲ）を提供するように機能する。例示的なロジック機能ブロック図が、図１７に示される。ここでは８つのＩ／Ｏマクロ回路１１０が示されているが、（たとえば、再構成可能な二重機能セルアレイ１０２における行／列の数に基づいて）任意の数のそのような回路が存在し得る。Ｉ／Ｏマクロ回路１１０のさらなる例示的な設計が、図１５および図１６に示される。

【0036】

制御ロジック１０８は、再構成可能な二重機能セルアレイ１０２のメモリセルを、ストレージメモリセルまたは制御メモリセルのいずれかとして構成する（たとえば、プログラムする）ように機能する。構成は、製造後に（たとえば、フィールドにおいて）なされ得る。たとえば、様々なアプリケーションは、異なるストレージメモリおよび／またはロジックの要件を有する場合がある。制御ロジック回路１０８は、要件に基づいて、自動的に、またはユーザ入力に応答して、再構成可能な二重機能セルアレイ１０２のセルを構成し得る。要件が変わると、セルは、再度、再構成され得る。いくつかの実施形態では、再構成可能な二重機能セルアレイ１０２の個々のセルは、ストレージメモリセルまたは制御メモリセルとしてのデフォルト構成を有し得る。いくつかの実施形態では、デフォルト構成は、ヌル構成であり得、ストレージメモリセルまたは制御メモリセルのいずれかに再構成され得る。

【0037】

ストレージメモリ素子１０６は、メモリ動作、たとえば、読取および／または書込のための回路構成を備える。ストレージメモリ素子１０６は、Ｙパス回路１３０およびセンス増幅器１３０－０～１３０－７を含む。ここでは、８つのセンス増幅器１３０（再構成可能な二重機能セルアレイ１０２のセルの各列に対して１つのセンス増幅器１３０）が示されているが、（たとえば、再構成可能な二重機能セルアレイ１０２における列の数に基づいて）任意の適切な数のセンス増幅器１３０が使用され得ることが理解されよう。一般に、センス増幅器１３０は、再構成可能な二重機能セルアレイ１０２から（たとえば、ストレージメモリセルとしてプログラムされたセルから）データを読み取るための回路構成を備える。センス増幅器１３０は、ストレージメモリセルに格納されたデータビット（たとえば、１または０）を表す再構成可能な二重機能セルアレイ１０２のビットラインからの低電力信号を感知し、再構成可能な二重機能セルアレイ１０２の外部のロジックによってデータを適切に解釈できるように、小さな電圧振幅を、認識可能な論理レベルに増幅するように機能する。

【0038】

いくつかの実施形態では、再構成可能な二重機能機能セルアレイのマトリクスを含む処理システム１００は、単一の集積回路ダイ上に実装され得る。単一の集積回路ダイは、他の集積回路ダイとは独立して使用することができ、および／または性能をさらに改善するために、様々な構成で他の集積回路ダイ（たとえば、マイクロプロセッサダイ、メモリダイ、ＦＰＧＡダイ）とともに積層され得る。たとえば、積層は、層の任意の組合せを含み得る。層は、おのおの、単一のダイであり得る。１つの層は、処理システム１００を含み得、別の層は、マイクロプロセッサダイを含み得る。

【0039】

ストレージメモリモード

【0040】

ストレージメモリ動作モードでは、制御ロジック回路１０８は、構成値をメモリモード（たとえば、「低」）に設定して、再構成可能な二重機能セルアレイ１０２の少なくともブロック（たとえば、サブアレイ）を、ストレージメモリとして構成する。いくつかの実施形態では、ストレージメモリモードは、ＦＰＧＡ機能（たとえば、ＦＰＧＡ素子１０４の出力機能）を無効にする。ビットラインデコーダ／アドレスバッファ１４０、ワードラインデコーダ／アドレスバッファ１５０、および／またはＹパス１２０は、セルまたはセルの行をアドレスする。データは、メモリセルに転送されるか、または、メモリセルから転送される。センス増幅器１２０は、内部または外部のワイヤリングチャネルに接続する。

【0041】

ＦＰＧＡモード

【0042】

ＦＰＧＡ動作モードでは、制御ロジック回路１０８は、構成値を論理モード（たとえば、「高」）に設定して、ロジック機能を実行するために再構成可能な二重機能セルアレイ１０２の少なくとも一部を構成する。いくつかの実施形態では、ＦＰＧＡモードは、メモリ回路１０６を無効にし、ＦＰＧＡ素子１０４を有効にする。アドレスバッファは、ロジック機能を実行するために、再構成可能な二重機能セルアレイ１０２にアドレスを供給し得る。再構成可能な二重機能セルアレイ１０２（たとえば、ＡＮＤ－ＯＲアレイ）の出力は、Ｉ／Ｏマクロ回路１１０に接続する。Ｉ／Ｏマクロ回路１１０は、ロジックアレイから構成データを受け取る。構成データは、構成データに基づいて結果を生成するようにＩ／Ｏマクロ回路１１０を構成する。

【0043】

図２は、いくつかの実施形態による、再構成可能な二重機能セルアレイ１０２のマトリクス２００のブロック図である。マトリクス２００は、ストレージメモリおよびロジックアレイを含む。図示されるように、いくつかのアレイは、ストレージメモリアレイとしてプログラムされ得、いくつかのアレイは、ロジックアレイとしてプログラムされ得る。設計またはアプリケーションが、より多くのストレージメモリアレイを必要とする場合、ストレージメモリアレイを、ロジックメモリアレイからストレージメモリアレイに再構成（たとえば、再プログラム）することができる。設計またはアプリケーションが、より多くのロジックアレイを必要とする場合、ストレージメモリアレイを、ストレージメモリアレイから、ロジックアレイへ再構成（たとえば、再プログラム）することができる。このアプローチにより、メモリアレイの使用効率を高め、エネルギ消費を低減することができる。

【0044】

図２の例では、マトリクス２００は、マトリクス２００の領域ｎ，ｍにストレージメモリアレイ２０２を含み、領域ｎ，１にロジックアレイを含む。処理システム１００は、任意のアレイを再構成することができる。たとえば、図３に示すように、処理システム１００は、領域ｎ，ｍにあるストレージメモリアレイ２０２を、（ロジックアレイ３０２として示される）ロジックアレイであるように再構成することができる。

【0045】

本明細書に記載のシステムおよび方法は、ＣＩＭおよび人工知能（ＡＩ）アプリケーションにとって特に有益であり得る。図４は、不揮発性メモリＣＩＭと、再構成可能な二重機能セルアレイ１０２のマトリクスとの統合の例を示す。図５は、ＡＩ識別プログラムの実装を示す。

【0046】

図６は、いくつかの実施形態による、１つまたは複数の再構成可能な二重機能セルアレイ１０２を構成および再構成する方法６００のフローチャートである。このおよび他のフローチャートおよび／またはシーケンス図において、フローチャートは、例として一連のステップを示している。必要に応じて、ステップを並列実行用に再編成したり、並べ替え得ることが理解されるべきである。さらに、含まれていたいくつかのステップは、本発明を曖昧にすることを回避するために、そして明確化のために、削除されている可能性があり、含まれていたいくつかのステップは、削除可能であるが、例示の明確化のために、含まれている場合がある。

【0047】

ステップ６０２において、処理システム（たとえば、処理システム１０２）は、第１の制御命令を生成する。たとえば、第１の制御命令は、少なくとも再構成可能な二重機能セルアレイ（たとえば、再構成可能な二重機能セルアレイ１０２）の１つまたは複数のプログラマブルセルの、ストレージメモリ素子（たとえば、ストレージメモリ素子１０６）のブロック（たとえば、サブアレイ）のストレージメモリ機能を設定するための出力命令（たとえば、信号）を備える。いくつかの実施形態では、制御ロジック回路（たとえば、制御ロジック回路１０８）は、第１の制御命令を生成する。

【0048】

ステップ６０４において、処理システムは、第１の制御命令に基づいて、複数の再構成可能メモリアレイ（たとえば、マトリクス２００）のうちの少なくとも１つの再構成可能メモリアレイを、ストレージメモリアレイ（たとえば、メモリアレイ２０２）として構成する。複数の再構成可能メモリアレイの各再構成可能メモリアレイは、集積回路ダイ素子の１つまたは複数のフィールドプログラマブルゲートアレイ（たとえば、Ｉ／Ｏマクロユニット１１０および／またはＦＰＧＡ素子１０４の他の素子）を制御するためのストレージメモリアレイ（たとえば、高速アクセスメモリ／キャッシュ）または制御ロジックアレイとして構成および再構成可能であり得る。いくつかの実施形態では、制御ロジック１０８は、構成を確立する。

【0049】

ステップ６０６において、処理システムは、第２の制御命令を生成する。たとえば、第２の制御命令は、少なくとも１つの再構成可能な（たとえば、ステップ６０４においてストレージメモリとしてプログラムされた）二重機能セルアレイの１つまたは複数のプログラマブルセル（たとえば、サブアレイ）のためのＦＰＧＡ機能を設定するための命令（たとえば、信号）を備え得る。いくつかの実施形態では、制御ロジック１０８は、第２の制御命令を生成する。

【0050】

ステップ６０８において、処理システムは、第２の制御命令に基づいて、少なくとも１つの再構成可能なメモリアレイを制御ロジックアレイ（たとえば、ロジックアレイ３０２）に再構成する。たとえば、制御ロジックは、ロジックアレイとして再構成されるストレージアレイとして動作するプログラマブルメモリセルの少なくとも一部を再構成し得る。

【0051】

ロジックアレイをメモリアレイに再構成するために、同様のステップも実行され得る。いくつかの実施形態では、セルは、任意の回数再構成され得る。

【0052】

いくつかの実施形態では、制御ロジック回路１０８は、集積回路ダイ素子の製造および展開後、自動的に、またはユーザ入力に基づいて、複数の再構成可能メモリアレイのうちの少なくとも１つを構成および再構成するように機能する。したがって、処理システムは、以前のソリューションよりも、より柔軟および／または適応可能であり得る。

【0053】

一例では、複数の再構成可能メモリアレイは、再構成可能メモリアレイのマトリクス（たとえば、マトリクス２００）を備える。再構成可能メモリアレイのマトリクスの特定の行（たとえば、行ｎ）は、特定のストレージメモリアレイとして構成または再構成されたいずれかである第１の再構成可能なメモリアレイ（たとえば、メモリアレイ２０２）と、集積回路ダイ素子の１つまたは複数のフィールドプログラマブルゲートアレイ（Ｉ／Ｏマクロユニット１１０および／またはＦＰＧＡ素子１０４の他の素子）を制御するための特定の制御ロジックアレイとして構成または再構成されたいずれかである第２の再構成可能メモリアレイ（たとえば、ロジックアレイ２０４）とを含む。ストレージメモリアレイは、高速アクセスメモリアレイ（たとえば、キャッシュ）として動作し得る。

【0054】

再構成可能な二重機能セルアレイ１０２は、米国特許第７，１２６，２１４号に記載されているように、マイクロプロセッサと相互接続するためのシリコン貫通ビア（ＴＳＶ）を含み得ることが理解されるであろう。さらに、システムは、たとえば、あるものを別のものに積層して、任意の数の再構成可能な二重機能セルアレイ１０２を使用できることが理解されよう。たとえば、システムは、ダイパッケージに結合されたマイクロプロセッサ、およびマイクロプロセッサ上に積層された１つまたは複数の再構成可能な二重機能セルアレイ１０２を使用して、積層されたダイ製品を作成することができる。マイクロプロセッサからの距離は、アレイ１０２の相対的な性能に影響を及ぼし得る。マイクロプロセッサが使用する層を制御するために、様々なアルゴリズムが使用され得る。

【0055】

不揮発性メモリの実施形態

【0056】

図７～図１３は、不揮発性メモリを利用する実施形態に関する。いくつかのアプローチでは、不揮発性メモリデータの読取動作は、センス増幅器の参照入力として固定参照を使用して実行される。一例では、固定参照は、センス増幅器がデータを感知するための１つの固定参照点を含む。しかしながら、固定参照電圧は、不揮発性メモリセルの電気的変動（ＣＤ）および／または製造プロセスの偏りを補正できず、セルの読取電流の大きな電気的変化をもたらす可能性がある。さらに、不揮発性メモリセルの物理的なサイズは縮小しており、複雑なプロセス技術により、セルの電気的変動が大きくなり、不揮発性セルの電気的特性に大きな影響を与える可能性がある。固定参照では、不揮発性メモリセルの広い電気的マージン、ＰＣＭの信頼性の問題、抵抗ドリフト、セルの変動、熱クロストーク、読取／書込回路構成からの回路ノイズ、周囲温度などを管理できない。

【0057】

図７は、いくつかの実施形態による、不揮発性メモリプログラミング制御ロジックと、データ読取回路を備えたインテリジェントプログラムモードとを有する相変化メモリ（ＰＣＭ）回路設計７００のブロック図である。回路設計７００は、固定参照アレイ７０２を含む。上記のように、固定参照アレイは、不揮発性メモリの実施形態には効果がない可能性がある。

【0058】

ＰＣＭセルアレイ７０４は、ＰＣＭを備えた再構成可能な二重機能機能セルアレイを含む。ＰＲＥ Ｓ／Ａ（Ｉ／Ｖ）７０６は、電流レベルを電圧レベルに変換し得るプリセンス増幅器回路を含む。センス増幅器７０８は、メモリアレイセンス増幅器を含む。

【0059】

センス増幅器７０８の出力が、プログラムデータパターン７１２と一致する場合、比較（または一致）回路ブロック７１０は、「ＹＥＳ」に設定され、次のバイトデータをロードする。一致しない場合は、「ＮＯ」を有効化し、プログラムパルス７１４を再度適用して、現在のバイトを再プログラムして、プログラミングステップを繰り返す。

【0060】

ＰＧＭ回路は、メモリセルプログラム制御ロジックを含み、ＰＧＭは、メモリセルがプログラミングまたは読取機能下にあるか否かを判定し得る。

【0061】

一致する場合、次の（新しい）メモリをプログラムするために次のバイトを開始する。ＰＧＭパルスを設定する。ＰＧＭ（バー）がオフされる。

【0062】

参照セルアレイ７０２は、センス増幅器７０８の入力として、事前に決定された参照セルを含む。

【0063】

図８は、いくつかの実施形態による、スキャン行および固定センス増幅器参照を有する回路設計８００のブロック図である。回路設計８００は、動的参照アレイ８０２およびセンス増幅器８０４を含む。

【0064】

図８は、ＰＣＭメモリセルアレイおよびスキャン行ブロックのスキャン行回路図を示す。Ｂ０、Ｂ１からＢ７は、ビットラインデコーダ制御ゲートである。ワードラインＷ０は、メモリセルのワードラインである。データイン（０～７）は、メモリスキャンのセットアップ中にデータをプログラミングするためのデータ入力である。

【0065】

図９は、いくつかの実施形態による、センス増幅器参照電圧として動的参照アレイを提供する回路設計９００のブロック図である。

【0066】

いくつかの実施形態では、回路設計９００は、動的参照アレイ８０２の回路図である。Ｖ－ｂｉａｓは、参照電圧である。スキャンモード制御ロジックは、Ｖ－ｂｉａｓ、固定参照電圧（設計によって事前に決定）、および／またはＶ_ＲＬ、Ｖ_ＲＴ・・・、Ｖ_ＲＨなどの動的参照アレイ参照電圧の調整を可能にする。Ｖ_ＲＬまたはＶ_ＲＨの選択は、スキャン行の結果の結論によって決定される。センス増幅器８０４の参照側の電圧値は、Ｖ－ｂｉａｓ、ＶＲＬ、および／またはＶＲＨなどに依存する。スキャンモードが、Ｖ_ＲＨ、Ｖ_ＲＴ、またはＶ_ＲＨ値を決定した後、センス増幅器の参照電圧値は固定電圧であり得る。通常の読取／書込モードの間、スキャンモードの制御ロジックは、「低」になる場合がある。Ｖ－ｂｉａｓは、固定参照電圧であり得る。

【0067】

一般に、センス増幅器（たとえば、センス増幅器１３０）は、メモリセルに格納されたデータビット（１または０）を表すビットラインからビットを感知し、小さな電圧スイングを認識可能な論理レベルに増幅して、データをメモリ外部のロジックによって適切に解釈できる。従来のアプローチでは、センス増幅器は、固定参照値を使用する。たとえば、データの範囲は、１ボルト（Ｖ）から５Ｖであり得、固定参照値は３Ｖであり得る。信号が、固定参照値を上回っている場合、センス増幅器は、信号を「高」として設定または表示し得、信号が、固定参照値を下回っている場合、センス増幅器は、信号を「低」として設定または表示し得る。しかしながら、不揮発性メモリは、信頼性の問題、抵抗ドリフト、セルの変動性、熱クロストーク、読取／書込回路構成からの回路ノイズがあり、および／または、周囲温度および／または他の要因による温度変化の影響を受けやすいため、メモリセルに格納された電圧は、変動する可能性がある。したがって、固定参照値は、効果的ではない可能性がある。

【0068】

動的参照アレイを提供する回路設計９００は、読取／書込回路の様々な要因をカバーし、センス増幅器（たとえば、センス増幅器１３０）が広範囲のセルの機能をカバーすることを可能にし得る。たとえば、回路設計９００は、ＰＣＭの信頼性の問題、抵抗ドリフト、セルの変動性、熱クロストーク、および読取／書込回路構成からの回路ノイズ、周囲温度などを克服し得る。さらに、動的参照アレイ回路設計９００は、製品の歩留まりを改善し、製造コストの低下をもたらし得る。動的参照アレイのための例示的な動的プログラミングアルゴリズムが図１４に示される。

【0069】

いくつかの実施形態では、動的参照アレイは、複数の参照を使用して、センス増幅器のセンス範囲を拡大し、データ読取結果を改善する。Ｖｂｕｓ電圧は、様々な要因をカバーするように調整でき、それによって参照値の動的範囲を提供する。たとえば、回路設計９００に示されるように、より低いＶｂｕｓ電圧は、より高い参照値を提供し得、より低いＶｂｕｓ電圧は、より低い参照値を提供し得る。したがって、再構成可能な二重機能セルアレイ１０２に格納された電圧の値が（たとえば、上記の要因のために）変化したとしても、その変化は、動的参照アレイによって管理され得る。いくつかの実施形態では、回路設計９００は、１つまたは複数の動的参照アレイアルゴリズムを実装する。

【0070】

スキャンモード
ｉ．事前定義されたスキャン行におけるプログラミングおよび検証。
１．プログラム電流／電圧を、プログラム選択セル（バイト）に適用し、プログラム電流パルスを取り除いて、読取モードに切り替え、スキャン行のデータを読み取ってプログラミングデータインを比較することにより、プログラミング結果を検証する。
２.参照アレイの一般的なセルを、参照Ｖｒｅｆ．ＲＨとして選択するため。
３．プログラミングＤａｔａ－ｉｎが、読取データと一致し、ステータスレジスタＲ０を１に設定する。
４．プログラミングＤａｔａ－ｉｎが、読取データと一致せず、ステータスレジスタＲ０を０に設定する。
５．参照セルを、参照Ｖｒｅｆ．Ｔに切り替えるため、そしてスキャン行データ読取を実行するため。
６．プログラミングＤａｔａ－ｉｎが、読取データと一致し、ステータスレジスタＲ１を１に設定する。
７．プログラミングＤａｔａ－ｉｎが、読取データと一致せず、ステータスレジスタＲ１を０に設定する。
８．参照セルを、参照Ｖｒｅｆ．ＲＬに切り替えるため、そしてスキャン行データ読取を実行するため。
９．プログラミングＤａｔａ－ｉｎが、読取データと一致し、ステータスレジスタＲ２を１に設定する。
１０．プログラミングＤａｔａ－ｉｎが、読取データと一致せず、ステータスレジスタＲ２を０に設定する。
１１.ステータスレジスタ３ビット、Ｒ０、Ｒ１、Ｒ２をデコードする。選択によって参照セルを設定し、２レジスタビットは１である。例が、図１０～図１３に示される。スキャンモードの設定が完了し、Ｖｒｅｆレベルが異なる。

【0071】

Ｄａｔａ－Ｉｎ：プログラムされるデータ。

【0072】

Ｄａｔａ－Ｏｕｔ：センス増幅器によって読み取られたデータ。

【0073】

一致：Ｄａｔａ－Ｉｎ＝Ｄａｔａ－Ｏｕｔ。（プログラムされたデータは、読取データと一致する。）

【0074】

データ読取モード

【0075】

参照アレイセルがスキャンモードによって選択（完了）された後、選択した参照を、将来の読取モードおよびプログラミング／検証モードの参照セルとして設定する。もはやスキャンモードを使用する必要はない。

【0076】

プログラミング／データ検証モード：

【0077】

スキャンモード後（スキャンモードが設定されている）。もはやデータをスキャンする必要はない。ユーザは、ビットをプログラムし、単にスキャンモードの参照後に使用することによって、Ｄａｔａ－ｉｎ対Ｄａｔａ－ｏｕｔを検証する。

【0078】

スキャンバイパスモード：

【0079】

スキャンモードをバイパスするためにビットを使用することは、センス増幅器の参照として、参照アレイセルのうちの１つを選択するマニュアルセットアップを可能にする。

【0080】

スキャン有効化モード：

【0081】

スキャンモードを有効化するために、スキャンモードビットを有効化するか、またはスキャンモードをデコードする。スキャンモードを有効化した後、手順Ａ、スキャンモードを繰り返す。

【0082】

図１０は、いくつかの実施形態による、ケースＡ１およびケースＡ２のスキャンロジックおよび参照アレイのステータスレジスタを設定する例のブロック図である。

【0083】

ケースＡ１では、例１は、動的参照アレイの参照値、Ｖ_ＲＬ、Ｖ_ＲＴ、およびＶ_ＲＨを格納するための８ビットレジスタである。

【0084】

ケースＡ２では、例２は、Ｒ０を０、Ｒ１（＝Ｒ_Ｔ）、Ｒ２（＝Ｒ_Ｈ）に設定する。このケースでは、システムＳＥＴ→Ｖ_ＲＴ、Ｖ_ＲＨである。

【0085】

いくつかの実施形態では、システムは、２つの通過するＶ－ｒｅｆｅｒｅｎｃｅ統計を検出して、１つのＶ－ｒｅｆｅｒｅｎｃｅを、センス増幅器の入力として使用する。

【0086】

図１１は、いくつかの実施形態による、ケースＡ３およびケースＡ４のスキャンロジックおよび参照アレイのステータスレジスタを設定する例のブロック図である。

【0087】

ケースＡ３では、例３ＳＥＴ→ＶＲＬである。

【0088】

ケースＡ４では、例４ＳＥＴ→推奨されないケース→弱いビットである。

【0089】

いくつかの実施形態では、システムは、２つの通過するＶ－ｒｅｆｅｒｅｎｃｅ統計を検出して、１つのＶ－ｒｅｆｅｒｅｎｃｅを、センス増幅器の入力として使用する。

【0090】

図１２は、いくつかの実施形態による、ケースＡ１およびＡ２のセンス増幅器の波形のブロック図である。Ｖｂｉｔｌｉｎｅは、センス増幅器Ｄａｔａ－Ｏｕｔ波形対異なる３つの参照電圧Ｖｒｅｆ．ＨＲ、Ｖｒｅｆ．ＲＴ、およびＶｒｅｆ．ＬＲである。

【0091】

図１２の例では、センス増幅器のビットライン電圧レベルは、動的参照アレイから生成された参照電圧に対して示される。

【0092】

高抵抗セルの波形である、固定されたＶｅｒｆは、ビットライン電圧レベルに対して示される。「０」および「１」と読み取れる。

【0093】

ケースＡ１では、ステータスレジスタのセットアップは、Ｖ_ＲＨ、Ｖ_ＲＴ、およびＶ_ＲＬの波形対ビットライン電圧レベルについて示される。

【0094】

ケースＡ２では、ステータスレジスタのセットアップは、Ｖ_ＲＨ、Ｖ_ＲＴ、およびＶ_ＲＬの波形対ビットライン電圧レベルについて示される。

【0095】

図１３は、いくつかの実施形態による、ケースＡ３およびＡ４のセンス増幅器の波形のブロック図である。Ｖｂｉｔｌｉｎｅは、センス増幅器のデータＤａｔａ－Ｏｕｔ波形対異なる３つの参照電圧Ｖｒｅｆ．ＨＲ、Ｖｒｅｆ．ＲＴ、およびＶｒｅｆ．ＬＲである。

【0096】

図１３の例では、センス増幅器のビットライン電圧レベルは、動的参照アレイから生成された参照電圧に対して示される。

【0097】

高抵抗セルの波形である、固定されたＶｅｒｆは、ビットライン電圧レベルに対して示される。「０」および「１」と読み取れる。

【0098】

ケースＡ３では、ステータスレジスタのセットアップは、Ｖ_ＲＨ、Ｖ_ＲＴ、およびＶ_ＲＬの波形対ビットライン電圧レベルについて示される。

【0099】

ケースＡ４では、ステータスレジスタのセットアップは、Ｖ_ＲＨ、Ｖ_ＲＴ、およびＶ_ＲＬの波形対ビットライン電圧レベルについて示される。

【0100】

図１４は、いくつかの実施形態による動的プログラミングアルゴリズムのブロック図である。

【0101】

いくつかの実施形態では、ＰＣＭセルアレイ（たとえば、再構成可能な二重機能セルアレイ１０２）が、プログラミングモードにあるとき、＃ＰＣＭ信号がパルス化される。ＰＣＭセルプログラムの電気的特性を使用して、＃ＰＣＭパルス幅を決定し得る。製造者や技術が異なれば、異なる＃ＰＣＭパルス幅を使用できる。ＰＣＭセルアレイをプログラミングした後、ＰＣＭ動的プログラミングアルゴリズムは、読取モードに切り替わり得、センス増幅器の出力は、プログラミングデータパターンを比較し得る。一致する場合、ＹＥＳが設定され、新しいアドレスをプログラムする。一致しない場合、ＰＧＭｘは、新しいプログラムパルスを適用して、ＰＣＭセルアレイにもう１つのパルスをプログラムする。その後、システムは、一致が発生するまで、および／または所定のパルス数を超えるまで、再度、読取／検証を行う。プログラミング機能を停止する。ＰＣＭ参照セルアレイは、適切な参照電圧を提供し得る。

【0102】

図１５は、いくつかの実施形態による、再構成可能な二重機能セルアレイマクロ設計１５００のブロック図である。機能図は、複数のパスを含み、マクロセル選択デコーダは、固定ＰＣＭセルまたはＰＣＭセルの特別な行を使用してプログラムされ、様々な機能を接続するＳ１、Ｓ２、Ｓ３、Ｓ４、ＳＮの選択を実行し得る。ワイヤリング接続を使用する場合がある。

【0103】

図１６は、いくつかの実施形態による、再構成可能な二重機能セルアレイマクロセル選択回路のブロック図である。図１６は、いくつかの実施形態によるマクロセル選択デコーダの回路である。

【0104】

図１７は、いくつかの実施形態によるカスタム機能ブロック設計例のブロック図である。論理関数は、固定関数ブロック「Ａｄｄｅｒ」または「Ｍｕｌｔｉｐｌｉｅｒ」であり得る。

【0105】

本明細書全体を通して、複数のインスタンスは、単一のインスタンスとして説明された構成要素、動作、または構造を実装し得る。１つまたは複数の方法の個々の動作は、別個の動作として例示および説明されているが、１つまたは複数の個々の動作は同時に実行することができ、動作を例示された順序で実行する必要はない。例示的な構成において別個の構成要素として提示される構造および機能は、組み合わされた構造または構成要素として実装され得る。同様に、単一の構成要素として提示される構造および機能は、別個の構成要素として実装され得る。これらおよび他の変形、修正、追加、および改善は、本明細書の主題の範囲内にある。本明細書で使用される「または」という用語は、包括的または限定的な意味のいずれかで解釈され得ることがさらに理解されよう。

【0106】

本発明は、例示的な実施形態を参照して上述されている。本発明のより広い範囲から逸脱することなく、様々な修正を行うことができ、他の実施形態を使用することができることは当業者には明らかであろう。したがって、例示的な実施形態に関するこれらおよび他の変形は、本発明によってカバーされることが意図されている。

【要約】

集積回路ダイ素子は、１つまたは複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）素子と、複数の再構成可能なメモリアレイブロックを含む再構成可能な二重機能メモリアレイであって、各再構成可能なメモリアレイブロックは、ストレージメモリアレイブロックとして、または１つまたは複数のＦＰＧＡ素子の少なくとも一部を制御するための制御ロジックアレイブロックとして構成および再構成することができる、再構成可能な二重機能メモリアレイと、各再構成可能なメモリアレイブロックを、それぞれのメモリアレイブロックとして、または１つまたは複数のＦＰＧＡ素子を制御するためのそれぞれのロジックアレイブロックとして構成するように機能する制御ロジック回路とを備える。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】