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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-05-16
(45)【発行日】2022-05-24
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/822 20060101AFI20220517BHJP
H01L 27/04 20060101ALI20220517BHJP
H01L 27/06 20060101ALI20220517BHJP
H01L 29/861 20060101ALI20220517BHJP
H01L 29/868 20060101ALI20220517BHJP
H01L 29/06 20060101ALI20220517BHJP
H01L 27/088 20060101ALI20220517BHJP
【ＦＩ】
H01L27/04 H
H01L27/06 311B
H01L29/91 D
H01L29/06 301F
H01L27/088 331E
【請求項の数】
6
(21)【出願番号】P 2018135261
(22)【出願日】2018-07-18
(65)【公開番号】P2020013900
(43)【公開日】2020-01-23
【審査請求日】2021-02-19
(73)【特許権者】
【識別番号】000003551
【氏名又は名称】株式会社東海理化電機製作所
(74)【代理人】
【識別番号】100079049
【弁理士】
【氏名又は名称】中島 淳
(74)【代理人】
【識別番号】100084995
【弁理士】
【氏名又は名称】加藤 和詳
(74)【代理人】
【識別番号】100099025
【弁理士】
【氏名又は名称】福田 浩志
(72)【発明者】
【氏名】片岡 良一
【審査官】岩本 勉
(56)【参考文献】
【文献】特開２０１６－０６８６５０（ＪＰ，Ａ）
【文献】特開２００７－０５３３１４（ＪＰ，Ａ）
【文献】特開２０１０－１９９１６４（ＪＰ，Ａ）
【文献】国際公開第２０１７／０５６３５５（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２７／０６
Ｈ０１Ｌ ２９／８６１
Ｈ０１Ｌ ２９／０６
Ｈ０１Ｌ ２７／０８８
(57)【特許請求の範囲】
【請求項1】
導電性を有する支持基板上に絶縁層を介在して活性層が形成された基板の前記活性層に配設され、アノード領域とカソード領域とのｐｎ接合ダイオードを含んで構成される保護素子と、前記ｐｎ接合ダイオードの周囲を取り囲み前記活性層の表面から前記絶縁層に至るトレンチと、当該トレンチ側壁に配設された絶縁体と、前記トレンチ内部に前記絶縁体を介して埋設された導電体とを含んで構成される素子分離領域と、
前記カソード領域と前記導電体とを電気的に接続する第１接続手段と、
を備えた半導体装置。
【請求項2】
前記第１接続手段は、前記カソード領域上及び前記導電体上に配設された配線である請求項１に記載の半導体装置。
【請求項3】
前記カソード領域と前記支持基板とを電気的に接続する第２接続手段を更に備えた請求項１又は請求項２に記載の半導体装置。
【請求項4】
前記活性層の前記保護素子とは別の領域に、絶縁ゲート型電界効果トランジスタ、バイポーラトランジスタ、拡散抵抗、又は金属－絶縁体－半導体型容量のいずれかの半導体素子が配設されている請求項３に記載の半導体装置。
【請求項5】
前記基板上に配設され、前記カソード領域に電気的に接続された外部端子と、前記支持基板と電気的に接続され、前記基板を搭載するダイパッド又は配線基板と、
前記外部端子にワイヤを介して電気的に接続されたリードと、を備え、
前記第２接続手段は、前記リードと前記ダイパッド又は前記配線基板とを電気的に接続する経路を含んで構成されている請求項３又は請求項４に記載の半導体装置。
【請求項6】
前記第２接続手段は、前記トレンチの前記絶縁層側に連結され、前記絶縁層の表面から前記支持基板に至る貫通部と、
当該貫通部内に埋設され、一端部が前記導電体に電気的に接続され、かつ、他端部が前記支持基板に電気的に接続される貫通導体と、を備え、
前記貫通導体を有する経路を含んで構成されている請求項３又は請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に保護素子を備えた半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
特許文献１には、SOI（Silicon On Insulator）基板を採用した半導体装置が開示されている。SOI基板は、シリコン基板と、シリコン基板上の埋込み酸化膜と、埋込み酸化膜上のｐ型活性層とを積層して形成されている。ｐ型活性層にはMOSFET（Metal Oxide Semiconductor Field Effect Transistor）が形成されている。
ここで、一般的に、SOI基板のシリコン基板は電位が印加されていないフローティング状態とされているか、又はシリコン基板にはグランド電位が印加されている。
ここで、一般的に、SOI基板のシリコン基板は電位が印加されていないフローティング状態とされているか、又はシリコン基板にはグランド電位が印加されている。
【0003】
ところで、SOI基板のｐ型活性層に保護素子として高耐圧構造のｐｎ接合ダイオードを形成する場合、ｐｎ接合ダイオードの周囲を取り囲む素子分離領域が配置され、ｐｎ接合ダイオードはそれ以外の素子に対して電気的に分離されている。素子分離領域として、pｎ接合ダイオードと他の素子との間の分離が確実なトレンチアイソレーション構造の採用が好適である。この素子分離領域は、ｐ型活性層の表面から埋込み酸化膜に至るトレンチと、トレンチ側壁に形成されたシリコン酸化膜と、トレンチ内部にシリコン酸化膜を介して埋設されたシリコン多結晶膜とを含んで構成されている。
【0004】
しかしながら、このような素子分離領域に囲まれたｐｎ接合ダイオードでは、ｐ型活性層において素子分離領域のトレンチに沿った領域は、素子分離領域側からｐ型活性層へ空乏層が広がらない領域となる。このため、カソード領域に正のサージ電圧が印加されたとき、カソード領域からｐ型活性層に流れ込んだサージ電流が空乏層の広がらない領域を電流パス経路としてアノード領域に流れ込むので、ｐｎ接合ダイオードの耐圧を向上させるには改善の余地があった。
【先行技術文献】
【特許文献】
【0005】
【文献】特許第４３５４８７６号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、上記事実を考慮し、保護素子の耐圧を簡易に向上させることができる半導体装置を提供する。
【課題を解決するための手段】
【0007】
本発明の第１実施態様に係る半導体装置は、導電性を有する支持基板上に絶縁層を介在して活性層が形成された基板の活性層に配設され、アノード領域とカソード領域とのｐｎ接合ダイオードを含んで構成される保護素子と、ｐｎ接合ダイオードの周囲を取り囲み活性層の表面から絶縁層に至るトレンチと、トレンチ側壁に配設された絶縁体と、トレンチ内部に絶縁体を介して埋設された導電体とを含んで構成される素子分離領域と、カソード領域と導電体とを電気的に接続する第１接続手段と、を備えている。
【0008】
第１実施態様に係る半導体装置は、基板に保護素子及び素子分離領域を備える。
基板は、導電性を有する支持基板と、この支持基板上の絶縁層と、絶縁層上の活性層とを有する。保護素子は、活性層に配設され、アノード領域とカソード領域とのｐｎ接合ダイオードを含んで構成される。
素子分離領域は、トレンチ、絶縁体及び導電体を含んで構成される。トレンチは、ｐｎ接合ダイオードの周囲を取り囲み、活性層の表面から絶縁層に至る。絶縁体は、トレンチ側壁に配設される。導電体は、トレンチ内部に絶縁体を介して埋設される。
基板は、導電性を有する支持基板と、この支持基板上の絶縁層と、絶縁層上の活性層とを有する。保護素子は、活性層に配設され、アノード領域とカソード領域とのｐｎ接合ダイオードを含んで構成される。
素子分離領域は、トレンチ、絶縁体及び導電体を含んで構成される。トレンチは、ｐｎ接合ダイオードの周囲を取り囲み、活性層の表面から絶縁層に至る。絶縁体は、トレンチ側壁に配設される。導電体は、トレンチ内部に絶縁体を介して埋設される。
【0009】
ここで、半導体装置は更に第１接続手段を備える。第１接続手段は、ｐｎ接合ダイオードのカソード領域と素子分離領域の導電体とを電気的に接続する。
仮に、カソード領域に正のサージ電圧が印加されると、素子分離領域の導電体にもサージ電圧が印加される。基板の活性層、素子分離領域の絶縁体及び導電体はフィールドプレート構造を構築する。サージ電圧が印加されると、フィールドプレート効果により活性層とトレンチ側壁の絶縁体との界面から活性層側へ空乏層が広がるので、アノード領域と素子分離領域との間であってトレンチに沿った電流パス経路を無くすことができる。このため、カソード領域から電流パス経路を通ってアノード領域に流れ込むサージ電流を効果的に抑制することができ、かつ、空乏層の広がりによりカソード領域とアノード領域とのｐｎ接合部に生じる電界を効果的に緩和することができる。
従って、ｐｎ接合ダイオードのカソード領域と素子分離領域の導電体とを電気的に接続する簡易な構成により、ｐｎ接合ダイオードの接合耐圧を向上させることができる。
仮に、カソード領域に正のサージ電圧が印加されると、素子分離領域の導電体にもサージ電圧が印加される。基板の活性層、素子分離領域の絶縁体及び導電体はフィールドプレート構造を構築する。サージ電圧が印加されると、フィールドプレート効果により活性層とトレンチ側壁の絶縁体との界面から活性層側へ空乏層が広がるので、アノード領域と素子分離領域との間であってトレンチに沿った電流パス経路を無くすことができる。このため、カソード領域から電流パス経路を通ってアノード領域に流れ込むサージ電流を効果的に抑制することができ、かつ、空乏層の広がりによりカソード領域とアノード領域とのｐｎ接合部に生じる電界を効果的に緩和することができる。
従って、ｐｎ接合ダイオードのカソード領域と素子分離領域の導電体とを電気的に接続する簡易な構成により、ｐｎ接合ダイオードの接合耐圧を向上させることができる。
【0010】
本発明の第２実施態様に係る半導体装置では、第１実施態様に係る半導体装置において、第１接続手段は、カソード領域上及び導電体上に配設された配線である。
【0011】
第２実施態様に係る半導体装置によれば、第１接続手段は配線とされる。配線は、ｐｎ接合ダイオードのカソード領域上及び素子分離領域の導電体上に配設され、ｐｎ接合ダイオードとそれ以外の素子とを電気的に接続する配線の一部を利用して形成される。
このため、半導体装置又は半導体装置の製造プロセスにおいて、新たに配線層を組み込む必要がなく、既存の配線層を利用してカソード領域と導電体とを電気的に接続することができるので、簡易な構成により第１接続手段を実現することができる。
このため、半導体装置又は半導体装置の製造プロセスにおいて、新たに配線層を組み込む必要がなく、既存の配線層を利用してカソード領域と導電体とを電気的に接続することができるので、簡易な構成により第１接続手段を実現することができる。
【0012】
本発明の第３実施態様に係る半導体装置は、第１実施態様又は第２実施態様に係る半導体装置において、カソード領域と支持基板とを電気的に接続する第２接続手段を更に備えている。
【0013】
第３実施態様に係る半導体装置は、更に第２接続手段を備える。第２接続手段は、ｐｎ接合ダイオードのカソード領域と基板の支持基板との間を電気的に接続する。
仮に、カソード領域に正のサージ電圧が印加されると、このサージ電圧は支持基板にも印加される。基板は支持基板、絶縁層及び活性層によるフィールドプレート構造を構築する。支持基板にサージ電圧が印加されると、フィールドプレート効果によりアノード領域とカソード領域とのｐｎ接合部に形成される空乏層を広げてｐｎ接合部に生じる電界が緩和される。このため、活性層の不純物密度を低く設定することなく、ｐｎ接合ダイオードの接合耐圧を向上させることができる。
仮に、カソード領域に正のサージ電圧が印加されると、このサージ電圧は支持基板にも印加される。基板は支持基板、絶縁層及び活性層によるフィールドプレート構造を構築する。支持基板にサージ電圧が印加されると、フィールドプレート効果によりアノード領域とカソード領域とのｐｎ接合部に形成される空乏層を広げてｐｎ接合部に生じる電界が緩和される。このため、活性層の不純物密度を低く設定することなく、ｐｎ接合ダイオードの接合耐圧を向上させることができる。
【0014】
本発明の第４実施態様に係る半導体装置では、第３実施態様に係る半導体装置において、活性層の保護素子とは別の領域に、絶縁ゲート型電界効果トランジスタ、バイポーラトランジスタ、拡散抵抗、又は金属－絶縁体－半導体型容量のいずれかの半導体素子が配設されている。
【0015】
第４実施態様に係る半導体装置によれば、活性層の保護素子とは別の領域に、半導体素子が配設される。半導体素子は、絶縁ゲート型電界効果トランジスタ、バイポーラトランジスタ、拡散抵抗、又は金属－絶縁体－半導体型容量の少なくともいずれかである。そして、活性層の不純物密度を低く設定することなく、ｐｎ接合ダイオードの接合耐圧を向上させることができるので、半導体素子の特性を変動させることがなくなる。
【0016】
本発明の第５実施態様に係る半導体装置では、第３実施態様又は第４実施態様に係る半導体装置において、基板上に配設され、カソード領域に電気的に接続された外部端子と、支持基板と電気的に接続され、基板を搭載するダイパッド又は配線基板と、外部端子にワイヤを介して電気的に接続されたリードと、を備え、第２接続手段は、リードとダイパッド又は配線基板とを電気的に接続する経路を含んで構成されている。
【0017】
第５実施態様に係る半導体装置は、外部端子と、ダイパッド又は配線基板と、リードとを更に備える。外部端子は、基板上に配設され、カソード領域に電気的に接続される。ダイパッド又は配線基板は、基板を搭載し、基板の支持基板に電気的に接続される。リードはワイヤを介して外部端子に電気的に接続される。ここで、第２接続手段は、リードとダイパッド又は配線基板とを電気的に接続する経路を含んで構成される。
このため、仮に、サージ電圧がリードからワイヤ及び外部端子を介してカソード領域に印加されると、リードからダイパッド又は配線基板を介して支持基板にサージ電圧を印加させることができる。従って、ｐｎ接合ダイオードのフィールドプレート効果による接合耐圧の向上を簡易に実現することができる。
このため、仮に、サージ電圧がリードからワイヤ及び外部端子を介してカソード領域に印加されると、リードからダイパッド又は配線基板を介して支持基板にサージ電圧を印加させることができる。従って、ｐｎ接合ダイオードのフィールドプレート効果による接合耐圧の向上を簡易に実現することができる。
【0018】
本発明の第６実施態様に係る半導体装置では、第３実施態様又は第４実施態様に係る半導体装置において、第２接続手段は、トレンチの絶縁層側に連結され、絶縁層の表面から支持基板に至る貫通部と、貫通部内に埋設され、一端部が導電体に電気的に接続され、かつ、他端部が支持基板に電気的に接続される貫通導体と、を備え、貫通導体を有する経路を含んで構成されている。
【0019】
第６実施態様に係る半導体装置によれば、第２接続手段は、貫通部と、貫通導体とを備える。貫通部は、トレンチの絶縁層側に連結され、絶縁層の表面から支持基板に至る。貫通導体は貫通部内に埋設される。貫通導体の一端部はトレンチの導電体に電気的に接続され、貫通導体の他端部は支持基板に電気的に接続される。第２接続手段は、貫通導体を有する経路を含んで構成される。
このため、仮に、サージ電圧がカソード領域に印加されると、素子分離領域のトレンチ内部に埋設された導電体にもサージ電圧が印加され、更にサージ電圧は貫通部に埋設された貫通導体を介して基板の支持基板にも印加される。従って、ｐｎ接合ダイオードのフィールドプレート効果による接合耐圧の向上を簡易に実現させることができる。
加えて、ｐｎ接合ダイオードの周囲を取り囲んで配設された素子分離領域の導電体を利用して、ｐｎ接合ダイオードの近傍において短い経路によりサージ電圧を支持基板に即座に印加することができる。
このため、仮に、サージ電圧がカソード領域に印加されると、素子分離領域のトレンチ内部に埋設された導電体にもサージ電圧が印加され、更にサージ電圧は貫通部に埋設された貫通導体を介して基板の支持基板にも印加される。従って、ｐｎ接合ダイオードのフィールドプレート効果による接合耐圧の向上を簡易に実現させることができる。
加えて、ｐｎ接合ダイオードの周囲を取り囲んで配設された素子分離領域の導電体を利用して、ｐｎ接合ダイオードの近傍において短い経路によりサージ電圧を支持基板に即座に印加することができる。
【発明の効果】
【0020】
本発明によれば、保護素子の耐圧を簡易に向上させることができる半導体装置を提供することができる。
【図面の簡単な説明】
【0021】
【発明を実施するための形態】
【0022】
【0023】
（半導体装置１の基板断面構造）
図１に示されるように、本実施の形態に係る半導体装置１は基板（半導体ペレット又は半導体チップ）２を主体に構成されている。基板２の主面部には保護素子としてのｐｎ接合ダイオードＤ（以下、単に「ダイオードＤ」という。）が配設され、ダイオードＤは逆方向接続において外部端子ＢＰに電気的に接続されている。
図１に示されるように、本実施の形態に係る半導体装置１は基板（半導体ペレット又は半導体チップ）２を主体に構成されている。基板２の主面部には保護素子としてのｐｎ接合ダイオードＤ（以下、単に「ダイオードＤ」という。）が配設され、ダイオードＤは逆方向接続において外部端子ＢＰに電気的に接続されている。
【0024】
基板２にはSOI基板が使用されている。すなわち、基板２は、導電性を有する支持基板２０と、支持基板２０上に形成された絶縁層２１と、絶縁層２１上に形成された活性層２２とを順次積層した構造とされている。
【0025】
支持基板２０は、ここでは、シリコン単結晶基板により形成され、低不純物密度のｐ型に設定されている。なお、支持基板２０は、中不純物密度又は高不純物密度のｐ型に設定されてもよく、又はｎ型に設定されてもよい。
絶縁層２１は、埋込み酸化膜（BOX：Buried Oxide）として形成され、具体的にはシリコン酸化膜により形成されている。絶縁層２１は、例えば、イオン注入法を用いて、支持基板２０の内部に酸素を注入し、支持基板２０内部のシリコンを部分的に酸化させることにより形成されている。
活性層２２は、ここでは支持基板２０と同様にシリコン単結晶層により形成され、低不純物密度のｐ型に設定されている。活性層２２は、支持基板２０の表面層の一部を用いて形成され、絶縁層２１が形成されることによってこの絶縁層２１を境として支持基板２０と区画（電気的に分離）されている。活性層２２には、ダイオードＤが配設されると共に、ダイオードＤ以外であって回路を構築する半導体素子が配設されている。なお、半導体素子の構成は、後述する第２実施の形態において説明する。
絶縁層２１は、埋込み酸化膜（BOX：Buried Oxide）として形成され、具体的にはシリコン酸化膜により形成されている。絶縁層２１は、例えば、イオン注入法を用いて、支持基板２０の内部に酸素を注入し、支持基板２０内部のシリコンを部分的に酸化させることにより形成されている。
活性層２２は、ここでは支持基板２０と同様にシリコン単結晶層により形成され、低不純物密度のｐ型に設定されている。活性層２２は、支持基板２０の表面層の一部を用いて形成され、絶縁層２１が形成されることによってこの絶縁層２１を境として支持基板２０と区画（電気的に分離）されている。活性層２２には、ダイオードＤが配設されると共に、ダイオードＤ以外であって回路を構築する半導体素子が配設されている。なお、半導体素子の構成は、後述する第２実施の形態において説明する。
【0026】
（素子分離領域３の構造）
ダイオードＤの周囲を取り囲む領域であって、活性層２２には素子分離領域３が配設されている。素子分離領域３は、ダイオードＤと、ダイオードＤ以外の半導体素子との間等、素子間を電気的に分離する構成とされている。本実施の形態において、素子分離領域３は、トレンチ３０と、絶縁体３１と、導電体３２とを含んで構成され、所謂、トレンチアイソレーション構造として構成されている。
ダイオードＤの周囲を取り囲む領域であって、活性層２２には素子分離領域３が配設されている。素子分離領域３は、ダイオードＤと、ダイオードＤ以外の半導体素子との間等、素子間を電気的に分離する構成とされている。本実施の形態において、素子分離領域３は、トレンチ３０と、絶縁体３１と、導電体３２とを含んで構成され、所謂、トレンチアイソレーション構造として構成されている。
【0027】
トレンチ３０は、ダイオードＤの周囲を取り囲み、活性層２２の表面から絶縁層２１の少なくとも表面に至る構成とされている。トレンチ３０では、溝深さ寸法に対して、溝開口幅寸法が小さく（アスペクト比が大きく）設定されている。すなわち、トレンチ３０を有する素子分離領域３が採用されると、活性層２２の表面上での素子分離領域３の占有面積が小さくなるので、半導体装置１の集積度を向上させることができる。トレンチ３０は、半導体装置１の製造プロセスにおいて、例えばリアクティブイオンエッチング（RIE）等の異方性エッチングを用いて形成されている。
【0028】
絶縁体３１は、トレンチ３０の側壁に配設され、例えばシリコン酸化膜により形成されている。このシリコン酸化膜は、例えば化学的気相析出（CVD）法を用いて形成されている。
【0029】
導電体３２は、トレンチ３０内部に絶縁体３１を介して埋設されている。導電体３２として、例えば不純物が導入されて低抵抗値に調整されたシリコン多結晶膜が使用されている。製造プロセスにおいて、シリコン多結晶膜は、例えばCVD法を用いて、トレンチ３０内部を埋設しつつ、活性層２２上が平坦になるまで堆積される。そして、トレンチ３０内部が完全に埋設されつつ、活性層２２上のシリコン多結晶膜が除去される。このシリコン多結晶の除去には、エッチング法又はケミカルメカニカルポリシング（CMP）法を使用することができる。
【0030】
（ダイオードＤの構造）
ダイオードＤは、アノード領域としてのｐ型活性層２２と、カソード領域としてのｎ型半導体領域４とのｐｎ接合部に構成されている。ｎ型半導体領域４は、活性層２２の表面から内部へｎ型不純物をイオン注入法又は固相拡散法を用いて導入し、ｎ型不純物を活性化することにより形成されている。ｎ型半導体領域４の不純物密度は活性層２２の不純物密度よりも高く設定されている。
アノード領域としての活性層２２の主面部には、活性層２２と同一導電型のｐ型半導体領域５が配設されている。ｐ型半導体領域５はｎ型半導体領域４の不純物密度よりも高い不純物密度に設定されている。ｐ型半導体領域５が配設されることにより、アノード領域としての活性層２２とそれに電気的に接続される配線（図１に示される配線１２）との接触抵抗を小さくすることができる。
ダイオードＤは、アノード領域としてのｐ型活性層２２と、カソード領域としてのｎ型半導体領域４とのｐｎ接合部に構成されている。ｎ型半導体領域４は、活性層２２の表面から内部へｎ型不純物をイオン注入法又は固相拡散法を用いて導入し、ｎ型不純物を活性化することにより形成されている。ｎ型半導体領域４の不純物密度は活性層２２の不純物密度よりも高く設定されている。
アノード領域としての活性層２２の主面部には、活性層２２と同一導電型のｐ型半導体領域５が配設されている。ｐ型半導体領域５はｎ型半導体領域４の不純物密度よりも高い不純物密度に設定されている。ｐ型半導体領域５が配設されることにより、アノード領域としての活性層２２とそれに電気的に接続される配線（図１に示される配線１２）との接触抵抗を小さくすることができる。
【0031】
ダイオードＤ上及び素子分離領域３上を含む基板２上の全面にパッシベーション膜１０が配設されている。パッシベーション膜１０は、例えばシリコン酸化膜若しくはシリコン窒化膜の単層、又はそれらを積層した複合膜により形成されている。
パッシベーション膜１０上には配線１２が配設されている。配線１２は、ここでは単層配線構造を示しているが、２層以上の配線構造であってもよい。配線１２には、例えば、銅（Cu）、シリコン（Si）が添加されたアルミニウム合金膜が使用されている。１つの配線１２の一端部はパッシベーション膜１０に膜厚方向に貫通して形成された接続孔１１を通してカソード領域としてのｎ型半導体領域４に電気的に接続されている。この配線１２の他端部は外部端子ＢＰに接続されている。また、他の１つの配線１２の一端部は、ｐ型半導体領域５を介してアノード領域としてのｐ型活性層２２に電気的に接続されている。この配線１２の他端部は図示省略の内部回路に接続されている。
パッシベーション膜１０上には配線１２が配設されている。配線１２は、ここでは単層配線構造を示しているが、２層以上の配線構造であってもよい。配線１２には、例えば、銅（Cu）、シリコン（Si）が添加されたアルミニウム合金膜が使用されている。１つの配線１２の一端部はパッシベーション膜１０に膜厚方向に貫通して形成された接続孔１１を通してカソード領域としてのｎ型半導体領域４に電気的に接続されている。この配線１２の他端部は外部端子ＢＰに接続されている。また、他の１つの配線１２の一端部は、ｐ型半導体領域５を介してアノード領域としてのｐ型活性層２２に電気的に接続されている。この配線１２の他端部は図示省略の内部回路に接続されている。
【0032】
（第１接続手段５０の構造）
このように構成される半導体装置１では、カソード領域としてのｎ型半導体領域４と素子分離領域３の導電体３２とを電気的に接続する第１接続手段（第１接続構造）５０が配設されている。詳しく説明すると、ｎ型半導体領域４には前述の通り配線１２が電気的に接続され、この配線１２の一部が素子分離領域３上まで引き出されて第１接続手段５０を構築している。この配線１２の一部は、素子分離領域３のトレンチ３０上部において、パッシベーション膜１０に形成された接続孔１１を通して電気的に接続されている。従って、ここでは、ダイオードＤの周囲を取り囲む素子分離領域３のすべての導電体３２がｎ型半導体領域４に電気的に短絡されている。
このように構成される半導体装置１では、カソード領域としてのｎ型半導体領域４と素子分離領域３の導電体３２とを電気的に接続する第１接続手段（第１接続構造）５０が配設されている。詳しく説明すると、ｎ型半導体領域４には前述の通り配線１２が電気的に接続され、この配線１２の一部が素子分離領域３上まで引き出されて第１接続手段５０を構築している。この配線１２の一部は、素子分離領域３のトレンチ３０上部において、パッシベーション膜１０に形成された接続孔１１を通して電気的に接続されている。従って、ここでは、ダイオードＤの周囲を取り囲む素子分離領域３のすべての導電体３２がｎ型半導体領域４に電気的に短絡されている。
【0033】
なお、第１接続手段５０は、ここではダイオードＤの周囲を取り囲む全域において素子分離領域３の導電体３２に電気的に接続されているが、ｐ型半導体領域５の周囲に沿って配設された素子分離領域３の導電体３２に少なくとも電気的に接続されていればよい。
また、第１接続手段５０と導電体３２との接続箇所は、１カ所以上であっても、トレンチ３０の長さ方向に沿って所定の間隔において複数箇所であってもよい。
また、第１接続手段５０と導電体３２との接続箇所は、１カ所以上であっても、トレンチ３０の長さ方向に沿って所定の間隔において複数箇所であってもよい。
【0034】
（本実施の形態の作用及び効果）
本実施の形態に係る半導体装置１は、図１に示されるように、基板２に保護素子及び素子分離領域３を備える。
基板２は、導電性を有する支持基板２０と、この支持基板２０上の絶縁層２１と、絶縁層２１上の活性層２２とを有する。保護素子は、活性層２２に配設され、アノード領域とカソード領域とのダイオードＤを含んで構成される。
素子分離領域３は、トレンチ３０、絶縁体３１及び導電体３２を含んで構成される。トレンチ３０は、ダイオードＤの周囲を取り囲み、活性層２２の表面から絶縁層２１に至る。絶縁体３１は、トレンチ３０側壁に配設される。導電体３２は、トレンチ３０内部に絶縁体３１を介して埋設される。
本実施の形態に係る半導体装置１は、図１に示されるように、基板２に保護素子及び素子分離領域３を備える。
基板２は、導電性を有する支持基板２０と、この支持基板２０上の絶縁層２１と、絶縁層２１上の活性層２２とを有する。保護素子は、活性層２２に配設され、アノード領域とカソード領域とのダイオードＤを含んで構成される。
素子分離領域３は、トレンチ３０、絶縁体３１及び導電体３２を含んで構成される。トレンチ３０は、ダイオードＤの周囲を取り囲み、活性層２２の表面から絶縁層２１に至る。絶縁体３１は、トレンチ３０側壁に配設される。導電体３２は、トレンチ３０内部に絶縁体３１を介して埋設される。
【0035】
ここで、半導体装置１は更に第１接続手段５０を備える。第１接続手段５０は、ダイオードＤのｎ型半導体領域４（カソード領域）と素子分離領域３の導電体３２とを電気的に接続する。
仮に、外部端子ＢＰからカソード領域に正のサージ電圧が印加されると、第１接続手段５０を通して素子分離領域３の導電体３２にもサージ電圧が印加される。基板２の活性層２２、素子分離領域３の絶縁体３１及び導電体３２はフィールドプレート構造を構築する。サージ電圧が印加されると、カソード領域（ｎ型半導体領域４）とアノード領域（ｐ型活性層２２）とのｐｎ接合部からカソード領域側へ空乏層Ｉｎが広がる。一方、ｐｎ接合部からアノード領域側へも空乏層Ｉｐが広がる。そして、カソード領域に印加されるサージ電圧は更に素子分離領域３の導電体３２にも印加されるので、フィールドプレート効果により、活性層２２とトレンチ３０側面の絶縁体３１との界面から活性層２２側へも空乏層Ｉｐが広がる。つまり、アノード領域、特にｐ型半導体領域５と素子分離領域３との中間部まで空乏層Ｉｐが広がるので、活性層２２のトレンチ３０に沿ったサージ電流ｉの電流パス経路（図２参照）を無くすことができる。
仮に、外部端子ＢＰからカソード領域に正のサージ電圧が印加されると、第１接続手段５０を通して素子分離領域３の導電体３２にもサージ電圧が印加される。基板２の活性層２２、素子分離領域３の絶縁体３１及び導電体３２はフィールドプレート構造を構築する。サージ電圧が印加されると、カソード領域（ｎ型半導体領域４）とアノード領域（ｐ型活性層２２）とのｐｎ接合部からカソード領域側へ空乏層Ｉｎが広がる。一方、ｐｎ接合部からアノード領域側へも空乏層Ｉｐが広がる。そして、カソード領域に印加されるサージ電圧は更に素子分離領域３の導電体３２にも印加されるので、フィールドプレート効果により、活性層２２とトレンチ３０側面の絶縁体３１との界面から活性層２２側へも空乏層Ｉｐが広がる。つまり、アノード領域、特にｐ型半導体領域５と素子分離領域３との中間部まで空乏層Ｉｐが広がるので、活性層２２のトレンチ３０に沿ったサージ電流ｉの電流パス経路（図２参照）を無くすことができる。
【0036】
図２には、本実施の形態における第１接続手段５０が配設されていない、比較例に係る半導体装置６０が示されている。この比較例に係る半導体装置６０では、同様に、外部端子ＢＰからカソード領域に正のサージ電圧が印加されると、カソード領域とアノード領域とのｐｎ接合部からカソード領域側へ空乏層Ｉｎが広がる。一方、ｐｎ接合部からアノード領域側へも空乏層Ｉｐが広がる。
ところが、アノード領域、特にｐ型半導体領域５と素子分離領域３との間には空乏層Ｉｐが広がらない領域が発生する。このため、カソード領域から活性層２２へ流れ込んだサージ電流ｉは、活性層２２と絶縁層２１との界面に沿って、更に活性層２２と絶縁体３１との界面であって活性層２２のトレンチ３０に沿って、これらを電流パス経路として流れる。結果的に、サージ電流ｉはｐ型半導体領域５へ流れ込むので、ダイオードＤの接合耐圧を向上させることができない。
ところが、アノード領域、特にｐ型半導体領域５と素子分離領域３との間には空乏層Ｉｐが広がらない領域が発生する。このため、カソード領域から活性層２２へ流れ込んだサージ電流ｉは、活性層２２と絶縁層２１との界面に沿って、更に活性層２２と絶縁体３１との界面であって活性層２２のトレンチ３０に沿って、これらを電流パス経路として流れる。結果的に、サージ電流ｉはｐ型半導体領域５へ流れ込むので、ダイオードＤの接合耐圧を向上させることができない。
【0037】
図１に示される本実施の形態に係る半導体装置１では、上記の通り、サージ電流ｉの電流パス経路を無くすことができるので、カソード領域から電流パス経路を通ってアノード領域に流れ込むサージ電流ｉを効果的に抑制することができる。加えて、空乏層Ｉｐの広がりによりカソード領域とアノード領域とのｐｎ接合部に生じる電界を効果的に緩和することができる。
従って、ダイオードＤのカソード領域と素子分離領域３の導電体３２とを電気的に接続する簡易な構成により、ダイオードＤの接合耐圧を向上させることができる。
表現を代えると、素子分離領域３を利用して、ダイオードＤのカソード領域と素子分離領域３の導電体３２とを電気的に短絡させる簡易な構成により、フィールドプレート構造を簡単に構築することができる。すなわち、あえて、半導体装置１の製造プロセスを増加して、フィールドプレート構造を構築せずに、素子分離領域３を利用してフィールドプレート構造を簡単に構築することができ、結果としてダイオードＤの耐圧を向上させることができる。
従って、ダイオードＤのカソード領域と素子分離領域３の導電体３２とを電気的に接続する簡易な構成により、ダイオードＤの接合耐圧を向上させることができる。
表現を代えると、素子分離領域３を利用して、ダイオードＤのカソード領域と素子分離領域３の導電体３２とを電気的に短絡させる簡易な構成により、フィールドプレート構造を簡単に構築することができる。すなわち、あえて、半導体装置１の製造プロセスを増加して、フィールドプレート構造を構築せずに、素子分離領域３を利用してフィールドプレート構造を簡単に構築することができ、結果としてダイオードＤの耐圧を向上させることができる。
【0038】
また、本実施の形態に係る半導体装置１では、図１に示されるように、第１接続手段５０は配線１２とされる。配線１２は、ダイオードＤのカソード領域（ｎ型半導体領域４）上及び素子分離領域３の導電体３２上に配設され、ダイオードＤとそれ以外の素子とを電気的に接続する配線１２の一部を利用して形成される。
このため、半導体装置１又は半導体装置１の製造プロセスにおいて、新たに配線層を組み込む必要がなく、既存の配線層を利用してカソード領域と導電体３２とを電気的に接続することができるので、簡易な構成により第１接続手段５０を実現することができる。
このため、半導体装置１又は半導体装置１の製造プロセスにおいて、新たに配線層を組み込む必要がなく、既存の配線層を利用してカソード領域と導電体３２とを電気的に接続することができるので、簡易な構成により第１接続手段５０を実現することができる。
【0039】
［第２実施の形態］
次に、図３及び図４を用いて、本発明の第２実施の形態に係る半導体装置１について説明する。なお、第２実施の形態並びに後述する第３実施の形態において、第１実施の形態の構成要素と同一構成要素又は実質的に同一構成要素には同一符号を付し、重複する説明は省略する。
次に、図３及び図４を用いて、本発明の第２実施の形態に係る半導体装置１について説明する。なお、第２実施の形態並びに後述する第３実施の形態において、第１実施の形態の構成要素と同一構成要素又は実質的に同一構成要素には同一符号を付し、重複する説明は省略する。
【0040】
（半導体装置１の基板断面構造）
本実施の形態に係る半導体装置１は、図３に示されるように、基板２の活性層２２に保護素子としてのダイオードＤ以外に半導体素子を備え、更に第２接続手段５２を備えている。
本実施の形態に係る半導体装置１は、図３に示されるように、基板２の活性層２２に保護素子としてのダイオードＤ以外に半導体素子を備え、更に第２接続手段５２を備えている。
【0041】
半導体素子は、ダイオードＤとは別の領域において、基板２の活性層２２に配設されている。ここで、素子分離領域３の構成は第１実施の形態に係る素子分離領域３の構成と同一である。
特に限定されるものではないが、ここでは、半導体素子として、絶縁ゲート型電界効果トランジスタＴｒ（IGFET：Insulated Gate Field Effect Transistor。以下、単に「トランジスタＴｒ」という。）が配設されている。ここで、IGFETとは、MOSFET、MISFET（Metal Insulator Semiconductor Field Effect Transistor）のいずれも含む意味において使用されている。
特に限定されるものではないが、ここでは、半導体素子として、絶縁ゲート型電界効果トランジスタＴｒ（IGFET：Insulated Gate Field Effect Transistor。以下、単に「トランジスタＴｒ」という。）が配設されている。ここで、IGFETとは、MOSFET、MISFET（Metal Insulator Semiconductor Field Effect Transistor）のいずれも含む意味において使用されている。
【0042】
（トランジスタＴｒの構造）
トランジスタＴｒは、素子分離領域３に周囲を囲まれた領域内において、活性層２２の主面部に配設されている。トランジスタＴｒは、チャネル形成領域として使用される活性層２２と、ソース領域及びドレイン領域としての一対の主電極を形成するｎ型半導体領域８と、ゲート絶縁膜６と、ゲート電極７とを含んで構成されている。
一対のｎ型半導体領域８は、活性層２２の主面部においてゲート幅方向へ離間して配設されている。ｎ型半導体領域８は、ｐ型半導体領域５とは反対導電型であるが、ｐ型半導体領域５と同程度の不純物密度に設定されている。活性層２２において一対のｎ型半導体領域８間はチャネル形成領域として使用されている。
ゲート絶縁膜６は活性層２２の主面上において一対のｎ型半導体領域８間に少なくとも形成されている。ゲート絶縁膜６として、シリコン酸化膜の単層膜、又はシリコン酸化膜とシリコン窒化膜とを積層した複合膜を使用することができる。
ゲート電極７はゲート絶縁膜６上に配設されている。ゲート電極７には、例えば、不純物が導入されて低抵抗値に調整されたシリコン多結晶膜の単層膜、又はシリコン多結晶膜上に高融点金属膜や高融点金属シリサイド膜を積層した複合膜を使用することができる。
このように構成されるトランジスタＴｒはｎチャネル導電型に設定されている。なお、本実施の形態では、活性層２２に図示省略のｐチャネル導電型トランジスタが配設されており、相補型トランジスタ（complementary transistor）が構築されている。
トランジスタＴｒは、素子分離領域３に周囲を囲まれた領域内において、活性層２２の主面部に配設されている。トランジスタＴｒは、チャネル形成領域として使用される活性層２２と、ソース領域及びドレイン領域としての一対の主電極を形成するｎ型半導体領域８と、ゲート絶縁膜６と、ゲート電極７とを含んで構成されている。
一対のｎ型半導体領域８は、活性層２２の主面部においてゲート幅方向へ離間して配設されている。ｎ型半導体領域８は、ｐ型半導体領域５とは反対導電型であるが、ｐ型半導体領域５と同程度の不純物密度に設定されている。活性層２２において一対のｎ型半導体領域８間はチャネル形成領域として使用されている。
ゲート絶縁膜６は活性層２２の主面上において一対のｎ型半導体領域８間に少なくとも形成されている。ゲート絶縁膜６として、シリコン酸化膜の単層膜、又はシリコン酸化膜とシリコン窒化膜とを積層した複合膜を使用することができる。
ゲート電極７はゲート絶縁膜６上に配設されている。ゲート電極７には、例えば、不純物が導入されて低抵抗値に調整されたシリコン多結晶膜の単層膜、又はシリコン多結晶膜上に高融点金属膜や高融点金属シリサイド膜を積層した複合膜を使用することができる。
このように構成されるトランジスタＴｒはｎチャネル導電型に設定されている。なお、本実施の形態では、活性層２２に図示省略のｐチャネル導電型トランジスタが配設されており、相補型トランジスタ（complementary transistor）が構築されている。
【0043】
トランジスタＴｒのｎ型半導体領域８には配線１２が電気的に接続されている。配線１２はパッシベーション膜１０上に配設されている。ダイオードＤのｎ型半導体領域４、ｐ型半導体領域５のそれぞれと配線１２との接続構造と同様に、配線１２はパッシベーション膜１０に形成された接続孔１１を通してｎ型半導体領域８に電気的に接続されている。
【0044】
（半導体装置１のパッケージング構造）
図４に示されるように、基板２上には、第１層目のパッシベーション膜１０、第１層目の配線１２、図３では省略されているが、第２層目のパッシベーション膜１３、第２層目の配線１５、第３層目のパッシベーション膜１６のそれぞれが順次配設されている。本実施の形態において、半導体装置１は配線１２及び配線１５を含む２層配線構造を採用しているが、単層配線構造又は３層以上の配線構造が採用されてもよい。
図４に示されるように、基板２上には、第１層目のパッシベーション膜１０、第１層目の配線１２、図３では省略されているが、第２層目のパッシベーション膜１３、第２層目の配線１５、第３層目のパッシベーション膜１６のそれぞれが順次配設されている。本実施の形態において、半導体装置１は配線１２及び配線１５を含む２層配線構造を採用しているが、単層配線構造又は３層以上の配線構造が採用されてもよい。
【0045】
第１層目のパッシベーション膜１０は、ダイオードＤ上、図３に示されるトランジスタＴｒ上、素子分離領域３上のそれぞれを含む基板２上の全面に形成されている。パッシベーション膜１０は、第１実施の形態において説明したパッシベーション膜１０と同一の材料により形成されている。パッシベーション膜１０は、ダイオードＤ、トランジスタＴｒ等と第１層目の配線１２との電気的な分離を主目的として形成されている。
第１層目の配線１２は、第１実施の形態において説明した配線１２と同一の材料により形成されている。
第１層目の配線１２は、第１実施の形態において説明した配線１２と同一の材料により形成されている。
【0046】
第２層目のパッシベーション膜１３は、配線１２上を含んでパッシベーション膜１０上に形成されている。パッシベーション膜１３は例えばパッシベーション膜１０と同様の材料により形成されている。
【0047】
第２層目の配線１５は、パッシベーション膜１３上に所定の配線パターンを持って配設されている。配線１５の一端部は、パッシベーション膜１３に膜厚方向へ貫通して形成された接続孔１４を通してｎ型半導体領域４及び素子分離領域３の導電体３２に接続された配線１２の他端部に接続されている。配線１５の他端部は外部端子ＢＰとして構成されている。この外部端子ＢＰの上面は、配線１５上を含むパッシベーション膜１３上に配設された第３層目のパッシベーション膜（ファイナルパッシベーション膜）１６に膜厚方向へ貫通して形成されたボンディング開口１７内において露出されている。
パッシベーション膜１３、パッシベーション膜１６のそれぞれは例えばパッシベーション膜１０と同様の材料により形成されている。また、配線１５は配線１２と同様の材料により形成されている。
パッシベーション膜１３、パッシベーション膜１６のそれぞれは例えばパッシベーション膜１０と同様の材料により形成されている。また、配線１５は配線１２と同様の材料により形成されている。
【0048】
ここで、半導体装置１は、図４に示されるように、リード４０と、基板２と、ボンディングワイヤ４６と、樹脂封止体３８とを更に備えている。詳しく説明すると、リード４０は、ダイパッド（タブ）３１と、インナーリード４２と、アウターリード３３とを含んで構成されている。
【0049】
ダイパッド４１上には接合材４５を介して基板２が接合されている。基板２の支持基板２０の裏面はダイパッド４１の上面に対向して配置されている。接合材４５には例えば銀（Ag）ペーストが使用されている。つまり、ダイパッド４１は支持基板２０に電気的に接続されている。
インナーリード４２は、ダイパッド４１の板面方向であって、このダイパッド４１の周囲に配列されている。インナーリード４２は樹脂封止体３８の内部に配設されている。インナーリード４２のダイパッド４１側の一端部は、ボンディングワイヤ４６を介して、基板２の外部端子ＢＰ（配線１５）に電気的に接続されている。
そして、アウターリード３３は、インナーリード４２の他端部に一体に形成され、樹脂封止体３８の外部に導出されている。図示を省略するが、アウターリード３３は、半導体装置１を実装基板へ実装する構造に対応させて、端子挿入型や表面実装型のリード形状に成形されている。
インナーリード４２は、ダイパッド４１の板面方向であって、このダイパッド４１の周囲に配列されている。インナーリード４２は樹脂封止体３８の内部に配設されている。インナーリード４２のダイパッド４１側の一端部は、ボンディングワイヤ４６を介して、基板２の外部端子ＢＰ（配線１５）に電気的に接続されている。
そして、アウターリード３３は、インナーリード４２の他端部に一体に形成され、樹脂封止体３８の外部に導出されている。図示を省略するが、アウターリード３３は、半導体装置１を実装基板へ実装する構造に対応させて、端子挿入型や表面実装型のリード形状に成形されている。
【0050】
ダイパッド４１、インナーリード４２及びアウターリード３３は、図示省略のリードフレームから成形され、かつ、切断されて形成されている。リード４０として、例えば鉄－ニッケル（Fe-Ni）合金、銅（Cu）合金等の板材が使用されている。さらに、リード４０の接合領域やボンディング領域となる表面上には金（Au）めっきやニッケル（Ni）めっきが施され、ボンダビリティが向上されている。
また、ボンディングワイヤ４６には例えばAuワイヤが使用されている。
また、ボンディングワイヤ４６には例えばAuワイヤが使用されている。
【0051】
樹脂封止体３８は、エポキシ系樹脂材料を用いて、レジンモールド法により成形されている。
【0052】
（第２接続手段５２の構造）
図３に概略的に示されるように、半導体装置１は、第１接続手段５０に加えて、更に保護素子としてのダイオードＤのカソード領域であるｎ型半導体領域４と基板２の支持基板２０とを電気的に接続する第２接続手段（接続構造）５２を備えている。
図３に概略的に示されるように、半導体装置１は、第１接続手段５０に加えて、更に保護素子としてのダイオードＤのカソード領域であるｎ型半導体領域４と基板２の支持基板２０とを電気的に接続する第２接続手段（接続構造）５２を備えている。
【0053】
図４を用いて詳しく説明すると、本実施の形態における第２接続手段５２は、配線１２と、配線１５と、ボンディングワイヤ４６と、接合材４５と、ダイパッド４１と、ボンディングワイヤ４７とを含んで構成されている。すなわち、第２接続手段５２は、インナーリード４２からボンディングワイヤ４６、外部端子ＢＰ、配線１５及び配線１２を通してｎ型半導体領域４へ信号を流す信号経路と、インナーリード４２をボンディングワイヤ４７、ダイパッド４１及び接合材４５を介して支持基板２０に短絡させる短絡経路とを備えている。ボンディングワイヤ４７は、インナーリード４２とダイパッド４１との間を電気的に接続し、ボンディングワイヤ４６と同様の材料により形成されている。
このような第２接続手段５２を備えることにより、アウターリード３３から外部端子ＢＰを通してダイオードＤのカソード領域へ正のサージ電圧が印加される（入力される）と、同様の正のサージ電圧がダイパッド４１を通して支持基板２０へ印加される。
このような第２接続手段５２を備えることにより、アウターリード３３から外部端子ＢＰを通してダイオードＤのカソード領域へ正のサージ電圧が印加される（入力される）と、同様の正のサージ電圧がダイパッド４１を通して支持基板２０へ印加される。
【0054】
（本実施の形態の作用及び効果）
本実施の形態に係る半導体装置１では、第１実施の形態に係る半導体装置１により得られる作用効果と同様の作用効果を得ることができる。
本実施の形態に係る半導体装置１では、第１実施の形態に係る半導体装置１により得られる作用効果と同様の作用効果を得ることができる。
【0055】
さらに、本実施の形態に係る半導体装置１は、更に第２接続手段５２を備える。第２接続手段５２は、ダイオードＤのカソード領域（ｎ型半導体領域４）と基板２の支持基板２０との間を電気的に接続する。
仮に、ダイオードＤのカソード領域に正のサージ電圧が印加されると、このサージ電圧は支持基板２０にも印加される。基板２は支持基板２０、絶縁層２１及び活性層２２によるフィールドプレート構造を構築する。支持基板２０にサージ電圧が印加されると、フィールドプレート効果により活性層２２に電界効果が発生し、アノード領域とカソード領域とのｐｎ接合部に形成される空乏層Ｉｐを広げてｐｎ接合部に生じる電界が緩和される。このため、活性層２２の不純物密度を低く設定することなく、ダイオードＤの接合耐圧を向上させることができる。
仮に、ダイオードＤのカソード領域に正のサージ電圧が印加されると、このサージ電圧は支持基板２０にも印加される。基板２は支持基板２０、絶縁層２１及び活性層２２によるフィールドプレート構造を構築する。支持基板２０にサージ電圧が印加されると、フィールドプレート効果により活性層２２に電界効果が発生し、アノード領域とカソード領域とのｐｎ接合部に形成される空乏層Ｉｐを広げてｐｎ接合部に生じる電界が緩和される。このため、活性層２２の不純物密度を低く設定することなく、ダイオードＤの接合耐圧を向上させることができる。
【0056】
従って、トランジスタＴｒにおいて、活性層２２の不純物密度を低く設定する必要がないので、閾値電圧の変動、寄生容量の変動等、特性に影響を及ぼすことなく、保護素子のサージ電圧に対する耐圧を向上させることができる。
表現を代えると、SOI構造を有する基板２を利用して、ダイオードＤのカソード領域と支持基板２０とを電気的に短絡させる簡易な構成により、フィールドプレート構造を簡単に構築することができる。すなわち、あえて、半導体装置１の製造プロセスを増加して、活性層２２の表面側にフィールドプレート構造を構築せずに、ダイオードＤの耐圧を向上させることができる。
表現を代えると、SOI構造を有する基板２を利用して、ダイオードＤのカソード領域と支持基板２０とを電気的に短絡させる簡易な構成により、フィールドプレート構造を簡単に構築することができる。すなわち、あえて、半導体装置１の製造プロセスを増加して、活性層２２の表面側にフィールドプレート構造を構築せずに、ダイオードＤの耐圧を向上させることができる。
【0057】
また、本実施の形態に係る半導体装置１では、図４に示されるように、第２接続手段５２は、カソード領域（ｎ型半導体領域４）と、支持基板２０のダイオードＤに対向する領域とを電気的に接続する構成とされる。
表現を代えれば、ダイオードＤの特にアノード領域とカソード領域とのｐｎ接合部に対向する領域において、少なくとも支持基板２０がカソード領域と短絡されていればよい。特に、支持基板２０が低不純物密度に設定されている場合には、支持基板２０のシート抵抗値が高くなるので、ダイオードＤに近い領域において支持基板２０にサージ電圧が印加されることが好ましい。
このように構成される半導体装置１によれば、ダイオードＤのカソード領域に例えば正のサージ電圧が印加されると、支持基板２０のダイオードＤに対向する領域に即座にサージ電圧が印加される。このため、ダイオードＤのｐｎ接合部に生じる電界を即座に緩和してダイオードＤの接合耐圧を向上させることができる。
表現を代えれば、ダイオードＤの特にアノード領域とカソード領域とのｐｎ接合部に対向する領域において、少なくとも支持基板２０がカソード領域と短絡されていればよい。特に、支持基板２０が低不純物密度に設定されている場合には、支持基板２０のシート抵抗値が高くなるので、ダイオードＤに近い領域において支持基板２０にサージ電圧が印加されることが好ましい。
このように構成される半導体装置１によれば、ダイオードＤのカソード領域に例えば正のサージ電圧が印加されると、支持基板２０のダイオードＤに対向する領域に即座にサージ電圧が印加される。このため、ダイオードＤのｐｎ接合部に生じる電界を即座に緩和してダイオードＤの接合耐圧を向上させることができる。
【0058】
さらに、本実施の形態に係る半導体装置１では、図３に示されるように、基板２の活性層２２のダイオードＤとは別の領域にトランジスタＴｒが配設される。そして、活性層２２の不純物密度を低く設定することなく、ダイオードＤの接合耐圧を向上させることができるので、トランジスタＴｒの特性を変動させることがなくなる。
なお、トランジスタＴｒ以外の半導体素子として、バイポーラトランジスタ、拡散抵抗、又は金属－絶縁体－半導体（MIS：Metal Insulator Semiconductor）型容量の少なくとも１つが配設される場合にも、半導体素子の特性の変動を抑制することができる。
例えば、バイポーラトランジスタでは、活性層２２の不純物密度を低く設定する必要がないので、動作領域に付加される寄生容量の変動がない。また、拡散抵抗は例えばｎ型半導体領域により形成され、拡散抵抗と活性層２２とのｐｎ接合部に発生する空乏層の広がりを抑制することができるので、拡散抵抗に付加される寄生容量の変動がない。さらに、MIS型容量では、空乏層の広がりを抑制することができるので、容量に付加される寄生容量の変動がない。
なお、トランジスタＴｒ以外の半導体素子として、バイポーラトランジスタ、拡散抵抗、又は金属－絶縁体－半導体（MIS：Metal Insulator Semiconductor）型容量の少なくとも１つが配設される場合にも、半導体素子の特性の変動を抑制することができる。
例えば、バイポーラトランジスタでは、活性層２２の不純物密度を低く設定する必要がないので、動作領域に付加される寄生容量の変動がない。また、拡散抵抗は例えばｎ型半導体領域により形成され、拡散抵抗と活性層２２とのｐｎ接合部に発生する空乏層の広がりを抑制することができるので、拡散抵抗に付加される寄生容量の変動がない。さらに、MIS型容量では、空乏層の広がりを抑制することができるので、容量に付加される寄生容量の変動がない。
【0059】
また、本実施の形態に係る半導体装置１は、図４に示されるように、外部端子ＢＰ（配線１５）と、ダイパッド４１と、リード４０とを更に備える。外部端子ＢＰは、基板２上に配設され、ダイオードＤのカソード領域（ｎ型半導体領域４）に電気的に接続される。ダイパッド４１は、基板２を搭載し、基板２の支持基板２０に電気的に接続される。リード４０はボンディングワイヤ４６を介して外部端子ＢＰに電気的に接続される。ここで、第２接続手段５２は、リード４０とダイパッド４１とを電気的に接続する構成とされる。
このため、仮に、正のサージ電圧がリード４０からボンディングワイヤ４６及び外部端子ＢＰを介して（信号経路を通して）カソード領域に印加されると、リード４０からダイパッド４１を介して（短絡経路を通して）支持基板２０に簡易に正のサージ電圧を印加させることができる。従って、ダイオードＤのフィールドプレート効果による接合耐圧の向上を簡易に実現することができる。
このため、仮に、正のサージ電圧がリード４０からボンディングワイヤ４６及び外部端子ＢＰを介して（信号経路を通して）カソード領域に印加されると、リード４０からダイパッド４１を介して（短絡経路を通して）支持基板２０に簡易に正のサージ電圧を印加させることができる。従って、ダイオードＤのフィールドプレート効果による接合耐圧の向上を簡易に実現することができる。
【0060】
なお、図４に示されるように、本実施の形態に係る半導体装置１では、リード４０のダイパッド４１上に基板２が接合されているが、ダイパッド４１に代えて配線基板が使用され、配線基板上に基板２が接合されてもよい。勿論、配線基板の少なくともダイオードＤに対向する領域には、支持基板２０に電気的に接続される配線が配設されている。
【0061】
［第３実施の形態］
図５を用いて、本発明の第３実施の形態に係る半導体装置について説明する。本実施の形態に係る半導体装置１は、第２実施の形態に係る半導体装置１の第２接続手段５２の構造を変えた例を説明するものである。
図５を用いて、本発明の第３実施の形態に係る半導体装置について説明する。本実施の形態に係る半導体装置１は、第２実施の形態に係る半導体装置１の第２接続手段５２の構造を変えた例を説明するものである。
【0062】
図５に示されるように、本実施の形態に係る半導体装置１は、第２実施の形態に係る半導体装置１の第２接続手段５２の構造とは異なる構造の第２接続手段５２を備えている。この第２接続手段５２は、貫通部５３と、貫通導体５５とを備えている。そして、第２接続手段５２は、ダイオードＤのカソード領域と基板２の支持基板２０とを電気的に接続する経路に貫通導体５５を含んで構成されている。
【0063】
貫通部５３は、基板２の絶縁層２１側において素子分離領域３のトレンチ３０に連結され、絶縁層２１の表面から支持基板２０の少なくとも表面に至る貫通穴又は貫通溝として構成されている。つまり、貫通部５３は、トレンチ３０の延設方向において所定の間隔を持って配設された複数個の貫通穴であってもよいし、トレンチ３０と同様にダイオードＤの周囲を取り囲んで延設された貫通溝であってもよい。
ここでは、貫通部５３は、トレンチ３０の平面形状と同一の平面形状に形成された貫通溝として構成されている。半導体装置１の製造プロセスにおいては、トレンチ３０の形成と同時に貫通部５３を形成することができる。
また、貫通部５３の内壁には、素子分離領域３の絶縁体３１と同様の絶縁体５４が配設されている。製造プロセスとしては、同一製造工程において、絶縁体３１と絶縁体５４とを形成することができる。
ここでは、貫通部５３は、トレンチ３０の平面形状と同一の平面形状に形成された貫通溝として構成されている。半導体装置１の製造プロセスにおいては、トレンチ３０の形成と同時に貫通部５３を形成することができる。
また、貫通部５３の内壁には、素子分離領域３の絶縁体３１と同様の絶縁体５４が配設されている。製造プロセスとしては、同一製造工程において、絶縁体３１と絶縁体５４とを形成することができる。
【0064】
貫通導体５５は貫通部５３内に埋設されている。貫通導体５５の一端部は素子分離領域３の導電体３２に電気的に接続され、貫通導体５５の他端部は支持基板２０の表面に電気的に接続されている。貫通導体５５は、ここでは、トレンチ３０内に埋設された導電体３２と同一材料により一体に形成されている。
【0065】
表現を代えれば、第２接続手段５２の貫通部５３は素子分離領域３のトレンチ３０をそのまま支持基板２０の表面まで延設して構成され、貫通導体５５は素子分離領域３の導電体３２を貫通部５３内まで埋設して構成している。つまり、第２接続手段５２の製造プロセスは素子分離領域３の製造プロセスを利用し、第２接続手段５２の実現のために新たな製造プロセスが必要とされない。
第２接続手段５２は、素子分離領域３と同様にダイオードＤの周囲を取り囲んで配設されているので、ダイオードＤの近傍に配設されている。
第２接続手段５２は、素子分離領域３と同様にダイオードＤの周囲を取り囲んで配設されているので、ダイオードＤの近傍に配設されている。
【0066】
（本実施の形態の作用及び効果）
本実施の形態に係る半導体装置１では、第２実施の形態に係る半導体装置１により得られる作用効果と同様の作用効果を得ることができる。
本実施の形態に係る半導体装置１では、第２実施の形態に係る半導体装置１により得られる作用効果と同様の作用効果を得ることができる。
【0067】
さらに、本実施の形態に係る半導体装置１は、図５に示されるように、第２接続手段５２を備える。第２接続手段５２は、貫通部５３と、貫通導体５５とを備える。貫通部５３は、素子分離領域３のトレンチ３０の絶縁層２１側に連結され、絶縁層２１の表面から支持基板２０に至る。貫通導体５５は貫通部５３内に埋設される。貫通導体５５の一端部はトレンチ３０の導電体３２に電気的に接続され、貫通導体５５の他端部は支持基板２０に電気的に接続される。第２接続手段５２は、貫通導体５５を有する経路を含んで構成される。
【0068】
このため、仮に、正のサージ電圧がダイオードＤのカソード領域（ｎ型半導体領域４）に印加されると、素子分離領域３のトレンチ３０内部に埋設された導電体３２にサージ電圧が印加される。更に、サージ電圧は、第２接続手段５２の貫通部５３に埋設された貫通導体５５を介して基板２の支持基板にも印加される。従って、ダイオードＤのフィールドプレート効果による接合耐圧の向上を簡易に実現させることができる。
加えて、ダイオードＤの周囲を取り囲んで配設された素子分離領域３の直下であって、ダイオードＤの近傍において短い経路によりサージ電圧を支持基板２０に即座に印加することができる。
加えて、ダイオードＤの周囲を取り囲んで配設された素子分離領域３の直下であって、ダイオードＤの近傍において短い経路によりサージ電圧を支持基板２０に即座に印加することができる。
【0069】
［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、例えば下記の通り変形可能である。
本発明は、半導体装置の基板において、支持基板はシリコン単結晶基板に限定されるものではなく、導電性を有していればよいので、例えば金属基板や化合物半導体基板を使用してもよい。
また、本発明は、保護素子として、ｐｎ接合ダイオードを含む、IGFET、バイポーラトランジスタ、拡散抵抗のいずれかであってもよい。具体的には、IGFETの一方の主電極と活性層とのｐｎ接合部にダイオードが形成されている。バイポーラトランジスタでは、エミッタ領域又はコレクタ領域とベース領域（活性層）とのｐｎ接合部にダイオードが形成されている。拡散抵抗では、拡散抵抗と活性層とのｐｎ接合部にダイオードが形成されている。
さらに、本発明は、２以上の素子、例えばダイオードとIGFETとを組み合わせて、又は拡散抵抗とIGFETとを組み合わせて保護素子を構築してもよい。
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、例えば下記の通り変形可能である。
本発明は、半導体装置の基板において、支持基板はシリコン単結晶基板に限定されるものではなく、導電性を有していればよいので、例えば金属基板や化合物半導体基板を使用してもよい。
また、本発明は、保護素子として、ｐｎ接合ダイオードを含む、IGFET、バイポーラトランジスタ、拡散抵抗のいずれかであってもよい。具体的には、IGFETの一方の主電極と活性層とのｐｎ接合部にダイオードが形成されている。バイポーラトランジスタでは、エミッタ領域又はコレクタ領域とベース領域（活性層）とのｐｎ接合部にダイオードが形成されている。拡散抵抗では、拡散抵抗と活性層とのｐｎ接合部にダイオードが形成されている。
さらに、本発明は、２以上の素子、例えばダイオードとIGFETとを組み合わせて、又は拡散抵抗とIGFETとを組み合わせて保護素子を構築してもよい。
【符号の説明】
【0070】
１…半導体装置、２…基板、２０…支持基板、２１…絶縁層、２２…活性層、３…素子分離領域、３０…トレンチ、３１…絶縁体、３２…導電体、４、８…ｎ型半導体領域、５…ｐ型半導体領域、６…ゲート絶縁膜、７…ゲート電極、１２、１５…配線、４０…リード、４１…ダイパッド、４２…インナーリード、４５…接合材、４６、４７…ボンディングワイヤ、３８…樹脂封止体、５０…第１接続手段、５２…第２接続手段、５３…貫通部、５５…貫通導体、ＢＰ…外部端子、Ｄ…ダイオード（ｐｎ接合ダイオード）、Ｔｒ…トランジスタ（半導体素子）。
【図1】
【図2】
【図3】
【図4】
【図5】
