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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-05-16
(45)【発行日】2022-05-24
(54)【発明の名称】半導体メモリ
(51)【国際特許分類】
H01L 27/11521 20170101AFI20220517BHJP
G11C 16/04 20060101ALI20220517BHJP
H01L 27/11568 20170101ALI20220517BHJP
H01L 21/336 20060101ALI20220517BHJP
H01L 29/788 20060101ALI20220517BHJP
H01L 29/792 20060101ALI20220517BHJP
H01L 29/786 20060101ALI20220517BHJP
H01L 27/11551 20170101ALI20220517BHJP
H01L 27/11578 20170101ALI20220517BHJP
【ＦＩ】
H01L27/11521
G11C16/04 130
H01L27/11568
H01L29/78 371
H01L29/78 618B
H01L29/78 613B
H01L27/11551
H01L27/11578
【請求項の数】
9
(21)【出願番号】P 2018045813
(22)【出願日】2018-03-13
(65)【公開番号】P2018157205
(43)【公開日】2018-10-04
【審査請求日】2020-12-16
(31)【優先権主張番号】P 2017051456
(32)【優先日】2017-03-16
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100108855
【弁理士】
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100103034
【弁理士】
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100075672
【弁理士】
【氏名又は名称】峰 隆司
(74)【代理人】
【識別番号】100153051
【弁理士】
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100189913
【氏名又は名称】鵜飼 健
(72)【発明者】
【氏名】手塚 勉
(72)【発明者】
【氏名】荒井 史隆
(72)【発明者】
【氏名】池田 圭司
(72)【発明者】
【氏名】上田 知正
(72)【発明者】
【氏名】斉藤 信美
(72)【発明者】
【氏名】田中 千加
(72)【発明者】
【氏名】三浦 健太郎
(72)【発明者】
【氏名】澤部 智明
【審査官】加藤 俊哉
(56)【参考文献】
【文献】特開２０１３－２１１５３７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／０１４９００４（ＵＳ，Ａ１）
【文献】国際公開第２０１１／１４２４５８（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１１５２１
Ｇ１１Ｃ １６／０４
Ｈ０１Ｌ ２７／１１５６８
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８６
Ｈ０１Ｌ ２７／１１５５１
Ｈ０１Ｌ ２７／１１５７８
(57)【特許請求の範囲】
【請求項1】
ビット線と、ソース線と、
前記ビット線から前記ソース線へ向かう第１の方向に延在し、酸化物半導体層を含むピラーと、
前記第１の方向に沿って配置され、前記ピラーの側面に対向する第１、第２及び第３の導電層と、
前記第１の導電層と前記ピラーとの第１の交差部に配置され、前記酸化物半導体層内に配置された電荷格納層を含むメモリセルと、
前記第２の導電層と前記ピラーとの第２の交差部に配置された第１のトランジスタと、 前記第３の導電層と前記ピラーとの第３の交差部に配置された第２のトランジスタと、 を具備し、
前記酸化物半導体層の前記第１の方向における第１の端部は、前記ソース線に接触し、 前記酸化物半導体層の前記第１の方向における第２の端部は、前記ビット線から電気的に分離される、
半導体メモリ。
【請求項2】
ビット線と、ソース線と、
前記ビット線から前記ソース線へ向かう第１の方向に延在し、酸化物半導体層を含むピラーと、
前記第１の方向に沿って配置され、前記ピラーの側面に対向する第１及び第２の導電層と、
前記第１の導電層と前記ピラーとの第１の交差部に配置され、前記酸化物半導体層内に配置された電荷格納層を含むメモリセルと、
前記第２の導電層と前記ピラーとの第２の交差部に配置された第１のトランジスタと、 を具備し、
前記酸化物半導体層の前記第１の方向における第１の端部は、前記ソース線に接触し、 前記酸化物半導体層の前記第１の方向における第２の端部は、前記ビット線から電気的に分離される、
半導体メモリ。
【請求項3】
前記酸化物半導体層は、前記第２の交差部を経由して、前記第１の交差部から前記ソース線に延在し、前記第１のトランジスタのチャネル領域は、前記酸化物半導体層内に配置されている、 請求項１又は２に記載の半導体メモリ。
【請求項4】
前記ピラーは、前記第１の方向に延在する半導体層を含み、前記メモリセルのチャネル領域は、前記半導体層内に配置され、
前記半導体層の前記第１の方向における第３の端部は、前記ソース線に接触し、
前記半導体層の前記第１の方向における第４の端部は、前記ビット線に接触する、
請求項１乃至３のいずれか１項に記載の半導体メモリ。
【請求項5】
前記ソース線は、前記第１及び第２の導電層を覆う第１の絶縁層上に設けられ、前記酸化物半導体層は、前記ソース線の底部と前記第１の絶縁層の上部との間に設けられている、
請求項１乃至４のうちいずれか１項に記載の半導体メモリ。
【請求項6】
前記ソース線に接続されたコンタクト部と、前記ピラー内に設けられた半導体層と、
をさらに具備し、
前記第２の導電層は、前記第１の導電層と前記ソース線との間に位置し、
前記コンタクト部は、前記第２の交差部を経由して、前記ソース線から前記第１の導電層と前記第２の導電層との間の領域まで、前記ピラー内を延在し、
前記半導体層は、前記第１の交差部を経由して、前記ビット線から前記コンタクト部まで延在する、
請求項１、２、３及び５のうちいずれか１項に記載の半導体メモリ。
【請求項7】
前記第２の導電層は、ｐ型半導体を含み、前記第１の導電層は、前記ｐ型半導体と異なる材料を含む、
請求項１乃至６のうちいずれか１項に記載の半導体メモリ。
【請求項8】
前記ピラーと前記第２の導電層との間に設けられた第２の絶縁層と、前記第２の絶縁層と前記第２の導電層との間に設けられた酸化物層と、
をさらに具備し、
前記酸化物層の酸素原子の数密度は、前記第２の絶縁層の酸素原子の数密度より大きい、
請求項１乃至６のうちいずれか１項に記載の半導体メモリ。
【請求項9】
前記ピラーと前記第２の導電層との間に設けられた電荷トラップ層と、前記電荷トラップ層と前記ピラーとの間に設けられた第２の絶縁層と、
前記電荷トラップ層と前記第２の導電層との間に設けられた第３の絶縁層と、
をさらに具備する請求項１乃至６のうちいずれか１項に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体メモリに関する。
【背景技術】
【0002】
近年、情報端末やインターネット、クラウドなどで取り扱われるデータ量が爆発的に増加している。それに伴いメモリデバイスの大容量化、ビットコストの低減が求められている。
【0003】
理想的なメモリデバイスは、高速性、高記憶密度及び低ビットコストの不揮発性半導体メモリである。現状では、全ての要求を満たすメモリデバイスは存在せず、用途によって適したメモリデバイスが、ユーザーに提供されている。
【先行技術文献】
【特許文献】
【0004】
【文献】特表２００１-５２７２９７号公報
【文献】特開２００７-０７３９６９号公報
【文献】特開２０１１-２５８３０３号公報
【文献】特開２０１３-２１４７２９号公報
【文献】特開２０１３-２５１５３３号公報
【文献】特開２０１５-１２８１９２号公報
【非特許文献】
【0005】
【文献】Hiroki Inoue et al., IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 47, NO. 9, pp.2258-2265, SEPTEMBER 2012.
【文献】Takanori Matsuzaki et al., ECS Transactions, 64 (14) 101-111 (2014).
【文献】Yoshimitsu Yamauchi et al., Japanese Journal of Applied Physics 52 (2013) 094101.
【発明の概要】
【発明が解決しようとする課題】
【0006】
不揮発性を有し、ランダムアクセスが可能な半導体メモリの製造コストを低減する。
【課題を解決するための手段】
【0007】
実施形態の半導体メモリは、ビット線と、ソース線と、前記ビット線から前記ソース線へ向かう第１の方向に延在し、酸化物半導体層を含むピラーと、前記第１の方向に沿って配置され、前記ピラーの側面に対向する第１、第２及び第３の導電層と、前記第１の導電層と前記ピラーとの第１の交差部に配置され、前記酸化物半導体層内に配置された電荷格納層を含むメモリセルと、前記第２の導電層と前記ピラーとの第２の交差部に配置された第１のトランジスタと、前記第３の導電層と前記ピラーとの第３の交差部に配置された第２のトランジスタと、を含み、前記酸化物半導体層の前記第１の方向における第１の端部は、前記ソース線に接触し、前記酸化物半導体層の前記第１の方向における第２の端部は、前記ビット線から電気的に分離される。
【図面の簡単な説明】
【0008】
【図1】第１の実施形態の半導体メモリの基本例を説明するための鳥瞰図。
【図2】第１の実施形態の半導体メモリの基本例を説明するための上面図。
【図3】第１の実施形態の半導体メモリの基本例を説明するための断面図。
【図4】第１の実施形態の半導体メモリの基本例を説明するための回路図。
【図5】第１の実施形態の半導体メモリの基本動作を説明するための図。
【図6】第１の実施形態の半導体メモリの基本動作を説明するための図。
【図7】第１の実施形態の半導体メモリの基本動作を説明するための図。
【図8】第１の実施形態の半導体メモリの具体例を説明するためのブロック図。
【図9】第１の実施形態の半導体メモリの具体例を説明するための等価回路図。
【図10】第１の実施形態の半導体メモリの具体例を説明するための鳥瞰図。
【図11】第１の実施形態の半導体メモリの具体例を説明するための断面図。
【図12】第１の実施形態の半導体メモリの具体例を説明するための断面図。
【図13】第１の実施形態の半導体メモリの具体例を説明するための波形図。
【図14】第１の実施形態の半導体メモリの変形例を説明するための断面図。
【図15】第１の実施形態の半導体メモリの変形例を説明するための図。
【図16】第１の実施形態の半導体メモリの変形例を説明するための断面図。
【図17】第１の実施形態の半導体メモリの変形例を説明するための図。
【図18】第２の実施形態の半導体メモリの基本例を説明するための断面図。
【図19】第２の実施形態の半導体メモリの構成例を説明するための回路図。
【図20】第２の実施形態の半導体メモリの構造例を説明するための上面図。
【図21】第２の実施形態の半導体メモリの構造例を説明するための断面図。
【図22】第２の実施形態の半導体メモリの構造例を説明するための断面図。
【図23】第２の実施形態の半導体メモリの動作例を説明するための波形図。
【図24】第２の実施形態の半導体メモリの基本例を説明するための断面図。
【図25】第２の実施形態の半導体メモリの構成例を説明するための回路図。
【図26】第２の実施形態の半導体メモリの構造例を説明するための上面図。
【図27】第２の実施形態の半導体メモリの構造例を説明するための断面図。
【図28】第２の実施形態の半導体メモリの構造例を説明するための断面図。
【図29】第２の実施形態の半導体メモリの動作例を説明するための波形図。
【図30】第２の実施形態の半導体メモリの変形例を説明するための断面図。
【図31】第２の実施形態の半導体メモリの変形例を説明するための断面図。
【図32】第２の実施形態の半導体メモリの変形例を説明するための回路図。
【図33】第２の実施形態の半導体メモリの構造例を説明するための上面図。
【図34】第２の実施形態の半導体メモリの変形例を説明するための断面図。
【図35】第２の実施形態の半導体メモリの変形例を説明するための回路図。
【図36】第２の実施形態の半導体メモリの構造例を説明するための上面図。
【図37】第２の実施形態の半導体メモリの変形例を説明するための断面図。
【図38】第３の実施形態の半導体メモリの構造例を説明するための断面図。
【図39】第４の実施形態の半導体メモリの構造例を説明するための断面図。
【図40】第５の実施形態の半導体メモリの構造例を説明するための断面図。
【図41】第５の実施形態の半導体メモリの変形例を説明するための断面図。
【図42】第５の実施形態の半導体メモリの変形例を説明するための断面図。
【図43】第６の実施形態の半導体メモリの構造例を説明するための鳥瞰図。
【図44】第６の実施形態の半導体メモリの構造例を説明するための上面図。
【図45】第６の実施形態の半導体メモリの構造例を説明するための断面図。
【発明を実施するための形態】
【0009】
［実施形態］
図１乃至図４５を参照して、実施形態の半導体メモリについて、説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の実施形態において、区別化のために数字／英字が参照符号の末尾に付された構成要素（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が相互に区別されない場合、末尾の数字／英字が省略された表記が用いられる。
図１乃至図４５を参照して、実施形態の半導体メモリについて、説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の実施形態において、区別化のために数字／英字が参照符号の末尾に付された構成要素（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が相互に区別されない場合、末尾の数字／英字が省略された表記が用いられる。
【0010】
【0011】
【0012】
【0013】
図１は、本実施形態の半導体メモリの制御単位を示す鳥瞰図である。
本実施形態の半導体メモリは、複数の制御単位（基本素子）ＭＵを含む。本実施形態の半導体メモリ１内において、図１の制御単位ＭＵは、データを記憶するための基本的な構成要素として用いられる。各制御単位ＭＵは、１ビット以上のデータを、記憶（保持）できる。以下において、制御単位ＭＵは、メモリユニットとよばれる。
本実施形態の半導体メモリは、複数の制御単位（基本素子）ＭＵを含む。本実施形態の半導体メモリ１内において、図１の制御単位ＭＵは、データを記憶するための基本的な構成要素として用いられる。各制御単位ＭＵは、１ビット以上のデータを、記憶（保持）できる。以下において、制御単位ＭＵは、メモリユニットとよばれる。
【0014】
図１に示されるように、メモリユニットＭＵは、複数の導電層（配線）ＳＧＸ，ＳＧＹ，ＷＬ及びピラーＰＬＲから構成される。
【0015】
メモリユニットＭＵは、ソース線ＳＬとしての導電層とビット線ＢＬとしての導電層との間に、設けられている。メモリユニットＭＵのＺ方向に関する一端において、ソース線ＳＬが、ピラーＰＬＲの上部上に設けられている。メモリユニットＭＵのＺ方向に関する他端において、ビット線ＢＬが、ピラーＰＬＲの下部下に設けられている。メモリユニットＭＵの一端が、ビット線ＢＬに接続され、メモリユニットＭＵの他端が、ソース線ＳＬに接続されている。
【0016】
複数の導電層ＳＧＸ，ＳＧＹ，ＷＬは、基板９０の表面に対してＺ方向に積層されている。Ｚ方向に隣り合う導電層ＳＬ，ＳＧＸ，ＳＧＹ，ＷＬ，ＢＬ間に、絶縁層（図示せず）が設けられている。この絶縁層によって、各導電層ＳＬ，ＳＧＸ，ＳＧＹ，ＷＬ，ＢＬは、電気的に分離されている。
【0017】
複数の導電層ＳＧＸ，ＳＧＹ，ＷＬ（及び絶縁層）を含む積層体に対して、ソース線ＳＬは、積層体の上端側（最上層）に位置し、ビット線ＢＬは、積層体の下端側（最下層）に位置している。導電層ＳＧＸは、ソース線ＳＬより１つ下層に位置している。導電層ＷＬは、ビット線ＢＬより１つ上層に位置している。導電層ＳＧＹは、導電層ＳＧＸと導電層ＷＬとの間に設けられている。
【0018】
導電層ＳＧＸは、例えば、Ｘ方向に延在する。導電層ＳＧＹ，ＷＬは、Ｘ方向にほぼ直交するＹ方向に延在する。尚、Ｚ方向は、Ｘ方向とＹ方向とから形成される２次元平面にほぼ直交する方向である。
【0019】
導電層ＷＬは、メモリユニットＭＵにおいて、ワード線ＷＬとして用いられる。導電層ＳＧＸ，ＳＧＹは、メモリユニットＭＵにおいて、カットオフゲート線として用いられる。後述のように、ビット線ＢＬ、ソース線ＳＬ及びワード線ＷＬの制御に加えて、カットオフゲート線ＳＧＸ，ＳＧＹの制御によって、メモリユニットＭＵにおけるデータの書き込み及びデータの保持が、制御される。
【0020】
ピラーＰＬＲは、複数の導電層ＳＧＸ，ＳＧＹ，ＷＬの積層体内に、設けられている。ピラーＰＬＲは、導電層ＳＬと導電層ＢＬとの間において、Ｚ方向に延在している。ピラーＰＬＲは、複数の導電層ＳＧＸ，ＳＧＹ，ＷＬ内をＺ方向に貫通している。ピラーＰＬＲの上端は、導電層ＳＬの底面に接触している。ピラーＰＬＲの下端は、導電層ＢＬの上面に接触している。ピラーＰＬＲは、Ｘ－Ｙ平面に平行な方向（断面）においてピラーＰＬＲの中心からピラーＰＬＲの外周部（Ｘ方向又はＹ方向）に向かって、複数の層が積層された構造を有する。
【0021】
メモリユニットＭＵは、複数の素子ＭＣ，ＳＸ，ＳＹを含む。
【0022】
各素子ＭＣ，ＳＸ，ＳＹは、導電層ＷＬ，ＳＧＸ，ＳＧＹとピラーＰＬＲとの交差位置に設けられている。
【0023】
素子ＭＣは、Ｙ方向に延在する導電層ＷＬとピラーＰＬＲとの交差位置に、設けられている。素子ＭＣは、メモリユニットＭＵにおけるデータ保持部として機能する。素子ＭＣは、ピラーＰＬＲ内に含まれる酸化物半導体層を用いて、データを保持（記憶）できる。
例えば、素子ＭＣは、積層ゲート構造の電界効果トランジスタである。
以下では、素子ＭＣは、メモリセルＭＣとよばれる。
例えば、素子ＭＣは、積層ゲート構造の電界効果トランジスタである。
以下では、素子ＭＣは、メモリセルＭＣとよばれる。
【0024】
素子ＳＸは、Ｘ方向に延在する導電層ＳＧＸとピラーＰＬＲとの交差位置に、設けられている。素子ＳＸは、ピラーＰＬＲと導電層ＳＧＸとから形成された電界効果トランジスタである。素子ＳＸは、Ｘ方向に関してメモリセルＭＣのデータ保持状態を制御するための素子として機能する。また、素子ＳＸは、データの書き込み時において、Ｘ方向に関してメモリユニットＭＵを選択するための選択素子として機能する。
【0025】
素子ＳＹは、Ｙ方向に延在する導電層ＳＧＹとピラーＰＬＲとの交差位置に、設けられている。素子ＳＹは、ピラーＰＬＲと導電層ＳＧＹとから形成された電界効果トランジスタである。素子ＳＹは、Ｙ方向に関してメモリセルＭＣのデータ保持状態を制御するための素子として機能する。また、素子ＳＹは、データの書き込み時において、Ｙ方向に関してメモリユニットＭＵを選択するための選択素子として機能する。
以下では、素子ＳＸ，ＳＹは、カットオフトランジスタＳＸ，ＳＹとよばれる。
以下では、素子ＳＸ，ＳＹは、カットオフトランジスタＳＸ，ＳＹとよばれる。
【0026】
メモリユニットＭＵにおいて、カットオフトランジスタＳＸ，ＳＹ及びメモリセルＭＣは、Ｚ方向に沿って、ピラーＰＬＲの側面上に配置されている。
【0027】
図２及び図３は、本実施形態の半導体メモリのメモリユニットＭＵの断面構造を示している。図２は、メモリユニットＭＵの平面構造を示す上面図である。図３は、メモリユニットＭＵの断面構造を示す図である。図２において、Ｘ方向とＹ方向とからなる平面に沿う断面が示されている。
【0028】
図２及び図３に示されるように、ピラーＰＬＲは、導電層ＳＧＸ，ＳＧＹ，ＷＬ（及び絶縁層）内に形成されたホール（貫通孔）内に、形成される。例えば、ピラーＰＬＲは、円柱状の構造を有している。
この場合において、図２に示されるように、ピラーＰＬＲは、Ｚ方向を中心軸として同心円状に配置された複数の層（膜）を含む。導電層ＷＬ（及び導電層ＳＧＸ，ＳＧＹ及び絶縁層）とピラーＰＬＲの中心部（軸部）６０との間に、複数の層６１，６２，６３，６４が設けられている。
この場合において、図２に示されるように、ピラーＰＬＲは、Ｚ方向を中心軸として同心円状に配置された複数の層（膜）を含む。導電層ＷＬ（及び導電層ＳＧＸ，ＳＧＹ及び絶縁層）とピラーＰＬＲの中心部（軸部）６０との間に、複数の層６１，６２，６３，６４が設けられている。
【0029】
層（軸部）６０は、円柱状の構造を有する。層６０は、絶縁体からなる。例えば、層６０の材料は、酸化シリコンである。
【0030】
層６１は、層６０の側面（Ｘ－Ｙ平面に平行な方向の面、以下では、外周面ともよぶ）上に設けられている。層６１は、層６０と層６２との間に設けられている。層６１は、円筒状の構造を有する。
【0031】
層６１は、半導体層である。以下では、層６１を、半導体層６１とよぶ。
半導体層６１の材料は、多結晶シリコン（Ｓｉ）、多結晶ゲルマニウム（Ｇｅ）、多結晶シリコンゲルマニウム（ＳｉＧｅ）、酸化物半導体（例えばＩｎＧａＺｎＯ）、及び、２次元半導体材料（例えば、ＭｏＳ２又はＷＳｅ２）などから選択される。尚、これらの材料からなる膜のうち少なくとも２つを含む積層膜、例えば、シリコンとゲルマニウムとの積層膜、又は、複数の２次元半導体材料の積層膜が、半導体層６１に用いられてもよい。
半導体層６１の材料は、多結晶シリコン（Ｓｉ）、多結晶ゲルマニウム（Ｇｅ）、多結晶シリコンゲルマニウム（ＳｉＧｅ）、酸化物半導体（例えばＩｎＧａＺｎＯ）、及び、２次元半導体材料（例えば、ＭｏＳ２又はＷＳｅ２）などから選択される。尚、これらの材料からなる膜のうち少なくとも２つを含む積層膜、例えば、シリコンとゲルマニウムとの積層膜、又は、複数の２次元半導体材料の積層膜が、半導体層６１に用いられてもよい。
【0032】
層６２は、層６１の側面（外周面）上に設けられている。層６２は、層６１と層６３との間に設けられている。層６２は、円筒状の構造を有する。
【0033】
層６２は、絶縁体からなる。以下では、層６２は、絶縁層ともよばれる。例えば、絶縁層６２の材料は、酸化シリコン、酸窒化シリコン、高誘電率材料（例えば、酸化アルミニウム、酸化ハフニウム、又は、酸化ジルコニウム）などから選択される。絶縁層６２は、これらの材料の混合物膜、又は、積層膜でもよい。
【0034】
絶縁層６２の膜厚は、１ｎｍから１０ｎｍ程度の範囲に設定される。例えば、絶縁層６２の膜厚は、３ｎｍから７ｎｍの範囲内の厚さであることが好ましい。
【0035】
層６３は、層６２の側面（外周面）上に設けられている。層６３は、層６２と層６４との間に設けられている。層６３は、円筒状の構造を有する。
【0036】
層６３は、酸化物半導体からなる。以下では、層６３は、酸化物半導体層６３とよばれる。
酸化物半導体層６３の材料は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、錫（Ｓｎ）などの酸化物、又は、それらの酸化物の混合物（化合物）である。例えば、酸化物半導体層６３の材料は、ＩｎＧａＺｎＯ、及びＩｎＧａＳｎＯなどである。尚、酸化物半導体層６３に用いられる材料が、半導体層６１に用いられてもよい。
酸化物半導体層６３の材料は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、錫（Ｓｎ）などの酸化物、又は、それらの酸化物の混合物（化合物）である。例えば、酸化物半導体層６３の材料は、ＩｎＧａＺｎＯ、及びＩｎＧａＳｎＯなどである。尚、酸化物半導体層６３に用いられる材料が、半導体層６１に用いられてもよい。
【0037】
酸化物半導体層６３の膜厚は、１ｎｍから１５ｎｍ程度の範囲に設定される。例えば、酸化物半導体層６３の膜厚は、３ｎｍから１０ｎｍの範囲内の厚さであることが好ましい。
【0038】
層６４は、層６３の側面（外周面）上に設けられている。層６４は、層６３と導電層ＷＬ（及び、導電層ＳＧＸ，ＳＧＹ及び絶縁層）との間に設けられている。
【0039】
層６４は、絶縁体からなる。以下では、層６４のことを、絶縁層ともよぶ。
絶縁層６４は、絶縁層６２と同じ材料が用いられる。絶縁層６４の膜厚は、絶縁層６２の膜厚と同程度に設定される。但し、絶縁層６４の材料は、絶縁層６２の材料と異なる材料でもよい。また、絶縁層６４の膜厚は、絶縁層６２の膜厚と異なる厚さでもよい。
絶縁層６４は、絶縁層６２と同じ材料が用いられる。絶縁層６４の膜厚は、絶縁層６２の膜厚と同程度に設定される。但し、絶縁層６４の材料は、絶縁層６２の材料と異なる材料でもよい。また、絶縁層６４の膜厚は、絶縁層６２の膜厚と異なる厚さでもよい。
【0040】
尚、層６１，６２，６３，６４の膜厚は、Ｘ－Ｙ平面に対して平行な方向に関する厚さである。
【0041】
図３に示されるように、ビット線ＢＬとしての導電層８０は、基板９０上に設けられている。
【0042】
ワード線ＷＬとしての導電層８１、カットオフゲート線ＳＧＹとしての導電層８２、及びカットオフゲート線ＳＧＸとしての導電層８３は、ビット線ＢＬ上方に積層されている。
【0043】
導電層８１，８２，８３は、絶縁層（図示せず）に覆われている。導電層８１，８２，８３は、例えば、ポリシリコン、金属、及び、導電性化合物（例えば、シリサイド）のうち少なくとも１つを含む単層膜又は積層膜である。
【0044】
ソース線ＳＬとしての導電層８４は、絶縁層を介して、導電層８３上方に設けられている。
【0045】
ピラーＰＬＲの半導体層６１において、半導体層６１のＺ方向における一端（底部）は、導電層８０に直接接触する。半導体層６１のＺ方向における他端（上部）は、導電層８４に直接接触する。例えば、ピラーＰＬＲの底部において、半導体層６１が、導電層８０と絶縁層６０との間に設けられている。絶縁層６０のＺ方向における底部は、半導体層６１に接触している。
【0046】
導電層８０，８３，８４は、Ｘ方向に延在し、導電層８１，８２は、Ｙ方向に延在する。
【0047】
ピラーＰＬＲの酸化物半導体層６３（ＯＳ）において、酸化物半導体層６３のＺ方向における底部は、導電層８０上の絶縁層８９に接触する。絶縁層８９は、導電層８０と酸化物半導体層６３との間に、設けられている。絶縁層８９によって、酸化物半導体層６３は、導電層８０から分離されている。酸化物半導体層６３のＺ方向における上部は、導電層８４に直接接触する。
【0048】
絶縁層８９内に、貫通孔（開口部）が設けられている。絶縁層８９の孔内に、絶縁層６０及び半導体層６１が、設けられている。例えば、絶縁層８９の孔内において、絶縁層６２は、絶縁層８９の側面と半導体層６１の側面との間に設けられている。絶縁層８９の孔内において、酸化物半導体層６３及び絶縁層６４は、設けられていない。
【0049】
絶縁層６２のＺ方向における底部は、例えば、導電層８０に接触する。絶縁層６４のＺ方向における底部は、例えば、絶縁層８９に接触する。各絶縁層６２，６４のＺ方向における上部は、導電層８４に接触する。
【0050】
メモリセルＭＣは、導電層８１とピラーＰＬＲとの交差部分の近傍の部材から構成される。例えば、メモリセルＭＣは、酸化物半導体層６３からなる電荷格納層を含む積層ゲート構造の電界効果トランジスタである。
導電層８１は、ワード線ＷＬとして用いられるとともに、トランジスタ（メモリセル）ＭＣの制御ゲート電極として用いられる。例えば、ワード線ＷＬは、コントロールゲート線ともよばれる。
導電層８１は、ワード線ＷＬとして用いられるとともに、トランジスタ（メモリセル）ＭＣの制御ゲート電極として用いられる。例えば、ワード線ＷＬは、コントロールゲート線ともよばれる。
【0051】
酸化物半導体層６３における導電層８１に対向する部分ＣＳが、メモリセルＭＣの電荷格納層（以下では、フローティングゲートともよぶ）ＣＳとして用いられる。酸化物半導体層６３の部分ＣＳは、メモリセルＭＣのデータ保持部として機能する。
【0052】
半導体層６１は、トランジスタＭＣのチャネル領域として用いられる。絶縁層６２は、トランジスタＭＣのゲート絶縁膜として用いられる。絶縁層６４は、導電層８１から酸化物半導体層６３を分離するためのブロック層として機能する。絶縁層６４は、導電層（ゲート電極）８１と酸化物半導体層（電荷格納層）６３との間におけるゲート絶縁膜として、用いられる場合もある。
【0053】
例えば、メモリセルＭＣは、酸化物半導体層６３内に電荷（電子）が蓄積されていない状態（空乏状態）である場合に、ノーマリオン型トランジスタの特性を示すように、構成されている。このため、半導体層６１は、ｎ型半導体層又は高濃度のn型半導体層（ｎ＋型半導体層）である。
【0054】
以下の説明において、メモリセルＭＣにおける半導体層６１の部分を、センス部又は読み出し部とよぶ場合もある。メモリセルＭＣにおける半導体層６１をチャネル領域として用いるトランジスタ部を、センストランジスタ又は読み出しトランジスタとよぶ場合もある。
【0055】
カットオフトランジスタＳＹは、導電層８２とピラーＰＬＲとの交差部分の近傍の部材から構成される。
【0056】
導電層８２は、カットオフゲート線ＳＧＹとして用いられるとともに、トランジスタＳＹのゲート電極として用いられる。トランジスタＳＹにおける酸化物半導体層６３は、ソース線ＳＬと電荷格納層ＣＳとの間におけるトランジスタＳＹのチャネル領域として用いられる。トランジスタＳＹにおける絶縁層６４は、酸化物半導体層６３内のチャネル領域に対するゲート絶縁膜として用いられる。
【0057】
トランジスタＳＹにおける半導体層６１は、ソース線ＳＬとビット線ＢＬとの間におけるトランジスタＳＹのチャネル領域として用いられる。トランジスタＳＹにおける絶縁層６２は、半導体層６１に対するゲート絶縁膜として用いられる。
【0058】
カットオフトランジスタＳＸは、導電層８１とピラーＰＬＲとの交差部分の近傍の部材から構成される。
【0059】
導電層８１は、カットオフゲート線ＳＧＸとして用いられるとともに、トランジスタＳＸのゲート電極として用いられる。トランジスタＳＸにおける酸化物半導体層６３は、ソース線ＳＬと電荷格納層ＣＳとの間におけるトランジスタＳＸのチャネル領域として用いられる。トランジスタＳＸにおける絶縁層６４は、酸化物半導体層６３内のチャネル領域に対するゲート絶縁膜として用いられる。
【0060】
トランジスタＳＸにおける半導体層６１は、ソース線ＳＬとビット線ＢＬとの間におけるトランジスタＳＸのチャネル領域となる。トランジスタＳＸにおける絶縁層６２は、半導体層６１に対するゲート絶縁膜として用いられる。
【0061】
本実施形態の半導体メモリにおいて、メモリユニットＭＵ内の酸化物半導体層６３は、メモリセルＭＣとソース線ＳＬとの間で連続している膜である。
【0062】
以下において、説明の明確化のため、トランジスタＳＸ，ＳＹにおける半導体層６１を用いたチャネル領域（電流経路）を、第１の電流経路とよび、トランジスタＳＸ，ＳＹにおける酸化物半導体層６３を用いたチャネル領域（電流経路）を、第２の電流経路とよぶ場合もある。尚、トランジスタＳＸ，ＳＹにおける半導体層６１内に形成されるチャネルは、トランジスタＳＸ，ＳＹの動作に応じて、寄生的なチャネルとなる場合がある。
【0063】
カットオフトランジスタＳＸ，ＳＹは、メモリセルＭＣに対するデータの書き込み動作時に、オン状態に設定される。カットオフトランジスタＳＸ，ＳＹは、書き込み動作時においてメモリユニットＭＵ（メモリセル）を選択するとともに、ソース線ＳＬと電荷格納層ＣＳとの間の電荷の移動経路となる。
【0064】
カットオフトランジスタＳＸ，ＳＹは、メモリセルＭＣに対するデータ保持動作及びデータの読み出し動作時に、オフ状態に設定される。カットオフトランジスタＳＸ，ＳＹは、データ保持状態及び読み出し動作時におけるメモリセルＭＣの電荷格納層ＣＳとソース線ＳＬとの間の電荷の移動を遮断する。これによって、電荷格納層ＣＳを、電気的にフローティングな状態に設定できる。
【0065】
尚、カットオフトランジスタＳＸ，ＳＹは、セルトランジスタ、転送ゲートトランジスタ又はセレクトトランジスタとよばれる場合もある。カットオフゲート線ＳＧＸ，ＳＧＹは、ワード線、転送ゲート線又はセレクトゲート線とよばれる場合もある。
【0066】
例えば、本実施形態の半導体メモリにおけるメモリセル（メモリユニット）のセルサイズ（Ｘ－Ｙ平面における面積）は、４Ｆ２程度である。“Ｆ”は、リソグラフィによって形成可能な最小寸法（最小線幅）を示している。
尚、本実施形態の半導体メモリにおける上述のメモリユニットＭＵは、周知の膜堆積技術、リソグラフィ技術及びエッチング技術を用いて、形成できる。
尚、本実施形態の半導体メモリにおける上述のメモリユニットＭＵは、周知の膜堆積技術、リソグラフィ技術及びエッチング技術を用いて、形成できる。
【0067】
図４は、本実施形態の半導体メモリにおけるメモリユニットの構成を回路的に示した図である。
図４に示されるように、メモリセルＭＣの一端（ソース／ドレインの一方）は、ビット線ＢＬに接続されている。メモリセルＭＣの他端は、ソース線ＳＬに接続されている。
図４に示されるように、メモリセルＭＣの一端（ソース／ドレインの一方）は、ビット線ＢＬに接続されている。メモリセルＭＣの他端は、ソース線ＳＬに接続されている。
【0068】
メモリセルＭＣの電荷格納層ＣＳは、トランジスタＳＸ，ＳＹの電流経路としての酸化物半導体層ＯＳを経由して、ソース線ＳＬに接続される。これによって、電荷格納層ＣＳとソース線ＳＬとの接続（導通状態）は、トランジスタＳＸ，ＳＹのオン／オフによって、制御される。
【0069】
【0070】
図５は、本実施形態の半導体メモリにおけるメモリユニット（メモリセル）の特性を説明するための図である。
図５において、グラフの横軸は、メモリセル（トランジスタ）のゲート電圧に対応し、グラフの縦軸は、メモリセルのドレイン電流に対応している。図５において、特性線（実線）Ａ１は、メモリセルの電荷格納層内に電子が格納されている状態（蓄積状態）におけるトランジスタのＶ－Ｉ特性を示している。特性線（破線）Ａ２は、メモリセルの電荷格納層内に電子が格納されていない状態（空乏状態）におけるトランジスタのＶ－Ｉ特性を示している。
図５において、グラフの横軸は、メモリセル（トランジスタ）のゲート電圧に対応し、グラフの縦軸は、メモリセルのドレイン電流に対応している。図５において、特性線（実線）Ａ１は、メモリセルの電荷格納層内に電子が格納されている状態（蓄積状態）におけるトランジスタのＶ－Ｉ特性を示している。特性線（破線）Ａ２は、メモリセルの電荷格納層内に電子が格納されていない状態（空乏状態）におけるトランジスタのＶ－Ｉ特性を示している。
【0071】
上述のように、メモリセルＭＣは、電荷格納層（酸化物半導体層）６３内に電荷が格納されていない状態（空乏状態）において、ノーマリオン型のトランジスタである。それゆえ、特性線Ａ２に示されるように、電荷格納層６３内に電荷が格納されていない状態のメモリセルＭＣは、負の閾値電圧Ｖａ１を有する。
【0072】
ノーマリオン型のメモリセルＭＣのゲート電圧が０Ｖである場合に、メモリセルＭＣは、オン状態である。この場合において、メモリセルＭＣは、電流値Ｉ１のドレイン電流を出力する。
【0073】
特性線Ａ１に示されるように、電荷格納層６３内に電荷が格納されている状態（蓄積状態）のメモリセルＭＣは、閾値電圧の値が上昇する。電荷格納層６３内の電荷量を制御することによって、メモリセルＭＣは、ノーマリオフ型のトランジスタに変わる。
【0074】
例えば、ノーマリオフ型のメモリセルＭＣのゲート電圧が０Ｖである場合に、メモリセルＭＣは、オフ状態である。この場合において、メモリセルＭＣのドレイン電流は、実質的に０になる。蓄積状態の電荷格納層を有するメモリセルＭＣは、０Ｖより高い電圧値Ｖａ２を有するゲート電圧が印加されることによって、オン状態になる。これによって、蓄積状態の電荷格納層を有するメモリセルＭＣは、ドレイン電流を出力する。
【0075】
この結果として、ドレイン電流の大きさ（又はメモリセルのオン／オフ状態）とデータとが関連づけられることによって、メモリセルＭＣが、“１”データを保持しているか、“０”データを保持しているか、判別できる。
【0076】
例えば、電荷格納層６３が空乏状態に設定されたメモリセルＭＣに対して、“０”データが割り付けられ、電荷格納層６３が蓄積状態に設定されたメモリセルＭＣに対して、“１”データが割り付けられる。
この場合において、０Ｖのゲート電圧が読み出し電圧として、メモリセルＭＣの制御ゲート電極（ワード線ＷＬ）に印加されることによって、ドレイン電流の大きさに基づいて、メモリセルＭＣ内のデータが、“１”データであるか“０”データであるかが判定できる。
この場合において、０Ｖのゲート電圧が読み出し電圧として、メモリセルＭＣの制御ゲート電極（ワード線ＷＬ）に印加されることによって、ドレイン電流の大きさに基づいて、メモリセルＭＣ内のデータが、“１”データであるか“０”データであるかが判定できる。
【0077】
このように、メモリセルＭＣの酸化物半導体層６３の電荷格納層ＣＳ内の電荷（電子）の有無に応じて、メモリセルＭＣの閾値電圧が変わる。この結果として、メモリセルＭＣのゲートにある大きさの読み出し電圧が印加された場合において、電荷格納層ＣＳ内の電荷量に応じて、ドレイン電流の大きさが、変わる。
このような特性を利用して、本実施形態の半導体メモリにおけるメモリセルＭＣは、１ビット以上のデータを記憶できる。
このような特性を利用して、本実施形態の半導体メモリにおけるメモリセルＭＣは、１ビット以上のデータを記憶できる。
【0078】
図６は、本実施形態の半導体メモリにおけるメモリユニット（メモリセル）に対する書き込み動作を説明するための模式図である。
【0079】
図６に示されるように、書き込み動作時において、メモリセルＭＣの電荷格納層ＣＳ内に、電荷が格納される。
【0080】
本実施形態の半導体メモリにおいて、例えば、電子（ｅ－）は、オン状態のカットオフトランジスタＳＸ，ＳＹにおける酸化物半導体層６３内に形成されたチャネル（蓄積層）を経由して、ソース線ＳＬから電荷格納層ＣＳに供給される。
【0081】
本実施形態において、メモリセルＭＣの電荷格納層ＣＳに対する電子の供給（又は電子の放出）は、電荷格納層ＣＳの層面（酸化物半導体膜６３の膜面）に対して平行な方向から実行される。尚、本実施形態において、電荷格納層ＣＳの層面は、Ｚ方向に対して実質的に平行な面である。
【0082】
電荷を電荷格納層６３内に格納（蓄積）する場合において、メモリセルＭＣの制御ゲート電極８１（ワード線ＷＬ）に、例えば、正の電圧ＶＷＲが印加される。これによって、メモリセルＭＣは、オン状態に設定される。
【0083】
本実施形態の半導体メモリにおいて、選択されたメモリユニットＭＵに対する書き込み動作時において、カットオフトランジスタＳＸ，ＳＹのゲート電極８２，８３（カットオフゲート線ＳＧＸ，ＳＧＹ）に、トランジスタＳＸ，ＳＹのオン電圧Ｖｏｎが印加される。
これによって、トランジスタＳＸ，ＳＹの酸化物半導体層６３内に、チャネルが形成される。
これによって、トランジスタＳＸ，ＳＹの酸化物半導体層６３内に、チャネルが形成される。
【0084】
メモリセルＭＣの電荷格納層ＣＳは、トランジスタＳＸ，ＳＹの酸化物半導体層６３内のチャネルを介して、ソース線ＳＬに電気的に接続される。ソース線ＳＬにある電圧値ＶＸの電圧（例えば、０Ｖ、又は、電圧ＶＷＲより小さい正電圧）が、印加されている。例えば、ビット線ＢＬに、ソース線ＳＬと同じ大きさの電圧が印加されている。
【0085】
ソース線ＳＬと電荷格納層６３との接続によって、電子（ｅ－）が、メモリセルＭＣの制御ゲート電極８１に対向する電荷格納層６３内に誘起される。
【0086】
制御ゲート電極８１に電圧ＶＷＲが印加された状態で、カットオフトランジスタＳＸ，ＳＹのゲート電極８２，８３に、トランジスタＳＸ，ＳＹのオフ電圧（例えば、０Ｖの電圧）が、印加される。ゲート電極８２，８３に対する０Ｖの電圧の印加によって、ゲート電極８２，８３に対向する酸化物半導体層６３の部分において、チャネルは消失する。それゆえ、カットオフトランジスタＳＸ，ＳＹにおいて、酸化物半導体層６３からなるチャネル領域は、空乏状態に設定される。
【0087】
これによって、メモリセルＭＣにおける電荷が蓄積された状態の電荷格納層ＣＳは、ソース線ＳＬから電気的に分離される。
【0088】
オフ状態のカットオフトランジスタＳＸ，ＳＹによって、電荷格納層ＣＳからソース線ＳＬへの電子の漏れが、防止される。
【0089】
電荷格納層ＣＳがソース線ＳＬから電気的に分離された後、メモリセルＭＣの制御ゲート電極８１は、電気的にフローティングな状態に設定される。また、ソース線ＳＬ及びビット線ＢＬに、０Ｖが印加される。
【0090】
これによって、メモリセルＭＣは、電子が電荷格納層ＣＳ内に格納（蓄積）された状態を、維持する。
【0091】
電荷格納層ＣＳ内に電荷が格納されることによって、メモリセルＭＣは、ノーマリオフ型のトランジスタとなる。
【0092】
メモリセルＭＣの電荷格納層ＣＳを空乏状態に設定する場合において、カットオフトランジスタＳＸ，ＳＹの酸化物半導体層６３内におけるチャネル発生時に、０Ｖの電圧ＶＷＲが、メモリセルＭＣの制御ゲート電極（ワード線）に印加される。
【0093】
これによって、メモリセルＭＣの電荷格納層ＣＳ内に、電子が誘起されること無しに、電子が電荷格納層ＣＳから放出される。この結果として、メモリセルＭＣの電荷格納層６３は、空乏状態に設定される。
【0094】
以上のように、本実施形態の半導体メモリにおいて、メモリセルＭＣに対するデータの書き込みが、実行される。
【0095】
このように、電荷格納層ＣＳ内に電子が格納されている状態及び電荷格納層ＣＳ内に電子が格納されていない状態が得られることによって、メモリセルＭＣは、１ビットのデータを保持することができる。
【0096】
図７を用いて、本実施形態の半導体メモリにおけるメモリセルのデータ保持状態について説明する。
図７は、本実施形態の半導体メモリにおけるメモリセルＭＣのデータ保持状態におけるバンドギャップ状態を示す模式図である。図７において、メモリセルＭＣとカットオフトランジスタＳＸ，ＳＹとの位置関係に基づいて電荷格納層に用いられる酸化物半導体の伝導帯下端のエネルギーＥｃと価電子帯上端のエネルギーＥｖのバンドエネルギーの状態が示される。
図７は、本実施形態の半導体メモリにおけるメモリセルＭＣのデータ保持状態におけるバンドギャップ状態を示す模式図である。図７において、メモリセルＭＣとカットオフトランジスタＳＸ，ＳＹとの位置関係に基づいて電荷格納層に用いられる酸化物半導体の伝導帯下端のエネルギーＥｃと価電子帯上端のエネルギーＥｖのバンドエネルギーの状態が示される。
【0097】
図７に示されるように、メモリセルＭＣ及びカットオフトランジスタＳＸ，ＳＹが、連続した酸化物半導体層ＯＳ上に設けられている。
【0098】
電子（ｅ－）が、電荷格納層ＣＳに蓄積されている場合、メモリセルＭＣにおける酸化物半導体層ＯＳのエネルギーＥｃは、フェルミレベルＥｆより低下する。
【0099】
電荷格納層ＣＳに用いられた酸化物半導体のバンドギャップ（エネルギーＥｃとエネルギーＥｖとの差）は、シリコンのバンドギャップの３倍程度の大きさを有する。例えば、ＩｎＧａＺｎＯのバンドギャップは、３．５ｅＶ程度である。
【0100】
このため、メモリセルの電荷格納層ＣＳ内に電子（ｅ－）が格納されていたとしても、酸化物半導体における伝導帯及び価電子帯との間におけるバンド間トンネルによる電子のリークは、無視できるほど小さい。
【0101】
それゆえ、カットオフトランジスタＳＸ，ＳＹの両方がオンされない限り、メモリセルＭＣの電荷格納層ＣＳ内の電子は、酸化物半導体層ＯＳ内に保持され、ソース線ＳＬに放出されない。
【0102】
そのため、本実施形態の半導体メモリにおいて、メモリセルＭＣの電荷格納層ＣＳが、他の部材から孤立したフローティングゲート電極でなくとも、メモリセルＭＣは、実質的に不揮発にデータを保持できる。
【0103】
【0104】
＜回路構成＞
図８は、本実施形態の半導体メモリの構成例を示すブロック図である。
図８に示されるように、本実施形態の半導体メモリ１は、ホストデバイス９に電気的に接続されている。ホストデバイス９は、例えば、メモリコントローラ又はプロセッサ（例えば、ＣＰＵ）などである
半導体メモリ１は、ホストデバイス９からの要求又は命令によって、動作する。ホストデバイス９は、半導体メモリ１の外部に設けられている。尚、半導体メモリ１が、ホストデバイス９の内部に設けられていてもよい。
図８は、本実施形態の半導体メモリの構成例を示すブロック図である。
図８に示されるように、本実施形態の半導体メモリ１は、ホストデバイス９に電気的に接続されている。ホストデバイス９は、例えば、メモリコントローラ又はプロセッサ（例えば、ＣＰＵ）などである
半導体メモリ１は、ホストデバイス９からの要求又は命令によって、動作する。ホストデバイス９は、半導体メモリ１の外部に設けられている。尚、半導体メモリ１が、ホストデバイス９の内部に設けられていてもよい。
【0105】
ホストデバイス９は、半導体メモリ１を動作させる際に、コマンド、アドレス及び各種の制御信号を半導体メモリ１に送信する。
ホストデバイス９は、半導体メモリ１の書き込み動作時において、書き込みコマンドと共に、書き込むべきデータ（記憶すべきデータ）を、半導体メモリ１に送信する。ホストデバイス９は、半導体メモリ１の読み出し動作時において、読み出しコマンドに対するレスポンスとして、半導体メモリ１から読み出されたデータを、受信する。
ホストデバイス９は、半導体メモリ１の書き込み動作時において、書き込みコマンドと共に、書き込むべきデータ（記憶すべきデータ）を、半導体メモリ１に送信する。ホストデバイス９は、半導体メモリ１の読み出し動作時において、読み出しコマンドに対するレスポンスとして、半導体メモリ１から読み出されたデータを、受信する。
【0106】
本実施形態の半導体メモリ１は、メモリセルアレイ１０、デコーダ１１、ロウ制御回路１２、カラム制御回路１３、書き込み／読み出し回路１４、入出力回路１５、電圧生成回路１６及びシーケンサ１７を含む。
【0107】
メモリセルアレイ１０は、複数のメモリユニットＭＵを含む。
【0108】
メモリセルアレイ１０は、１つ又は複数のサブアレイからなる。サブアレイは、複数（例えば、２５６本から４０９６本）のビット線、複数（例えば、２５６本から４０９６本）のソース線ＳＬ及び複数（例えば、８本から５１２本）のワード線ＷＬを含む。
【0109】
メモリセルアレイ１０が１以上のサブアレイを含む場合、サブアレイは複数（例えば、２５６本から４０９６本）の第１のカットオフゲート線ＳＧＸ、及び、複数（例えば、８本から５１２本）のカットオフゲート線ＳＧＹを含む。
【0110】
デコーダ１１は、ホストデバイス９から供給されたアドレスをデコードする。デコーダ１１によって、メモリセルアレイ１０のロウアドレス、及び、メモリセルアレイ１０のカラムアドレスが、デコードされる。
【0111】
ロウ制御回路１２は、デコーダ１１によるアドレスのデコード結果に基づいて、メモリセルアレイ１０のロウを制御する。ロウ制御回路１２によって、メモリセルアレイ１０内のＸ方向に関して、デコードされたロウアドレスに対応するメモリユニットＭＵが、選択される。例えば、ロウ制御回路１２は、ワード線ドライバ（ワード線選択回路）などを含む。
【0112】
カラム制御回路１３は、デコーダ１１によるアドレスのデコード結果に基づいて、メモリセルアレイ１０のカラムを、制御する。カラム制御回路１３によって、メモリセルアレイ１０内のＹ方向に関して、デコードされたカラムアドレスに対応するメモリユニットＭＵが選択される。例えば、カラム制御回路１３は、ビット線ドライバ（ビット線選択回路）などを含む。
【0113】
書き込み／読み出し回路１４は、書き込みコマンド及び読み出しコマンドに基づいて、メモリセルアレイ１０内の選択されたメモリユニットＭＵに対するデータの書き込み及び読み出しを、行う。例えば、書き込み／読み出し回路１４は、書き込みドライバ（及びシンカ）、読み出しドライバ、及び、センスアンプなどを含む。
【0114】
入出力回路１５は、半導体メモリ１の内部インターフェイスとして、機能する。入出力回路１５は、ホストデバイス９からのデータ、コマンド、制御信号及びアドレスを受ける。入出力回路１５は、メモリセルアレイ１０からのデータを、ホストデバイス９へ送る。
例えば、入出力回路１５は、データ、コマンド、信号及びアドレスを一時的に保持可能なラッチ回路を含んでいる。
例えば、入出力回路１５は、データ、コマンド、信号及びアドレスを一時的に保持可能なラッチ回路を含んでいる。
【0115】
電圧生成回路１６は、書き込み動作及び読み出し動作に用いられる各種の電圧を生成する。電圧生成回路１６は、生成した電圧を、ロウ制御回路１２、カラム制御回路１３及び書き込み／読み出し回路１４に、供給する。
【0116】
シーケンサ１７は、コマンド及び制御信号に基づいて、ホストデバイス９から要求／命令された動作を実行するように、半導体メモリ１内の各回路１０～１６の動作を制御する。
【0117】
例えば、本実施形態の半導体メモリ１は、酸化物半導体を電荷格納層（メモリ膜）に用いたランダムアクセスメモリである。
【0118】
【0119】
図９において、図示の簡略化のため、メモリセルアレイ内のｍ×ｎ個のメモリユニットのうち、２×２に配列されたメモリユニットＭＵが、図示されている。ｍ及びｎは、２以上の自然数である。
【0120】
図９に示されるように、メモリセルアレイ１０内において、複数（ここでは、４個）のメモリユニットＭＵは、Ｘ方向及びＹ方向に沿って、配列されている。
【0121】
メモリユニットの個数に対応するように、複数（ここでは、２本）のソース線ＳＬ（ＳＬ＜０＞，ＳＬ＜１＞）が、メモリセルアレイ１０内に設けられている。各ソース線ＳＬに、Ｘ方向に配列された複数（ここでは、２つ）のメモリユニットＭＵの一端が接続されている。
【0122】
メモリユニットＭＵの個数に対応するように、複数（ここでは、２本）のビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞）が、メモリセルアレイ１０内に設けられている。各ビット線ＢＬに、Ｘ方向に配列された複数（ここでは、２つ）のメモリユニットＭＵの他端が接続されている。
【0123】
メモリユニットＭＵの個数に対応するように、複数（ここでは、２本）のカットオフゲート線ＳＧＸ（ＳＧＸ＜０＞，ＳＧＸ＜１＞）が、メモリセルアレイ１０内に設けられている。各カットオフゲート線ＳＧＸは、Ｘ方向に配列された複数（ここでは、２つ）のメモリユニットＭＵにおけるカットオフトランジスタＳＸのゲートに、接続されている。
【0124】
メモリユニットＭＵの個数に対応するように、複数（ここでは、２本）のカットオフゲート線ＳＧＹ（ＳＧＹ＜０＞，ＳＧＹ＜１＞）が、メモリセルアレイ１０内に設けられている。各カットオフゲート線ＳＧＹは、Ｙ方向に配列された複数（ここでは、２つ）のメモリユニットＭＵにおけるカットオフトランジスタＳＹのゲートに、接続されている。
【0125】
メモリユニットＭＵの個数に対応するように、複数（ここでは、２本）のワード線ＷＬ（ＷＬ＜０＞，ＷＬ＜１＞）が、メモリセルアレイ１０内に設けられている。各ワード線ＷＬは、Ｙ方向に配列された複数（ここでは、２つ）のメモリユニットＭＵにおけるメモリセルＭＣのゲートに、接続されている。
【0126】
上述のように、メモリセルＭＣの電荷格納層（酸化物半導体層）ＣＳは、トランジスタＳＸ，ＳＹの酸化物半導体層６３のチャネル領域を経由して、ソース線ＳＬに接続されている。
【0127】
【0128】
図１０は、本実施形態の半導体メモリのメモリセルアレイの構造例を示す鳥瞰図である。
図１１及び図１２は、本実施形態の半導体メモリのメモリセルアレイの構造例を示す断面図である。図１１は、メモリセルアレイのＸ方向に沿う断面構造を示している。図１２は、メモリセルアレイのＹ方向に沿う断面構造を示している。
図１１及び図１２は、本実施形態の半導体メモリのメモリセルアレイの構造例を示す断面図である。図１１は、メモリセルアレイのＸ方向に沿う断面構造を示している。図１２は、メモリセルアレイのＹ方向に沿う断面構造を示している。
【0129】
図１０乃至図１２において、図９と同様に、ｍ×ｎ個のメモリユニットのうち、２×２個のメモリユニットが、図示されている。
尚、図１０乃至図１２の説明において、図１乃至図３で説明された内容と実質的に同じ内容に関する説明は、省略する。
尚、図１０乃至図１２の説明において、図１乃至図３で説明された内容と実質的に同じ内容に関する説明は、省略する。
【0130】
【0131】
複数のビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞）は、基板（絶縁層）９０上に配置されている。各ビット線ＢＬは、Ｘ方向に延在する。複数のビット線ＢＬは、Ｙ方向に沿って配列されている。
【0132】
１つのビット線ＢＬ上に、Ｘ方向に配列された複数（ここでは、２個）のメモリユニットＭＵが、配置されている。
【0133】
複数のソース線ＳＬ（ＳＬ＜０＞，ＳＬ＜１＞）は、メモリユニットＭＵの上方に、配置されている。
各ソース線ＳＬは、Ｘ方向に配列された複数のメモリユニットＭＵ上に、配置されている。
各ソース線ＳＬは、Ｘ方向に配列された複数のメモリユニットＭＵ上に、配置されている。
【0134】
例えば、ソース線ＳＬは、ソース線コンタクト８７を介して、ピラーＰＬＲの半導体層（例えば、ｎ＋型多結晶Ｓｉ層）６１に接続されている。
半導体層６１は、ソース線ＳＬからビット線ＢＬに向かって延在している。
酸化物半導体層（例えば、ＩｎＧａＺｎＯ層）６３は、絶縁層８９の上面からソース線ＳＬに向かって、Ｚ方向に延在している。酸化物半導体層６３は、絶縁層８９によって、ビット線ＢＬから分離されている。
半導体層６１は、ソース線ＳＬからビット線ＢＬに向かって延在している。
酸化物半導体層（例えば、ＩｎＧａＺｎＯ層）６３は、絶縁層８９の上面からソース線ＳＬに向かって、Ｚ方向に延在している。酸化物半導体層６３は、絶縁層８９によって、ビット線ＢＬから分離されている。
【0135】
酸化物半導体層６３は、ソース線ＳＬに直接接触している。例えば、酸化物半導体層６３は、絶縁層（層間絶縁膜）９９Ａの上面とソース線ＳＬの底面との間に設けられている。ソース線ＳＬの底面が、絶縁層９９Ａ上方において、酸化物半導体層６３に接触する。これによって、酸化物半導体層６３の端部のみがソース線ＳＬに接触している場合に比べて、ソース線ＳＬと酸化物半導体層６３との接触面積が増大する。この結果として、本実施形態のメモリデバイスは、ソース線ＳＬと酸化物半導体層６３との間の電気抵抗を低減でき、書き込み動作時におけるソース線ＳＬと電荷格納層ＣＳとの間における電子の移動を高速化できる。
【0136】
例えば、Ｘ方向に隣り合うメモリユニットＭＵ間において、酸化物半導体層６３は、連続している。Ｙ方向に隣り合うメモリユニットＭＵの酸化物半導体層６３は、分離されている。尚、Ｙ方向に隣り合うメモリユニットＭＵ間で、酸化物半導体層６３が連続していてもよい。例えば、絶縁層６４が、酸化物半導体層６３と絶縁層９９Ａの上面との間に、設けられている。
【0137】
ワード線ＷＬ（ＷＬ＜０＞，ＷＬ＜１＞）としての導電層８１及びカットオフゲート線ＳＧＹ（ＳＧＹ＜０＞，ＳＧＹ＜１＞）としての導電層８２はＹ方向に延在する。導電層８１及び導電層８２は、Ｙ方向に配列された複数のピラーＰＬＲと、交差する。
カットオフゲート線ＳＧＸ（ＳＧＸ＜０＞，ＳＧＸ＜１＞）としての導電層８３は、Ｘ方向に延在する。導電層８３は、Ｘ方向に配列された複数のピラーＰＬＲと交差する。
カットオフゲート線ＳＧＸ（ＳＧＸ＜０＞，ＳＧＸ＜１＞）としての導電層８３は、Ｘ方向に延在する。導電層８３は、Ｘ方向に配列された複数のピラーＰＬＲと交差する。
【0138】
例えば、メモリセルアレイ１０の下方の半導体基板（半導体領域）９１上に、複数の電界効果トランジスタ（例えば、ＭＯＳトランジスタ）Ｔｒ及び金属配線ＩＮＴが、配置されてもよい。電界効果トランジスタＴｒは、半導体メモリ１内における各回路１１～１７に用いられる。
【0139】
トランジスタＴｒは、半導体基板９１内のウェル領域９１０上に配置されている。
トランジスタＴｒのゲート電極９１１は、ゲート絶縁膜９１２を介して、２つのソース／ドレイン領域９１３，９１４間のチャネル領域上に設けられている。
トランジスタＴｒのゲート電極９１１は、ゲート絶縁膜９１２を介して、２つのソース／ドレイン領域９１３，９１４間のチャネル領域上に設けられている。
【0140】
例えば、金属配線ＩＮＴは、トランジスタＴｒのソース／ドレイン領域９１３，９１４上のコンタクトＣＰを介して、トランジスタＴｒに電気的に接続されている。金属配線ＩＮＴによって、複数のトランジスタＴｒ、及び、トランジスタＴｒとメモリユニットＭＵとが、電気的に接続されている。
【0141】
図１１及び図１２において、トランジスタＴｒは、プレーナ構造のトランジスタである。但し、ＦｉｎＦＥＴ又は埋め込みゲート構造トランジスタのような、３次元構造の電界効果トランジスタが、メモリセルアレイ１０下方の半導体基板９１上に、設けられてもよい。
【0142】
＜動作例＞
図１３を用いて、本実施形態の半導体メモリ（例えば、ランダムアクセスメモリ）の動作例について、説明する。
図１３は、本実施形態のランダムアクセスメモリの動作例を説明するためのタイミングチャートである。
図１３を用いて、本実施形態の半導体メモリ（例えば、ランダムアクセスメモリ）の動作例について、説明する。
図１３は、本実施形態のランダムアクセスメモリの動作例を説明するためのタイミングチャートである。
【0143】
以下において、カットオフトランジスタのオフ電圧は、酸化物半導体層内にチャネルが発生しない電圧値である。カットオフトランジスタのオン電圧は、酸化物半導体層内にチャネルが発生する電圧値である。尚、カットオフトランジスタのオフ電圧及びオン電圧の電圧値は、トランジスタの特性に応じて、異なる。
【0144】
以下において、動作の対象として選択されたメモリユニット及びメモリセルは、選択ユニット及び選択セルとそれぞれよばれる。これに対して、選択されないメモリユニット及びメモリセルは、非選択ユニット及び非選択セルとそれぞれよばれる。
【0145】
（ａ） 書き込み動作
書き込み動作時において、ホストデバイス９は、書き込みコマンド、各種の制御信号、データの書き込み対象を示すアドレス、及び、メモリセルに書き込むべきデータ（以下では、書き込みデータとよぶ）を、ランダムアクセスメモリ１に転送する。
書き込み動作時において、ホストデバイス９は、書き込みコマンド、各種の制御信号、データの書き込み対象を示すアドレス、及び、メモリセルに書き込むべきデータ（以下では、書き込みデータとよぶ）を、ランダムアクセスメモリ１に転送する。
【0146】
ランダムアクセスメモリ１は、コマンド及び制御信号に基づいて、アドレスに示される選択ユニット（選択セル）に対して、データの書き込みを実行する。
【0147】
シーケンサ１７は、コマンド及び制御信号に基づいて、ランダムアクセスメモリ１内の各回路の動作を制御する。ロウ制御回路１２及びカラム制御回路１３は、デコーダ１１におけるアドレスのデコード結果に基づいて、メモリセルアレイ１０内の各配線の活性化及び非活性化を行う。書き込み／読み出し回路１４は、入出力回路１５からの書き込みデータに基づいて、メモリセルアレイ１０内の配線（例えば、選択ワード線）に印加する電圧を、決定する。例えば、書き込み／読み出し回路１４内において、書き込みドライバが駆動される。
【0148】
これによって、メモリセルアレイ１０内の各配線に、書き込み動作のための各種の電圧が、印加される。
【0149】
図１３に示されるように、書き込み動作時において、非選択ワード線ＷＬｘ、非選択ソース線ＳＬｘ、非選択ビット線ＢＬｘ、及び、非選択カットオフゲート線ＳＧＸｘ，ＳＧＹｘに、０Ｖの電圧が印加される。
【0150】
これによって、非選択のメモリセルＭＣは、非活性化される。非選択のメモリユニットＭＵにおいて、２つのカットオフトランジスタＳＸ，ＳＹのうち少なくとも１つは、オフ状態に設定される。それゆえ、非選択ユニットＭＵにおいて、非選択セルＭＣの電荷格納層ＣＳは、オフ状態のカットオフトランジスタＳＸ，ＳＹによって、ソース線ＳＬから電気的に分離される。
【0151】
例えば、選択ソース線ＳＬｓ及び選択カットオフゲート線ＳＧＸｓに接続された非選択ユニットＭＵにおいて、非選択カットオフゲート線ＳＧＹｘに接続されたトランジスタＳＹが、オフ状態である。それゆえ、選択ソース線ＳＬｓに電圧が印加され、且つ、選択カットオフゲート線ＳＧＸｓにオン電圧が印加されたとしても、オフ状態のカットオフトランジスタＳＹによって、非選択セルの電荷格納層ＣＳは、選択ソース線ＳＬｓから電気的に分離される。
【0152】
例えば、選択ワード線ＷＬｓ及び選択カットオフゲート線ＳＧＹｓに接続された非選択のメモリユニットＭＵにおいて、非選択カットオフゲート線ＳＧＸｘに接続されたトランジスタＳＸが、オフ状態である。それゆえ、選択カットオフゲート線ＳＧＹｓにオン電圧が印加されたとしても、オフ状態のカットオフトランジスタＳＹによって、非選択セルの電荷格納層ＣＳは、選択ソース線ＳＬｓから電気的に分離される。
【0153】
このように、本実施形態のランダムアクセスメモリにおいて、ロウ方向及びカラム方向の選択／非選択に関して、カットオフゲート線ＳＧＸ，ＳＧＹの制御によって、非選択セルに対する誤動作を防止できる。
【0154】
尚、カットオフトランジスタＳＸ，ＳＹの半導体層６１内の寄生チャネルを抑制するために、負電圧Ｖｎｇが、非選択カットオフゲート線ＳＧＸｘ、ＳＧＹｘに印加されてもよい。また、例えば、非選択ワード線ＷＬｘは、非選択セルに対するデータの誤書き込みを防止するために、電気的にフローティングな状態に設定されてもよい。
【0155】
時刻ｔ１において、選択ユニット（選択セル）において、選択カットオフゲート線ＳＧＸｓ，ＳＧＹｓに、オン電圧Ｖｏｎが印加される。これによって、選択ユニット内におけるカットオフトランジスタＳＸ，ＳＹのチャネル領域に、チャネルが形成される。連続した酸化物半導体層６３によって、メモリセルＭＣの電荷格納層ＣＳは、チャネルを経由して、ソース線ＳＬに電気的に接続される。
【0156】
選択ソース線ＳＬｓに、ある電圧値ＶＸのソース線電圧ＶＳＬが印加される。例えば、選択ビット線ＢＬｓに、ある電圧値ＶＸが印加される。
書き込み動作時において、選択ソース線ＳＬｓと選択ビット線ＢＬｓとの間に電流が流れることを防止するために、選択ビット線ＢＬｓの電位は、選択ソース線ＳＬｓの電位と同じに設定されることが好ましい。尚、非選択ビット線ＳＬｘの電位は、非選択ソース線ＳＬｘの電位と同じであることが好ましい。
書き込み動作時において、選択ソース線ＳＬｓと選択ビット線ＢＬｓとの間に電流が流れることを防止するために、選択ビット線ＢＬｓの電位は、選択ソース線ＳＬｓの電位と同じに設定されることが好ましい。尚、非選択ビット線ＳＬｘの電位は、非選択ソース線ＳＬｘの電位と同じであることが好ましい。
【0157】
選択ワード線ＷＬｓに、ある電圧値の書き込み電圧ＶＷＲが、印加される。例えば、１ビットのデータを記憶するメモリセルにおいて、“０”データの書き込みのために、書き込み電圧ＶＷＲの電圧値は、０Ｖに設定される。０Ｖの書き込み電圧ＶＷＲによって、電子が、メモリセルＭＣにおける酸化物半導体層６３内の電荷格納層ＣＳからソース線ＳＬに排出される。
【0158】
“１”データの書き込みのために、書き込み電圧ＶＷＲは、０Ｖより十分大きいある電圧値Ｖ１に設定される。電圧値Ｖ１の書き込み電圧ＶＷＲによって、選択ソース線ＳＬからの電子が、オン状態のトランジスタＳＧ，ＳＹの酸化物半導体層６３内のチャネルを経由して、メモリセルＭＣにおける酸化物半導体層６３内の電荷格納層ＣＳ内に、供給（誘起）される。
【0159】
選択ワード線ＷＬｓに対する書き込み電圧ＶＷＲの印加の後、時刻ｔ２において、０Ｖの電圧（トランジスタＳＸ，ＳＹのオフ電圧Ｖｏｆｆ）が、選択カットオフゲート線ＳＧＸｓ，ＳＧＹｓに印加される。トランジスタＳＸ，ＳＹにおいて、酸化物半導体層６３内のチャネルが、消失する。オフ状態のトランジスタＳＸ，ＳＹによって、電荷格納層ＣＳは、ソース線ＳＬから電気的に分離される。
【0160】
これによって、選択セルＭＣの電荷格納層ＣＳの空乏状態又は蓄積状態が、保持される。
【0161】
上述のように、メモリセルＭＣの電荷格納層ＣＳ内の電子量に応じて、選択セルの閾値電圧（オン電圧）は、変わる。電子が保持された電荷格納層ＣＳを有するメモリセルＭＣの閾値電圧は、電子が保持されない電荷格納層ＣＳを有するメモリセルＭＣの閾値電圧より、高くなる。例えば、電荷格納層ＣＳ内に電子が格納されている場合、メモリセルＭＣは、ノーマリオフ型のトランジスタとなる。電荷格納層ＣＳ内に電子が格納されていない場合、メモリセルＭＣは、ノーマリオン型のトランジスタとなる。
【0162】
以上のように、本実施形態のランダムアクセスメモリにおいて、選択セルに対する書き込み動作が完了する。
【0163】
例えば、シーケンサ１７は、書き込み動作の完了を、ホストデバイス９に通知できる。
【0164】
（ｂ） データ保持動作
本実施形態のランダムアクセスメモリにおいて、書き込み動作が完了した後、選択ユニットの動作は、データ保持動作となる。
本実施形態のランダムアクセスメモリにおいて、書き込み動作が完了した後、選択ユニットの動作は、データ保持動作となる。
【0165】
図１３に示されるように、データ保持動作において、時刻ｔ２において、選択カットオフゲート線ＳＧＸｓ，ＳＧＹｓの電位は、０Ｖに設定される。選択ワード線ＷＬｓは、電気的にフローティング状態に設定される。これによって、選択セル内の電荷格納層ＣＳ内の電子の発散（リーク）、又は、電荷格納層ＣＳに対する電子の侵入が、防止される。
このように、メモリセルＭＣのデータの保持状態が、継続される。
このように、メモリセルＭＣのデータの保持状態が、継続される。
【0166】
（ｃ） 読み出し動作
読み出し動作時において、ホストデバイス９は、読み出しコマンド、各種の制御信号、及び、データの読み出し対象を示すアドレスを、ランダムアクセスメモリ１に転送する。
読み出し動作時において、ホストデバイス９は、読み出しコマンド、各種の制御信号、及び、データの読み出し対象を示すアドレスを、ランダムアクセスメモリ１に転送する。
【0167】
ランダムアクセスメモリ１は、コマンド及び制御信号に基づいて、アドレスに示されるメモリユニット（メモリセル）に対して、データの読み出しを実行する。
【0168】
シーケンサ１７は、コマンド及び制御信号に基づいて、ランダムアクセスメモリ１内の各回路の動作を制御する。ロウ制御回路１２及びカラム制御回路１３は、アドレスのデコード結果に基づいて、メモリセルアレイ１０内の各配線の活性化及び非活性化を行う。書き込み／読み出し回路１４は、センスアンプ及び読み出しドライバなどを、活性化する。
【0169】
これによって、メモリセルアレイ１０内の各配線に、読み出し動作のための各種の電圧が、印加される。
【0170】
図１３に示されるように、読み出し動作時において、非選択ワード線ＷＬｘ、非選択ソース線ＳＬｘ、及び、非選択ビット線ＢＬｘに、０Ｖの電圧が、印加される。
【0171】
例えば、ｎ＋型半導体層６１が、カットオフトランジスタＳＸ，ＳＹにおける寄生的なチャネルになる場合、非選択ユニットＭＵにおいて、非選択のカットオフゲート線ＳＧＸｘ，ＳＧＹｘに、ある大きさの負電圧Ｖｎｇが印加されてもよい。
【0172】
これによって、カットオフトランジスタＳＸ，ＳＹのゲート電極８２，８３に対向するｎ＋型半導体層６１の部分が、空乏化される。この結果として、電流が、非選択ユニットＭＵにおけるビット線とソース線との間に流れるのを、実質的に抑制できる。尚、０Ｖの電圧が、非選択カットオフゲート線ＳＧＸｘ，ＳＧＹｘに、印加されてもよい。
【0173】
書き込み動作時と同様に、非選択ユニットＭＵにおいて、２つのカットオフトランジスタＳＸ，ＳＹのうち少なくとも１つは、オフ状態に設定される。それゆえ、読み出し動作時における非選択ユニット及び非選択セルの誤動作は、防止される。
【0174】
このように、データの読み出し時において、非選択ユニットＭＵ及び非選択セルＭＣは、非活性化される。
【0175】
時刻ｔ３において、選択メモリユニットＭＵおいて、選択カットオフゲートＳＧＸｓ、ＳＧＹｓに、０Ｖの電圧が、印加される。これによって、選択ユニットＭＵ内のカットオフトランジスタＳＸ，ＳＹは、酸化物半導体層６３のチャネル領域に関して、オフ状態に設定される。読み出し動作時において、選択セルＭＣ内の電荷格納層ＣＳは、オフ状態のカットオフトランジスタＳＸ，ＳＹによって、選択ソース線ＳＬｓから電気的に分離されている。
【0176】
選択ビット線ＢＬｓに、ある電圧値（例えば、正の電圧値）ＶＹのビット線電圧ＶＢＬが、印加される。選択ソース線ＳＬｓは、例えば、電気的にフローティング状態に設定される。
【0177】
ある正電圧値Ｖ２のワード線電圧ＶＲＤが、選択ワード線ＷＬｓに、印加される。選択セルＭＣの制御ゲート電極に、電圧ＶＲＤが印加される。尚、読み出し電圧ＶＲの電圧値Ｖ２は、０Ｖでもよい。
【0178】
これによって、読み出し電圧ＶＲＤが印加された選択セルＭＣの動作に応じて、電流（読み出し電流）が、選択ソース線ＳＬと選択ビット線ＢＬとの間のｎ＋型半導体層６１内に、流れる。
【0179】
ある読み出し電圧ＶＤＲに対する読み出し電流の大きさは、選択セルＭＣの電荷格納層ＣＳ内の電子量に応じて変わる。
例えば、選択セルＭＣの電荷格納層ＣＳ内に電子が格納されている場合における読み出し電流の電流値は、選択セルＭＣの電荷格納層ＣＳ内に電子が格納されていない場合における読み出し電流の電流値より小さくなる。尚、電荷格納層内の電子量に応じた読み出し電流の電流値のマージンが確保されるように、読み出し電圧ＶＲＤの電圧値Ｖ２が適宜設定される。
例えば、選択セルＭＣの電荷格納層ＣＳ内に電子が格納されている場合における読み出し電流の電流値は、選択セルＭＣの電荷格納層ＣＳ内に電子が格納されていない場合における読み出し電流の電流値より小さくなる。尚、電荷格納層内の電子量に応じた読み出し電流の電流値のマージンが確保されるように、読み出し電圧ＶＲＤの電圧値Ｖ２が適宜設定される。
【0180】
書き込み／読み出し回路１４のセンスアンプが、読み出し電流（又は、選択ソース線ＳＬｓの電位）をセンスし、ある参照値と比較する。又は、センスアンプが、読み出し電流の有無をセンスする。
これによって、選択セルＭＣ内のデータが、“１”データであるか“０”データであるか判別される。
これによって、選択セルＭＣ内のデータが、“１”データであるか“０”データであるか判別される。
【0181】
このように、本実施形態のランダムアクセスメモリにおいて、選択ソース線ＳＬｓと選択ビット線ＢＬｓとの間に流れる電流の大小関係（ソース線とビット線との間の抵抗値の大小関係）に基づいて、選択セル内に記憶されているデータを読み出すことができる。
【0182】
時刻ｔ４において、０Ｖの電圧が、選択ワード線ＷＬｓ、選択カットオフゲート線ＳＧＸｓ，ＳＧＹｓ、非選択カットオフゲート線ＳＧＸｘ，ＳＧＹｘ、選択ソース線ＳＬｓ、及び、選択ビット線ＢＬｓに印加される。また、
シーケンサ１７は、メモリセルから読み出しデータを、ホストデバイス９へ転送する。
シーケンサ１７は、メモリセルから読み出しデータを、ホストデバイス９へ転送する。
【0183】
以上のように、本実施形態のランダムアクセスメモリにおいて、選択セルに対する読み出し動作が完了する。
【0184】
【0185】
【0186】
図１４は、本実施形態のランダムアクセスメモリの変形例の構造を示す断面図である。
【0187】
図１４に示されるように、ソース線コンタクト８７ｘが、導電層８１～８３及び絶縁層を含む積層体の孔内に設けられてもよい。例えば、ソース線コンタクト８７は、ピラーＰＬＲ内（絶縁層６２からなる円筒内）を延在する。
【0188】
例えば、ソース線コンタクト８７ｘの底部は、導電層（カットオフゲート線）８２の底部と導電層（ワード線）８１の上部との間の位置（高さ）に、設けられている。
【0189】
導電層８２及び導電層８３は、ソース線コンタクト８７ｘの側面に対向している。導電層８１は、ソース線コンタクト８７ｘに対向しない。
【0190】
導電層８２，８３とソース線コンタクト８７ｘとの間において、２つの絶縁層６２，６４に挟まれた酸化物半導体層６３が、設けられている。導電層８２とソース線コンタクト８７ｘとの間、及び、導電層８３とソース線コンタクト８７ｘとの間に、半導体層６１ｘは存在しない。
【0191】
半導体層６１ｘ及び絶縁層６０ｘの上部は、導電層８２の底部と導電層８１の上部との間の位置に、設けられている。半導体層６１ｘ及び絶縁層６０ｘの上部は、ソース線コンタクト８７ｘの底部に接触する。
【0192】
図１４の構造を有するメモリユニットＭＵは、ノーマリオフ型のトランジスタを、メモリセルＭＣに用いることができる。この場合、低濃度のｎ型半導体層（ｎ－型半導体層）、又は、ｐ型半導体層が、半導体層６１ｘに用いられる。
【0193】
図１５は、図１４のメモリセルの特性を説明するための図である。
図１５において、グラフの横軸は、トランジスタ（メモリセル）のゲート電圧に対応し、グラフの縦軸は、トランジスタのドレイン電流に対応している。図１５において、特性線（実線）Ｂ１は、メモリセルの電荷格納層内に電荷が格納されている状態（蓄積状態）におけるトランジスタのＶ－Ｉ特性を示している。特性線（破線）Ｂ２は、メモリセルの電荷格納層内に電荷が格納されていない状態（空乏状態）におけるトランジスタのＶ－Ｉ特性を示している。
図１５において、グラフの横軸は、トランジスタ（メモリセル）のゲート電圧に対応し、グラフの縦軸は、トランジスタのドレイン電流に対応している。図１５において、特性線（実線）Ｂ１は、メモリセルの電荷格納層内に電荷が格納されている状態（蓄積状態）におけるトランジスタのＶ－Ｉ特性を示している。特性線（破線）Ｂ２は、メモリセルの電荷格納層内に電荷が格納されていない状態（空乏状態）におけるトランジスタのＶ－Ｉ特性を示している。
【0194】
図１５に示されるように、ノーマリオフ型のメモリセルＭＣは、０Ｖのゲート電圧の印加時において、オフ状態である。０Ｖより高い正電圧がゲート電極に印加されることによって、ノーマリオフ型のメモリセルＭＣは、オン状態になる。
【0195】
図１５の特性線Ｂ１，Ｂ２に示されるように、図１４の構造を有するメモリユニットＭＵによって、ノーマリオフ型のトランジスタがメモリセルＭＣに用いられた場合においても、電荷格納層ＣＳにおける電子の有無（蓄積状態／空乏状態）に応じて、メモリセルＭＣの閾値電圧Ｖｚ１，Ｖｚ２及びドレイン電流の大きさは、変わる。
これによって、メモリセルＭＣは、１ビット以上のデータを保持できる。
これによって、メモリセルＭＣは、１ビット以上のデータを保持できる。
【0196】
本例のように、メモリセルＭＣのチャネル領域となる半導体層６１ｘに、ｎ＋型半導体層を用いずともよい場合、非選択セルのカットオフトランジスタＳＸ，ＳＹにおけるｎ＋半導体層内の寄生チャネルの発生を抑制するために、負電圧のゲート電圧を用いなくともよくなる。
【0197】
これによって、本変形例のメモリユニットを用いたランダムアクセスメモリは、負電圧の生成及び制御のための回路を削減でき、ランダムアクセスメモリのチップ内の回路構成を簡素化できる。
【0198】
この結果として、本変形例のランダムアクセスメモリは、製造コストを低減できる。
【0199】
＜例２＞
図１６を用いて、本実施形態の半導体メモリ（例えば、ランダムアクセスメモリ）の変形例の一例について説明する。
図１６を用いて、本実施形態の半導体メモリ（例えば、ランダムアクセスメモリ）の変形例の一例について説明する。
【0200】
図１６は、本実施形態のランダムアクセスメモリの変形例の構造を示す断面図である。
【0201】
図１６に示されるように、メモリセルアレイ１０内において、複数のメモリユニットＭＵが、Ｚ方向に積層されてもよい。
【0202】
図１６のメモリセルアレイ１０は、第１のアレイ層１００と第２のアレイ層１０１とを含む。
【0203】
第１のアレイ層１００内において、複数のメモリユニットＭＵＡが２次元に配列されている。第２のアレイ層１０１内において、複数のメモリユニットＭＵＢが２次元に配列さ
れている。第２のアレイ層１０１は、Ｚ方向において第１のアレイ層１００上に設けられている。
れている。第２のアレイ層１０１は、Ｚ方向において第１のアレイ層１００上に設けられている。
【0204】
積層された２つのメモリユニットＭＵＡ，ＭＵＢは、ソース線ＳＬを共有する。
【0205】
メモリユニットＭＵＢのメモリセルＭＣｂ及びトランジスタＳＸｂ，ＳＹｂは、ソース線ＳＬ上に積層されている。メモリユニットＭＵＢのビット線ＢＬｂは、メモリセルＭＣｂ及びトランジスタＳＸｂ，ＳＹｂの上方に設けられている。メモリユニットＭＵＡに対するビット線ＢＬａは、絶縁層９０上に設けられている。
【0206】
メモリユニットＭＵＢの素子ＭＣｂ，ＳＸｂ，ＳＹｂのＺ方向における積層順序は、メモリユニットＭＵＡの素子ＭＣａ，ＳＸａ，ＳＹａのＺ方向における積層順序と反対である。
【0207】
メモリユニットＭＵＢにおいて、メモリセルＭＣの下方（基板側）に、２つのカットオフトランジスタＳＸｂ，ＳＹｂが設けられている。カットオフトランジスタＳＹｂは、メモリセルＭＣｂとカットオフトランジスタＳＸｂの間に設けられている。
【0208】
メモリユニットＭＵＢにおいて、酸化物半導体層６３は、絶縁層８９Ｚによって、ビット線ＢＬｂから電気的に分離されている。
メモリユニットＭＵＢにおいて、半導体層６１の上部は、ビット線コンタクト８７Ｚを介して、ビット線ＢＬｂに電気的に接続されている。メモリユニットＭＵＢにおいて、半導体層６１の底部は、ソース線ＳＬに接触している。
メモリユニットＭＵＢにおいて、半導体層６１の上部は、ビット線コンタクト８７Ｚを介して、ビット線ＢＬｂに電気的に接続されている。メモリユニットＭＵＢにおいて、半導体層６１の底部は、ソース線ＳＬに接触している。
【0209】
【0210】
Ｚ方向に積層されたメモリユニットがビット線を共有するように、複数のメモリ層が積層されてもよい。この場合において、各メモリ層内に、ソース線が設けられている。
【0211】
本例のランダムアクセスメモリは、複数のメモリユニットがＺ方向に積層されることよって、メモリセルアレイ１０の記憶密度を向上でき、単位面積当たりの製造コスト（ビットコスト）を低減できる。
【0212】
＜例３＞
図１７を用いて、本実施形態の半導体メモリ（例えば、ランダムアクセスメモリ）の変形例の一例について説明する。
図１７を用いて、本実施形態の半導体メモリ（例えば、ランダムアクセスメモリ）の変形例の一例について説明する。
【0213】
酸化物半導体層からなる電荷格納層を有するメモリセルを含む半導体メモリにおいて、書き込み動作時における書き込み電圧の大きさを制御することによって、メモリセルＭＣは、２ビット以上のデータを記憶できる。
【0214】
図１７は、本実施形態のランダムアクセスメモリにおける２ビット以上のデータを保持するメモリセルを説明するための図である。図１７において、グラフの横軸は、電荷格納層内における電荷量に対応し、グラフの縦軸は、電荷量に対するメモリセルの存在確率に対応する。
【0215】
図１７において、メモリセルＭＣが２ビットのデータを記憶する例が示されている。
メモリセルＭＣが２ビットのデータ（“００”、“０１”、“１０”及び“１１”）を記憶する場合、電荷格納層ＣＳの電荷量に応じた４つの分布（電荷格納状態）Ｄ１，Ｄ２，Ｄ３，Ｄ４が、２ビットのデータに関連付けられる。
メモリセルＭＣが２ビットのデータ（“００”、“０１”、“１０”及び“１１”）を記憶する場合、電荷格納層ＣＳの電荷量に応じた４つの分布（電荷格納状態）Ｄ１，Ｄ２，Ｄ３，Ｄ４が、２ビットのデータに関連付けられる。
【0216】
書き込み電圧ＶＷＲに４つ電圧値が用いられることによって、メモリセルＭＣ内に、２ビットのデータが、書き込まれる。メモリセルＭＣは、書き込み電圧ＶＷＲの大きさに応じて、４つの状態のうちいずれか１つに設定できる。
【0217】
書き込み電圧ＶＷＲの大きさに応じて、電荷格納層ＣＳ内に誘起される電子量が、変わる。書き込み電圧ＶＷＲが０Ｖである場合において、電荷格納層ＣＳ内の電子量は、“１１”データの記憶状態に対応する分布Ｄ１に設定される。
【0218】
書き込み電圧ＶＷＲの大きさが、電圧値Ｖ１である場合において、電荷格納層ＣＳ内の電子量は、“００”データの記憶状態に対応する分布Ｄ４に設定される。
【0219】
書き込み電圧の電圧値が、“００”データを書き込むための電圧値Ｖ１より小さくされることによって、電荷格納層ＣＳ内に蓄積される電子量は、分布Ｄ１より多く、且つ、分布Ｄ４より少ない量に、設定できる。
【0220】
例えば、書き込み電圧ＶＷＲの大きさが、電圧値Ｖ１の３分の１程度である場合において、電荷格納層ＣＳ内の電子量は、“１０”データの記憶状態に対応する分布Ｄ２に設定される。
【0221】
書き込み電圧ＶＷＲの大きさが、電圧値Ｖ１の３分の２程度である場合において、電荷格納層ＣＳ内の電子量は、“０１”データの記憶状態に対応する分布Ｄ３に設定される。
【0222】
読み出し動作時において、読み出し電圧ＶＲの印加に対して、メモリセルＭＣのドレイン電流の大きさが、変わる。ドレイン電流の大きさを、ある参照値と比較することによって、メモリセルＭＣ内の２ビットのデータを、判別できる。
【0223】
書き込み動作時における選択ソース線ＳＬの電圧値ＶＸの大きさを制御することよって、メモリセルに供給される電子量が、制御されてもよい。
【0224】
尚、読み出し動作時に制御ゲート電極に印加された複数の電圧値に対してメモリセルＭＣがオンするか否かに応じて、メモリセルＭＣのデータが、判別されてもよい。
【0225】
メモリセルＭＣに３ビットのデータが書き込まれる場合、書き込み電圧に８つの電圧値が用いられる。
【0226】
このように、書き込み電圧の電圧値が細分化されることによって、メモリセルＭＣは、２ビット以上のデータを記憶できる。
【0227】
（４） まとめ
第１の実施形態の半導体メモリは、酸化物半導体層が電荷格納層に用いられたメモリセルを含むメモリ（例えば、ランダムアクセスメモリ）である。
第１の実施形態の半導体メモリは、酸化物半導体層が電荷格納層に用いられたメモリセルを含むメモリ（例えば、ランダムアクセスメモリ）である。
【0228】
キャパシタを用いたＤＲＡＭは、読み出し動作後及びデータ保持時において、データの信頼性を維持するためのリフレッシュ動作が、実行される。ＤＲＡＭは、リフレッシュ動作に起因する消費電力の増大の問題を、有する。
【0229】
また、ＤＲＡＭを用いたシステムにおいて、システムのスリープ時に、ＤＲＡＭ内から不揮発メモリへのデータの退避動作、動作の再開時におけるデータロードなどのように、ＤＲＡＭが揮発性メモリであること起因する余計な動作が発生する。これに伴って、システムのコストが増大する可能性がある。
【0230】
本実施形態の半導体メモリは、比較的大きいバンドギャップを有する酸化物半導体層内に電荷を蓄積することによって、データを記憶する。これによって、本実施形態の半導体メモリは、メモリセルからの電子のリークを抑制でき、メモリセルのデータリテンション特性を向上できる。それゆえ、本実施形態の半導体メモリは、リフレッシュ動作の実行を削減できる。この結果として、本実施形態の半導体メモリは、消費電力を低減できる。
【0231】
本実施形態の半導体メモリは、データの記憶に用いられる制御単位の面積を低減できる。また、本実施形態の半導体メモリは、メモリセル内の保持されるデータを多値化できる。これらの結果として、本実施形態の半導体メモリは、ビットコストを低減できる。
【0232】
また、本実施形態の半導体メモリは、高い電圧を用いずに、メモリの書き込み動作／読み出し動作を実現できるため、メモリセルの膜の劣化を抑制できる。
【0233】
以上のように、本実施形態の半導体メモリは、高い性能を有する半導体メモリを提供できる。また、本実施形態の半導体メモリは、メモリのコストを低減できる。
【0234】
【0235】
【0236】
＜基本例＞
図１８を用いて、本実施形態のランダムアクセスメモリの基本例について説明する。
図１８を用いて、本実施形態のランダムアクセスメモリの基本例について説明する。
【0237】
【0238】
図１８に示されるように、本実施形態のランダムアクセスメモリにおいて、メモリユニットＭＵＺの構成素子ＭＣＺ，ＳＺは、基板９０上に２次元に配置されている。
【0239】
半導体層６１Ｚは、基板（例えば、半導体基板）９０上方に設けられている。半導体層６１Ｚは、例えば、Ｙ方向に延在する。半導体層６１Ｚは、積層ゲート構造のメモリセルＭＣＺのチャネル領域として用いられる。
【0240】
酸化物半導体層（例えば、ＩｎＧａＺｎＯ層）６３Ｚは、絶縁層６２Ｚを介して、半導体層６１Ｚ上方に設けられている。酸化物半導体層６３Ｚは、例えば、Ｙ方向に延在する。
酸化物半導体層６３Ｚは、コンタクト８５Ｃによって、半導体層６１Ｚに電気的に接続されている。
酸化物半導体層６３Ｚは、コンタクト８５Ｃによって、半導体層６１Ｚに電気的に接続されている。
【0241】
メモリセルＭＣＺの制御ゲート電極（導電層）８１Ｚ、及び、カットオフゲートトランジスタＳＺのゲート電極（導電層）８２Ｚは、絶縁層６４Ｚを介して、酸化物半導体層６３Ｚの上方に設けられている。例えば、絶縁層６４Ｚは、制御ゲート電極８１Ｚと電荷格納層ＣＳとの間のブロック絶縁膜として機能する。絶縁層６４Ｚは、ゲート電極８２Ｚと酸化物半導体層６３Ｚとの間のゲート絶縁膜として、機能する。
【0242】
制御ゲート電極８１Ｚ及びゲート電極８２Ｚは、Ｙ方向に並んでいる。例えば、制御ゲート電極８１Ｚ及びゲート電極８２Ｚは、Ｘ方向に延在する。制御ゲート電極８１Ｚは、ワード線ＷＬとして用いられる。ゲート電極８２Ｚはカットオフゲート線ＳＺとして用いられる。Ｘ方向は、基板表面に対して平行方向においてＹ方向と直交する方向である。
【0243】
ビット線ＢＬとしての導電層８０Ｚは、ビット線コンタクト８５Ａを介して、酸化物半導体層６３ＺのＸ方向の一端に電気的に接続されている。ビット線コンタクト８５Ａは、酸化物半導体層６３Ｚの上面上に設けられている。ビット線ＢＬは、酸化物半導体層６３Ｚ及びコンタクト８５Ｃを介して、半導体層６１Ｚに電気的に接続されている。または、ビット線コンタクト８５Ａは、酸化物半導体層６３Ｚ内を貫通して半導体層６１Ｚに達し、酸化物半導体層６３Ｚと半導体層６１Ｚとに電気的に接続されていてもよい。
【0244】
ソース線ＳＬとしての導電層８４Ｚは、ソース線コンタクト８５Ｂを介して、半導体層６１ＺのＸ方向の他端に電気的に接続されている。
【0245】
ソース線コンタクト８５Ｂは、半導体層６１Ｚの上面上に設けられている。ソース線コンタクト８５Ｂの配置位置は、ビット線コンタクト８５Ａの配置位置よりもＸ方向にずれた位置に設定されてもよい。
【0246】
ソース線コンタクト８５Ｂは、層間絶縁膜（図示せず）によって、酸化物半導体層６３Ｚから分離されている。
【0247】
例えば、バックゲート電極６５が、絶縁層６０Ｚを介して、半導体層６１Ｚの下方に設けられている。バックゲート電極６５は、例えば、Ｘ方向に延在する。絶縁層６０Ｚは、バックゲート電極６５と半導体層６１Ｚとの間のゲート絶縁膜（以下では、バックゲート絶縁膜ともよぶ）として用いられる。
【0248】
バックゲート電極６５が設けられることによって、メモリセル（センストランジスタ）ＭＣＺにおける半導体層６１Ｚ内に形成されるチャネルの電位の制御が、安定化される。
【0249】
この結果として、メモリセルＭＣＺからのデータの読み出しの精度を、向上できる。
メモリセルＭＣＺが２ビット以上のデータを保持する場合に、バックゲート電極６５によるチャネルの電位の安定化は、さらに有効である。
メモリセルＭＣＺが２ビット以上のデータを保持する場合に、バックゲート電極６５によるチャネルの電位の安定化は、さらに有効である。
【0250】
図１８のメモリユニットＭＵＺにおいて、メモリセルＭＣＺの第１の端子（ソース）は、ソース線ＳＬに接続され、メモリセルＭＣＺの第２の端子（ドレイン）は、ビット線ＢＬに接続される。
【0251】
カットオフトランジスタＳＺの一方の端子は、電極又は配線を介することなしにメモリセルＭＣＺの電荷格納層ＣＳに連続的に接続されている。カットオフトランジスタＳＺの他方の端子は、ビット線ＢＬに接続されている。例えば、電荷格納層ＣＳを含む酸化物半導体層６３Ｚが、カットオフトランジスタＳＺのチャネル領域として用いられる。
【0252】
半導体層６１Ｚの材料は、第１の実施形態における半導体層６１の材料と同じ材料を用いることができる。半導体層６１Ｚは、例えば、ｎ型ポリシリコン層である。
酸化物半導体層６３Ｚの材料は，第１の実施形態における酸化物半導体層６３の材料と同じ材料を用いることができる。
酸化物半導体層６３Ｚの材料は，第１の実施形態における酸化物半導体層６３の材料と同じ材料を用いることができる。
【0253】
半導体層６１Ｚ及び酸化物半導体層６３Ｚの材料が、第１の実施形態の層６１，６３と同じ材料である場合、層６１Ｚ，６３Ｚの膜厚は、層６１，６３の膜厚の範囲と実質的に同じ範囲内の値が、用いられてもよい。
【0254】
【0255】
（ａ）回路例
図１９は、本実施形態のランダムアクセスメモリにおけるメモリセルアレイの回路構成を示す等価回路図である。尚、図１９において、図示の簡略化のため、メモリセルアレイ内のｍ×ｎ個のメモリユニットのうち、２×２個のメモリユニットが図示されている。
図１９は、本実施形態のランダムアクセスメモリにおけるメモリセルアレイの回路構成を示す等価回路図である。尚、図１９において、図示の簡略化のため、メモリセルアレイ内のｍ×ｎ個のメモリユニットのうち、２×２個のメモリユニットが図示されている。
【0256】
図１９に示されるように、Ｘ方向に配列された複数のメモリユニットＭＵＺにおいて、複数のメモリセルＭＣＺの制御ゲート電極は、共通のワード線ＷＬ（ＷＬ＜０＞，ＷＬ＜１＞）に接続されている。
【0257】
Ｘ方向に配列された複数のメモリユニットＭＵＺにおいて、複数のカットオフトランジスタＳＺのゲート電極は、共通のカットオフゲート線ＳＧＺ（ＳＧＺ＜０＞，ＳＧＺ＜１＞）に接続されている。
【0258】
また、Ｘ方向に配列された複数のメモリユニットＭＵＺにおいて、バックゲート電極は、共通のバックゲート線ＢＧＬ（ＢＧＬ＜０＞，ＢＧＬ＜１＞）に接続されている。
【0259】
Ｙ方向に配列された複数のメモリユニットＭＵＺの一端は、共通のビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞）に接続されている。Ｙ方向に配列された複数のメモリユニットＭＵＺの他端は、共通のソース線ＳＬに接続されている。例えば、Ｘ方向に隣り合う２つのメモリユニットＭＵＺは、同じソース線ＳＬに接続されている。
【0260】
メモリセルＭＣＺの第１の端子は、ソース線ＳＬに接続されている。メモリセルＭＣＺの第２の端子及びカットオフトランジスタＳＺの端子（チャネル領域の一端）は、ビット線ＢＬに接続されている。
【0261】
各メモリユニットＭＵＺにおいて、メモリセルＭＣＺの電荷格納層ＣＳは、カットオフトランジスタＳＺのチャネル領域を介して、ビット線ＢＬに接続されている。
【0262】
例えば、図１９のような２×２のメモリユニットＭＵＺが、１つの単位として、メモリセルアレイ１０内に、２次元に配列される。
【0263】
【0264】
図２０は、本実施形態のランダムアクセスメモリにおけるメモリセルアレイの上面図を示している。図２１は、本実施形態のランダムアクセスメモリにおけるメモリセルアレイのＹ方向に沿う断面図を示している。図２２は、本実施形態のランダムアクセスメモリにおけるメモリセルアレイのＸ方向に沿う断面図を示している。
図２０乃至図２２において、図示の簡略化のため、メモリセルアレイ内のｍ×ｎ個のメモリユニットのうち、２×２個のメモリユニットが図示されている。
図２０乃至図２２において、図示の簡略化のため、メモリセルアレイ内のｍ×ｎ個のメモリユニットのうち、２×２個のメモリユニットが図示されている。
【0265】
図２０乃至図２２に示されるように、Ｙ方向に隣り合うメモリユニットＭＵＺは、１つの半導体層６１Ｚを共有する。半導体層６１Ｚは、２つのメモリユニットＭＵＺ間で、Ｙ方向において連続している。Ｘ方向に隣り合う半導体層６１Ｚは、電気的に分離されている。
【0266】
２つの酸化物半導体層６３Ｚが、１つの半導体層６１Ｚ上方に、設けられている。各酸化物半導体層６３Ｚと半導体層６１Ｚとの間には、絶縁層６２Ｚが設けられている。
【0267】
２つの酸化物半導体層６３Ｚの間の領域において、ソース線コンタクト８５Ｂが、設けられている。ビット線コンタクト８５Ａ及びソース線コンタクト８５Ｂは、例えば、Ｙ方向に関して、同一直線上に配列されている。
【0268】
ワード線ＷＬとしての導電層８１Ｚ、カットオフゲート線ＳＧＺとしての導電層８２Ｚ及びバックゲート線ＢＧＬとしての導電層６５は、Ｘ方向に配列された複数のメモリユニットＭＵＺに共有されるように、Ｘ方向に延在する。バックゲート線ＢＧＬは、Ｚ方向に関して、絶縁層６０Ｚを介して、複数の半導体層６１Ｚと交差する。
【0269】
Ｙ方向に隣り合う２つのワード線ＷＬは、２つのカットオフゲート線ＳＧＺ間に、レイアウトされている。２つのワード線ＷＬ間に、ソース線コンタクト８５Ｂが配置されている。Ｘ方向に延在するワード線ＷＬは、絶縁層６２Ｚを介して、複数の酸化物半導体層６３Ｚと交差する。
【0270】
メモリセルＭＣＺ及びカットオフトランジスタＳＺの配列は、Ｙ方向に隣り合うメモリユニットＭＵＺ（半導体層６１Ｚを共有するメモリユニットＭＵＺ）において、互いに反
対である。
対である。
【0271】
ビット線ＢＬとしての導電層８０Ｚ、及び、ソース線ＳＬとしての導電層８４Ｚは、Ｙ方向に配列された複数のメモリユニットＭＵＺに共有されるように、主として、Ｙ方向に延在する。
【0272】
Ｘ方向に隣り合う２つのビット線ＢＬ間に、ソース線ＳＬが配置されている。
例えば、ビット線ＢＬ及びソース線ＳＬは、同じ配線レベル内に設けられている。本実施形態において、配線レベルとは、基板表面に対して垂直方向（Ｚ方向）の位置（高さ）を示している。
例えば、ビット線ＢＬ及びソース線ＳＬは、同じ配線レベル内に設けられている。本実施形態において、配線レベルとは、基板表面に対して垂直方向（Ｚ方向）の位置（高さ）を示している。
【0273】
ビット線ＢＬ及びソース線ＳＬは、Ｚ方向に関して、半導体層６１Ｚ及び酸化物半導体層６３Ｚと上下に重ならない位置に配置されている。
【0274】
ビット線ＢＬ及びソース線ＳＬは、半導体層６１Ｚ上のコンタクト８５Ａ，８５Ｂの上面からＸ方向に延在する部分によって、酸化物半導体層６３Ｚと上下に重ならない位置に引き出されている。
【0275】
尚、図１４の半導体メモリと同様に、基板９０下方の半導体基板（図示せず）上に、半導体メモリ１の各回路を形成するトランジスタが、設けられてもよい。
【0276】
（ｃ）動作例
図２３を用いて、本実施形態のランダムアクセスメモリの動作例について、説明する。
図２３を用いて、本実施形態のランダムアクセスメモリの動作例について、説明する。
【0277】
図２３は、本実施形態のランダムアクセスメモリの動作例を示すタイミングチャートである。
例えば、本実施形態のランダムアクセスメモリにおいて、書き込み動作は、Ｘ方向に配列された複数のメモリユニット（共通の選択ワード線に接続されたメモリセル）に対して、一括に実行できる。
例えば、本実施形態のランダムアクセスメモリにおいて、書き込み動作は、Ｘ方向に配列された複数のメモリユニット（共通の選択ワード線に接続されたメモリセル）に対して、一括に実行できる。
【0278】
図２３に示されるように、選択ワード線ＷＬｓ及び選択カットオフゲート線ＳＧＺｓに、トランジスタのオン電圧Ｖｏｎが、印加される。例えば、バックゲート線ＢＧＬｓ，ＢＧＬｘに、０Ｖの電圧が、印加される。
【0279】
非選択カットオフゲート線ＳＧＺｘに、例えば、０Ｖのオフ電圧Ｖｏｆｆが印加される。これによって、非選択ユニットにおけるカットオフトランジスタＳＺは、オフ状態に設定される。非選択セルＭＣＺの電荷格納層ＣＳは、オフ状態のカットオフトランジスタＳＺによって、ビット線ＢＬｓ，ＢＬｚから電気的に分離されている。例えば、非選択ワード線ＷＬｘは、非選択セルに対するデータの誤書き込みを防止するために、電気的にフローティングな状態に設定されてもよい。
【0280】
例えば、本実施形態において、書き込むべきデータに応じて、選択ビット線ＢＬｓの電位が制御される。これによって、共通の選択ワード線ＷＬｓに接続されたメモリセルＭＣＺに対して、メモリセル毎に、データを書き分けることができる。
電子が電荷格納層ＣＳ内に蓄積される場合、選択ビット線ＢＬｓに、０Ｖの電圧が、書き込み電圧ＶＷＲとして、印加される。これとは反対に、電子が電荷格納層ＣＳ内から排除される場合、選択ビット線ＢＬｓに、０Ｖより大きい電圧値（正の電圧値）ＶＡが、書き込み電圧ＶＷＲとして印加される。例えば、電圧値ＶＡは、１Ｖから５Ｖ程度の値である。
電子が電荷格納層ＣＳ内に蓄積される場合、選択ビット線ＢＬｓに、０Ｖの電圧が、書き込み電圧ＶＷＲとして、印加される。これとは反対に、電子が電荷格納層ＣＳ内から排除される場合、選択ビット線ＢＬｓに、０Ｖより大きい電圧値（正の電圧値）ＶＡが、書き込み電圧ＶＷＲとして印加される。例えば、電圧値ＶＡは、１Ｖから５Ｖ程度の値である。
【0281】
この後、選択カットオフゲート線ＳＧＺｓに、オフ電圧Ｖｏｆｆが印加され、カットオフトランジスタＳＺが、オフ状態に設定される。
この後、選択ワード線ＷＬｓが、電気的にフローティング状態に設定される。これによって、選択セルＭＣＺは、データ保持状態に設定され、電荷格納層ＣＳの蓄積状態又は空乏状態を維持する。
この後、選択ワード線ＷＬｓが、電気的にフローティング状態に設定される。これによって、選択セルＭＣＺは、データ保持状態に設定され、電荷格納層ＣＳの蓄積状態又は空乏状態を維持する。
【0282】
尚、図１７で説明した例と同様に、本実施形態において、選択ビット線ＢＬに印加される書き込み電圧の電圧値を、制御することによって、１つのメモリセルＭＣが２ビット以上のデータを記憶できる。例えば、ビット線ＢＬに印加される書き込み電圧ＶＷＲに、４つの電圧値（例えば、０Ｖ、（１／３）×ＶＡ、（２／３）×ＶＡ、及び、ＶＡ）が用いられることによって、１つのメモリセルＭＣが、２ビットのデータを記憶できる。
書き込み電圧ＶＷＲに用いられる電圧値がさらに細分化されることに行って、１つのメモリセルＭＣが、３ビット以上のデータを記憶できる。
書き込み電圧ＶＷＲに用いられる電圧値がさらに細分化されることに行って、１つのメモリセルＭＣが、３ビット以上のデータを記憶できる。
【0283】
読み出し動作において、選択カットオフゲート線ＳＧＺｓに、０Ｖの電圧が印加される。これによって、選択ユニットＭＵ内のカットオフトランジスタＳＺは、オフ状態に設定される。
選択ワード線ＷＬｓは、電気的にフローティングな状態に設定される。但し、選択ワード線ＷＬｓに、０Ｖの電圧が印加されてもよい。
選択ワード線ＷＬｓは、電気的にフローティングな状態に設定される。但し、選択ワード線ＷＬｓに、０Ｖの電圧が印加されてもよい。
【0284】
尚、非選択ワード線ＷＬｘ、非選択カットオフゲート線ＳＧＺｘ、非選択ビット線ＢＬｘ、非選択バックゲート線ＢＧＬｘ、及び、非選択ソース線ＳＬｘに、０Ｖの電圧が印加される。非選択カットオフゲート線ＳＧＺｘに、負電圧Ｖｎｇが印加されてもよい。
【0285】
選択ビット線ＢＬｓ及び選択バックゲート線ＢＧＬｓに、電圧値ＶＢの読み出し電圧ＶＲＤが、印加される。選択ソース線ＳＬは、電気的にフローティングな状態に設定される。
【0286】
選択ビット線ＢＬｓと選択ソース線ＳＬとの間に流れる電流が、センスされる。これによって、選択セルＭＣＺ内のデータが、判別される。
【0287】
尚、選択ワード線ＷＬに、読み出し電圧ＶＲが印加されることによって、選択セルＭＣＺからのデータの読み出しが、実行されてもよい。この場合、選択ワード線ＷＬｓに印加される読み出し電圧ＶＲＤの電圧値は、ある一定の電圧値に、設定される。
【0288】
【0289】
＜基本例＞
図２４を用いて、本実施形態のランダムアクセスメモリの第２の例の基本例について説明する。
図２４を用いて、本実施形態のランダムアクセスメモリの第２の例の基本例について説明する。
【0290】
図２４に示されるように、本例のメモリユニットＭＵは、配線（注入線）ＩＬが、コンタクト８５Ｄを介して、酸化物半導体層６３Ｚに接続されている。
コンタクト８５Ｄは、酸化物半導体層６３Ｚの上面上に設けられている。
コンタクト８５Ｄは、酸化物半導体層６３Ｚの上面上に設けられている。
【0291】
電荷格納層ＣＳは、カットオフトランジスタＳＺのチャネル領域を介して、注入線ＩＬに接続される。
【0292】
図２４のメモリユニットＭＵＺにおいて、ビット線ＢＬは、酸化物半導体層６３Ｚに接続されない。ビット線ＢＬと酸化物半導体層６３Ｚとの間に、絶縁層（図示せず）が設けられている。絶縁層によって、ビット線ＢＬが酸化物半導体層６３Ｚから分離されている。
【0293】
本例において、電荷格納層ＣＳに対する電子の供給／放出は、ビット線ＢＬ（又はソース線）からではなく、注入線ＩＬから実行される。
【0294】
注入線ＩＬとしての導電層８６Ｚは、例えば、導電層８０Ｚ，８４Ｚより上方の配線レベル内に設けられている。
【0295】
【0296】
（ａ） 回路構成
図２５は、本実施形態のランダムアクセスメモリにおけるメモリセルアレイの回路構成を示す等価回路図である。
図２５は、本実施形態のランダムアクセスメモリにおけるメモリセルアレイの回路構成を示す等価回路図である。
【0297】
図２５に示されるように、注入線ＩＬ（ＩＬ＜０＞，ＩＬ＜１＞）は、Ｙ方向に配列された複数のメモリユニットＭＵＺに共通に接続されている。
【0298】
Ｘ方向に配列された複数のメモリユニットＭＵＺは、互いに異なる注入線ＩＬに接続されている。
【0299】
ビット線ＢＬは、Ｙ方向に並ぶメモリセルＭＣＺに接続されている。ビット線ＢＬは、カットオフトランジスタＳＺに接続されない。
【0300】
【0301】
図２６は、本実施形態のランダムアクセスメモリにおけるメモリセルアレイの上面図を示している。図２７は、本実施形態のランダムアクセスメモリにおけるメモリセルアレイのＹ方向に沿う断面図を示している。図２８は、本実施形態のランダムアクセスメモリにおけるメモリセルアレイのＸ方向に沿う断面図を示している。
【0302】
【0303】
注入線ＩＬは、半導体層６１Ｚ及び酸化物半導体層６３ＺとＺ方向に関して上下に重なる位置に設けられている。注入線ＩＬは、ビット線ＢＬとソース線ＳＬとの間の領域内に、レイアウトされている。
【0304】
注入線ＩＬは、コンタクト８５Ｄを介して、酸化物半導体層６３Ｚに接続される。コンタクト８５Ｄは、酸化物半導体層６３Ｚの上面上に設けられている。
【0305】
注入線ＩＬは、カットオフトランジスタＳＺのチャネル領域を経由して、電荷格納層ＣＳに電気的に接続されている。
例えば、コンタクト８５Ｄは、ビット線コンタクト８５Ａに、Ｙ方向に関して隣り合う。
ビット線コンタクト８５Ａは、半導体層６１Ｚの上面上に設けられている。ビット線ＢＬは、ビット線コンタクト８５Ａを介して、半導体層６１Ｚに接続されている。
例えば、コンタクト８５Ｄは、ビット線コンタクト８５Ａに、Ｙ方向に関して隣り合う。
ビット線コンタクト８５Ａは、半導体層６１Ｚの上面上に設けられている。ビット線ＢＬは、ビット線コンタクト８５Ａを介して、半導体層６１Ｚに接続されている。
【0306】
コンタクト８５Ｄ、ビット線コンタクト８５Ａ及びソース線コンタクト８５Ｂは、Ｙ方向に関して同一直線上に配列されている。
【0307】
（ｃ） 動作
図２９を用いて、本実施形態のランダムアクセスメモリの動作例について、説明する。
図２９を用いて、本実施形態のランダムアクセスメモリの動作例について、説明する。
【0308】
図２９は、本実施形態のランダムアクセスメモリの動作例を示すタイミングチャートである。
図２９に示されるように、書き込み動作時において、選択ビット線ＢＬｓの電位は、選択ソース線ＳＬｓと同じ電位（例えば、０Ｖ）に設定される。
図２９に示されるように、書き込み動作時において、選択ビット線ＢＬｓの電位は、選択ソース線ＳＬｓと同じ電位（例えば、０Ｖ）に設定される。
【0309】
選択ワード線ＷＬｓ及び選択カットオフゲート線ＳＧＺに、メモリセルＭＣＺ及びトランジスタＳＺのオン電圧Ｖｏｎが、それぞれ印加される。
【0310】
選択セルの電荷格納層ＣＳの電荷の蓄積又は排除のために、選択された注入線ＩＬｓの電位が制御される。電荷格納層ＣＳ内に電子が蓄積される場合、０Ｖの書き込み電圧ＶＷＲが、注入線ＩＬに印加される。電荷格納層ＣＳ内の電子が排除される場合、電圧値ＶＡ（例えば、１Ｖ～５Ｖ）の書き込み電圧ＶＷＲが、選択注入線ＩＬｓに印加される。
尚、書き込み動作時において、非選択の注入線ＩＬｘに、０Ｖが印加される。
尚、書き込み動作時において、非選択の注入線ＩＬｘに、０Ｖが印加される。
【0311】
この後、選択カットオフゲート線ＳＧＺｓに、トランジスタＳＺのオフ電圧（例えば、０Ｖ）が印加される。選択ワード線ＷＬｓは、電気的にフローティング状態に設定される。０Ｖの電圧が、選択注入線ＩＬｓに印加される。
【0312】
本例におけるデータの保持及びデータの読み出しは、図２３の例と実質的に同じである。但し、データの保持及びデータの読み出し時において、選択セル及び非選択セルの注入線ＩＬｓ，ＩＬｘの電位は、０Ｖに設定されている。
【0313】
【0314】
＜変形例１＞
図３０は、本実施形態のランダムアクセスメモリの変形例の一例を示す断面図である。
図３０は、本実施形態のランダムアクセスメモリの変形例の一例を示す断面図である。
【0315】
図３０に示されるように、メモリユニットＭＵＺに対して、バックゲート電極（及びバックゲート線）は、設けられなくともよい。
【0316】
尚、図２４の半導体メモリにおいても、バックゲート電極（及びバックゲート線）が、削除されてもよい。
【0317】
バックゲート電極の形成工程を削減できる結果として、図３０のランダムアクセスメモリは、製造コストを低減できる。また、図３０のランダムアクセスメモリは、メモリセルの面積（例えば、２Ｆ２程度）を削減できる。
【0318】
＜変形例２＞
図３１は、本実施形態のランダムアクセスメモリの変形例の一例を示す断面図である。
図３１は、本実施形態のランダムアクセスメモリの変形例の一例を示す断面図である。
【0319】
図３１に示されるように、絶縁層上の半導体層がメモリセルのチャネル領域に用いられる代わりに、基板（例えば、半導体基板）９０Ａ内の半導体領域９２が、メモリセルＭＣのチャネル領域に、用いられてもよい。
【0320】
半導体領域９２は、例えば、ｐ型シリコン領域（ウェル領域）である。
半導体領域９２と酸化物半導体層６３Ｚとの間に、絶縁膜（ゲート絶縁膜）６２Ｘが設けられている。
半導体領域９２と酸化物半導体層６３Ｚとの間に、絶縁膜（ゲート絶縁膜）６２Ｘが設けられている。
【0321】
半導体領域９２内に、メモリセル（センストランジスタ）ＭＣのソース／ドレイン領域６７Ａ，６７Ｂが、設けられている。ソース／ドレイン領域６７Ａ，６７Ｂは、例えば、高濃度のｎ型シリコン領域（ｎ＋型シリコン領域）である。
【0322】
一方のソース／ドレイン領域６７Ａは、コンタクト８５Ａ，８５Ｃ及び酸化物半導体層６３Ｚを介して、ビット線ＢＬに接続されている。ソース／ドレイン領域６７Ａは、カットオフトランジスタＳＺの下方の領域まで延在している。ゲート電極８２Ｚは、ソース／ドレイン領域６７Ａの上方に、配置されている。
【0323】
他方のソース／ドレイン領域６７Ｂは、コンタクト８５Ｂを介して、ソース線ＳＬに接続されている。
【0324】
制御ゲート電極８１Ｚは、２つのソース／ドレイン領域６７Ａ，６７Ｂ間の半導体領域（チャネル領域）上方に、配置されている。
【0325】
例えば、絶縁層９８が、基板９０Ａ内の素子分離領域内に設けられている。絶縁層９８によって、半導体領域９２が、区画される。これによって、半導体領域９２を共有しないメモリユニットＭＵＺが、電気的に分離される。
【0326】
例えば、半導体領域９２に対する電圧の印加によって、メモリセルＭＣＺのチャネル領域に対して、バックバイアス（基板バイアス）を印加することができる。
【0327】
尚、図２４のような注入線ＩＬが酸化物半導体層６３Ｚに接続された半導体メモリが、半導体基板９０Ａの半導体領域９２を用いた構造を有していてもよい。
【0328】
本例のように、半導体基板９０Ａの半導体領域９２を用いて、メモリユニットＭＵＺが形成されることによって、メモリユニットの構成部材の形成工程を削減できる。この結果として、図３１のランダムアクセスメモリは、製造コストを低減できる。
【0329】
【0330】
図３２は、本実施形態のランダムアクセスメモリの変形例の一例を示す等価回路図である。
図３２に示されるように、本実施形態のランダムアクセスメモリにおいて、ソース線ＳＬの延在方向が、ワード線ＷＬ（及びカットオフゲート線）の延在方向（ここでは、Ｘ方向）と平行な方向であってもよい。ソース線ＳＬは、Ｘ－Ｙ平面においてビット線ＢＬの延在方向（ここでは、Ｙ方向）と交差する方向に、延在する。
図３２に示されるように、本実施形態のランダムアクセスメモリにおいて、ソース線ＳＬの延在方向が、ワード線ＷＬ（及びカットオフゲート線）の延在方向（ここでは、Ｘ方向）と平行な方向であってもよい。ソース線ＳＬは、Ｘ－Ｙ平面においてビット線ＢＬの延在方向（ここでは、Ｙ方向）と交差する方向に、延在する。
【0331】
図３３は、本実施形態のランダムアクセスメモリの変形例の一例を示す上面図である。図３４は、図３３のランダムアクセスメモリのＹ方向に沿う断面図である。
図３３及び図３４に示されるように、ソース線ＳＬは、Ｘ方向に配列された複数のメモリユニットＭＵＺに共通に接続される。
図３３及び図３４に示されるように、ソース線ＳＬは、Ｘ方向に配列された複数のメモリユニットＭＵＺに共通に接続される。
【0332】
例えば、ソース線ＳＬは、ビット線ＢＬが設けられた配線レベルより下方の配線レベル内に設けられている。ソース線ＳＬとしての導電層８４Ｚは、ワード線ＷＬとしての導電層（メモリセルの制御ゲート電極）８１Ｚ及びカットオフゲート線ＳＧＺとしての導電層（トランジスタＳＺのゲート電極）８２Ｚの配線レベルと同じ配線レベル内に設けられている。尚、ソース線ＳＬは、ビット線ＢＬが設けられた配線レベルより上方の配線レベル内に設けられてもよい。
【0333】
ビット線ＢＬは、Ｚ方向において半導体層６１Ｚに上下に重なる位置に設けられている。ビット線ＢＬの下方に、メモリセルＭＣＺ及びカットオフトランジスタＳＺが、配置されている
図３２乃至図３４のランダムアクセスメモリは、読み出し動作時において、非選択セル（センストランジスタ）のソースとドレインとの間のリーク電流が、選択セルの読み出し電流に悪影響を及ぼすのを低減できる。
図３２乃至図３４のランダムアクセスメモリは、読み出し動作時において、非選択セル（センストランジスタ）のソースとドレインとの間のリーク電流が、選択セルの読み出し電流に悪影響を及ぼすのを低減できる。
【0334】
この結果として、本変形例のランダムアクセスメモリは、データの読み出しの精度及びデータの信頼性が向上する。
【0335】
また、本変形例のランダムアクセスメモリにおいて、ビット線ＢＬがメモリセル（センストランジスタ）ＭＣＺ及びカットオフトランジスタＳＺの上方に配置できる。この結果として、Ｘ方向に関してメモリユニットＭＵＺの面積を縮小できる。
【0336】
【0337】
図３５は、本実施形態のランダムアクセスメモリの変形例の一例を示す等価回路図である。
図３５に示されるように、本実施形態のランダムアクセスメモリにおいて、注入線が設けられた場合であっても、ソース線ＳＬの延在方向が、ワード線ＷＬ（及びカットオフゲート線）の延在方向（ここでは、Ｘ方向）と平行な方向であってもよい。
ソース線ＳＬは、Ｘ－Ｙ平面において注入線ＩＬの延在方向と交差する方向に延在する。
図３５に示されるように、本実施形態のランダムアクセスメモリにおいて、注入線が設けられた場合であっても、ソース線ＳＬの延在方向が、ワード線ＷＬ（及びカットオフゲート線）の延在方向（ここでは、Ｘ方向）と平行な方向であってもよい。
ソース線ＳＬは、Ｘ－Ｙ平面において注入線ＩＬの延在方向と交差する方向に延在する。
【0338】
【0339】
例えば、ソース線ＳＬは、ビット線ＢＬ及び注入線ＩＬが設けられた配線レベルより下方の配線レベル内に設けられている。注入線ＩＬとしての導電層８６Ｚは、ビット線ＢＬとしての導電層８０Ｚが設けられた配線レベルと同じ配線レベル内に設けられている。
【0340】
注入線ＩＬは、Ｚ方向において酸化物半導体層６３Ｚと重なる位置に設けられている。
【0341】
ビット線ＢＬは、Ｚ方向において酸化物半導体層６３Ｚと重ならない位置に設けられている。
【0342】
【0343】
（４）まとめ
第２の実施形態の半導体メモリにおいて、メモリユニットＭＵＺのメモリセルＭＣＺ及びカットオフトランジスタＳＺが、基板９０上に２次元に配置される。
本実施形態の半導体メモリは、第１の実施形態の半導体メモリと同様の効果を得ることができる。
第２の実施形態の半導体メモリにおいて、メモリユニットＭＵＺのメモリセルＭＣＺ及びカットオフトランジスタＳＺが、基板９０上に２次元に配置される。
本実施形態の半導体メモリは、第１の実施形態の半導体メモリと同様の効果を得ることができる。
【0344】
また、本実施形態のように、メモリユニットＭＵＺのメモリセルＭＣ及びカットオフトランジスタＳＺが、基板上に２次元に配置されることによって、比較的簡易なプロセスによって、半導体メモリを形成できる。
この結果として、本実施形態の半導体メモリは、ビットコストを低減できる。
この結果として、本実施形態の半導体メモリは、ビットコストを低減できる。
【0345】
［３］第３の実施形態
図３８を参照して、第３の実施形態の半導体メモリについて、説明する。
図３８を参照して、第３の実施形態の半導体メモリについて、説明する。
【0346】
図３８は、本実施形態の半導体メモリのメモリセルストリングの構造を示す断面図である。
【0347】
カットオフトランジスタＳＸ，ＳＹのゲート電極（カットオフゲート線）の材料は、メモリセルＭＣの制御ゲート電極（ワード線）の材料と異なってもよい。
【0348】
図３８において、カットオフトランジスタＳＸのゲート電極８３ａの材料及びカットオフトランジスタＳＹのゲート電極８２ａの材料は、ｐ型半導体（例えば、ｐ＋型ポリシリコン）である。
【0349】
メモリセルＭＣの制御ゲート電極８１の材料は、ｎ型半導体（例えば、ｎ＋型ポリシリコン）である。尚、制御ゲート電極８１の材料は、金属（例えば、タングステン）、又は、導電性化合物（例えば、シリサイド）でもよい。
【0350】
酸化物半導体層（例えば、ｎ型酸化物半導体層）６３とｐ＋型シリコン層８２ａ，８３ａとの間の仕事関数の差は、酸化物半導体層６３とｎ＋型シリコン層との間の仕事関数の差より大きい。
【0351】
それゆえ、カットオフトランジスタＳＸ，ＳＹのゲート電極８２ａ，８３ａがｐ＋型シリコンから形成されることによって、カットオフトランジスタＳＸ，ＳＹのしきい値電圧は、ｎ＋型シリコンのゲート電極を有するカットオフトランジスタのしきい値電圧に比較して、上昇する。
【0352】
例えば、ｎ型酸化物半導体層のチャネル領域を有するカットオフトランジスタＳＸ，ＳＹがｐ型シリコンのゲート電極８３ａ，８２ａを有する場合、カットオフトランジスタＳＸ，ＳＹのしきい値電圧は、１Ｖより大きくなる。
【0353】
これによって、本実施形態において、カットオフトランジスタＳＸ，ＳＹのオフリークが低減される。
この結果として、本実施形態の半導体メモリにおいて、メモリセルＭＣのデータリテンション特性は、向上する。
この結果として、本実施形態の半導体メモリにおいて、メモリセルＭＣのデータリテンション特性は、向上する。
【0354】
尚、図３８の例のカットオフトランジスタにおけるｐ型半導体を用いたゲート構造が、第１の実施形態の半導体メモリのカットオフトランジスタに適用されてもよい。
【0355】
また、第２の実施形態の半導体メモリのカットオフトランジスタにおいて、カットオフトランジスタＳＺのゲート電極に、ｐ型半導体層が用いられてもよい。
【0356】
以上のように、第３の実施形態の半導体メモリは、メモリの信頼性を向上できる。
【0357】
［４］第４の実施形態
図３９を参照して、第４の実施形態の半導体メモリについて、説明する。
図３９を参照して、第４の実施形態の半導体メモリについて、説明する。
【0358】
図３９は、本実施形態の半導体メモリのメモリセルストリングの構造を示す断面図である。
【0359】
本実施形態において、図３９に示されるように、カットオフトランジスタＳＸ，ＳＹのゲート絶縁膜は、第１の酸素密度を有する層（例えば、酸化物層）６４と、第１の酸素密度と異なる第２の酸素密度を有する層（例えば、酸化物層）６８とを含む。
【0360】
例えば、カットオフトランジスタＳＸ，ＳＹのゲート絶縁膜は、酸化シリコン層６４と高誘電率絶縁層６８との積層構造を有する。
【0361】
カットオフトランジスタＳＸ，ＳＹにおいて、高誘電率絶縁層（例えば、高誘電率酸化物層）６８は、酸化シリコン層６４とゲート電極８２，８３との間に設けられている。
【0362】
高誘電率絶縁層６８に用いられる材料の酸素原子の数密度が、酸化シリコンの酸素原子の数密度より高いことが、望ましい。
例えば、高誘電率絶縁層６８の材料は、酸化ハフニウム、酸化アルミニウム、及び、酸化タンタルなどの中から選択される少なくとも１つの材料である。高誘電率絶縁層６８の材料は、ハフニウム、アルミニウム及びタンタルなどのうち少なくとも２つの元素を含む酸化物（二元又は三元酸化物）でもよい。
例えば、高誘電率絶縁層６８の材料は、酸化ハフニウム、酸化アルミニウム、及び、酸化タンタルなどの中から選択される少なくとも１つの材料である。高誘電率絶縁層６８の材料は、ハフニウム、アルミニウム及びタンタルなどのうち少なくとも２つの元素を含む酸化物（二元又は三元酸化物）でもよい。
【0363】
例えば、メモリセルＭＣのゲート電極８１と酸化物半導体層６３との間の絶縁層は、酸化シリコン層６４の単層構造を有する。尚、メモリセルＭＣのゲート電極８１と絶縁層６４との間に、高誘電率絶縁層６８が設けられてもよい。
【0364】
酸化シリコン層６４と高誘電率絶縁層６８との積層構造において、ダイポールが、酸化シリコン層６４と高誘電率絶縁層６８との界面（境界近傍の領域）に、形成される。例えば、界面における高誘電率体絶縁層６８の側の部分が正に帯電し、界面における酸化シリコン層６４の側の部分が負に帯電するように、高誘電率絶縁層６８の材料が選択される。選択された高誘電率絶縁層６８が、酸化シリコン層６４上に配置される。
【0365】
これによって、本実施形態において、カットオフトランジスタＳＸ，ＳＹのしきい値電圧が、上昇する。
【0366】
この結果として、本実施形態の半導体メモリにおいて、カットオフトランジスタＳＸ，ＳＹのオフリークの低減によって、メモリセルＭＣのデータリテンション特性は、向上する。
【0367】
尚、図３９の例のカットオフトランジスタにおける高誘電体絶縁層を含むゲート絶縁膜の構造が、第１の実施形態の半導体メモリのカットオフトランジスタに適用されてもよい。
【0368】
また、第２の実施形態の半導体メモリのカットオフトランジスタＳＺにおいて、ゲート電極と酸化物半導体層との間のゲート絶縁膜が、図３９に相当する積層構造を有していてもよい。
【0369】
以上のように、第４の実施形態の半導体メモリは、メモリの信頼性を向上できる。
【0370】
【0371】
図４０乃至図４２に示されるように、本実施形態の半導体メモリにおいて、カットオフトランジスタＳＸ，ＳＹは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造を有する。
【0372】
図４０は、本実施形態の半導体メモリのメモリセルストリングの構造を示す断面図である。
【0373】
図４０に示されるように、電荷トラップ層７１が、ゲート電極８１，８２，８３と酸化物半導体層６３との間に設けられている。電荷トラップ層７１は、例えば、窒化シリコン膜である。
【0374】
絶縁層７２が、電荷トラップ層７１とゲート電極８１，８２，８３との間に設けられている。絶縁層７２は、酸化シリコン層である。電荷トラップ層７１は、２つの絶縁層（例えば、２つの酸化シリコン層）６４，７２の間に設けられている。
【0375】
電荷トラップ層７１は、ピラーＰＬＲの延在方向に沿って、延在する。電荷トラップ層７１は、ピラーＰＬＲの側面上において、トランジスタＳＸ，ＳＹとメモリセルＭＣとの間で連続している。電荷トラップ層７１は、複数のトランジスタＳＸ，ＳＹ及びメモリセルＭＣで、共通化されている。但し、電荷トラップ層７１は、酸化物半導体層６３、ビット線ＢＬ及びソース線ＳＬから電気的に分離されている。
【0376】
例えば、本実施形態の半導体メモリの製造後のテスト工程、又は、半導体メモリの出荷時（又は半導体メモリの出荷後）において、カットオフトランジスタＳＸのゲート電極８３に対向する位置における電荷トラップ層７１、及び、カットオフトランジスタＳＹのゲート電極８２に対向する位置における電荷トラップ層７１に、電荷が注入される。
【0377】
所定の制御電圧が、電荷トラップ層７１に対する電荷注入のために、ゲート電極８２，８３に印加される。
【0378】
制御電圧の印加によるトンネル効果によって、酸化物半導体層６３内の電荷が、電荷トラップ層７１内に注入される。
電荷トラップ層７１は、注入された電荷を、トラップ準位内に保持する。
電荷トラップ層７１は、注入された電荷を、トラップ準位内に保持する。
【0379】
これによって、カットオフトランジスタＳＸ，ＳＹのしきい値電圧（オン電圧）は、上昇する。尚、半導体メモリの動作時におけるカットオフトランジスタＳＸ，ＳＹのオン電圧は、電荷トラップ層７１に対する電荷の注入するための制御電圧より低い。
【0380】
電荷トラップ層７１は、所定の電圧がカットオフトランジスタＳＸ，ＳＹに印加されるまで、電荷の保持を継続できる。
【0381】
カットオフトランジスタＳＸ，ＳＹに対する電荷トラップ層７１に対する電荷の注入時（所定の制御電圧の印加時）において、電荷トラップ層７１に対する電荷の注入が生じる電圧は、メモリセルＭＣの制御ゲート電極８１に、印加されない。それゆえ、カットオフトランジスタＳＸ，ＳＹのしきい値電圧の制御（調整）時において、電荷トラップ層７１に対する電荷の注入に起因するメモリセルＭＣのしきい値電圧の上昇は、生じない。
【0382】
【0383】
図４１に示されるように、各カットオフトランジスタＳＸ，ＳＹ及び各メモリセルＭＣが、互いに独立した電荷トラップ層７１ａを、有していてもよい。
【0384】
【0385】
図４２に示されるように、電荷トラップ層７１ａは、カットオフトランジスタＳＸ，ＳＹに対してのみ設けられてもよい。
【0386】
カットオフトランジスタＳＸのゲート電極８３と酸化物半導体層６３との間、及び、カットオフトランジスタＳＹのゲート電極８２と酸化物半導体層６３との間に、電荷トラップ層７１及び絶縁層７２が、設けられている。
【0387】
メモリセルＭＣにおいて、制御ゲート電極８１は、絶縁層６４に直接接触する。
【0388】
【0389】
【0390】
【0391】
以上のように、第５の実施形態の半導体メモリは、メモリの信頼性を向上できる。
【0392】
【0393】
図４３は、本実施形態の半導体メモリの、制御単位を示す鳥瞰図である。
図４３に示されるように、本実施形態の半導体メモリは、Ｘ方向に延在するカットオフゲート線ＳＧＸを含まない。ビット線ＢＬ、カットオフゲート線ＳＧＹ及びワード線ＷＬが、同じ方向（例えば、Ｙ方向）に延在する。ソース線ＳＬは、基板表面に対して平行、且つビット線の延在方向に交差する方向（ここでは、Ｘ方向）に延在する。
図４３に示されるように、本実施形態の半導体メモリは、Ｘ方向に延在するカットオフゲート線ＳＧＸを含まない。ビット線ＢＬ、カットオフゲート線ＳＧＹ及びワード線ＷＬが、同じ方向（例えば、Ｙ方向）に延在する。ソース線ＳＬは、基板表面に対して平行、且つビット線の延在方向に交差する方向（ここでは、Ｘ方向）に延在する。
【0394】
【0395】
図４４は、本実施形態の半導体メモリにおける、メモリユニットＭＵの平面構造を示す上面図である。図４４において、Ｘ方向とＹ方向とからなる平面に沿う断面が示されている。図４５は、本実施形態の半導体メモリにおける、メモリユニットＭＵの断面構造を示す図である。
【0396】
【0397】
ピラーＰＬＲは、Ｚ方向を中心軸として同心円状に配置された複数の層（膜）を含む。導電層ＷＬ（及び導電層ＳＧＹ及び絶縁層）とピラーＰＬＲの中心部（軸部）６０との間に、複数の層６１，６２，６３，６４が設けられている。
【0398】
層６１は、層（例えば、円柱状の絶縁体）６０の側面（Ｘ－Ｙ平面に平行な方向の面、外周面）上に設けられている。円筒状の層（例えば、半導体層）６１は、層６０と層６２との間に設けられている。半導体層６１の材料は、多結晶Ｓｉ、多結晶Ｇｅ、多結晶ＳｉＧｅ、酸化物半導体（例えば、ＩｎＧａＺｎＯ）、及び、２次元半導体材料（例えば、ＭｏＳ２又はＷＳｅ２）などから選択される。尚、これらの材料からなる膜のうち少なくとも２つを含む積層膜、例えば、ＳｉとＧｅとの積層膜、又は、複数の２次元半導体材料の積層膜が、半導体層６１に用いられてもよい。
【0399】
円筒状の層（例えば、絶縁層）６２は、層６１の側面上に設けられている。層６２は、層６１と層６３との間に設けられている。例えば、絶縁層６２の材料は、酸化シリコン、酸窒化シリコン、高誘電率材料などから選択される。絶縁層６２は、これらの材料の混合物膜、又は、積層膜でもよい。
【0400】
絶縁層６２の膜厚は、１ｎｍから１０ｎｍ程度の範囲に設定される。例えば、絶縁層６２の膜厚は、３ｎｍから７ｎｍの範囲内の厚さであることが好ましい。
【0401】
円筒状の層（酸化物半導体層）６３は、層６２の側面上に設けられている。層６３は、層６２と層６４との間に設けられている。
【0402】
酸化物半導体層６３の材料は、Ｉｎ、Ｇａ、Ｚｎ、及び、Ｓｎなどの酸化物、又は、それらの酸化物の混合物（化合物）である。例えば、酸化物半導体層６３の材料は、ＩｎＧａＺｎＯ、及びＩｎＧａＳｎＯなどである。尚、酸化物半導体層６３に用いられる材料が、半導体層６１に用いられてもよい。
【0403】
酸化物半導体層６３の膜厚は、１ｎｍから１５ｎｍ程度の範囲に設定される。例えば、酸化物半導体層６３の膜厚は、３ｎｍから１０ｎｍの範囲内の厚さであることが好ましい。
【0404】
層（例えば、絶縁層）６４は、層６３の側面上に設けられている。層６４は、層６３と導電層ＷＬ（及び、導電層ＳＧＹ及び絶縁層）との間に設けられている。
【0405】
絶縁層６４は、絶縁層６２と同じ材料が用いられる。絶縁層６４の膜厚は、絶縁層６２の膜厚と同程度に設定される。但し、絶縁層６４の材料は、絶縁層６２の材料と異なる材料でもよい。また、絶縁層６４の膜厚は、絶縁層６２の膜厚と異なる厚さでもよい。
【0406】
図４５に示されるように、基板９０上方において、ワード線ＷＬとしての導電層８１、及び、カットオフゲート線ＳＧＹとしての導電層８２は、ビット線ＢＬとしての導電層８０上方に積層されている。
【0407】
導電層８１，８２は、絶縁層９９Ａに覆われている。導電層８１，８２は、例えば、ポリシリコン、金属、及び、導電性化合物（例えば、シリサイド）のうち少なくとも１つを含む単層膜又は積層膜である。
【0408】
ソース線ＳＬとしての導電層８４は、絶縁層を介して、導電層８２上方に設けられている。
【0409】
ピラーＰＬＲの半導体層６１において、半導体層６１のＺ方向における一端（底部）は、導電層８０に直接接触する。半導体層６１のＺ方向における他端（上部）は、導電層８４に直接接触する。例えば、ピラーＰＬＲの底部において、半導体層６１が、導電層８０と絶縁層６０との間に設けられている。絶縁層６０のＺ方向における底部は、半導体層６１に接触している。
【0410】
導電層８４は、Ｘ方向に延在し、導電層８０，８１，８２は、Ｙ方向に延在する。
【0411】
ピラーＰＬＲの酸化物半導体層６３において、酸化物半導体層６３のＺ方向における底部は、導電層８０上の絶縁層８９に接触する。絶縁層８９は、導電層８０と酸化物半導体層６３との間に、設けられている。絶縁層８９によって、酸化物半導体層６３は、導電層８０から分離されている。酸化物半導体層６３のＺ方向における上部は、導電層８４に直接接触する。
【0412】
絶縁層８９内に、貫通孔（開口部）が設けられている。絶縁層８９の孔内に、絶縁層６０及び半導体層６１が、設けられている。例えば、絶縁層８９の孔内において、絶縁層６２は、絶縁層８９の側面と半導体層６１の側面との間に設けられている。絶縁層８９の孔内において、酸化物半導体層６３及び絶縁層６４は、設けられていない。
【0413】
絶縁層６２のＺ方向における底部は、例えば、導電層８０に接触する。絶縁層６４のＺ方向における底部は、例えば、絶縁層８９に接触する。各絶縁層６２，６４のＺ方向における上部は、導電層８４に接触する。
【0414】
本変形例の半導体メモリの書き込み動作において、０Ｖの電圧が、選択されたソース線ＳＬに印加され、電圧値Ｖｏｆｆ以上の正バイアスの電圧が、非選択のソース線に、印加される。
【0415】
これによって、Ｘ方向に延在するカットオフゲート線がメモリユニットに設けられなくとも、非選択セルは、電荷格納層（酸化物半導体層６３）内のキャリアの保持を継続できる。
【0416】
図４３乃至図４５に示される複数のメモリユニットＭＵが、第１の実施形態の半導体メモリのメモリユニットのように（図８乃至図１２参照）、各配線ＢＬ，ＷＬ，ＳＧＹ，ＳＬを共有して、メモリセルアレイ１０内に、マトリクス状に配置される。
【0417】
【0418】
本実施形態において、カットオフトランジスタのゲート電極の材料は、図３８に示されるように、ｐ型半導体（例えば、ｐ型ポリシリコン）でもよい。
【0419】
本実施形態において、カットオフトランジスタのゲート絶縁膜は、図３９に示されるように、積層構造（例えば、高誘電絶縁膜を含む構造）を有してもよい。
【0420】
【0421】
本実施形態において、メモリユニットに対して、Ｙ方向に延在するカットオフゲート線は設けられ、Ｘ方向に延在するカットオフゲート線は設けられない。
【0422】
これによって、本実施形態の半導体メモリは、メモリユニットに対するカットオフゲート線の数が、削減される。したがって、本実施形態の半導体メモリは、半導体メモリのコストを、低減できる。
【0423】
［７］その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0424】
１：半導体メモリ、ＭＣ：メモリセル、ＳＸ，ＳＹ，ＳＺ：カットオフトランジスタ、６０，６０Ｚ：半導体層、６３，６３Ｚ：酸化物半導体層、ＣＳ：電荷格納層。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
