▶ サンディスク テクノロジーズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-05-18
(45)【発行日】2022-05-26
(54)【発明の名称】破断した半導体ダイを含む半導体デバイス
(51)【国際特許分類】
H01L 25/065 20060101AFI20220519BHJP
H01L 25/07 20060101ALI20220519BHJP
H01L 25/18 20060101ALI20220519BHJP
H01L 21/822 20060101ALI20220519BHJP
H01L 27/04 20060101ALI20220519BHJP
H01L 27/10 20060101ALI20220519BHJP
H01L 27/11556 20170101ALI20220519BHJP
H01L 27/11582 20170101ALI20220519BHJP
H01L 21/336 20060101ALI20220519BHJP
H01L 29/788 20060101ALI20220519BHJP
H01L 29/792 20060101ALI20220519BHJP
H01L 21/301 20060101ALN20220519BHJP
【ＦＩ】
H01L25/08 E
H01L27/04 E
H01L27/10 495
H01L27/11556
H01L27/11582
H01L29/78 371
H01L21/78 T
【請求項の数】
17
【外国語出願】
(21)【出願番号】P 2020104308
(22)【出願日】2020-06-17
(65)【公開番号】P2021141300
(43)【公開日】2021-09-16
【審査請求日】2020-06-19
(31)【優先権主張番号】16/808,128
(32)【優先日】2020-03-03
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】511242535
【氏名又は名称】サンディスク テクノロジーズ エルエルシー
【住所又は居所原語表記】５０８０ Ｓｐｅｃｔｒｕｍ Ｄｒｉｖｅ，Ｓｕｉｔｅ １０５０Ｗ，Ａｄｄｉｓｏｎ，Ｔｅｘａｓ ７５００１，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】110002572
【氏名又は名称】特許業務法人平木国際特許事務所
(72)【発明者】
【氏名】ダニエル リネン
(72)【発明者】
【氏名】キルバカラン ペリヤナン
(72)【発明者】
【氏名】ジャヤヴェル パチャムトゥ
(72)【発明者】
【氏名】ナレンディラン シーアール
(72)【発明者】
【氏名】ジェイ ドラキア
(72)【発明者】
【氏名】エヴェレット ライオンズ ザ フォース
(72)【発明者】
【氏名】ホワン フイン
(72)【発明者】
【氏名】ダット ディン
【審査官】正山 旭
(56)【参考文献】
【文献】特開２００４－１８６６５３（ＪＰ，Ａ）
【文献】特開２００２－２８０５２１（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０２４０７８２（ＵＳ，Ａ１）
【文献】特開平０３－０６９１４２（ＪＰ，Ａ）
【文献】特開昭６３－２８５９４５（ＪＰ，Ａ）
【文献】特開２００３－２７３２２９（ＪＰ，Ａ）
【文献】特開２００３－２２４１９０（ＪＰ，Ａ）
【文献】特開２０１７－０５５０５２（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０１７５００６（ＵＳ，Ａ１）
【文献】特開２０２１－０４７９６８（ＪＰ，Ａ）
【文献】特開２０２０－１４５２３１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２５／０６５
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２７／１０
Ｈ０１Ｌ ２７／１１５５６
Ｈ０１Ｌ ２７／１１５８２
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／３０１
(57)【特許請求の範囲】
【請求項1】
半導体ダイであって、基板と、
前記基板内のダイボンドパッドであって、前記半導体ダイとの間で電気信号を伝達するように構成されたダイボンドパッドと、
前記基板内のメモリセルアレイであって、前記ダイボンドパッドに電気的に結合され、複数のブロックに分割されたメモリセルアレイと、を備え、
前記半導体ダイが、前記半導体ダイの元のサイズよりも小さいサイズに破断され、
前記半導体ダイは前記半導体ダイの端部において前記複数のブロックのうちの一のブロックにおいて破断される、半導体ダイ。
【請求項2】
前記メモリセルアレイが、前記半導体ダイを破断する際に破断される、請求項１に記載の半導体ダイ。
【請求項3】
前記メモリセルアレイが、前記半導体ダイのスクライブライン基準軸に沿って順次配置された複数のブロックを含み、前記メモリセルアレイは、前記ブロックが沿って配置されている前記スクライブライン基準軸に垂直な平面内で破断される、請求項２に記載の半導体ダイ。
【請求項4】
前記メモリセルアレイが、前記ダイボンドパッドに電気的に結合された電気トレースを含み、前記電気トレースが破断される、請求項１に記載の半導体ダイ。
【請求項5】
前記破断した電気トレースが、前記メモリセルアレイ内のビット線を含む、請求項４に記載の半導体ダイ。
【請求項6】
一対の電気トレースが、前記一対の電気トレース間の電気的短絡を除去するために破断されている、請求項４に記載の半導体ダイ。
【請求項7】
前記破断した半導体ダイの前記サイズが、前記半導体ダイを含む半導体パッケージのサイズに基づいて、カスタマイズされる、請求項１に記載の半導体ダイ。
【請求項8】
前記破断した半導体ダイの前記サイズが、前記半導体ダイを含む半導体パッケージのサイズと、前記パッケージに含まれる半導体ダイの数と、に基づいて、カスタマイズされる、請求項１に記載の半導体ダイ。
【請求項9】
前記半導体ダイは、前記半導体ダイが破断される前に冷却される、請求項１に記載の半導体ダイ。
【請求項10】
半導体デバイスであって、第１の半導体ダイであって、
第１の基板と、
前記第１の基板内の第１の群のダイボンドパッドであって、前記第１の半導体ダイとの間で電気信号を伝達するように構成されている、第１の群のダイボンドパッドと、
前記第１の基板内の第１の集積回路であって、前記第１の群のダイボンドパッドに電気的に結合された第１の集積回路と、を含み、その端部において破断されたブロックを含む、第１の半導体ダイと、
第２の半導体ダイであって、
第２の基板と、
前記第２の基板内の第２の群のダイボンドパッドであって、前記第２の半導体ダイとの間で電気信号を伝達するように構成されている、第２の群のダイボンドパッドと、
前記第２の基板内の第２の集積回路であって、前記第２の群のダイボンドパッドに電気的に結合された第２の集積回路と、を含む、第２の半導体ダイと、を備え、
前記第２の半導体ダイが、その端部において一対の破断した電気トレースを含み、前記破断により前記一対の破断した電気トレースの間での電気的短絡を除去する、半導体デバイス。
【請求項11】
前記第２の半導体ダイのサイズが、前記半導体デバイスのフォームファクタに基づいてカスタマイズされる、請求項１０に記載の半導体デバイス。
【請求項12】
前記第２の半導体ダイがメモリダイであり、前記第２の集積回路がメモリセルアレイを含む、請求項１０に記載の半導体デバイス。
【請求項13】
前記メモリセルアレイが、前記第２の半導体ダイを破断する際に破断される、請求項１２に記載の半導体デバイス。
【請求項14】
前記第２の集積回路が、前記第２の群のダイボンドパッドに電気的に結合された電気トレースを含み、前記電気トレースが破断される、請求項１０に記載の半導体デバイス。
【請求項15】
前記破断した電気トレースが、メモリセルアレイ内のビット線を含む、請求項１４に記載の半導体デバイス。
【請求項16】
前記第２の半導体ダイが、前記第２の半導体ダイが破断される前に冷却される、請求項１０に記載の半導体デバイス。
【請求項17】
前記第１の半導体ダイ及び前記第２の半導体ダイが、オフセット構成で互いに積層され、これによりワイヤボンドを受容するために前記第１及び第２の群のボンドパッドが露出され、利用可能な状態とされる、請求項１０に記載の半導体デバイス。【発明の詳細な説明】
【背景技術】
【0001】
ポータブル消費者向け電子機器に対する需要の大きな高まりは、高容量記憶デバイスの必要性を推進している。フラッシュメモリ記憶カードなどの不揮発性半導体メモリデバイスは、デジタル情報の記憶及び交換に対するますます高まる要求を満たすために広く使用されている。それらの携帯性、汎用性、及び頑丈な設計は、それらの高い信頼性及び大きな容量と共に、例えば携帯電話、デジタルカメラ、ビデオゲームコンソール、パーソナルデジタルアシスタント、医療電子機器、モバイル及び非モバイルコンピュータ、サーバ及びソリッドステートドライブ（ＳＳＤ）を含む、多種多様な電子デバイスでの使用に理想的なメモリデバイスを作製してきた。
【0002】
近年、層に形成されたメモリセルストリングを有する３Ｄ積層メモリ構造を使用して、超高密度メモリデバイスが提案されている。そのような記憶デバイスの１つは、Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ（ＢｉＣＳ）アーキテクチャと呼ばれることがある。ＢｉＣＳ及び他のＮＡＮＤメモリデバイスは、シリコンなどの基板ベース内に形成されたメモリデバイス層を含むウェハ内に作製される。ウェハは、個々の半導体ダイにダイシングされ、その後、積層され、電気的に接続され、封入されて、完成した半導体メモリパッケージを形成することができる。
【0003】
半導体ダイは、標準的なサイズで作製される。しかしながら、時には、より小さい半導体ダイを使用することが望ましい。例えば、半導体ダイをオフセット階段状構成（offset stepped configuration）でパッケージングする場合、積層体内の標準サイズのダイのうちのいくつかが、パッケージの標準的なフットプリントの外側に延在するであろう点にオフセットされることが起こり得る。
【図面の簡単な説明】
【0004】
【図1】本技術の実施形態による半導体デバイスを形成するためのフローチャートである。
【図2】本技術の実施形態による、半導体ウェハ及びその半導体ダイの上面図である。
【図3】本技術の実施形態による、半導体ダイの断面端形図である。
【図4】本技術の実施形態による、半導体ダイからのメモリセルアレイの一部分の斜視図である。
【図5】本技術の実施形態による、半導体ダイの部分を折り取るための切線を有する、半導体ウェハ及びその半導体ダイの上面図である。
【図6】本技術の実施形態による、スクライブラインでスコアリングされた半導体ダイの断面端形図である。
【図7】本技術の実施形態による、半導体ダイの厚さを通って、ダイを破断するためのスクライブラインの伝播を示す半導体ダイの断面端形図である。
【図8】メモリセルアレイが破断する平面を示す斜視図である。
【図9】半導体ダイが破断した後のメモリセルアレイの一部分の電気トレースの上面図である。
【図10】本技術の実施形態による、メモリセルアレイのそれぞれのトレース間の任意の電気的短絡をクリアした後の、メモリセルアレイの一部分の電気トレースの上面図である。
【図11】半導体ダイを最終厚さにバック研削した後の半導体ダイの断面端形図で
【図12】本技術の実施形態による、破断部分が除去された最終半導体ダイを示す断面端形図である。
【図13】本技術の実施形態による、破断した半導体ダイから構成される完成した半導体デバイスの断面端形図である。
【図14】本技術の実施形態による、標準サイズ及び破断した半導体ダイから構成される完成した半導体デバイスの断面端形図である。
【図15】本技術の実施形態による、標準サイズ及び破断した半導体ダイから構成される完成した半導体デバイスの断面端形図である。
【図16】本技術の実施形態による、ウェハにスコアリングするための支持テーブルの上面図である。
【図17】本技術の実施形態による、ウェハにスコアリングするための支持テーブルの上面図である。
【図18】本技術の実施形態による、ウェハを破断するための固定具の斜視図である。
【発明を実施するための形態】
【0005】
ここで、本技術は、図を参照して説明され、実施形態では、破断した半導体ダイ及び破断した半導体ダイを使用して形成される半導体デバイスに関連する。ウェハ内の半導体ダイの製造中に、ウェハは、半導体ダイの各行の一部を通る一連の平行スクライブラインでスコアリングされてもよい。スクライブラインは次に、ウェハの全厚を通る｛１，０，０｝結晶面を通って、伝播して、半導体ダイのそれぞれの一部を折り取る。破断面は、破断した半導体ダイ内に残っているメモリセルが破断によって影響を受けないように設けられる。
【0006】
半導体ダイの破断後、ウェハを再組み立てし、読取／書込動作について試験することができる。メモリセルアレイ内のビット線などの電気トレースが、ダイ破断プロセス中に共に短絡することが起こり得る。本技術の更なる態様によれば、これらの電気的短絡は、電気トレースのそれぞれを通じて電流を流すことによって、クリアするか、又は「ポッピング」することができる。
【0007】
電気的試験及び任意の電気的短絡のポッピングの後、半導体ウェハをバック研削プロセスで薄くすることができ、破断した半導体ダイを取り除いて、破断した部分を廃棄することができる。その後、破断した半導体ダイは、それ自体によって、又は標準サイズの半導体ダイと共に、パッケージ化されてもよい。
【0008】
本発明は、多くの異なる形態で具現化され得、本明細書に記載される実施形態に限定されるものとして解釈されるべきではないことが理解される。むしろ、これらの実施形態は、本開示が完璧かつ完全であり、本発明を当業者に十分に伝えるように提供される。実際、本発明は、添付の「特許請求の範囲」によって定義される本発明の範囲及び趣旨内に含まれる、これらの実施形態の代替物、修正、及び均等物を網羅することが意図される。更に、本発明の以下の詳細な説明において、本発明の完璧な理解を提供するために、数多くの具体的な詳細が記載される。しかしながら、本発明が、そのような具体的な詳細を伴わずに実施され得ることは、当業者には明らかであろう。
【0009】
本明細書で使用する場合、「頂部」及び「底部」、「上方」及び「下方」、並びに「垂直」及び「水平」という用語、並びにそれらの形態は、単に例として、及び例解目的のためであるに過ぎず、参照された項目が位置及び配向において交換され得る限り、本技術の説明を限定することを意図するものではない。また、本明細書で使用するとき、「実質的に」及び／又は「約」という用語は、指定された寸法又はパラメータが、所与の用途の許容可能な製造許容範囲内で変化し得ることを意味する。一実施形態では、許容可能な製造許容差は、所与の寸法の±２．５％である。パラメータに応じて、製造公差は、例えば、±５％、±１０％及び±２５％を含む更なる実施形態におけるものよりも大きくてもよい。
【0010】
ここで、本技術の一実施形態を、図１のフローチャート及び図２～図１８の図面を参照して説明する。工程２００では、図２に示すように、半導体ウェハ１００が多数の半導体ダイ１０２に加工され得る。半導体ウェハ１００は、チョクラルスキー（Czochralski、ＣＺ）法又は浮遊ゾーン（floating zone、ＦＺ）法のいずれかに従って成長させた単結晶シリコンであり得るウェハ材料のインゴットとして開始してよい。しかしながら、ウェハ１００は、更なる実施形態において、他の材料で、及び他のプロセスによって形成されてもよい。
【0011】
半導体ウェハ１００は、インゴットから切断され、第１の主面１０４及び表面１０４の反対側の第２の主面１０６（図３）の両方で研磨されて、平滑な表面を提供することができる。第１の主面１０４は、様々な加工工程を経て、ウェハ１００をそれぞれの半導体ダイ１０２に分割し、それぞれの半導体ダイ１０２の集積回路を第１の主面１０４の上及び／又は中に形成することができる。
【0012】
具体的には、工程２００では、半導体ダイ１０２は、図３の断面端形図に示すように、誘電体基板１１４内に作製されたメモリセルアレイ１１０の形態の集積回路を含むように実施形態において処理され得る。図３は、ウェハ１００からの単一の半導体ダイ１０２を示す。基板１１４は、例えば二酸化ケイ素などのシリコンであってもよいか、又はシリコンを含んでもよいが、更なる実施形態では他の材料であってもよいか、又はそれを含んでもよい。パッシベーション層１１６は、ダイ１０２の表面の上に形成されてもよい。パッシベーション層１１６は、例えば二酸化ケイ素であってもよいが、更なる実施形態では他の材料で形成されてもよい。このような追加の材料としては、窒化ケイ素、炭窒化ケイ素、又は他の材料が挙げられ得る。
【0013】
メモリセルアレイ１１０は、各要素が個々にアクセス可能である複数のメモリ素子を含むように構成されていてもよい。非限定的な例として、メモリセルアレイ１１０は、直列に接続されたメモリ素子を含むＮＡＮＤ構成（ＮＡＮＤメモリ）のフラッシュメモリシステムであってもよい。メモリセルアレイ１１０は、いわゆるＢｉＣＳを含む２次元（２Ｄ）、又は３次元（３Ｄ）メモリセルアレイであり得る。ここで、１つのＮＡＮＤ構成の更なる詳細を、図４の斜視図を参照して説明する。他のメモリ構成が提供され得ることが理解される。
【0014】
図４は、垂直ＮＡＮＤストリングとして配置される複数の不揮発性メモリセルを含む、メモリセルアレイ１１０を備え得るモノリシック３次元メモリセルアレイの例示的な一実施形態の一部の斜視図である。図４に示すメモリアレイ１１０は、メモリ素子が複数のメモリデバイスレベルを占有するように配置され、それによって、３次元の、すなわち、ｘ、ｙ、及びｚ方向の、構造を形成し、半導体ダイ１０２の主平面１０４に対し、ｚ方向は実質的に垂直であり、ｘ及びｙ方向は実質的に平行である。
【0015】
図４に示すメモリセルアレイ１１０の部分は、２つの平面１２０、１２２に分割される。次いで、各平面をｎ個のブロック（ＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３、．．．、ＢＫｎ）に分割する。一実施例では、各平面は、約２０００個のブロックを有し得る。しかしながら、異なる数のブロック及び平面を、異なる実施形態で使用することができる。ブロックは、共通のワード線のセットを共有する、接続されたメモリセルの群を表し得る。実施形態では、第１のブロックＢＫ０は、ダイボンドパッド１０８を含むダイ１０２の端部に最も近くてもよい。各平面１２０、１２２は、同一であってもよい。第１及び第２の平面内のブロックは、ｙ軸に沿って配置されてもよく、各ブロックは、ｙ軸に垂直なｘ－ｚ平面内に存在する境界を有してもよい。
【0016】
図４は、ＮＡＮＤストリング１２４の垂直列（平面１２０、１２２のＢＫ０の破線で示される垂直列の１並び）を表す複数の円を更に示す。垂直列のそれぞれは、複数の選択トランジスタ及び複数のメモリセルを含む。図４は、メモリセルアレイ１１０の一部分のみを示し、各平面１２０、１２２は、示されているよりも多くのＮＡＮＤストリング１２４の垂直列を含み得る。図４は、各平面１２０、１２２に１組の電気トレース１３０を更に示しており、この電気トレース１３０は、例えば、ブロックのそれぞれにおいて垂直ＮＡＮＤストリング１２４の上方に配置され、垂直ＮＡＮＤストリング１２４に電気的に接続されたビット線であってもよい。示されているより多くの電気トレース１３０が存在してもよい。
【0017】
メモリセルアレイ１１０は、既知の追加の構成要素を含んでもよい。メモリセルアレイ１１０の特定の構成が図４に示されているが、メモリセルアレイ１１０のメモリ素子は、更なる実施形態では他の構成を有してもよい。例えば、メモリセルアレイ１１０は、例えば、ＮＯＲメモリセルアレイのように、各要素が個別にアクセス可能であるように構成され得る。ＮＡＮＤ及びＮＯＲメモリ構成は例示的であり、メモリ素子は、別の方法で構成され得る。
【0018】
工程２０４において、メモリセルアレイ１１０の形成後又は形成中に、半導体ダイ１０２の基板１１４内に内部電気接続部が形成されてもよい。内部電気接続部は、基板１１４の層を通って連続的に形成された金属相互接続１２６及びビア１２８の複数の層を含み得る。当該技術分野において既知であるように、金属相互接続１２６、ビア１２８、及び基板１１４は、フォトリソグラフィプロセス及び薄膜堆積プロセスを使用して、一度に層を形成することができる。フォトリソグラフィプロセスは、例えば、パターン定義、プラズマ、化学エッチング、又はドライエッチング及び研磨を含んでもよい。薄膜堆積プロセスは、例えば、スパッタリング及び／又は化学蒸着を含んでもよい。金属相互接続１２６は、当該技術分野において既知であるように、例えば銅及び銅合金を含む様々な導電性金属から形成されてもよく、ビア１２８は、当該技術分野において既知であるように、例えばタングステン、銅及び銅合金を含む様々な導電性金属で裏打ち及び／又は充填されてもよい。
【0019】
工程２０８では、図２及び図３に示すように、ボンドパッド１０８を半導体ダイ１０２の主平面１０４上に形成することができる。メモリセルアレイ１１０は、金属相互接続１２６及びビア１２８によってボンドパッド１０８に電気的に接続されてもよい。図２及び図３に示される金属相互接続１２６、ビア１２８、及びボンドパッド１０８の数及び位置は、単なる例としてであり、更なる実施形態では異なり得る。例えば、各ダイ１０２は、更なる実施形態に示されるよりも多くの金属相互接続１２６、ビア１２８、及びボンドパッド１０８を含んでもよく、ボンドパッド１０８の様々な他のパターンを含んでもよい。
【0020】
「背景技術」の項に記載されているように、半導体ダイ１０２は、従来、標準的なサイズで形成されており、時として、より小さいカスタマイズされた寸法の半導体ダイ１０２を形成することが望ましい場合がある。本技術の態様によれば、半導体ダイ１０２を、ｙ軸に垂直な平面で破断して（図３及び図４）、そのようなカスタマイズされた半導体ダイ１０２を形成することができる。具体的には、半導体ダイ１０２を破断して、各半導体ダイ１０２から部分メモリセルアレイ１１０などの集積回路の一部分を折り取ることができる。以下に説明するように半導体ダイ１０２の破断は、本明細書において破断した半導体ダイ１０２’及び破断部分１３２と称されるものをもたらす。破断した半導体ダイ１０２’は、（半導体ダイ１０２よりも少ないメモリ容量を有するが）動作可能な半導体ダイである。破断した部分１３２は、以下に説明するように、破断した半導体ダイ１０２’がウェハ１００からダイシングされるときに廃棄され得る。
【0021】
工程２１２では、半導体ウェハ１００は、例えば図５に示されるようにスクライブライン１４０でスコアリングされてもよい。実施形態では、スクライブライン１４０は、ウェハ１００上に並んでいる半導体ダイにおいて、それぞれの半導体ダイ１０２の一部分を通過して互いに並行であってもよい。実施形態では、スクライブライン１４０は、半導体ダイの各並びの幅寸法ｗに沿って同じ位置を通過して、ウェハ１００内の各破断した半導体ダイ１０２’の同じ幅ｗ’を提供してもよい。破断した半導体ダイ１０２’の寸法ｗ’は、実施形態において異なり得るが、例えば、元の完全ダイ１０２の幅寸法ｗの５０％～９５％であってもよい。
【0022】
図６の断面図に示されるように、スクライブライン１４０は、第２の平面１０６内に形成されてもよく、その一方で、アクティブな第１の主面１０４は支持テーブル上に支持される。スクライブライン１４０が作製されている間にウェハ１００を支持するための支持テーブルの一例を図１６～図１７に関して以下に説明する。スクライブライン１４０は、例えばダイヤモンド刃、レーザー、プラズマ切断装置、又はウォータージェットを含む様々な技術を使用して形成されてもよいが、他の技術が想到される。
【0023】
工程２１４において、ウェハはスクライブライン１４０に沿って応力がかけられ、図７の断面図及び図８の斜視図で示されるように、ウェハ１００を完全に通ってスクライブライン１４０によって開始された切断を伝播することができる。スクライブライン１４０に沿ってウェハに応力をかけ、ウェハを破断するための固定具の一例を、図１８に関して以下に説明する。ウェハ１００の結晶性組成物のために、ウェハの応力は、スクライブライン１４０からの平面切断１４２を伝播し、この切断は、第２の主面１０６から第１の主面１０４まで完全に平面方向にウェハを通って進行することになる。図８に示されるように、この切断は、メモリセルアレイ１１０及びウェハの全厚を通る｛１，０，０｝結晶面（すなわち、ｘ－ｚ平面）を通って自然に伝播して、各半導体ダイ１０２の部分１３２を破断することになる。
【0024】
図７及び図８に示されるように、破断した部分１３２は、メモリセルアレイ１１０の破断した部分を含んでもよい。｛１，０，０｝結晶面に沿ってウェハ１００が破断される自然な傾向は、ブロック（ＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３、．．．，ＢＫｎ）もまた、｛１，０，０｝結晶面に沿って配向及び分割されるという利点をもたらす。したがって、ダイ１０２の破断は、ブロックの１つを通っているか、又はブロックの組の間の境界にあることになる。その結果、電気トレース１３０に沿った電圧は、切断１４２の直前のブロック内（例えば、ブロックＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３など、ダイボンドパッド１０８に最も近い）のＮＡＮＤストリングとの間で影響を受けないままになる。したがって、平面切断１４２によるダイ１０２の破断は、破断したダイ１０２’内に残るブロックに関して通常の読取／書込動作に影響を与えない。破断した部分１３２内の切断１４２の後ろのブロック（例えば、ブロックＢＫｎなど）は、破断したダイ１０２’内のブロックの動作に影響を与えずにダイ１０２から有効に切断される。実施形態では、平面切断１４２に隣接する１つ又は２つ以上のブロックは、これらのブロックで読取／書込動作が実行されないようにガードバンドとして指定されてもよい。
【0025】
ウェハ１００は、様々な方法により、スクライブライン１４０に沿って応力を受けて、平面切断１４２を伝播してもよい。ウェハ１００は、例えば、図１８に関して後述される固定具１８６を使用して応力を受け、破断されてもよい。代替的に又は追加的に、ウェハを冷却して、電気トレース１３０の展性を低減しつつ、破断プロセス中に切断に至る熱力学的応力をウェハ内に生成することによって、ウェハ１００に応力を与えてもよい。更なる実施形態では、伸長してウェハに応力を与えることができる接着テープ上に、ウェハを配置してもよい。更なる実施形態では、スクライブライン１４０の形成だけで、平面切断１４２が表面１０６から表面１０４までウェハの全厚を通って伝播することを可能にするのに十分な応力であり得る。
【0026】
平面切断１４２に沿ってダイ１０２が破断されるとき、電気トレース１３０（又は他の電気トレース）のうちの１つ又は２つ以上がきれいに切断されないことが起こり得る。そのようなトレースは、例えば、破断工程中に断線する前に伸長した状態になり得る。この例では、これらの電気トレースのうちの１つ又は２つ以上が電気的に共に短絡することが起こり得る。例えば、図９は、平面切断１４２できれいに切断されない電気トレース１３０を有する破断した半導体ダイ１０２’のメモリセルアレイ１１０の一部の上面図を示す。この例における２つのそのようなトレース１３０ａ及び１３０ｂは、共に短絡して示される。本技術の更なる態様によれば、これらの電気的短絡を除去する、又は「ポッピング」することができる。
【0027】
短絡された電気トレース１３０は、様々な方法によってポッピングされてもよい。一実施形態において、短絡された電気トレースは、電気的にポッピングされ得る。例えば、電流は、電気トレース１３０に印加されてもよく、隣接するトレース１３０を異なる電圧にバイアスする。トレース１３０の切断端部は、トレース１３０の無傷部分よりも薄くなる可能性があり、トレース１３０ａ及び１３０ｂなどの任意の短絡されたトレース間の電気的接続が不十分である可能性が高い。したがって、電流は電気的短絡において良好に導通せず、短絡された電気トレースにわたって電流が提供されると、エネルギーは熱の形態で短絡に集中することになる。結果として、局所加熱の任意の電気的短絡にて領域１４６が得られる。これらの局所加熱の領域は、電圧差に基づいて電気的短絡を酸化する。電気的短絡は、電流の印加時に酸化及び開放する電気ヒューズを効果的に形成するであろう。図１０は、電流がトレース１３０ａ及び１３０ｂを通過した後に、図９の電気的短絡がポッピングされていることを示す。
【0028】
任意の電気的短絡をポッピングするための電気トレース１３０への電流は、例えば、一連の書込／消去動作において印加され得る。例えば、トレース１３０がビット線である場合、ソースを接地している間にプログラムされた代替のＮＡＮＤストリング、及びプログラムされていない代替のＮＡＮＤストリングを残して電流を印加することができる。ブロックのワード線をより低い電圧にオンしている間に、ブロックのビット線に高電圧を印加して、代替のビット線を接地することができる。
【0029】
電気トレースは、更なる実施形態では電流以外の方法によってポッピングされてもよい。１つのこのような更なる実施形態では、電気的短絡は化学的にポッピングされてもよい。例えば、任意の電気的短絡が化学的にエッチングされてもよい。
【0030】
電気的短絡のポッピング後、破断した半導体ダイ１０２’の動作を、例えば、読取／書込動作又は電気的バーンインを用いて、工程２２０で電気的に試験することができる。電気的試験工程２２０は、更なる実施形態では、電気的短絡ポッピング工程２１６と組み合わされてもよい。
【0031】
実施形態では、ウェハ１００内の半導体ダイ１０２は、ウェハ１００が全厚（例えば、７６０μｍ）で、上記のように破断される。それぞれのダイ１０２を破断した後、個々の断片（破断したダイ１０２’及び破断部分１３２）は、一緒に保持されてもよく、ないしは別の方法でウェハ１００に再組み立てされてもよい。その後、第１の主面１０４がチャック又は他の支持面上に支持されている状態で、第２の主面１０６は、図１１に示されるように、工程２２４でバック研削プロセスを受けることができる。実施形態では、ウェハ１００は、バック研削プロセスにおいて２５μｍまで薄化されてもよいが、最終寸法は、更なる実施形態におけるものよりも薄くても、厚くてもよい。更なる実施形態では、ウェハ１００は、工程２２４でバック研削プロセス後に上述したように破断され得ることが企図される。
【0032】
工程２２６では、完成した破断したダイ１０２’は、図１２に示すように、ウェハ１００からダイシングされてもよく、破断部分１３２は廃棄されてもよい。実施形態では、ウェハ１００は、ダイシングテープ上に支持され、次いで、例えば、上述のスコアリング方法及び伝播方法を使用してダイシングされてもよい。更なる実施形態では、ウェハ１００は、ウェハ１００の最終全厚を貫通する鋸又はレーザーを使用してダイシングされてもよい。更なる実施形態では、各半導体ダイ１０２の輪郭の周りのダイシング工程２２６は、半導体ダイ１０２のそれぞれを破断するために、上記のスコアリング工程２１２及び伝播工程２１４と同時にかつ同じプロセスで実行されてもよい。このような実施形態では、破断した半導体ダイ１０２’は、同じプロセスで破断及びダイシングされるであろう。
【0033】
ダイシング後、破断したダイ１０２’は、図１３に示すように、工程２２８で半導体デバイス１５０に積層され、パッケージ化されてもよい。破断したダイ１０２’（灰色の陰影で示される）は、各ダイ上のボンドパッド１０８が覆われていない状態で、階段状オフセット構成で基板１５２上に取り付けられてもよい。その後、破断したダイ１０２’は、既知のワイヤボンディングプロセスでボンドワイヤ１５４を使用して、互いに、及び基板１５２にワイヤボンディングすることができる。破断したダイ１０２’は、例えばシリコン貫通ビア（ＴＳＶ）を使用するなど、更なる実施形態における他の方法により、互いに、及び基板１５２に電気的に結合することができる。
【0034】
破断したダイ１０２’及び電気的接続は、工程２３２で成形コンパウンド１５６内に封入されて、完成した半導体デバイス１５０を形成することができる。半導体デバイス１５０は、４つの破断したダイ１０２’を含むものとして示されているが、デバイス１５０は、例えば１、２、８、１６、３２、６４又は他の数のダイを含む、他の数の破断したダイ１０２’を含んでもよいことが理解される。はんだボール１５８は、工程２３４において基板１５２の底面上に任意選択的に設けられて、半導体デバイス１５０をプリント回路基板などのホストデバイスに接続することを可能にし得る。
【0035】
図１３は、完全に破断したダイ１０２’から構成された半導体デバイス１５０を示す。更なる実施形態では、破断したダイ１０２’は、標準サイズのダイ１０２と一緒に混合されてもよい。２つの例を図１４及び図１５に示す。図１４は、多数の標準サイズの半導体ダイ１０２を含む半導体デバイス１６０を示す。デバイス１６０などの半導体パッケージは、典型的には、標準サイズのパッケージ、例えばマイクロＳＤフォームファクタなどで提供される。図１４において、標準サイズのダイの積層体の最上部の別の標準サイズのオフセット半導体ダイ１０２の提供により、半導体デバイス１６０のフットプリントの外側に延在する場合がある。したがって、半導体デバイス１６０の必要なフットプリント内にとどまりつつ、追加の破断したダイ１０２’（灰色の陰影で示される）を、標準サイズのダイの積層体の最上部に、代わりに追加することができる。
【0036】
図１３の半導体デバイス１５０のように、図１４の半導体デバイス１６０の半導体ダイ１０２、１０２’は、各ダイ上のボンドパッド１０８が覆われていない状態で階段状オフセット構成で基板１６２上に取り付けられてもよい。その後、標準ダイ１０２及び破断したダイ１０２’は、既知のワイヤボンディングプロセスでボンドワイヤ１６４を使用して、互いに、及び基板１６２にワイヤボンディングすることができる。上記のように、ダイ１０２、１０２’は、例えばＴＳＶを使用するなど、更なる実施形態における他の方法によって、互いに、及び基板１６２に結合されてもよい。成形コンパウンド１６６は、ダイ１０２、１０２’及び電気接続部の周囲に設けられて、完成した半導体デバイス１６０を形成することができる。半導体デバイス１６０内の標準的な半導体ダイ１０２及び破断したダイ１０２’の数は、単なる例として示されており、更なる実施形態では、より多くの若しくはより少ない標準ダイ１０２及び／又はより多くの若しくはより少ない破断したダイ１０２’が存在し得る。
【0037】
図１５に示す半導体デバイス１７０は、標準的な半導体ダイ１０２と、標準サイズのパッケージ内で第１及び第２の向かい合って階段方向に積層された破断した半導体ダイ１０２’（灰色の陰影で示される）の両方を含む。半導体デバイス１７０は、基板１７２上に取り付けられた、ボンドワイヤ１７４を使用して一緒にワイヤボンディングされた、多数のダイ１０２、１０２’を含み得る。デバイス１７０は、成形コンパウンド１７６内に封入されてもよい。示される実施形態では、積層体の中央での破断したダイ１０２’の使用は、例えばマイクロＳＤフォームファクタなどの標準サイズのパッケージ内で、ダイの全て（この例では１６）が互いの上にオフセット積層されることを可能にする。この実施形態の破断したダイ１０２’は、示されるように、積層体の中央、積層体の底部及び／又は積層体の上部に、提供されて、ダイの全てが標準サイズのパッケージ内に収まることを可能にし得る。
【0038】
半導体デバイス１７０内の標準的な半導体ダイ１０２及び破断したダイ１０２’の数は、単なる例として示されており、更なる実施形態では、より多くの若しくはより少ない標準ダイ１０２及び／又はより多くの若しくはより少ない破断したダイ１０２’が存在し得る。ダイ１０２、１０２’は、例えばＴＳＶを使用すること、又はダイが第１の方向に階段を付けることから第２の、反対方向へ切り替わる境界でインタポーザを使用することを含む、他の方法によって、互いに、及び基板１７２と電気的に接続されてもよい。
【0039】
上記のように、半導体ウェハ１００は、工程２１２においてスクライブライン１４０でスコアリングされてもよい。図１６及び図１７は、スクライブライン１４０を形成するために一例で使用され得るテーブル１８０の上面図である。ウェハ１００は、図１６に示すように、第１の主面１０４が上向きに向いている状態で、テーブル１８０上の拘束具（図示せず）によって固定位置に取り付けられてもよい。次いで、上縁部基準軸１８２（ダイ１０２のいくつかの並びについて示される）を使用して、半導体ダイ１０２の各並びの上縁部に留意することができる。スクライブライン基準軸１８４（ダイ１０２のいくつかの並びについて示される）を使用して、スクライブライン１４０が形成される上縁部からの距離に留意することができる。基準軸１８２及び１８４は、物理的マーカー、コンピュータメモリに記憶された又は他の方法による光学ビームで、テーブル１８０上に示されてもよい。
【0040】
言及された基準軸を用いて、次にウェハ１００を、第２の主面１０６を上向きに向けて反転させることができる。ウェハ１００は、例えば、ウェハ１００内のノッチ１８５を基準点として使用して、図１６と同じ向きで固定することができる。次いで、第２の主面１０６は、半導体ダイ１０２の各並びのスクライブライン基準軸１８４と一致してスクライブライン１４０でスコアリングされてもよい。上述のように、スクライブライン１４０は、例えば、スクライブライン基準軸１８４でウェハ１００の表面にわたって自動的に引かれ得るブレードを使用して形成されてもよい。スクライブライン１４０は、代替的に、スクライブライン基準軸１８４のそれぞれにおいて直線縁部を整列させ、直線縁部にわたって引かれたブレードを使用してウェハ１００をスコアリングすることによって、手動で形成されてもよい。スクライブライン１４０は、更なる実施形態における他の方法によって、第１の主面１０４内の半導体ダイの縁部に対する第２の主面１０６上のそれらの適切な位置に形成されてもよい。
【0041】
上述のように、ウェハ１００は、工程２１４においてスクライブライン１４０で応力を受け、破断されてもよい。図１８は、本技術の一実施形態により、ウェハ１００に応力を与え、破断するための固定具１８６の斜視図である。固定具１８６は、軸Ａに平坦な平面及びヒンジ（図示せず）を有するベースプレート１８８を含む。ヒンジは、縁部１９０が軸Ａを中心にしてベースプレート１８８に対して時計回り及び／又は反時計回りに回転することができるように、縁部１９０をベースプレート１８８に回転可能に取り付ける。縁部１９０がベースプレート１８８と接触するシーム１９２が形成される。
【0042】
固定具１８６は、ベースプレート１８８の平坦な平面に面する平坦な平面を有するトッププレート１９６を更に含んでもよい。トッププレート１９６は、トッププレート１９６がベースプレート１８８に向かって又はベースプレート１８８から離れて移動できるように、トッププレートの孔内に嵌合するベースプレート上のピンによってベースプレート１８８に締結されてもよい。トッププレート１９６は、更なる実施形態では、他の方法によってベースプレート１８８に移動可能に締結されてもよい。
【0043】
スクライブライン１４０でウェハ１００を破断するために、ウェハを、ウェハ１００の第２の主面１０６が上方に面して（トッププレート１９６に向かって）、ベースプレート１８８とトッププレート１９６との間に挿入することができる。縁部１９０は、ウェハ１００の縁部を固定するためのリップ１９４を含んでもよい。トッププレート１９６は、縁部１９６ａとリップ１９４との間に空間を形成するためにシーム１９２から離間された縁部１９６ａを備える。
【0044】
ウェハ１００は、スクライブライン１４０がシーム１９２と平行であり、シーム１９２の上に位置合わせされるように配置される。ウェハ１００は、ウェハノッチ１８５内の多数の穴１９９のうちの１つの内部に嵌合するピン１９８によって、その位置に固定されてもよい。また、破断プロセス中のウェハ１００の移動を防止するために、トッププレート１９６に軽い圧力を加えてもよい。次に、縁部１９０を軸Ａの周りで回転させて、位置合わせされたスクライブライン１４０でウェハに応力を与え、破断することができる。記載されるように、実施形態では、縁部１９０は時計回り、反時計回り、又は時計回り及び反時計回りの両方に回転してもよい。
【0045】
ウェハ１００の一片が破断すると、破断した断片をリップ１９４内から取り除くことができ、ウェハを矢印Ｂの方向に移動させて、次のスクライブライン１４０をシーム１９２と位置合わせし、プロセスを繰り返すことができる。シーム１９２を用いてウェハ１００の本当に最初のスクライブライン１４０を位置合わせするために、より多くのスペースが必要とされることが考えられる。したがって、リップ１９４は、更なる実施形態において、縁部部分１９０上の２つ以上の位置に固定されてもよい。上述のように、ウェハ１００がスクライブライン１４０のそれぞれで破断されると、ウェハは、例えば、ダイシングテープ上で、バック研削、ダイシング、及び更なる加工のために、ウェハの元の輪郭に再組み立てすることができる。ウェハは、更なる実施形態では、他の固定具を使用して、また他の方法によって、破断され得ることが理解される。
【0046】
上記のように、半導体ウェハ１００は、破断工程２１４のために冷却されてもよい。具体的には、室温でのメモリセルアレイ１１０内の電気トレースの展性を考慮すると、ウェハ１００及びメモリダイ１０２を室温で破断することにより、ウェハ１００内のダイ１０２が破断されるときに、きれいに切断されない電気トレースをもたらし得る。本技術は、ウェハ１００を室温で破断することによって生じ得る任意の電気的短絡をポッピングするための上記のようなポッピング方法を提供する。しかしながら、更なる実施形態では、ウェハは、破断の前に冷却されてもよい。本技術の態様によれば、破断前のウェハの冷却は、破断線に沿った電気トレースのよりきれいな断線をもたらす。
【0047】
一実施形態では、ウェハ１００は、－４０°Ｆでドライアイス浴にウェハを浸漬することによって冷却され得る。他の温度が想到される。ウェハは、ドライアイス浴中に浸漬される際に、例えばポリエチレン袋などの保護エンクロージャ内に封入されてもよいが、保護エンクロージャは、更なる実施形態では省略されてもよい。ウェハ１００は、例えば、（保護エンクロージャの有無にかかわらず）液体窒素中にウェハ１００を浸漬するなど、他の手段によって冷却されてもよい。
【0048】
ウェハ１００を冷却することにより、メモリセルアレイ１１０の電気トレース１３０は展性が低くなる。したがって、ウェハ１００が平面切断１４２に沿って破断すると、トレース１３０はよりきれいに断線する。ウェハを冷却すると、電気トレース１３０のきれいな断線を提供することができるが、上記の電気的短絡をポッピングする方法は、破断前にウェハを冷却する方法と共に使用され得ることが考えられる。ウェハ１００は、冷却され、その後、上述のように固定具１８６内で破断され得る。あるいは、ウェハ１００を冷却することにより、ウェハ１００が固定具１８６を必要とせずにスクライブライン１４０で破断することができるように平面切断１４２の伝播を促進する熱力学的応力をウェハ１００内に発生させてもよい。
【0049】
上記の実施形態では、各半導体ダイ１０２から破断した集積回路は、メモリセルアレイ１１０の一部である。しかしながら、更なる実施形態では、各半導体ダイから破断される集積回路は、他の種類の集積回路であってもよいことが理解される。このような追加のタイプの集積回路としては、例えば、制御論理集積回路、ランダムアクセスメモリ集積回路、及び他の種類の集積回路を挙げることができる。
【0050】
本技術は、少なくとも例えば、未分割の元の半導体ダイ１０２のいくつかの所定の、かつカスタマイズ可能な分割サイズの、破断した半導体ダイ１０２’が提供されるという利点を提供する。転じて、破断した半導体ダイ１０２’は、未分割の元の半導体ダイ１０２のメモリセルアレイのいくつかの所定の、かつカスタマイズ可能な断片であるメモリセルなどの集積回路を有し得る。カスタマイズされ、縮小したサイズの破断した半導体ダイの提供は、所定のフォームファクタ及び／又はフットプリントを有するパッケージ内に、より多くの半導体ダイをオフセット積層させることを可能にする。
【0051】
本技術の一例は、基板と、基板内のダイボンドパッドと、を含む半導体ダイに関する。ダイボンドパッドは、半導体ダイとの間で電気信号を伝達するように構成されている。半導体ダイは、基板内に集積回路を更に含み、集積回路はダイボンドパッドに電気的に結合されている。この例では、半導体ダイは、半導体ダイの元のサイズよりも小さいサイズに破断される。
【0052】
本技術の別の例は、第１及び第２の半導体ダイを含む半導体デバイスに関する。第１の半導体ダイは、第１の基板と、第１の基板内のダイボンドパッドの第１の群とを含む。第１の群のダイボンドパッドは、第１の半導体ダイとの間で電気信号を伝達するように構成されている。第１の半導体ダイは、第１の基板内に第１の集積回路を更に含み、第１の集積回路は、第１の群のダイボンドパッドに電気的に結合されている。第２の半導体ダイは、第２の基板と、第２の基板内のダイボンドパッドの第２の群とを含む。第２の群のダイボンドパッドは、第２の半導体ダイとの間で電気信号を伝達するように構成されている。第２の半導体ダイは、第２の基板内に第２の集積回路を更に含み、第２の集積回路は、第２の群のダイボンドパッドに電気的に結合されている。この例では、第２の半導体ダイは、第２の半導体ダイの元のサイズよりも小さいサイズ、及び第１の半導体ダイよりも小さいサイズに破断される。
【0053】
本技術の更なる例は、基板と、基板内のダイボンドパッドとを含む半導体ダイに関する。ダイボンドパッドは、半導体ダイとの間で電気信号を伝達するように構成されている。半導体ダイは、基板内にメモリセルアレイを更に含み、メモリセルアレイは、ダイボンドパッドに電気的に結合されたビット線を含む。この例では、半導体ダイは、半導体ダイの元のサイズよりも小さいサイズに破断される。本実施例の半導体ダイは、半導体ダイの破断時に互いに接触するビット線間の電気的短絡をクリアするための手段を更に含む。
【0054】
前述の詳細な説明は、例示及び説明の目的のために提示したものである。前述の詳細な説明は、網羅的であること、又は開示した正確な形態に限定することを意図したものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明した実施形態は、提案した本発明の原理及びその実際の用途を最良に説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、本発明を最良に利用することを可能にする。本発明の範囲は、本明細書に添付の請求項によって定義されることが意図されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】