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特許7076462シフトレジスタユニット、ゲート駆動回路及び駆動方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-05-19
(45)【発行日】2022-05-27
(54)【発明の名称】シフトレジスタユニット、ゲート駆動回路及び駆動方法
(51)【国際特許分類】
   G11C 19/28 20060101AFI20220520BHJP
   G09G 3/20 20060101ALI20220520BHJP
   G09G 3/36 20060101ALI20220520BHJP
【FI】
G11C19/28 230
G09G3/20 622E
G09G3/20 670J
G09G3/36
【請求項の数】 10
(21)【出願番号】P 2019547649
(86)(22)【出願日】2017-09-15
(65)【公表番号】
(43)【公表日】2020-05-21
(86)【国際出願番号】 CN2017101848
(87)【国際公開番号】W WO2018171133
(87)【国際公開日】2018-09-27
【審査請求日】2020-08-21
(31)【優先権主張番号】201710166678.0
(32)【優先日】2017-03-20
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】BOE TECHNOLOGY GROUP CO.,LTD.
【住所又は居所原語表記】No.10 Jiuxianqiao Rd.,Chaoyang District,Beijing 100015,CHINA
(73)【特許権者】
【識別番号】512282165
【氏名又は名称】合肥▲シン▼晟光▲電▼科技有限公司
【氏名又は名称原語表記】HEFEI XINSHENG OPTOELECTRONICS TECHNOLOGY CO.,LTD.
【住所又は居所原語表記】Xinzhan Industrial Park,Hefei,Anhui,230012,P.R.CHINA
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】李 蒙
(72)【発明者】
【氏名】李 永▲謙▼
(72)【発明者】
【氏名】徐 攀
(72)【発明者】
【氏名】▲張▼ ▲ミャオ▼
【審査官】堀田 和義
(56)【参考文献】
【文献】国際公開第2016/161768(WO,A1)
【文献】中国特許出願公開第104978922(CN,A)
【文献】中国実用新案第205564249(CN,U)
(58)【調査した分野】(Int.Cl.,DB名)
G11C 19/28
G09G 3/20
G09G 3/36
(57)【特許請求の範囲】
【請求項1】
入力端子、第1クロック信号端子、プルアップノード及びプルダウンノードの間に接続されており、入力端子に入力される入力信号と第1クロック信号端子に入力される第1クロック信号との制御のもと、プルアップノードを充電すると共にプルダウンノードをリセットさせるように構成される入力モジュール(101)と、
プルアップノード、第2クロック信号端子および出力端子の間に接続されており、プルアップノードのレベルの制御のもと、第2クロック信号端子に入力される第2クロック信号を出力端子に出力するように構成される出力モジュール(102)と、
プルダウンノードと出力端子の間に接続されており、プルダウンノードのレベルの制御のもと、出力端子をリセットさせるように構成される出力リセットモジュール(103)と、
プルアップノードと第2クロック信号端子の間に接続されており、第2クロック信号端子に入力される第2クロック信号により、プルアップノードの高レベルを維持させるように構成される第1コンデンサ(C1)と、
プルダウンノードと第1電圧入力端子の間に接続されており、1つのフレームスキャンが終了した後のブランキング期間に、第1電圧入力端子に入力される逆バイアス電圧により、プルダウンノードのレベルを低下させる第2コンデンサ(C2)と、を含むシフトレジスタユニット。
【請求項2】
リセット端子とプルダウンノードの間に接続されており、リセット端子に入力されるリセット信号の制御のもと、プルダウンノードを充電するように構成されるプルダウンノード制御モジュール(104)をさらに含む請求項1に記載のシフトレジスタユニット。
【請求項3】
入力モジュール(101)は、
制御極が第1クロック信号端子に接続され、入力極が入力端子に接続され、出力極がプルアップノードに接続される第1トランジスタ(T1)と、
制御極がプルアップノードに接続され、入力極が第2電圧入力端子に接続され、出力極がプルダウンノードに接続される第2トランジスタ(T2)と、を含む請求項1または2に記載のシフトレジスタユニット。
【請求項4】
出力モジュール(102)は、
制御極がプルアップノードに接続され、入力極が第2クロック信号端子に接続され、出力極が出力端子に接続される第3トランジスタ(T3)と、
プルアップノードと出力端子の間に接続される第3コンデンサ(C3)と、を含む請求項1~のいずれか一項に記載のシフトレジスタユニット。
【請求項5】
出力リセットモジュール(103)は、
制御極がプルダウンノードに接続され、入力極が第2電圧入力端子に接続され、出力極が出力端子に接続される第4トランジスタ(T4)を含む請求項1~のいずれか一項に記載のシフトレジスタユニット。
【請求項6】
プルダウンノード制御モジュール(104)は、
制御極と入力極がリセット端子に接続され、出力極がプルダウンノードに接続される第5トランジスタ(T5)を含む請求項2に記載のシフトレジスタユニット。
【請求項7】
請求項1~のいずれか一項に記載のシフトレジスタユニットを複数カスケードして含むゲート駆動回路であって、各段のシフトレジスタユニットの出力端子は対応する1つのゲート線に接続され、
1段目のシフトレジスタユニットの出力端子は2段目のシフトレジスタユニットの入力端子に接続され、最終段のシフトレジスタユニットの出力端子は後ろから2段目のシフトレジスタユニットのリセット端子に接続され、1段目のシフトレジスタユニット以外、各段のシフトレジスタユニットの出力端子は前段のシフトレジスタユニットのリセット端子に更に接続され、最終段のシフトレジスタユニット以外、各段のシフトレジスタユニットの出力端子は次段のシフトレジスタユニットの入力端子に接続され、
N段目のシフトレジスタユニットの第1クロック信号端子と第2クロック信号端子にそれぞれ第1クロック信号と第2クロック信号が入力され、N+1段目のシフトレジスタユニットの第1クロック信号端子と第2クロック信号端子にそれぞれ第2クロック信号と第1クロック信号が入力され、
第1クロック信号と第2クロック信号の周期は同一で、かつシーケンスは逆であるゲート駆動回路。
【請求項8】
入力端子に入力信号が入力され、第1クロック信号端子に第1クロック信号が入力されることにより、プルアップノードが第1高レベルまで充電されると共に、プルダウンノードがリセットされるステップと、
第2クロック信号端子に第2クロック信号が入力されて、出力端子が第2クロック信号を出力し、コンデンサブートストラッピング効果により、プルアップノードのレベルを第1高レベルから第2高レベルまで向上させ、第1コンデンサ(C1)が、第2クロック信号端子に入力される第2クロック信号によりプルアップノードの第2高レベルを維持させるステップと、を含む
請求項1に記載のシフトレジスタユニットにおける駆動方法。
【請求項9】
前記シフトレジスタユニットは、リセット端子とプルダウンノードの間に接続されるプルダウンノード制御モジュール(104)をさらに含み、
リセット端子にリセット信号が入力されて、プルダウンノードを高レベルまで充電させることにより、出力端子のレベルをリセットさせるステップを含む請求項に記載の駆動方法。
【請求項10】
前記シフトレジスタユニットは、プルダウンノードと第1電圧入力端子の間に接続される第2コンデンサ(C2)をさらに含み、
1つのフレームスキャンが終了した後のブランキング期間に、第2コンデンサ(C2)は、第1電圧入力端子に入力される逆バイアス電圧により、プルダウンノードのレベルを低下させるステップを含む
請求項又はに記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【0001】
本公開は、表示技術分野に関し、具体的にはシフトレジスタユニット、当該シフトレジスタユニットを含むゲート駆動回路、及び当該シフトレジスタユニットにおける駆動方法に関する。
【背景技術】
【0002】
表示技術分野において、液晶ディスプレイは現在よく使われるフラットパネルディスプレイである。液晶ディスプレイの画素アレイは通常、交差する複数行のゲート線と複数列のデータ線を含む。ここで、ゲート線に対する駆動は、液晶ディスプレイの外部に集積回路を接続することによって完成できる。近年、アモルファスシリコン薄膜技術の不断なる発展に伴って、ゲート線を駆動するために、ゲート駆動回路を薄膜トランジスタアレイ基板において直接に作成してGOA(Gate driver On Array)回路を構成してもよい。GOA回路が直接に液晶ディスプレイの周囲に作成されることができるので、製造プロセスが簡略化され、製品コストが低減され、液晶ディスプレイの集積度が向上されたことにより、液晶ディスプレイは更なる薄型化になる傾向がある。
【0003】
既存のゲート駆動回路の設計は複雑であり、通常は多数のクロック信号及び多数の薄膜トランジスタを採用するので、回路の消費電力が大きく、ノイズも大きい。また、既存のゲート駆動回路では、1つのフレームスキャンにおいて、回路出力端子は高レベルを出力した後に低レベルを維持する。よって、プルダウンノードは、出力端子に接続される薄膜トランジスタをオンにするように、常に高いポジティブレベルを維持する必要がある。従って、出力端子のレベルを低下させる。このように、薄膜トランジスタゲートが高いポジティブレベルを維持すると、薄膜トランジスタの閾値電圧を容易にシフトさせてしまい、液晶パネルの通常の表示に深刻な影響を与える。
【発明の概要】
【課題を解決するための手段】
【0004】
上記の課題に対して、本公開は、シフトレジスタユニット、当該シフトレジスタユニットを含むゲート駆動回路、及び当該シフトレジスタユニットにおける駆動方法を提案する。当該シフトレジスタユニットの構成は簡単であり、全振幅出力を有し、低消費電力で、ノイズも小さくて、出力端子と接続される薄膜トランジスタの閾値電圧のシフトが回復されるので、液晶パネルの正常な表示を維持できる。
【0005】
本公開の一態様によれば、入力端子、第1クロック信号端子、プルアップノード及びプルダウンノードの間に接続されており、入力端子に入力される入力信号と第1クロック信号端子に入力される第1クロック信号との制御のもと、プルアップノードを充電すると共にプルダウンノードをリセットさせるように構成される入力モジュール(101)と、プルアップノード、第2クロック信号端子および出力端子の間に接続されており、プルアップノードのレベルの制御のもと、第2クロック信号端子に入力される第2クロック信号を出力端子に出力するように構成される出力モジュール(102)と、プルダウンノードと出力端子の間に接続されており、プルダウンノードのレベルの制御のもと、出力端子をリセットさせるように構成される出力リセットモジュール(103)と、プルアップノードと第2クロック信号端子の間に接続されており、第2クロック信号端子に入力される第2クロック信号により、プルアップノードの高レベルを維持させるように構成される第1コンデンサ(C1)と、を含むシフトレジスタユニットが提案された。
【0006】
代替として、当該シフトレジスタユニットはさらに、リセット端子とプルダウンノードの間に接続されており、リセット端子に入力されるリセット信号の制御のもと、プルダウンノードを充電するように構成されるプルダウンノード制御モジュール(104)を含む。
【0007】
代替として、当該入力モジュール(101)は、制御極が第1クロック信号端子に接続され、入力極が入力端子に接続され、出力極がプルアップノードに接続される第1トランジスタ(T1)と、制御極がプルアップノードに接続され、入力極が第2電圧入力端子に接続され、出力極がプルダウンノードに接続される第2トランジスタ(T2)とを含む。
【0008】
代替として、当該出力モジュール(102)は、制御極がプルアップノードに接続され、入力極が第2クロック信号端子に接続され、出力極が出力端子に接続される第3トランジスタ(T3)と、プルアップノードと出力端子の間に接続される第3コンデンサ(C3)を含む。
【0009】
代替として、当該出力リセットモジュール(103)は、制御極がプルダウンノードに接続され、入力極が第2電圧入力端子に接続され、出力極が出力端子に接続される第4トランジスタ(T4)を含む。
【0010】
代替として、当該プルダウンノード制御モジュール(104)は、制御極と入力極がリセット端子に接続され、出力極がプルダウンノードに接続される第5トランジスタ(T5)を含む。
【0011】
本公開の他の態様によれば、当該シフトレジスタユニットを複数カスケードして含むゲート駆動回路が提案された。各段のシフトレジスタユニットの出力端子は対応する1つのゲート線に接続され、1段目のシフトレジスタユニットの出力端子は2段目のシフトレジスタユニットの入力端子に接続され、最終段のシフトレジスタユニットの出力端子は後ろから2段目のシフトレジスタユニットのリセット端子に接続され、1段目のシフトレジスタユニット以外に、各段のシフトレジスタユニットの出力端子は前段のシフトレジスタユニットのリセット端子に更に接続され、最終段のシフトレジスタユニット以外に、各段のシフトレジスタユニットの出力端子は次段のシフトレジスタユニットの入力端子に接続され、N段目のシフトレジスタユニットの第1クロック信号端子と第2クロック信号端子にそれぞれ第1クロック信号と第2クロック信号が入力され、N+1段目のシフトレジスタユニットの第1クロック信号端子と第2クロック信号端子にそれぞれ第2クロック信号と第1クロック信号が入力され、第1クロック信号と第2クロック信号の周期は同一で、かつシーケンスは逆である。
【0012】
本公開の他の態様によれば、当該シフトレジスタユニットにおける駆動方法が提案された。当該方法は、入力端子に入力信号が入力され、第1クロック信号端子に第1クロック信号が入力されることにより、プルアップノードが第1高レベルまで充電されると共に、プルダウンノードがリセットされるステップと、第2クロック信号端子に第2クロック信号が入力され、出力端子が第2クロック信号を出力し、コンデンサブートストラッピング効果により、プルアップノードのレベルを第1高レベルから第2高レベルまで向上させ、第1コンデンサ(C1)が第2クロック信号端子に入力される第2クロック信号によりプルアップノードの第2高レベルを維持させるステップと、を含む。
【0013】
代替として、当該シフトレジスタユニットの駆動方法はさらに、リセット端子にリセット信号が入力され、プルダウンノードを高レベルまで充電させることにより、出力端子のレベルをリセットさせるステップを含む。
【0014】
本公開の原理によれば、当該シフトレジスタユニットは少ない数のクロック信号と薄膜トランジスタを含み、構成が簡単である。プルアップノードと第2クロック信号端子の間に接続される第1コンデンサを利用して、第2クロック信号端子に入力される第2クロック信号によりプルアップノードの高レベルを維持させることができる。従って、当該シフトレジスタユニットは全振幅出力を有し、消費電力が低く、ノイズも小さい。
【0015】
代替として、当該シフトレジスタユニットはさらに、プルダウンノードと第1電圧入力端子の間に接続されており、1つのフレームスキャンが終了した後のブランキング期間に、第1電圧入力端子に入力される逆バイアス電圧によりプルダウンノードのレベルを低下させる第2コンデンサ(C2)を含む。
【0016】
代替として、当該シフトレジスタユニットの駆動方法は、1つのフレームスキャンが終了した後のブランキング期間に、第2コンデンサC2は第1電圧入力端子に入力される逆バイアス電圧によりプルダウンノードのレベルを低下させるステップをさらに含む。
【0017】
本公開の原理によれば、当該シフトレジスタユニットは、1つのフレームスキャンが終了した後のブランキング期間に、プルダウンノードと第1電圧入力端子の間に接続される第2コンデンサを利用し、第1電圧入力端子に入力される逆バイアス電圧によりプルダウンノードのレベルを低下させることができる。従って、当該シフトレジスタユニットにおいて、出力端子と接続する薄膜トランジスタの制御極がネガティブレベル状態にあり、当該薄膜トランジスタの閾値電圧のシフトが回復されることにより、液晶パネルの正常な表示を維持可能である。
【図面の簡単な説明】
【0018】
本公開の実施例の技術案をさらに明確に説明するために、以下において実施例を説明するに必要な図面を簡単に紹介する。明らかなように、以下に説明した図面は本公開の一部の実施例に過ぎず、当業者が創造的な作業をせずに、これらの図面に基づいてほかの図面を得ることができる。以下の図面は実際のサイズなどに基づいて比例的に縮小拡大して作成したものではなく、本公開の主旨を示すことに重点を置いている。
図1図1は本公開の実施例によるシフトレジスタユニットのブロック図である。
図2図2は本公開の実施例によるシフトレジスタユニットの回路構成を示した。
図3図3は本公開の実施例に使用可能なシフトレジスタユニットの関連信号シーケンスを示した。
図4図4は第2コンデンサと第1電圧入力端子を追加しなかったシフトレジスタユニットの設計シミュレーション図である。
図5図5は本公開の実施例による第2コンデンサと第1電圧入力端子を追加したシフトレジスタユニットの設計シミュレーション図である。
図6図6は本公開の実施例によるゲート駆動回路の全体接続構成例示図である。
図7図7は本公開の実施例によるシフトレジスタユニットが2段カスケードされたゲート駆動回路のシミュレーション図である。
図8図8は本公開の実施例によるシフトレジスタユニットが6段カスケードだれたゲート駆動回路のシミュレーション図である。
図9図9は本公開の実施例によるシフトレジスタユニットにおける駆動方法のフローチャットである。
【発明を実施するための形態】
【0019】
以下、図面を参照しながら本公開の実施例における技術案をより明確、完全に説明する。記載された実施例は本発明の一部の実施例であり、全ての実施例ではないことは、明らかなことである。当業者が本発明の実施例に基づいて、創造的な作業をせずに得られるその他の実施例は、いずれも本発明の範囲に属するものとなる。
【0020】
図1は、本公開の実施例によるシフトレジスタユニットのブロック図である。図1に示すように、当該シフトレジスタユニットは、入力端子INPUT、第1クロック信号端子CK1、プルアップノードQ及びプルダウンノードQBの間に接続されており、入力端子INPUTに入力される入力信号と第1クロック信号端子CN1に入力される第1クロック信号との制御のもと、プルアップノードQを充電すると共にプルダウンノードQBをリセットするように構成される入力モジュール101と、プルアップノードQ、第2クロック信号端子CK2および出力端子OUTPUTの間に接続されており、プルアップノードQのレベルの制御のもと、第2クロック信号端子CK2に入力される第2クロック信号を出力端子OUTPUTに出力させるように構成される出力モジュール102と、プルダウンノードQBと出力端子OUTPUTの間に接続されており、プルダウンノードQBのレベルの制御のもと、出力端子OUTPUTをリセットするように構成される出力リセットモジュール103と、プルアップノードQと第2クロック信号端子CK2の間に接続されており、第2クロック信号端子CK2に入力される第2クロック信号により、プルアップノードQの高レベルを維持させるように構成される第1コンデンサC1と、を含む。
【0021】
代替として、図1に示すように、当該シフトレジスタユニットはさらに、リセット端子RESETとプルダウンノードQBの間に接続されており、リセット端子RESETに入力されるリセット信号の制御のもと、プルダウンノードQBを充電するように構成されるプルダウンノード制御モジュール104を含む。
【0022】
代替として、図1に示すように、当該シフトレジスタユニットはさらに、プルダウンノードQBと第1電圧入力端子V_Rの間に接続されており、1つのフレームスキャンが終了した後のブランキング期間に、第1電圧入力端子V_Rに入力される逆バイアス電圧によりプルダウンノードQBのレベルを低下させる第2コンデンサC2を含む。
【0023】
本公開によるシフトレジスタユニットは数の少ないクロック信号と薄膜トランジスタを含み、その構成が簡単である。プルアップノードQと第2クロック信号端子CK2の間に接続される第1コンデンサC1を利用して、第2クロック信号端子CK2に入力される第2クロック信号によりプルアップノードQの高レベルを維持させることができる。このように、当該シフトレジスタユニットは全振幅出力を有し、消費電力が低く、ノイズも小さくなる。また、1つのフレームスキャンが終了した後のブランキング期間に、プルダウンノードQBと第1電圧入力端子V_Rの間に接続される第2コンデンサを利用し、第1電圧入力端子V_Rに入力される逆バイアス電圧によりプルダウンノードQBのレベルを低下させることができる。従って、当該シフトレジスタユニットにおいて、出力端子OUTPUTと接続する薄膜トランジスタの制御極がネガティブレベル状態にあり、当該薄膜トランジスタの閾値電圧のシフトが回復されることにより、液晶パネルの正常な表示を維持可能である。
【0024】
図2は本公開の実施例によるシフトレジスタユニットの例示的な回路構成を示した。以下、図1図2を参照しながら、当該シフトレジスタユニットの回路構成について詳しく説明する。代替として、図2に示すように、当該シフトレジスタユニットにおいて、入力モジュール101は、制御極が第1クロック信号端子CK1に接続され、入力極が入力端子INPUTに接続され、出力極がプルアップノードQに接続される第1トランジスタT1と、制御極がプルアップノードQに接続され、入力極が第2電圧入力端子VSSに接続され、出力極がプルダウンノードQBに接続される第2トランジスタT2とを含む。
【0025】
代替として、図2に示すように、当該シフトレジスタユニットにおいて、出力モジュール102は、制御極がプルアップノードQに接続され、入力極が第2クロック信号端子CK2に接続され、出力極が出力端子OUTPUTに接続される第3トランジスタT3と、プルアップノードQと出力端子OUTPUTの間に接続される第3コンデンサC3とを含む。
【0026】
代替として、図2に示すように、当該シフトレジスタユニットにおいて、出力リセットモジュール103は、制御極がプルダウンノードQBに接続され、入力極が第2電圧入力端子VSSに接続され、出力極が出力端子OUTPUTに接続する第4トランジスタT4を含む。
【0027】
代替として、図2に示すように、当該シフトレジスタユニットにおいて、プルダウンノード制御モジュール104は、制御極と入力極がリセット端子RESETに接続され、出力極がプルダウンノードQBに接続される第5トランジスタT5を含む。
【0028】
図2に示した全てのトランジスタはいずれもN型トランジスタであり、その制御極がN型トランジスタのゲートであり、入力極がN型トランジスタのドレインであり、出力極がN型トランジスタのソースである。第1電圧入力端子V_Rは、1つのフレームスキャンが終了した後のブランキング期間に逆バイアス電圧が入力され、第2電圧入力端子VSSには低レベルが入力される。しかし、本公開の原理を実現するために、ソースとドレインの位置及びその対応する第1及び第2電圧入力端子に入力されるレベルを対応的に調整すれば、当該シフトレジスタユニットにおけるトランジスタの1つまたは複数がP型トランジスタを採用することも可能である。詳細はここで詳しく述べないが、前記は本発明の保護範囲に含まれるべきである。
【0029】
以下、図2に示すシフトレジスタユニットをN段目のシフトレジスタユニットの例として、図3に示す信号シーケンスを参照しながらその具体的な動作原理を説明する。当該シフトレジスタユニットの第1クロック信号端子CK1には、第1クロック信号CLK1が入力され、第2クロック信号端子CK2には第2クロック信号CLK2が入力される。第2電圧入力端子VSSには低レベルが入力される。入力端子INPUTには前の段のシフトレジスタユニットの出力端子OUT_N-1が接続され、リセット端子RESETには次の段のシフトレジスタユニットの出力端子OUT_N+1が接続され、即ち、スキャン方向は正方向スキャンである。図3に示すa、b、c及びdの四段階において、当該シフトレジスタユニットは、以下の操作を行う。
【0030】
第1段階aにおいて、入力端子INPUTに高レベルの入力信号OUT_N-1が入力され、第1クロック信号端子CK1に高レベルの第1クロック信号CLK1が入力されることにより、トランジスタT1がオンになる。これにより、プルアップノードQが第1高レベルまで充電されて、トランジスタT2、T3がオンになる。トランジスタT2の入力極に低レベルの第2電圧入力端子VSSが接続されるので、プルダウンノードQBのレベルがリセットされて、トランジスタT4がオフになる。第2クロック信号端子CK2に低レベルの第2クロック信号CLK2が入力されることにより、出力端子OUTPUTが低レベルの出力信号OUT_Nを出力する。当業者は、第1段階aにおいて、1段目のシフトレジスタユニットの入力信号が初期入力信号STUであってもよいことを、理解できるる。
【0031】
第2段階bにおいて、入力端子INPUTに低レベルの入力信号OUT_N-1が入力され、第1クロック信号端子CK1に低レベルの第1クロック信号CLK1が入力されることにより、トランジスタT1がオフになる。第2クロック信号端子CK2に高レベルの第2クロック信号CLK2が入力され、トランジスタT3がオンのまま維持されるので、出力端子OUTPUTは、第2クロック信号端子に入力される高レベルの第2クロック信号CLK2を出力信号OUT_Nとして出力する。また、第3コンデンサC3のブートストラッピング効果により、プルアップノードQのレベルを第1高レベルから第2高レベルへと向上させる。トランジスタT2がオンの状態を維持するので、プルダウンノードQBのレベルは低レベルにある。プルアップノードQと第2クロック信号端子CK2の間に第1コンデンサC1があるため、トランジスタT1に漏れ電流が存在しても、第1コンデンサC1が、第2クロック信号端子CK2に入力される高レベルの第2クロック信号CLK2により、プルアップノードQの第2高レベルを維持させることができる。この場合、第1クロック信号CLK1と第2クロック信号CLK2が低くても、トランジスタT3は完全にオンになることができる。したがって、当該シフトレジスタユニットは全振幅出力を有し、消費電力が低く、ノイズも小さくなる。ここで、当該シフトレジスタユニットのノイズを小さくして出力信号にばりが出ることを回避するように、第1コンデンサC1は凡そ0.2pFであってもよい。
【0032】
第3段階cにおいて、リセット端子RESETに高レベルの入力信号OUT_N+1が入力されることにより、トランジスタT5がオンになる。従って、プルダウンノードQBが高レベルまで充電されて、トランジスタT4がオンになる。トランジスタT4の入力極に低レベルの第2電圧入力端子VSSが入力されるので、出力端子OUTPUTの出力信号OUT_Nが低レベルになる。
【0033】
第4段階dは、シフトレジスタユニットが1つのフレームスキャンを終了した後のブランキング期間である。第4段階dにおいて、第1電圧入力端子V_Rに入力される電圧は、順バイアス電圧から逆バイアス電圧になる。プルダウンノードQBと第1電圧入力端子V_Rの間に第2コンデンサC2があるので、第2コンデンサC2が、第1電圧入力端子V_Rに入力される逆バイアス電圧により、プルダウンノードQBのレベルを低下させることができる。したがって、トランジスタT4の制御極がポジティブレベルの状態であり、第3段階cのネガティブレベルの状態と反対することにより、トランジスタT4の閾値電圧のシフトが回復され、液晶パネルの正常な表示が維持できる。図4は、第2コンデンサC2と第1電圧入力端子V_Rを追加しなかったシフトレジスタユニットの設計シミュレーション図であり、図5は、本公開の実施例による第2コンデンサC2と第1電圧入力端子V_Rを追加したシフトレジスタユニットの設計シミュレーション図である。図4図5を比較して分かるように、第2コンデンサC2は、プルダウンノードQBのレベルを低下させ、トランジスタT4の制御極をネガティブレベルの状態にすることができる。
【0034】
本公開によるシフトレジスタユニットは少ない数のクロック信号と薄膜トランジスタを含み、構成が簡単である。プルアップノードQと第2クロック信号端子CK2の間に接続する第1コンデンサC1を利用して、第2クロック信号端子CK2に入力される第2クロック信号によりプルアップノードQの高レベルを維持させることができる。従って、当該シフトレジスタユニットは全振幅出力を有し、消費電力が低く、ノイズも小さくなる。また、1つのフレームスキャンが終了した後のブランキング期間に、プルダウンノードQBと第1電圧入力端子V_Rの間に接続する第2コンデンサを利用し、第1電圧入力端子V_Rに入力される逆バイアス電圧によりプルダウンノードQBのレベルを低下させることができる。従って、当該シフトレジスタユニットにおいて、出力端子OUTPUTと接続する薄膜トランジスタT4の制御極がネガティブレベル状態にあり、当該薄膜トランジスタT4の閾値電圧のシフトが回復されて、液晶パネルの正常な表示を維持可能である。
【0035】
本公開の他の態様によれば、図6に示すように、カスケードされる複数段のシフトレジスタユニットを含むゲート駆動回路が提案された。各段のシフトレジスタユニットは、図1及び図2に示すシフトレジスタユニットの構成を採用可能である。図6に示すように、各段のシフトレジスタユニットの出力端子OUTPUTは対応する1つのゲート線に接続され、1段目のシフトレジスタユニットの出力端子OUTPUTは2段目のシフトレジスタユニットの入力端子INPUTに接続され、最終段のシフトレジスタユニットの出力端子OUTPUTは後ろから2段目のシフトレジスタユニットのリセット端子RESETに接続される。1段目のシフトレジスタユニット以外に、各段のシフトレジスタユニットの出力端子OUTPUTは前段のシフトレジスタユニットのリセット端子RESETに更に接続され、最終段のシフトレジスタユニット以外に、各段のシフトレジスタユニットの出力端子OUTPUTは次段のシフトレジスタユニットの入力端子INPUTに更に接続される。即ち、N段目のシフトレジスタユニットに関し、その入力端子INPUTは、N-1段目のシフトレジスタユニットの出力端子OUTPUTに接続され、リセット端子RESETはN+1段目のシフトレジスタユニットの出力端子OUTPUTに接続される。ここで、N段目のシフトレジスタユニットの第1クロック信号端子CK1と第2クロック信号端子CK2はそれぞれ第1クロック信号CLK1と第2クロック信号CLK2に接続され、N+1段目のシフトレジスタユニットの第1クロック信号端子CK1と第2クロック信号端子CK2はそれぞれ第2クロック信号CLK2と第1クロック信号CLKに接続される。第1クロック信号CLK1と第2クロック信号CLK2の周期は同一で、かつシーケンスは逆である。
【0036】
図6に示すように、N段目のシフトレジスタユニットを例とする。その出力端子OUTPUTがN番目のゲート線GL(N)に接続され、その入力端子INPUTがN-1段目のシフトレジスタユニットの出力信号OUT_N-1に接続され、リセット端子RESETがN+1段目のシフトレジスタユニットの出力信号OUT_N+1に接続される。図3に示す信号シーケンスを参照し、N-1段目のシフトレジスタユニットの出力信号OUT_N-1が高レベルになる場合、N段目のシフトレジスタユニットの入力端子INPUTに高レベルの入力信号OUT_N-1が入力されることにより、N段目のシフトレジスタユニットのプルアップノードQのレベルが向上され、プルダウンノードQBのレベルがリセットされ、出力端子OUTPUTが低レベルの出力信号OUT_Nを出力する。N-1段目のシフトレジスタユニットの出力信号OUT_N-1が低レベルになる場合、N段目のシフトレジスタユニットの第2クロック信号端子CK2に高レベルのクロック信号CLK2が入力されることにより、N段目のシフトレジスタユニットの出力端子OUTPUTが高レベルの出力信号OUT_Nを出力する。N段目のシフトレジスタユニットの出力信号OUT_Nが高レベルになるので、N+1段目のシフトレジスタユニットの入力端子INPUTに高レベルの入力信号OUT_Nが入力されることにより、N+1段目のシフトレジスタユニットのプルアップノードQのレベルが向上され、プルダウンノードQBのレベルがリセットされ、出力端子OUTPUTが低レベルの出力信号OUT_N+1を出力する。N+1段目のシフトレジスタユニットの第2クロック信号端子CK2に高レベルのクロック信号CLK1が入力される場合、N+1段目のシフトレジスタユニットの出力端子OUTPUTが高レベルの出力信号OUT_N+1を出力する。N段目のシフトレジスタユニットのリセット端子RESETに高レベルの入力信号OUT_N+1が入力される場合、N段目のシフトレジスタユニットのプルダウンノードQBのレベルが向上され、出力端子OUTPUTの出力信号OUT_Nが低レベルになる。図7は、本公開の実施例によるシフトレジスタユニットが2段カスケードされるゲート駆動回路のシミュレーション図であり、図8は本公開の実施例によるシフトレジスタユニットが6段カスケードされるゲート駆動回路のシミュレーション図である。Hspiceシミュレーションで分かるように、回路のシミュレーション図は理論シーケンス図と一致し、ゲート駆動回路はほぼ全振幅で出力し、出力電圧が低レベルにあるときにノイズがほとんどなく、消費電力が低い。よって、本公開の設計の正確性が検証される。
【0037】
本公開による上記ゲート駆動回路は、プルアップノードQと第2クロック信号端子CK2の間に接続する第1コンデンサC1を利用し、第2クロック信号端子CK2に入力される第2クロック信号により、プルアップノードQの高レベルを維持させることができる。従って、当該シフトレジスタユニットは全振幅出力を有し、消費電力が低く、ノイズも小さくなる。1つのフレームスキャンが終了した後のブランキング期間に、プルダウンノードQBと第1電圧入力端子V_Rの間に接続する第2コンデンサを利用し、第1電圧入力端子V_Rに入力される逆バイアス電圧によりプルダウンノードQBのレベルを低下させることができる。従って、当該シフトレジスタユニットにおいて、出力端子OUTPUTと接続する薄膜トランジスタT4の制御極がネガティブレベル状態にあり、当該薄膜トランジスタT4の閾値電圧のシフトが回復されて、液晶パネルの正常な表示を維持可能である。
【0038】
本公開の他の態様によれば、図1に示すようなシフトレジスタユニットにおける駆動方法が提案された。図9に示すように、当該方法は、入力端子INPUTに高レベルの入力信号が入力され、第1クロック信号端子CK1に高レベルの第1クロック信号CLK1が入力されることにより、プルアップノードQが第1高レベルまで充電されると共に、プルダウンノードQBがリセットされるステップS910と、第2クロック信号端子CK2に高レベルの第2クロック信号CLK2が入力されて、出力端子OUTPUTが高レベルの第2クロック信号CLK2を出力し、第1コンデンサ(C1)が第2クロック信号端子CK2に入力される高レベルの第2クロック信号CLK2によって、プルアップノードQの第2高レベルを維持させるするステップS920と、を含む。
【0039】
代替として、当該駆動方法はさらに、リセット端子RESETに高レベルのリセット信号が入力されて、プルダウンノードQBを高レベルまで充電させることにより、出力端子OUTPUTのレベルをリセットするステップS930を含む。
【0040】
代替として、当該駆動方法はさらに、1つのフレームスキャンが終了した後のブランキング期間に、第2コンデンサC2は第1電圧入力端子V_Rに入力される逆バイアス電圧によって、プルダウンノードQBのレベルを低下させるステップS940を含む。
【0041】
本公開の実施例によるシフトレジスタユニットにおける駆動方法において、プルアップノードQと第2クロック信号端子CK2の間に接続する第1コンデンサC1を利用し、第2クロック信号端子CK2に入力される第2クロック信号により、プルアップノードQの高レベルを維持させることができる。従って、当該シフトレジスタユニットは全振幅出力を有し、消費電力が低く、ノイズも小さくなる。1つのフレームスキャンが終了した後のブランキング期間に、プルダウンノードQBと第1電圧入力端子V_Rの間に接続する第2コンデンサを利用し、第1電圧入力端子V_Rに入力される逆バイアス電圧によりプルダウンノードQBのレベルを低下させることができる。従って、当該シフトレジスタユニットにおいて、出力端子OUTPUTと接続する薄膜トランジスタT4の制御極がネガティブレベル状態にあり、当該薄膜トランジスタT4の閾値電圧のシフトが回復され、液晶パネルの正常な表示を維持可能である。
【0042】
以上は本発明の具体的な実施例に過ぎない。本発明の保護範囲はこれに制限されず、本技術分野を熟知するいかなる技術者が、本発明の実施例が公開した技術範囲内に、容易に想到できた変更や置き換えは、本発明の保護範囲内に含まれるべきである。したがって、本発明の保護範囲は、請求の範囲の保護範囲に準じるべきである。
【0043】
本願は、2017年3月20日に提出された中国特許出願第201710166678.0号の優先権を要求する。ここでは、上記特許出願の公開内容を全文引用し本願の一部分とする。
【符号の説明】
【0044】
101 入力モジュール
102 出力モジュール
103 出力リセットモジュール
104 プルダウンノード制御モジュール
図1
図2
図3
図4
図5
図6
図7
図8
図9