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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-05-23
(45)【発行日】2022-05-31
(54)【発明の名称】改善した半導体放射線検出器
(51)【国際特許分類】
H01L 27/146 20060101AFI20220524BHJP
H01L 21/336 20060101ALI20220524BHJP
H01L 29/78 20060101ALI20220524BHJP
H01L 27/144 20060101ALI20220524BHJP
G01T 1/24 20060101ALI20220524BHJP
【ＦＩ】
H01L27/146 A
H01L29/78 301H
H01L29/78 301G
H01L27/144 K
G01T1/24
【請求項の数】
2
(21)【出願番号】P 2021033437
(22)【出願日】2021-03-03
(62)【分割の表示】P 2019214430の分割
【原出願日】2014-11-04
(65)【公開番号】P2021103779
(43)【公開日】2021-07-15
【審査請求日】2021-03-03
(31)【優先権主張番号】20130320
(32)【優先日】2013-11-04
(33)【優先権主張国・地域又は機関】FI
(31)【優先権主張番号】20136170
(32)【優先日】2013-11-22
(33)【優先権主張国・地域又は機関】FI
(73)【特許権者】
【識別番号】516131599
【氏名又は名称】アルット オーロラ
(74)【代理人】
【識別番号】100099759
【弁理士】
【氏名又は名称】青木 篤
(74)【代理人】
【識別番号】100077517
【弁理士】
【氏名又は名称】石田 敬
(74)【代理人】
【識別番号】100087413
【弁理士】
【氏名又は名称】古賀 哲次
(74)【代理人】
【識別番号】100128495
【弁理士】
【氏名又は名称】出野 知
(74)【代理人】
【識別番号】100173107
【弁理士】
【氏名又は名称】胡田 尚則
(74)【代理人】
【識別番号】100142387
【弁理士】
【氏名又は名称】齋藤 都子
(72)【発明者】
【氏名】アルット オーロラ
【審査官】西出 隆二
(56)【参考文献】
【文献】特開２０１２－１９０９５１（ＪＰ，Ａ）
【文献】特表２００９－５２２８２１（ＪＰ，Ａ）
【文献】特表２００８－５１１１３２（ＪＰ，Ａ）
【文献】特開２０１１－４３７０（ＪＰ，Ａ）
【文献】特開２００９－１５２２３４（ＪＰ，Ａ）
【文献】特開２００４－２７４００９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１４６
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２７／１４４
Ｇ０１Ｔ １／２４
(57)【特許請求の範囲】
【請求項1】
少なくとも１つのピクセルを含む半導体放射線検出器デバイスであって、前記少なくとも１つのピクセルが半導体基材（１００）を含み、基材の１つの表面に、前記半導体放射線検出器が、－第一導電型のウェルドーピング（２０５）と、
－前記第一導電型のウェルドーピング（２０５）内の、第二導電型のソースドーピング（９１１，１１１１）及び第二導電型のドレインドーピング（９１２，１１１２）と、
－前記ソースドーピング（９１１，１１１１）と前記ドレインドーピング（９１２，１１１２）との間に位置する前記第一導電型のウェルドーピング（２０５）内の開口部と、
－第二導電型の半導体の第一の層（２４１）（以下、ＭＩＧ層）であって、前記第一導電型のウェルドーピングの前記開口部内に位置するＭＩＧ層と、
－ＭＩＧ層と基材の前記１つの表面との間のＭＩＧ層の上に直接配置され、前記第一導電型のウェルドーピングの前記開口部内に位置する第一導電型の半導体のバリア層（２５１）であって、半導体放射線検出器デバイスの動作中に前記ＭＩＧ層において蓄積した信号電荷のポテンシャルエネルギー障壁を形成するように構成された、第一導電型の半導体のバリア層（２５１）と、
－前記ソースドーピング（９１１，１１１１）と前記ドレインドーピング（９１２，１１１２）との間に位置して前記第一導電型のウェルドーピングの前記開口部を通って延び、前記バリア層の上の前記バリア層と前記基材の１つの表面との間に直接配置された、第二導電型の半導体の埋め込まれたチャンネル層（２６１）であって、前記半導体放射線検出器デバイスは前記ソースドーピング（９１１，１１１１）と前記ドレインドーピング（９１２，１１１２）との間に位置するチャンネルが前記第一導電型のウェルドーピングの前記開口部を通って延び且つ前記埋め込まれたチャンネル層（２６１）を通って延びるように構成されており、前記チャンネルは前記第二導電型の電荷を運ぶ、埋め込まれたチャンネル層（２６１）と、
－前記半導体基材の外側で前記ソースドーピング（９１１，１１１１）と前記ドレインドーピング（９１２，１１１２）との間、及び、前記チャンネルの上の前記第一導電型のウェルドーピング内の前記開口部上に位置するメインゲート（９８３）と、
を含み、
－前記少なくとも１つのピクセルが、前記半導体基材の外側で、メインゲート（９８３）と前記第二導電型のソースドーピング（９１１，１１１１）又はドレインドーピング（９１２，１１１２）との間に位置する少なくとも１つの追加のゲート（９８１，９８２）であって、前記ウェルドーピングと前記開口部との境界の上に位置し、ポテンシャルにカップリングされるように適合され、それによりチャンネル抵抗がメインゲートの下よりも前記少なくとも１つの追加のゲートの下で低く、それにより内部に追加のゲートの下の埋め込まれたチャンネル層が形成される、前記少なくとも１つの追加のゲート（９８１，９８２）、
－追加のゲート（９８１）が前記第二導電型のソースドーピング（９１１，１１１１）とメインゲート（９８３）との間に位置する場合には模造のソース、又は
－追加のゲート（９８２）が前記第二導電型のドレインドーピング（９１２，１１１２）とメインゲート（９８３）との間に位置する場合には模造のドレイン、
を更に含む、半導体放射線検出器デバイス。
【請求項2】
２つの追加のゲート（９８１，９８２）を含み、第一の追加のゲート（９８１）の位置が、前記第二導電型のソースドーピング（９１１，１１１１）と前記メインゲート（９８３）との間であり、他方の追加のゲート（９８２）の位置が、前記第二導電型のドレインドーピング（９１２，１１１２）と前記メインゲート（９８３）との間である、請求項１に記載の半導体放射線検出器デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体放射線検出器、特に、修正された内部ゲートを有する半導体放射線検出器に関する。放射線検出器は、本開示では光子及び／又は高エネルギー荷電粒子若しくは中性粒子を検出するデバイスとして規定される。
【背景技術】
【0002】
参照により本開示に組み入れられる米国特許第７８１６６５３号、米国特許第８１４８７６０号、及び米国特許第８２８８８３７号は、いわゆる修正された内部（Ｍｏｄｉｆｉｅｄ Ｉｎｔｅｒｎａｌ Ｇａｔｅ：ＭＩＧ）を有する半導体放射線検出器を開示する。ＭＩＧは、半導体放射線検出器の内側の部分であり、ＭＩＧにおいて生じる正味の電荷がその上のピクセルの電気特性に対する測定可能な効果を生じさせるように、放射線誘起信号電荷が捕集される。そのような効果の例は、ピクセル固有（ｐｉｘｅｌ‐ｓｐｅｃｉｆｉｃ）トランジスターのチャンネル又はベースの電流運搬性能（ｃｕｒｒｅｎｔ‐ｃａｒｒｙｉｎｇ ｃａｐａｂｉｌｉｔｙ）における変化である。バリア層は、前記ピクセルからＭＩＧを分離させる。それは、適切にバイアスがかけられた際、ＭＩＧ層における蓄積した信号電荷と、電荷キャリア（たとえば、その流れが前記チャンネル又はベースを通る電流を構成する電荷キャリア）との混合を避けるポテンシャルエネルギー障壁を構成する。インターネットページｗｗｗ．ｐｉｘｐｏｌａｒ.ｃｏｍ／ｔｅｃｈｎｏｌｏｇｙとｗｗｗ．ｐｉｘｐｏｌａｒ.ｃｏｍ／ｂｌｏｇ、及びブログｗｗｗ．ｉｍａｇｅ‐ｓｅｎｓｏｒｓ‐ｗｏｒｌｄ．ｂｌｏｇｓｐｏｔ．ｃｏｍ．における幾つかの議論においても、さらなる情報が開示される。
【0003】
半導体放射線検出器において、放射線は、電場により分離された電子正孔対を誘起する。測定される電子正孔対の電荷の種類は信号電荷と呼ばれ、逆の電荷の種類は二次電荷と呼ばれる。
【0004】
典型的にＭＩＧピクセルのマトリックスを含むＭＩＧ検出器は、相補的な金属酸化物半導体（ＣＭＯＳ）イメージセンサーのような従来の放射線検出器を超越する幾つかの利点を有する。１番目に、ＭＩＧピクセルにおいて、電荷が生成される界面は信号電荷と混合しない。２番目に、チャンネルの底と界面との間に大きなポテンシャル差を有する埋め込まれたチャンネルを使用して、１／ｆノイズのかなりの減少を可能とすることができる。そのような低い１／ｆノイズの埋め込まれたチャンネルは、極めて低い読み出しノイズをもたらす。３番目に、１００％の曲線因子を有する背面照射型（Ｂａｃｋ‐Ｓｉｄｅ Ｉｌｌｕｍｉｎａｔｅｄ：ＢＳＩ）ＭＩＧピクセルを容易に設計できる。４番目に、信号電荷の拡散を妨げる完全に空乏化したＭＩＧピクセルを設計することが容易であり、それはピクセル間での非常に小さなクロストークを可能とする。５番目に、ＭＩＧピクセルはブルーミングが問題とならないことを意味する垂直アンチブルーミングメカニズムを本質的に含む。６番目に、厚い完全に空乏化したＭＩＧピクセルが赤色及び近赤外（ＮＩＲ）光に関して非常によい量子効率を可能とする一方、クロストークが最小水準において保持される。７番目に、信号電荷は、上方にある読み出しトランジスターの最小のチャンネル閾値とよく一致する。８番目に、ＭＩＧピクセルは直流電流モードの読み出しを可能とする。
【0005】
９番目の利点は、ＭＩＧピクセルが、アナログＣＭＯＳプロセスと非常によく適合することである。この理由は、信号電荷が外部ゲートに運ばれないため、ゲート酸化物を通るリークが問題とならないことである。別の理由は、従来のＣＭＯＳイメージセンサーのように、ピン留め（ｐｉｎｎｅｄ）フォトダイオードが必要でないことである。ピン留めフォトダイオードは設計することが難しく、実際、それは電荷結合デバイス（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ：ＣＣＤ）からの改造であり、それは、標準的なＣＭＯＳプロセスには本質的に存在しない。また、界面の質は、従来のＣＭＯＳイメージセンサーにおけるように問題ではない。これらの事実の帰結は、従来のＣＭＯＳイメージセンサーの製造のための別個のＣＭＯＳイメージセンサープロセスを開発する必要がある一方で、既存の標準的なアナログＣＭＯＳプロセスをＭＩＧイメージセンサーの製造に使用できることである。
【0006】
図１は、第一又は第二導電型の半導体基材１００と、デバイスの正面にある、シャロートレンチアイソレーション（Ｓｈａｌｌｏｗ‐Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）１３０、ゲート１８１、ゲートの周囲にある酸化物層（又はより一般的には電気的絶縁性材料の層）１７１、及び第一導電型のウェルドーピング１０５とを含む典型的なＣＭＯＳトランジスターの概略断面図を示す。加えて、ＣＭＯＳトランジスターは、正面に、ソースドーピング１１１、ドレインドーピング１１２、ソースコンタクトドーピング１２１、及びドレインコンタクトドーピング１２２を含み、これらは全て第二導電型である。
【0007】
ドープされた領域が物理的実体である一方で、用語ピクセルはより機能的な要素に近く、それは少なくとも文字通りにとれば、ピクセルは電源が入っているときに半導体放射線検出器中にのみ現れることを意味する。図１で１２１及び１２２として示されたもののような分離コンタクトドーピングが用いられることが多いが、これは必須ではない。ＣＭＯＳプロセスにおいて、分離コンタクトドーピングなしにソース及びドレインドーピングがそのようになるように、ピクセル固有電界効果型トランジスターを作り出すことが可能である。本明細書において、我々は、外部電圧及び／又は電流が直接的にカップリングして半導体放射線検出器のピクセルを作り出すことができるドープされた領域を意味する一般的な表示ピクセルドーピングを使用する。したがって、図１にあるような構造において、ピクセルドーピングはソースコンタクトドーピング１２１及びドレインコンタクトドーピング１２２である。分離コンタクトドーピングがない構造において、用語ピクセルドーピングはソース及びドレインドーピングを指す。
【0008】
第一及び第二導電型は、ｎ及びｐ型に対応し、又はその反対である。加えて、図１において、ソース１１３、ドレイン１１４、ソースコンタクトドーピング１２３、ドレインコンタクトドーピング１２４及びゲート１８２を有する同じ導電型の別のＣＭＯＳトランジスターも示される。また、２つの隣接するピクセルのソースコンタクトドーピング１２７及びドレインコンタクトドーピング１２８の部分も図１に示される。
【0009】
図４はＣＭＯＳトランジスターの概略正面配置図を示し、線４９３に沿った断面は、図１に表された断面に対応する。第一型のコンタクトドーピング４０５は、第一型のウェルドーピング１０５へのコンタクトドーピングである。埋め込まれたチャンネルＭＩＧピクセルは、ＣＭＯＳトランジスターのゲートの下に層構造を与えることにより形成される。ウェルドーピングのドーパント濃度が、典型的には層構造の最適ドーパント濃度よりはるかに高いという事実のために、ウェルドーピング１０５は、図１におけるトランジスターの外部ゲートの下での層構造の適切な形成を妨げる。したがって、ウェルドーピング１０５における開口部を外部ゲート１８１の下に与える必要がある。
【0010】
図５は、ＣＭＯＳプロセスにより製造された最も基本的な埋め込まれたチャンネルＭＩＧピクセルの概略正面配置図を示す。ゲート領域の下に部分的に位置するウェルドーピング５９４における開口部は、破線で示される。線５９３に沿った断面は図２に表され、ウェルドーピング２０５は外部ゲート１８１及び１８２の下に開口部を含む。開口部において、ＭＩＧ層２１４は、上部にある読み出しトランジスターの埋め込まれたチャンネル２６１において流れる電流を変調する信号電荷を捕集する内部ゲートとして機能する。バリア層２５１は、ＭＩＧ層と埋め込まれたチャンネル間においてバリアとして機能する。図２において、ＭＩＧ層２４２、バリア層２５２、及び隣接するピクセルの埋め込まれたチャンネル層２６２も示される。デバイスの背面に、バイアスをかけてもかけなくてもよい第一導電型の任意選択的な導電性背面層２００もある。動作中に、逆バイアスがソース／ドレインコンタクトドーピング及びウェルドーピング及び／又は導電性背面層の間に印加される。
【0011】
埋め込まれたチャンネル２６１、２６２はＭＩＧ検出器に関して必須の要件ではない。しかし、低い１／ｆノイズの埋め込まれたチャンネルは、ＭＩＧ検出器／ピクセルに関してかなりの利益を与える。なぜならば、それは読み出しノイズの十分な減少を可能とし、製造において利点を含むからである。後者の事実は、界面とチャンネルとの間の大きなポテンシャル差のために、界面の質の重要度がより低いためである。したがって、埋め込まれたチャンネルは有利な選択である。また、ノイズの観点から非常に重要な事柄は、ピクセルがリセットされる際に、ＭＩＧ層２４１から全ての信号電荷を取り除くことができるのがよく、すなわちリセットの後ＭＩＧ層が完全に空乏化するのがよいことである。信号電荷がＭＩＧ層中に貯蔵される位置における読み出し中に、バリア層は完全に空乏化するのがよい。これは、信号電荷がチャンネルの閾値電圧及び／又はチャンネル中を流れる電流を適切に変調することができない場合でないときは、読み出しが停止し、又は少なくとも不正確であることを意味する。
【0012】
ウェルドーピング２０５における開口部５９４の配置は、以下の自明な理由により唯一の合理的な選択と考えられている。ＳＴＩ及びコンタクトドーピングがウェルドーピングにより囲まれるという事実は、層構造２４１、２５１及び２６１をより薄く作製することができることを意味し、それは、信号電荷のチャンネルへのカップリング、及びより小さなピクセルサイズへのピクセルのスケーリングを容易にする。層構造をさらに薄くすること可能とするために、破線２９５に沿ってウェルドーピングの開口部を配置することにより層構造をいっそう薄くすることができると考えることができる。なぜなら、ソース２１３及びドレイン２１４ドーピングはウェルドーピング２０５で完全に囲まれているからである。しかし、操作の観点によれば、これは、最高の閾値電圧又は最高のチャンネル抵抗が、ＭＩＧ層の信号電荷がウェルドーピングの遮蔽のために非常に小さな効果しか持たない破線の楕円２９３及び２９４の領域にあるため、推奨されない。
【0013】
上記に表された理由のため、最良の（又は唯一の）代替と考えられているウェルドーピングにおける開口部を構成する方法は、図２及び５に示されたようなものである。しかし、この配置の問題は、ソース１１１／ドレイン１１２ドーピングとＭＩＧ層２４１との間に合理的なバリアを作り出すために、図２において破線の楕円２９１及び２９２の位置に示されるように、バリア層２５１はソース及びドレインドーピングよりも十分により深い必要があることである。すなわち、十分深い層構造を使用することにより、ソース及びドレインドーピングがバリア層から離れて「食べ」すぎないことを配慮する必要がある。しかし、ソース及びドレインドーピングが相対的に高濃度にドープされるという事実は、相対的に深い層構造の使用も必要とする後の熱処理によりこれらが相対的に下に深く拡散するということも意味し、このことはピクセルスケーリングを妨げる。
【0014】
単一ＭＩＧピクセルの外部ゲート１８１が３つの異なる電圧段階（読み出し、演算及びリセット）を支持する必要がある場合において、ＭＩＧ層に貯蔵できる信号電荷の量は、非常に限定される可能性がある。この問題に対する１つの簡単な解決策は、ソースに対して選択トランジスター（ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）を加えることができることである。この方法において、外部ゲート１８１上で２つだけの異なる電圧、すなわち読み出しとリセットのみを使用することが必要である。これはＭＩＧ層の全ウェル容量（Ｆｕｌｌ Ｗｅｌｌ Ｃａｐａｃｉｔｙ：ＦＷＣ）としても知られる貯蔵容量（ｓｔｏｒｉｎｇ ｃａｐａｃｉｔｙ）を向上させる。
【0015】
ＦＷＣ及びクロストークを向上させる別の方法は、深いトレンチが、基材３０１、３０２、３０３及び３０４を含む各ピクセルを離間させる、標準的でないＣＭＯＳプロセスにより製造されたより進歩したＭＩＧピクセルを示す図３に表される。図３のトレンチは、有利には、導電性で不透明かつ良好な反射材である材料３９５、３９６、３９７、及び３９８の任意選択的なピクセル固有の壁に隣接した電気的絶縁性材料３３５、３３６、３３７及び３３８の任意選択的なピクセル固有の壁を含む。後者の壁間において、ピクセルの全てに共通するトレンチ充填材（ｔｒｅｎｃｈ ｆｉｌｌ）３３０がある。各ピクセルにおけるウェルドーピング３０５、３０６、３０７及び３０８が離間しているという事実は、ウェルドーピングとソース／ドレインドーピングとの間の逆バイアスを増加させることによりリセットを補助できることを意味する。実際には、トレンチによりピクセルの列だけを分離させることは十分であるが、ピクセル固有のリセットが使用される場合、各ピクセルが図３に示されるようにトレンチで分離される必要がある。壁３９５、３９６、３９７及び３９８が導電性である場合において、ピクセルリセットは、壁３９５、３９６、３９７及び３９８と、ウェルドーピング３０５、３０６、３０７及び３０８両方への同時のリセットパルスを使用することによりさらに向上させることができる。すなわち、ゲート１８２を含むピクセルに対しリセットが実施される場合において、リセットパルスは、壁３９６と、対応するウェルドーピング３０６へ同時に合わせられてよい。
【0016】
例えば半導体材料がシリコンであり、電気的絶縁性材料３３５、３３６、３３７及び３３８が二酸化シリコンであり、第一導電型がｎ型であり、第二導電型がｐ型である場合において、壁３９５、３９６、３９７及び３９８を各々ウェルドーピング３０５、３０６、３０７及び３０８に接触させることが有利である。この方法において、基材３０１、３０２、３０３及び３０４とアイソレーター壁３３５、３３６、３３７及び３３８との間の界面にて電子の蓄積層又は反転層を形成させるために、壁３９５、３９６、３９７及び３９８とウェルドーピング３０５、３０６、３０７及び３０８との間にバイアスは必要ない。この理由は、二酸化シリコン中の正の酸化物の電荷が、電子の蓄積層又は反転層を作り出すのに十分であることである。蓄積層又は反転層の利点は、ウェルドーピング３０５、３０６、３０７及び３０８を通って突き出た深いトレンチの界面において、それがリーク電流の生成を阻害することであり、さもなければリーク電流はＭＩＧ層の信号電荷と混合するであろう。（図２のピクセルにおいて、トレンチは中性のウェルドーピングを通って突き出ておらず、したがってトレンチの界面でのリークは問題とならない。すなわち、界面でのリークはソース及びドレインにより捕集される。）
半導体材料がシリコンであり、第一導電型がｎ型であり、背面層３００が二酸化シリコンで形成される場合において、電子の蓄積層又は反転層は、二酸化シリコンに存在する正の酸化物電荷により、背面層３００と基材３０１、３０２、３０３及び３０４との間の背面の界面においても形成する。この配置の大きな利点は、背面の二酸化シリコン層が同時に背面に形成することであり、これは背面を薄くした後に、背面の注入や背面のレーザーアニーリングのいずれも必要としないことを意味し、このことはプロセスを簡略化し背面起因の暗電流を減少させる。しかし、背面層３００が二酸化シリコンにより同時に形成され、追加的な壁３３５、３３６、３３７及び３３８並びに３９５、３９６、３９７及び３９８なしに単純なトレンチ３３０だけが用いられた場合でさえ、高いアスペクト比のトレンチが要求される（そうでなければ曲線因子が低下する）という事実のために、処理は依然として困難な作業であることに留意すべきである。また、別の課題は、当然、係るプロセスが標準的なＣＭＯＳプロセスではないということである。
半導体材料がシリコンであり、第一導電型がｎ型であり、背面層３００が二酸化シリコンで形成される場合において、電子の蓄積層又は反転層は、二酸化シリコンに存在する正の酸化物電荷により、背面層３００と基材３０１、３０２、３０３及び３０４との間の背面の界面においても形成する。この配置の大きな利点は、背面の二酸化シリコン層が同時に背面に形成することであり、これは背面を薄くした後に、背面の注入や背面のレーザーアニーリングのいずれも必要としないことを意味し、このことはプロセスを簡略化し背面起因の暗電流を減少させる。しかし、背面層３００が二酸化シリコンにより同時に形成され、追加的な壁３３５、３３６、３３７及び３３８並びに３９５、３９６、３９７及び３９８なしに単純なトレンチ３３０だけが用いられた場合でさえ、高いアスペクト比のトレンチが要求される（そうでなければ曲線因子が低下する）という事実のために、処理は依然として困難な作業であることに留意すべきである。また、別の課題は、当然、係るプロセスが標準的なＣＭＯＳプロセスではないということである。
【0017】
上記に列記した特許（参照として組み入れられるＵＳ７８１６６５３、ＵＳ８１４８７６０、及びＵＳ８２８８８３７）において、より大きなＦＷＣを可能とする異なる種類のリセット構造が表されている。しかし、これらのリセット構造の問題は、典型的にはそれが曲線因子を減少させることである。
【発明の概要】
【0018】
以下は、種々の発明の実施態様の幾つかの側面についての基本的な理解を与えるために、簡潔な要約を示す。本要約は本発明の広範な概説ではない。本発明の鍵となる又は重要な要素を特定することも、本発明の範囲を記述することも意図されない。以下の要約は、本発明の幾つかの概念を本発明の例示的な実施態様のより詳細な説明の前置きとして簡潔な形で表すにすぎない。
【0019】
本発明の側面によれば、層構造（ＭＩＧ層、バリア層、及び場合によっては埋め込まれたチャンネル）をより薄くして、ピクセルスケーリングを容易にすることができる修正された内部ゲートを含む半導体放射線検出器を提供する。本発明の別の側面によれば、１００％の曲線因子を可能とし、潜在的に電荷輸送にも用いることができるリセット構造を提供する。
【0020】
本発明の有利な目的は、半導体基材と、第二導電型の半導体の修正された内部ゲート層と、第一導電型の半導体のバリア層と、ピクセルドーピングに対応するピクセルを作り出すために、少なくとも１つのピクセル電圧に合わせて適合する第二導電型の半導体のピクセルドーピングと、第一導電型の第一のコンタクトと、ピクセルドーピングと第一導電型の第一のコンタクト間とのポテンシャル差として定義された前記ピクセル電圧と、メインゲート及びメインゲートから水平方向に離れた少なくとも１つの追加のゲートとを含む半導体放射線検出器により達成される。
【0021】
本発明による洞察は、例えば、ウェルドーピングが完全にソース及びドレインドーピングを囲んでいるトリゲートＭＩＧトランジスターの組立てに利用することができる。２つの追加ゲートの補助により、チャンネルの最高の閾値電圧又は抵抗がＭＩＧ層に存在する信号電荷と一致することを確実にするために、模造のソース及びドレインを追加ゲートの下に作り出すことができる。
【0022】
曲線因子の減少なく高いＦＷＣを可能とするリセット構造を提供するため、より弱くドープされた層構造をリセットゲートの下に与えてよい。有益なことに、リセットゲートは信号電荷の輸送にも用いることができる。
【0023】
本特許出願に表された本発明の例示的な実施態様は、添付の特許請求の範囲の適用性に制限をもたらすものと解釈されない。動詞「含むこと（ｔｏ ｃｏｍｐｒｉｓｅ）」は、本特許出願において、記載のない特徴の存在も除外しないオープンの制限として用いられる。従属請求項に記載された特徴は、明確に述べられていない限り、相互に自由に組み合わせることができる。
【0024】
本発明の性質として考えられる新規の特徴が、特に添付の特許請求の範囲において記載される。しかし、本発明自体は、添付の図面と合わせて読んだ際に、その構成やその操作の方法の両方に関し、その追加の目的及び利点と共に、具体的な実施態様の以下の記載から最もよく理解されるであろう。
【図面の簡単な説明】
【0025】
【発明を実施するための形態】
【0026】
類似の技術的機能を有する示された構造の部分は、図面を通して同一の参照記号により示される。
【0027】
以下の明細書において、我々は、ピクセル内に蓄積する放射線誘起信号電荷の量が、１つ又はそれより多くのピクセル固有トランジスターにより検出される、半導体放射線検出器のある基本的な用語を使用する。トランジスターは半導体デバイスであり、チャンネル又はベースと呼ばれる半導体材料の領域が、電界効果型トランジスターにおいてはソースとドレイン、又はバイポーラ接合型トランジスターではエミッターとコレクターである２つの電極の間に位置する。ソース及びドレインと（同様にバルク又は半導体検出器の基材と）関係しているゲートの電気的ポテンシャルがチャンネルの電流輸送の性能を決定するように、電界効果型トランジスターのゲートは、チャンネルから電気的に絶縁された第３の電極である。ゲートと呼ぶためには、電界効果型トランジスターの電極は、それが誘起する電場が、少なくともチャンネルの一部において測定可能な効果を有するように、構造中に適切に配置されなければならない。
【0028】
我々は、半導体放射線検出器が概略断面図において描かれる方法に関して、従来の選択も使用する。断面の下端が検出器チップのいわゆる背面を表すといわれている一方、そのいわゆる正面は断面の上端にてみられる。したがって、本発明は任意の方法において背面と正面の定義にとらわれない。概して、我々は、以下で記載されるＭＩＧベーストランジスター構造が、基材の１つの表面上又は幾つかの表面上にあるといってもよい。
【0029】
図９は、全て第二導電型であるソースコンタクトドーピング９２１、ソースドーピング９１１、ドレインコンタクトドーピング９２２及びドレインドーピング９１２を正面に有する背面照射型の埋め込まれたチャンネルトリゲートＭＩＧピクセルの概略断面図を示す。コンタクトドーピング９２１及び９２２は、本文章に適用された表示に従うこの構造において、ピクセルドーピングである。ＭＩＧ層２４１、バリア層２５１及び埋め込まれたチャンネル２６１は、上記に記載された図２の構造中で、対応して番号が付された部分に似ていてよく、ＭＩＧ層２４１を非常に大まかに単に半導体材料の第一の層と呼ぶこともできる。表示「第一の」は任意に配置された順序における第一番目を意味しないことに留意されたい。それは単に名前であって、ＭＩＧ層を参照する簡便な方法にすぎない。
【0030】
加えて、任意選択的な第二導電型のＭＩＧ層増強ドーピング９４２がある。それは領域であり、その正味のドーピングはその領域の周りの残りのＭＩＧ層の正味のドーピングより高い。ＭＩＧ層における正味のドーピングがより高い領域は、ゲート９８３に垂直に並んでいる。増強ドーピングは、バリア層２５１及び埋め込まれたチャンネル２６１にも存在してよい。この種の増強ドーピングは、同一のマスクにより全て注入することができる。加えて、同一のマスクによりＭＩＧ層増強ドーピング９４２の下にドーピング注入することができ、それは、好ましくは第一導電型である。ＭＩＧ層増強ドーピング９４２の目的は、シグナル電荷を主要な（「外部」）ゲート９８３の下に並べることである。ゲート９８３を「外部」ゲートと呼ぶことは、その名前が示すように、内部ゲート又はより適切には修正された内部ゲートを構成するＭＩＧ層２４１との差異を強調する。ゲートとして機能するために、メインゲート９８３は、ピクセル固有電界効果型トランジスターのソースとドレインとの間のチャンネルの位置に少なくとも部分的に対応する位置にある。
【0031】
図９の構造において、メインゲート９８３の両側に追加のゲート９８１及び９８２がある。外部ゲート９８３のある側に追加のゲートがあることは、前記追加のゲートが外部ゲート９８３から水平方向に離れていることを意味する。それは、例えば（第一の追加のゲート９８１として）ソースドーピング９１１に対して、又は（第二の追加のゲート９８２として）ドレインドーピング９１２に対して水平方向に離れていてよいが、以下に説明されるように、他の方向も同様に可能である。電気的絶縁性材料１７１は、メインゲート９８３と追加のゲート９８１及び９８２とをチャンネル２６１から分離させ、それはこの構造において、ＭＩＧ層２４１よりバリア層２５１の反対側にあるソース９１１及びドレイン９１２を接続する埋め込まれたチャンネル層を通過する。この具体的な実施態様において、電気的絶縁性材料の共通の層は、メインゲート９８３並びに追加のゲート９８１及び９８２の両方を包含するが、各ゲート電極が、それ自体電気的絶縁を有する実施態様を表すことができる。
【0032】
動作の観点から望ましい特徴は、最高のチャンネル閾値電圧及び／又は最高のチャンネル抵抗が、ＭＩＧ層の信号電荷が並んでいるメインゲート９８３の下にあることである。この目標を達成するために、追加のゲート９８１及び９８２は、閾値電圧及び／又はチャンネル抵抗が、メインゲート９８３の下より追加のゲート９８１及び９８２の下でより低くなるように、最も有利にバイアスがかけられる。我々は、各追加のゲートが、ピクセル固有トランジスターのチャンネルの一部がＭＩＧ層の端部と垂直に並んでいる、対応するＭＩＧ境界領域の上に位置するように、追加のゲートの位置を特徴づけてよい。この方法において、破線の楕円９９１により示された模造のソースがゲート９８１の下に作り出され、破線の楕円９９２により示された模造のドレインがゲート９８２の下に作り出される。表示「模造の」は、ここでは、ドープされた領域へのトランジスターの構造的な分離において、楕円９９１及び９９２により示された領域は、依然としてチャンネルに属しているが、任意選択的に、‐外部ゲート９８１及び９８２の適切なバイアスがとられ‐これらは各々ソースとドレインの延長であるかのように振る舞い始めるという事実の注意として用いられる。この配置は、ＭＩＧ層に存在する信号電荷の正確な読み出しを可能とする。
【0033】
図９において、第二導電型の埋め込まれたチャンネル２６１のドーピングの濃度は、シリコン界面の隣の第一導電型のウェルドーピング２０５のドーピングの濃度より大きいことが想定される。これは当然ながら必須の条件ではない。実際、全体の埋め込まれたチャンネルを除外することができるが、このことは、当然に１／ｆノイズをかなり増大させる。
【0034】
図１０は、輸送とリセットのための追加のゲートを含む背面照射型の埋め込まれたチャンネルトリゲートダブルＭＩＧピクセルの概略正面配置図を示す。線１０９３に沿った断面は図９に対応し、線１０９６に沿った断面は図９に表されたものより類似の断面をもたらす。線１０９７に沿った断面は、図８の断面にかなり似ている（唯一の差異は、ＭＩＧ層の増強ドーピングが図８には存在しないことである。）。第一型のコンタクトドーピング７０５、７０６、７０７、及び７０８を用いて、第一導電型のウェルドーピング２０５とのコンタクトが作り出される。ダブルＭＩＧピクセルは、全てが第二導電型である、追加的なソースドーピング９１３、追加的なソースコンタクトドーピング９２３、追加的なドレインドーピング９１４及び追加的なドレインコンタクトドーピング９２４を含む第二の電界効果型トランジスターも含む。加えて、別のメインゲート１０８５及びダブルＭＩＧピクセルの上側の部分に属する２つの追加のゲート１０８３、１０８４もある。リセット及びＭＩＧピクセルの上側と下側の部分の間の信号電荷輸送を容易にするため、２つのピクセルの電界効果型トランジスターを分離させるギャップの上に位置した輸送及びリセットゲート７８２もある。
【0035】
ダブルＭＩＧピクセルの背景にある考えは、非破壊相関二重サンプリング（Ｎｏｎ―Ｄｅｓｔｒｕｃｔｉｖｅ Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：ＮＤＣＤＳ）読み出しを可能とするために、信号電荷がメインゲート９８３、１０８５の下で２つのＭＩＧ間を輸送されることができることである。ウェルドーピングの開口部は、３つの部分：下側の部分６９４、中間の部分６９５及び上側の部分６９４を含んでなる。下側と上側の部分が、６９４として同様に番号を付されている理由は、その中の層構造が同一であることである。図８に示されるように、ウェルドーピングにおける開口部の中間の部分６９５において、ＭＩＧ層８４２、バリア層８５２及び埋め込まれたチャンネル層８６２は、有利には、上側及び下側の部分６９４（リセットを容易にするもの）におけるものより、全てがより弱いドーピングを有する。配置の別の利点は、リセットポテンシャルが印加されないとき、空乏化した界面からの界面リーク電流が、埋め込まれたチャンネル層においてソース及び／又はドレインドーピングへ向けて流れ、ＭＩＧ層には流れないように、バリア層にバリアが形成されることである。別の特徴は、輸送及びリセットゲートの下でＭＩＧ層により捕集された信号電荷が、メインゲートの１つの下に位置するＭＩＧ層の部分に流れ、埋め込まれたチャンネル層には流れないことである。この方法において、１００％の曲率因子が維持される一方、信号電荷は界面リーク電流から分離される。このことは本発明の目的の１つである。有利には、層構造８４２、８５２、８６２及び２４１、２５１、２６１は２つの注入マスクにより形成される：領域６９４及び６９５を覆うレジストにおける開口部に対応する第一のマスク、６９４として示された２つの領域を覆うレジストにおける開口部に対応する第二のマスク。
【0036】
ソース及びドレインコンタクトドーピング９２１、９２３、９２２、及び９２４は、縦方向のラインに別個に接続されてよく、ゲート７８２、９８１、９８２、９８３、１０８３、１０８４、１０８５は、横列のラインに別個に接続されてよい。この場合において、電圧スパンは３．３Ｖであり、第一導電型はｐ型であり、第二導電型はｎ型であり、ソース電流モード読み出しが使用され、ピクセルは例えば以下の方法で動作させることができると仮定される。最初に、ピクセルは、２つのメインゲート９８３、１０８５が＋２．５Ｖで保持され、ドレイン９８２、１０８４の隣の追加のゲートが＋３．３Ｖで保持され、ソース９８１、１０８３の隣の追加のゲートが例えば０Ｖ（又は＋１Ｖ）で保持され、輸送及びリセットゲート７８２が０Ｖで保持される演算ステージにある。概して、上述の仮定をとる場合、以下の関係が成り立つといえるであろう：
【0037】
【数1】
【0038】
（式中、
Ｖrg,iは演算中のリセット及び輸送ゲートの電気的ポテンシャルであり、
Ｖes,iは演算中のソース側の追加のゲートの電気的ポテンシャルであり、
Ｖmg,iは演算中のメインゲートの電気的ポテンシャルであり、
Ｖed,iは演算中のドレイン側の追加のゲートの電気的ポテンシャルである）。次に、ピクセルの下側の部分のＭＩＧ層に存在する信号電荷は、例えば最初に＋３．３Ｖを上側のメインゲート１０８５の隣に位置するソース側の追加のゲート１０８３に接続し、次いで＋１．５Ｖを輸送及びリセットゲート７８２に接続することにより、ピクセルの上側の部分のＭＩＧ層に輸送される。次いで、下側のメインゲート９８３及びドレイン９８２の隣の追加のゲートは０Ｖに接続され、その後に輸送及びリセットゲートが元の０Ｖに接続される。概して我々は、簡潔に条件：
Ｖrg,iは演算中のリセット及び輸送ゲートの電気的ポテンシャルであり、
Ｖes,iは演算中のソース側の追加のゲートの電気的ポテンシャルであり、
Ｖmg,iは演算中のメインゲートの電気的ポテンシャルであり、
Ｖed,iは演算中のドレイン側の追加のゲートの電気的ポテンシャルである）。次に、ピクセルの下側の部分のＭＩＧ層に存在する信号電荷は、例えば最初に＋３．３Ｖを上側のメインゲート１０８５の隣に位置するソース側の追加のゲート１０８３に接続し、次いで＋１．５Ｖを輸送及びリセットゲート７８２に接続することにより、ピクセルの上側の部分のＭＩＧ層に輸送される。次いで、下側のメインゲート９８３及びドレイン９８２の隣の追加のゲートは０Ｖに接続され、その後に輸送及びリセットゲートが元の０Ｖに接続される。概して我々は、簡潔に条件：
【0039】
【数2】
【0040】
を作り出すであろう。
（式中、
Ｖmg,trは輸送中の１つのメインゲートの電気的ポテンシャルであり、
Ｖed,trは輸送中の対応するドレイン側の追加のゲートの電気的ポテンシャルであり、
Ｖrg,trは輸送中のリセット及び輸送ゲートの電気的ポテンシャルであり、
結果として輸送及びリセットゲートを元の、より低いポテンシャルに引きよせる。）このように、我々は、ピクセルにおいて他のトランジスターのメインゲートの下でＭＩＧ層に元々蓄積したそれらの信号電荷と最終的に結合するように、最初にリセット及び輸送ゲートの下で、次いで前方にＭＩＧ層内を水平方向に好ましく移動している、その特定のメインゲートの下でＭＩＧ層において元々蓄積したこれらの信号電荷をつくる。
（式中、
Ｖmg,trは輸送中の１つのメインゲートの電気的ポテンシャルであり、
Ｖed,trは輸送中の対応するドレイン側の追加のゲートの電気的ポテンシャルであり、
Ｖrg,trは輸送中のリセット及び輸送ゲートの電気的ポテンシャルであり、
結果として輸送及びリセットゲートを元の、より低いポテンシャルに引きよせる。）このように、我々は、ピクセルにおいて他のトランジスターのメインゲートの下でＭＩＧ層に元々蓄積したそれらの信号電荷と最終的に結合するように、最初にリセット及び輸送ゲートの下で、次いで前方にＭＩＧ層内を水平方向に好ましく移動している、その特定のメインゲートの下でＭＩＧ層において元々蓄積したこれらの信号電荷をつくる。
【0041】
この後に、メインゲート９８３は＋２．５Ｖに接続され、追加のゲート９８１及び９８２は＋３．３Ｖに接続される。より一般には、信号電荷がちょうどないＭＩＧ層の下で、そのトランジスターにおけるメインゲートの電気的ポテンシャルは、直接隣接した追加のゲートのいずれよりも低い電気的ポテンシャルで保持され、（ピクセルの他のトランジスターが読み出される場合）それはまた、ピクセルの他のトランジスターのソース側の追加のゲートの電気的ポテンシャルより低く保持される。最後に言及されたものは必須ではない：前記追加のゲートを低いポテンシャルで保持することにより、他のトランジスターを閉じたままで保持することもできる。任意の場合において、目的は、前記メインゲートの下で空になったＭＩＧ層がしばらくの間空のままであることも保証することである。次いで、空のＭＩＧに対応する第一のＣＤＳ（相関二重サンプリング）測定はソースコンタクトドーピング９２１上のソース電流の測定によって行われる。
【0042】
ピクセルの下側のトランジスターにおいて、空‐ＭＩＧ測定が実施された後、最初に＋１．５Ｖを輸送及びリセットゲート７８２に接続することにより、信号電荷はピクセルの上側の部分から下側の部分へ輸送される。次いで、上側のメインゲート１０８５及び上側の追加のゲート１０８３、１０８４が０Ｖに接続され、その後、輸送及びリセットゲート７８２が元の０Ｖに接続される。この手順は上記のものの鏡像であり、信号電荷は下側のトランジスターの下でのＭＩＧ層から上側のトランジスターの下でのＭＩＧ層に最初に輸送され、ここで移動する信号電荷の量は、前記の演算ステージの間にピクセルで蓄積したすべての信号電荷を含むという重要でない例外を含む。‐上記で説明された第一の信号電荷輸送は、１つのトランジスターの下で元々蓄積した信号電荷を移動させるのみであった。
【0043】
次に、上側のメインゲート１０８５は、元の＋２．５Ｖに接続され、上側の追加のゲート１０８３、１０８４は＋３．３Ｖに接続される。次いで、ピクセル中に存在する信号電荷の総量に対応する第二のＣＤＳ測定が、ソースコンタクトドーピング９２１上のソース電流の測定により行われる。同時に第一のＣＤＳ測定を上側のソースコンタクトドーピング９２３上で行うことができる。ソースコンタクトドーピング９２１上の最後のＣＤＳ読み出しの結果は、第一のＣＤＳの結果より第二のＣＤＳの読み出し結果を差し引くことにより得られる。
【0044】
信号電荷がピクセルの下側の部分からピクセルの上側の部分へさらに輸送される場合において、別のＣＤＳの読み出し結果を得ることができる。有利には、ピクセルの下側及び上側の部分からのＣＤＳの読み出し結果は、異なる感度の（ＩＳＯ値：頭文字ＩＳＯは国際標準化機構（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｏｒｇａｎｉｚａｔｉｏｎ ｆｏｒ Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ）である）設定による２つの読み出し結果を与えることができるように、異なるゲイン設定により得られる。複数のそのようなＮＤＣＤＳ読み出しを実施することにより、必然的に、異なるＩＳＯ設定に対応する幾つかの読み出し結果を得ることができる。
【0045】
電荷輸送状態の間、メインゲート及び隣接する追加のゲートは最初に０Ｖに接続されてよく、その後、輸送及びリセットゲートがすぐに＋１．５Ｖにバイアスをかけられ０Ｖに戻された後、前記メインゲートが＋２．５Ｖにされ、前記追加のゲートが３．３Ｖにされることに留意されたい。また、ここで説明されている輸送の手順は単なる例であり、本説明を読んだ後に、当業者は他の手順を示すことができることにも留意されたい（そこでは考えは、輸送及びリセットゲートと同様にメインゲート、追加のゲートの好適なポテンシャルにより、捕集された信号電荷の移動を簡単に制御することである）。
【0046】
追加のゲートは非常に実用的な選択方法として利用可能である：上記に簡単に提案したように、任意のピクセルにおける任意のトランジスターは、係るトランジスターにおける追加のゲートを、前記トランジスターにおけるチャンネルを閉じたままにさせる電気的ポテンシャル（例えば十分に低い電気的ポテンシャル）に保持することによって、閉じたままにすることができる。したがって、追加のゲートを適切に用いることによりピクセル固有選択トランジスターの除外を可能としてよく、このことは検出器の構造を単純化する。
【0047】
ピクセルのリセットは、＋０Ｖをメインゲート９８３、１０８５、及び追加のゲート９８１、９８２、１０８３、１０８４に接続すること、及び＋３．３Ｖ（又は例えば＋２．８Ｖ）を輸送及びリセットゲート７８２に接続することにより実施される。一般に、リセット（及び輸送）ゲートの電気的ポテンシャルが、生じた半導体材料の内側の電場が全体のピクセルの下でのＭＩＧ層の外の予め蓄積した全ての信号電荷を動かすのに十分であるピクセルにおける全ての他のゲートの電気的ポテンシャルに対して、十分に高くなるようにリセットステージを特徴づけてよい。
【0048】
例えば、２つの列の読み出し手順を通して、下側の列において例えばソースの隣の上側の追加のゲート１０８３を閉じる（例えば＋０Ｖで）こと、及び上側の列においてソースの隣の下側の追加のゲート９８１を閉じることによるソース電流読み出しモードにおいて、２つの異なる列を同時に読み出すことも可能であることに留意されたい。同じことが、ソースフォロワー読み出しモードにも適用される。ドレイン電流読み出しモードが用いられる場合において、前記の手順をゲート９８２及び１０８４（９８１及び１０８３の代わりに）に関して利用できる。
【0049】
図１１は、輸送及びリセットゲート、並びにピクセルにつき４つの追加的な選択トランジスターを有する背面照射型の埋め込まれたチャンネルトリプルゲートダブルＭＩＧピクセルの概略正面配置図を示す。第一導電型のコンタクトドーピング１１０５、１１０６は、第一型のウェルドーピングに接続する。この設計において、図１０において例えば参照番号９１１及び９２１で示された、相互に近接するソース及びソースコンタクトドーピングの対は、単一のソースドーピングと置き換えられることが想定される：例えばソースドーピング１１１１及び１１１３を参照。同様に、上記に記載した相互に近接するドレイン及びドレインコンタクトドーピングの対は、ドレインドーピング１１１２及び１１１４のような単一のドレインドーピングに置き換えられる。図１１におけるソース及びドレインドーピングは、別個のコンタクトドーピングが存在しないため、この構造においてピクセルドーピングと呼ばれる。同様に、最小サイズのゲート１１８１、１１８２、１１８３、１１８４、１１８５、１１８６、１１８７及び１１８８を有する選択トランジスターにおいてただ１つのソースドーピング１１１５、１１１７、１１１９、１１２１、１１２３、１１２５、１１２７及び１１２９、並びに１つのドレインドーピング１１１６、１１１８、１１２０、１１２２、１１２４、１１２６、１１２８及び１１３０がある。
【0050】
ピクセル固有選択トランジスターのゲートの下でドーピング構成が異なってよいことに留意することは重要である。例えば、ピクセル固有選択トランジスターは、以下の任意の組み合わせを含むゲートの下にドーピング構成を有してよい：
‐第一導電型のウェルドーピング２０５（ウェルがゲートの下に存在しない場合において、ウェルドーピングに開口部がなければならない）、
‐層構造２４１、２５１、２６１（図２を参照）、及び
‐層構造８４２、８５２、８６２（図８を参照）。
‐第一導電型のウェルドーピング２０５（ウェルがゲートの下に存在しない場合において、ウェルドーピングに開口部がなければならない）、
‐層構造２４１、２５１、２６１（図２を参照）、及び
‐層構造８４２、８５２、８６２（図８を参照）。
【0051】
このように、具体的なニーズにしたがって個々の選択トランジスターの閾値電圧を調整することができる。すなわち、１つのピクセルは、異なる閾値電圧を有する少なくとも２つの選択トランジスターを含んでよい。例えば、選択トランジスターのドレインが追加のゲートに接続される場合、可能な限り小さい閾値電圧を有することが有益である。なぜなら、これが、追加のゲートの下で模造のソースとドレインの形成を容易にするためである。また、選択トランジスターの下でウェルを拡張させることも有益である。なぜなら、この方法は、選択トランジスターの下のＭＩＧ層において、信号電荷が意図せず捕集されるリスクが全くないためであり、そこでは信号電荷はいかなる測定に対しても使用されない。
【0052】
図１１のピクセルは図１０のピクセルと同様の方法で動作する。唯一の差異は選択トランジスターがピクセル固有のリセットを可能にすることである。最も簡単な構成において、２つのピクセル固有選択トランジスターのドレインは、例えば、輸送及びリセットゲート７８２及び上側のメインゲート１０８５に別個に接続される。別のピクセル固有リセット配置において、下側のメインゲート９８３のゲートも選択トランジスターのドレインに接続される。加えて、すべての４つの選択トランジスターが含まれる、より複雑なピクセル固有リセットスキームが用いられてもよい。ピクセル固有リセットにおいて、選択トランジスターのゲートは、縦方向に別個に又は別個でなく接続されるのがよく、ピクセル固有選択トランジスターのソースは、横方向に別個に接続されるのがよい。実際のトリゲートＭＩＧトランジスターのソース１１１１、１１１３及びドレイン１１１２、１１１４は、縦方向に別個の線上に接続されるのがよく、選択トランジスターに接続されていない実際のトリゲートＭＩＧトランジスターのすべてのゲートは、別個に横方向に接続されるのがよい。この方法において、縦方向の電子機器は、０Ｖが主要及び追加のゲートに接続され、＋３．３Ｖが輸送及びリセットゲートのラインに接続される前に、０Ｖを縦方向の選択トランジスターゲートに接続することにより、ピクセル固有リセットを実行するかどうか（例えば、信号電荷の量がＮＤＣＤＳ ＦＷＣの５０％であるとき）を決定することができる。
【0053】
図７は、ＮＤＣＤＳ読み出しを可能とする背面照射型の埋め込まれたチャンネルダブルＭＩＧピクセルの概略正面配置図を示す。図７のピクセルにおいて、図１０のトリゲート構造における追加のゲートは除外されるが、輸送及びリセットゲートは保持され、参照記号７８２による図の中央部にある。線５９３に沿った断面は図２に対応し、線７９３に沿った断面は、図２に表された同様の断面に対応する。線７９６に沿った断面は、一方で、図８に対応する。図７において、ピクセルの上側の部分におけるソースドーピング７１１、ソースコンタクトドーピング７２１、ドレインドーピング７１２及びドレインコンタクトドーピング７２２は、全てが第二導電型である。ソースコンタクトドーピング７２１及びドレインコンタクトドーピング７２２は、ピクセルドーピングと呼ばれる。ピクセルの下側の部分におけるゲート１８１の動作とピクセルの上側の部分におけるゲート７８１の動作には、図１０及び１１におけるメインゲートの動作と比較した際に、例えばソースコンタクトドーピング１２１、７２１に関して、選択トランジスターが与えられない限り、演算電圧を使用する必要があるという差異がある。他については、動作は図１０のピクセルと非常に似ている。すべての従来技術の配置に対する重要な差異をなす図７のピクセルにおける特徴は、実際のゲート１８１、７８１の下でよりも低くドープされた層構造をその下に有する輸送及びリセットゲートの配置である：図８の参照記号８４２、８５２及び８６２で参照されたより低いドープの層構造を参照。
【0054】
図６は背面照射型の埋め込まれたチャンネルＭＩＧピクセルの概略正面配置図を示し、線５９３に沿った断面は図２に対応する。第一導電型のコンタクトドーピング６０５、６０６が、下に横たわる第一導電型のウェルドーピングとのコンタクトを形成する。この場合において、リセットゲート６８２はもっぱらリセットに使用される。それは、リセットゲート６８２とメインゲート１８１の両方が、ソース１１１とドレイン１１２を分離させるギャップの上に位置するように、メインゲート１８１から水平方向に離れている。しかし、リセットゲート６８２の下の層構造は、図７、１０及び１１のゲート７８２の下と同様であり、すなわち、リセットゲート６８２の下で、層構造における層のドーピング濃度は実際のゲート１８１の下での層構造の層における濃度より小さい。この差異は、図７、１０及び１１と同じ方法で、６９４と６９５として参照される破線の長方形により図６に示される。
【0055】
適切なＭＩＧ検出器／ピクセル動作は、ピクセルドーピングと、ウェルドーピング（７０７、１１０５）への第一導電型のコンタクトドーピング、任意選択的な第一導電型の背面導電性層（２００）と接触した第一導電型のコンタクトドーピング、又は背面の第一導電型の蓄積若しくは反転層への第一導電型のコンタクトであることができる第一導電型の第一のコンタクトとの間に逆バイアスが印加されることを必要とする。
【0056】
これまでに示された例示的な実施態様に対する変形及び改変は、添付の特許請求の範囲により規定された保護の範囲から離れることなく可能である。以下に、幾つかの例を示す。
【0057】
たとえこれまでに記載された構造が、追加のゲートをメインゲートの両面に有していても、メインゲートのソース側だけ、又はドレイン側だけに追加のゲートを用いることにより、幾つかの利点の少なくとも幾らかを得ることが可能である。ただ１つの追加のゲートが用いられる非対称の実施態様は、非対称性を考慮にいれたソース、ドレイン、及びゲートのポテンシャル間の適切な関係を必要とする。
【0058】
たとえ配置図に種々のドープパターンが長方形として示していても、これは、ただ描画上の明確さの問題にすぎない。ドープ領域が、例えば六角形形状等の幾つかの他の形状を有する構造において同じ原理を使用することは、完全に可能である。また、ドープパターンの幾つかが長方形である一方、他が三角形、曲線形及び／又は多角形である混合した態様も可能である。
【0059】
ＭＩＧ層の正味のドーピングにおける局所的な変形等の記載された層の正味の実効的なドーピングにおける局所的な変形は、種々の場所において可能であり、それを用いて、構造内での信号電荷の流れを制御する電場を形作ることができる。
【0060】
ここまでに議論された平面的な、本質的に２次元的な層構造の少なくとも幾らかを３次元構造に置換することが可能であり、ここで３次元は幾つかの構造が種々の深さの水平方向の次元において機能的に重要な変化を有することを意味する。
【0061】
ソース電流モードの読み出しの代わりに、ドレイン電流読み出しやソースフォロワー読み出し等の他の読み出しメカニズムを使用することができる。
【0062】
基材はいずれの導電型もとることができる。
【0063】
注入パターンを作り出すのに用いられるマスクの数は、本発明により制限されない。上記の記載において、例えば多数の重ねられた層において、ドーピング増強は同一のマスクにより製造されてよいが、異なるマスクも用いることもできることを指摘した。
【0064】
埋め込まれたチャンネルを使わない場合よりもメインゲートと追加のゲートとの間のギャップを大きくすることができるため、埋め込まれたチャンネルは模造のソース及びドレインの動作を改善する。この理由は、埋め込まれたチャンネルがある場合において、ギャップの下での閾値電圧が直接的にゲートの下よりも小さいことである。埋め込まれたチャンネルがない場合、ギャップの下での閾値電圧はゲートの下よりも大きくなる。
本開示は以下も包含する。
［１］
半導体基材（１００）と、基材の１つの表面に、以下の順序で
‐第二導電型の半導体の第一の層（２４１）（以下、ＭＩＧ層）と、
‐デバイスの動作中に前記ＭＩＧ層において蓄積した信号電荷のポテンシャルエネルギー障壁を形成するように構成された、第一導電型の半導体のバリア層（２５１）と、
‐ピクセル固有トランジスターのソース及びドレインを作り出すために、ピクセルドーピングが少なくとも１つのピクセル電圧に合わせて適合する第二導電型の半導体のピクセルドーピング（９２１、９２２、１１１１、１１１２、１２１、１２２）と、
を含む、半導体放射線検出器デバイスであって、
デバイスがさらに第一導電型の第一のコンタクトと、ピクセルドーピングの１つと第一導電型の第一のコンタクトとのポテンシャル差として定義された前記ピクセル電圧と、メインゲート（９８３）であって、その位置が、前記ソースと前記ドレインとの間のチャンネルの位置に少なくとも部分的に対応しているメインゲート（９８３）とを含み、
‐デバイスが、メインゲート（９８３）から水平方向に離れた少なくとも１つの追加のゲート（９８１，９８２）を含むことを特徴とする、半導体放射線検出器デバイス。
［２］
２つの追加のゲートを含み、その１つが、メインゲートから前記ソースに向かって水平方向に離れており、他方がメインゲートから前記ドレインに向かって水平方向に離れている、上記態様１に記載の半導体放射線検出器デバイス。
［３］
各追加のゲートが、前記チャンネルの一部が前記ＭＩＧ層の端部と垂直に並んでいる、対応するＭＩＧ境界領域の上に位置している、上記態様１又は２に記載の半導体放射線検出器デバイス。
［４］
前記チャンネルが、前記ＭＩＧ層より前記バリア層の反対側にある前記ソース及び前記ドレインを接続する埋め込まれたチャンネル層を通過する、上記態様１～３のいずれかに記載の半導体放射線検出器デバイス。
［５］
前記チャンネルから前記メインゲート及び１つの前記追加のゲート又は複数の前記追加のゲートを分離させる電気的絶縁性材料を含む、上記態様１～４のいずれかに記載の半導体放射線検出器デバイス。
［６］
電気的絶縁性材料の共通の層が、前記メインゲート及び１つの前記追加のゲート又は複数の前記追加のゲートの両方を包含している、上記態様５に記載の半導体放射線検出器デバイス。
［７］
領域であって、前記ＭＩＧ層において前記領域の周りの残りのＭＩＧ層の正味のドーピングより正味のドーピングが高い領域を含み、前記領域が前記メインゲートと垂直に並んでいる、上記態様１～６のいずれかに記載の半導体放射線検出器デバイス。
［８］
リセットゲート（６８２，７８２）の下でのＭＩＧ層（８４２）及びバリア層（８５２）のドーピングが、メインゲート（９８３）の下でのＭＩＧ層（８４２）及びバリア層（８５２）のドーピングより弱いリセットゲート（６８２，７８２）を含む、上記態様１～７のいずれかに記載の半導体放射線検出器デバイス。
［９］
前記リセットゲート（６８２）が、前記メインゲート（１８１）から水平方向に離れており、前記リセットゲート（６８２）及び前記メインゲート（１８１）の両方が、前記ソース（１１１）及び前記ドレイン（１１２）を分離させるギャップの上に位置している、上記態様８に記載の半導体放射線検出器デバイス。
［１０］
‐前記電界効果型トランジスターが、デバイスにおけるピクセルの第一の電界効果型トランジスターであり、ピクセルが、第二のソース及び第二のドレインを含む第二の電界効果型トランジスターも含み、
‐同時に、前記リセットゲートがピクセルの電界効果型トランジスターを分離させるギャップの上に位置した輸送ゲートである、
上記態様８に記載の半導体放射線検出器デバイス。
［１１］
異なる閾値電圧を有する少なくとも２つのピクセル固有選択トランジスターを含む、上記態様１～１０のいずれかに記載の半導体放射線検出器デバイス。
本開示は以下も包含する。
［１］
半導体基材（１００）と、基材の１つの表面に、以下の順序で
‐第二導電型の半導体の第一の層（２４１）（以下、ＭＩＧ層）と、
‐デバイスの動作中に前記ＭＩＧ層において蓄積した信号電荷のポテンシャルエネルギー障壁を形成するように構成された、第一導電型の半導体のバリア層（２５１）と、
‐ピクセル固有トランジスターのソース及びドレインを作り出すために、ピクセルドーピングが少なくとも１つのピクセル電圧に合わせて適合する第二導電型の半導体のピクセルドーピング（９２１、９２２、１１１１、１１１２、１２１、１２２）と、
を含む、半導体放射線検出器デバイスであって、
デバイスがさらに第一導電型の第一のコンタクトと、ピクセルドーピングの１つと第一導電型の第一のコンタクトとのポテンシャル差として定義された前記ピクセル電圧と、メインゲート（９８３）であって、その位置が、前記ソースと前記ドレインとの間のチャンネルの位置に少なくとも部分的に対応しているメインゲート（９８３）とを含み、
‐デバイスが、メインゲート（９８３）から水平方向に離れた少なくとも１つの追加のゲート（９８１，９８２）を含むことを特徴とする、半導体放射線検出器デバイス。
［２］
２つの追加のゲートを含み、その１つが、メインゲートから前記ソースに向かって水平方向に離れており、他方がメインゲートから前記ドレインに向かって水平方向に離れている、上記態様１に記載の半導体放射線検出器デバイス。
［３］
各追加のゲートが、前記チャンネルの一部が前記ＭＩＧ層の端部と垂直に並んでいる、対応するＭＩＧ境界領域の上に位置している、上記態様１又は２に記載の半導体放射線検出器デバイス。
［４］
前記チャンネルが、前記ＭＩＧ層より前記バリア層の反対側にある前記ソース及び前記ドレインを接続する埋め込まれたチャンネル層を通過する、上記態様１～３のいずれかに記載の半導体放射線検出器デバイス。
［５］
前記チャンネルから前記メインゲート及び１つの前記追加のゲート又は複数の前記追加のゲートを分離させる電気的絶縁性材料を含む、上記態様１～４のいずれかに記載の半導体放射線検出器デバイス。
［６］
電気的絶縁性材料の共通の層が、前記メインゲート及び１つの前記追加のゲート又は複数の前記追加のゲートの両方を包含している、上記態様５に記載の半導体放射線検出器デバイス。
［７］
領域であって、前記ＭＩＧ層において前記領域の周りの残りのＭＩＧ層の正味のドーピングより正味のドーピングが高い領域を含み、前記領域が前記メインゲートと垂直に並んでいる、上記態様１～６のいずれかに記載の半導体放射線検出器デバイス。
［８］
リセットゲート（６８２，７８２）の下でのＭＩＧ層（８４２）及びバリア層（８５２）のドーピングが、メインゲート（９８３）の下でのＭＩＧ層（８４２）及びバリア層（８５２）のドーピングより弱いリセットゲート（６８２，７８２）を含む、上記態様１～７のいずれかに記載の半導体放射線検出器デバイス。
［９］
前記リセットゲート（６８２）が、前記メインゲート（１８１）から水平方向に離れており、前記リセットゲート（６８２）及び前記メインゲート（１８１）の両方が、前記ソース（１１１）及び前記ドレイン（１１２）を分離させるギャップの上に位置している、上記態様８に記載の半導体放射線検出器デバイス。
［１０］
‐前記電界効果型トランジスターが、デバイスにおけるピクセルの第一の電界効果型トランジスターであり、ピクセルが、第二のソース及び第二のドレインを含む第二の電界効果型トランジスターも含み、
‐同時に、前記リセットゲートがピクセルの電界効果型トランジスターを分離させるギャップの上に位置した輸送ゲートである、
上記態様８に記載の半導体放射線検出器デバイス。
［１１］
異なる閾値電圧を有する少なくとも２つのピクセル固有選択トランジスターを含む、上記態様１～１０のいずれかに記載の半導体放射線検出器デバイス。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】