ホーム > 特許ランキング > 新唐科技股▲ふん▼有限公司
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-05-25
(45)【発行日】2022-06-02
(54)【発明の名称】ＳＰＩフラッシュ用安全装置
(51)【国際特許分類】
G06F 13/38 20060101AFI20220526BHJP
G06F 21/62 20130101ALI20220526BHJP
【ＦＩ】
G06F13/38 340G
G06F21/62
G06F13/38 350
G06F13/38 340D
【請求項の数】
18
(21)【出願番号】P 2020079437
(22)【出願日】2020-04-28
(65)【公開番号】P2021043944
(43)【公開日】2021-03-18
【審査請求日】2020-04-28
(31)【優先権主張番号】16/568,299
(32)【優先日】2019-09-12
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】508197206
【氏名又は名称】新唐科技股▲ふん▼有限公司
(74)【代理人】
【識別番号】100102923
【弁理士】
【氏名又は名称】加藤 雄二
(72)【発明者】
【氏名】ジヴ ハーシュマン
(72)【発明者】
【氏名】ヨエル ハヨン
(72)【発明者】
【氏名】ナタン ケレン
(72)【発明者】
【氏名】モシェ アロン
【審査官】吉田 歩
(56)【参考文献】
【文献】特開２０１４－０９９１８５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ １３／３８
Ｇ０６Ｆ ２１／６２
(57)【特許請求の範囲】
【請求項1】
少なくとも１つの周辺デバイスがメモリデバイスとする、１つ以上の周辺デバイスにサービスするバスに接続するためのインターフェースと、前記バスと前記１つ以上の周辺デバイスとに接続され、前記メモリデバイスとの許可されたトランザクションと許可されていないトランザクションとを区別する定義を保持し、バスマスターデバイスが前記メモリデバイスにアクセスしようとするトランザクションを前記バス上で識別し、前記トランザクションが前記定義に従った前記許可されていないトランザクションであることを識別した場合に応答してレスポンジブアクションを開始するように設定されたプロセッサと、
を備える安全装置であって、
前記バスによるバス信号は、前記周辺デバイスのそれぞれ１つにそれぞれ専用の１つ以上の専用信号と、前記バスによってサービスされる前記周辺デバイス間で共有される１つ以上の共有信号と、を含み、
前記プロセッサは、前記メモリデバイスに関連付けられた前記専用信号を中断することにより、前記バス上の前記トランザクションを中断するように設定される、
前記メモリデバイスに関連付けられた前記専用信号は、前記メモリデバイスのＣＳ信号であり、
前記プロセッサは、前記ＣＳ信号が前記メモリデバイスを選択する期間を前記トランザクションの実際の終了時間を超えて延長することにより、前記メモリデバイスによる前記トランザクションの実行を避けるように、前記トランザクションを中断するように設定されることを特徴とする安全装置。
【請求項2】
前記定義は、前記メモリデバイスとの許可されたトランザクションを指定し、前記プロセッサは、前記トランザクションが前記定義で指定されていないトランザクションであるを識別することに応答して、レスポンジブアクションを開始するように設定される請求項１に記載の安全装置。
【請求項3】
前記プロセッサは、１つ以上のトランザクショングループを定義することによって、前記トランザクショングループにそれぞれ対応する１つ以上のカウンターを維持し、前記バスを監視し、前記バス上の前記メモリデバイスと前記バスマスターデバイスとの間の所定のトランザクションを識別された場合に応答して、前記所定のトランザクションが属するトランザクショングループに対応するカウンターを増加するように設定される請求項１に記載の安全装置。
【請求項4】
前記プロセッサは、前記バス上で、前記メモリデバイスに所定の動作モードに入るように指示する１つ以上のモードエントリトランザクション、及び前記メモリデバイスに前記所定の動作モードを終了するように指示する１つ以上のモード終了トランザクションを識別することにより、前記メモリデバイスが前記所定の動作モードで動作しているかどうかを識別するように設定される請求項１に記載の安全装置。
【請求項5】
前記プロセッサは、前記メモリデバイスが前記所定の動作モードで動作しているときに、１つ以上のトランザクションに第１解釈を適用し、前記メモリデバイスが前記所定の動作モードで動作していないときに、前記１つ以上のトランザクションに前記第１解釈と異なる第２解釈を適用するように設定される請求項４に記載の安全装置。
【請求項6】
前記プロセッサは、前記メモリデバイスが前記所定の動作モードで動作しているときに、レスポンジブアクションの開始を一時停止するように設定される請求項４に記載の安全装置。
【請求項7】
前記プロセッサは、前記トランザクションが許可されているかどうかを検証するために、前記バスマスタ―デバイスから前記トランザクションを受信し、前記トランザクションが許可されていると判断した場合に、前記メモリデバイスで前記トランザクションを実行するように設定される請求項１に記載の安全装置。
【請求項8】
前記プロセッサは、複数のトランザクションのシーケンスの一部として前記トランザクションを受信し、前記複数のトランザクションのシーケンスが承認されていることを同時に検証する一環として、前記トランザクションが承認されているかどうかを検証するように設定される請求項７に記載の安全装置。
【請求項9】
前記トランザクションは、前記バスマスターデバイスがデータを前記メモリデバイスに書き込む書き込みトランザクションであり、前記プロセッサは、データに対して暗号操作を実行し、前記暗号操作の成功時に応答して前記トランザクションが許可されることを判断するように設定される請求項１に記載の安全装置。
【請求項10】
安全装置で実行する安全方法であって、前記安全方法は、１つ以上の周辺デバイスとバスに接続されている前記バスを介して通信し、前記周辺デバイスの少なくとも１つはメモリデバイスとすることと、
前記メモリデバイスとの許可されたトランザクションと許可されていないトランザクションを区別する定義を保持することと、
、バスマスターデバイスが前記メモリデバイスにアクセスしようとするトランザクションを前記バス上で識別し、前記トランザクションが前記定義に従った前記許可されていないトランザクションであることを識別した場合に応答してレスポンジブアクションを開始することと、を含み、
前記バスによるバス信号は、前記周辺デバイスのそれぞれ１つにそれぞれ専用の１つ以上の専用信号と、前記バスによってサービスされる前記周辺デバイス間で共有される１つ以上の共有信号と、を含み、
前記レスポンジブアクションを開始することは、前記メモリデバイスに関連付けられた前記専用信号を中断することにより、前記バス上の前記トランザクションを中断すること、
前記１つ以上の専用信号は、前記メモリデバイスのＣＳ信号であり、
前記トランザクションを中断することは、前記ＣＳ信号が前記メモリデバイスを選択する期間を前記トランザクションの実際の終了時間を超えて延長することにより、前記メモリデバイスによる前記トランザクションの実行を避けることを含む、安全方法。
【請求項11】
前記定義は、前記メモリデバイスとの許可されたトランザクションを指定し、前記トランザクションが前記定義で指定されていないトランザクションであるを識別することに応答して、レスポンジブアクションを開始する請求項１０に記載の安全方法。
【請求項12】
１つ以上のトランザクショングループを定義することによって、前記トランザクショングループにそれぞれ対応する１つ以上のカウンターを維持し、前記バスを監視し、前記バス上の前記メモリデバイスと前記バスマスターデバイスとの間の所定のトランザクションを識別された場合に応答して、前記所定のトランザクションが属するトランザクショングループに対応するカウンターを増加することをさらに含む請求項１０に記載の安全方法。
【請求項13】
前記バス上で、前記メモリデバイスに所定の動作モードに入るように指示する１つ以上のモードエントリトランザクション、及び前記メモリデバイスに前記所定の動作モードを終了するように指示する１つ以上のモード終了トランザクションを識別することにより、前記メモリデバイスが前記所定の動作モードで動作しているかどうかを識別することをさらに含む請求項１０に記載の安全方法。
【請求項14】
前記メモリデバイスが前記所定の動作モードで動作しているときに、１つ以上のトランザクションに第１解釈を適用し、前記メモリデバイスが前記所定の動作モードで動作していないときに、前記１つ以上のトランザクションに前記第１解釈と異なる第２解釈を適用することをさらに含む請求項２５１３に記載の安全方法。
【請求項15】
前記メモリデバイスが前記所定の動作モードで動作しているときに、レスポンジブアクションの開始を一時停止することをさらに含む請求項１３に記載の安全方法。
【請求項16】
前記トランザクションが許可されているかどうかを検証するために、前記バスマスタ－デバイスから前記トランザクションを受信し、前記トランザクションが許可されていると判断した場合に、前記メモリデバイスで前記トランザクションを実行することをさらに含む請求項１０に記載の安全方法。
【請求項17】
前記トランザクションを受信することは、複数のトランザクションのシーケンスの一部として前記トランザクションを受信し、前記複数のトランザクションのシーケンスが承認されていることを同時に検証する一環として、前記トランザクションが承認されているかどうかを検証することを含む請求項１６に記載の安全方法。
【請求項18】
前記トランザクションは、前記バスマスターデバイスがデータを前記メモリデバイスに書き込む書き込みトランザクションであり、前記トランザクションが承認されているかどうかを検証することは、データに対して暗号操作を実行し、前記暗号操作の成功時に応答して前記トランザクションが許可されることを判断することを含む請求項１０に記載の安全方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電子システムセキュリティーに関わり、特に、特に、周辺デバイスへのアクセスを保護するための方法およびシステムに関する。
【背景技術】
【0002】
従来、電子システムは、ホストデバイスと周辺デバイス間の通信にさまざまなタイプのバスインターフェイスを使用する。バスインターフェイスの例として、Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ－Ｃｉｒｃｕｉｔ （Ｉ２Ｃ）バスやＳｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ（ＳＰＩ）バスが挙げられる。Ｉ２Ｃバスは、たとえば、「Ｉ２Ｃバスの仕様およびユーザーマニュアル」ＵＭ１０２０４、ＮＸＰ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ、リビジョン６、２０１４年４月４日で記載されており、参照として本明細書に引用される。
【0003】
この出願は、２０１５年６月８日に提出された米国仮特許出願６２／１７２，２９８の権利を主張する２０１６年３月２１日に出願された米国特許出願１５／０７５，２１９の一部継続出願（ＣＩＰ）である２０１８年４月１８日に出願された米国特許出願１５／９５５，７１５の一部継続出願（ＣＩＰ）であり、上記出願の開示全体を参照により本明細書に組み込まれる。
【先行技術文献】
【特許文献】
【0004】
【文献】米国仮特許出願６２／１７２，２９８
【文献】米国特許出願１５／０７５，２１９
【文献】米国特許出願１５／９５５，７１５
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の目的は、周辺デバイスへのアクセスを保護するための方法およびシステムを提供することにある。
【課題を解決するための手段】
【0006】
本発明の実施形態に係る安全装置は、少なくとも１つの周辺デバイスがメモリデバイスとする、１つ以上の周辺デバイスにサービスするバスに接続するためのインターフェースと、前記バスと前記１つ以上の周辺デバイスとに接続され、前記メモリデバイスとの許可されたトランザクションと許可されていないトランザクションとを区別する定義を保持し、バスマスターデバイスが前記メモリデバイスにアクセスしようとするトランザクションを前記バス上で識別し、前記トランザクションが前記定義に従った前記許可されていないトランザクションであることを識別した場合に応答してレスポンジブアクションを開始するように設定されたプロセッサと、を備えることを特徴とする。
【0007】
また、本発明の１つの実施形態に係る安全装置において、前記バスは、前記周辺デバイスのそれぞれ１つにそれぞれ専用の１つ以上の専用信号と、前記バスによってサービスされる前記周辺デバイス間で共有される１つ以上の共有信号と、を含み、前記プロセッサは、前記メモリデバイスに関連付けられた前記専用信号を中断することにより、前記バス上の前記トランザクションを中断するように設定される。また、本発明の１つの実施形態に係る安全装置において、前記メモリデバイスに関連付けられた前記専用信号は、前記メモリデバイスのＣＳ（チップセレクト）信号であり、前記プロセッサは、前記ＣＳ信号が前記メモリデバイスを選択する期間を前記トランザクションの実際の終了時間を超えて延長する（ｂｅｙｏｎｄ ａｎ ａｃｔｕａｌ ｅｎｄ ｏｆ ｔｈｅ ｔｒａｎｓａｃｔｉｏｎ）ことにより、前記メモリデバイスによる前記トランザクションの実行を避けるように、前記トランザクションを中断するように設定される。
【0008】
また、本発明の１つの実施形態に係る安全装置において、前記定義は、前記メモリデバイスとの許可されたトランザクションを指定し、前記プロセッサは、前記トランザクションが前記定義で指定されていないトランザクションであるを識別することに応答して、レスポンジブアクションを開始するように設定される。
【0009】
また、本発明の１つの実施形態に係る安全装置において、前記プロセッサは、１つ以上のトランザクショングループを定義することによって、前記トランザクショングループにそれぞれ対応する１つ以上のカウンターを維持し、前記バスを監視し、前記バス上の前記デバイスと前記バスマスターデバイスとの間の所定のトランザクションを識別された場合に応答して、前記所定のトランザクションが属するトランザクショングループに対応するカウンターを増加するように設定される。
【0010】
また、本発明の１つの実施形態に係る安全装置において、前記プロセッサは、前記バス上で、前記メモリデバイスに所定の動作モードに入るように指示する１つ以上のモードエントリトランザクション、及び前記メモリデバイスに前記所定の動作モードを終了するように指示する１つ以上のモード終了トランザクションを識別することにより、前記メモリデバイスが前記所定の動作モードで動作しているかどうかを識別するように設定される。また、本発明の１つの実施形態に係る安全装置において、前記プロセッサは、前記メモリデバイスが前記所定の動作モードで動作しているときに、１つ以上のトランザクションに第１解釈を適用し、前記メモリデバイスが前記所定の動作モードで動作していないときに、前記１つ以上のトランザクションに前記第１解釈と異なる第２解釈を適用するように設定される。また、本発明の１つの実施形態に係る安全装置において、前記プロセッサは、前記メモリデバイスが前記所定の動作モードで動作しているときに、レスポンジブアクションの開始を一時停止するように設定される。
【0011】
また、本発明の１つの実施形態に係る安全装置において、前記プロセッサは、前記トランザクションが許可されているかどうかを検証するために、前記バスマスタデバイスから前記トランザクションを受信し、前記トランザクションが許可されていると判断した場合に、前記メモリデバイスで前記トランザクションを実行するように設定される。また、本発明の１つの実施形態に係る安全装置において、前記プロセッサは、複数のトランザクションのシーケンスの一部として前記トランザクションを受信し、前記複数のトランザクションのシーケンスが承認されていることを共同で検証する一環として、前記トランザクションが承認されているかどうかを検証するように設定される。
【0012】
また、本発明の１つの実施形態に係る安全装置において、前記トランザクションは、前記バスマスターデバイスがデータを前記メモリデバイスに書き込む書き込みトランザクションであり、前記プロセッサは、データに対して暗号操作を実行し、前記暗号操作の成功時に応答して前記トランザクションが許可されることを判断するように設定される。
【0013】
また、本発明の１つの実施形態に係る安全装置は、少なくとも１つの周辺デバイスがメモリデバイスとする、１つ以上の周辺デバイスにサービスするバスに接続するためのインターフェースと、前記バスと前記１つ以上の周辺デバイスとに接続され、バスマスターデバイスが前記メモリデバイスにアクセスしようとするトランザクションを前記バス上で識別し、前記トランザクションを識別した場合に応答して、レスポンジブアクションを開始し、前記メモリデバイスの代わりに前記バスマスターデバイスに応答するように設定されたプロセッサと、を備えることを特徴とする。
【0014】
また、本発明の１つの実施形態に係る安全装置において、前記プロセッサは、前記トランザクションを識別した場合に、前記バス上の前記トランザクションを中断するように設定される。また、本発明の１つの実施形態に係る安全装置において、前記プロセッサは、前記トランザクションを識別した場合に、アラートを発行するように設定される。
【0015】
また、本発明の１つの実施形態に係る安全装置において、前記トランザクションは、前記メモリデバイスの機能に対するクエリ（ｑｕｅｒｙ（問い合わせ））であり、前記プロセッサは、前記メモリデバイスの実際の機能とは異なる変更された機能で前記バスマスターデバイスに応答するように設定される。また、本発明の１つの実施形態に係る安全装置において、前記クエリは、シリアルフラッシュ検出可能パラメーター（ＳＦＤＰ）読み取りコマンドを含み、前記プロセッサは、変更されたＳＦＤＰで前記ＳＦＤＰ読み取りコマンドに応答するように設定される。
【0016】
また、本発明の１つの実施形態に係る安全装置において、前記プロセッサは、前記バスマスタデバイスからのクエリまでに、前記メモリデバイスから前記メモリデバイスの実際の機能を取得し、前記バスマスタデバイスに応答するための変更された機能を生成するように、前記実際の機能を変更するように設定される。また、本発明の１つの実施形態に係る安全装置において、前記プロセッサは、前記変更された機能に、前記メモリデバイスによってサポートされていない機能を追加するように設定されている。また、本発明の１つの実施形態に係る安全装置において、前記プロセッサは、前記変更された機能から、前記メモリデバイスによってサポートされている機能を省くように設定されている。
【0017】
本発明の１つの実施形態に係る安全方法は、１つ以上の周辺デバイスとバスに接続されている安全装置を使用して前記バスを介して通信し、前記周辺デバイスの少なくとも１つはメモリデバイスとすることと、前記安全装置で、前記メモリデバイスとの許可されたトランザクションと許可されていないトランザクションを区別する定義を保持することと、前記安全装置を使用して、バスマスターデバイスが前記メモリデバイスにアクセスしようとするトランザクションを前記バス上で識別し、前記トランザクションが前記定義に従った前記許可されていないトランザクションであることを識別した場合に応答してレスポンジブアクションを開始することと、を含む。
【0018】
本発明のもう１つの実施形態に係る安全方法は、１つ以上の周辺デバイスとバスに接続されている安全装置を使用して前記バスを介して通信し、前記周辺デバイスの少なくとも１つはメモリデバイスとすることと、前記安全装置を使用して、バスマスターデバイスが前記メモリデバイスにアクセスしようとするトランザクションを前記バス上で識別し、前記トランザクションを識別した場合に応答して、レスポンジブアクションを開始し、前記メモリデバイスの代わりに前記バスマスターデバイスに応答することと、を含む。
【0019】
本発明の１つの実施形態による安全装置は、インターフェースとプロセッサと、を含み、インターフェイスは、１つまたは複数の周辺デバイスにサービスするバスに接続するように構成されています。バスは、周辺デバイスのそれぞれの１つにそれぞれ１つまたは複数の専用信号と、バスがサービスする周辺デバイス間で共有される１つまたは複数の共有信号とを含み、プロセッサは、周辺デバイスに加えて追加のデバイスとしてバスに接続され、所定の周辺デバイスに関連する専用信号を妨害することにより、バスマスターデバイスが所定の周辺デバイスにアクセスしようとするトランザクションをバス上で中断するように設定されている。
【0020】
いくつかの実施形態では、プロセッサは、トランザクションを中断している間、中断されていないバス上の共有信号を保持するように設定される。一実施形態では、インターフェースは、バスマスタデバイスから専用信号を受信するための入力端と、専用信号を所定の周辺デバイスに送信するための出力端とを含む。プロセッサは、入力端から受信された専用信号を出力端へ送信しないようにすることで、トランザクションを中断するように設定されている。いくつかの実施形態では、プロセッサは、専用信号が中断された場合に、所定の周辺デバイスの代わりにバスマスターに応答するように設定される。例示的な実施形態では、専用信号は、チップ選択（ＣＳ）信号を含む。
【0021】
本発明の別の実施形態では、開示される実施形態では、プロセッサは、バスを監視することによって、中断されるトランザクションを検出するように構成される。本発明の別の実施形態では、プロセッサは、バスの外部にある補助インターフェースを介してバスマスタデバイスと通信することによって、中断されるトランザクションを検出するように構成される。
【0022】
１つの実施形態では、プロセッサは、リセットされるまで、専用信号を無期限に中断するように構成される。別の実施形態では、プロセッサは、トランザクションを検出した後、有限の期間内で専用信号を中断するように構成される。一実施形態では、トランザクションを中断することによって、プロセッサは、１つまたは複数の周辺デバイスでトランザクションを中止させるように構成される。いくつかの実施形態では、プロセッサは、トランザクションの中断に続いてバスの通常の動作を再開するように構成される。
【0023】
本発明の実施形態によれば、さらに、インターフェースおよびプロセッサを含む安全装置が提供される。インターフェイスは、１つまたは複数の周辺デバイスをサービスするバスに接続するように構成される。プロセッサは、周辺デバイスに加えてバスに接続されており、バスマスターデバイスが所定の周辺デバイスではなくバスマスターに応答することにより、所定の周辺デバイスにアクセスしようとするトランザクションをバス上で中断するように構成される。
【0024】
一実施形態では、バスは、周辺デバイスのそれぞれ１つにそれぞれ１つまたは複数の専用信号と、バスによってサービスされる周辺デバイス間で共有される１つまたは複数の共有信号と、を含み、プロセッサは、所定の周辺デバイスに関連付けられた専用信号を中断し、専用信号が中断されている間にバスマスターに応答することによって、トランザクションを中断するように構成される。
【0025】
いくつかの実施形態では、所定の周辺デバイスはメモリデバイスを含む。プロセッサは、トランザクションで、メモリデバイスからデータを読み取るためのバスマスターからのリクエストを識別し、安全装置の内部的に格納されている代替データでリクエストに応答するように構成される。例示的な実施形態では、プロセッサは、バスマスタがメモリデバイス内の所定のアドレスゾーンへのアクセスをリクエストしていることを識別した場合に応答して、トランザクションを中断し、代替データで応答するように構成される。
【0026】
別の実施形態では、プロセッサは、トランザクション中にバスマスタデバイスが所定の周辺デバイスによってバスマスタに返されるデータに基づいて、所定の周辺デバイスへのアクセスを試みるトランザクションを識別するように構成される。さらに別の実施形態では、プロセッサは、トランザクションで使用されるコマンドコードに基づいて、バスマスタデバイスが所定の周辺デバイスへのアクセスを試みるトランザクションを識別するように構成される。
【0027】
本発明の一実施形態による安全方法は、１つまたは複数の周辺デバイスに加えて追加のデバイスとしてバスに接続されている安全装置を使用してバスを介して通信することを含む。バスは、それぞれが周辺デバイスのそれぞれ１つに１つまたは複数の専用信号と、バスによってサービスされる周辺デバイス間で共有される１つまたは複数の共有信号と、含む。バスマスターデバイスが特定の周辺デバイスにアクセスしようとするトランザクションは、特定の周辺デバイスに関連付けられた専用信号を中断することにより、安全装置を使用してバス上で中断される。
【0028】
本発明の実施形態の安全方法によれば、１つまたは複数の周辺デバイスに加えてバスに接続されている安全装置を使用してバスを介して通信することを含み、安全装置を使用して特定の周辺デバイスの代わりにバスマスターに応答することにより、バスマスターデバイスが特定の周辺デバイスにアクセスしようとするトランザクションをバス上で中断する。
【0029】
本明細書で説明される本発明の別の実施形態は、インターフェースおよびプロセッサを含む装置を提供する。インターフェースは、バスを介して通信するように構成されている。プロセッサは、バスの少なくとも一部に並行してバスの少なくとも１本のラインに１つ以上のダミー値を強制的に書き込むことにより、バスマスターデバイスが無許可に周辺デバイスへのアクセスを試みるトランザクションをバス上で中断するように構成される。
【0030】
一実施形態では、プロセッサは、バスのデータラインにダミー値を強制的に書き込むように構成され、データライン上の周辺デバイスに送信されるか、または周辺デバイスから受信されるそれぞれのデータ値の転送を中断する。ほかの実施形態では、プロセッサは、バスのクロックラインにダミー値を強制的に書き込むことで、トランザクションで使用されるクロック信号を中断するように設定される。さらにほかの実施形態では、プロセッサは、バスのＣＳラインにダミー値を強制的に書き込むことで、バスマスターデバイスによる周辺デバイスの選択を中断するように設定される。
【0031】
一部の実施例では、バスは、デフォルト論理値を有するオープンドレインまたはオープンコレクタを備え、且つプロセッサーは、バスの少なくとも１つのラインにデフォルト論理値と相反するダミー値を強制的に書き込むように設定される。
【0032】
一部の実施例では、プロセッサーは、ダミー値を強制的に書き込むことによって、バスマスタデバイスまたは前記周辺デバイスの少なくとも１つのラインに書き込まれた対応値を上書き（ｏｖｅｒｒｉｄｅ）するように設定される。１つの例示的な実施例では、プロセッサーは、バスマスタデバイスまたは周辺デバイスの駆動強度より強い駆動強度で、少なくとも１つのラインを駆動することによって、バスマスタデバイスまたは周辺デバイスによって書き込まれた前記対応値を上書きするように設定される。もう１つの実施例では、装置は、少なくとも１つの抵抗器を有し、その抵抗器は、少なくとも１つのラインに挿入され、バスマスタデバイスまたは周辺デバイスによって書き込まれた値を、ダミー値に応じて減衰させるように設定される。
【0033】
一部の実施例では、プロセッサーは、バスマスタデバイスと周辺デバイスの間の通信に使用されるバスの既存のラインのみにダミー値を強制的に書き込むように設定される。一部の実施例では、プロセッサーは、バスを監視することによって、中断させるべきトランザクションを検出するように設定される。１つの実施例では、プロセッサーは、バスの外部にある補助インターフェースを介してバスマスタデバイスと通信することによって、中断させるべきトランザクションを検出するように設定される。
【0034】
開示された１つの実施例では、プロセッサーは、装置がリセットされるまで、無制限にダミー値を強制的に書き込むように設定される。もう１つの実施例では、プロセッサーは、トランザクションを検出した後に、一定期間内にダミー値を強制的に書き込むように設定される。また１つの実施例では、プロセッサーは、トランザクションが中断された後に、前記バスの正常動作を再開するように設定される。
【0035】
本発明で説明される実施例は、さらに周辺デバイスと安全装置を備えるシステムを提供する。その周辺デバイスは、バスを介して１つまたは複数のバスマスタデバイスにアクセス可能であり、安全装置は、バスマスタデバイスが無許可に周辺デバイスにアクセスを試みる時、バスの少なくとも１つのラインに強制的に１つまたは複数のダミー値を並行的に書き込むことによって、少なくとも一部のトランザクションを中断させるように設定される。
【0036】
実施例によって、本発明はさらに１つの方法を提供する。その方法は、バスに接続された安全装置を使用し、バスマスタデバイスが無許可に周辺デバイスにアクセスを試みる時、トランザクションを中断させることを決定することと、バスの少なくとも１つのラインに強制的に１つまたは複数のダミー値を並行的に書き込むことによって、少なくとも一部のトランザクションを中断させることを含む。
【図面の簡単な説明】
【0037】
【発明を実施するための形態】
【0038】
以下、本発明について、図に示す実施形態に基づいて説明する。
【0039】
本発明で説明される実施例は、バスインターフェースを介して周辺デバイスへのアクセスを確保するための改良された安全方法及び安全装置を提供する。周辺デバイスは、例えば、暗号エンジン、機密データを格納するメモリデバイス、またはバスを介してアクセス可能な他の適切なデバイスを含むことができる。本明細書で説明される実施形態のいくつかは、主にシリアルフラッシュメモリデバイスに言及しているが、開示される技術は、特定のタイプの周辺デバイスに限定されない。
【0040】
開示された一部の実施例では、安全装置は、バス上のトランザクションを監視し、ホストデバイスまたはバスマスタデバイスが無許可に周辺デバイスにアクセスを試みるトランザクションを検出する。トランザクションは、任意の適切な基準または方針（ｐｏｌｉｃｙ）を使用して、許可または無許可なものとして分類することができる。
【0041】
無許可なトランザクションを検出する時、安全装置は、トランザクションと並行して、意図的にバスの１つ以上のラインまたは信号の値に、あるダミー値を強制的に書き込むことによって、トランザクションを中断させる。ダミー値を強制的に書き込むのことは、例えば、クロック信号、データ信号及び／またはチップセレクト（Ｃｈｉｐ－Ｓｅｌｅｃｔ）信号で実行することができる。
【0042】
バス上にダミー値を強制的に書き込むことによるトランザクションの中断は、Ｉ２Ｃなどのオープンドレインまたはオープンコレクタバス、ＳＰＩなどのプッシュプルバスなどが適している。トランザクションに並行してバス上にダミー値を強制的に書き込むことは、周辺デバイスへの及び／または周辺デバイスからの通信を中断し、及び／またはそれぞれのクロック信号を中断する。
【0043】
ここでは、Ｉ２ＣおよびＳＰＩバス上の無許可なトランザクションを中断するためのいくつかの技術について説明する。そして中断後の正常動作を正常に再開するための技術についても説明する。一部の実施例では、安全装置は、バス上でトランザクションを検出することなく、またはバスを監視なしにトランザクションを中断することができる。例えば、安全装置は、このホストデバイスが許可されるまで、またはこのホストデバイスが許可されない限り、特定のホストデバイスのチップセレクト（ＣＳ）ライン上にダミー値を強制的に書き込むことができる。
【0044】
いくつかの実施形態では、例えば、ＳＰＩバスのうち安全装置によって保護されたバスは、周辺デバイス専用の１つ以上の専用信号と、バスを介して周辺デバイス間で共有される１つ以上の共有信号と、を含む。共有信号の例は、データおよびクロック信号である。専用信号の例は、ＣＳ信号である。いくつかの実施形態では、安全装置は、バス上の共有信号を中断せずに保持しながら、保護された周辺デバイスに関連付けられた専用信号を中断することによりトランザクションを中断するように構成される。ただし、すべてのバスに専用信号があるわけではないことに注意する必要がある。たとえば、Ｉ２Ｃでは、バス上のすべての信号は共有信号である。
【0045】
他の実施形態では、安全装置は、保護された周辺デバイスの代わりに、無許可のホストデバイスに応答することにより、トランザクションを中断するように構成される。例示的な実施形態では、周辺デバイスは、キー、構成データ、および／またはブートコードなどの機密データを格納するために割り当てられた、１つまたは複数のアドレスゾーンを含むフラッシュメモリを備える。フラッシュメモリのＣＳ信号を選択的にオーバーライドすることにより、安全装置は、フラッシュメモリ内のデータへのアクセスをオーバーライドできる。代わりに、安全装置は、内部に保存されたデータでホストデバイスに応答する。 以下、このセキュアブートプロセスについて説明する。
【0046】
開示された技術は、トランザクション毎の処理レベル（ｔｒａｎｓａｃｔｉｏｎ－ｂｙ－ｔｒａｎｓａｃｔｉｏｎ ｌｅｖｅｌ）で、リアルタイムで周辺デバイスに対する安全な選択的なアクセスを提供する。本明細書で説明される技術の大部分では、トランザクションの識別および中断の両方が、バスの既存の信号を用いてのみ実行される。したがって、開示された技術は、追加のピンまたは相互接続を必要とせず、それによってシステム全体のサイズ及びコストを低減する。
【0047】
Ｉ２Ｃバスで周辺デバイスへのアクセスを保護する安全方法
【0048】
図１は、本発明の実施例の安全システム２０を概略的に示すブロック図である。本発明の実施例では、システム２０は、Ｉ２Ｃバス３２に接続されたホストデバイス２４及び周辺デバイス２８を備える。ホストデバイス２４及び周辺デバイス２８は、簡潔にするためにホストデバイス及び周辺（ｐｅｒｉｐｈｅｒａｌ）とも記載される。ホストデバイス２４は、また、バスマスタデバイスと呼ばれることもある。
【0049】
安全装置３６は、Ｉ２Ｃバス上のトランザクションを監視し、ホストデバイス２４またはバスマスタ機能を有する他のデバイスが無許可に周辺デバイスにアクセスを試みるトランザクションを防止することによって、周辺デバイス２８へのアクセスを保護する。安全装置３６は、制御装置またはＴＰＭ（Ｔｒｕｓｔｅｄ Ｐｌａｔｆｏｒｍ Ｍｏｄｕｌｅ）と記載されることもある。本発明の実施例では、安全装置３６は、インターフェース４０と、プロセッサー４４と、メモリー４８とを備え、インターフェース４０は、Ｉ２Ｃバス３２に接続され、プロセッサー４４は、本発明の技術を実行するように設定され、メモリー４８は、１つまたは複数のプロセッサー４４が実行する安全方針（ｓｅｃｕｒｉｔｙ ｐｏｌｉｃｉｅｓ）を格納するように構成される。
【0050】
プロセッサー４４は、所定または設定された任意の方針に従って、トランザクションを無許可なものに分類することができる。一般的に、無許可なトランザクションは、周辺デバイス２８にデータを書き込み、周辺デバイス２８からデータを読み取り、周辺デバイス２８に設定または命令を送信し、または他の適切な方法による周辺装置へのアクセスを試みることができる。安全装置３６が実行する方針は、ポジティブ方針（例えば、ホワイトリスト）、ネガティブ方針（例えば、ブラックリスト）、デバイスアドレスまたは抵抗器のオフセット（ｒｅｇｉｓｔｅｒ ｏｆｆｓｅｔ）に依存する方針、または他のタイプの方針を含むことができる。
【0051】
例えば、安全装置３６は、ホストデバイスの周辺デバイス２８へのアクセスが許可される前に、ホストデバイス２４のアイデンティティ（ｉｄｅｎｔｉｔｙ）に対する認証を要求することができる。無許可なホストデバイスによって実行されたトランザクションは、無許可のトランザクションに判断される。その認証は、例えば、ホストデバイスと安全装置の間のチャレンジレスポンス方式（ｃｈａｌｌｅｎｇｅ－ｒｅｓｐｏｎｓｅ ｐｒｏｃｅｓｓ）を使用して実行することができる。追加的または代替的に、ホストデバイスは、他の適切な方法で自分のアイデンティティを証明し、または安全なブートプロセスを完成することが要求されることがある。
【0052】
さらに追加的または代替的に、幾つかのタイプのトランザクション（例えば、読み取りトランザクション）は許可されたものとして判断され、他のタイプのトランザクション（例えば、書き込みトランザクション）は無許可なものとして判断されることができる。さらにもう１つの実施例では、周辺デバイスの選択されたアドレスへのアクセスは許可されたものとして判断され、他のアドレスへのアクセスは無許可なものとして判断されることができる。別の実施例として、バス上のビットシーケンス（ｂｉｔ ｓｅｑｕｅｎｃｅｓ）は無許可なトランザクションとして判断されることができる。
【0053】
一般的に、プロセッサー４４は、許可されたトランザクションと無許可なトランザクションとを任意の適切な方法で判断することができる。メモリー４８は、トランザクションが許可されているかを判断するための１つまたは複数の方針が格納されている。
【0054】
Ｉ２Ｃバス３２は、シリアルデータ信号を伝達するシリアルデータ（ＳＤＡ）ラインと、シリアルクロック信号を伝達するシリアルクロック（ＳＣＬ）ラインとを備える。用語“ライン”及び“信号”は、本明細書では交換可能に使用される。ＳＤＡライン及びＳＣＬラインを監視することによって、プロセッサー４４はＩ２Ｃバス上のすべてのトランザクションを監視することができ、且つ無許可なトランザクションを検出することができる。
【0055】
無許可なトランザクションを検出した後、プロセッサー４４は、Ｉ２Ｃバス３２上のＳＤＡライン及び／またはＳＣＬラインに１つまたは複数のダミー値を強制的に書き込むことによってそのトランザクションを中断する。この機構は、Ｉ２Ｃバスのオープンドレイン／オープンコレクタ構造によって実現されることができる。通常的に、ＳＤＡライン及びＳＣＬラインの両方は、プルアップ抵抗器を使用して、デフォルトで論理的な“１”の状態にプルアップされる。どのデバイスも、他のデバイスによって同時に書き込まれた値にかかわらず、いつでも“０”値を書き込むことによって、ＳＤＡラインまたはＳＣＬラインの論理値を強制的に“０”に変わることができる。
【0056】
よって、一部の実施例では、無許可なトランザクションを検出すると、安全装置３６中のプロセッサー４４は、インターフェース４０を介して、Ｉ２Ｃバス３２のＳＤＡラインまたはＳＣＬライン上に論理値“０”（デフォルト論理値“１”と相反する値）を強制的に書き込む。本明細書では、“０”値はダミー値と見なされる。ＳＤＡラインに強制的に書き込まれた“０”値は、ホストデバイス２４から周辺デバイス２８に書き込まれた値、またはホストデバイス２４によって周辺デバイス２８から読み出された値、若しくはデフォルト論理値“１”などのすべてのデータ値を上書きする。ＳＣＬラインに強制的に書き込まれた“０”値は、クロック信号を停止する。上述のどちらの場合も、トランザクションは中断される。
【0057】
一部の実施例では、プロセッサー４４は、例えば装置のパワーアップリセット（ｐｏｗｅｒ－ｕｐ ｒｅｓｅｔ）が実行されるまで、無制限に“０”値を強制的に書き込みを続ける。他の実施例では、プロセッサー４４、中断から正常な回復を可能にする、即ち、ホストデバイス２４及び周辺デバイス２８が中断されたトランザクションから回復して正常動作を再開することを可能にする。一部のホストデバイス及び／または周辺デバイス２８は、クロック停止から回復できない。よって、シンプルなホストデバイスや周辺デバイス２８でも正常な回復が必要な場合は、ＳＣＬラインではなくＳＤＡラインにダミー値を強制的に書き込むの方が良い。
【0058】
１つの実施例では、トランザクションが中断された後に通常の動作を再開するため、プロセッサー４４は、バス上でＩ２Ｃ停止またはＩ２Ｃ再起動状態（Ｉ２Ｃ ＳＴＯＰ ｏｒ ＲＥＳＴＡＲＴ ｃｏｎｄｉｔｉｏｎ）を生成する。本明細書では、Ｉ２Ｃ停止またはＩ２Ｃ再起動状態は、バスがトランザクション開始可能であることを対象デバイスに示すバス信号値の任意のシーケンスを含むことができる。
【0059】
プロセッサー４４、中断されたトランザクションからの正常に回復を可能にするために様々な技術を使用することができる。１つの実施例では、プロセッサー４４は、一定時間内に強制的に“０”値を書き込み続けることは、無許可なトランザクションを中断するには充分であると見なされる。任意の長さの定義済みの時間も使用されることができる。例えば、ＳＭＢｕｓ仕様ではタイムアウトが２５ｍＳと定義される。したがって、ＳＭＢｕｓとＩ２Ｃとの応用（ａｐｐｌｉｃａｔｉｏｎｓ ｏｆ ＳＭＢｕｓ－ｏｖｅｒ－Ｉ２Ｃ）では、タイムアウトをトリガ（ｔｒｉｇｇｅｒ）するために、定義済みの時間を少なくとも２５ｍＳに設定するのが理にかなっている。
【0060】
別の実施例では、プロセッサー４４は、ＳＣＬラインの論理値がＨｉｇｈ（即ち、トグルしていない（ｎｏｔ ｔｏｇｇｌｉｎｇ））に検出されるまで、一定時間内にＳＤＡライン上に“０”値を強制的に書き込みを続ける。この状態は、ホストデバイスがトランザクションを終了または中止したことを示すことができる。プロセッサー４４は、ＳＤＡラインを解放し、場合によってはＩ２Ｃ停止条件（Ｉ２Ｃ ＳＴＯＰ ｃｏｎｄｉｔｉｏｎ）を生成することができる。
【0061】
周辺デバイス２８から読み取ったトランザクションを中断させるのに有用なもう１つ実施例では、安全装置３６を周辺デバイス２８と同様なアドレスを有するＩ２Ｃスレーブとして構成される。安全装置３６中のプロセッサー４４は、“０”データを使用して、無許可の読み取り要求に応答する。周辺デバイス２８は、プロセッサー４４と並行的にこれらの読み取り要求に応答するが、そのデータ値は、安全装置３６から送信された“０”値によって上書きされる。このプロセスは、例えば停止条件によってホストデバイスがトランザクションを中断するまで続く。注意すべきは、Ｉ２Ｃ仕様に従って、Ｉ２Ｃスレーブはデータ送信する時にＡＣＫ／ＮＥＧＡＣＫビットを駆動しないことである。
【0062】
読み取りトランザクションと書き込みトランザクションの両方を中断するのに有用な他の実施例では、プロセッサー４４がＳＤＡライン上に強制的に“０”値を書き込むことである。次に、ホストデバイス２４がこれを中断として識別していない場合に、ことトランザクションは、周辺デバイス２８から送信されたデータではなく、バス上の“０”値を介して通常に停止する。ホストデバイス２４がこの中断を検出し、（例えば、Ｉ２Ｃマルチマスタアービトレーション（ｍｕｌｔｉ－ｍａｓｔｅｒ ａｒｂｉｔｒａｔｉｏｎ）に対応する）且つこのトランザクションを中止する場合、プロセッサー４４は、一般的に、ＳＣＬライン上で追加のクロックサイクルを生成することによって、ホストデバイス２４によって中断されたトランザクションを引き続くことができる。プロセッサー４４は、転送されている現在のバイトを補完し、停止状態（ＳＴＯＰ ｃｏｎｄｉｔｉｏｎ）を発行することによってトランザクションを中止することができる。
【0063】
上述した中断及び回復の技術は、単純に例として示されている。代替の実施例では、安全装置３６のプロセッサー４４は、他の任意の適切な技術を介して、トランザクションを中断する及び／または中断から回復することもできる。
【0064】
上述の実施例では、無許可なトランザクションを検出、中断、及び中断からの回復の全ては、バスの既存のラインを介して実現される。代替の実施例では、安全装置３６及びホストデバイス２４は、バス３２の外部にある補助インターフェースによって接続される。例えば、安全装置３６及びホストデバイス２４が同じＩＣに統合され、ＩＣのＳＤＡピンとＳＣＬピンを共有する場合に実現可能である。
【0065】
これらの実施例では、安全装置３６及びホストデバイス２４は、補助インターフェースを介して他のホストデバイスが周辺デバイス２８にアクセスしないことを検証する。例示的な実施例では、ホストデバイス２４が周辺デバイス２８にアクセスする時、ホストデバイス２４は補助インターフェースを介して安全装置３６に通知する。その通知に応じて、プロセッサー４４は、バスにダミー値“０”を書き込まない、且つトランザクションを実行させる。周辺デバイス２８にアクセスするが、補助インターフェース上で報告されていないトランザクションを検出する時、プロセッサー４４は、そのトランザクションが無許可なホストデバイスから送信されたものと見なし、強制的に“０”値を書き込むことによってそのトランザクションを中止する。
【0066】
図２は、本発明の実施例による、Ｉ２Ｃバス３２を介して周辺デバイス２８へのアクセスを保護する方法を概略的に示すフローチャートである。この方法は、監視ステップ５０において、安全装置３６のプロセッサー４４がインターフェース４０を使用して、Ｉ２Ｃバス３２上のトランザクションを監視することから始まる。
【0067】
トランザクション検出ステップ５４において、プロセッサー４４は、ホストデバイス２４が周辺デバイス２８にアクセスしようとするトランザクションを識別する。チェックステップ５８において、プロセッサー４４は、トランザクションが許可されたか否かをチェックする。例えば、プロセッサー４４は、このトランザクションがメモリー４８に格納された安全方針に違反しているかをチェックすることができる。
【0068】
このトランザクションが許可されていれば、プロセッサー４４は、許可ステップ６２でトランザクションを正常に進める、一方、トランザクションが無許可であると判断された場合、プロセッサー４４は、ステップ６６でダミー値“０”をＩ２ＣバスのＳＣＬ及び／またはＳＤＡラインに強制的に書き込むことによってこのトランザクションを中断する。
【0069】
ＳＰＩバス上で周辺デバイスへのアクセスを保護する安全方法
【0070】
図３は、本発明の代替の実施例による、安全システム（ｓｅｃｕｒｅｄ ｓｙｓｔｅｍ）７０を概略的に示す的ブロック図である。図３に示されるように、システム７０は、ホストデバイス７４と、周辺デバイス７８と、安全装置８６とを含み、これらは、いずれもＳＰＩバス８２に接続される。
【0071】
ホストデバイス７４が無許可に周辺デバイス７８にアクセスしようとする時、安全装置８６はそのトランザクションを識別して中断する。本発明の実施例では、安全装置８６は、ＳＰＩバス８２に接続するインターフェース９０と、開示された技術を実行するように構成されたプロセッサー９４と、１つまたは複数のプロセッサー９４によって実行される安全方針を格納するように構成されたメモリー９８とを含む。
【0072】
許可されたトランザクションと無許可なトランザクションとを区別する安全方針、及び安全装置８６のプロセッサー９４が無許可なトランザクションを識別する方法は、上述したシステム２０と本質的に同様である。以下で説明される技術と上で説明された技術との区別は、安全装置８６が無許可なトランザクションを中断するために、バス８２上にダミー値を強制的に書き込むことである。
【0073】
ＳＰＩバス８２は、クロック（ＣＬＫ）ラインと、ＭＯＳＩ（Ｍａｓｔｅｒ－Ｏｕｔ Ｓｌａｖｅ－Ｉｎ）及びＭＩＳＯ（Ｍａｓｔｅｒ－Ｉｎ Ｓｌａｖｅ－Ｏｕｔ）と呼ばれる２本のデータラインを含む。ＣＬＫ、ＭＩＳＯ及びＭＯＳＩラインは、すべてのデバイス（本実施例中ではデバイス７４、７８及び８６）に共通である。また、各スレーブデバイスは、専用のチップセレクト（ＣＳ）ラインを使用して選択可能である。本実施例では、ホストデバイス７４は、ＣＳ２＃に示されるＣＳラインを使用して周辺デバイス７８を選択し、且つＣＳ１＃に示されるＣＳラインを使用して安全装置８６を選択する。
【0074】
マスタであるホストデバイス７４は、すべてのＣＳラインに接続される。一方、周辺デバイス７８はスレーブであるため、各周辺デバイス７８は専用のＣＳラインのみに接続される。一般的には、ホストデバイス７４は、それぞれのＣＳラインを使用して、所要の周辺デバイス７８を選択することによってトランザクションを開始し、次にＣＬＫ、ＭＯＳＩ及びＭＩＳＯラインを使用してデバイスと通信する。ＭＯＳＩラインは、ホストデバイス７４から周辺デバイス７８への送信に使用され、ＭＩＳＯラインは、周辺デバイス７８からホストデバイス７４への送信に使用される。
【0075】
安全装置８６は、通常のＳＰＩスレーブと異なり、スレーブとして定義されたことにもかかわらず、すべてのＣＳラインを駆動することができる。図３に示すように、安全装置８６のインターフェース９０は、ホストデバイス７４と並列的にＣＳ２＃ラインを駆動するように構成される。システム７０がそれぞれのＣＳラインを有する周辺デバイス７８を含む場合、安全装置８６は、ホストデバイス７４と並列的にいずれかのＣＳラインを駆動するように構成される。
【0076】
一部の実施例では、システム７０は、ホストデバイス７４及び安全装置８６が相反する論理値でＣＳラインを駆動する時、安全装置８６によって駆動された論理値がホストデバイス７４によって駆動された論理値を上書きするように設定される。換言すれば、ホストデバイス７４及び安全装置８６が相反する論理値出ＣＳラインを駆動する時、周辺デバイス７８は安全装置８６によって駆動される論理値を受信し動作する。
【0077】
ＣＳライン（の信号）を上書きすることは、バス上のトランザクションを中断することによって、ホストデバイス７４と周辺デバイス７８の間の無許可なトランザクションを中断するもう１つの例である。上述の上書き機構は、様々な方法で実行することができる。以下の説明は、周辺デバイス７８を選択する時に使用されるＣＳ２＃ラインに関するが、複数の周辺デバイス７８及びそれぞれのＣＳラインを使用する場合、同じ機構も適用する。
【0078】
１つの実施例では、安全装置８６によってインターフェース９０内のＣＳ２＃ラインを駆動するラインドライバは、ホストデバイス７４によってＣＳ２＃ラインを駆動するラインドライバより強い。代替的な実施例では、直列抵抗器１００は、ホストデバイス７４の出力でＣＳ２＃ラインに挿入されてもよい。抵抗器１００は、安全装置８６のＣＳ２＃ラインドライバの出力に対して、ホストデバイス７４のＣＳ２＃ラインドライバの出力を減衰させる。さらに代替的には、安全装置８６は、任意の他の適切な方法でＣＳ２＃ラインを駆動するホストデバイス７４（の信号）を上書きするように構成することができる。
【0079】
安全装置８６のプロセッサー９４は、ＳＰＩバス８２のＣＳ＃ライン、ＣＬＫ、ＭＩＳＯ及び／またはＭＯＳＩラインを監視することによって、任意の適切な方法で無許可なトランザクションを識別することができる。一部の実施例では、ホストデバイス７４が無許可である周辺デバイス７８にアクセスのトランザクションを識別する時、安全装置８６のプロセッサー９４は、周辺デバイス７８のＣＳラインを無効にする（ｄｅ－ａｓｓｅｒｔｉｎｇ）ことによってトランザクションを中断する。安全装置８６は、ホストデバイス７４がＣＳ２＃ラインにの駆動を上書きするように構成されるので、周辺デバイス７８は選択解除され、トランザクションは中断される。一方、トランザクションが許可されることが確定すると、プロセッサー９４は自分のＣＳ２＃ドライバを停止し、それによってホストデバイス７４が中断することなく周辺デバイス７８にアクセス可能になる。
【0080】
図４は、本発明のもう１つの実施例による、安全システム１１０を概略的に示すブロック図である。システム１１０はまた、図３のシステム７０と同様に、ＳＰＩバス８２に基づいている。しかしながら、システム１１０では、ＣＳライン（の信号）を上書きする代わりに、安全装置８６は、ＣＬＫライン、ＭＩＳＯライン及び／またはＭＯＳＩライン上にダミー値を強制的に書き込むことによって、無許可なトランザクションを中断する。
【0081】
本実施例では、システム１１０は、安全装置８６がＣＬＫライン、ＭＩＳＯラインＭ及び／またはＭＯＳＩラインを駆動する時、ホストデバイス７４（の信号）を上書きするように構成される。図面に示されるように、この目的を達成するため、直列抵抗器１００をＣＬＫライン、ＭＩＳＯライン及びＭＯＳＩラインに挿入される。本実施例でのＣＳ２＃ライン（の信号）は上書きされてないため、ＣＳ２＃ラインに直列抵抗器を挿入しない。
【0082】
他の実施例では、安全装置８６内のＣＬＫライン、ＭＩＳＯライン及び／またはＭＯＳＩラインのラインドライバをホストデバイス７４内の対応するラインドライバより強くすることによって、その上書き機構を実行することができる。
【0083】
【0084】
専用のポイントツーポイント信号を無効にして周辺デバイスへのアクセスを保護する。
【0085】
バス（例えばＳＰＩバス）信号は、共有信号と専用信号に分けられる。共有信号は、バス上の複数の（例えばすべての）周辺デバイスに並列に接続されている信号である。 共有ＳＰＩ信号の例は、例えばデータ（ＭＯＳＩおよびＭＩＳＯ）およびクロック（ＣＬＫ）信号である。専用信号は、特定の周辺デバイス専用の信号である。バスの一部である専用信号の一例は、チップセレクト（ＣＳ）信号である。さらに、バスは帯域外の専用信号、たとえば、（周辺デバイスにメモリデバイスが含まれる場合）書き込み保護（ＷＰ）信号まで増強されることができる。専用信号は、ポイントツーポイント（ＰＴＰ）ラインとも呼ばれる。
【0086】
いくつかの実施例では、１つまたは複数の専用信号が周辺デバイスに到達する前に安全８６を通過するが、共有信号は従来のように周辺デバイスにルーティングされ、安全装置８６を通過しない。以下に説明するように、この相互接続スキームにより、安全装置は周辺デバイスを効果的に保護することができる。
【0087】
図５は、本発明の実施形態による、安全システム１３０を概略的に示すブロック図である。安全システム１３０は、図３の安全システム７０と似ているが、ＣＳ２＃信号は周辺デバイス７８の入力を直接駆動しない。その代わりに、ホストデバイス７４からのＣＳ２＃ラインが安全装置８６に入力され、安全装置８６は、周辺デバイス７８の入力に接続されているＣＳ２＿Ｏ＃信号を駆動する。
【0088】
この実施形態では、ＣＳ２＃信号は、安全装置を介して保護された周辺デバイスに接続された専用ＰＴＰ信号の一例として機能する。 図に示すように、ホストデバイス７４と周辺デバイス７８の間の共有信号（ＭＯＳＩ、ＭＩＳＯ、およびＣＬＫ）は中断されることはない。
【0089】
安全装置８６は、ＣＳ２＃信号が周辺デバイスに到達することを選択的に可能にする、またはＣＳ２＃信号が周辺デバイスに到達するのを防止することにより、ホストデバイス７４と周辺デバイス７８間のトランザクションを中断するように構成される。上記選択的な操作は、図５の制御信号ＭＡＳＫ＿ＣＳ２＃をアサート（ａｓｓｅｒｔ）またはディアサート（ｄｅａｓｓｅｒｔ）することによって実行される。
【0090】
図６は、本発明の一実施形態による図５に示す安全システム１３０の安全装置８６のブロック図である。この例では、安全装置８６は、ＳＰＩバス８２に接続するためのインターフェース９０と、上記の開示された技術を実行するように設定されたプロセッサー９４と、プロセッサー９４によって実施される１つまたは複数のセキュリティポリシーを格納するように設定されたメモリ９８とを備える。プロセッサー９４は、スレーブインターフェース論理回路９１と、インターフェースモニター論理（ＩＭＬ）９２とを含む。 スレーブインターフェース論理回路９１は、安全装置８６とホストデバイス７４との間の通信を処理するように構成される。 ＩＭＬ９２は、ホストデバイス７４の周辺デバイス７８へのアクセスを監視、制御、及び選択的に上書きするように構成される。
【0091】
１つの実施形態では、安全装置８６は、ホストデバイス７４が無許可にＳＰＩバス８２上の周辺デバイス７８にアクセスしようとするトランザクションを識別し、妨害させる。図５および図５に示すように、図３で説明した安全システムの如何なる安全機能を図５の安全システムにも実現することができる。
【0092】
いくつかの実施形態では、（安全装置８６のプロセッサ９４内の）ＩＭＬ９２は、どのトランザクションが許可され、どのトランザクションが無許可であるかを定義するレジスタのセット、または他の適切なデータ構造を含む。たとえば、周辺デバイス７８がＳＰＩフラッシュデバイスである場合、定義は、許可されていると見なされるコマンドおよび関連するアドレス範囲を指定できる。この定義によって、安全装置８６は、指定されたコマンドに一致するトランザクション、及び対応するアドレス範囲をアドレス指定するトランザクションのみを許可する。定義に一致しないトランザクションは中断される。一実施形態では、アドレス範囲の指定は必須ではない。一部のコマンド（チップ消去など）は、アドレスを指定しない。
【0093】
それに加えて、またはその代わりに、ＩＭＬ９２は、トランザクションを妨害するために、上位のソフトウェア層にアラートを発行するか、または他の適切なレスポンジブアクションを開始することができる。たとえば、システムまたはシステムの一部をリセットし、フラッシュデバイスの制御を引き継ぎ、別の場所からゴールデンイメージを復元するか、システムを永久に停止して、今後の起動を防ぐ。
【0094】
いくつかの実施形態では、許可されたトランザクションおよび許可されていないトランザクションの仕様は、「ホワイトリスト」ロジックに従う。すなわち、安全装置８６は、ＩＭＬ９２で許可されたものとして明示的に指定されたトランザクションのみを許可する。指定されていないトランザクションは拒否され、中断される。
【0095】
上記の実施形態では、安全装置はバスに接続され、追加のスレーブデバイスとして機能するが、他の実施形態では、安全装置はマスターデバイスとして接続されてもよい。その場合、例えばマルチマスター機能をサポートするバスプロトコルに適用されてもよい。
【0096】
周辺デバイスの代わりに応答する安全装置による無許可なトランザクションに対する保護
【0097】
別の実施形態では、安全装置８６は、周辺デバイス７８に代わって選択されたホストデバイスのトランザクションに応答する。以下の説明は、主に図１および図２の構成を参照する。 上記の図５と図６は、単なる例である。一般に、開示された技術は、この特定のシステム構成に限定されず、他の構成、例えば上記の図３または図４の構成を使用して適用されてもよい。
【0098】
図５および図６の構成に関連する例示的な実施形態では、周辺デバイス７８のアドレス空間内の特定のアドレスゾーンから読み取りコマンドが検出されると、ＩＭＬ ９２はＣＳ２＿Ｏ＃の信号レベルを強制的に「Ｈｉｇｈ」にし、安全装置の内部メモリ９８でホストデバイスの読み取りコマンド（または読み取りコマンドの一部）に応答する。ホストデバイス７４は通常、応答が周辺デバイスからのものではないことを認識していない。いくつかの実施形態では、このシナリオは、図４の安全システム１１０にも適用可能であり、例えば、ＭＩＳＯ信号が安全装置によって上書きされる場合に適用される。
【0099】
このメカニズムの使用例の１つによる安全システムでは、周辺デバイス７はＳＰＩフラッシュメモリデバイスを備える。そして、安全装置８６は、フラッシュアドレス空間の一部を無効にすることで、そのアドレスゾーンに安全なフラッシュエミュレーションを提供するように構成される。例えば、安全装置８６は、ＩＭＬ９２を使用して、初期ホストデバイスブートコード（ブート時にホストデバイスによってフェッチされる最初のブートコマンド）を含むフラッシュアドレスゾーンを上書きするＴＰＭ（Ｔｒｕｓｔｅｄ Ｐｌａｔｆｏｒｍ Ｍｏｄｕｌｅ）を備えてもよい。ＴＰＭは、自己完結型（ｓｅｌｆ－ｃｏｎｔａｉｎｅｄ）の認証済み初期ブートコードでフラッシュアドレスゾーンを上書きすることができる。たとえば、残りのコードにジャンプする前に認証する。
【0100】
一部の実施形態では、安全装置８６は、ＳＰＩフラッシュデバイス用のマスターインターフェースをさらに備える。また、安全装置８６は、システムブートプロセスの一部として、ＳＰＩフラッシュデバイスにアクセスしている間、ホストデバイス７４をリセット状態に維持する適切なインターフェースおよび回路を備えてもよい。安全装置８６は、例えば、組み込みコントローラ（ＥＣ）、スーパーＩ ／ Ｏ（ＳＩＯ）またはベースボード管理コントローラ（ＢＭＣ）デバイスであり得る。
【0101】
図７は、本発明の実施形態によるセキュアブートプロセスの一例を概略的に示すフローチャートである。この方法は、電源投入、つまりシステム電源のアサートから始まる。リセット維持ステップ１００において、安全装置８６は、ホストデバイス７４をリセット状態に維持し、オプションでＳＰＩフラッシュメモリ（周辺デバイス７８）をアサートする。初期ローディングステップ１０４（オプション）において、安全装置８６は、ＳＰＩフラッシュメモリからデータセグメントをロードし、データセグメントの真正性を検証し、それを内部メモリ９８に保存する。
【0102】
上書きステップ１０８では、安全装置８６は、ＩＭＬ９２を設定して、ＳＰＩフラッシュ（周辺デバイス７８）内の少なくとも１つの（例えば、ホストデバイス７４の１つ以上のキー、構成データ、および／または初期起動データセグメントを格納する）所定のアドレスゾーンへのアクセスを上書きする。。
【0103】
リセット解除ステップ１１２では、安全装置８６はホストデバイスをリセットから解除する。ブートステップ１１６では、ホストデバイス７４はブートプロセスを開始する。ブートプロセスの一部として、ゾーンアクセルサブステップ１２０において、予め定義されたアドレスゾーンへのアクセスは、安全装置８６によって内部メモリ９８を介して処理される。
【0104】
このようにして、キー、構成データ、初期ブートコードなどの機密情報を安全装置から安全に提供できる。ホストデバイス７４は、この情報がＳＰＩフラッシュからではなく安全装置から提供されるという事実を認識することはない。
【0105】
図７の安全方法は、安全装置が周辺デバイスの予め定義されたアドレスゾーンへのアクセスを上書きする安全方法を示す例である。他の実施形態では、この目的のために他の適切な安全方法を使用することができる。また、ＳＰＩフラッシュデバイスを装われた時に、安全装置は、他の適切な方法で無許可なトランザクションを上書きおよび／または中断することにより、フラッシュデバイス（または他の周辺デバイス）を保護できる。
【0106】
さらに、不正なトランザクションの上書きは、特定の事前定義されたアドレスゾーンの保護に限定されない。例えば、保護されたペリフェラルから返されたデータまたはＳＰＩコマンドコードに基づいて、上書きがトリガーされる場合もある。たとえば、安全装置は、セキュリティポリシーを実装して、フラッシュデバイスのプログラミング、消去、書き込みの有効化、ステータス／構成命令、および／またはその他の命令または機能を無効にすることができる。２０１５年８月２４日にＷｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．、Ｌｔｄ．より発行されたドキュメント「デュアル／クワッドＳＰＩおよびＱＰＩを備えたＳＰＩ ３Ｖフラッシュメモリ」には、ＳＰＩフラッシュメモリの命令と制御の仕様例について記載されている。
【0107】
別の例として、図７の安全方法では、機密情報はフラッシュデバイスに常駐し、ブートプロセスの一部として安全装置によって読み取られる。他の実施形態では、機密情報は最初から安全装置に（フラッシュメモリに加えて、またはフラッシュメモリの代わりに）保存されてもよい。その場合、この情報をフラッシュデバイスから安全装置に読み取る必要はない。
【0108】
さらに別の実施例では、図７に示すように、ＳＰＩバスを使用したる安全方法に関して説明されている。他の実施形態では、安全装置は、バスの専用信号（もしあれば）および／または共有信号を使用して、他のバスおよびプロトコルを介した周辺デバイスの予め定義された所定のアドレスゾーンへのアクセスを上書きする。たとえば、Ｉ２Ｃバスはプルアップ双方向バスであり、複数のスレーブデバイスと複数のマスターデバイスをサポートするように設計されている。そのため、プロトコルにはデバイス間の競合を処理するためのメカニズムが組み込まれている。例えば、Ｉ２Ｃデバイスが「１」（プルアップ）を設定しようとしてＳＤＡラインで「０」を検出すると、デバイスは競合を想定し、次のトランザクションまでバスを解放する。一実施形態では、Ｉ２Ｃ安全装置（例えば、図１のデバイス３６）は、別の周辺スレーブ（例えば、図１のデバイス２８）のアドレス空間の一部と重複するように構成される。例えば、安全装置は、他の周辺デバイスから期待されるデータと同じデータに応答するように構成できる。もし、安全装置がデータの不一致を検出した場合たとえば、ＳＤＡラインで「１」をプルアップしようとしたが「０」を検知した場合）、レスポンシアクション（停止条件の生成、１つ以上のデータライン上で「０」で駆動、無限クロックストレッチを設定、またはその他の適切なアクション）を開始することができる。この技術は、従来のＩ２Ｃスレーブデバイスを使用して（物理層でハードウェアを変更することなく）、データレベルまでデバイスを監視できる。
【0109】
さらに別の実施形態では、安全装置８６（ＩＬＭ９２を使用）は、ＳＰＩアドレスのデータフェーズも監視する。データの不一致を検出すると、安全装置は、たとえば、トランザクションの切断、システムのリセット、キーへのアクセスのロック、またはその他の適切なアクションによって、レスポンシアクションを開始する。
【0110】
例示的なシナリオでは、安全装置８６は、ＳＰＩフラッシュに格納された特定のコードセクションの署名（ｓｉｇｎａｔｕｒｅ）またはダイジェストを保持する。安全装置は、バックグラウンドでこのコードセクションの署名またはハッシュを計算しながら、ＳＰＩフラッシュへのホストデバイス７４のアクセスを監視する。間違った署名、ハッシュ、またはＳＰＩフェッチシーケンスが検出された場合、安全装置８６は適切なレスポンシアクションを開始できる。
【0111】
さらに別の実施形態では、安全装置は、バス８２上の複数の周辺機器７８を監視し、例えば、異なるデバイスへのアクセス順が予想通りかどうかを検証することができる。
【0112】
さらに別の実施形態では、安全装置８６は、（ＣＳ以外の）１つ以上の信号を使用して、周辺デバイス７８へのアクセスを制限するか、特定のシステム状態を強制する。非限定的な例として、以下のような信号を含む。
【0113】
・図４の安全システムを参照して説明したいずれの信号。
【0114】
・フラッシュメモリの書き込み保護（ｗｒｉｔｅ－ｐｒｏｔｅｃｔ）信号。
【0115】
・リセット信号の制御。
【0116】
・電源管理（ｐｏｗｅｒ ｍａｎａｇｅｍｅｎｔ）信号の制御。
【0117】
・１つ以上のデバイスの電源の制御。
【0118】
・システム通信の無効化（たとえば、ネットワークインターフェイスコントローラー（ＮＩＣ）を無効にする。
【0119】
・システムのリセット。
【0120】
追加的または代替的に、そのような信号、または任意の他の適切な信号は、システムアラートを生成するために、および／または任意の適切なレスポンジブアクションを開始するために使用することができる。
【0121】
ＣＳ期間を延長することによる不正なＳＰＩフラッシュトランザクションの中断
【0122】
図８は、本発明の別の実施形態による、複数のデバイスがＳＰＩバスを介して通信する安全システム１３２を概略的に示すブロック図である。図８の安全システム１３２は、追加のＡＮＤゲート１３４およびＭＡＳＫ＿ＬＯＷ＿ＣＳ２で示される追加の制御信号を除いて、上記の図５の安全システム１３０と同様である。 また、図８の例では、周辺デバイス７８は、ＳＰＩフラッシュデバイスである。図５を参照して上述したように、安全装置８６は、ＣＳ２＃信号が周辺デバイスに到達することを選択的に可能にするか、ＣＳ２＃信号が周辺デバイスに到達するのを防ぐことにより、ホストデバイス７４と周辺デバイス７８の間のトランザクションを中断するように構成される。図５の例では、この選択はＭＡＳＫ＿ＣＳ２＃信号で示される制御信号をアサートまたはディアサートすることによって実行される。
【0123】
一実施例では、周辺デバイス７８がＳＰＩフラッシュデバイスである。本実施形態では、フラッシュデバイスのＣＳ信号（図ではＣＳ２＿Ｏ＃）を「Ｌｏｗ」に設定するとフラッシュデバイスが選択され、ＣＳ信号を「Ｈｉｇｈ」に設定するとフラッシュデバイスの選択が解除される。
【0124】
上記の図５の例では、安全装置８６は、トランザクションの終了前にＭＡＳＫ＿ＣＳ２＃信号を「Ｈｉｇｈ」にアサートすることにより、ホスト７４とフラッシュ７８との間のトランザクションを中断するように構成される。この操作により、トランザクションが終了する前に、（フラッシュデバイスが選択されずに）フラッシュデバイスのＣＳ信号が「Ｈｉｇｈ」に設定される。
【0125】
ただし、場合によっては（たとえば、許可されたトランザクションが許可されていないトランザクションと最後のビットのみが異なる場合）、上記の手法では一部の不正なトランザクションを中断できないことがある。例えば、一実施形態では、コマンドｏｐ－ｃｏｄｅ ０ｘ６０は許可されるが、コマンドｏｐ－ｃｏｄｅ ０ｘ６１は許可されず、中断されるべきである。このような場合、最後のビットがサンプリングされた後にフラッシュデバイスのＣＳ信号の選択を解除しても、トランザクションは中断されない。
【0126】
図８のの実施形態は、この問題を解決できる。図８の構成では、ＭＡＳＫ＿ＬＯＷ＿ＣＳ２信号は通常「Ｈｉｇｈ」に設定されている。無許可のトランザクションの検出に応答して、安全装置８６は、ＭＡＳＫ＿ＬＯＷ＿ＣＳ２を「Ｌｏｗ」に設定する。この操作により、フラッシュデバイス７８のＣＳ信号の持続時間は、トランザクションの実際の終了時間を超えて延長される。その結果、フラッシュデバイス７８は、トランザクションの長さが予想される長さよりも１クロックサイクル以上長いことを検出し、トランザクションの実行を控えることができる。
【0127】
図８の技術を使用する場合、安全装置８６は、ＣＳ信号の持続時間を任意の適切な長さ、例えば、単一のクロックサイクル、数クロックサイクル、または無期限に（例えば、次のリセットまたは電源投入まで）延長することができる。
【0128】
図８の実装例（および上記の図５の実装例）では、安全装置８６は、ＣＳ１＃を使用して安全装置を選択することにより、ＳＰＩバス８２を介してホスト装置７４と通信する。 代替の実施形態では、安全が別個のＣＳ信号を有することは必須ではない。 安全装置は、他の適切なインターフェースを使用して、直接または間接的にホストデバイスと通信することができる。 いくつかの実施形態では、（ＳＰＩトランザクションを監視し、そのようなインターフェースがない場合にバスを保護できれば、）ホストデバイスと安全装置との間にインターフェースがまったくなくてもよい。
【0129】
トランザクショングループカウンターを使用したＳＰＩフラッシュトランザクションの監視
【0130】
いくつかの実施形態では、安全装置８６のプロセッサ９４は、ＳＰＩトランザクションの１つまたは複数のグループを指定し、各グループ内のＳＰＩトランザクションの数の継続中のカウントを維持する。各グループは、いくつかの予め定義された基準を満たす１つ以上のＳＰＩトランザクションで構成される。
【0131】
一例では、１つのグループは様々なタイプの読み取りトランザクションを含み、別のグループは様々なタイプの書き込みトランザクションを含む。 別の例では、１つのグループは、様々なタイプの許可されたトランザクションを含み、別のグループは、様々なタイプの許可されていないトランザクションを含む。あるいは、任意の他の適切なグループ化を使用することができる。 プロセッサ９４は、任意の適切な数のグループを定義することができる。グループには、可能なすべてのトランザクションタイプを必ずしも含める必要はない。グループ化はユーザーによってカスタマイズできる。
【0132】
一実施形態では、安全装置８６は、複数のハードウェア実装またはソフトウェア実装のカウンタ（本明細書では「トランザクショングループカウンタ」と呼ばれる）を含む。 プロセッサ９４は、それぞれのカウンタを各トランザクショングループに割り当てる。カウンタは、通常、たとえばシステムのリセットまたは電源投入時、カウンタの読み取り後、カウンタが特定のしきい値に達した後、または他の適切な条件またはイベントで、プロセッサ９４のソフトウェアによってリセット可能である。
【0133】
一般に、特定のトランザクションタイプが複数のグループに表示される場合がある。つまり、トランザクションによって複数のカウンタが増加する場合がある。 例えば、第１のグループがすべてのタイプの書き込みトランザクションを含み、第２のグループがすべてのタイプの読み取りトランザクションを含み、第３のグループがすべての無許可トランザクションを含む実施形態を考えられる。 ただし、この例では、一部のタイプの書き込みトランザクションは許可され、他のタイプの書き込みトランザクションは無許可である。 ３つのグループに対して３つのカウンターが定義されている。 この実施形態では、無許可の書き込みトランザクションの識別に応答して、プロセッサ９４は、第１のカウンタと第３のカウンタの両方を増加する。 または、無許可なトランザクションを他のカウントグループから除外することもできる。
【0134】
プロセッサ９４は、通常の動作中に継続的にカウンタを増加する。したがって、所定の時間において、各トランザクショングループカウンターは、そのグループに属するＳＰＩトランザクションの、その時間までに発生した数を示す。この情報は、安全装置８６などによって、ホストデバイス７４の動作のプロファイリング、セキュリティ脅威を示す可能性のあるホストデバイス７４の異常な動作の検出、またはその他の適切な目的に使用できる。一部の実施形態では、カウンタ値がホストデバイス７４の疑わしい挙動プロファイル（例えば、予想外に多数の書き込みまたは消去トランザクション）を示す場合、プロセッサ９４は、アラートを発するか、または他のレスポンジブアクションをトリガすることができる。
【0135】
図９は、本発明の実施形態による、トランザクショングループカウンタを使用してＳＰＩトランザクションを監視する方法を概略的に示すフローチャートである。 この方法は、プロセッサ９４は、様々なタイプのＳＰＩトランザクションを２つ以上のグループに分割し、グループ化および割り当てステップ１４０で、それぞれのトランザクショングループカウンタをグループの少なくとも１つに割り当てることから始まる。
【0136】
トランザクション識別ステップ１４４では、プロセッサ９４は、ＳＰＩバス８２上のホストデバイス７４とＳＰＩフラッシュ７８との間のＳＰＩトランザクションを識別する。分類ステップ１４８では、プロセッサ９４は、識別されたＳＰＩトランザクションが属するトランザクショングループを識別する。
【0137】
許可検査ステップ１５２で、プロセッサ９４は、識別されたＳＰＩトランザクションが許可されているかどうかを検査する。 許可されている場合、プロセッサ９４は、トランザクション受諾ステップ１５６で、トランザクションの完了を許可する。許可されていない場合、プロセッサ９４は、トランザクション中断ステップ１６０で、トランザクションを中断する。
【0138】
カウンタ増分ステップ１６４で、プロセッサ９４は、ステップ１４８で識別されたグループに対応するトランザクショングループカウンタを増加する。その後、上記のステップ１４４に戻り、プロセッサ９４は、後続のトランザクションをＳＰＩバス８２を引き続き監視する。
【0139】
図９のフローは、単に概念を明確にするために描かれたフローの一例である。 別の実施形態では、他の任意の適切なフローを使用することができる。 例えば、いくつかの実施形態では、プロセッサ９４は、無許可のトランザクションを必ず妨害するわけではない。代わりに、プロセッサ９４は、アラートをトリガーする、またはアラートモードに入るなどの適切なレスポンジブアクションを開始することができる。 別の例として、トランザクショングループカウンタメカニズムは、未承認のトランザクションを必ずしもチェックせずに、つまり、トランザクションを未承認と見なすことなく使用できる。
【0140】
安全装置でのＳＰＩフラッシュモードのサポート
【0141】
一部の実施形態では、ＳＰＩフラッシュデバイス７８は、１つまたは複数の専用動作モードをサポートする。専用モードの開始と専用モードの終了は、ホストデバイスからの専用ＳＰＩコマンドに応答して実行されます。一部のＳＰＩトランザクションは、ＳＰＩフラッシュデバイスが専用モードかどうかに応じて、異なる形式または解釈を持つ場合がある。一部の実施形態では、セキュリティデバイス８６のプロセッサ９４は、ＳＰＩフラッシュ７８によってサポートされる専用モードを認識し、サポートする。
【0142】
専用モードの１つの例は、「連続読み取り」モード（ＸＩＰモードとも呼ばれる）である。たとえば、２０１５年１１月１３日発表のＷｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．「Ｗ２５Ｑ２５７ＦＶ ＳＰＩ Ｆｌａｓｈ－３Ｖ ２５６Ｍ－Ｂｉｔ Ｓｅｒｉａｌ Ｆｌａｓｈ Ｍｅｍｏｒｙ ｗｉｔｈ Ｄｕａｌ ／ Ｑｕａｄ ＳＰＩ＆ＱＰＩ」には、「ＸＩＰモード」について記載されている。このモードで動作している場合、フラッシュデバイスは読み取りトランザクションのみを受信することを想定しているため、ホストデバイスはすべてのコマンドで読み取りオペコードを送信しない。安全装置８６のプロセッサ９４は、任意の他の適切な専用モードをサポートすることができる。
【0143】
一部の実施形態では、プロセッサ９４は、所定の専用モードを以下によってサポートする。
（ｉ）ホストデバイス７４がフラッシュデバイス７８に専用モードに入るように命令するＳＰＩトランザクションを（ＳＰＩバス８２上で）識別することにより、専用モードへのエントリーを認識する。（ｉｉ）ホストデバイス７４がフラッシュデバイス７８に専用モードを終了するように命令するＳＰＩトランザクションを（ＳＰＩバス８２上で）識別することにより、専用モードからの終了を認識する。（ｉｉｉ）フラッシュデバイスがモードで動作するかどうかに応じて、安全装置の動作を一致させる。
（ｉ）ホストデバイス７４がフラッシュデバイス７８に専用モードに入るように命令するＳＰＩトランザクションを（ＳＰＩバス８２上で）識別することにより、専用モードへのエントリーを認識する。（ｉｉ）ホストデバイス７４がフラッシュデバイス７８に専用モードを終了するように命令するＳＰＩトランザクションを（ＳＰＩバス８２上で）識別することにより、専用モードからの終了を認識する。（ｉｉｉ）フラッシュデバイスがモードで動作するかどうかに応じて、安全装置の動作を一致させる。
【0144】
いくつかの実施形態では、専用モードへのエントリを識別すると、プロセッサ９４は、フラッシュデバイス７８に実現されたロジックと同様に、そのモードの実際のロジックを実現する。これらの実施形態では、プロセッサ９４は、専用モードにある間、ＳＰＩトランザクションを監視し続け、トランザクション解釈をモード定義に適合させる。たとえば、「連続読み取り」モードでは、プロセッサ９４は、省略された読み取りコマンドのオペコードが前のトランザクションと同じであると想定し、トランザクションの開始時（ＣＳ＃信号がローになった後の最初のサイクル）からアドレスビットの監視／分析を開始する。言い換えれば、プロセッサ９４は、メモリデバイス７８が所定の動作モードで動作しているときに、１つ以上のトランザクションに第１解釈（ｆｉｒｓｔ ｉｎｔｅｒｐｒｅｔａｔｉｏｎ）を適用し、メモリデバイス７８が所定の動作モードで動作していないときに、１つ以上のトランザクションに第１解釈と異なる第２解釈（ｓｅｃｏｎｄ ｉｎｔｅｒｐｒｅｔａｔｉｏｎ）を適用する。
【0145】
他の実施形態では、専用モードへのエントリを識別すると、プロセッサ９４は、モードが終了するまで、ＳＰＩトランザクションの監視を一時停止する。プロセッサ９４がモードへのエントリとモードからの終了を識別するだけで、モードロジック全体を実装する必要がないため、用意に実現できる。この実施形態は、許可されたトランザクションのみが（したがって、トランザクションの中断がない）が期待される専用モードに適用できる。例えば、安全装置８６が無許可の書き込みトランザクションから保護することのみが要求される実施形態では、「連続読み取り」モードに入るときに監視を一時停止することは許容される。
【0146】
安全装置のシリアルフラッシュ検出可能パラメーター（ＳＦＤＰ）の操作
【0147】
Ｓｅｒｉａｌ Ｆｌａｓｈ Ｄｉｓｃｏｖｅｒａｂｌｅ Ｐａｒａｍｅｔｅｒｓ（ＳＦＤＰ）規格は、シリアルフラッシュデバイスの機能性と特徴を、標準の内部パラメーターテーブルのセットで指定する。これらのパラメータテーブルは、ホストシステムソフトウェアから問い合わせる（ｉｎｔｅｒｒｏｇａｔｅ）ことができる。
【0148】
ＳＦＤＰは、ＪＥＤＥＣ ＪＥＳＤ２１６ファミリーの規格で指定され、説明されている。たとえば、Ｍａｒｃｏｎｉｘ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏ．、Ｌｔｄ．が２０１１に発表した「ＳＦＤＰの概要－シリアルフラッシュの検出可能なパラメーターの構造」というタイトルのアプリケーションノート、及びＭｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ．が２０１２年に発表した「ＭＴ２５Ｑファミリのシリアルフラッシュ検出パラメータ－はじめに」というタイトルのテクニカルノートには記載されている。
【0149】
いくつかの実施形態では、安全装置８６のプロセッサ９４は、ホストデバイス７４が最初にフラッシュデバイスと通信する前に、フラッシュデバイス７８からＳＦＤＰを取得するように構成される。 その後、プロセッサ９４は、ＳＦＤＰを修正し、修正されたＳＦＤＰをホストデバイス７４に提示する（「公開する」）。以下の説明は、主にＳＦＤＰを参照していますが、本発明は、メモリデバイスの機能を照会する他の種類のトランザクションでも適用できる。
【0150】
いくつかの実施形態では、ＳＦＤＰを修正する際に、プロセッサ９４は、フラッシュデバイス７８によってサポートされていない１つまたは複数の機能をＳＦＤＰに追加する。修正されたＳＦＤＰが提示されると、ホストデバイス７４は、フラッシュデバイスによってサポートされていない追加の機能を使用しようと試みる可能性がある。通常、プロセッサ９４は、この試みをＳＰＩバス８２上のＳＰＩトランザクションの監視の一部として識別し、安全装置８６は、フラッシュデバイスに代わって上記機能を実現する。このような機能の１つの例は、リプレイ保護単調カウンター（ＲＰＭＣ）のサポートでである。例えば、「ＲＰＭＣ Ｆｌａｓｈ Ｅｍｕｌａｔｉｏｎ」と題された米国特許出願第１６ ／ ５０３，５０１号において、その開示は参照により本明細書に組み込まれる。 また、他の適切な機能をＳＦＤＰに追加できる。
【0151】
いくつかの実施形態では、ＳＦＤＰを修正する際に、プロセッサ９４は、ホストデバイス７４からのサポートを隠すために、フラッシュデバイス７８によってサポートされる１つまたは複数の機能をＳＦＤＰから除外する。例えば、プロセッサ９４は、ダブルデータレート（ＤＤＲ）、クワッドペリフェラルインターフェース（ＱＰＩ）および「連続読み取り」（ＸＩＰ）、または任意の他の適切な機能などのモードに対するサポートを隠すことができる。フラッシュデバイス７８が所定の機能をサポートするという事実を隠すことは、例えば、安全装置８６の実現を単純化するために有用である。機能をホストデバイスから隠されている場合、安全装置はその機能をサポートする必要は無い（ただし、通常、関連するＳＰＩトランザクションを識別して、それらがバスに現れた場合にそれらを中断するために必要である）。
【0152】
様々な実施形態では、プロセッサ９４は、異なる時点でフラッシュデバイス７８から実際のＳＦＤＰを取得することができる。 例えば、安全装置８６内の不揮発性メモリは、例えば、システム統合またはテスト中に、フラッシュデバイス７８の実際のＳＦＤＰで事前にプログラムされてもよい。 別の例として、プロセッサ９４は、ホストデバイスがフラッシュデバイスにアクセスする前に、電源投入シーケンス中にフラッシュデバイス７８からＳＦＤＰを検索してもよい。
【0153】
続いて、ホストデバイス７４がＳＦＤＰ読み取りトランザクションを発行すると、プロセッサ９４はコマンドのオペコードを識別し、（例えば、図５または図８のＣＳ２＿Ｏ＃信号を「Ｈｉｇｈ」に設定することによって）トランザクションを中断する。その後、バス８２のＭＩＳＯラインを介して修正されたＳＦＤＰをホストデバイス７４に供給することにより、トランザクションを完了する。ホストデバイスには、ＳＦＤＰがフラッシュデバイスではなく安全装置によって提供されていることを検出する方法がない。
【0154】
安全装置による書き込み／消去トランザクションの安全なメディエーション
【0155】
一部の実施形態では、安全装置８６は、ＳＰＩバス上のトランザクションを監視するだけでなく、ホストデバイスとフラッシュデバイスとの間を仲介する。これらの実施形態では、安全装置８６は、ホストデバイス７８から選択されたＳＰＩコマンド（例えば、書き込みコマンドおよび消去コマンド）を受け取り、コマンドが許可されていることを確認する。許可された場合にのみ、安全装置８６はトランザクションを完了する。つまり、ホストデバイス７４の代わりにフラッシュデバイス７８でコマンドを実行する。
【0156】
通常、安全装置８６における検証プロセスは、フラッシュデバイスに書き込まれるべきデータに対するいくらかの評価を含む。いくつかの実施形態では、この評価は、いくつかの暗号化操作、例えば、署名されたデータの署名に対する認証を含む。この種の検証タスクは、通常、かなりの計算作業を必要とするため、バス上のトランザクションのリアルタイムのオンザフライ検証（および場合によっては中断）にはあまり適さない。
【0157】
図１０は、本発明の実施形態による、ホストとＳＰＩフラッシュとの間の書き込み／消去トランザクションの安全な仲介のための方法を概略的に示すフローチャートである。 この方法は、監視ステップ１７０で、安全装置８６のプロセッサ９４がＳＰＩバス８２上のトランザクションを監視することから始まる。
【0158】
識別ステップ１７４で、プロセッサ９４は、ホストデバイス７４によって要求された、フラッシュデバイス７８への書き込みトランザクションを識別する。ブロックステップ１７８では、プロセッサ９４は、要求された書き込みトランザクションがフラッシュデバイスで実行されるのをブロックする。取得ステップ１８２では、プロセッサ９４は、ホストデバイス７４から（ＳＰＩバスを介して、またはホストデバイスと安全装置の間の他の任意の適切なインターフェースを介して）書き込みトランザクションのコマンドおよびデータを取得する。
【0159】
評価ステップ１８６では、プロセッサ９４は書き込みトランザクションを評価する。上記のように、評価には、書き込まれるデータの暗号化またはその他の評価が含まれる場合がある。検証が成功した場合、すなわち、書き込みトランザクションが許可されていることが判明した場合、プロセッサ９４は、ホストデバイス７４に代わってフラッシュデバイス７８で書き込みトランザクションを実行する。そうでない場合、すなわち検証が失敗した場合、書き込みトランザクションは実行されず、上記のステップ１７０に戻る。
【0160】
図１０のフローは、単に概念を明確にするために描かれたフローの例である。 別の実施形態では、他の任意の適切なフローを使用することができる。 たとえば、図１０のフローは、一度に１つのトランザクションの識別、ブロック、および条件付き実行を示している。 別の実施形態では、複数のトランザクションがブロックされ、評価され、実行され、または一括して拒否されてもよい。 例えば、プロセッサ９４は、大量のデータをメモリに書き込む一連の書き込みトランザクションを識別することができる。プロセッサは、これらのトランザクションをブロックし（フラッシュも指定されている場合）、データ全体（トランザクションのシーケンス全体）をホストデバイスから取得し、データ全体を評価する。データ全体が許可されている場合にのみ、プロセッサ９４はデータをフラッシュデバイスに書き込む。
【0161】
本明細書において、「書き込みトランザクション」という用語は、フラッシュプログラム、フラッシュセクター／ブロック／チップ消去、書き込み可能、およびフラッシュデバイスの状態を変更する他のさまざまなコマンドなど、さまざまなタイプのトランザクションを指す。
【0162】
通常、この方法をサポートするには、安全装置８６がバス８２でＳＰＩトランザクションを開始し、安全装置とホストデバイスの間に適切なインターフェイス（バス８２またはその他）を提供し、バスが安全装置の制御下にある間は、ホストデバイスがＳＰＩバスを介してトランザクションを送信しないようにする必要がある。
【0163】
図１および２のシステム２０、７０、１１０、１３０および１３２の構成。 図１、３～６、および８ならびに安全装置３６、８６ならびにバス３２、８２などの様々なシステム要素の構成は、概念を明確にするために純粋に描かれている構成例である。代替の実施形態では、他の任意の適切な構成を使用することができる。
【0164】
図では、わかりやすくするために、単一の周辺デバイスと単一のホストデバイスのみを示しているが、いくつかの実施形態では、安全システムは、２つ以上の周辺デバイスおよび／または２つ以上のホストデバイスを備えてもよい。本明細書で説明される実施形態は、例としてＩ２ＣおよびＳＰＩバスに言及しているが、本発明はこれに限定されない。必要に応じて、他の適切なタイプのバスで本発明を実施することができる。
【0165】
本明細書で説明するＳＰＩ関連の実施形態は、明確にするために、主に単一ビットＳＰＩモードを指す。代替の実施形態では、本発明に開示された技法は、デュアルＳＰＩ、クワッドＳＰＩ、ＱＰＩおよびＤＤＲモードなどの他のＳＰＩモードで使用することもできる。本発明に開示された技術は、連続読み取りモードなどの他のモードにも適用できる。
【0166】
システム２０、７０、１１０、１３０、および１３２の異なる要素は、特定用途向け集積回路（ＡＳＩＣ）またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）などの任意の適切なハードウェアを使用して実現できる。いくつかの実施形態では、安全装置３２および８６のいくつかの要素、例えば、プロセッサ４４またはプロセッサ９４は、ソフトウェアを使用して、またはハードウェアおよびソフトウェア要素の組み合わせを使用して実現することができる。メモリ４８および９８は、ランダムアクセスメモリ（ＲＡＭ）またはフラッシュメモリなどの任意の適切なタイプのメモリデバイスを使用して実現することができる。
【0167】
いくつかの実施形態では、プロセッサ４４および／またはプロセッサ９４は、本明細書で説明される機能を実行するようにソフトウェアでプログラムされた汎用プログラム可能プロセッサを含む。 ソフトウェアは、例えばネットワークを介して電子的形態でプロセッサにダウンロードされてもよく、磁気、光学、または電子メモリなどの非一時的な有形媒体（ｎｏｎ－ｔｒａｎｓｉｔｏｒｙ ｔａｎｇｉｂｌｅ ｍｅｄｉａ）に提供および／または格納されてもよい。
【0168】
上述の実施形態では、安全装置は、先にバスを監視することによって無許可のトランザクションを検出し、次にトランザクションを中断する。代替実施形態では、安全装置は、バス上で先にそれを検出することなく、またはバスをまったく監視することなく、トランザクションを中断することができる。 たとえば、安全装置は、所定のホストが承認されるまで、または承認されない限り、所定のホストのチップセレクト（ＣＳ）ラインを上書きする場合がある。 許可は、必ずしも同じバスを使用する必要はなく、任意の適切な方法で実行できる。
【0169】
非限定的な例として、本明細書に記載の方法およびシステムは、セキュアメモリアプリケーション、モノのインターネット（ＩｏＴ）アプリケーション、組み込みアプリケーション、または自動車アプリケーションなどのさまざまなアプリケーションで使用できる。
【0170】
よって、理解されるべきことは、上述の実施例は、一例として引用されたものであり、本発明は、特に上で示され説明されたものに限定されないことである。むしろ、本発明の範囲は、上述した様々な特徴の組み合わせ及び部分的な組み合わせ、ならびに前述の説明を読むことによって当業者に想到し得る変形および修正の両方を含む。本特許出願において参照により援用される文書は、本明細書において明示的または暗示的になされた定義と矛盾するとき、これらの組み込まれた文書で定義される用語を除いて、本明細書の定義を考慮する必要がある。
【符号の説明】
【0171】
２０、７０、９０、１１０、１３０、１３２…システム
２４、７４…ホストデバイス
２８、７８…周辺デバイス
３２…Ｉ２Ｃバス
３６…安全装置
４０…インターフェース
４４…プロセッサー
４８…メモリー
８２…ＳＰＩバス
８６…安全装置
９１…スレーブインターフェースロジック
９２…インターフェースモニターロジック
９４…プロセッサー
９８…内部メモリ
１００…抵抗
１３４…ＡＮＤゲート
５０、５４、５８、６２、６６、１００ａ、１０４、１０８、１１２、１１６、１２０、１４０、１４４、１４８、１５２、１５６、１６０、１６４、１７０、１７４、１７８、１８２、１８６、１９０、１９４…ステップ
２４、７４…ホストデバイス
２８、７８…周辺デバイス
３２…Ｉ２Ｃバス
３６…安全装置
４０…インターフェース
４４…プロセッサー
４８…メモリー
８２…ＳＰＩバス
８６…安全装置
９１…スレーブインターフェースロジック
９２…インターフェースモニターロジック
９４…プロセッサー
９８…内部メモリ
１００…抵抗
１３４…ＡＮＤゲート
５０、５４、５８、６２、６６、１００ａ、１０４、１０８、１１２、１１６、１２０、１４０、１４４、１４８、１５２、１５６、１６０、１６４、１７０、１７４、１７８、１８２、１８６、１９０、１９４…ステップ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
