特許 7080907 ラッチおよびその駆動方法、ソース駆動回路及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-05-27

(45)【発行日】2022-06-06

(54)【発明の名称】ラッチおよびその駆動方法、ソース駆動回路及び表示装置

(51)【国際特許分類】

   G09G 3/20 20060101AFI20220530BHJP

   G09G 3/36 20060101ALI20220530BHJP

【ＦＩ】

G09G3/20 623G

G09G3/36

【請求項の数】 10

(21)【出願番号】P 2019568649

(86)(22)【出願日】2018-02-09

(65)【公表番号】

(43)【公表日】2020-09-24

(86)【国際出願番号】 CN2018076079

(87)【国際公開番号】W WO2019019612

(87)【国際公開日】2019-01-31

【審査請求日】2021-02-05

(31)【優先権主張番号】201710620428.X

(32)【優先日】2017-07-26

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(73)【特許権者】

【識別番号】514161567

【氏名又は名称】鄂尓多斯市源盛光▲電▼有限▲責▼任公司

【氏名又は名称原語表記】ＯＲＤＯＳ ＹＵＡＮＳＨＥＮＧ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｏｒｄｏｓ Ｅｑｕｉｐｍｅｎｔ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｂａｓｅ，Ｄｏｎｇｓｈｅｎｇ Ｄｉｓｔｒｉｃｔ，Ｏｒｄｏｓ，Ｉｎｎｅｒ Ｍｏｎｇｏｌｉａ，０１７０２０，Ｐ．Ｒ．ＣＨＩＮＡ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】王 ▲継▼国

(72)【発明者】

【氏名】樊 君

【審査官】武田 悟

(56)【参考文献】

【文献】特開２０００－３５２９５７（ＪＰ，Ａ）

【文献】特開２００５－１３４５４６（ＪＰ，Ａ）

【文献】中国実用新案第２０１９２８２５９（ＣＮ，Ｕ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｇ ３／００ － ３／３８

Ｇ０２Ｆ １／１３３

(57)【特許請求の範囲】

【請求項1】

第１のラッチ回路と第２のラッチ回路とを含み、
前記第１のラッチ回路は、第１の制御信号端子、第２の制御信号端子、データ信号端子、および伝送ノードにそれぞれ接続され、前記第１のラッチ回路は、第１のスイッチサブ回路と第１のラッチサブ回路とを含み、前記第１のスイッチサブ回路は、第１のトランスミッションゲートを含み、前記第１のラッチサブ回路は、第２のトランスミッションゲート、第１の位相反転器、第２の位相反転器、および第３の位相反転器を含み、
前記第２のラッチ回路は、前記伝送ノード、第１のスイッチ信号端子、第２のスイッチ信号端子、および出力ノードにそれぞれ接続され、前記第２のラッチ回路は、第２のスイッチサブ回路と第２のラッチサブ回路とを含み、前記第２のスイッチサブ回路は、第３のトランスミッションゲートを含み、前記第２のラッチサブ回路は、第４のトランスミッションゲート、第４の位相反転器、第５の位相反転器、および第６の位相反転器を含み、
前記第１のトランスミッションゲートの第１の制御端子は、前記第１の制御信号端子に接続され、前記第１のトランスミッションゲートの第２の制御端子は、前記第２の制御信号端子に接続され、前記第１のトランスミッションゲートの入力端子は、前記データ信号端子に接続され、前記第１のトランスミッションゲートの出力端子は、第１のラッチノードに接続され、
前記第２のトランスミッションゲートの第１の制御端子は、前記第２の制御信号端子に接続され、前記第２のトランスミッションゲートの第２の制御端子は、前記第１の制御信号端子に接続され、前記第２のトランスミッションゲートの入力端子は、前記第３の位相反転器の出力端子に接続され、前記第２のトランスミッションゲートの出力端子は、前記第１のラッチノードに接続され、
前記第１の位相反転器の入力端子は、前記第１のラッチノードに接続され、前記第１の位相反転器の出力端子は、前記第２の位相反転器の入力端子および前記第３の位相反転器の入力端子にそれぞれ接続され、前記第２の位相反転器の出力端子は、前記伝送ノードに接続され、
前記第３のトランスミッションゲートの第１の制御端子は、前記第１のスイッチ信号端子に接続され、前記第３のトランスミッションゲートの第２の制御端子は、前記第２のスイッチ信号端子に接続され、前記第３のトランスミッションゲートの入力端子は、前記伝送ノードに接続され、前記第３のトランスミッションゲートの出力端子は、第２のラッチノードに接続され、
前記第４のトランスミッションゲートの第１の制御端子は、前記第２のスイッチ信号端子に接続され、前記第４のトランスミッションゲートの第２の制御端子は、前記第１のスイッチ信号端子に接続され、前記第４のトランスミッションゲートの入力端子は、前記第５の位相反転器の出力端子に接続され、前記第４のトランスミッションゲートの出力端子は、前記第２のラッチノードに接続され、
前記第４の位相反転器の入力端子は、前記第２のラッチノードに接続され、前記第４の位相反転器の出力端子は、前記第５の位相反転器の入力端子および前記第６の位相反転器の入力端子にそれぞれ接続され、前記第６の位相反転器の出力端子は、前記出力ノードに接続され、
ここで、ラッチ装置の動作サイクルは、入力サブ段階、第１のラッチサブ段階、伝送サブ段階、および第２のラッチサブ段階を時系列に含み、前記ラッチ装置の動作サイクルにおいて、前記第１の制御信号端子には第１のパルス制御信号が提供され、前記第２の制御信号端子には第２のパルス制御信号が提供され、前記第１のスイッチ信号端子には第１のスイッチ信号が提供され、前記第２のスイッチ信号端子には第２のスイッチ信号が提供され、
前記第１のパルス制御信号は、前記入力サブ段階において第１の電位であり、前記第１の電位は、有効電位であり、
前記第２のパルス制御信号は、前記第１のラッチサブ段階の一部において前記第１の電位であり、
前記第１のスイッチ信号は、前記伝送サブ段階において前記第１の電位であり、かつ、前記第１のスイッチ信号は、前記入力サブ段階と前記第１のラッチサブ段階と前記第２のラッチサブ段階とにおいて前記第１の電位とは異なる第２の電位であり、
前記第２のスイッチ信号は、前記伝送サブ段階において前記第２の電位であり、かつ、前記入力サブ段階と前記第１のラッチサブ段階と前記第２のラッチサブ段階とにおいて前記第１の電位であり、
前記第１のパルス制御信号は、前記第１のラッチサブ段階と前記伝送サブ段階と前記第２のラッチサブ段階とにおいて前記第２の電位であり、
前記第２のパルス制御信号は、前記入力サブ段階と前記伝送サブ段階と前記第２のラッチサブ段階とにおいて前記第２の電位である、
ラッチ装置。

【請求項2】

前記第２のラッチ回路は、バッファサブ回路をさらに含み、
前記バッファサブ回路の一端は、前記第２のラッチサブ回路に接続され、前記バッファサブ回路の他端は、前記出力ノードに接続される、
請求項１に記載のラッチ装置。

【請求項3】

前記バッファサブ回路は、直列された第７の位相反転器と第８の位相反転器を含み、
前記第７の位相反転器の入力端子は、前記第２のラッチサブ回路に接続され、前記第７の位相反転器の出力端子は、前記第８の位相反転器の入力端子に接続され、
前記第８の位相反転器の出力端子は、前記出力ノードに接続される、
請求項２に記載のラッチ装置。

【請求項4】

第１のラッチ回路と第２のラッチ回路とを含み、
前記第１のラッチ回路は、第１の制御信号端子、第２の制御信号端子、データ信号端子、および伝送ノードにそれぞれ接続され、前記第１のラッチ回路は、第１のスイッチサブ回路と第１のラッチサブ回路とを含み、前記第１のスイッチサブ回路は、第１のトランジスタを含み、前記第１のラッチサブ回路は、第２のトランジスタ、第１の位相反転器、第２の位相反転器、および第３の位相反転器を含み、
前記第２のラッチ回路は、前記伝送ノード、第１のスイッチ信号端子、第２のスイッチ信号端子、および出力ノードにそれぞれ接続され、前記第２のラッチ回路は、第２のスイッチサブ回路と第２のラッチサブ回路とを含み、前記第２のスイッチサブ回路は、第３のトランジスタを含み、前記第２のラッチサブ回路は、第４のトランジスタ、第４の位相反転器、第５の位相反転器、および第６の位相反転器を含み、
前記第１のトランジスタのゲートは、前記第１の制御信号端子に接続され、前記第１のトランジスタの第１の極は、前記データ信号端子に接続され、前記第１のトランジスタの第２の極は、第１のラッチノードに接続され、
前記第２のトランジスタのゲートは、前記第２の制御信号端子に接続され、前記第２のトランジスタの第１の極は、前記第３の位相反転器の出力端子に接続され、前記第２のトランジスタの第２の極は、前記第１のラッチノードに接続され、
前記第１の位相反転器の入力端子は、前記第１のラッチノードに接続され、前記第１の位相反転器の出力端子は、前記第２の位相反転器の入力端子および前記第３の位相反転器の入力端子にそれぞれ接続され、前記第２の位相反転器の出力端子は、前記伝送ノードに接続され、
前記第３のトランジスタのゲートは、前記第１のスイッチ信号端子に接続され、前記第３のトランジスタの第１の極は、前記伝送ノードに接続され、前記第３のトランジスタの第２の極は、第２のラッチノードに接続され、
前記第４のトランジスタのゲートは、前記第２のスイッチ信号端子に接続され、前記第４のトランジスタの第１の極は、前記第５の位相反転器の出力端子に接続され、前記第４のトランジスタの第２の極は、前記第２のラッチノードに接続され、
前記第４の位相反転器の入力端子は、前記第２のラッチノードに接続され、前記第４の位相反転器の出力端子は、前記第５の位相反転器の入力端子および前記第６の位相反転器の入力端子にそれぞれ接続され、前記第６の位相反転器の出力端子は、前記出力ノードに接続され、
ここで、ラッチ装置の動作サイクルは、入力サブ段階、第１のラッチサブ段階、伝送サブ段階、および第２のラッチサブ段階を時系列に含み、前記ラッチ装置の動作サイクルにおいて、前記第１の制御信号端子には第１のパルス制御信号が提供され、前記第２の制御信号端子には第２のパルス制御信号が提供され、前記第１のスイッチ信号端子には第１のスイッチ信号が提供され、前記第２のスイッチ信号端子には第２のスイッチ信号が提供され、
前記第１のパルス制御信号は、前記入力サブ段階において第１の電位であり、前記第１の電位は、有効電位であり、
前第２のパルス制御信号は、前記第１のラッチサブ段階の一部において前記第１の電位であり、
前記第１のスイッチ信号は、前記伝送サブ段階において前記第１の電位であり、かつ、前記第１のスイッチ信号は、前記入力サブ段階と前記第１のラッチサブ段階と前記第２のラッチサブ段階とにおいて前記第１の電位とは異なる第２の電位であり、
前記第２のスイッチ信号は、前記伝送サブ段階において前記第２の電位であり、かつ、前記入力サブ段階と前記第１のラッチサブ段階と前記第２のラッチサブ段階とにおいて前記第１の電位であり、
前記第１のパルス制御信号は、前記第１のラッチサブ段階と前記伝送サブ段階と前記第２のラッチサブ段階とにおいて前記第２の電位であり、
前記第２のパルス制御信号は、前記入力サブ段階と前記伝送サブ段階と前記第２のラッチサブ段階とにおいて前記第２の電位である、
ラッチ装置。

【請求項5】

前記第２のラッチ回路は、バッファサブ回路をさらに含み、
前記バッファサブ回路の一端は、前記第２のラッチサブ回路に接続され、前記バッファサブ回路の他端は、前記出力ノードに接続される、
請求項４に記載のラッチ装置。

【請求項6】

前記バッファサブ回路は、直列された第７の位相反転器と第８の位相反転器を含み、
前記第７の位相反転器の入力端子は、前記第２のラッチサブ回路に接続され、前記第７の位相反転器の出力端子は、前記第８の位相反転器の入力端子に接続され、
前記第８の位相反転器の出力端子は、前記出力ノードに接続される、
請求項５に記載のラッチ装置。

【請求項7】

少なくとも２つのカスケード接続されたシフトレジスタユニットを含み、各前記シフトレジスタユニットの出力端子は、対応する１つのラッチ装置の第１の制御信号端子に接続され、
前記ラッチ装置は、請求項１乃至６のいずれか一項に記載のラッチ装置である、
ソース駆動回路。

【請求項8】

複数の位相反転回路をさらに含み、
各前記シフトレジスタユニットの出力端子は、１つの位相反転回路を介して、対応する１つのラッチの第２の制御信号端子にも接続される、
請求項７に記載のソース駆動回路。

【請求項9】

各前記位相反転回路は、位相反転器を含み、
前記位相反転器の入力端子は、１つのシフトレジスタユニットの入力端子に接続され、前記位相反転器の出力端子は、対応する１つのラッチの第２の制御信号端子に接続される、
請求項８に記載のソース駆動回路。

【請求項10】

請求項７乃至９のいずれか一項に記載のソース駆動回路を含む表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、２０１７年０７月２６日に中国特許庁に提出された出願番号２０１７１０６２０４２８.Ｘ、発明の名称「ラッチおよびその駆動方法、ソース駆動回路及び表示装置」の中国特許出願の優先権を主張し、その全ての内容は参照により本明細書に援用する。

【0002】

本発明は、表示技術の分野に関し、特に、ラッチおよびその駆動方法、ソース駆動回路及び表示装置に関するものである。

【背景技術】

【0003】

表示装置の駆動回路は、一般に、ゲート駆動回路とソース駆動回路とを含む。駆動の過程中では、ゲート駆動回路によって表示パネルにおける各行の画素ユニットを行ごとに走査し、ソース駆動回路はデータ信号を各列の画素ユニットに入力して、画素ユニットを充電する。

【0004】

関連技術にはソース駆動回路があり、当該ソース駆動回路は主に水平シフトレジスタと複数のラッチとを含み、当該水平シフトレジスタは複数のカスケード接続されたシフトレジスタユニットを含み、各ラッチは１段のシフトレジスタユニットにそれぞれ接続される。ここで、当該水平シフトレジスタにおける各シフトレジスタユニットは、１つのパルス制御信号を生成し、当該パルス制御信号を対応するラッチに入力する。各ラッチは、パルス制御信号の制御下で、データ信号をラッチした後、対応するデータ信号線に出力して、１列の画素ユニットを充電する。

【0005】

しかしながら、関連技術におけるラッチは、一般に、多くの構成要素を含み、その構造は比較的複雑である。

【発明の概要】

【課題を解決するための手段】

【0006】

本発明は、ラッチおよびその駆動方法、ソース駆動回路及び表示装置を提供する。技術案は以下の通りである。

【0007】

一側面において、第１のラッチ回路と第２のラッチ回路とを含み、
前記第１のラッチ回路は、第１の制御信号端子、第２の制御信号端子、データ信号端子、および伝送ノードにそれぞれ接続され、前記第１の制御信号端子からの第１のパルス制御信号と、前記第２の制御信号端子からの第２のパルス制御信号との制御下で、前記データ信号端子からのデータ信号をラッチし、前記データ信号を前記伝送ノードに伝送し、
前記第２のラッチ回路は、前記伝送ノード、第１のスイッチ信号端子、第２のスイッチ信号端子、および出力ノードにそれぞれ接続され、前記第１のスイッチ信号端子からの第１のスイッチ信号と、前記第２のスイッチ信号端子からの第２のスイッチ信号との制御下で、前記伝送ノードからのデータ信号をラッチし、前記データ信号を前記出力ノードに伝送し、
ここで、前記第２のラッチ回路が前記データ信号をラッチノードに書き込むと、前記第２のラッチ回路におけるフェーズロックループがターンオフになる、
ラッチに関する。

【0008】

選択肢の一つとして、前記第１のラッチ回路は、第１のスイッチサブ回路と第１のラッチサブ回路とを含み、
前記第１のスイッチサブ回路は、前記第１の制御信号端子、前記データ信号端子、および第１のラッチノードにそれぞれ接続され、前記第１のパルス制御信号の制御下で、前記データ信号を前記第１のラッチノードに伝送し、
前記第１のラッチサブ回路は、前記第２の制御信号端子、前記第１のラッチノード、および前記伝送ノードにそれぞれ接続され、前記第２のパルス制御信号の制御下で、前記データ信号を前記第１のラッチノードにラッチし、前記データ信号を前記伝送ノードに伝送する。

【0009】

選択肢の一つとして、前記第２のラッチ回路は、第２のスイッチサブ回路と第２のラッチサブ回路とを含み、
前記第２のスイッチサブ回路は、前記第１のスイッチ信号端子、前記伝送ノード、および第２のラッチノードにそれぞれ接続され、前記第１のスイッチ信号の制御下で、前記伝送ノードからのデータ信号を前記第２のラッチノードに伝送し、
前記第２のラッチサブ回路は、前記第２のスイッチ信号端子、前記第２のラッチノード、および前記出力ノードにそれぞれ接続され、前記第２のスイッチ信号の制御下で、前記データ信号を前記第２のラッチノードにラッチし、前記データ信号を前記出力ノードに伝送する。

【0010】

選択肢の一つとして、前記第１のスイッチサブ回路は、第１のトランスミッションゲートを含み、
前記第１のトランスミッションゲートの第１の制御端子は、前記第１の制御信号端子に接続され、前記第１のトランスミッションゲートの第２の制御端子は、前記第２の制御信号端子に接続され、前記第１のトランスミッションゲートの入力端子は、前記データ信号端子に接続され、前記第１のトランスミッションゲートの出力端子は、前記第１のラッチノードに接続される。

【0011】

選択肢の一つとして、前記第１のラッチサブ回路は、第２のトランスミッションゲート、第１の位相反転器、第２の位相反転器、および第３の位相反転器を含み、
前記第２のトランスミッションゲートの第１の制御端子は、前記第２の制御信号端子に接続され、前記第２のトランスミッションゲートの第２の制御端子は、前記第１の制御信号端子に接続され、前記第２のトランスミッションゲートの入力端子は、前記第３の位相反転器の出力端子に接続され、前記第２のトランスミッションゲートの出力端子は、前記第１のラッチノードに接続され、
前記第１の位相反転器の入力端子は、前記第１のラッチノードに接続され、前記第１の位相反転器の出力端子は、前記第２の位相反転器の入力端子および前記第３の位相反転器の入力端子にそれぞれ接続され、前記第２の位相反転器の出力端子は、前記伝送ノードに接続され、
ここで、前記第１の制御信号端子から出力された第１のパルス制御信号と前記第２の制御信号端子から出力された第２のパルス制御信号とは、相補信号である。

【0012】

選択肢の一つとして、前記第１のスイッチサブ回路は、第１のトランジスタを含み、
前記第１のトランジスタのゲートは、前記第１の制御信号端子に接続され、前記第１のトランジスタの第１の極は、前記データ信号端子に接続され、前記第１のトランジスタの第２の極は、前記第１のラッチノードに接続される。

【0013】

選択肢の一つとして、前記第１のラッチサブ回路は、第２のトランジスタ、第１の位相反転器、第２の位相反転器、および第３の位相反転器を含み、
前記第２のトランジスタのゲートは、前記第２の制御信号端子に接続され、前記第２のトランジスタの第１の極は、前記第３の位相反転器の出力端子に接続され、前記第２のトランジスタの第２の極は、前記第１のラッチノードに接続され、
前記第１の位相反転器の入力端子は、前記第１のラッチノードに接続され、前記第１の位相反転器の出力端子は、前記第２の位相反転器の入力端子および前記第３の位相反転器の入力端子にそれぞれ接続され、前記第２の位相反転器の出力端子は、前記伝送ノードに接続される。

【0014】

選択肢の一つとして、前記第２のスイッチサブ回路は、第３のトランスミッションゲートを含み、
前記第３のトランスミッションゲートの第１の制御端子は、前記第１のスイッチ信号端子に接続され、前記第３のトランスミッションゲートの第２の制御信号端子は、前記第２のスイッチ信号端子に接続され、前記第３のトランスミッションゲートの入力端子は、前記伝送ノードに接続され、前記第３のトランスミッションゲートの出力端子は、前記第２のラッチノードに接続される。

【0015】

選択肢の一つとして、前記第２のラッチサブ回路は、第４のトランスミッションゲート、第４の位相反転器、第５の位相反転器、および第６の位相反転器を含み、
前記第４のトランスミッションゲートの第１の制御端子は、前記第２のスイッチ信号端子に接続され、前記第４のトランスミッションゲートの第２の制御端子は、前記第１のスイッチ信号端子に接続され、前記第４のトランスミッションゲートの入力端子は、前記第５の位相反転器の出力端子に接続され、前記第４のトランスミッションゲートの出力端子は、前記第２のラッチノードに接続され、
前記第４の位相反転器の入力端子は、前記第２のラッチノードに接続され、前記第４の位相反転器の出力端子は、前記第５の位相反転器の入力端子および前記第６の位相反転器の入力端子にそれぞれ接続され、前記第６の位相反転器の出力端子は、前記出力ノードに接続され、
ここで、前記第４のトランスミッションゲートがオンになると、前記第４のトランスミッションゲート、前記第４の位相反転器、および前記第５の位相反転器からなるフェーズロックループがオンになり、前記第１のスイッチ信号端子から出力された第１のスイッチ信号と前記第２のスイッチ信号端子から出力された第２のスイッチ信号とは、相補信号である。

【0016】

選択肢の一つとして、前記第２のスイッチサブ回路は、第３のトランジスタを含み、
前記第３のトランジスタのゲートは、前記第１のスイッチ信号端子に接続され、前記第３のトランジスタの第１の極は、前記伝送ノードに接続され、前記第３のトランジスタの第２の極は、前記第２のラッチノードに接続される。

【0017】

選択肢の一つとして、前記第２のラッチサブ回路は、第４のトランジスタ、第４の位相反転器、第５の位相反転器、および第６の位相反転器を含み、
前記第４のトランジスタのゲートは、前記第２のスイッチ信号端子に接続され、前記第４のトランジスタの第１の極は、前記第５の位相反転器の出力端子に接続され、前記第４のトランジスタの第２の極は、前記第２のラッチノードに接続され、
前記第４の位相反転器の入力端子は、前記第２のラッチノードに接続され、前記第４の位相反転器の出力端子は、前記第５の位相反転器の入力端子および前記第６の位相反転器の入力端子にそれぞれ接続され、前記第６の位相反転器の出力端子は、前記出力ノードに接続され、
ここで、前記第４のトランジスタがオンになると、前記第４のトランジスタ、前記第４の位相反転器、および前記第５の位相反転器からなるフェーズロックループがオンになる。

【0018】

選択肢の一つとして、前記第２のラッチ回路は、バッファサブ回路をさらに含み、
前記バッファサブ回路の一端は、前記第２のラッチサブ回路に接続され、前記バッファサブ回路の他端は、前記出力ノードに接続される。

【0019】

選択肢の一つとして、前記バッファサブ回路は、直列された第７の位相反転器と第８の位相反転器を含み、
前記第７の位相反転器の入力端子は、前記第２のラッチサブ回路に接続され、前記第７の位相反転器の出力端子は、前記第８の位相反転器の入力端子に接続され、
前記第８の位相反転器の出力端子は、前記出力ノードに接続される。

【0020】

別の側面において、第１のラッチ回路と第２のラッチ回路とを含むラッチの駆動方法であって、
第１の制御信号端子から出力された第１のパルス制御信号および第２の制御信号端子から出力された第２のパルス制御信号は、順に第１の電位であり、前記第１のラッチ回路は、データ信号端子からのデータ信号をラッチし、前記データ信号を伝送ノードに伝送する第１のラッチ段階と、
第１のスイッチ信号端子から出力された第１のスイッチ信号および第２のスイッチ信号端子から出力された第２のスイッチ信号は、順に第１の電位であり、前記第２のラッチ回路は、伝送ノードからのデータ信号をラッチし、前記データ信号を出力ノードに伝送する第２のラッチ段階と、
を含み、
ここで、前記第２のラッチ段階において、前記第２のラッチ回路が前記データ信号をラッチノードに書き込むと、前記第２のラッチ回路におけるフェーズロックループがターンオフになる、
ラッチの駆動方法に関する。

【0021】

選択肢の一つとして、前記第１のラッチ回路は、第１のスイッチサブ回路と第１のラッチサブ回路とを含み、
前記第１のラッチ段階は、
前記第１のパルス制御信号は、第１の電位であり、前記第２のパルス制御信号は、第２の電位であり、前記第１のスイッチサブ回路は、前記第１のパルス制御信号の制御下で、前記データ信号を第１のラッチノードに伝送する入力サブ段階と、
前記第１のパルス制御信号は、第２の電位であり、前記第２のパルス制御信号は、第１の電位であり、前記第１のラッチサブ回路は、前記第２のパルス制御信号の制御下で、前記データ信号を前記第１のラッチノードにラッチし、前記データ信号を前記伝送ノードに伝送する第１のラッチサブ段階と、
を含み、
ここで、前記第１の制御信号端子から出力された第１のパルス制御信号と前記第２の制御信号端子から出力された第２のパルス制御信号とは、相補信号である。

【0022】

選択肢の一つとして、前記第２のラッチ回路は、第２のスイッチサブ回路と第２のラッチサブ回路とを含み、
前記第２のラッチ段階は、
前記第１のスイッチ信号は、第１の電位であり、前記第２のスイッチ信号は、第２の電位であり、前記第２のラッチサブ回路におけるフェーズロックループがターンオフになり、前記第２のスイッチサブ回路は、前記第１のスイッチ信号の制御下で、前記伝送ノードからのデータ信号を第２のラッチノードに伝送する伝送サブ段階と、
前記第１のスイッチ信号は、第２の電位であり、前記第２のスイッチ信号は、第１の電位であり、前記第２のラッチサブ回路におけるフェーズロックループがオンになり、前記第２のラッチサブ回路は、前記第２のスイッチ信号の制御下で、前記データ信号を前記第２のラッチノードにラッチし、前記データ信号を前記出力ノードに伝送する第２のラッチサブ段階と、
を含み、
ここで、前記第１のスイッチ信号端子から出力された第１のスイッチ信号と前記第２のスイッチ信号端子から出力された第２のスイッチ信号とは、相補信号である。

【0023】

他の別の側面において、少なくとも２つのカスケード接続されたシフトレジスタユニットを含み、各前記シフトレジスタユニットの出力端子は、対応する１つのラッチの第１の制御信号端子に接続され、
前記ラッチは、第１のラッチ回路と第２のラッチ回路とを含み、
前記第１のラッチ回路は、第１の制御信号端子、第２の制御信号端子、データ信号端子、および伝送ノードにそれぞれ接続され、前記第１の制御信号端子からの第１のパルス制御信号と、前記第２の制御信号端子からの第２のパルス制御信号との制御下で、前記データ信号端子からのデータ信号を第１のラッチノードにラッチし、前記データ信号を前記伝送ノードに伝送し、
前記第２のラッチ回路は、前記伝送ノード、第１のスイッチ信号端子、第２のスイッチ信号端子、および出力ノードにそれぞれ接続され、前記第１のスイッチ信号端子からの第１のスイッチ信号と、前記第２のスイッチ信号端子からの第２のスイッチ信号との制御下で、前記伝送ノードからのデータ信号を第２のラッチノードにラッチし、前記データ信号を前記出力ノードに伝送し、
ここで、前記第２のラッチ回路が前記データ信号を前記第２のラッチノードに書き込むと、前記第２のラッチ回路におけるフェーズロックループがターンオフになる、
ソース駆動回路に関する。

【0024】

選択肢の一つとして、前記ソース駆動回路は、複数の位相反転回路をさらに含み、
各前記シフトレジスタユニットの出力端子は、１つの位相反転回路を介して、対応する１つのラッチの第２の制御信号端子にも接続される。

【0025】

選択肢の一つとして、各前記位相反転回路は、位相反転器を含み、
前記位相反転器の入力端子は、１つのシフトレジスタユニットの入力端子に接続され、前記位相反転器の出力端子は、対応する１つのラッチの第２の制御信号端子に接続される。

【0026】

さらに別の側面において、上記側面に記載のソース駆動回路を含む表示装置に関する。

【0027】

本発明の実施形態における技術案をより明確に説明するために、以下、実施例の説明で使用される図面を簡単に説明する。以下の説明における図面は、本発明のいくつかの実施例に過ぎない。当業者にとって、創造的な作業を行うことなく、これらの図面に基づいて他の図面を得ることもできる。

【図面の簡単な説明】

【0028】

【図1】本発明の実施例によるラッチの概略構成図である。

【図2】本発明の実施例による別のラッチの概略構成図である。

【図3】本発明の実施例による他の別のラッチの概略構成図である。

【図4】本発明の実施例によるさらに別のラッチの概略構成図である。

【図5】本発明の実施例によるラッチの駆動方法のフローチャートである。

【図6】本発明の実施例によるラッチにおける各信号端子のタイミングチャートである。

【図7】本発明の実施例によるラッチにおける第２のラッチノードと関連技術におけるラッチにおける第２のラッチノードとの電位変化の比較図である。

【発明を実施するための形態】

【0029】

本発明の目的、技術案および利点をより明確にするために、以下、図面を参照して本発明の実施形態をさらに詳しく説明する。

【0030】

本発明の各実施例における複数の信号は、第１の電位および第２の電位に対応する。第１の電位および第２の電位は、この信号の電位が２つの状態量を有することを示すだけであり、全文中の第１の電位または第２の電位が特定の数値を有することを示すものではなく、即ち、各信号の第１の電位（または第２の電位）の電位値は同じでもよいし、異なってもよい。

【0031】

図１は、本発明の実施例によるラッチの概略構成図であり、図１に示すように、当該ラッチは、第１のラッチ回路１０と第２のラッチ回路２０とを含むことができる。

【0032】

当該第１のラッチ回路１０は、第１の制御信号端子Ｓ１、第２の制御信号端子Ｓ２、データ信号端子ＤＡＴＡ、および伝送ノードＰ１にそれぞれ接続され、当該第１の制御信号端子Ｓ１からの第１のパルス制御信号と、当該第２の制御信号端子Ｓ２からの第２のパルス制御信号との制御下で、当該データ信号端子ＤＡＴＡからのデータ信号をラッチし、当該データ信号を当該伝送ノードＰ１に伝送する。

【0033】

当該第２のラッチ回路２０は、当該伝送ノードＰ１、第１のスイッチ信号端子ＳＷ１、第２のスイッチ信号端子ＳＷ２、および出力ノードＯＵＴにそれぞれ接続され、当該第１のスイッチ信号端子ＳＷ１からの第１のスイッチ信号と、当該第２のスイッチ信号端子ＳＷ２からの第２のスイッチ信号との制御下で、当該伝送ノードＰ１からのデータ信号をラッチし、当該データ信号を当該出力ノードＯＵＴに伝送する。

【0034】

ここで、当該第２のラッチ回路２０がデータ信号を当該第２のラッチ回路２０におけるラッチノードに書き込むと、当該第２のラッチ回路２０におけるフェーズロックループがターンオフになる。

【0035】

以上のように、本発明の実施例はラッチを提供し、当該ラッチは２つのカスケード接続されたラッチ回路を含み、当該２つのラッチ回路は伝送ノードを介して接続され、一方のラッチ回路は２つの制御信号端子の制御下で作動し、他方のラッチ回路は２つのスイッチ信号端子の制御下で作動する。当該ラッチは、構造が比較的簡単であり、駆動の柔軟性が高い。そして、当該第２のラッチ回路がデータ信号を当該第２のラッチ回路におけるラッチノードに書き込むと、当該第２のラッチ回路におけるフェーズロックループがターンオフになるので、フェーズロックループにラッチされた信号が当該データ信号の書き込みに影響を与えることを回避することができ、データ信号の正常な書き込みが保証された。

【0036】

図２は、本発明の実施例による別のラッチの概略構成図であり、図２に示すように、当該第１のラッチ回路１０は、第１のスイッチサブ回路１０１と第１のラッチサブ回路１０２とを含むことができる。

【0037】

当該第１のスイッチサブ回路１０１は、当該第１の制御信号端子Ｓ１、当該データ信号端子ＤＡＴＡ、および第１のラッチノードＱ１にそれぞれ接続され、当該第１のパルス制御信号の制御下で、当該データ信号を当該第１のラッチノードＱ１に伝送する。

【0038】

例えば、当該第１のスイッチサブ回路１０１は、第１のパルス制御信号が第１の電位であるときに、データ信号を当該第１のラッチノードＱ１に伝送することができる。

【0039】

当該第１のラッチサブ回路１０２は、当該第２の制御信号端子Ｓ２、当該第１のラッチノードＱ１、および当該伝送ノードＰ１にそれぞれ接続され、当該第２のパルス制御信号の制御下で、当該データ信号を当該第１のラッチノードＱ１にラッチし、当該データ信号を当該伝送ノードＰ１に伝送する。

【0040】

例えば、当該第１のラッチサブ回路１０２は、第２のパルス制御信号が第１の電位であるときに、当該データ信号を当該第１のラッチノードＱ１にラッチし、当該データ信号を当該伝送ノードＰ１に伝送することができる。

【0041】

図２を参照すると、当該第２のラッチ回路２０は、第２のスイッチサブ回路２０１と第２のラッチサブ回路２０２とを含むことができる。

【0042】

当該第２のスイッチサブ回路２０１は、当該第１のスイッチ信号端子ＳＷ１、当該伝送ノードＰ１、および第２のラッチノードＱ２にそれぞれ接続され、当該第１のスイッチ信号の制御下で、当該伝送ノードＰ１からのデータ信号を当該第２のラッチノードＱ２に伝送する。

【0043】

例えば、当該第２のスイッチサブ回路２０１は、当該第１のスイッチ信号が第１の電位であるときに、当該伝送ノードＰ１からのデータ信号を当該第２のラッチノードＱ２に伝送することができる。

【0044】

当該第２のラッチサブ回路２０２は、当該第２のスイッチ信号端子ＳＷ２、当該第２のラッチノードＱ２、および当該出力ノードＯＵＴにそれぞれ接続され、当該第２のスイッチ信号の制御下で、当該データ信号を当該第２のラッチノードＱ２にラッチし、当該データ信号を当該出力ノードＯＵＴに伝送する。

【0045】

例えば、当該第２のラッチサブ回路２０２は、当該第２のスイッチ信号が第１の電位であるときに、当該データ信号を当該第２のラッチノードＱ２にラッチし、当該データ信号を当該出力ノードＯＵＴに伝送することができる。

【0046】

図３は、本発明の実施例による他の別のラッチの概略構成図であり、図３に示すように、当該第１のスイッチサブ回路１０１は、具体的に、第１のトランスミッションゲートＴ１を含むことができる。

【0047】

ここで、当該第１のトランスミッションゲートＴ１の第１の制御端子は、当該第１の制御信号端子Ｓ１に接続され、当該第１のトランスミッションゲートＴ１の第２の制御端子は、当該第２の制御信号端子Ｓ２に接続され、当該第１のトランスミッションゲートＴ１の入力端子は、当該データ信号端子ＤＡＴＡに接続され、当該第１のトランスミッションゲートＴ１の出力端子は、当該第１のラッチノードＱ１に接続される。

【0048】

当該第１の制御信号端子Ｓ１から出力された第１のパルス制御信号が第１の電位であり、第２の制御信号端子Ｓ２から出力された第２のパルス制御信号が第２の電位であるとき、当該第１のトランスミッションゲートＴ１がオンになり、当該データ信号端子ＤＡＴＡがデータ信号を当該第１のラッチノードＱ１に伝送することができる。

【0049】

図３に示すように、当該第１のラッチサブ回路１０２は、具体的に、第２のトランスミッションゲートＴ２、第１の位相反転器Ｆ１、第２の位相反転器Ｆ２、および第３の位相反転器Ｆ３を含むことができる。

【0050】

当該第２のトランスミッションゲートＴ２の第１の制御端子は、当該第２の制御信号端子Ｓ２に接続され、当該第２のトランスミッションゲートＴ２の第２の制御端子は、当該第１の制御信号端子Ｓ１に接続され、当該第２のトランスミッションゲートＴ２の入力端子は、当該第３の位相反転器Ｆ３の出力端子に接続され、当該第２のトランスミッションゲートＴ２の出力端子は、当該第１のラッチノードＱ１に接続される。

【0051】

当該第１の位相反転器の入力端子Ｆ１は、当該第１のラッチノードＱ１に接続され、当該第１の位相反転器Ｆ１の出力端子は、当該第２の位相反転器Ｆ２の入力端子および当該第３の位相反転器Ｆ３の入力端子にそれぞれ接続され、当該第２の位相反転器Ｆ２の出力端子は、当該伝送ノードＰ１に接続される。

【0052】

当該第１の制御信号端子Ｓ１から出力された第１のパルス制御信号が第２の電位であり、第２の制御信号端子Ｓ２から出力された第２のパルス制御信号が第１の電位であるとき、当該第２のトランスミッションゲートＴ２がオンになる。図３からわかるように、トランスミッションゲートＴ２がオンになるとき、当該トランスミッションゲートＴ２と第１の位相反転器Ｆ１および第３の位相反転器Ｆ３は、１つのフェーズロックループを構成でき、当該第１のラッチノードＱ１の電位をラッチすることができ、即ち、データ信号を当該第１のラッチノードＱ１にラッチすることができる。そして、当該第１の位相反転器Ｆ１と第２の位相反転器Ｆ２は、当該第１のラッチノードＱ１にラッチされたデータ信号を伝送ノードＰ１に伝送することもできる。

【0053】

引き続き図３を参照すると、当該第２のスイッチサブ回路２０１は、第３のトランスミッションゲートＴ３を含むことができる。

【0054】

当該第３のトランスミッションゲートＴ３の第１の制御端子は、当該第１のスイッチ信号端子ＳＷ１に接続され、当該第３のトランスミッションゲートＴ３の第２の制御信号端子Ｓ２は、当該第２のスイッチ信号端子ＳＷ２に接続され、当該第３のトランスミッションゲートＴ３の入力端子は、当該伝送ノードＰ１に接続され、当該第３のトランスミッションゲートＴ３の出力端子は、当該第２のラッチノードＱ２に接続される。

【0055】

当該第１のスイッチ信号端子ＳＷ１から出力された第１のスイッチ信号が第１の電位であり、当該第２のスイッチ信号端子ＳＷ２から出力された第２のスイッチ信号が第２の電位であるとき、当該第３のトランスミッションゲートＴ３がオンになり、当該伝送ノードＰ１からのデータ信号を当該第２のラッチノードＱ２に伝送することができる。

【0056】

図３に示すように、当該第２のラッチサブ回路２０２は、第４のトランスミッションゲートＴ４、第４の位相反転器Ｆ４、第５の位相反転器Ｆ５、および第６の位相反転器Ｆ６を含むことができる。

【0057】

当該第４のトランスミッションゲートＴ４の第１の制御端子は、当該第２のスイッチ信号端子ＳＷ２に接続され、当該第４のトランスミッションゲートＴ４の第２の制御端子は、当該第１のスイッチ信号端子ＳＷ１に接続され、当該第４のトランスミッションゲートＴ４の入力端子は、当該第５の位相反転器Ｆ５の出力端子に接続され、当該第４のトランスミッションゲートＴ４の出力端子は、当該第２のラッチノードＱ２に接続される。

【0058】

当該第４の位相反転器Ｆ４の入力端子は、当該第２のラッチノードＱ２に接続され、当該第４の位相反転器Ｆ４の出力端子は、当該第５の位相反転器Ｆ５の入力端子および当該第６の位相反転器Ｆ６の入力端子にそれぞれ接続され、当該第６の位相反転器Ｆ６の出力端子は、当該出力ノードＯＵＴに接続される。

【0059】

当該第１のスイッチ信号端子ＳＷ１から出力された第１のスイッチ信号が第２の電位であり、当該第１のスイッチ信号端子ＳＷ２から出力された第２のスイッチ信号が第１の電位であるとき、当該第４のトランスミッションゲートＴ４がオンになる。図３からわかるように、第４のトランスミッションゲートＴ４がオンになるとき、当該第４のトランスミッションゲートＴ４と第４の位相反転器Ｆ４および第５の位相反転器Ｆ５は、１つのフェーズロックループを構成でき、当該第２のラッチノードＱ２の電位をラッチすることができ、即ち、データ信号を当該第２のラッチノードＱ２にラッチすることができる。そして、当該第４の位相反転器Ｆ４は、当該第２のラッチノードＱ２にラッチされたデータ信号を出力ノードＯＵＴに伝送することもできる。

【0060】

ラッチの作動中では、第１のスイッチ信号端子ＳＷ１と第２のスイッチ信号端子ＳＷ２により、当該第４のトランスミッションゲートＴ４のオンまたはターンオフを制御し、ひいては当該フェーズロックループのオンまたはターンオフを制御することができる。

【0061】

本発明の実施例では、図３から分かるように、当該第３のトランスミッションゲートＴ３と２つのスイッチ信号端子との接続方式は、第４のトランスミッションゲートＴ４と２つのスイッチ信号端子との接続方式と逆であるので、第３のトランスミッションゲートＴ３が当該２つのスイッチ信号端子の制御下でオンになるとき、第４のトランスミッションゲートＴ４がターンオフになる。逆に、第３のトランスミッションゲートＴ３が当該２つのスイッチ信号端子の制御下でターンオフになるとき、第４のトランスミッションゲートＴ４がオンになる。したがって、第３のトランスミッションゲートＴ３がオンになり、データ信号を第２のラッチノードＱ２に入力するとき、当該第１のスイッチ信号端子ＳＷ１と第２のスイッチ信号端子ＳＷ２は、フェーズロックループを切断するように第４のトランスミッションゲートＴ４をオフに制御することができることで、フェーズロックループにラッチされた信号と当該第３のトランスミッションゲートＴ３から入力されるデータ信号との間で競合リスクが生じることを回避することができ、ここで、競合リスクとは、あるノードに入力された信号の電位が前に当該ノードにラッチされた電位と一致せず、当該入力された信号の電位が当該ノードに正常に書き込まれない場合、当該ノードに出現する電位が不安定となる現象である。特に、データ信号の駆動が足りない、または第３のトランスミッションゲートＴ３の伝送能力が足りない場合、当該第４のトランスミッションゲートＴ４をターンオフにして、データ信号が第２のラッチノードＱ２に正常に書き込まれないことを回避することができる。さらに、当該データ信号が第２のラッチノードＱ２に書き込まれた後、第４のトランスミッションゲートＴ４をオフに制御することで、フェーズロックループが接続され、当該データ信号を第２のラッチノードＱ２にラッチする。

【0062】

なお、図３に示すラッチにおいて、当該第４のトランスミッションゲートＴ４は、第４の位相反転器Ｆ４の出力端子と第５の位相反転器Ｆ５の入力端子との間に直列に接続されてもよく、つまり、当該第４のトランスミッションゲートＴ４と第４の位相反転器Ｆ４および第５の位相反転器Ｆ５がループを形成することを保証すればよい。本発明の実施例は、当該第４のトランスミッションゲートＴ４の具体的な接続方式を限定しない。

【0063】

なお、本発明の実施例によるラッチにおいて、各トランスミッションゲートは、第２の制御端子が第１の電位であり、第２の制御端子が第２の電位であるときに、オン状態となる。相応的に、当該第１の制御信号端子Ｓ１から出力された第１のパルス制御信号と当該第２の制御信号端子Ｓ２から出力された第２のパルス制御信号とは、相補信号である。当該第１のスイッチ信号端子ＳＷ１から出力された第１のスイッチ信号と当該第２のスイッチ信号端子ＳＷ２から出力された第２のスイッチ信号とは、相補信号であってもよい。ここで、２つの信号が相補信号であるとは、一方の信号が第１の電位であるとき、他方の信号が第２の電位であり、一方の信号が第２の電位であるとき、他方の信号が第１の電位であることを指す。

【0064】

例として、当該第１の制御信号端子Ｓ１が位相反転回路を介して当該第２の制御信号端子Ｓ２に接続されることにより、当該第２の制御信号端子Ｓ２から出力された第２のパルス制御信号と当該第１の制御信号端子Ｓ１から出力された第１のパルス制御信号とが相補的であることを保証することができる。つまり、第１のパルス制御信号が第１の電位であるときに、第２のパルス制御信号が第２の電位であり、当該第１のパルス制御信号が第２の電位であるときに、第２のパルス制御信号が第１の電位である。同様に、当該第１のスイッチ信号端子ＳＷ１が位相反転回路を介して当該第２のスイッチ信号端子ＳＷ２に接続されることにより、当該第２のスイッチ信号端子ＳＷ２から出力された第２のスイッチ信号と当該第１のスイッチ信号端子ＳＷ１から出力された第１のスイッチ信号端とが相補的であることを保証することもできる。

【0065】

図４は、本発明の実施例によるさらに別のラッチの概略構成図であり、図４に示すように、当該第１のスイッチサブ回路１０１は、第１のトランジスタＭ１を含むことができる。

【0066】

当該第１のトランジスタＭ１のゲートは、当該第１の制御信号端子Ｓ１に接続され、当該第１のトランジスタＭ１の第１の極は、当該データ信号端子ＤＡＴＡに接続され、当該第１のトランジスタＭ１の第２の極は、当該第１のラッチノードＱ１に接続される。

【0067】

当該第１の制御信号端子Ｓ１から出力された第１のパルス制御信号が第１の電位であるときに、当該第１のトランジスタＭ１がオンになり、データ信号端子ＤＡＴＡがデータ信号を第１のラッチノードＱ１に伝送することができる。

【0068】

選択肢の一つとして、図４に示すように、当該第１のラッチサブ回路１０２は、第２のトランジスタＭ２、第１の位相反転器Ｆ１、第２の位相反転器Ｆ２、および第３の位相反転器Ｆ３を含むことができる。

【0069】

当該第２のトランジスタＭ２のゲートは、当該第２の制御信号端子Ｓ２に接続され、当該第２のトランジスタＭ２の第１の極は、当該第３の位相反転器Ｆ３の出力端子に接続され、当該第２のトランジスタＭ２の第２の極は、当該第１のラッチノードＱ１に接続される。

【0070】

当該第１の位相反転器Ｆ１の入力端子は、当該第１のラッチノードＱ１に接続され、当該第１の位相反転器Ｆ１の出力端子は、当該第２の位相反転器Ｆ２の入力端子および当該第３の位相反転器Ｆ３の入力端子にそれぞれ接続され、当該第２の位相反転器Ｆ２の出力端子は、当該伝送ノードＰ１に接続される。

【0071】

当該第２の制御信号端子Ｓ１から出力された第２のパルス制御信号が第１の電位であるときに、当該第２のトランジスタＭ２がオンになり、図４に示すように、当該第２のトランジスタＭ２と第１の位相反転器Ｆ１および第３の位相反転器Ｆ３は、１つのフェーズロックループを構成でき、データ信号を当該第１のラッチノードＱ１にラッチすることができる。そして、当該第１の位相反転器Ｆ１と第２の位相反転器Ｆ２は、当該第１のラッチノードＱ１にラッチされたデータ信号を伝送ノードＰ１に伝送することもできる。
引き続き図４を参照すると、当該第２のスイッチサブ回路２０１は、第３のトランジスタＭ３を含むことができる。

【0072】

当該第３のトランジスタＭ３のゲートは、当該第１のスイッチ信号端子ＳＷ１に接続され、当該第３のトランジスタＭ３の第１の極は、当該伝送ノードＰ１に接続され、当該第３のトランジスタＭ３の第２の極は、当該第２のラッチノードＱ２に接続される。

【0073】

当該第１のスイッチ信号端子ＳＷ１から出力された第１のスイッチ信号が第１の電位であるときに、当該第３のトランジスタＭ３がオンになり、当該伝送ノードＰ１からのデータ信号を当該第２のラッチノードＱ２に伝送することができる。

【0074】

選択肢の一つとして、図４に示すように、当該第２のラッチサブ回路２０２は、第４のトランジスタＭ４、第４の位相反転器Ｆ４、第５の位相反転器Ｆ５、および第６の位相反転器Ｆ６を含むことができる。

【0075】

当該第４のトランジスタＭ４のゲートは、当該第２のスイッチ信号端子ＳＷ２に接続され、当該第４のトランジスタＭ４の第１の極は、当該第５の位相反転器Ｆ５の出力端子に接続され、当該第４のトランジスタＭ４の第２の極は、当該第２のラッチノードＱ２に接続される。

【0076】

当該第４の位相反転器Ｆ４の入力端子は、当該第２のラッチノードＱ２に接続され、当該第４の位相反転器Ｆ４の出力端子は、当該第５の位相反転器Ｆ５の入力端子および当該第６の位相反転器Ｆ６の入力端子にそれぞれ接続され、当該第６の位相反転器Ｆ６の出力端子は、当該出力ノードＯＵＴに接続される。

【0077】

当該第２のスイッチ信号端子ＳＷ２から出力された第２のスイッチ信号が第１の電位であるときに、当該第４のトランジスタＭ４がオンになる。図４から分かるように、第４のトランジスタＭ４がオンになるとき、当該第４のトランジスタＭ４と第４の位相反転器Ｆ４および第５の位相反転器Ｆ５は、１つのフェーズロックループを構成し、データ信号を当該第２のラッチノードＱ２にラッチすることができる。そして、当該第４の位相反転器Ｆ４は、当該第２のラッチノードＱ２にラッチされたデータ信号を出力ノードＯＵＴに伝送することもできる。

【0078】

図４に示された構成では、第３のトランジスタＭ３がオンになり、データ信号を第２のラッチノードＱ２に入力するとき、当該第２のスイッチ信号端子ＳＷ２は、フェーズロックループを切断するように第４のトランジスタＭ４をターンオフに制御することができることで、フェーズロックループにラッチされた信号と当該第３のトランジスタＭ３から入力されるデータ信号との間で競合リスクが生じることを回避することができ、データ信号が第２のラッチノードＱ２に正常に書き込まれてラッチされることが保証された。

【0079】

なお、図４に示す実施例で採用されるトランジスタは、いずれも薄膜トランジスタまたは電界効果トランジスタまたは他の特性が同じデバイスであってもよく、回路における作用に応じて本発明の実施例で採用されるトランジスタは、主にスイッチングトランジスタである。ここで採用されるスイッチングトランジスタのソース、ドレインは対称なので、そのソース、ドレインは交換可能である。本発明の実施例において、ソースを第１の極と呼び、ドレインを第２の極と呼ぶ。図中の形態に従って、トランジスタの中間端子がゲートであり、信号入力端子がソースであり、信号出力端子がドレインであることが規定されている。また、本発明の実施例で採用されるスイッチングトランジスタは、Ｐ型スイッチングトランジスタとＮ型スイッチングトランジスタのいずれかを含むことができ（図４に示す構成ではＮ型スイッチングトランジスタである）、ここで、Ｐ型スイッチングトランジスタは、ゲートが低電位のときにオンになり、ゲートが高電位のときにオフになり、Ｎ型スイッチングトランジスタは、ゲートが高電位のときにオンになり、ゲートが低電位のときにオフになる。

【0080】

さらに、図３と図４に示すように、当該第２のラッチ回路２０は、バッファサブ回路２０３をさらに含むことができる。

【0081】

当該バッファサブ回路２０３の一端は、第２のラッチサブ回路２０２に接続されてもよく、例えば当該第６の位相反転器Ｆ６の出力端子に接続されてもよく、当該バッファサブ回路２０３の他端は、当該出力ノードＯＵＴに接続される。つまり、当該第２のラッチサブ回路２０２は、当該バッファサブ回路２０３を介して当該出力ノードＯＵＴに接続されることができる。

【0082】

図３と図４を参照すると、当該バッファサブ回路２０３は、具体的に、直列された第７の位相反転器Ｆ７と第８の位相反転器Ｆ８を含むことができる。

【0083】

当該第７の位相反転器Ｆ７の入力端子は、当該第６の位相反転器Ｆ６の出力端子に接続され、当該第７の位相反転器Ｆ７の出力端子は、当該第８の位相反転器Ｆ８の入力端子に接続され、当該第８の位相反転器Ｆ８の出力端子は、当該出力ノードＯＵＴに接続される。

【0084】

当該複数の位相反転器からなるバッファサブ回路２０３は、最終的に画素ユニットに出力されるデータ信号の安定性を保証することができる。

【0085】

図３からも分かるように、本発明の実施例によるラッチにおける各トランスミッションゲートは、２つの並列されたトランジスタからなることができ、この２つのトランジスタの極性は逆である。

【0086】

以上のように、本発明の実施例はラッチを提供し、当該ラッチは２つのカスケード接続されたラッチ回路を含み、当該２つのラッチ回路は伝送ノードを介して接続され、一方のラッチ回路は２つの制御信号端子の制御下で作動し、他方のラッチ回路は２つのスイッチ信号端子の制御下で作動する。当該ラッチは、構造が比較的簡単であり、駆動の柔軟性が高い。そして、本発明の実施例はラッチにおいて、第１のラッチ回路がデータ信号を第２のラッチ回路におけるラッチノードに伝送するときに、スイッチ信号端子が当該第２のラッチ回路におけるフェーズロックループのターンオフを制御することにより、前にフェーズロックループにラッチされた信号と当該書き込み待ちのデータ信号との間で競合リスクが生じることを回避することができ、データ信号の正常な書き込みとラッチを保証し、ラッチ作動時の信頼性と安定性を高める。

【0087】

図５は、本発明の実施例によるラッチの駆動方法のフローチャートであり、当該方法は、図１から図４のいずれかに示すラッチを駆動するために使用されることができる。図１から図４を参照すると、当該ラッチは、具体的に、第１のラッチ回路１０と第２のラッチ回路２０とを含むことができる。図５を参照すると、当該方法は以下のステップを含む。

【0088】

ステップ３０１において、第１のラッチ段階では、第１の制御信号端子Ｓ１から出力された第１のパルス制御信号および第２の制御信号端子Ｓ２から出力された第２のパルス制御信号は、順に第１の電位であり、当該第１のラッチ回路１０は、データ信号端子ＤＡＴＡからのデータ信号をラッチし、当該データ信号を伝送ノードＰ１に伝送する。

【0089】

ステップ３０２において、第２のラッチ段階では、第１のスイッチ信号端子ＳＷ１から出力された第１のスイッチ信号および第２のスイッチ信号端子ＳＷ２から出力された第２のスイッチ信号は、順に第１の電位であり、当該第２のラッチ回路２０は、伝送ノードＰ１からのデータ信号をラッチし、当該データ信号を出力ノードＯＵＴに伝送する。

【0090】

ここで、当該第２のラッチ段階では、当該第２のラッチ回路２０がデータ信号をラッチノードに書き込むと、当該第２のラッチ回路２０におけるフェーズロックループがターンオフになり、これによって、フェーズロックループにラッチされた信号が当該データ信号の書き込みに影響を与えることを回避することができ、データ信号の正常な書き込みが保証された。

【0091】

選択肢の一つとして、図２に示すように、当該第１のラッチ回路１０は、第１のスイッチサブ回路１０１と第１のラッチサブ回路１０２とを含むことができ、当該第２のラッチ回路２０は、第２のスイッチサブ回路２０１と第２のラッチサブ回路２０２とを含むことができる。

【0092】

相応的に、上記のステップ３０１に示した第１のラッチ段階は、具体的に、以下の段階を含む。

【0093】

入力サブ段階において、当該第１のパルス制御信号は、第１の電位であり、当該第２のパルス制御信号は、第２の電位であり、当該第１のスイッチサブ回路１０１は、当該第１のパルス制御信号の制御下で、当該データ信号を第１のラッチノードＱ１に伝送する。

【0094】

第１のラッチサブ段階において、当該第１のパルス制御信号は、第２の電位であり、当該第２のパルス制御信号は、第１の電位であり、当該第１のラッチサブ回路１０２は、当該第２のパルス制御信号の制御下で、当該データ信号を当該第１のラッチノードＱ１にラッチし、当該データ信号を当該伝送ノードＰ１に伝送する。

【0095】

上記のステップ３０２に示した第２のラッチ段階は、以下の段階を含む。

【0096】

伝送サブ段階において、当該第１のスイッチ信号は、第１の電位であり、当該第２のスイッチ信号は、第２の電位であり、当該第２のラッチサブ回路２０２におけるフェーズロックループがターンオフになり、当該第２のスイッチサブ回路２０１は、当該第１のスイッチ信号の制御下で、当該伝送ノードＰ１からのデータ信号を第２のラッチノードＱ２に伝送する。

【0097】

第２のラッチサブ段階において、当該第１のスイッチ信号は、第２の電位であり、当該第２のスイッチ信号は、第１の電位であり、当該第２のラッチサブ回路２０２におけるフェーズロックループがオンになり、当該第２のラッチサブ２０２回路は、当該第２のスイッチ信号の制御下で、当該データ信号を当該第２のラッチノードＱ２にラッチし、当該データ信号を当該出力ノードＯＵＴに伝送する。

【0098】

図６は、本発明の実施例によるラッチにおける各信号端子のタイミングチャートであり、図３に示すラッチを例にして、本発明の実施例によるラッチの駆動原理を詳細に説明する。ここで、当該第１の制御信号端子Ｓ１が位相反転器を介して当該第２の制御信号端子Ｓ２に接続され、即ち、第２の制御信号端子Ｓ２から出力された第２のパルス制御信号は、第１の制御信号端子Ｓ１から出力された第１のパルス制御信号を反転させたものである。当該二つのパルス制御信号は相補的である。図６から分かるように、当該第１のスイッチ信号端子ＳＷ１から出力された第１のスイッチ信号と当該第２のスイッチ信号端子ＳＷ２から出力された第２のスイッチ信号とも相補的である。

【0099】

図３と図６を参照すると、入力サブ段階ｔ１において、第１の制御信号端子Ｓ１から提供された第１のパルス制御信号は、第１の電位であり、相応的に第２の制御端子Ｓ２から提供された第２のパルス制御信号は、第２の電位であり、第１のトランスミッションゲートＴ１はオンになり、第２のトランスミッションゲートＴ２はターンオフになり、データ信号端子ＤＡＴＡはデータ信号を第１のラッチノードＱ１に書き込む。

【0100】

第１のラッチサブ段階ｔ２において、第１の制御信号端子Ｓ１から出力された第１のパルス制御信号は、第２の電位になり、相応的に第２のパルス制御信号は、第１の電位であり、当該第１のトランスミッションゲートＴ１はターンオフになり、第２のトランスミッションゲートＴ２はオンになる。このとき、当該第２のトランスミッションゲートＴ１とと第１の位相反転器Ｆ１および第３の位相反転器Ｆ３は、フェーズロックループを構成し、即ち、第２のトランスミッションゲートＴ１と第１の位相反転器Ｆ１および第３の位相反転器Ｆ３からなるフェーズロックループは、オンになり、当該データ信号を当該第１のラッチノードＱ１にラッチする。そして、データ信号端子ＤＡＴＡと当該第１のラッチノードＱ１との接続が切断されるので、データ信号端子ＤＡＴＡの電位変化による当該第１のラッチノードＱ１にラッチされた電位への影響を回避することができる。

【0101】

同時に、当該入力サブ段階ｔ１と第１のラッチサブ段階ｔ２において、当該第１のラッチノードＱ１でのデータ信号は、第１の位相反転器Ｆ１および第２の位相反転器Ｆ２を介して伝送ノードＰ１に伝送されることができる。図６を参照すると、当該入力サブ段階ｔ１と第１のラッチサブ段階ｔ２において、第１のスイッチ信号端子ＳＷ１と第２のスイッチ信号端子ＳＷ２から出力されたスイッチ信号は、いずれも第２の電位であるので、当該第３のトランスミッションゲートＴ３はターンオフになり、伝送ノードＰ１と第２のラッチノードＱ２との間はオフになり、データ信号を第２のラッチノードＱ２に伝送することができない。

【0102】

さらに、伝送サブ段階ｔ３において、第１のスイッチ信号端子ＳＷ１から出力された第１のスイッチ信号は、第１の電位であり、第２のスイッチ信号端子ＳＷ２から出力された第２のスイッチ信号は、第２の電位であり、第３のトランスミッションゲートＴ３はオンになり、第４のトランスミッションゲートＴ４はターンオフになり、伝送ノードＰ１からデータ信号を第２のラッチノードＱ２に伝送する。これにより、このとき、第４のトランスミッションゲートＴ４はターンオフになり、第４の位相反転器Ｆ４および第５の位相反転器Ｆ５とフェーズロックループを形成できず、つまり、当該第４のトランスミッションゲートＴ４、第４の位相反転器Ｆ４および第５の位相反転器Ｆ５からなるフェーズロックループはターンオフになり、当該フェーズロックループは前の段階に書き込まれた信号をラッチすることができず、したがって、現在の伝送ノードＰ１のデータ信号が第２のラッチノードＱ２に正常に書き込まれることが保証される。

【0103】

関連技術におけるラッチでは、第２のラッチ回路におけるフェーズロックループは２つの位相反転器で構成され、当該フェーズロックループは前の段階に書き込まれた信号をラッチすることができる結果、第１のラッチ回路がデータ信号を第２のラッチ回路における第２のラッチノードＱ２に伝送する際に、前に当該フェーズロックループにラッチされた信号との間で競合リスクが生じて、当該データ信号の書き込みが正常に行われず、ラッチの作動に異常が生じる。

【0104】

図７は、本発明の実施例によるラッチにおける第２のラッチノードＱ２と関連技術におけるラッチにおける第２のラッチノードＱ２’との電位変化の比較図である。図７から分かるように、関連技術におけるラッチを採用すれば、伝送サブ段階ｔ３において、第３のトランスミッションゲートＴ３の伝送能力が足りない、またはデータ信号の駆動能力が足りない場合、第２のラッチノードＱ２’には競合リスクが生じて、伝送ノードＰ１から入力されたデータ信号は、従来のフェーズロックループを破ることができず、つまり、データ信号を第２のラッチノードＱ２’に正常に書き込むことができない。一方で、本発明の実施例によるラッチにより、当該伝送サブ段階ｔ３では、第２のラッチ回路において、フェーズロックループが形成されず、即ち当該第２のラッチ回路における元々存在するフェーズロックループがターンオフになるので、第２のラッチノードＱ２には競合リスクが生じる問題がない。図７に示すように、データ信号は、異なる駆動能力の下で第２のラッチノードＱ２に正常に書き込まれるので、ラッチ作動時の安定性が保証される。

【0105】

さらに、第２のラッチサブ段階ｔ４において、第１のスイッチ信号端子ＳＷ１から出力された第１のスイッチ信号は、第２の電位であり、第２のスイッチ信号端子ＳＷ２から出力された第２のスイッチ信号は、第１の電位であり、第３のトランスミッションゲートＴ３はターンオフになり、第４のトランスミッションゲートＴ４はオンになり、このとき、第４のトランスミッションゲートＴ４と第４の位相反転器Ｆ４および第５の位相反転器Ｆ５はフェーズロックループを形成し、つまり、当該第４のトランスミッションゲートＴ４と第４の位相反転器Ｆ４および第５の位相反転器Ｆ５からなるフェーズロックループはオンになり、データ信号を当該第２のラッチノードＱ２にラッチすることができる。このとき、当該伝送ノードＰ１と第２のラッチノードＱ２との接続が切断されるので、当該第２のラッチノードＱ２の電位の安定性が保証された。

【0106】

同時に、当該第２のラッチサブ段階ｔ２において、当該第２のラッチノードＱ２でのデータ信号は、第６の位相反転器Ｆ６から第８の位相反転器Ｆ８を介して出力ノードＯＵＴに伝送されることができ、当該出力ノードＯＵＴは一つのデータ線に接続される。ゲート駆動回路が画素ユニットを行ごとに走査する過程において、当該データ信号を対応する画素ユニットに書き込むことができる。

【0107】

なお、図６に示したタイミングチャートにおいて、第１の制御信号端子Ｓ１は、水平シフトレジスタのうちのある段のシフトレジスタユニットの出力端子であってもよい。制御信号端子Ｓ１－１は、当該段のシフトレジスタユニットの前段のシフトレジスタユニットの出力端子であってもよく、制御信号端子Ｓ１＋１は、当該段のシフトレジスタユニットの後段のシフトレジスタユニットの出力端子であってもよい。図６から分かるように、水平シフトレジスタのうちの各段のシフトレジスタユニットは、第１の電位にあるパルス制御信号を順次出力することができる。

【0108】

なお、上記実施例において、いずれも第１の電位が当該第２の電位に対して高電位であり、高電位が有効電位であることを例に挙げて説明した。もちろん、当該第１の電位は、当該第２の電位に対して低電位であってもよく、当該低電位は有効電位であってもよく、このとき、図３と図４に示した構成において、各トランジスタの極性を変換でき、つまり、図３に示すラッチにおけるＮ型トランジスタをＰ型トランジスタに変更でき、Ｐ型トランジスタをＮ型トランジスタに変更でき、図４に示すラッチにおける各トランジスタをＰ型トランジスタに変更できる。

【0109】

本発明の実施例はソース駆動回路に関し、当該ソース駆動回路は、少なくとも２つのカスケード接続されたシフトレジスタユニットを含み、各シフトレジスタユニットの出力端子は、対応する１つのラッチの第１の制御信号端子Ｓ１に接続され、当該ラッチは、図１から図４のいずれかに示すラッチであってもよい。

【0110】

さらに、当該ソース駆動回路は、複数の位相反転回路をさらに含み、ここで、各シフトレジスタユニットの出力端子は、１つの位相反転回路を介して、対応する１つのラッチの第２の制御信号端子Ｓ２にも接続される。これにより、各ラッチに接続された２つの制御信号端子から出力されたパルス制御信号が相補信号であることが保証される。

【0111】

ここで、各位相反転回路は、１つの位相反転器を含み、当該位相反転器の入力端子は、１つのシフトレジスタユニットの入力端子に接続され、当該位相反転器の出力端子は、対応する１つのラッチの第２の制御信号端子Ｓ２に接続されることができる。

【0112】

本発明の実施例は表示装置にも関し、当該表示装置はソース駆動回路を含み、当該ソース駆動回路は少なくとも２つのカスケード接続されたシフトレジスタユニットを含むことができる。各シフトレジスタユニットの出力端子は、対応する１つのラッチの第１の制御信号端子Ｓ１に接続され、当該ラッチは、図１から図４のいずれかに示すラッチであってもよい。当該表示装置は、液晶パネル、電子ペーパー、ＯＬＥＤパネル、ＡＭＯＬＥＤパネル、携帯電話、タブレットコンピューター、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーションなど、表示機能を備えた任意の製品や部品であってもよい。

【0113】

なお、本発明の実施例による表示装置は、メモリーインピクセル(Ｍｅｍｏｒｙ Ｉｎ ｐｉｘｅｌ、ＭＩＰ)技術を採用する表示装置であってもよく、当該ＭＩＰ技術は、ラッチを表示パネルに実装でき、リフレッシュレートを低減することによって、表示装置の消費電力を大幅に低減させることが可能である。

【0114】

当業者は、説明の利便性および簡潔性のために、上記で説明したラッチおよび各回路の具体的な作動プロセスに関し、前述の方法の実施例における対応するプロセスを参照できることが理解でき、詳細は本明細書では再度説明しない。

【0115】

当業者は、上記駆動方法実施例を実現するためのステップの全部または一部をハードウェアで完了させることができ、また、プログラムで関連するハードウェアを命令することにより完了させることを理解できる。前記プログラムは、コンピュータ読取可能な記憶媒体に格納されてもよく、上記した記憶媒体は、読出専用メモリ、磁気ディスク、光ディスクなどであってもよい。

【0116】

上記の説明は、本発明の好ましい実施例であり、本発明を限定するものではない。本発明の精神および原理の範囲内でなされた変更、等効の置換、および改良は、本発明の範囲に含まれるものとする。

【符号の説明】

【0117】

１０ 第１のラッチ回路
２０ 第２のラッチ回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】