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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-05-30
(45)【発行日】2022-06-07
(54)【発明の名称】絶縁ゲート型半導体装置及びその製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20220531BHJP
H01L 29/12 20060101ALI20220531BHJP
H01L 21/336 20060101ALI20220531BHJP
【ＦＩ】
H01L29/78 652H
H01L29/78 652J
H01L29/78 653C
H01L29/78 652D
H01L29/78 652T
H01L29/78 658A
H01L29/78 658G
H01L29/78 658E
【請求項の数】
17
(21)【出願番号】P 2017110281
(22)【出願日】2017-06-02
(65)【公開番号】P2018206923
(43)【公開日】2018-12-27
【審査請求日】2020-05-14
(73)【特許権者】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】奥村 啓樹
【審査官】恩田 和彦
(56)【参考文献】
【文献】国際公開第２０１７／０６４９４９（ＷＯ，Ａ１）
【文献】特開２０１０－２６７７６２（ＪＰ，Ａ）
【文献】特開２０１７－０５５００５（ＪＰ，Ａ）
【文献】特開２０１３－２５８３６９（ＪＰ，Ａ）
【文献】国際公開第２０１４／１２２９１９（ＷＯ，Ａ１）
【文献】特開２００９－１１７５９３（ＪＰ，Ａ）
【文献】特開２０１５－１９２０２８（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
上面がオフ角を有し、第１導電型で、シリコンよりも禁制帯幅が広い半導体材料のドリフト層と、前記ドリフト層の上に配置された第２導電型のベース領域と、
前記ベース領域の上部に埋め込まれ、前記ドリフト層よりも高不純物密度の第１導電型の第１主電極領域と、
前記第１主電極領域及び前記ベース領域を貫通するトレンチの側面及び底面に設けられたゲート絶縁膜と、
前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれたゲート埋込電極と、
前記ドリフト層の下面側に配置された第２主電極領域と、
前記トレンチの底部において前記ドリフト層に埋め込まれた第２導電型のゲート底部保護領域と、
前記ベース領域の下において前記ドリフト層に埋め込まれた、前記ベース領域よりも高不純物密度の第２導電型のベース底部埋込領域と
を備え、前記ベース底部埋込領域の断面形状が、少なくとも底部側に台形のパターンを有し、該台形の上底と下底が平行であり、前記上底の中間点と前記下底の中間点を結ぶ線が、前記ドリフト層の上面の法線に対して前記オフ角方向に傾斜した傾斜角を有し、前記ベース底部埋込領域の下面が前記ゲート底部保護領域の下面よりも深く、
前記ベース底部埋込領域が、
第１の埋込領域と、
前記第１の埋込領域の上に配置された第２の埋込領域と
を含み、
前記第２の埋込領域の底面が前記ゲート底部保護領域の底面よりも浅いことを特徴とする絶縁ゲート型半導体装置。
【請求項2】
前記傾斜角が、前記ドリフト層を構成する結晶のｃ軸方向に対し、前記オフ角方向に測って±５°以内であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項3】
前記ベース底部埋込領域の下面が前記ゲート底部保護領域の下面よりも０．１μｍ以上深いことを特徴とする請求項１又は２に記載の絶縁ゲート型半導体装置。
【請求項4】
前記トレンチとは離間した位置において、前記第１主電極領域及び前記ベース領域を貫通するベースコンタクトプラグを更に備え、前記ベース底部埋込領域が、前記ベースコンタクトプラグの底部に接していることを特徴とする請求項１～３のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項5】
前記ベースコンタクトプラグの側壁が、前記ベース底部埋込領域の側面と平行であることを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
【請求項6】
前記ドリフト層が炭化珪素からなることを特徴とする請求項１～５のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項7】
前記オフ角が０°～８°であることを特徴とする請求項１～６のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項8】
前記第1の埋込領域及び前記第２の埋込領域の断面形状がそれぞれ前記台形のパターンを有することを特徴とする請求項１～３のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項9】
前記第２の埋込領域よりも前記第１の埋込領域が厚いことを特徴とする請求項１～３又は８のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項10】
第１導電型でシリコンよりも禁制帯幅が広い半導体材料のドリフト層、前記ドリフト層のオフ角を有する上面に垂直方向にイオン注入し、前記ドリフト層内に第２導電型のゲート底部保護領域を形成する工程と、前記ドリフト層の上面の法線に対して前記オフ角方向に傾斜する方向にチャネリング現象を生じさせるチャネリング方向を選択してイオン注入し、前記ドリフト層内に下面の位置が前記ゲート底部保護領域よりも深い、第２導電型のベース底部埋込領域を形成する工程と、
前記ドリフト層の上に第２導電型のベース領域を形成する工程と、
前記ベース領域の上部に、前記ドリフト層よりも高不純物密度の第１導電型の第１主電極領域を埋め込む工程と、
前記ベース底部埋込領域の上方において、前記ベース領域の上部に第２導電型のベースコンタクト領域を埋め込む工程と、
前記ベース領域を貫通し、前記ゲート底部保護領域に到達するトレンチを形成する工程と、
前記トレンチの側面及び底面にゲート絶縁膜を形成する工程と、
前記トレンチ内に前記ゲート絶縁膜を介してゲート埋込電極を埋め込む工程と、
を含み、
前記ベース底部埋込領域を形成する工程が、第１の埋込領域と、前記第１の埋込領域の上の第２の埋込領域とを形成することを含み、
前記第２の埋込領域の底面が前記ゲート底部保護領域の底面よりも浅いことを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項11】
前記チャネリング方向は、前記ドリフト層を構成する結晶のｃ軸方向に対し、前記オフ角方向に測って±５°以内で傾斜することを特徴とする請求項１０に記載の絶縁ゲート型半導体装置の製造方法。
【請求項12】
前記ベース底部埋込領域の下面が前記ゲート底部保護領域の下面よりも０．１μｍ以上深いことを特徴とする請求項１０又は１１に記載の絶縁ゲート型半導体装置の製造方法。
【請求項13】
前記ベース底部埋込領域を形成する工程は、前記傾斜する方向への第１のイオン注入をするステップと、
前記第１のイオン注入よりも加速電圧の小さい、前記第１のイオン注入と同一方向に沿った第２のイオン注入をするステップと、
を含むことを特徴とする請求項１０～１２のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
【請求項14】
前記ベース底部埋込領域に到達するように、前記第１主電極領域及び前記ベース領域を貫通するコンタクト溝を形成する工程と、前記コンタクト溝にベースコンタクトプラグを埋め込む工程と
を更に含むことを特徴とする請求項１０～１３のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
【請求項15】
前記コンタクト溝を前記チャネリング方向に沿った側壁を有するように形成し、前記側壁の平行方向にイオン注入して前記コンタクト溝の底部の下に前記ベース底部埋込領域を形成する
ことを特徴とする請求項１４に記載の絶縁ゲート型半導体装置の製造方法。
【請求項16】
前記ドリフト層が炭化珪素からなることを特徴とする請求項１０～１５のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
【請求項17】
前記オフ角が０°～８°であることを特徴とする請求項１０～１６のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、絶縁ゲート型半導体装置及びその製造方法に係り、特にトレンチゲート構造を有する絶縁ゲート型半導体装置及びその製造方法に関する。
【背景技術】
【0002】
トレンチゲート型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）は、平面型に対してセルピッチの縮小によるオン抵抗の低減が期待できる。しかし、炭化珪素（ＳｉＣ）を材料とするＳｉＣ－ＭＯＳＦＥＴ等の絶縁ゲート型半導体装置では、ＳｉＣの破壊電界強度が高いという特長を生かそうとすると、逆バイアス時の高電圧によりトレンチ底部のゲート絶縁膜が破壊される懸念がある。
【0003】
ＳｉＣを材料とした絶縁ゲート型半導体装置の製造にチャネリング現象を利用したイオン注入（チャネリングイオン注入）が試み始められている（特許文献１～３参照。）。しかしながら、特許文献１～３に記載された発明においては、上述したようなトレンチゲート構造に特有の課題を解決するために、チャネリングイオン注入を利用することは検討されていない。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１５－２１６１８２号公報
【文献】特開２０１３－２１９１６１号公報
【文献】特開２０１４－４９６２０号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
上記課題に鑑み、本発明は、トレンチ底部のゲート絶縁膜を逆バイアス時の高電圧から保護することができる絶縁ゲート型半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様は、（ａ）上面がオフ角を有し、第１導電型で、シリコンよりも禁制帯幅が広い半導体材料のドリフト層と、（ｂ）ドリフト層の上に配置された第２導電型のベース領域と、（ｃ）ベース領域の上部に埋め込まれ、ドリフト層よりも高不純物密度の第１導電型の第１主電極領域と、（ｄ）第１主電極領域及びベース領域を貫通するトレンチの側面及び底面に設けられたゲート絶縁膜と、（ｅ）トレンチ内にゲート絶縁膜を介して埋め込まれたゲート埋込電極と、（ｆ）ドリフト層の下面側に配置された第２主電極領域と、（ｇ）トレンチの底部においてドリフト層に埋め込まれた第２導電型のゲート底部保護領域と、（ｈ）ベース領域の下においてドリフト層に埋め込まれた、ベース領域よりも高不純物密度の第２導電型のベース底部埋込領域とを備え、ベース底部埋込領域の断面形状が、少なくとも底部側に台形のパターンを有し、該台形の上底と下底が平行であり、上底の中間点と下底の中間点を結ぶ線が、ドリフト層の上面の法線に対してオフ角方向に傾斜した傾斜角を有し、ベース底部埋込領域の下面がゲート底部保護領域の下面よりも深い絶縁ゲート型半導体装置であることを要旨とする。
【0007】
本発明の他の態様は、（ａ）第１導電型でシリコンよりも禁制帯幅が広い半導体材料のドリフト層、このドリフト層のオフ角を有する上面に垂直方向にイオン注入し、ドリフト層内に第２導電型のゲート底部保護領域を形成する工程と、（ｂ）ドリフト層の上面の法線に対してオフ角方向に傾斜する方向にチャネリング現象を生じさせるチャネリング方向を選択してイオン注入し、ドリフト層内に下面の位置がゲート底部保護領域よりも深い、第２導電型のベース底部埋込領域を形成する工程と、（ｃ）ドリフト層の上に第２導電型のベース領域を形成する工程と、（ｄ）ベース領域の上部に、ドリフト層よりも高不純物密度の第１導電型の第１主電極領域を埋め込む工程と、（ｅ）ベース底部埋込領域の上方において、ベース領域の上部に第２導電型のベースコンタクト領域を埋め込む工程と、（ｆ）ベース領域を貫通し、ゲート底部保護領域に到達するトレンチを形成する工程と、（ｇ）トレンチの側面及び底面にゲート絶縁膜を形成する工程と、（ｈ）トレンチ内にゲート絶縁膜を介してゲート埋込電極を埋め込む工程とを含む絶縁ゲート型半導体装置の製造方法であることを要旨とする。
【発明の効果】
【0008】
本発明によれば、チャネリングイオン注入を利用することにより、トレンチ底部のゲート絶縁膜を逆バイアス時の高電圧から保護することができる絶縁ゲート型半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【0009】
【図3】実施形態に係る絶縁ゲート型半導体装置を構成するＳｉＣウェハの一例を示す上面図である。
【図5】実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための工程断面図である。
【図18】実施形態に係る絶縁ゲート型半導体装置の製造方法のイオン注入時のチルト角をオフ角方向で変化させたときの注入深さと不純物密度の関係を表すグラフである。
【図19】実施形態に係る絶縁ゲート型半導体装置の製造方法のイオン注入時のチルト角と不純物密度の関係を表すグラフである。
【図20】実施形態に係る絶縁ゲート型半導体装置の製造方法のイオン注入時のチルト角をオフ角方向と直交する方向で変化させたときの注入深さと不純物密度の関係を表すグラフである。
【図21】実施形態に係る絶縁ゲート型半導体装置の製造方法のイオン注入時の温度を変化させたときの注入深さと不純物密度の関係を表すグラフである。
【図22】実施形態の第１の変形例に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。
【図23】第１の変形例に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための工程断面図である。
【図24】実施形態の第２の変形例に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。
【図25】第２の変形例に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための工程断面図である。
【図27】本発明のその他の実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。
【発明を実施するための形態】
【0010】
以下において、本発明の実施形態を図面を参照して説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0011】
本明細書において、「第１主電極領域」とは、絶縁ゲート型ＦＥＴ（ＭＩＳＦＥＴ）や絶縁ゲート型静電誘導トランジスタ（ＭＩＳＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を、ＭＩＳゲート型静電誘導サイリスタ（ＭＩＳゲートＳＩサイリスタ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＭＩＳＦＥＴやＭＩＳＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を、ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を、ＭＩＳゲートＳＩサイリスタにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。
【0012】
以下の実施形態の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、本明細書及び添付図面においては、ｎやｐに上付き文字で付す＋及び－は、＋及び－の付記されていない半導体領域に比してそれぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。
【0013】
更に、以下の説明において「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、絶縁ゲート型半導体装置の方位を９０°変えて観察すれば「上」「下」の呼称は、「左」「右」になり、１８０°変えて観察すれば「上」「下」の呼称の関係は逆になることは勿論である。
【0014】
＜絶縁ゲート型半導体装置の構造＞
本発明の実施形態に係る絶縁ゲート型半導体装置は、図１（ａ）に示すように、第１導電型（ｎ-型）のドリフト層２と、ドリフト層２の上面側に配置された第２導電型（ｐ型）のベース領域７ａ，７ｂ，７ｃを備えるＭＩＳＦＥＴである。ベース領域７ａ，７ｂ，７ｃの上部にはドリフト層２よりも高不純物密度のｎ+型の第１主電極領域（ソース領域）８ａ，８ｂ，８ｃ，８ｄが設けられている。ソース領域８ａ，８ｂ，８ｃ，８ｄ及びベース領域７ａ，７ｂ，７ｃを貫通してトレンチ２１ａ，２１ｂが設けられ、トレンチ２１ａ，２１ｂの底面及び側面にはゲート絶縁膜１０ａ，１０ｂが設けられている。トレンチ２１ａ，２１ｂ内にはゲート絶縁膜１０ａ，１０ｂを介してゲート埋込電極１１ａ，１１ｂが埋め込まれている。なお、本発明の実施形態に係る絶縁ゲート型半導体装置においてはＭＩＳＦＥＴであるので、ドリフト層２の下面側にｎ+型の第２主電極領域（ドレイン領域）１が配置されている。
本発明の実施形態に係る絶縁ゲート型半導体装置は、図１（ａ）に示すように、第１導電型（ｎ-型）のドリフト層２と、ドリフト層２の上面側に配置された第２導電型（ｐ型）のベース領域７ａ，７ｂ，７ｃを備えるＭＩＳＦＥＴである。ベース領域７ａ，７ｂ，７ｃの上部にはドリフト層２よりも高不純物密度のｎ+型の第１主電極領域（ソース領域）８ａ，８ｂ，８ｃ，８ｄが設けられている。ソース領域８ａ，８ｂ，８ｃ，８ｄ及びベース領域７ａ，７ｂ，７ｃを貫通してトレンチ２１ａ，２１ｂが設けられ、トレンチ２１ａ，２１ｂの底面及び側面にはゲート絶縁膜１０ａ，１０ｂが設けられている。トレンチ２１ａ，２１ｂ内にはゲート絶縁膜１０ａ，１０ｂを介してゲート埋込電極１１ａ，１１ｂが埋め込まれている。なお、本発明の実施形態に係る絶縁ゲート型半導体装置においてはＭＩＳＦＥＴであるので、ドリフト層２の下面側にｎ+型の第２主電極領域（ドレイン領域）１が配置されている。
【0015】
便宜上、図１（ａ）ではトレンチ２１ａ，２１ｂをそれぞれ含む２つの単位セル構造を要部断面として示している。しかしながら、本発明の実施形態に係る絶縁ゲート型半導体装置は、この単位セル構造を、周期的に更に複数個配列してマルチチャネル構造をなすことにより大電流を流すことが可能である。
【0016】
ベース領域７ａ，７ｂ，７ｃの上部には、ソース領域８ａ，８ｂ，８ｃ，８ｄに接するようにベース領域７ａ，７ｂ，７ｃよりも高不純物密度のｐ+型のベースコンタクト領域９ａ，９ｂ，９ｃが設けられている。ドリフト層２の上部には、ドリフト層２の下部とベース領域７ａ，７ｂ，７ｃに挟まれるように、ドリフト層２よりも高不純物密度のｎ+型の電流拡散層（ＣＳＬ）３が設けられている。電流拡散層３は、ドリフト層２の上部にｎ型不純物を導入することで設けられており、キャリアの広がり抵抗を低減させる機能を有する。なお、電流拡散層３が無く、電流拡散層３の上面の位置でドリフト層２の上面がベース領域７ａ，７ｂ，７ｃに接していてもよい。
【0017】
トレンチ２１ａ，２１ｂの底部のゲート絶縁膜１０ａ，１０ｂを逆バイアス時の高電圧から保護するために、トレンチ２１ａ，２１ｂの底部には、ｐ+型のゲート底部保護領域４ａ，４ｂが配置されている。一方、ベースコンタクト領域９ａ，９ｂ，９ｃの下方のベース領域７ａ，７ｂ，７ｃの下面側には、ｐ+型のベース底部埋込領域（５ａ，６ａ），（５ｂ，６ｂ），（５ｃ，６ｃ）がそれぞれ配置されている。ベース底部埋込領域（５ａ，６ａ），（５ｂ，６ｂ），（５ｃ，６ｃ）の断面形状は、少なくとも底部側に台形のパターンをそれぞれ有する。図１（ｂ）は、図１（ａ）のｐ+型のベース底部埋込領域５ｂ，６ｂの部分を拡大して示す部分拡大断面図である。
【0018】
ベース底部埋込領域（５ａ，６ａ）は、第１の台形からなる第１の埋込領域５ａと、第１の埋込領域５ａの上面に配置され、ベース領域７ａの下面に接する第２の台形からなる第２の埋込領域６ａを含む台形を単位とするパターンである。ベース底部埋込領域（５ｂ，６ｂ）は、第１の台形からなる第１の埋込領域５ｂと、第１の埋込領域５ｂの上面に配置され、ベース領域７ｂの下面に接する第２の台形からなる第２の埋込領域６ｂを含む台形を単位とするパターンである。ベース底部埋込領域（５ｃ，６ｃ）は、第１の台形からなる第１の埋込領域５ｃと、第１の埋込領域５ｃの上面に配置され、ベース領域７ｃの下面に接する第２の台形からなる第２の埋込領域６ｃを含む台形を単位とするパターンである。
【0019】
第１の埋込領域５ａ，５ｂ，５ｃの上面は、ゲート底部保護領域４ａ，４ｂの上面と同じ深さに設けられている。第１の埋込領域５ａ，５ｂ，５ｃ及びゲート底部保護領域４ａ，４ｂの上面から下面までの厚さは例えば０．２μｍ～１μｍ程度であるが、第１の埋込領域５ａ，５ｂ，５ｃの下面は、ゲート底部保護領域４ａ，４ｂの下面よりも深い位置に設けられている。第１の埋込領域５ａ，５ｂ，５ｃの下面とゲート底部保護領域４ａ，４ｂの下面との差ｄは例えば０．１μｍ～０．５μｍ程度である。例えば差ｄが０．１μｍ以上であれば、逆バイアス時の高電圧がかかったときにアバランシェ電流が第１の埋込領域５ａ，５ｂ，５ｃに引き抜かれ易くなり好ましい。第２の埋込領域６ａ，６ｂ，６ｃの上面から下面までの厚さは０．２μｍ～１μｍ程度である。
【0020】
実施形態においては、ドレイン領域１はＳｉＣからなる半導体基板（ＳｉＣ基板）で構成され、ドリフト層２はＳｉＣからなるエピタキシャル層（ＳｉＣ層）で構成されるものとする。ドレイン領域１及びドリフト層２としては、ＳｉＣの他にも、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のＳｉの禁制帯幅１．１ｅＶよりも広い半導体材料がそれぞれ使用可能である。室温における禁制帯幅は３Ｃ－ＳｉＣでは２．２３ｅＶ、４Ｈ－ＳｉＣでは３．２６ｅＶ、６Ｈ－ＳｉＣでは３．０２ｅＶ、ＧａＮでは３．４ｅＶ、ダイヤモンドでは５．５ｅＶ、ＡｌＮでは６．２ｅＶの値が報告されている。禁制帯幅が２．０ｅＶ以上のワイドバンドギャップ半導体がドレイン領域１及びドリフト層２等として使用可能であるが、ＬＥＤ等では２．５ｅＶ以上の禁制帯幅を「ワイドバンドギャップ」として定義される場合が多い。本発明ではワイドバンドギャップ半導体の禁制帯幅を、３Ｃ－ＳｉＣの室温における禁制帯幅２．２３ｅＶを基準として説明する。
【0021】
ソース領域８ａ，８ｂ，８ｃ，８ｄ及びベース領域７ａ，７ｂ，７ｃを深さ方向に貫通するトレンチ２１ａ，２１ｂは、その底部が電流拡散層３に到達する。図１ではトレンチ２１ａ，２１ｂの底面が曲面である場合を例示するが、トレンチ２１ａ，２１ｂの底面が平面であってもよい。平面パターン上、各単位セル構造のトレンチ２１ａ，２１ｂはストライプ状に配列されていてもよく、矩形の平面パターンや六角形等の多角形の平面パターンを有していてもよい。
【0022】
ゲート絶縁膜１０ａ，１０ｂとしては、シリコン酸化膜（ＳｉＯ2膜）の他、シリコン酸窒化（ＳｉＯＮ）膜、ＳｉＯ2膜より比誘電率の大きなストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ3Ｎ4）膜、アルミニウム酸化物（Ａｌ2Ｏ3）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ2Ｏ3）膜、ハフニウム酸化物（ＨｆＯ2）膜、ジルコニウム酸化物（ＺｒＯ2）膜、タンタル酸化物（Ｔａ2Ｏ5）膜、ビスマス酸化物（Ｂｉ2Ｏ3）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。
【0023】
ゲート埋込電極１１ａ，１１ｂの材料としては、例えば不純物を高濃度に添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。ゲート埋込電極１１ａ，１１ｂ上には層間絶縁膜１２ａ，１２ｂを介して第１主電極（ソース電極）１６が紙面の奥に位置するゲート表面電極（図示省略）と分離して配置されている。ソース電極１６は、ソース領域８ａ，８ｂ，８ｃ，８ｄ及びベースコンタクト領域９ａ，９ｂ，９ｃに電気的に接続される。
【0024】
ソース電極１６の下層には、第１の下部バリアメタル層１３ａ，１３ｂ，１３ｃ、第２の下部バリアメタル層１４ａ，１４ｂ及び上部バリアメタル層１５を備える。第１の下部バリアメタル層１３ａ，１３ｂ，１３ｃは、ベースコンタクト領域９ａ，９ｂ，９ｃにそれぞれに金属学的に接するように配置されている。第２の下部バリアメタル層１４ａ，１４ｂは、ソース領域８ａ，８ｂ，８ｃ，８ｄに金属学的に接し、層間絶縁膜１２ａ，１２ｂを覆うように配置されている。上部バリアメタル層１５は、第１の下部バリアメタル層１３ａ，１３ｂ，１３ｃ及び第２の下部バリアメタル層１４ａ，１４ｂを覆うように配置され、ソース電極１６は、上部バリアメタル層１５を覆うように配置されている。例えば、第１の下部バリアメタル層１３ａ，１３ｂ，１３ｃがニッケル（Ｎｉ）膜、第２の下部バリアメタル層１４ａ，１４ｂが窒化チタン（ＴｉＮ）膜、上部バリアメタル層１５がチタン（Ｔｉ）／ＴｉＮ／Ｔｉの積層構造、ソース電極１６がアルミニウム（Ａｌ）膜で構成される。ゲート表面電極は、ソース電極１６と同様の材料が使用可能である。
【0025】
ドリフト層２の下面側には、ドリフト層２に接するように第２主電極（ドレイン電極）１７が配置されている。ドレイン電極１７としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属板を積層してもよい。
【0026】
実施形態に係る絶縁ゲート型半導体装置は、図２に示すように、ＳｉＣからなる半導体ウェハ１００を基礎として作製される。半導体ウェハ１００の外周部には、半導体ウェハ１００の結晶方位を示すオリエンテーションフラット１０１が設けられている。半導体ウェハ１００は、特定の結晶方位に対し一定のオフセット角（オフ角）θ１だけ傾いた面となる方向に沿ってスライスされており、結晶方位によってオリエンテーションフラット１０１の位置が決定されている。オリエンテーションフラット１０１の代わりに、半導体ウェハ１００の外周部にノッチが設けられていてもよい。
【0027】
半導体ウェハ１００は、図３に模式的に示すように、例えば、＜０００１＞（ｃ軸）方向に対して＜１１－２０＞方向に４°～８°程度のオフ角θ１を有する。オフ角θ１は、（０００１）面（Ｓｉ面）又は（０００－１）面（Ｃ面）であるｃ軸と垂直な面（基底面）と、半導体ウェハ１００の表面１０２とがなす角度である。
【0028】
図４（ａ）は、（０００１）面に垂直な（１－１００）面であるｍ面の方向から見た４Ｈ－ＳｉＣの結晶構造を模式的に示し、図４（ｂ）は、Ｓｉ面から見た４Ｈ－ＳｉＣの結晶構造を模式的に示すが、いずれも原子が重ならない疎の部分が存在する。Ｓｉ面の反対側のＣ面から見た場合も同様である。このため、ｃ軸に平行な方向等からイオン注入を行えば、イオンがＳｉＣの結晶構造の隙間を通って深く注入されるチャネリング現象が発生する。
【0029】
ここで、ＳｉＣ等のワイドバンドギャップ半導体材料は、Ｓｉと比較してイオンの投影飛程を深くし難く、イオン注入後の熱処理を行った場合に、注入されたイオンが殆ど拡散しない。一方、図１（ａ）に示した実施形態に係る半導体装置においては、第１の埋込領域５ａ，５ｂ，５ｃの下面をゲート底部保護領域４ａ，４ｂの下面よりも深い位置に形成するが、深い位置にイオンを注入するためには非常に高い加速電圧が必要になり、形成が非常に困難である。
【0030】
そこで、図３に示すように、イオンビームＩＢが半導体ウェハ１００の表面１０２の法線に対してオフ角θ１に測った方向（以下、「オフ角方向」と称する）に傾斜するようにイオン注入角（チルト角）θ２を調整してチャネリング方向を選択して、半導体ウェハ１００の表面１０２に対して斜め方向にイオン注入することにより、意図的にチャネリング現象を発生させる。チルト角θ２は、イオンビームＩＢが半導体ウェハ１００の表面１０２に対する法線となす角度である。チルト角θ２は、例えば半導体ウェハ１００を搭載するステージを傾けることにより調整可能である。イオンビームＩＢのチャネリング方向は、ｃ軸に対してオフ角方向に測って±５°以内であることが好ましく、ｃ軸に対してオフ角方向に測って±３°以内であることがより好ましく、ｃ軸と平行であることが最も好ましい。
【0031】
実施形態に係る絶縁ゲート型半導体装置では、イオンビームＩＢのチャネリング方向がドリフト層２（電流拡散層３）の上面の法線に対してオフ角方向に傾斜するようにチルト角θ２を調整し、チャネリング方向を選択してチャネリングイオン注入をして、第１の埋込領域５ａ，５ｂ，５ｃ及び第２の埋込領域６ａ，６ｂ，６ｃを形成している。第１の埋込領域および第２の埋込領域は、通常のボックスプロファイルとなるように複数段のイオン注入を行った場合も、上底と下底が平行で、下底が上底よりも０．１μｍ以下程度若干狭い台形となる。この場合に、上底の中間点と下底の中間点を結ぶ線で見るとドリフト層２の上面と垂直となっている。これがチャネリングイオン注入によると、第１の埋込領域５ａ，５ｂ，５ｃ及び第２の埋込領域６ａ，６ｂ，６ｃの断面は、チャネリング方向に平行な斜辺を有する略平行四辺形をなす。即ち、平行四辺形の斜辺である第１の埋込領域５ａ，５ｂ，５ｃ及び第２の埋込領域６ａ，６ｂ，６ｃの左側面は、右側面と比較して傾斜がきつくなる。つまり、第１の埋込領域５ａ，５ｂ，５ｃ及び第２の埋込領域６ａ，６ｂ，６ｃは、台形であって上底と下底が平行で、上底の中間点と下底の中間点を結ぶ線が、ドリフト層２の上面の法線に対してオフ角方向に傾斜した傾斜角を有する。図１（ｂ）に示すように、第１の埋込領域５ｂの上底５ｂ１と下底５ｂ２は平行で、上底５ｂ１の中間点と下底５ｂ２の中間点を結ぶ線５ｂ３はオフ角方向に傾斜した傾斜角を有する。同じく、第２の埋込領域５ｂの上底６ｂ１と下底６ｂ２は平行で、上底６ｂ１の中間点と下底６ｂ２の中間点を結ぶ線６ｂ３はオフ角方向に傾斜した傾斜角を有する。第１の埋込領域５ａ，５ｂ，５ｃ及び第２の埋込領域６ａ，６ｂ，６ｃの側面の傾斜角は、例えば、ドリフト層２を構成する結晶構造のｃ軸に対してオフ角方向に測って±５°以内の角度である。
【0032】
実施形態に係る絶縁ゲート型半導体装置の動作時は、ドレイン電極１７に正電圧を印加し、ゲート埋込電極１１ａ，１１ｂに閾値以上の正電圧を印加するとベース領域７ａ，７ｂ，７ｃのゲート埋込電極１１ａ，１１ｂ側に反転層（チャネル）が形成されてオン状態となる。オン状態では、ドレイン電極１７からドレイン領域１、ドリフト層２、ベース領域７ａ，７ｂ，７ｃの反転層及びソース領域８ａ，８ｂ，８ｃ，８ｄを経由してソース電極１６へ電流が流れる。一方、ゲート埋込電極１１ａ，１１ｂに印加される電圧が閾値未満の場合、ベース領域７ａ，７ｂ，７ｃに反転層が形成されないため、オフ状態となり、ドレイン電極１７からソース電極１６へ電流が流れない。
【0033】
実施形態に係る絶縁ゲート型半導体装置によれば、第１の埋込領域５ａ，５ｂ，５ｃの下面をゲート底部保護領域４ａ，４ｂの下面よりも深い位置に設けることにより、逆バイアス時の高電圧がかかったときにアバランシェ電流が第１の埋込領域５ａ，５ｂ，５ｃに引き抜かれ易くなり、トレンチ２１ａ，２１ｂの底部のゲート絶縁膜１０ａ，１０ｂを逆バイアス時の高電圧から保護することができる。
【0034】
＜絶縁ゲート型半導体装置の製造方法＞
次に、図５～図１７を用いて、本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法を、トレンチゲート型ＭＩＳＦＥＴの場合を一例に説明する。なお、以下に述べるトレンチゲート型ＭＩＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
次に、図５～図１７を用いて、本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法を、トレンチゲート型ＭＩＳＦＥＴの場合を一例に説明する。なお、以下に述べるトレンチゲート型ＭＩＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【0035】
まず、窒素（Ｎ）等のｎ型不純物が添加されたｎ+型の半導体基板（ＳｉＣ基板）を用意する。以下の説明ではＳｉＣ基板が４Ｈ－ＳｉＣ基板であり、４°のオフ角を有するものとする。このｎ+型ＳｉＣ基板をドレイン領域１として、ドレイン領域１の上面に、ｎ-型のドリフト層２をエピタキシャル成長させる。エピタキシャル成長することによりドリフト層２の上面も４°のオフ角を有する。
【0036】
次に、ドリフト層２の上面側から、窒素（Ｎ）等のｎ型不純物イオンをドリフト層２の全面に多段イオン注入する。その後、熱処理を行うことにより注入されたｎ型不純物イオンを活性化させ、図６に示すようにｎ+型の電流拡散層３を形成する。なお、電流拡散層３はドリフト層２の上面にエピタキシャル成長してもよく、エピタキシャル成長することにより電流拡散層３の上面も４°のオフ角を有する。また、電流拡散層３は必ずしも形成しなくてもよく、以下の工程をドリフト層２上に行ってもよい。
【0037】
次に、図１（ａ）に示した第１の埋込領域５ａ，５ｂ，５ｃを形成するために、電流拡散層３上にフォトレジスト膜３１を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜３１をパターニングする。パターニングされたフォトレジスト膜３１をイオン注入用マスクとして用いて、図７に示すように、Ａｌ等のｐ型不純物イオンを深い位置に多段イオン注入する。この際、ＳｉＣ基板を搭載するステージを傾けてチルト角θ２を調整し、イオンビームを電流拡散層３の上面の法線に対してオフ角方向に傾斜したチャネリング方向を選択して多段イオン注入する。その後、フォトレジスト膜をウェット処理等で除去する。
【0038】
更に、図１（ａ）に示したゲート底部保護領域４ａ，４ｂを形成するために、電流拡散層３上に新たなフォトレジスト膜３２を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜３２をパターニングする。パターニングされたフォトレジスト膜３２をイオン注入用マスクとして用いて、図８に示すように、電流拡散層３の上面に対して垂直に、Ａｌ等のｐ型不純物イオンを前回よりも浅い位置に多段イオン注入する。その後、フォトレジスト膜３２をウェット処理等で除去する。
【0039】
更に、図１（ａ）に示した第２の埋込領域６ａ，６ｂ，６ｃを形成するために、電流拡散層３上に新たなフォトレジスト膜３３を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜３３をパターニングする。パターニングされたフォトレジスト膜３３をイオン注入用マスクとして用いて、図９に示すように、Ａｌ等のｐ型不純物イオンを多段イオン注入する。この際、ＳｉＣ基板を搭載するステージを傾けてチルト角θ２を調整し、イオンビームを電流拡散層３の上面の法線に対してオフ角方向に傾斜したチャネリング方向を選択して多段イオン注入する。
【0040】
第２の埋込領域６ａ，６ｂ，６ｃを形成するときのイオン注入のチャネリング方向は、第１の埋込領域５ａ，５ｂ，５ｃを形成するときのチャネリング方向と同一方向であってもよく、チャネリング現象を発生させられる範囲で互いに異なっていてもよい。第２の埋込領域６ａ，６ｂ，６ｃは、第１の埋込領域５ａ，５ｂ，５ｃよりも浅い位置に形成するため、第２の埋込領域６ａ，６ｂ，６ｃを形成するときのイオン注入の加速電圧は、第１の埋込領域５ａ，５ｂ，５ｃを形成するときの加速電圧よりも小さく設定される。なお、第２の埋込領域６ａ，６ｂ，６ｃを形成するときのイオン注入は、電流拡散層３の上面に対して垂直方向から多段イオン注入してもよい。その後、フォトレジスト膜３３をウェット処理等で除去する。
【0041】
引き続き、熱処理を行うことにより注入されたｐ型不純物イオンを活性化させ、図１０に示すように、電流拡散層３の内部にｐ+型のゲート底部保護領域４ａ，４ｂを選択的に形成する。更に、電流拡散層３の内部に、ゲート底部保護領域４ａ，４ｂよりも深い位置に、ｐ+型の第１の埋込領域５ａ，５ｂ，５ｃを平行四辺形（第１の平行四辺形）の領域として形成する。同時に、電流拡散層３の上部に、ｐ+型の第２の埋込領域６ａ，６ｂ，６ｃが平行四辺形（第２の平行四辺形）の領域として選択的に形成されるので、ベース底部埋込領域（５ａ，６ａ），（５ｂ，６ｂ），（５ｃ，６ｃ）を、平行四辺形が単位となる段差形状のパターンに形成する。
【0042】
次に、図１１に示すように、電流拡散層３の上面に、ｐ型のベース領域７をエピタキシャル成長させる。次に、ベース領域７上にフォトレジスト膜（図示省略）を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ｎ等のｎ型不純物イオンを多段イオン注入する。その後、フォトレジスト膜をウェット処理等で除去する。引き続き、ベース領域７上に新たなフォトレジスト膜（図示省略）を塗布し、フォト・リソグラフィ技術を用いて新たなフォトレジスト膜をパターニングする。パターニングされた新たなフォトレジスト膜を新たなイオン注入用マスクとして用いて、ドリフト層２の上面側から、Ａｌ等のｐ型不純物イオンを多段イオン注入する。その後、熱処理を行うことにより注入されたｎ型不純物イオン及びｐ型不純物イオンを活性化させ、図１２に示すように、ベース領域７の上面にｎ+型のソース領域８及びｐ+型のベースコンタクト領域９ａ，９ｂ，９ｃを形成する。
【0043】
次に、ｎ+型のソース領域８及びｐ+型のベースコンタクト領域９ａ，９ｂ，９ｃ上にフォトレジスト膜３４を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜３４をパターニングする。パターニングされたフォトレジスト膜３４をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、図１３に示すように、ソース領域８ａ，８ｂ，８ｃ，８ｄ及びベース領域７ａ，７ｂ，７ｃを貫通して電流拡散層３の上部に達するトレンチ２１ａ，２１ｂを選択的に形成する。その後、フォトレジスト膜３４をウェット処理等で除去する。なお、ソース領域８及びｐ+型のベースコンタクト領域９ａ，９ｂ，９ｃ上に酸化膜を形成し、フォトレジスト膜によって酸化膜をパターニングした後、酸化膜をエッチング用マスクとして用いてドライエッチングによりトレンチ２１ａ，２１ｂを形成してもよい。
【0044】
次に、図１４に示すように、熱酸化法又はＣＶＤ法等により、トレンチ２１ａ，２１ｂの底面及び側面とソース領域８及びｐ+型のベースコンタクト領域９ａ，９ｂ，９ｃの上面に、ＳｉＯ2膜等のゲート絶縁膜１０を形成する。次に、ＣＶＤ法等により、ゲート絶縁膜１０上にＮ等の不純物を高濃度で添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、ポリシリコン層をエッチバックすることにより、トレンチ２１ａ，２１ｂの内部にゲート絶縁膜１０を介してポリシリコン層を埋め込む。この結果、図１５に示すように、ポリシリコン層からなるゲート埋込電極１１ａ，１１ｂを形成する。
【0045】
次に、ＣＶＤ法等により、ゲート埋込電極１１ａ，１１ｂ及びゲート絶縁膜１０上にＳｉＯ2膜等の層間絶縁膜を堆積する。そして、層間絶縁膜上にフォトレジスト膜３５を塗布し、フォト・リソグラフィ技術を用いてフォトレジスト膜３２をパターニングする。パターニングされたフォトレジスト膜３５をエッチング用マスクとして用いて、図１６に示すように、ドライエッチングにより層間絶縁膜１２ａ，１２ｂ及びゲート絶縁膜１０ａ，１０ｂをゲート埋込電極１１ａ，１１ｂ上に残存するように選択的に除去してソースコンタクトホールを開孔する。図示を省略しているが、ソースコンタクトホールとは異なる箇所において、ゲート埋込電極１１ａ，１１ｂに接続されたゲート表面電極の一部が露出するように、ゲートコンタクトホールも層間絶縁膜１２ａ，１２ｂ及びゲート絶縁膜１０ａ，１０ｂに開孔する。その後、フォトレジスト膜３５をウェット処理等で除去する。
【0046】
次に、スパッタリング法又は蒸着法等によりＮｉ膜等の金属層を堆積し、フォト・リソグラフィ技術とＲＩＥ等を用いて金属層をパターニングして第１の下部バリアメタル層１３ａ，１３ｂ，１３ｃを形成する。次にスパッタリング法等によりＴｉＮ膜等の金属層を堆積し、フォト・リソグラフィ技術とＲＩＥ等を用いて金属層をパターニングして第２の下部バリアメタル層１４ａ，１４ｂを形成する。更に、次にスパッタリング法等によりＴｉ／ＴｉＮ／Ｔｉ／Ａｌ膜等の金属層を連続的に堆積する。フォト・リソグラフィ技術とＲＩＥ等を用いてＴｉ／ＴｉＮ／Ｔｉ／Ａｌ膜等の金属層をパターニングして、底部に上部バリアメタル層１５を備えたソース電極１６及びゲート表面電極（図示省略）のパターンを形成する。この結果、ソース電極１６とゲート表面電極のパターンは分離される。次に、スパッタリング法又は蒸着法等により、ドレイン領域１の下面の全面にＡｕ等からなるドレイン電極１７を図１に示すように形成する。このようにして、実施形態に係る絶縁ゲート型半導体装置が完成する。
【0047】
実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、第１の埋込領域５ａ，５ｂ，５ｃを形成するときに、イオンビームを電流拡散層３の上面の法線に対してオフ角方向に傾斜させて、チャネリング方向を選択して、多段イオン注入する。これにより、チャネリング現象を発生させてイオンの投影飛程を深くし、第１の埋込領域５ａ，５ｂ，５ｃの下面の位置をゲート底部保護領域４ａ，４ｂの下面の位置よりも深い位置に形成することができる。これにより、トレンチ２１ａ，２１ｂの底部のゲート絶縁膜１０ａ，１０ｂを逆バイアス時の高電圧から保護することができる絶縁ゲート型半導体装置を実現可能となる。
【0048】
図１８は、図１（ａ）に示した第１の埋込領域５ａ，５ｂ，５ｃを形成するためのイオン注入時に、チルト角をオフ角方向に変化させて、Ａｌイオンを４段で注入でしたときのモンテカルロシミュレーション結果であるプロファイルを示す。１段目を３５０ｋｅＶ、７．０×１０13ａｔｏｍｓ／ｃｍ2、２段目を３００ｋｅＶ、５．０×１０13ａｔｏｍｓ／ｃｍ2、３段目を２００ｋｅＶ、５．５×１０13ａｔｏｍｓ／ｃｍ2、４段目を１２０ｋｅＶ、２．０×１０13ａｔｏｍｓ／ｃｍ2とした。図１９は、図１８に示した深さ０．６μｍ、０．８μｍ、１μｍに対するチルト角依存性を示す。図１８及び図１９から、チルト角が４°（イオンビームがｃ軸に平行）の場合に最もチャネリング現象が発生し易く、チルト角が１°～７°（ｃ軸に対するイオンビームのオフ角方向の傾きが±３°）以内の場合にチャネリング効果が大きく、チルト角が－１°～９°（ｃ軸に対するイオンビームのオフ角方向の傾きが±５°）の場合でもチャネリング効果が観測できることが分かる。
【0049】
図２０は、図１（ａ）に示した第１の埋込領域５ａ，５ｂ，５ｃを形成するためのイオン注入時に、オフ角以外の方向に対してチルト角を変化させた場合のシミュレーション結果を示す。図２０から、オフ角以外の方向に対してチルト角θ２を変化させても、チャネリング現象の発生は観測されなかった。
【0050】
図２１は、図１（ａ）に示した第１の埋込領域５ａ，５ｂ，５ｃを形成するためのイオン注入時に、イオン注入時の温度を－１００℃～９００℃の範囲で変化させたシミュレーション結果を示す。図２１から、イオン注入時の温度が低いほどチャネリング現象が発生しやすいことが分かる。
【0051】
（第１の変形例）
本発明の実施形態の第１の変形例に係る絶縁ゲート型半導体装置として、ゲート部分のトレンチ構造に加えて、ベース底部埋込領域（５ｂ，６ｂ）のコンタクト部分にもトレンチ構造を有するダブルトレンチ構造を説明する。第１の変形例に係る絶縁ゲート型半導体装置は、図２２に示すように、トレンチ２１ａ，２１ｂとは離間した位置において、トレンチ２１ａ，２１ｂに挟まれたベース領域７ｂを貫通するようにコンタクト溝２２が設けられ、コンタクト溝２２内にベースコンタクトプラグ２３が埋め込まれている点が、図１（ａ）に示した実施形態に係る絶縁ゲート型半導体装置と異なる。図２２ではトレンチ２１ａ，２１ｂ及びコンタクト溝２２のみを例示するが、現実的には図２２に示すトレンチ２１ａ，２１ｂによりコンタクト溝２２を挟む構造が複数配列されていてもよい。
本発明の実施形態の第１の変形例に係る絶縁ゲート型半導体装置として、ゲート部分のトレンチ構造に加えて、ベース底部埋込領域（５ｂ，６ｂ）のコンタクト部分にもトレンチ構造を有するダブルトレンチ構造を説明する。第１の変形例に係る絶縁ゲート型半導体装置は、図２２に示すように、トレンチ２１ａ，２１ｂとは離間した位置において、トレンチ２１ａ，２１ｂに挟まれたベース領域７ｂを貫通するようにコンタクト溝２２が設けられ、コンタクト溝２２内にベースコンタクトプラグ２３が埋め込まれている点が、図１（ａ）に示した実施形態に係る絶縁ゲート型半導体装置と異なる。図２２ではトレンチ２１ａ，２１ｂ及びコンタクト溝２２のみを例示するが、現実的には図２２に示すトレンチ２１ａ，２１ｂによりコンタクト溝２２を挟む構造が複数配列されていてもよい。
【0052】
ベースコンタクトプラグ２３は、ブレークダウンが発生して、アバランシェ電流がドレイン電極１７からソース電極１６へ流れる際の引き抜き電極として機能する。ベースコンタクトプラグ２３の材料としては、例えばＡｌ等の金属や、不純物を添加したポリシリコン層（ドープドポリシリコン層）、高濃度のエピタキシャル層等が使用可能である。ベースコンタクトプラグ２３は、ゲート埋込電極１１ａ，１１ｂと同一の材料から構成されてもよく、異なる材料から構成されてもよい。
【0053】
コンタクト溝２２の底部には、ゲート底部保護領域４ａ，４ｂよりも深い位置にｐ+型のベース底部埋込領域（５ｂ，６ｂ）が設けられている。ベース底部埋込領域（５ｂ，６ｂ）は、ベースコンタクトプラグ２３の底部を被覆する第１の埋込領域５ｂと、ベース領域７ｂ，７ｂ及びベースコンタクトプラグ２３の側面に接する第２の埋込領域６ｂを備える。
【0054】
第１の埋込領域５ｂの断面形状は略平行四辺形の台形をなし、上底と下底が平行で、上底の中間点と下底の中間点を結ぶ線が、ドリフト層２の上面の法線に対してオフ角方向に傾斜した傾斜角を有する。第１の埋込領域５ｂの側面の傾斜角は、例えば、ドリフト層２を構成する結晶構造のｃ軸に対してオフ角方向に測って±５°以内の角度である。第２の埋込領域６ｂのベースコンタクトプラグ２３側とは反対側の側面は、ドリフト層２の上面に対して垂直である場合を例示するが、第１の埋込領域５ｂの側面と平行であってもよい。他の構成は、図１（ａ）に示した実施形態に係る絶縁ゲート型半導体装置と同様であるので、重複した説明を省略する。
【0055】
第１の変形例に係る絶縁ゲート型半導体装置によれば、コンタクト溝２２の底部のベース底部埋込領域（５ｂ，６ｂ）の下面を、トレンチ２１ａ，２１ｂの底部のゲート底部保護領域４ａ，４ｂの下面よりも深い位置に設けることにより、逆バイアス時の高電圧がかかった時にアバランシェ電流がベース底部埋込領域５に引き抜かれ易くなり、トレンチ２１ａ，２１ｂの底部のゲート絶縁膜１０ａ，１０ｂを逆バイアス時の高電圧から保護することができる。
【0056】
第１の変形例に係る絶縁ゲート型半導体装置の製造方法の一例としては、図６に示すようにｎ+型の電流拡散層３を形成した後に、第１の埋込領域５ｂを形成するために、図７に示すようにイオンビームを電流拡散層３の上面の法線に対してオフ角方向に傾斜させて、チャネリング方向を選択して多段イオン注入する。また、ゲート底部保護領域４ａ，４ｂを形成するために、図８に示すように電流拡散層３の上面に垂直方向から多段イオン注入する。そして、第２の埋込領域６ｂを形成するために、電流拡散層３の上面に垂直方向から多段イオン注入する。なお、第２の埋込領域６ｂを形成するためのイオン注入は、イオンビームを電流拡散層３の上面の法線に対してオフ角方向に傾斜させて、チャネリング方向を選択して多段イオン注入してもよい。その後、熱処理を行うことにより、図２３に示すように、ゲート底部保護領域４ａ，４ｂを形成する。これと同時に、ゲート底部保護領域４ａ，４ｂよりも深い第１の埋込領域５ｂと、第１の埋込領域５ｂ上の第２の埋込領域６ｂからなるベース底部埋込領域（５ｂ，６ｂ）を形成する。
【0057】
次に、図２２に示したＲＩＥ法等によりトレンチ２１ａ，２１ｂを形成すると同時に、コンタクト溝２２をベース底部埋込領域（５ｂ，６ｂ）の第２の埋込領域６ｂを貫通し、第１の埋込領域５ｂに到達するように形成する。その後、コンタクト溝２２を埋めるように金属膜を堆積し、金属膜を選択的に除去することにより、ベースコンタクトプラグ２３を形成する。他の工程は、実施形態に係る絶縁ゲート型半導体装置の製造方法と同様であるので説明を省略する。
【0058】
（第２の変形例）
本発明の実施形態の第２の変形例に係る絶縁ゲート型半導体装置は、図２４に示すように、ベースコンタクトプラグ２３が斜めに設けられている点が、図２２に示した第１の変形例に係る絶縁ゲート型半導体装置と異なる。ベース底部埋込領域（５ｂ，６ｂ）は、ベースコンタクトプラグ２３の底部を覆うように設けられている。ベース底部埋込領域（５ｂ，６ｂ）は、ベースコンタクトプラグ２３の下面に接する第１の埋込領域５ｂと、第１の埋込領域５ｂの上面に配置された第２の埋込領域６ｂを有する。
本発明の実施形態の第２の変形例に係る絶縁ゲート型半導体装置は、図２４に示すように、ベースコンタクトプラグ２３が斜めに設けられている点が、図２２に示した第１の変形例に係る絶縁ゲート型半導体装置と異なる。ベース底部埋込領域（５ｂ，６ｂ）は、ベースコンタクトプラグ２３の底部を覆うように設けられている。ベース底部埋込領域（５ｂ，６ｂ）は、ベースコンタクトプラグ２３の下面に接する第１の埋込領域５ｂと、第１の埋込領域５ｂの上面に配置された第２の埋込領域６ｂを有する。
【0059】
ベースコンタクトプラグ２３の側面は、ベース底部埋込領域（５ｂ，６ｂ）の第１の埋込領域５ｂの斜辺と平行に連続して設けられている。ベースコンタクトプラグ２３の側面及び第１の埋込領域５ｂの側面は、イオンビームを電流拡散層３及びドリフト層２の上面の法線に対してオフ角方向に傾斜させて、チャネリング方向を選択して傾斜している。第２の埋込領域６ｂのベースコンタクトプラグ２３とは反対側の側面は、ベースコンタクトプラグ２３の側面及び第１の埋込領域５ｂの側面と平行の場合を例示するが、第２の埋込領域６ｂのベースコンタクトプラグ２３とは反対側の側面は、これに限定されない。例えば、第２の埋込領域６ｂのベースコンタクトプラグ２３とは反対側の側面は、電流拡散層３及びドリフト層２の上面に対して垂直であってもよい。他の構成は、図２２に示した第１の変形例に係る絶縁ゲート型半導体装置と同様であるので、重複した説明を省略する。
【0060】
第２の変形例に係る絶縁ゲート型半導体装置によれば、第１の変形例と同様に、コンタクト溝２２の底部のベース底部埋込領域（５ｂ，６ｂ）を、トレンチ２１ａ，２１ｂの底部のゲート底部保護領域４ａ，４ｂよりも深く設けることにより、逆バイアス時の高電圧がかかったときにアバランシェ電流がベース底部埋込領域（５ｂ，６ｂ）に引き抜かれ易くなり、トレンチ２１ａ，２１ｂの底部のゲート絶縁膜１０ａ，１０ｂを逆バイアス時の高電圧から保護することができる。
【0061】
第２の変形例に係る絶縁ゲート型半導体装置の製造方法の一例としては、ゲート底部保護領域４ａ，４ｂを形成するために、電流拡散層３の上面に垂直方向に、ｐ型不純物イオンを多段イオン注入する。また、第２の埋込領域６ｂを形成するために、電流拡散層３の上面の法線に対してオフ角方向に傾斜したチャネリング方向で、ｐ型不純物イオンを多段イオン注入する。その後、熱処理を行うことにより、図２５に示すようにｐ+型のゲート底部保護領域４ａ，４ｂ及び第２の埋込領域６ｂを形成する。
【0062】
そして、図２６に示すように、第１の埋込領域５ｂを形成する際のイオン注入時のチャネリング方向に沿った側壁を有するようにコンタクト溝２２を形成する。引き続き、イオンビームをコンタクト溝２２の側壁と平行方向、即ち電流拡散層３の上面の法線に対してオフ角方向に傾斜したチャネリング方向で、コンタクト溝２２の底面にｐ型不純物イオンを多段イオン注入する。その後、熱処理を行うことにより、第１の埋込領域５ｂをゲート底部保護領域４ａ，４ｂよりも深く形成する。引き続き蒸着法又はスパッタリング法等により金属膜等を堆積し、金属膜をエッチバックすることで、コンタクト溝２２にベースコンタクトプラグ２３を埋め込む。他の工程は、実施形態に係る絶縁ゲート型半導体装置の製造方法と同様であるので説明を省略する。
【0063】
なお、第１の埋込領域５ｂとゲート底部保護領域４ａ，４ｂとを形成する際に、ｐ型不純物イオンを個別に多段イオン注入する代わりに、一括して多段イオン注入してもよい。即ち、深さ方向に平行の側壁を有するトレンチ２１ａ，２１ｂと、深さ方向に対して側壁が傾斜したコンタクト溝２２を形成した後に、コンタクト溝２２の側壁に平行な方向にトレンチ２１ａ，２１ｂの底部及びコンタクト溝２２の底部に同時にｐ型不純物イオンを多段イオン注入してもよい。その後、熱処理を行うことにより、ゲート底部保護領域４ａ，４ｂを形成するとともに、ベース底部埋込領域５をゲート底部保護領域４ａ，４ｂよりも深く形成することができる。
【0064】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0065】
実施形態においては、図１（ａ）に示すように、ｐ+型のベース底部埋込領域（５ａ，６ａ），（５ｂ，６ｂ），（５ｃ，６ｃ）が、第１の埋込領域５ａ，５ｂ，５ｃ及び第２の埋込領域６ａ，６ｂ，６ｃの２層構造を有する場合を例示したが、図２７に示すように、ｐ+型のベース底部埋込領域５ａ，５ｂ，５ｃが単層で設けられていてもよい。ベース底部埋込領域５ａ，５ｂ，５ｃを形成する際のイオン注入では、ベース底部埋込領域５ａ，５ｂ，５ｃを深さ方向に厚く形成するように、多段イオン注入の加速電圧、ドーズ量、注入回数等を調整すればよい。
【0066】
実施形態においては、トレンチ構造を有するＭＩＳＦＥＴを例示したが、これに限定されず、トレンチ構造を有するＩＧＢＴ等の種々のトレンチ構造を有する絶縁ゲート型半導体装置に適用可能である。トレンチゲート型ＩＧＢＴとしては、図１（ａ）に示したＭＩＳＦＥＴのｎ+型のソース領域８ａ，８ｂ，８ｃ，８ｄをエミッタ領域とし、ｎ+型のドレイン領域１の代わりにドリフト層２の下面側にｐ+型のコレクタ領域を設けた構造とすればよい。
【0067】
本発明の実施形態においては、ＳｉＣを用いた絶縁ゲート型半導体装置を例示したが、窒化ガリウム（ＧａＮ）又はダイヤモンド等の他のワイドバンドギャップ半導体を用いた絶縁ゲート型半導体装置に適用することも可能である。また、ワイドバンドギャップ半導体に限定されず、シリコン（Ｓｉ）を用いた絶縁ゲート型半導体装置に適用することも可能である。
【0068】
また、ＳｉＣは、立方晶系の３Ｃ－ＳｉＣ、六方晶系の４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ等の多くのポリタイプ（多形）が存在するが、それぞれチャネリング現象を発生させるようにチャネリング方向を選択すればよい。
【符号の説明】
【0069】
１…ドレイン領域（第２主電極領域）
２…ドリフト層
４ａ，４ｂ…ゲート底部保護領域
５ａ，５ｂ，５ｃ…ベース底部埋込領域（第１の埋込領域）
６ａ，６ｂ，６ｃ…ベース底部埋込領域（第２の埋込領域）
７，７ａ，７ｂ，７ｃ…ベース領域
８，８ａ，８ｂ，８ｃ，８ｄ…ソース領域（第１主電極領域）
９ａ，９ｂ，９ｃ…ベースコンタクト領域
１０，１０ａ，１０ｂ…ゲート絶縁膜
１１ａ，１１ｂ…ゲート埋込電極
１２ａ，１２ｂ…層間絶縁膜
１３ａ，１３ｂ，１３ｃ…第１の下部バリアメタル層
１４ａ，１４ｂ…第２の下部バリアメタル層
１５…上部バリアメタル層
１６…ソース電極
１７…ドレイン電極
２１ａ，２１ｂ…トレンチ
２２…コンタクト溝
２３…ベースコンタクトプラグ
３１，３２，３３，３４，３５，３６…フォトレジスト膜
１００…半導体ウェハ
１０１…オリエンテーションフラット
１０２…表面
２…ドリフト層
４ａ，４ｂ…ゲート底部保護領域
５ａ，５ｂ，５ｃ…ベース底部埋込領域（第１の埋込領域）
６ａ，６ｂ，６ｃ…ベース底部埋込領域（第２の埋込領域）
７，７ａ，７ｂ，７ｃ…ベース領域
８，８ａ，８ｂ，８ｃ，８ｄ…ソース領域（第１主電極領域）
９ａ，９ｂ，９ｃ…ベースコンタクト領域
１０，１０ａ，１０ｂ…ゲート絶縁膜
１１ａ，１１ｂ…ゲート埋込電極
１２ａ，１２ｂ…層間絶縁膜
１３ａ，１３ｂ，１３ｃ…第１の下部バリアメタル層
１４ａ，１４ｂ…第２の下部バリアメタル層
１５…上部バリアメタル層
１６…ソース電極
１７…ドレイン電極
２１ａ，２１ｂ…トレンチ
２２…コンタクト溝
２３…ベースコンタクトプラグ
３１，３２，３３，３４，３５，３６…フォトレジスト膜
１００…半導体ウェハ
１０１…オリエンテーションフラット
１０２…表面
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】