特許 7083965 マイクロコントローラ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-06-03

(45)【発行日】2022-06-13

(54)【発明の名称】マイクロコントローラ及びその製造方法

(51)【国際特許分類】

   H01L 25/18 20060101AFI20220606BHJP

   H01L 25/04 20140101ALI20220606BHJP

   H01L 25/065 20060101ALI20220606BHJP

   H01L 25/07 20060101ALI20220606BHJP

   H01L 21/822 20060101ALI20220606BHJP

   H01L 27/04 20060101ALI20220606BHJP

   G06F 12/00 20060101ALI20220606BHJP

   G11C 5/04 20060101ALI20220606BHJP

   H01L 23/12 20060101ALI20220606BHJP

【ＦＩ】

H01L25/04 Z

H01L25/08 C

H01L25/08 Z

H01L27/04 U

G06F12/00 550K

G11C5/04 200

H01L23/12 501P

【請求項の数】 31

(21)【出願番号】P 2021516482

(86)(22)【出願日】2019-04-02

(65)【公表番号】

(43)【公表日】2022-01-12

(86)【国際出願番号】 CN2019081074

(87)【国際公開番号】W WO2020133784

(87)【国際公開日】2020-07-02

【審査請求日】2021-03-22

(31)【優先権主張番号】201811647753.6

(32)【優先日】2018-12-29

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】520281859

【氏名又は名称】中芯集成電路（寧波）有限公司

(74)【代理人】

【識別番号】110002468

【氏名又は名称】特許業務法人後藤特許事務所

(72)【発明者】

【氏名】唐 瑩

(72)【発明者】

【氏名】袁 ▲ショウ▼霖

【審査官】豊島 洋介

(56)【参考文献】

【文献】特開２０１３－１８２６５９（ＪＰ，Ａ）

【文献】特開２０１８－０９７９０５（ＪＰ，Ａ）

【文献】特開２０１０－２４５５３４（ＪＰ，Ａ）

【文献】特開２００２－１２４６２６（ＪＰ，Ａ）

【文献】特開２００６－１７８７２５（ＪＰ，Ａ）

【文献】国際公開第９８／２５２１３（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ１２／００－１２／０６

Ｇ０６Ｆ１３／１６－１３／１８

Ｇ１１Ｃ５／００、５／０２、５／０４

Ｇ１１Ｃ５／０６、５／１４

Ｈ０１Ｌ２３／１２－２３／１５

Ｈ０１Ｌ２５／００－２５／０７

Ｈ０１Ｌ２５／１０－２５／１１

Ｈ０１Ｌ２５／１６－２５／１８

(57)【特許請求の範囲】

【請求項1】

マイクロコントローラであって、
半導体デバイス層と、前記半導体デバイス層上に形成された相互接続誘電体層とを含み、前記半導体デバイス層に中央処理装置と少なくとも１つのロジックコントローラが形成され、前記相互接続誘電体層に前記中央処理装置と前記ロジックコントローラをそれぞれ外部に引き出すための電気的相互接続構造が形成されるロジック制御基板と、
少なくとも１つのメモリベアチップ及び非記憶機能を有する少なくとも１つの非メモリベアチップであって、すべての前記メモリベアチップが前記相互接続誘電体層上に並べて設けられ又は積み重ねて設けられ、かつ、前記中央処理装置に接続されるように少なくとも１つの前記メモリベアチップが前記相互接続誘電体層における対応する電気的相互接続構造に接続され、すべての前記非メモリベアチップが前記相互接続誘電体層上に並べて設けられ又は積み重ねて設けられ、対応する前記ロジックコントローラに電気的に接続されるように前記相互接続誘電体層における対応する電気的相互接続構造に電気的に接続される、少なくとも１つのメモリベアチップ及び非記憶機能を有する少なくとも１つの非メモリベアチップとを含む、
ことを特徴とするマイクロコントローラ。

【請求項2】

前記メモリベアチップは、少なくともレベル１のメモリベアチップを含む、
ことを特徴とする請求項１に記載のマイクロコントローラ。

【請求項3】

前記レベル１のメモリベアチップは、前記中央処理装置に電気的に接続されるように、パッドを介して前記相互接続誘電体層における対応する前記電気的相互接続構造に電気的に接続され、又は、
前記レベル１のメモリベアチップは、前記中央処理装置に電気的に接続されるように、再配線構造及びパッドを介して前記相互接続誘電体層における対応する前記電気的相互接続構造に電気的に接続される、
ことを特徴とする請求項２に記載のマイクロコントローラ。

【請求項4】

前記レベル１のメモリベアチップは、前記ロジック制御基板に接合され、
前記レベル１のメモリベアチップは、第１プラグを有し、
前記レベル１のメモリベアチップの上面には、前記第１プラグに電気的に接続される第１再配線が形成され、
前記第１プラグは、前記相互接続誘電体層における前記電気的相互接続構造を介して前記中央処理装置に電気的に接続され、
及び／又は、前記レベル１のメモリベアチップの下面又は前記相互接続誘電体層上には、前記第１プラグに電気的に接続される第２再配線が形成され、前記第２再配線は、前記相互接続誘電体層における前記電気的相互接続構造を介して前記中央処理装置に電気的に接続される、ことを特徴とする請求項２に記載のマイクロコントローラ。

【請求項5】

前記レベル１のメモリベアチップは、前記ロジック制御基板に接合され、
前記ロジック制御基板は、前記レベル１のメモリベアチップ及び前記中央処理装置に電気的に接続される第２プラグを有し、
又は、前記ロジック制御基板は、第２プラグ有し、前記ロジック制御基板の上面には、前記第２プラグに電気的に接続される第３再配線が形成され、前記第３再配線は、前記レベル１のメモリベアチップ及び前記中央処理装置に電気的に接続され、及び／又は、前記ロジック制御基板の下面には、前記第２プラグに電気的に接続される第４再配線が形成され、前記第２プラグは、前記レベル１のメモリベアチップ及び前記中央処理装置に電気的に接続される、
ことを特徴とする請求項２に記載のマイクロコントローラ。

【請求項6】

前記レベル１のメモリベアチップは、指令集合メモリベアチップを含む、
ことを特徴とする請求項２に記載のマイクロコントローラ。

【請求項7】

前記メモリベアチップは、レベル１以下のメモリベアチップをさらに含む、
ことを特徴とする請求項２に記載のマイクロコントローラ。

【請求項8】

すべての前記メモリベアチップは、並列に前記ロジック制御基板に分布される、
ことを特徴とする請求項７に記載のマイクロコントローラ。

【請求項9】

前記レベル１以下のメモリベアチップは、前記レベル１のメモリベアチップに電気的に接続され、前記レベル１のメモリベアチップを介して前記中央処理装置に間接的かつ電気的に接続され、又は、
前記レベル１以下のメモリベアチップは、前記中央処理装置又は前記ロジックコントローラに電気的に接続されるように、前記相互接続誘電体層における対応する前記電気的相互接続構造に電気的に接続される、
ことを特徴とする請求項８に記載のマイクロコントローラ。

【請求項10】

前記レベル１以下のメモリベアチップは、前記レベル１のメモリベアチップに積み重ねられている、
ことを特徴とする請求項７に記載のマイクロコントローラ。

【請求項11】

前記レベル１以下のメモリベアチップは、前記レベル１のメモリベアチップに電気的に接続され、
前記レベル１のメモリベアチップは、前記中央処理装置に電気的に接続される、
ことを特徴とする請求項１０に記載のマイクロコントローラ。

【請求項12】

すべての前記メモリベアチップでは、前記指令集合メモリベアチップは、前記中央処理装置に最も近接するように前記相互接続誘電体層に溶接され、前記中央処理装置による指令のアクセスに用いられ、
前記指令集合メモリベアチップと前記中央処理装置とは、前記相互接続誘電体層の上面の投影において重畳領域を有し、前記指令集合メモリベアチップと前記中央処理装置とは、前記重畳領域の前記相互接続誘電体層における前記電気的相互接続構造を介して垂直に電気的に接続されている、
ことを特徴とする請求項６に記載のマイクロコントローラ。

【請求項13】

前記メモリベアチップは、ＳＲＡＭベアチップ、ＤＲＡＭベアチップ、フラッシュベアチップ、ＥＥＰＭＯベアチップ、ＳＤメモリチップベアチップ又はＭＭＣメモリチップベアチップである、
ことを特徴とする請求項２に記載のマイクロコントローラ。

【請求項14】

前記レベル１のメモリベアチップと前記レベル１以下のメモリベアチップは、いずれも前記ロジック制御基板に接合され、
前記レベル１のメモリベアチップは、第１プラグを有し、
前記レベル１以下のメモリベアチップは第３プラグを有し、
前記レベル１のメモリベアチップ及び前記レベル１以下のメモリベアチップの上面には、前記第１プラグと前記第３プラグに電気的に接続される第１再配線が形成され、
前記第１プラグは、前記相互接続誘電体層における前記電気的相互接続構造を介して前記中央処理装置に電気的に接続され、
前記第３プラグは、前記相互接続誘電体層における前記電気的相互接続構造を介して前記中央処理装置又は前記ロジックコントローラに電気的に接続され、又は前記第１再配線と前記第１プラグを介して前記レベル１のメモリベアチップに電気的に接続され、
及び／又は、前記レベル１のメモリベアチップの下面と前記レベル１以下のメモリベアチップの下面には、第２再配線が形成され、又は前記相互接続誘電体層には前記第２再配線が形成され、前記第２再配線は、前記第１プラグと前記第３プラグに電気的に接続され、前記レベル１のメモリベアチップは、前記中央処理装置に電気的に接続されるように、前記第２再配線を介して前記相互接続誘電体層における前記電気的相互接続構造に電気的に接続され、
前記レベル１以下のメモリベアチップは、前記中央処理装置又は前記ロジックコントローラに電気的に接続されるように、前記第２再配線を介して前記相互接続誘電体層における前記電気的相互接続構造に電気的に接続され、又は、前記レベル１以下のメモリベアチップは、前記第３プラグ、前記第２再配線及び前記第１プラグを介して前記レベル１のメモリベアチップに電気的に接続される、ことを特徴とする請求項９に記載のマイクロコントローラ。

【請求項15】

前記レベル１のメモリベアチップと前記レベル１以下のメモリベアチップは、いずれも前記ロジック制御基板に接合され、
前記ロジック制御基板は、前記レベル１のメモリベアチップ、前記中央処理装置に電気的に接続される第２プラグと、前記レベル１以下のメモリベアチップ、前記中央処理装置に電気的に接続され、又は前記レベル１のメモリベアチップ、前記ロジックコントローラに電気的に接続される第４プラグを有し、
又は、前記ロジック制御基板は、第２プラグ及び第４プラグを有し、前記ロジック制御基板の上面には、前記第２プラグと前記第４プラグに電気的に接続される第３再配線が形成され、
前記レベル１のメモリベアチップは、前記第３再配線、前記第２プラグ及び前記相互接続誘電体層における前記電気的相互接続構造を介して前記中央処理装置に電気的に接続され、
前記レベル１以下のメモリベアチップは、前記第３再配線、前記第４プラグ及び前記相互接続誘電体層における前記電気的相互接続構造を介して前記中央処理装置又は前記ロジックコントローラに電気的に接続され、
又は、前記レベル１のメモリベアチップは、前記第３再配線、前記第４プラグ及び前記第２プラグを介して前記レベル１のメモリベアチップに電気的に接続され、及び／又は、前記ロジック制御基板の下面には、前記第２プラグと前記第４プラグに電気的に接続される第４再配線が形成され、
前記レベル１のメモリベアチップは、前記第２プラグと前記第４再配線を介して前記中央処理装置に電気的に接続され、
前記レベル１以下のメモリベアチップは、前記第４プラグと前記第４再配線を介して前記中央処理装置又は前記ロジックコントローラ又は前記レベル１のメモリベアチップに電気的に接続される、
ことを特徴とする請求項９に記載のマイクロコントローラ。

【請求項16】

前記非メモリベアチップは、前記マイクロコントローラの制御機能以外の基本機能を実現するためのベアチップ、及び／又は、前記マイクロコントローラの拡張機能を実現するためのベアチップを含む、ことを特徴とする請求項１に記載のマイクロコントローラ。

【請求項17】

前記基本機能を実現するためのベアチップは、無線周波数通信チップベアチップ、アナログ－デジタルコンバータベアチップ、カウンタベアチップ及びデジタル－アナログコンバータベアチップのうちの少なくとも１種を含み、
前記拡張機能を実現するためのベアチップは、センサーベアチップを含む、
ことを特徴とする請求項１６に記載のマイクロコントローラ。

【請求項18】

前記ロジック制御基板は、基板ウェーハを含み、前記中央処理装置と前記ロジックコントローラは、前記基板ウェーハに形成され、
前記半導体デバイス層は、前記基板ウェーハ、前記中央処理装置と前記ロジックコントローラを含み、
前記相互接続誘電体層は、前記半導体デバイス層に形成される、
ことを特徴とする請求項１に記載のマイクロコントローラ。

【請求項19】

前記相互接続誘電体層には、前記電気的相互接続構造に電気的に接続されるパッシブデバイスが形成されている、
ことを特徴とする請求項１に記載のマイクロコントローラ。

【請求項20】

前記マイクロコントローラは、キャリアをさらに含み、
前記ロジック制御基板の前記相互接続誘電体層と対向する片面は、前記キャリアにロードされている、
ことを特徴とする請求項１に記載のマイクロコントローラ。

【請求項21】

前記キャリアには、バックイン型機能デバイスが形成されている、
ことを特徴とする請求項２０に記載のマイクロコントローラ。

【請求項22】

前記バックイン型機能デバイスは、バックイン型光電センサー及び／又はＣＭＯＳイメージングセンサーを含む、
ことを特徴とする請求項２１に記載のマイクロコントローラ。

【請求項23】

前記ロジックコントローラは、ロジックインターフェースモジュール、ウォッチドッグ、タイマーのうちの少なくとも１種を含む、
ことを特徴とする請求項１に記載のマイクロコントローラ。

【請求項24】

プラスチックパッケージ層をさらに含み、
前記プラスチックパッケージ層は、前記ロジック制御基板、前記メモリベアチップ及び前記非メモリベアチップに覆われている、
ことを特徴とする請求項１～２３のいずれか一項に記載のマイクロコントローラ。

【請求項25】

少なくとも上面が前記プラスチックパッケージ層によって露出されている複数のＩ／Ｏパッドをさらに含み、
一部の前記Ｉ／Ｏパッドは、前記メモリベアチップに電気的に接続されるように、前記メモリベアチップの上面に形成され、
他部の前記Ｉ／Ｏパッドは、前記非メモリベアチップに電気的に接続されるように、前記非メモリベアチップの上面に形成される、
ことを特徴とする請求項２４に記載のマイクロコントローラ。

【請求項26】

請求項１～２５のいずれか一項に記載のマイクロコントローラの製造方法であって、
下から上に順次積み重ねられた半導体デバイス層及び相互接続誘電体層を含み、前記半導体デバイス層には、中央処理装置と少なくとも１つの前記ロジックコントローラが形成され、前記相互接続誘電体層には、前記中央処理装置と前記ロジックコントローラをそれぞれ外部に引き出すための電気的相互接続構造が形成されるロジック制御基板を提供するステップと、
少なくとも１つのメモリベアチップ及び非記憶機能を有する少なくとも１つの非メモリベアチップを提供し、すべての前記メモリベアチップを前記相互接続誘電体層上に並べて設け又は積み重ねて設け、すべての前記非メモリベアチップを前記相互接続誘電体層上に並べて設け又は積み重ねて設けるステップと、
電気的接続構造を形成し、前記電気的接続構造により、前記メモリベアチップと前記非メモリベアチップをそれぞれ前記相互接続誘電体層における対応する前記電気的相互接続構造に電気的に接続させることによって、少なくとも１つの前記メモリベアチップを前記中央処理装置に電気的に接続させ、前記非メモリベアチップを対応する前記ロジックコントローラに電気的に接続させるステップとを含む、
ことを特徴とするマイクロコントローラの製造方法。

【請求項27】

対応するベアチップのパッドと前記相互接続誘電体層における対応する前記電気的相互接続構造とを溶接することにより、電気的接続構造を形成し、又は、
先に前記相互接続誘電体層における対応する前記電気的相互接続構造に電気的に接続される再配線構造を前記相互接続誘電体層に形成し、次に対応するベアチップのパッドと前記再配線構造を溶接することにより、前記電気的接続構造を形成し、又は、
先に対応するベアチップを前記相互接続誘電体層に接合し、次に前記ベアチップにプラグを形成し、前記メモリベアチップの上面に前記プラグに電気的に接続される第１再配線を形成し、前記プラグは、前記相互接続誘電体層における前記電気的相互接続構造を介して前記中央処理装置又は前記ロジックコントローラに電気的に接続され、及び／又は、対応するベアチップを前記相互接続誘電体層に接合する前に、先に前記ベアチップの下面又は前記相互接続誘電体層上に位置する第２再配線を形成し、次に前記ベアチップに位置する前記プラグを形成し、前記第２再配線は、前記プラグに電気的に接続され、前記第２再配線は、前記相互接続誘電体層における前記電気的相互接続構造を介して前記中央処理装置又は前記ロジックコントローラに電気的に接続され、又は、
対応するベアチップを前記相互接続誘電体層に接合させる前に、先に前記ロジック制御基板にプラグを形成し、前記ベアチップを前記相互接続誘電体層に接合させた後、前記ロジック制御基板におけるプラグは、前記ベアチップ、前記中央処理装置に電気的に接続され、又は前記ベアチップ及び前記ロジックコントローラに電気的に接続され、又は、
対応するベアチップを前記相互接続誘電体層に接合させる前に、先に前記ロジック制御基板にプラグを形成し、次に前記ロジック制御基板の上面に前記ロジック制御基板のプラグに電気的に接続される第３再配線を形成し、前記第３再配線は、前記ベアチップ及び前記中央処理装置に電気的に接続され、又は前記ベアチップ及び前記ロジックコントローラに電気的に接続され、及び／又は、前記ロジック制御基板の下面に前記ロジック制御基板のプラグに電気的に接続される第４配線を形成し、前記ロジック制御基板のプラグは、前記ベアチップ及び前記中央処理装置に電気的に接続され、又は前記ベアチップ及び前記ロジックコントローラに電気的に接続される、
ことを特徴とする請求項２６に記載のマイクロコントローラの製造方法。

【請求項28】

前記ロジック制御基板を提供するステップは、
基板ウェーハを提供し、前記基板ウェーハに前記中央処理装置と少なくとも１つの前記ロジックコントローラとを形成し、前記中央処理装置と少なくとも１つの前記ロジックコントローラを含む前記半導体デバイス層を形成するステップと、
前記相互接続誘電体層を前記半導体デバイス層に形成し、前記相互接続誘電体層が前記中央処理装置と各前記ロジックコントローラを覆い、かつ、前記基板ウェーハ、前記半導体デバイス層及び前記相互接続誘電体層を含む前記ロジック制御基板が形成されるように、前記相互接続誘電体層には、前記中央処理装置と前記ロジックコントローラをそれぞれ外部に引き出すための電気的相互接続構造が形成されるステップと、
キャリアを提供し、前記基板ウェーハの前記相互接続誘電体層と背向する片面を前記キャリアにロードするステップとを含む、
ことを特徴とする請求項２６に記載のマイクロコントローラの製造方法。

【請求項29】

前記ロジック制御基板を前記キャリアにロードする前又は後に、前記キャリアにはバックイン型機能デバイスが形成さいる、
ことを特徴とする請求項２８に記載のマイクロコントローラの製造方法。

【請求項30】

前記電気的接続構造が形成された後、
プラスチックパッケージ層を前記キャリアに覆わせ、前記プラスチックパッケージ層が前記ロジック制御基板、各前記メモリベアチップと各前記非メモリベアチップに覆われるステップと、
少なくとも上面が前記プラスチックパッケージ層によって露出されている複数のＩ／Ｏパッドを形成し、一部の前記Ｉ／Ｏパッドが、前記メモリベアチップに電気的に接続されるように、対応する前記メモリベアチップの上面に形成され、他部の前記Ｉ／Ｏパッドが、前記非メモリベアチップに電気的に接続されるように、対応する前記非メモリベアチップの上面に形成されるステップをさらに含む、
ことを特徴とする請求項２８に記載のマイクロコントローラの製造方法。

【請求項31】

電気めっきプロセス又は再配線プロセスにより各前記Ｉ／Ｏパッドを形成することにより、各前記Ｉ／Ｏパッドは、それに応じて前記メモリベアチップ又は前記非メモリベアチップの上面に形成されている、
ことを特徴とする請求項３０に記載のマイクロコントローラの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、集積回路製造の技術分野に関し、特にマイクロコントローラ及びその製造方法に関する。

【背景技術】

【0002】

マイクロコントローラ（ＭＣＵ：Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）は、シングルチップマイクロコンピュータ（Ｓｉｎｇｌｅ Ｃｈｉｐ Ｍｉｃｒｏｃｏｍｐｕｔｅｒ）又はワンチップコンピュータとも呼ばれ、中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓ Ｕｎｉｔ、ロジックコア（ｌｏｇｉｃ ｃｏｒｅ）とも呼ばれる）の頻度と仕様を適切に減らし、メモリ（Ｍｅｍｏｒｙ、内部メモリと呼ばれる）、タイマー（Ｔｉｍｅｒ）、入力／出力（Ｉ／Ｏ）モジュール、様々なインターフェイス（例えばデバッグ（Ｄｅｂｕｇ）インターフェイス、ＵＳＢインターフェイス）及び他の制御アルゴリズムモジュールなどの基本モジュール、及びＭＥＭＳセンサー又はＲＦ通信モジュールなどの拡張された機能モジュールを単一のチップに統合させて、チップレベルのコンピュータを形成し、異なるアプリケーション場合のために異なる組み合わせ制御を実行する。

【0003】

従来技術ではＭＣＵを製造する１つの方式として、ＳＩＰ（システムインパッケージ：Ｓｙｓｔｅｍ Ｉｎ ａ Ｐａｃｋａｇｅ）方式が採用され、具体的には、中央処理装置ベアチップ、メモリベアチップなどを含む様々な機能的ベアチップ及びいくつかのパッシブデバイスを基板上に並べて組み立て、射出成形プロセスによりこれらのベアチップとパッシブデバイスをプラスチックパッケージ化して、１つのＭＣＵの完全な機能を実現し、即ち現在のＳＩＰレイアウトでは、図１Ａを参照すると、中央処理装置ベアチップ１１ａ及びメモリベアチップ１４ａは、基板１００上に並べて分布し、これは、現在の主流であるＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ、縮小指令集合コンピュータ）アーキテクチャの中央処理装置の縮小指令の１レベルのストレージに対する速度要件を満たすことが困難である。

【0004】

従来技術ではＭＣＵを製造する別の方式は、ＳｏＣ（チップレベルシステム：Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ、システムオンチップ、システムレベルチップとも呼ばれる）方式であり、この方式も現在の主流の方式であり、既存のＭＣＵにおける中央処理装置の主流がＲＩＳＣアーキテクチャであるため、その縮小指令の１レベルのストレージに対する速度要件が高く、これを確実にするために、ＭＣＵの各メモリのうち、少なくとも１レベルのメモリ（即ち指令メモリ）が中央処理装置に直接電気的に接続されることを要求し、且つ面積をできるだけ小さくし、コストを削減するために、既存のＭＣＵの各モジュールは、一般的にＳｏＣの方式で集積され、且つＳｏｆのレイアウトは、ＭＣＵ内の各モジュールがいずれも半導体基板に並べて分布することを特徴とするが、このスキームでも次の欠点がある。

【0005】

（１）ＭＣＵに使用されるＳｏＣプロセスは、ＭＣＵに含まれる各モジュールを製造するプロセスに適合した結果であるが、実際には、いくつかのモジュールのためのプロセスに大きな差があり、具体的には、図１Ｂを参照すると、ＭＣＵ１には、中央処理装置（ｌｏｇｉｃ Ｃｏｒｅ）１１、ロジックコントローラ（ｌｏｇｉｃ ｃｏｎｔｒｏｌｌｅｒ）１２、入力／出力モジュール１３、様々なインターフェース及び制御アルゴリズムモジュールなどを含むロジック部（ｌｏｇｉｃ）１０のためのプロセスと指令メモリのためのプロセスに大きな差があり、ＭＣＵ１にロジック部１０だけがある場合、ＭＣＵ１での対応するレイアウト構造を有する層の数は２８～３０層（２８～３０枚の光学マスクに対応する）であり、ＭＣＵ１ではロジック部１０に加えて、他の非ロジックのデバイス又はモジュールもある場合、ＭＣＵ１での対応するレイアウト構造を有する層の数はそれに応じて増加し（即ち光学マスクは通常それに応じて５枚以上増加する）、例えば、このロジック部１０が指令メモリ１４との互換性があると、ＭＣＵ１での対応するレイアウト構造を有する層の数は約３０層から約４０層になり、増加した追加層１５は、指令メモリ１４と中央処理装置１１とを電気的に接続するための電気的相互接続構造（図示せず、配線とも言える）を有し、即ちこのＭＣＵ１を製造するための光学マスクは、約３０枚から約４０枚になり、製版費用の急激な増加につながる。

【0006】

（２）いくつかのモジュールのためのプロセスが異なるために増加したレイアウトレイヤーにより、バックエンド相互接続プロセスでいくつかのモジュールの最上層のバックエンドレイアウトレイヤーは、客観的に意味がなくなり、配線も不要になり、しかし、プロセスの一貫性と安定性を確保するために、これらのモジュールに対応するバックエンドレイアウトレイヤーに多数の仮想構造（ｄｕｍｍｙ）を追加する必要があり、これらの仮想構造自体は、無駄であり、材料を無駄にし、時間を無駄にし、例えば、図１Ｂに示すように、ＭＣＵ１にロジック部１０だけがある場合、その対応するレイアウト構造を有する層の数は２８層であり、中央処理装置１１が指令メモリとの互換性を持った後、ＭＣＵ１には、対応するバックエンドプロセスレイアウト構造（即ち指令メモリ１４及び中央処理装置１１を電気的に接続するための配線）を備えた追加層１５が５層増加し、このとき、増加した追加層１５（総厚はμｍレベルである）は、ＭＵＣ１でのロジック部１０内の中央処理装置１１以外のモジュールに対して不要であり、しかし、平面プロセスのため、即ちロジック部１０内の中央処理装置１１以外のモジュールの上部にも追加層１６が形成され、追加層１６が追加層１５と同じ層数及び厚さを有し、かつ追加層１に多数の仮想構造（ｄｕｍｍｙ、図示せず）を配置する必要があり、さらに無駄を引き起こす。

【0007】

（３）ＭＣＵがＳｏＣ方式で集積されている場合、指令メモリと中央処理装置との間のリード線が長すぎるため、指令のアクセス速度の増加が制限される。具体的には、図１Ｂを参照すると、ＭＣＵ１がＳｏＣ方式で集積されているため、その指令メモリ１４は、中央処理装置１１と並べて水平に並べて分布する必要があり、即ち指令メモリ１４は、中央処理装置１１の外側に個別にパッケージ化され、次に、指令メモリ１４、中央処理装置１１、ロジックコントローラ１２、入力／出力モジュール１３上に指令メモリ１４と中央処理装置１１との電気的接続を実現するための電気的相互接続構造（図示せず、通常は導電性接触プラグ及び金属相互接続配線を含む）を製造し、この電気的相互接続構造は追加層１５に形成され、明らかに、この電気的相互接続構造は、中央処理装置１１から上向きに垂直に引き出された部分（図示せず）と、指令メモリ１４から上向きに垂直に引き出された部分（図示せず）と、この２つの部分の間に接続された水平部分（図示せず）を含み、この電気的相互接続構造は指令メモリ１４と中央処理装置１１の二点間の直線セグメントに対してその長さが長すぎるため、縮小指令の読み取りと記憶速度が制限され、さらに向上できない。

【発明の概要】

【発明が解決しようとする課題】

【0008】

本発明の１つの目的は、製版コスト及び製造コストを低減することができるマイクロコントローラ及びその製造方法を提供することにある。

【0009】

本発明の別の目的は、制御指令の読み取り及び記憶の速度を向上させるために、メモリと中央処理装置とを接続するための配線長を短縮することに役立つことができるマイクロコントローラ及びその製造方法を提供することにある。

【課題を解決するための手段】

【0010】

上記の目的を達成するために、本発明は、
半導体デバイス層と、前記半導体デバイス層上に形成された相互接続誘電体層とを含み、前記半導体デバイス層に中央処理装置と少なくとも１つのロジックコントローラが形成され、前記相互接続誘電体層に前記中央処理装置と前記ロジックコントローラをそれぞれ外部に引き出すための電気的相互接続構造が形成されるロジック制御基板と、
少なくとも１つのメモリベアチップ及び非記憶機能を有する少なくとも１つの非メモリベアチップであって、すべての前記メモリベアチップが前記相互接続誘電体層上に並べて設けられ又は積み重ねて設けられ、かつ、前記中央処理装置に接続されるように少なくとも１つの前記メモリベアチップが前記相互接続誘電体層における対応する電気的相互接続構造に接続され、すべての前記非メモリベアチップが前記相互接続誘電体層上に並べて設けられ又は積み重ねて設けられ、対応する前記ロジックコントローラに電気的に接続されるように前記相互接続誘電体層における対応する電気的相互接続構造に電気的に接続される、少なくとも１つのメモリベアチップ及び非記憶機能を有する少なくとも１つの非メモリベアチップとを含むマイクロコントローラを提供する。

【0011】

本発明は、さらに、
下から上に順次積み重ねられた半導体デバイス層及び相互接続誘電体層を含み、前記半導体デバイス層には、中央処理装置と少なくとも１つの前記ロジックコントローラが形成され、前記相互接続誘電体層には、前記中央処理装置と前記ロジックコントローラをそれぞれ外部に引き出すための電気的相互接続構造が形成されるロジック制御基板を提供するステップと、
少なくとも１つのメモリベアチップ及び非記憶機能を有する少なくとも１つの非メモリベアチップを提供し、すべての前記メモリベアチップを前記相互接続誘電体層上に並べて設け又は積み重ねて設け、すべての前記非メモリベアチップを前記相互接続誘電体層上に並べて設け又は積み重ねて設けるステップと、
電気的接続構造を形成し、前記電気的接続構造により、前記メモリベアチップと前記非メモリベアチップをそれぞれ前記相互接続誘電体層における対応する前記電気的相互接続構造に電気的に接続させることによって、少なくとも１つの前記メモリベアチップを前記中央処理装置に電気的に接続させ、前記非メモリベアチップを対応する前記ロジックコントローラに電気的に接続させるステップとを含むマイクロコントローラの製造方法を提供する。

【0012】

従来技術と比較して、本発明の技術案は次の有益な効果を有する：
本発明の技術案では、まずロジック制御部を有する半導体デバイス層を製造し、前記ロジック制御部は、コア制御機能を有する中央処理装置と、制御機能が前記中央処理装置とは異なる少なくとも１つのロジックコントローラとを含み、次に対応する電気的相互接続構造を有する相互接続誘電体層を半導体デバイス層に形成し、次に少なくとも１つのメモリベアチップと少なくとも１つの非メモリベアチップを相互接続誘電体層上に設ける。メモリ及び非記憶機能を有する各種の非メモリを半導体デバイス層に直接製造する必要がないため、集積回路デバイスの製造プロセス段階に必要なレイアウト数を削減でき、メモリとロジック部との互換性を持つ既存の製造プロセスでロジック部上の積層に仮想構造を製造するという問題も回避し、これにより、製版コスト及び全体の製造コストを効果的に削減する。

【0013】

さらに、指令集合メモリベアチップとロジック制御基板が垂直溶接方式でパッケージ化され、かつ指令集合メモリベアチップと中央処理装置が相互接続誘電体層の上面に重畳領域を有し、かつ前記重畳領域の相互接続誘電体層における電気的相互接続構造を介して電気的に接続され得るため、指令集合メモリベアチップと中央処理装置を電気的に接続するための金属リード線の長さを短くすることに役立つことができ、前記金属リード線は、最短で前記重畳領域の相互接続誘電体層に位置し且つ相互接続誘電体層の厚さと同じである垂直リード線に短縮でき、即ち、リード線の長さが指令集合メモリベアチップと中央処理装置との間の垂直距離に等しく、さらに本発明のマイクロコントローラは、ＲＩＳＣアーキテクチャにおける指令信号伝送要件を満たすとともに、向上された縮小指令のアクセス速度をさらに有することができる。

【図面の簡単な説明】

【0014】

【図1A】ＳＩＰレイアウトのＭＣＵの上面構造模式図である。

【図1B】ＳｏＣレイアウトのＭＣＵの断面構造模式図である。

【図2】本発明の一実施例に係るＭＣＵの断面構造模式図である。

【図3】本発明の別の実施例に係るＭＣＵの断面構造模式図である。

【図4】本発明のさらなる別の実施例に係るＭＣＵの断面構造模式図である。

【図5】本発明のさらなる別の実施例に係るＭＣＵの断面構造模式図である。

【図6】本発明のさならる別の実施例に係るＭＣＵの断面構造模式図である。

【図7A】本発明の具体的な実施例に係るＭＣＵの製作方法のフローチャートである。

【図7B】本発明の具体的な実施例に係るＭＣＵの製作方法のフローチャートである。

【図7C】本発明の具体的な実施例に係るＭＣＵの製作方法のフローチャートである。

【図7D】本発明の具体的な実施例に係るＭＣＵの製作方法のフローチャートである。

【発明を実施するための形態】

【0015】

以下に図面と具体的な実施例を組み合わせて本発明の技術案をさらに詳しく説明する。以下の説明により、本発明の利点及び特徴は、より明らかになる。なお、図面はいずれも非常に簡略化された形態を使用し且ついずれも非正確な割合を使用しており、本発明の実施例の目的を容易かつ明確に補助的に説明するためのものだけである。同様に、本明細書に記載される方法が一連のステップを含み、かつ本明細書に示されるこれらのステップの順序が必ずしもこれらのステップを実行できる唯一の順序ではなく、かついくつかの前記ステップが省略されてもよく、及び／又は本明細書に記載されていない他のいくつかのステップがこの方法に追加されてもよい。ある図面の部材が他の図面の部材と同じである場合、これらの部材は、すべての図面から容易に識別できるが、図面の説明をより明確にするために、本明細書ではすべての同じ部材の符号を各図にマーキングすることない。また、本明細書での「直接電気的接続」という用語は、ベアチップと中央処理装置（又はロジックコントローラ）の間に他の機能デバイスがなく、相互接続構造、パッド、再配線構造などの電線に属する構造のみを介して接続することを示し、「間接的電気的接続」とは、ベアチップと中央処理装置（又はロジックコントローラ）の間に相互接続構造、パッド、再配線構造などの電線に属する構造に加えて、別のデバイスがあり、即ち、ベアチップがまず電線に属する構造を介して前記別のデバイスに接続され、前記別のデバイスが電線に属する構造を介して中央処理装置（又はロジックコントローラ）に接続されることを示す。

【0016】

図２を参照すると、本発明の一実施例に係るマイクロコントローラは、キャリア４１、ロジック制御基板２１、１つの指令集合メモリベアチップ３１、及び非記憶機能を有する非メモリベアチップ３２を含む。指令集合メモリベアチップ３１と非メモリベアチップ３２は、ロジック制御基板２１上に並べて設けられ、即ち横方向に配列され、指令集合メモリベアチップ３１と非メモリベアチップ３２の両者の間にギャップがあり得る。本明細書における「横方向」とは、ロジック制御基板２１の厚み方向に垂直な方向を指し、本明細書における「横方向に配列される」とは、ロジック制御基板２１の板状面に延在して配列されることを指す。前記ロジック制御基板２１は、半導体デバイス層２２と、前記半導体デバイス層２２上に形成された相互接続誘電体層２４とを含み、前記半導体デバイス層２２には、１つの中央処理装置２３ａと１つのロジックコントローラ２３ｂが形成され、前記中央処理装置２３ａとロジックコントローラ２３ｂの制御機能が異なり、前記相互接続誘電体層２４には、前記中央処理装置２３ａと前記ロジックコントローラ２３ｂをそれぞれ外部に引き出するための電気的相互接続２５ａ、２５ｂが形成される。前記指令集合メモリベアチップ３１は、前記中央処理装置の指令のアクセスに使用され、前記非メモリベアチップ３２は、記憶機能を有していない（又は非記憶機能を有している）ベアチップであり、例えば、前記非記憶メモリベアチップは、前記マイクロコントローラの制御機能以外の基本機能又は前記マイクロコントローラに必要な拡張機能を実現することができ、前記基本機能は、指示機能、無線周波数通信機能、アナログ－デジタル変換機能、カウント機能、デジタル－アナログ変換機能などであり、前記拡張機能は、例えば、様々なセンサー機能である。

【0017】

この実施例では、指令集合メモリベアチップ３１と非メモリベアチップ３２は、前記相互接続誘電体層２４上に並べて垂直に溶接され、かつ前記指令集合メモリベアチップ３１は、前記相互接続誘電体層２４の上面での前記中央処理装置２３ａの投影との重畳領域（図示せず）を有し、前記指令集合メモリベアチップ３１と前記中央処理装置２３ａは、前記重畳領域の前記相互接続誘電体層２４における電気的相互接続構造２５ａを介して垂直に電気的に接続されている。前記非メモリベアチップ３２は、前記重畳領域以外の前記相互接続誘電体層２４における電気的相互接続構造２５ｂを介してロジックコントローラ２３ｂに電気的に接続されている。

【0018】

前記指令集合メモリベアチップ３１は、ＳＲＡＭベアチップ、ＤＲＡＭベアチップ、フラッシュベアチップ、ＥＥＰＭＯベアチップ、ＳＤメモリチップベアチップ又はＭＭＣメモリチップベアチップであってもよい。ここで、ＭＭＣメモリチップは、一般的にマルチメディアメモリチップ（又はマルチメディアメモリカード）、即ち小型（２４ｘ３２又は１８ｘ１．４ｍｍ）の消去可能なソリッドステートメモリチップを指し、そのフルネームがマルチメディアカード（Ｍｕｌｔｉ－Ｍｅｄｉａ Ｃａｒｄ）であり、特に携帯電話、デジタルイメージ及び他の携帯端末に応用され、持ち運びに便利で、信頼性が高く、軽量な標準データキャリアは６４万ページの本の情報量に相当する最大１ＧＢの情報資料を保存でき、読み取り専用アプリケーションの場合、ＭＭＣメモリチップは、一般的にＲＯＭ又はフラッシュメモリテクノロジで製造され、読み取りと書き込みの両方を兼ねるアプリケーションの場合、ＭＭＣメモリチップは、フラッシュメモリテクノロジで製造され、ＳＤメモリチップは、パナソニック会社、東芝会社とサンディスク（ＳａｎＤｉｓｋ）社が共同で発売したメモリチップである。

【0019】

前記非メモリベアチップ３２は、チップ（即ちベアチップ）の形態で実現される従来のマイクロコントローラ内のロジック制御部を除いた基本部であってもよく、前記非メモリベアチップ３２は、無線周波数通信チップベアチップ、アナログ－デジタルコンバータベアチップ、デジタル－アナログコンバータベアチップ又はカウンタであってもよく、前記無線周波数通信チップベアチップは、例えば、近距離通信（ＮＦＣ）チップベアチップ、ブルートゥース（Ｂｌｕｅｔｏｏｔｈ／登録商標）チップベアチップ、Ｗｉ－Ｆｉチップベアチップ、無線周波数識別チップベアチップ（ＲＦＩＤ）などであり、前記アナログ－デジタルコンバータベアチップは、アナログ信号を処理するために使用される。前記非メモリベアチップ３２はさらにＭＣＵの基本部に対して機能拡張を実現するベアチップであってもよく、例えば、様々なＭＥＭＳセンサーベアチップ又はＭＥＭＳプロセス以外のプロセスによって製造されたセンサーベアチップである。前記ＭＥＭＳセンサーベアチップは、ジャイロスコープ、加速度計、慣性センサー、圧力センサー、流量センサー、変位センサー、電界センサー、電界強度センサー、電流センサー、磁束センサー、磁界強度センサー、温度センサー、熱流センサー、熱伝導率センサー、光変調器、音響センサー、ガスセンサー、湿度センサー、イオンセンサー、バイオセンサーなどのセンサーに対応するベアチップである。

【0020】

ロジック制御基板２１は、相互接続誘電体層２４における電気的相互接続構造を介してその相互接続誘電体層２４上に溶接された各ベアチップの動作を駆動するための制御回路を設けるために使用される。ロジック制御基板２１の半導体デバイス層２２は、汎用の半導体デバイス製造プロセスにより基板ウェーハ（図示せず、例えばシリコンウェーハ）上に中央処理装置２３ａ及びロジックコントローラ２３ｂを製造することで形成されてもよく、即ちＣＭＯＳプロセスによりこの基板ウェーハ上に中央処理装置２３ａ及びロジックコントローラ２３ｂを製造することで形成されてもよい。中央処理装置２３ａ及びロジックコントローラ２３ｂの構造は、いずれもＣＭＯＳ回路構造であり、中央処理装置２３ａ及びロジックコントローラ２３ｂは、基板ウェーハに埋め込まれた部分と、基板ウェーハの上面から突出した部分とを含み得る。したがって、半導体デバイス層は、中央処理装置２３ａ、ロジックコントローラ２３ｂ及び基板ウェーハを含む。前記基板ウェーハの材料は、シリコン、シリコンオンインシュレータ（ＳＯＩ）又はガラスなどの基板材料、又はプロセスのニーズに適しているか、又は半導体プロセス処理又は統合を容易に実行する他の基板材料を含むことができ、また、ゲルマニウム、シリコンゲルマニウム、炭化ケイ素、ガリウムヒ素、インジウムガリウム又は他のＩＩＩ、Ｖ基化合物などの半導体材料を含むこともでき、前記半導体デバイス層は、基板ウェーハを保護するためのいくつかの材料、ゲート誘電体層及び／又はゲート側壁を形成するための誘電体材料をさらに含むことができる。半導体デバイス層２２にはそれぞれ中央処理装置２３ａ内の任意の２つの隣接するＭＯＳトランジスタを分離したり、ロジックコントローラ２３ｂ内の任意の２つの隣接するＭＯＳトランジスタを分離したり、中央処理装置２３ａとロジックコントローラ２３ｂを分離したりするための分離機構が形成されてもよい。前記ロジックコントローラ２３ｂは、ロジックインターフェース（Ｄｅｂｕｇ）モジュール、ウォッチドッグ（ｗａｔｃｈｄｏｇ）又はタイマー（ｔｉｍｅｒ）であってもよく、前記ロジックインターフェースモジュールは、前記マイクロコントローラのデバッグ、テスト又は検出を実現するために使用され、前記ロジックインターフェースモジュールは、ＪＴＡＧ、ＳＷＤ又はＳＰＤインターフェイスであってもよく、ここで、ＪＴＡＧ（共同テストアクショングループ：Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）プロトコルは、主にチップ内部テストに使用される国際標準テストプロトコル（ＩＥＥＥ １１４９．１との互換性がある）であり、標準のＪＴＡＧインターフェイスには通常、２０ピンがあり、ＴＭＳ、ＴＣＫ、ＴＤＩ、ＴＤＯの４本のワイヤに接続され、これらはそれぞれモード選択、クロック、データ入力及びデータ出力ラインである。ＳＷＤ（シリアルワイヤデバッグ：Ｓｅｒｉａｌ Ｗｉｒｅ Ｄｅｂｕｇ）インターフェースは、ＪＴＡＧインターフェースとは異なるデバッグインターフェースであり、４つ又は５つのピンのみを必要とするため、構造が単純である。ＳＰＤ（シリアルプレゼンス検出：Ｓｅｒｉａｌ Ｐｒｅｓｅｎｃｅ Ｄｅｔｅｃｔ）インターフェイスは、８ピンのＳＯＩＣパッケージ（３ｍｍ＊４ｍｍ）２５６バイトのＥＥＰＲＯＭ（電気的消去可能なプログラム可能読み取り専用メモリ：Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）モジュールであり、メモリチップの速度、容量、電圧、行及び列アドレス帯域幅などのパラメータ情報を記録しており、メモリチップを識別するための重要なマークである。ウォッチドッグは、マイクロコントローラプログラムの実行状態を監視するための専門のロジックモジュールであり、マイクロコントローラの動作が外部電磁界の影響を受けることが多いため、プログラムが暴走して無限ループに陥り、プログラムの通常の実行が中断され、マイクロコントローラによって制御されたシステムが動作を継続できなくなり、システム全体が停滞状態に陥り、予測できない結果が発生し、そのため、マイクロコントローラの動作状態をリアルタイムで監視することを考慮して、「ウォッチドッグ」が作成される。

【0021】

ロジック制御基板２１の相互接続誘電体層２４は、汎用のバックエンド金属相互接続プロセスにより形成されてもよく、相互接続誘電体層２４は、半導体デバイス層２２上に覆われ、単層構造又は多層構造であってもよく、その材料が酸化シリコン、窒化シリコン、炭化シリコン、酸窒化シリコン、低Ｋ誘電体（誘電定数が３．９未満）などの絶縁材料の少なくとも１つを含むことができ、相互接続誘電体層２４は、電気的相互接続構造内の隣接する導電性接触プラグと隣接する金属相互接続配線との間の分離を実現するために使用される。相互接続誘電体層２４には電気的相互接続構造２５ａ、２５ｂ、２５ｃが形成され、各前記電気的相互接続構造は、多層金属相互接続配線（図示せず）及び隣接する２つの層の金属相互接続配線の間に位置する導電性接触プラグ（図示せず）を含むことができる。ここで、電気的相互接続構造２５ａは、指令集合メモリベアチップ３１と中央処理装置２３ａとの間の電気的接続を実現するために使用され、電気的相互接続構造２５ｂは、ロジックコントローラ２３ｂと非メモリベアチップ３２との間の電気的接続を実現するために使用され、中央処理装置２３ａはこの実施例のマイクロプロセッサのコアであり、ロジックコントローラ２３ｂは中央処理装置２３ａの制御下で非メモリベアチップ３２を制御する必要があり、相互接続誘電体層２４における電気的相互接続構造２５ｃは、ロジックコントローラ２３ｂと中央処理装置２３ａを電気的に接続するために使用される。好ましくは、前記相互接続誘電体層２４には必要な各種のパッシブデバイスが形成され、前記パッシブデバイスは、例えば抵抗器、コンデンサ、インダクタなどであり、これにより、これらのパッシブデバイスの製造と各電気相互構造の製造を両立させて、プロセスを簡略化し、製造コストを低減させることができる。本発明の他の実施例では、相互接続誘電体層２４に形成された電気的相互接続構造はいずれも導電性接触プラグであり得る。この実施例では、相互接続誘電体層２４の半導体デバイス層２２から離れた面をロジック制御基板２１の第１面（又は正面と呼ばれる）とし、半導体デバイス層２２の相互接続誘電体層２４から離れた面をロジック制御基板２１の第２面（又は裏面と呼ばれる）とすることができる。電気的相互接続構造２５ａ、２５ｂの相互接続誘電体層２４の上面によって露出された部分は、指令集合メモリベアチップ３１と非メモリベアチップ３２と溶接するための溶接ポイントとして使用される。

【0022】

指令集合メモリベアチップ３１と非メモリベアチップ３２には、それぞれ前記相互接続誘電体層２４上の溶接ポイントに対応する溶接ポイント（図示せず、又は接触パッドと呼ばれ、当該パッドがベアチップと中央処理装置又はロジックコントローラの間に信号を伝達するために使用されてもよい）が設けられてもよく、指令集合メモリベアチップ３１と非メモリベアチップ３２の溶接ポイントと前記相互接続誘電体層２４上の溶接ポイント（即ち、電気的相互接続構造２５ａ、２５ｂの相互接続誘電体層２４によって露出された部分、例えば導電性接触プラグの上部又は１つの相互接続線セグメントの上部）は、相互に位置合わせされ、電気めっき溶接によって垂直に溶接されて、指令集合メモリベアチップ３１と中央処理装置２３ａとの間の電気的接続、及び非メモリベアチップ３２とロジックコントローラ２３ｂとの間の電気的接続を実現する。この実施例では、接合方位の観点から、指令集合メモリベアチップ３１は、中央処理装置２３ａに位置合わせされ、指令集合メモリベアチップ３１の溶接ポイントは、前記中央処理装置２３ａの真上にある前記相互接続誘電体層２４における電気的相互接続構造２５ａに位置合わせされて電気的に接続されて、それに応じて、指令メモリエアコア３１と中央処理装置２３ａは、垂直に電気的に接続され、中央処理装置２３ａによる指令メモリベアチップ３１への指令のアクセスを実現し、このとき、指令集合メモリベアチップ３１と中央処理装置２３ａとを接続するための電気的相互接続構造２５ａの有効長は、指令集合メモリベアチップ３１と中央処理装置２３ａとの間の垂直距離であり、これにより、指令集合メモリベアチップ３１と中央処理装置２３ａとの間の電気的接続経路の最短の長さが実現され、中央処理装置２３ａが指令集合メモリベアチップ３１に縮小指令のアクセスを実行できることを確保するとともに、中央処理装置の２３ａによる縮小指令のアクセスの速度をさらに向上させることができる。非メモリベアチップ３２は、ロジックコントローラ２３ｂに位置合わせされ、非メモリペアコア３２の溶接ポイントは、ロジックコントローラ２３ｂの真上にある前記相互接続誘電体層２４における電気的相互接続構造２５ｂに位置合わせして電気的に接続され、それに応じて非メモリベアチップ３２とロジックコントローラ２３ｂを垂直に電気的に接続し、ロジックコントローラ２３ｂによる非メモリベアチップ３２の制御を実現し、同時にロジックコントローラ２３ｂと非メモリベアチップ３２との間の電気的接続回路の最短の長さを実現することができ、非メモリベアチップ３２に対するロジックコントローラ２３ｂの制御速度を上げることに有利である。なおた、指令集合メモリベアチップ３１と中央処理装置２３ａとの相対位置は、完全な位置合わせに限定されず、即ち相互接続誘電体層２４の上面での指令集合メモリベアチップ３１と中央処理装置２３ａの投影領域は、１つの投影領域が別の投影領域に完全に含まれることに限定されないことが理解すべきであり、本発明の他の実施例では、前記指令集合メモリベアチップ３１は、前記相互接続誘電体層２４の上面での前記中央処理装置２３ａの投影との重畳領域を有し、かつ前記指令集合メモリベアチップ３１と前記中央処理装置２３を電気的に接続するための電気的相互接続構造２５ａが前記重畳領域内に位置する限り、従来技術に対して、指令集合メモリベアチップ３１と中央処理装置２３ａとの間の電気的接続経路の長さを短縮させ、前記中央処理装置２３ａの縮小指令のアクセス速度を向上させることができる。

【0023】

この実施例では、ロジック制御基板２１の支持力を高め、その反りを防止するために、前記マイクロコントローラでは、ロジック制御基板２１の裏面にキャリア４１が結合されている。前記キャリア４１は、半導体、ガラス、セラミックなどの当業者に知られている任意の適切なキャリア材料であってもよく、前記キャリア４１をロジック制御基板２１の第２の面に結合させる場合、一時的結合又は接合などの任意の適切な結合方式を使用することができ、接合に使用される材料は、例えば、ベアチップアタッチフィルム（ＤＡＦ：ｄｉｅ ａｔｔａｃｈ ｆｉｌｍ）、ドライフィルム（ｄｒｙ ｆｉｌｍ）又はフォトレジストなどである。

【0024】

図３を参照すると、本発明のいくつかの実施例では、リソースをさらに効果的に利用し、製品の集積度を向上させるために、前記キャリア４１には、いくつかのバックイン型機能デバイス４２、例えば、バックイン型光電センサー（血圧測定用など）及び／又はバックイン型イメージセンサー（裏面画像の収集に使用され、指紋センサーなどを含む）が形成され得る。本発明のいくつかの実施例では、ロジック制御基板２１自体の機械的性能が良好であり、それ自体が指令集合メモリベアチップ３１と非メモリベアチップ３２を十分に支持する場合、図４に示すように、キャリア４１を省略することができることを理解すべきである。

【0025】

上記の各実施例では、指令集合メモリベアチップ３１によって形成されたレベル１のメモリのみがあり、かつ非メモリベアチップ３２が１つだけであるが、本発明の技術案は、これに限定されず、本発明の他の実施例では、マルチレベルのストレージアーキテクチャ及びより多くの機能との互換性を実現するために、ロジック制御基板２１には複数（数が２以上）のメモリベアチップ（指令集合メモリベアチップを含む）及び複数（数が２つ以上）の非メモリベアチップが垂直に溶接され得る。

【0026】

本発明の一実施例では、前記マイクロコントローラには複数のメモリベアチップ（図５に示す３１ａ～３１ｂ）、複数の非メモリベアチップ（図５に示す３２ａ～３１ｂ）が）及び非メモリベアチップに対応する複数のロジックコントローラ（図５に示す２３ｂ～２３ｃ）が設けられている場合、すべてのメモリベアチップ（図５に示す３１ａ～３１ｂ）とすべての非メモリベアチップ（図５に示す３２ａ～３２ｂ）は、いずれもロジック制御基板上に並べて設けられ、つまり、すべてのメモリベアチップ（図５に示す３１ａ～３１ｂ）とすべての非メモリベアチップ（図５に示す３２ａ～３２ｂ）は、ロジック制御基板上に横方向に分布する。そして、すべての前記メモリベアチップは、レベル１のメモリベアチップ及びレベル１以下のメモリベアチップを含み、前記レベル１のメモリベアチップは、パッドを介して前記相互接続誘電体層２４における対応する電気的相互接続構造に電気的に接続されて、前記中央処理装置２３ａに電気的に接続され、前記レベル１のメモリベアチップは、指令集合メモリベアチップ３１ａを含み、前記指令集合メモリベアチップは、前記相互接続誘電体層に直接垂直に溶接されかつ前記中央処理装置に最も近く、前記中央処理装置２３ａによる指令のアクセスに使用され、かつ前記指令集合メモリベアチップは、前記相互接続誘電体層の上面での前記中央処理装置の投影との重畳領域を有し、前記指令集合メモリベアチップと前記中央処理装置は、前記重畳領域の前記相互接続誘電体層における電気的相互接続構造を介して垂直に電気的に接続されている。前記レベル１以下のメモリベアチップは、垂直溶接により、前記相互接続誘電体層に形成されかつ指令集合メモリベアチップ又はロジックコントローラに電気的に接続された電気的相互接続構造（図示せず）に電気的に接続されて、前記中央処理装置を間接的かつ電気的に接続することができ、又は、前記相互接続誘電体層の外に形成されたリード線（図示せず、溶接ワイヤー又は再配線構造）を介して前記相互接続誘電体層の上に前記指令集合メモリベアチップに順次電気的に接続されて、前記中央処理装置に間接的かつ電気的に接続されてもよく、又は、前記レベル１以下のメモリベアチップは、垂直溶接により、前記相互接続誘電体層に形成され且つ前記中央処理装置の対応する電気的相互接続構造（図示せず）に電気的に接続されて、前記中央処理装置に直接電気的に接続されて、マルチレベルのメモリを構成することができる。各非メモリベアチップ（例えば図５に示す３２ａ～３２ｃ）は、前記相互接続誘電体層に直接垂直に溶接され、相互接続誘電体層における対応する電気的相互接続構造を介して対応するロジックコントローラに接続され、非メモリベアチップの動作を制御するために使用され、ここで、複数の非メモリベアチップは、同時に１つのロジックコントローラに接続されてもよい。好ましくは、対応する非メモリベアチップは、前記相互接続誘電体層の上面での前記ロジックコントローラの投影との重畳領域を有し、前記非メモリベアチップと前記ロジックコントローラは、前記重畳領域の前記相互接続誘電体層における電気的相互接続構造を介して垂直に電気的に接続されて、この非メモリベアチップに対する前記ロジックコントローラの制御速度を向上させる。好ましくは、前記ロジック制御基板上に垂直に溶接されたすべてのベアチップは、最適化されたチップ配列レイアウトを有することができ、このチップ配列レイアウトでは、残りのメモリベアチップは、中央処理装置よりも対応するロジックコントローラに近くすることができ、これは、相互接続誘電体層の配線の最適化、ロジック制御基板の面積利用率の向上、及びロジックコントローラによる前記残りのメモリベアチップへのデータの直接記憶及び読み取りの速度の向上に有利である。具体的には、図５を参照すると、図５の例における前記マイクロコントローラは、２つのメモリベアチップ（指令集合メモリベアチップ３１ａとレベル２のメモリベアチップ３１ｂ）、３つの非メモリベアチップ３２ａ、３２ｂ、３２ｃ、１つの中央処理装置２３ａ、２つのロジックコントローラ２３ｂ、２３ｃ、指令集合メモリベアチップ３１ａ、レベル１以下のメモリベアチップ３１ｂ、非メモリベアチップ３２ａ、３２ｂ、３２ｃは、いずれも相互接続誘電体層２４に垂直に並べて溶接され、かつ指令集合メモリベアチップ３１ａは、レベル１のメモリベアチップとして機能し、前記レベル２のメモリベアチップ３１ｂは、前記相互接続誘電体層２４の外に形成されたリード線（再配線構造又は溶接ワイヤーであってもよい）を介して前記指令集合メモリベアチップ３１ａに電気的に接続されて、中央処理装置２３ａに間接的かつ電気的に接続され、前記指令集合メモリベアチップ３１ａは、前記中央処理装置２３ａに最も近く、前記相互接続誘電体層２４の上面での前記中央処理装置２３ａとの投影との重畳領域を有し、前記指令集合メモリベアチップ３１ａと前記中央処理装置２３ａは、前記重畳領域の前記相互接続誘電体層２４における電気的相互接続構造２５ａを介して垂直に電気的に接続される。これにより、中央処理装置２３ａに電気的に接続されたレベル２のメモリが構成され、かつ指令集合メモリベアチップ３１ａと中央処理装置２３ａとの間の電気的接続経路が最短になり、前記指令集合メモリベアチップ３１ａのアクセス速度はレベル２のメモリベアチップ３１ｂのアクセス速度よりも速いが、記憶容量は前記レベル２のメモリベアチップ３１ｂの記憶容量よりも小さくすることができ、中央処理装置２３ａの縮小指令は、指令集合メモリベアチップ３１ａに直接記憶されてもよく、残りのデータ及び指令は、指令集合メモリベアチップ３１ａを介して前記レベル２のメモリベアチップ３１ｂに伝送されて記憶され得る。非メモリベアチップ３２ａ、３２ｂはいずれも前記相互接続誘電体層２４の上面での前記ロジックコントローラ２３ｂの投影との重畳領域を有し、前記非メモリベアチップ３２ａ、３２ｂと前記ロジックコントローラ２３ｂは、前記重畳領域の前記相互接続誘電体層２４における電気的相互接続構造２５ｂを介して垂直に電気的に接続される。非メモリベアチップ３２ｃは、前記相互接続誘電体層２４の上面での前記ロジックコントローラ２３ｃの投影との重畳領域を有し、前記非メモリベアチップ３２と前記ロジックコントローラ２３ｃは、前記重畳領域の前記相互接続誘電体層２４における電気的相互接続構造２５ｂを介して垂直に電気的に接続される。

【0027】

本発明の別の実施例では、前記マイクロコントローラに複数のメモリベアチップ（図６に示す３１ａ～３１ｂ）、複数の非メモリベアチップ（図６に示す３２ａ～３２ｃ）、及び非メモリベアチップに対応する複数のロジックコントローラ（図６に示す２３ｂ～２３ｃ）が設けられている場合、すべてのメモリベアチップ（図６に示す３１ａ～３１ｂ）は、積み重ねられてもよく、最下層のメモリベアチップ（即ち指令レベルのメモリベアチップ）を介してロジック制御基板上に垂直に溶接され、すべての非メモリベアチップ（図６に示す３２ａ～３２ｃ）は、ロジック制御基板に垂直に並べて溶接されてもよく、つまり、すべての非メモリベアチップ（図６に示す３２ａ～３２ｃ）は、ロジック制御基板上に横方向に分布し、好ましくは、メモリベアチップの積み重ね構造とすべての非メモリベアチップがロジック制御基板上に最適化された配列レイアウトを有し、それによって相互接続誘電体層における配線最適化及びロジック制御基板の面積利用率の向上に有利である。そして、すべての前記メモリベアチップの積み重ね構造では、最下層にあるメモリベアチップは、指令集合メモリベアチップであり、前記相互接続誘電体層に直接垂直に溶接されかつ前記中央処理装置に最も近く（図６に示す３１ａ）、前記中央処理装置による指令のアクセスに使用され、前記指令集合メモリベアチップは、前記相互接続誘電体層の上面での前記中央処理装置の投影との重畳領域を有し、前記指令集合メモリベアチップと前記中央処理装置は、前記重畳領域の前記相互接続誘電体層における電気的相互接続構造を介して垂直に電気的に接続されている。前記指令集合メモリベアチップは、前記マイクロコントローラのレベル１のメモリであり、残りのメモリベアチップ（図６に示す３１ｂ）のレベルはいずれも前記指令集合メモリベアチップのレベルよりも低く、レベル１以下のメモリベアチップであり、かつ前記レベル１以下のメモリベアチップは、前記相互接続誘電体層の外に形成されたリード線（図示せず、溶接ワイヤー又は再配線構造であってもよい）又はパッド又はシリコン穴あき構造を介して前記指令集合メモリベアチップに順次電気的に接続されてもよく、又は前記相互接続誘電体層の外に形成されたリード線（図示せず、溶接ワイヤー又は再配線構造であってもよい）を介して対応するロジックコントローラに電気的に接続されて、前記中央処理装置に間接的かつ電気的に接続されてもよく、又は前記レベル１以下のメモリベアチップは、前記相互接続誘電体層の外に形成されたリード線（図示せず、溶接ワイヤー又は再配線構造であってもよい）を介して前記相互接続誘電体層における前記中央処理装置に電気的に接続された、対応する電気的相互接続構造（図示せず）に電気的に接続されて、前記中央処理装置に直接電気的に接続され、さらにマルチレベルのメモリを構成することができる。各非メモリベアチップ（図６に示す３２ａ～３２ｃ）は、パッドを介して前記相互接続誘電体層に直接垂直に溶接され、相互接続誘電体層における対応する電気的相互接続構造に電気的に接続されて、対応するロジックコントローラに電気的に接続され、ここで、複数の非メモリベアチップは、１つのロジックコントローラに同時に接続されてもよい。好ましくは、対応する非メモリベアチップは、前記相互接続誘電体層の上面での前記ロジックコントローラの投影との重畳領域を有し、前記非メモリベアチップと前記ロジックコントローラは、前記重畳領域の前記相互接続誘電体層における電気的相互接続構造を介して垂直に電気的に接続されて、この非メモリベアチップに対する前記ロジックコントローラの制御速度を向上させる。具体的には、図６を参照すると、図６の例におけるマイクロコントローラは、２つのメモリベアチップ（指令集合メモリベアチップ３１ａとレベル２のメモリベアチップ３１ｂを指す）、３つの非メモリベアチップ３２ａ、３２ｂ、３２ｃ、１つの中央処理装置２３ａ、２つのロジックコントローラ２３ｂ、２３ｃ、非メモリベアチップ３２ａ、３２ｂ、３２ｃは、いずれも相互接続誘電体層２４に垂直に並べて溶接され、指令集合メモリベアチップ３１ａは、レベル１のメモリとして機能し、前記レベル２のメモリベアチップ３１ｂは、前記指令集合メモリベアチップ３１ａに垂直に積み重ねられ、シリコン穴あき構造（図示せず）を介して前記指令メモリベコア３１ａに電気的に接続されて中央処理装置２３ａに間接的かつ電気的に接続され、前記指令集合メモリベアチップ３１ａは、前記中央処理装置２３ａに最も近く、前記相互接続誘電体層２４の上面での前記中央処理装置２３ａの投影との重畳領域を有し、前記指令集合メモリベアチップ３１ａと前記中央処理装置２３ａは、パッドを介して前記重畳領域の前記相互接続誘電体層２４における電気的相互接続構造２５ａに溶接される。これにより、中央処理装置２３ａのレベル２のメモリが構成され、前記指令集合メモリベアチップ３１ａと中央処理装置２３ａとの間の電気的接続経路が非常に短く、そのアクセスの速度が非常に速く、その記憶容量が前記他のメモリベアチップ３１ｂの記憶容量よりも小さく、中央処理装置２３ａの縮小指令は、指令集合メモリベアチップ３１ａに直接記憶されてもよく、残りのデータと指令は、指令集合メモリベアチップ３１ａを介して前記他のメモリベアチップ３１に伝達されて記憶されてもよい。非メモリベアチップ３２ａ、３２ｂはいずれも前記相互接続誘電体層２４の上面での前記ロジックコントローラ２３ｂの投影との重畳領域を有し、前記非メモリベアチップ３２ａ、３２ｂと前記ロジックコントローラ２３ｂは、前記重畳領域の前記相互接続誘電体層２４における電気的相互接続構造２５ｂを介して垂直に電気的接続される。非メモリベアチップ３２ｃは、前記相互接続誘電体層２４の上面での前記ロジックコントローラ２３ｃの投影との重畳領域を有し、前記非メモリベアチップ３２と前記ロジックコントローラ２３ｃは、前記重畳領域の前記相互接続誘電体層２４における電気的相互接続構造２５ｂを介して垂直に電気的に接続される。

【0028】

本発明の他の実施例では、マイクロコントローラに複数の非メモリベアチップが設けられている場合、非メモリベアチップの一部又は全ては、ロジック制御基板の相互接続誘電体層上に垂直に積み重ねられてもよく、集積回路デバイス全体のサイズをさらに縮小し、集積度を向上することに有利である。

【0029】

上記の各ベアチップがロジック制御基板上に設けられている時に、あるベアチップとそれに接続されているデバイスとの間の電気的接続経路の長さを制御する必要がない場合、ベアチップレイアウトを最適化し、ロジック制御基板の面積を合理的に利用して必要なマイクロコントローラの機能及び性能を達成することができる限り、このベアチップ及び対応するベアチップ又は中央処理装置又はロジックコントローラとの電気的接続を実現できる任意の方式はいずれも本発明に使用され得ることが理解すべきである。例えば、本発明の一実施例では、レベル１のメモリベアチップは、前記ロジック制御基板に接合され、前記レベル１のメモリベアチップには第１プラグ（図示せず）があり、前記レベル１のメモリベアチップの上面には第１再配線（図示せず）が形成され、前記第１プラグに電気的に接続され、前記第１プラグは、前記相互接続誘電体層における電気的相互接続構造を介して前記中央処理装置に電気的に接続され、及び／又は、前記レベル１のメモリベアチップの下面又は前記相互接続誘電体層には第２再配線（図示せず）が形成され、前記第２再配線は、前記第１プラグに電気的に接続され、前記相互接続誘電体層における電気的相互接続構造を介して前記中央処理装置に電気的に接続される。本発明の別の実施例では、前記レベル１のメモリベアチップは、前記ロジック制御基板に接合され、前記ロジック制御基板には第２プラグ（図示せず）があり、前記第２プラグは前記レベル１のメモリベアチップ、前記中央処理装置に電気的に接続され、又は、前記ロジック制御基板には第２プラグ（図示せず）があり、前記ロジック制御基板の上面には第３再配線が形成され、前記第２プラグに電気的に接続され、前記第３再配線は、前記レベル１のメモリベアチップ、前記中央処理装置に電気的に接続され、及び／又は、前記ロジック制御基板の下面には第４再配線（図示せず）が形成され、前記第２プラグに電気的に接続され、前記第２プラグは、前記レベル１のメモリベアチップ、前記中央処理装置に電気的に接続される。本発明の一実施例では、レベル１以下のメモリベアチップがありかつ前記レベル１以下のメモリベアチップとレベル１のメモリベアチップがロジック制御基板に並べて分布している場合、これらのレベル１以下のメモリベアチップは、レベル１のメモリベアチップと同じ方式でロジック制御基板に接続されてもよく、例えば、前記レベル１のメモリベアチップと前記レベル１以下のメモリベアチップはいずれも前記ロジック制御基板に接合され、前記レベル１のメモリベアチップには第１プラグ（図示せず）があり、前記レベル１以下のメモリベアチップには第３プラグ（図示せず）があり、前記レベル１のメモリベアチップと前記レベル１以下のメモリベアチップの上面には第１再配線（図示せず）が形成され、前記第１再配線は、前記第１プラグと前記第３プラグに電気的に接続され、前記第１プラグは、前記相互接続誘電体層における電気的相互接続構造を介して前記中央処理装置に電気的に接続され、前記第３プラグは、前記相互接続誘電体層における電気的相互接続構造を介して前記中央処理装置又はロジックコントローラに電気的に接続され、又は前記第１再配線と前記第１プラグを介して前記レベル１のメモリベアチップに電気的に接続され、及び／又は、前記レベル１のメモリベアチップの下面と前記レベル１以下のメモリベアチップの下面には第２再配線（図示せず）が形成され、又は前記相互接続誘電体層には第２再配線が形成され、前記第２再配線は、前記第１プラグと前記第３プラグに電気的に接続され、前記レベル１のメモリベアチップは、前記第２再配線を介して前記相互接続誘電体層における電気的相互接続構造に電気的に接続されて、前記中央処理装置に電気的に接続され、前記レベル１以下のメモリベアチップは、前記第２再配線を介して前記相互接続誘電体層における電気的相互接続構造に電気的に接続されて、前記中央処理装置又はロジックコントローラに電気的に接続され、又は、前記レベル１以下のメモリベアチップは、前記第３プラグ、前記第２再配線と前記第１プラグを介して前記レベル１のメモリベアチップに電気的に接続される。また、例えば、前記レベル１のメモリベアチップと前記レベル１以下のメモリベアチップはいずれも前記ロジック制御基板に接合され、前記ロジック制御基板には第２プラグ（図示せず）と第４プラグ（図示せず）があり、前記第２プラグは、前記レベル１のメモリベアチップ、前記中央処理装置に電気的に接続され、前記第４プラグは、前記レベル１以下のメモリベアチップ、前記中央処理装置に電気的に接続され、又は前記レベル１のメモリベアチップ、前記ロジックコントローラに電気的に接続され、又は、前記ロジック制御基板には第２プラグ（図示せず）と第４プラグ（図示せず）があり、前記ロジック制御基板の上面には第３再配線（図示せず）が形成され、前記第２プラグと第４プラグに電気的に接続され、前記レベル１のメモリベアチップは、前記第３再配線、第２プラグ及び相互接続誘電体層における電気的相互接続構造を介して前記中央処理装置に電気的に接続され、前記レベル１以下のメモリベアチップは、第３再配線、第４プラグ及び相互接続誘電体層における電気的相互接続構造を介して前記中央処理装置又はロジックコントローラに電気的に接続され、又は、前記レベル１のメモリベアチップは、前記第３再配線、第４プラグ及び第２プラグを介して前記レベル１のメモリベアチップに電気的に接続され、及び／又は、前記ロジック制御基板の下面には第４再配線（図示せず）が形成され、前記第２プラグと第４プラグに電気的に接続され、前記レベル１のメモリベアチップは、前記第２プラグと第４再配線を介して前記中央処理装置に電気的に接続され、前記レベル１以下のメモリベアチップは、前記第４プラグと第４再配線を介して前記中央処理装置又はロジックコントローラ又は前記レベル１のメモリベアチップに電気的に接続される。

【0030】

なお、非メモリベアチップとロジックコントローラとの間の電気的接続方式は、メモリベアチップと中央処理装置との間の電気的接続方式と同じであってもよく、２つの非メモリベアチップの間の電気的接続方式は、２つのメモリベアチップ間の電気的接続方式と同じであってもよく、したがって、非メモリベアチップとロジックコントローラとの間の電気的方式及び２つの非メモリベアチップとの間の電気的方式については、上記のメモリベアチップと中央処理装置の間の電気的接続方式及び２つのメモリベアチップ間の電気的接続方式についての説明を参照することができるため、ここで説明を省略する。

【0031】

上記の各実施例では、レベル１のメモリベアチップは、複数の指令集合メモリベアチップを含むことができ、指令集合メモリベアチップ以外のメモリベアチップ（例えば、データメモリベアチップ）を含むこともでき、各前記レベル１のメモリベアチップは、パッドを介して前記相互接続誘電体層における対応する電気的相互接続構造に電気的に接続されて前記中央処理装置に電気的に接続され、又は、前記レベル１のメモリベアチップは、再配線構造及びパッドを介して前記相互接続誘電体層における対応する電気的相互接続構造に電気的に接続されて前記中央処理装置に電気的に接続される。レベル１以下のメモリベアチップは、レベル２のメモリベアチップのみに限定されず、レベル３のメモリベアチップ、レベル４のメモリコアなどであってもよく、各レベルのメモリベアチップの数も１つだけに限定されず、２つ以上であってもよい。すべての前記メモリベアチップが前記ロジック制御基板に並べて分布している場合、前記レベル１以下のメモリベアチップは、前記レベル１のメモリベアチップに電気的に接続されて、前記レベル１のメモリベアチップを介して前記中央処理装置に間接的かつ電気的に接続されてもよく、又は、前記レベル１以下のメモリベアチップは、前記相互接続誘電体層における対応する電気的相互接続構造に電気的に接続されて、前記中央処理装置又はロジックコントローラに電気的に接続される。前記レベル１以下のメモリベアチップが前記レベル１のメモリベアチップに積み重ねられている場合、前記レベル１以下のメモリベアチップは、前記レベル１のメモリベアチップに電気的に接続され、前記レベル１のメモリベアチップは、前記中央処理装置に電気的に接続されている。

【0032】

上記の各実施例における複数のメモリベアチップは、同じ又は異なるタイプであってもよく、複数の非メモリベアチップは、異なるタイプであってもよく、又は異なる用途のベアチップとして表現されてもよく、複数のロジックコントローラは、異なる制御機能を有するもの（例えばロジックインターフェイスモジュール、ウォッチドッグ又はタイマー）であってもよく、これにより、マイクロコントローラの機能性を向上させることに役立つ。上記の複数のメモリベアチップの製造プロセスは、同じ、類似、又は完全に異なることができ、複数の非メモリベアチップの製造プロセスは、同じ、類似又は完全に異なることができ、例えば、その中の一部の非メモリベアチップがＭＥＭＳベアチップである場合、本分野で開示されているＭＥＭＳベアチップの製造プロセスにより、異なる半導体基板（例えばシリコンウェーハ）にジャイロスコープ、加速度計、慣性センサー、圧力センサー、流量センサー、変位センサー、電界センサー、電界強度センサー、電流センサー、磁束センサー、磁界強度センサー、温度センサー、熱流センサー、熱伝導率センサー、光変調器、音響センサー、ガスセンサー、湿度センサー、イオンセンサー、バイオセンサーなどのＭＥＭＳデバイスをそれぞれ製造し、次に独立したベアチップ結晶粒を分割して本実施例におけるこれらのＭＥＭＳデバイスベアチップとすることができる。他の非メモリベアチップは、様々な無線周波数通信チップベアチップ、アナログ－デジタルコンバータベアチップ、デジタル－アナログコンバータベアチップ、又はＭＥＭＳプロセス以外のプロセスにより製造されたセンサーベアチップであってもよく、無線周波数通信チップベアチップは、例えば、近距離通信（ＮＦＣ）チップベアチップ、ブルートゥース（Ｂｌｕｅｔｏｏｔｈ）チップベアチップ、Ｗｉ－Ｆｉチップベアチップ、無線周波数識別チップベアチップ（ＲＦＩＤ）などである。

【0033】

なお、本発明の一実施例のマイクロコントローラが複数のメモリベアチップを有する場合、少なくとも１つのレベル１のメモリベアチップは、指令レベルのメモリベアチップとして機能することができ、中央処理装置の指令を記憶するために使用されることが説明すべきであり、これらの指令集合メモリベアチップは、他のレベル１のメモリベアチップとレベル１以下のメモリベアチップと比べて、中央処理装置に最も近く、指令集合メモリベアチップ以外のメモリベアチップは、いずれもデータメモリとして機能することができ、関連データを記憶するために使用され、これにより、指令とデータの別々の記憶を実現することができ、指令とデータ伝送用のバスは、互いに独立しており、つまり、この実施例のマイクロコントローラは、ハーバード構造のＭＣＵの指令とデータのアクセス要件を満たすことができ、本発明の別の実施例のマイクロコントローラでは、指令集合メモリベアチップ又は他のレベル１のメモリベアチップが指令を記憶するだけでなく、データを記憶することができ、つまり、マイクロコントローラの指令とデータは、同一の記憶スペースに記憶されてもよく、指令とデータは、同じバスを共有し、つまり、この実施例のマイクロコントローラは、プリンストン構造のＭＣＵの指令とデータのアクセス要件を満たすことができる。

【0034】

図２から図６を参照すると、上記の各実施例のマイクロコントローラは、プラスチックパッケージ層（図示せず、図７Ｄの３４に示される）をさらに含み、前記プラスチックパッケージ層は、前記ロジック制御基板２１、各前記メモリベアチップ及び各前記非メモリベアチップに覆われ、倫理制御基板２１に溶接された２つの隣接するベアチップの間に充填され、前記ロジック制御基板、各前記メモリベアチップと各前記非メモリベアチップを外部から損傷されないように保護し、各前記メモリベアチップと各前記非メモリベアチップを前記ロジック制御基板２１によりしっかりと固定させるために使用される。プラスチックパッケージ層は、ポリカーボネート、ポリエチレンテレフタレート、ポリエーテルスルホン、ポリフェニレンエーテル、ポリアミド、ポリエーテルイミド、メタクリル樹脂又は環状ポリオレフィン樹脂などの熱可塑性樹脂、及びエポキシ樹脂、フェノール樹脂、ポリウレタン樹脂、アクリル樹脂、ビニルエステル樹脂、イミド樹脂、ポリウレタン樹脂、尿素樹脂又はメラミン樹脂などの熱硬化性樹脂、又はポリスチレン、ポリアクリロニトリルなどの有機絶縁材料を含むことができ、プラスチックパッケージ層は、様々な添加剤（例えば硬化剤、改質剤、離型剤、サーモクロミック剤、難燃剤など）及び／又は充填材（例えばシリカ粉末）をさらに含むことができる。

【0035】

上記の各実施例のマイクロコントローラは、少なくとも上面が前記プラスチックパッケージ層によって露出されている複数のＩ／Ｏパッド３３をさらに含み、一部のＩ／Ｏパッド３３は、メモリベアチップの上面に形成され、前記メモリベアチップに電気的に接続され、別の部分の前記Ｉ／Ｏパッド３３は、前記非メモリベアチップの上面に形成され、前記非メモリベアチップに電気的に接続される。前記Ｉ／Ｏパッド３３は、対応するベアチップの信号を出力し、及び／又は対応するベアチップに必要な信号を入力するために使用される。各ベアチップがロジック制御基板２１に設けられる前に、その下面にロジック制御基板２１と溶接するためのいくつかのパッドを予め形成することもでき、これらのパッドは、溶接に使用されるだけでなく、中央処理装置又はロジックコントローラとこのベアチップとの間の入力／又は出力信号の伝達を実現するために使用される。

【0036】

本発明の一実施例は本発明の一実施例に記載されるマイクロコントローラの製造方法をさらに提供する。前記方法は、
下から上に順次積み重ねられた半導体デバイス層及び相互接続誘電体層を含み、前記半導体デバイス層には、中央処理装置と少なくとも１つのロジックコントローラが形成され、前記相互接続誘電体層には、前記中央処理装置と前記ロジックコントローラをそれぞれ外部に引き出すための電気的相互接続構造が形成されるロジック制御基板を提供するステップＳ１と、
少なくとも１つのメモリベアチップ及び非記憶機能を有する少なくとも１つの非メモリベアチップを提供し、すべての前記メモリベアチップを前記相互接続誘電体層上に並べて設け又は積み重ねて設け、すべての前記非メモリベアチップを前記相互接続誘電体層上に並べて設け又は積み重ねて設けるステップＳ２と、
電気的接続構造を形成し、前記電気的接続構造により、前記メモリベアチップと前記非メモリベアチップをそれぞれ前記相互接続誘電体層における対応する電気的相互接続構造に電気的に接続させ、それによって少なくとも１つの前記メモリベアチップを前記中央処理装置に電気的に接続させ、同時に前記非メモリベアチップを対応する前記ロジックコントローラに電気的に接続させるステップＳ３と、
前記ロジック制御基板、各前記メモリベアチップ及び各前記非メモリベアチップに覆われるプラスチックパッケージ層を形成するステップＳ４と、
少なくとも上面が前記プラスチックパッケージ層によって露出されている複数のＩ／Ｏパッドを形成し、一部のＩ／Ｏパッドが対応する前記メモリベアチップの上面に形成されて、前記メモリベアチップに電気的に接続され、別の部分の前記Ｉ／Ｏパッドが対応する前記非メモリベアチップの上面に形成されて、前記非メモリベアチップに電気的に接続されるステップＳ５とを含む。

【0037】

図７Ａと図７Ｂを参照すると、ステップＳ１で、前記ロジック制御基板を提供するステップは、次のステップを含む。

【0038】

まず、基板ウェーハ（図示せず）を提供し、前記基板ウェーハに前記中央処理装置２３ａと少なくとも１つの前記ロジックコントローラ２３ｂとを形成して、中央処理装置２３ａと、ロジックコントローラ２３ｂと、基板ウェーハとを含む半導体デバイス層２２を形成するステップを含み、本実施例の前記基板ウェーハは、例えばシリコン基板、シリコンオンインシュレータ（ＳＯＩ）基板、ガラス基板、又はゲルマニウム、シリコンゲルマニウム、炭化ケイ素、ガリウムヒ素、インジウムガリウム、又はその他のＩＩＩ、Ｖ基化合物などの半導体材料の基板などである。前記基板ウェーハ２には後で溶接する必要があるメモリベアチップに対応する中央処理装置２３ａと、後で溶接する必要がある非メモリベアチップに対応する少なくとも１つのロジックコントローラ２３ｂは、ＣＭＯＳプロセスにより前記基板ウェーハ２に形成され、中央処理装置２３とロジックコントローラ２３ｂ、及び隣接するロジックコントローラ２３ｂ同士は、基板ウェーハに設けられた分離構造（図示せず）によって分離されてもよく、前記分離構造は、例えばシャロートレンチアイソレーション構造（ＳＴＩ）及び／又はディープトレンチアイソレーション構造（ＤＴＩ）である。中央処理装置２３ａとロジックコントローラ２３ｂがＣＭＯＳプロセスにより形成されるため、中央処理装置２３ａと各ロジックコントローラ２３ｂが基板ウェーハに形成されることは、中央処理装置２３ａと各ロジックコントローラ２３ｂの構造が前記基板ウェーハの上面の下に埋め込まれた部分だけでなく、前記基板ウェーハの上面から突出した部分も含むことができること、又は、中央処理装置２３ａと各ロジックコントローラ２３ｂの構造が前記基板ウェーハの上面の下に埋め込まれた部分のみを含むこと、又は、中央処理装置２３ａと各ロジックコントローラ２３ｂの構造が前記基板ウェーハの上面から突出した部分のみを含むことを意味している。中央処理装置２３ａと各ロジックコントローラ２３ｂは、基板ウェーハ上に横方向に配列されてもよく、ここでの「横方向」とは、基板ウェーハの厚み方向に垂直な方向を指し、ここでの「横方向に配列される」とは、基板ウェーハの板状面に延在して配列されることを指す。前記半導体デバイス層２２は、前記基板ウェーハ、前記中央処理装置、前記ロジックコントローラ及びデバイス分離構造等を含む。

【0039】

次に、集積回路デバイスの製造のためのバックエンド金属相互接続プロセスにより、半導体デバイス層２２に相互接続誘電体層２４を覆い、相互接続誘電体層に、中央処理装置２３ａと後続のメモリベアチップとの電気的接続を実現するための電気的相互接続構造２５ａ、ロジックコントローラ２３ｂと後続の非メモリベコアとの電気的接続を実現するための電気的相互接続構造２５ｂ、及びロジックコントローラ２３ｂと中央処理装置２３ａとの電気的接続を実現するための電気的相互接続構造２５ｃを形成することができる。各前記電気的相互接続構造は、多層金属相互接続配線（図示せず）及び隣接する２つの層の金属相互接続配線の間に位置する導電性接触プラグ（図示せず）を含むことができる。相互接続誘電体層２４は、電気的相互接続構造における隣接する導電性接触プラグと隣接する金属相互接続配線との間の分離を実現するために使用され、相互接続誘電体層２４は、単層構造又は多層構造であってもよく、その材料は、酸化ケイ素、窒化ケイ素、炭化ケイ素及び酸窒化ケイ素、低Ｋ誘電体（誘電体定数が３．９未満）などの絶縁材のうちの少なくとも１種を含むことができ、電気的相互接続構造２５ａ～２５ｃの材料は、コバルト、モリブデン、アルミニウム、銅、タングステンなどの元素の金属又は合金を含むことができ、金属ケイ化物（ケイ化チタン、ケイ化タングステン、ケイ化コバルトなど）、金属窒化物（例えば窒化チタン）又はドープポリシリコンなどをさらに含むことができる。好ましくは、前記相互接続誘電体層２４には必要な各種のパッシブデバイスが形成され、前記パッシブデバイスは、例えば抵抗器、コンデンサ、インダクタなどであり、これにより、これらのパッシブデバイスの製造と各電気相互構造の製造を両立させて、プロセスを簡略化し、製造コストを削減させることができる。相互接続誘電体層２４と半導体デバイス層２２は、積み重ねられてロジック制御基板２１に組み合わせられ、ここで、相互接続誘電体層２４の上面は、ロジック制御基板２１の第１面（即ち上面又は正面）であり、半導体デバイス層２２の下面（即ち裏面）は、ロジック制御基板２１の第２面（即ち下面又は裏面）である。相互接続誘電体層２４内の配線及び／又は導電性接触プラグのレイアウトは、後でロジック制御基板２１に溶接する必要があるすべてのベアチップのレイアウト及び各ベアチップの溶接ポイントの位置に応じて設けられてもよく、後でロジック制御基板２１に溶接する必要があるすべてのベアチップのレイアウトがより良いチップ配列レイアウトスキームを採用する場合、相互接続誘電体層２４内の配線配列もより良く設計されてもよい。

【0040】

次に、前記ロジック制御基板２１を半導体デバイス層２２の下面（即ち裏面）から薄くすることができる。具体的には、バックグラインドプロセス、ウェットエッチングプロセス又は水素イオン注入プロセスなどのプロセスにより半導体デバイス層２２を薄くすることができる。ロジック制御基板２１を薄くすることは、形成されるマイクロコントローラの全体的な厚さを薄くすることに有利である。

【0041】

次に、キャリア４１を提供し、ウェーハレベルパッケージング（ＷＬＰ：Ｗａｆｅｒ－Ｌｅｖｅｌ Ｐａｃｋａｇｉｎｇ）プロセスによりロジック制御基板２１の第２面（即ち半導体デバイス層２２の下面）をキャリア４１に結合させ、この時にロジック制御基板２１とキャリア４１は、物理的に接続されてもよい。ここで、前記キャリア４１は、半導体、ガラス、セラミックなどの当業者に知られている任意の適切なキャリア材料であってもよく、前記キャリア４１とロジック制御基板２１の第２面を結合させる時に一時的結合又は接合などの任意の適切な結合方式を使用することができ、例えば、溶融接合、特に低温溶融接合プロセスを使用して、温度が高すぎる結合プロセスによるロジック制御基板２１での各デバイスの故障を回避し、ここで、低温溶融プロセスの温度は、４００℃より低くてもよく、例えば、低温溶融結合プロセスの温度は、１００℃～２５０℃である。また、例えば、接合プロセスによりキャリア４１とロジック制御基板２１の第２面を接合し、キャリア４１とロジック制御基板２１を接合するための接合層（図示せず）は、ＵＶ変性有機材料で形成された様々な有機フィルム、例えばチップ接続フィルム（ＤＡＦ：ｄｉｅ ａｔｔａｃｈ ｆｉｌｍ）、ドライフィルム（ｄｒｙ ｆｉｌｍ）又はフォトレジストなどであってもよい。前記接合層の厚さはニーズに応じて設定され、接合層の層数は１層に限定されず、２層以上であってもよい。任意的には、前記ロジック制御基板２１を前記キャリア４１にロードする前又は後に、特殊なニーズを満たすために、キャリア４１内にバックイン型機能デバイス（図３に示す）を形成し、前記バックイン型機能デバイスは、例えばバックイン型光電センサー（血圧などの測定に使用される）又はバックイン型ＣＭＯＳイメージングセンサー（指紋などの画像の収集に使用される）であり、この時、キャリア４１とロジック制御基板２１は、物理的に接続されるだけでなく、電気的に接続される必要があり、具体的には、キャリア４１の裏面（即ちキャリアの相互接続誘電体層２４との反対面）から、当業者によく知られる電気的接続技術（例えば、シリコン穴あきプロセスと電気めっきプロセスを含む）によりロジック制御基板２１内のロジックコントローラなどと前記キャリア４１内のバックイン型機能デバイス４２との間の電気的接続を実現することができ、これが本発明の重点ではないため、ここで説明を省略する。

【0042】

本発明のいくつかの実施例では、ロジック制御基板２１自体の機械的性能が良好であり、それ自体が指令集合メモリベアチップ３１と非メモリベアチップ３２のパッケージを十分に支持するため、図４に示すように、キャリア４１の搭載を省略することができることを理解すべきである。

【0043】

一方で、ロジック制御基板２１では中央処理装置２３ａを含むロジック制御回路、及び後でパッケージ化されるベアチップと対応するロジック制御回路との間の電気的接続を実現するための電気的相互接続構造のみを製造する必要があることが説明すべきであり、フィルム堆積、エッチングなどのプロセスにより各メモリベアチップと非メモリベアチップを直接半導体デバイス層２２に製造するプロセスが省略されるため、ステップＳ１で得られるロジック制御基板２１の層の数が大幅に減少し、このロジック制御基板２１を製造するための光学マスクの数が大幅に低減され、これにより、製版費用とプロセスコストが削減される。他方、各ロジックコントローラと中央処理装置２３ａは、ロジック制御基板２１内に横方向に配列され、かつそれらの上に、後でロジック制御基板２１上に垂直に溶接されるベアチップに使用される電気的相互接続構造を形成する必要があり、即ち、ロジックコントローラと中央処理装置２３ａの上の領域の相互接続誘電体層に形成された各電気的相互接続構造がいずれも真実かつ効果的であるため、従来技術における仮想構造の製造によって引き起こされる無駄を回避する。

【0044】

図７Ｃと図７Ｄを参照すると、ステップＳ２では、まず少なくとも１つのメモリベアチップ（図７Ｃと７Ｄの３１に示される）及び少なくとも１つの非メモリベアチップ（図７Ｃと７Ｄの３２に示される）を購入又はウェーハ加工により提供し、すべての前記メモリベアチップ（図７Ｃと図７Ｄの３１に示される）と非メモリベアチップ（図７Ｃと図７Ｄの３２に示される）を前記相互接続誘電体層２４に並べて設けることができ、相互接続誘電体層２４のみに配列することができ、接合剤によって前記相互接続誘電体層２４に貼り付けることもでき、次に、ステップＳ３では、これらのメモリベアチップと非メモリベアチップを電気めっきプロセスにより前記ロジック制御基板２１の第１面（即ち相互接続誘電体層２４の上面）の対応する位置に直接溶接して、このベアチップと相互接続誘電体層２４における電気的相互接続構造とを電気的に接続するための電気的接続構造を形成することができ、これにより、少なくとも１つの前記メモリベアチップは、前記中央処理装置（図７Ｃと図７Ｄの２３ａに示される）に電気的に接続され、同時に前記非メモリベアチップ（図７Ｃと図７Ｄの３２に示される）は、対応する前記ロジックコントローラ（図７Ｃと図７Ｄの２３ｂに示される）に電気的に接続される。

【0045】

本発明のいくつかの実施例では、すべての前記メモリベアチップは、まず積み重ねられ、次に最下層のメモリベアチップ（即ち指令集合メモリベアチップ）は、前記相互接続誘電体層２４上に垂直に溶接され、上方のメモリベアチップはいずれも最下層のメモリベアチップに接続され、さらにすべての前記メモリベアチップは前記相互接続誘電体層２４における対応する電気的相互接続構造を介して前記中央処理装置２３ａに電気的に接続されてもよく、前記非記憶ベアチップ（図７Ｃ及び図７Ｄの３２に示される）の一部又は全てを垂直に積み重ね、次に最下層の非記憶ベアチップを前記相互接続誘電体層２４に垂直に溶接し、上方の非記憶ベアチップはいずれも最下層の非記憶ベアチップに接続され、さらに垂直に積み重ねられた各前記非記憶ベアチップは前記相互接続誘電体層における対応する電気的相互接続構造を介して対応する前記ロジックコントローラ（図７Ｃと図７Ｄの２３ｂに示される）に電気的に接続される。

【0046】

ここで、ステップＳ３における任意のベアチップがロジック制御基板２１の相互接続誘電体層２４に直接垂直に溶接されるという具体的な原理は次の通りである：ロジック制御基板２１の相互接続誘電体層２４の表面には、露出された、前記ベアチップを溶接するための溶接ポイント（即ち相互接続誘電体層２４における電気的相互接続構造の上面の一部）があり、前記ベアチップは、露出した溶接ポイント（即ちリードパッド、接合パッド、パッド（ｐａｄ））を有するロジック制御基板２１上の表面への溶接に使用され、前記ベアチップを接合剤などの材料で相互接続誘電体層２４の表面上の適切な位置に物理的に接続し、相互接続誘電体層２４の表面上の前記溶接ポイントと前記ベアチップ上の前記溶接ポイントを相互に位置合わせし、かつこれらの２つの溶接ポイントの間に、これらの溶接ポイントの溶接面を露出させるキャビティを形成し、次に電気めっきプロセスにより、前記キャビティ内に導電性金属（例えば銅、ニッケル、亜鉛、錫、銀、金、タングステン、マグネシウム等）を充填し、前記ベアチップの前記溶接ポイントと前記相互接続誘電体層２４の表面上の前記溶接ポイントを電気的に接続し、これにより、前記ベアチップは、前記相互接続誘電体層２４における対応する電気的相互接続構造を介して前記中央処理装置２３ａ又はロジックコントローラ２３ｂに電気的に接続される。

【0047】

なお、ロジック制御基板２１に設けられたすべての前記メモリベアチップでは、前記相互接続誘電体層２４に垂直に溶接されかつ前記中央処理装置２３ａに最も近い前記メモリベアチップは、指令集合メモリベアチップ（図７Ｃと図７Ｄの３１に示される）であり、前記中央処理装置２３ａによる指令のアクセスに使用され、かつ前記指令集合メモリベアチップ（図７Ｃと図７Ｄの３１に示される）は、前記相互接続誘電体層２４の上面での前記中央処理装置２３２３ａの投影との重畳領域を有し、前記指令集合メモリベアチップ（図７Ｃと図７Ｄの３１に示される）と前記中央処理装置２３ａは、前記重畳領域の前記相互接続誘電体層２４における電気的相互接続構造２５ａを介して垂直に電気的に接続されている。指令集合メモリベアチップとロジック制御基板２１という垂直溶接パッケージ化方式は、指令集合メモリベアチップと中央処理装置２３ａを電気的に接続するための金属リード線の長さを短くすることに役立つことができ、前記金属リード線は、最短で前記重畳領域の相互接続誘電体層２４に位置し且つ相互接続誘電体層２４の厚さと同じである垂直リード線（即ち図７Ｃと図７Ｄにおける電気的相互接続構造２５ａの高さ）に短縮でき、これにより、本発明のマイクロコントローラは、ＲＩＳＣアーキテクチャにおける縮小指令信号の伝送要件を満たし、同時に向上された縮小指令のアクセス速度をさらに有することができる。このステップで提供されるメモリベアチップ及び非メモリベアチップが複数である場合、ロジック制御基板２１上のこれらのベアチップの配列方式については図５及び図６に示すように参照することができ、具体的な内容については、図５及び図６に示す実施例に関する上記の説明部分を参照することができ、ここでは説明を省略する。ここで、形成待ちマイクロコントローラが複数のメモリベアチップ、複数の非メモリベアチップ、及びこれらの非メモリベアチップに対応する複数のロジックコントローラを有する場合、前記複数のメモリベアチップは、同じ又は異なるタイプであってもよく、前記複数の非メモリベアチップは、異なるタイプであってもよく、又は異なる用途のベアチップとして表現されてもよく、前記複数のロジックコントローラは、異なる制御機能を有するもの（例えばロジックインターフェイスモジュール、ウォッチドッグ又はタイマー）であってもよく、これにより、マイクロコントローラの機能性を向上させることに役立つ。指令集合メモリベアチップとして使用されるメモリベアチップは、ＳＲＡＭベアチップ、ＤＲＡＭベアチップ、フラッシュベアチップ、ＥＥＰＭＯベアチップ、ＳＤメモリチップベアチップ又はＭＭＣメモリチップベアチップであってもよい。前記複数の非メモリベアチップは、ベアチップ形態で実現される従来のマイクロコントローラのロジック制御部以外の基本部と、ＭＣＵの基本部に対して機能拡張を実現するベアチップとを含むことができ、即ち、前記複数の非メモリベアチップは、ＭＣＵの基本部としての無線周波数通信チップベアチップ及び／又はアナログ－デジタルコンバータベアチップ、及び拡張部としての様々なＭＥＭＳセンサーベアチップ又はＭＥＭＳプロセス以外のプロセスにより製造されたセンサーベアチップを含むことができ、前記無線周波数通信チップベアチップは例えば近距離通信（ＮＦＣ）チップベアチップ、ブルートゥース（Ｂｌｕｅｔｏｏｔｈ）チップベアチップ、Ｗｉ－Ｆｉチップベアチップ、無線周波数識別チップベアチップ（ＲＦＩＤ）などであり、前記ＭＥＭＳセンサーベアチップは、ジャイロスコープ、加速度計、慣性センサー、圧力センサー、流量センサー、変位センサー、電界センサー、電界強度センサー、電流センサー、磁束センサー、磁界強度センサー、温度センサー、熱流センサー、熱伝導率センサー、光変調器、音響センサー、ガスセンサー、湿度センサー、イオンセンサー、バイオセンサーなどのセンサーベアチップである。

【0048】

図７Ｄを参照すると、ステップＳ４では、射出成形プロセスにより前記ロジック制御基板２１の第１面、各メモリベアチップと各非メモリベアチップ上にプラスチックパッケージ層３４を覆うことができ、前記プラスチックパッケージ層３４は、各メモリベアチップと各非メモリベアチップを埋めるだけでなく、各ベアチップと相互接続誘電体層２４との間のギャップ及び隣接するベアチップ間のギャップを埋め、そして後のＩ／Ｏパッドの製造プロセスに必要なプロセス表面を提供するために平坦な上面を提供し、マイクロコントローラのシーリングを実現して、空気と湿気をより良く分離し、パッケージング効果を向上させることができる。例として、前記プラスチックパッケージ層３４は、成形中に軟化又は流動することができ、可塑性を有し、一定の形状に製造することができ、同時に化学反応が発生して架橋及び固化することができる熱硬化性樹脂を含み、前記プラスチックパッケージ層３４は、フェノール樹脂、尿素樹脂、メラミンホルムアルデヒド樹脂、エポキシ樹脂、不飽和樹脂、ポリウレタン、ポリイミドなどの熱硬化性樹脂のうちの少なくとも１つを含むことができる。ここで、好ましくは、エポキシ樹脂がプラスチックパッケージ層３４として使用され、エポキシ樹脂は、充填材があるか、又は充填材がないエポキシ樹脂であってもよく、様々な添加剤（例えば、硬化剤、改質剤、離型剤、サーモクロミック剤、難燃剤など）をさらに含み、例えば、フェノール樹脂を硬化剤とし、固体粒子（例えばシリコン粉末）などを充填材として使用する。本発明の他の実施例では、コーティングプロセス又は化学気相堆積プロセスなどにより、前記プラスチックパッケージ層３４を形成することもできる。

【0049】

図７Ｄを引き続き参照すると、ステップＳ５では、電気めっきプロセス又は再配線プロセスによりＩ／Ｏパッド３３を前記プラスチックパッケージ層３４に形成することができ、Ｉ／Ｏパッド３３は、プラスチックパッケージ層３４に埋め込まれた部分を含み、ここで、各前記Ｉ／Ｏパッド３３が電気めっきプロセスにより形成される場合、各前記Ｉ／Ｏパッド３３は、プラスチックパッケージ層３４の上面から対応する前記メモリベアチップ又は対応する前記非メモリベアチップの上面まで下向きに延びて、前記メモリベアチップ又は前記非メモリベアチップを外部に引き出する。Ｉ／Ｏパッド３３の製造プロセスは、当業者によく知られている製造プロセスであり、ここでは説明を省略する。

【0050】

なお、中央処理装置２３ａ及び各ロジックコントローラに必要な入力及び出力パッドの製造については、一、相互接続誘電体層２４の内部空間及び相互接続誘電体層２４の上面の面積が許容する場合、Ｉ／Ｏパッド３３を製造するとともに、相互接続誘電体層２４の上面の上にある前記プラスチックパッケージ層３４に、中央処理装置２３ａ及び各ロジックコントローラに必要な入力及び出力パッドを形成することができ、これらの入力及び出力パッドは、相互接続誘電体層２４における、中央処理装置２３ａ及び各ロジックコントローラに電気的に接続される電気的相互接続構造に電気的に接続され、二、相互接続誘電体層２４の内部空間及び相互接続誘電体層２４の上面の面積が許容しない場合、キャリア４１の裏面に、中央処理装置２３ａ及び各ロジックコントローラに必要な入力及び出力パッドを製造することができる。

【0051】

なお、上記の実施例のステップＳ３において各ベアチップは、ベアチップと中央処理装置又はロジックコントローラとの間の電気的接続経路を短縮することを目的とする垂直溶接により、ロジック制御基板上に設けられ、明らかに、あるベアチップとそれに接続されたデバイスとの間の電気的接続経路の長さを制御する必要がない場合、ベアチップのレイアウトを最適化し、ロジック制御基板の面積を合理的に利用して必要なマイクロコントローラの機能及び性能を達成することができる限り、このベアチップと対応するベアチップ又は中央処理装置又はロジックコントローラとの間の電気的接続を実現することができる任意の方式は、いずれも本発明のステップＳ３で使用され得る。例えば、本発明の一実施例では、まず前記相互接続誘電体層における対応する電気的相互接続構造を電気的に接続するための再配線構造を、前記相互接続誘電体層に形成し、次に対応するベアチップのパッドと前記再配線構造を溶接して、前記電気的接続構造を形成する。本発明の一実施例では、まず対応するベアチップを前記相互接続誘電体層に接合し、次に前記ベアチップにプラグを形成し、前記レベル１のメモリベアチップの上面に第１再配線を形成し、前記第１再配線は、前記プラグに電気的に接続され、前記プラグは、前記相互接続誘電体層における電気的相互接続構造を介して前記中央処理装置又はロジックコントローラに電気的に接続され、及び／又は、対応するベアチップを前記相互接続誘電体層に接合する前に、まず前記ベアチップの下面又は前記相互接続誘電体層上に位置する第２再配線を形成し、次に前記ベアチップに位置する前記プラグを形成し、前記第２再配線は、前記プラグに電気的に接続され、前記第２再配線は、前記相互接続誘電体層における電気的相互接続構造を介して前記中央処理装置又はロジックコントローラに電気的に接続される。本発明の一実施例では、対応するベアチップを前記相互接続誘電体層に接合させる前に、まず前記ロジック制御基板にプラグを形成し、前記ベアチップを前記相互接続誘電体層に接合させた後、前記ロジック制御基板におけるプラグは、前記ベアチップ、前記中央処理装置に電気的に接続され、又は前記ベアチップ、前記ロジックコントローラに電気的に接続される。本発明の一実施例では、対応するベアチップを前記相互接続誘電体層に接合させる前に、まず前記ロジック制御基板にプラグを形成し、次に前記ロジック制御基板の上面に第３再配線を形成し、前記第３配線は、前記ロジック制御基板のプラグに電気的に接続され、前記第３再配線は、前記ベアチップ、前記中央処理装置に電気的に接続され、又は前記ベアチップ、前記ロジックコントローラに電気的に接続され、及び／又は、前記ロジック制御基板の下面に第４配線を形成し、前記第４配線は、前記ロジック制御基板のプラグに電気的に接続され、前記ロジック制御基板のプラグは、前記ベアチップ、前記中央処理装置に電気的に接続され、又は前記ベアチップ、前記ロジックコントローラに電気的に接続される。各実施例において、どのベアチップがどのように中央処理装置、ロジックコントローラ又は別のベアチップに電気的に接続されるかの内容については、上記のマイクロコントローラ構造部分についての説明を参照することができ、ここでは説明を省略する。また、好ましくは、非メモリベアチップとロジックコントローラとの間の電気的接続構造、及びメモリベアチップと中央処理装置との間の電気的接続構造は、プロセスを簡略化し、コストを節約するために、同じプロセスで形成される。

【0052】

なお、本発明の方法では、レベル１のメモリベアチップは、１つの指令集合メモリのみに限られなく、複数の指令集合メモリベアチップを含むことができ、指令集合メモリベアチップ以外のメモリベアチップ（例えばデータメモリベアチップ）を含むこともでき、各前記レベル１のメモリベアチップは、パッドを介して前記相互接続誘電体層における対応する電気的相互接続構造に電気的に接続されて、前記中央処理装置に電気的に接続され、又は、再配線構造及びパッドを介して前記相互接続誘電体層における対応する電気的相互接続構造に電気的に接続されて前記中央処理装置に電気的に接続される。レベル１以下のメモリベアチップは、レベル２のメモリベアチップのみに限定されず、レベル３のメモリベアチップ、レベル４のメモリベアチップなどであってもよく、各レベルのメモリベアチップの数も１つだけに限定されず、２つ以上であってもよい。すべての前記メモリベアチップが前記ロジック制御基板に並べて分布している場合、前記レベル１以下のメモリベアチップは、前記レベル１のメモリベアチップに電気的に接続されて、前記レベル１のメモリベアチップを介して前記中央処理装置に間接的かつ電気的に接続されてもよく、又は、前記レベル１以下のメモリベアチップは、前記相互接続誘電体層における対応する電気的相互接続構造に電気的に接続されて、前記中央処理装置又はロジックコントローラに電気的に接続される。前記レベル１以下のメモリベアチップが前記レベル１のメモリベアチップに積み重ねられている場合、前記レベル１以下のメモリベアチップは、前記レベル１のメモリベアチップに電気的に接続され、前記レベル１のメモリベアチップは、前記中央処理装置に電気的に接続されている。

【0053】

上述したように、本発明のマイクロコントローラの製造方法では、まずロジック制御部を有する半導体デバイス層を製造し、前記ロジック制御部がコア制御機能を有する中央処理装置と、制御機能が前記中央処理装置とは異なる少なくとも１つのロジックコントローラとを含み、次に電気的相互接続構造を有する相互接続誘電体を半導体デバイス層に形成し、次に少なくとも１つのメモリベアチップと少なくとも１つの非メモリベアチップを相互接続誘電体層の対応する位置に設け、さらに射出成形してパッケージ化する。メモリと、非記憶機能を有する各種の機能デバイスとを半導体デバイス層に直接製造する必要がないため、集積回路デバイスの製造プロセス段階に必要なレイアウトを削減でき、メモリとロジック部との互換性を持つ既存のデバイス製造プロセスでロジック部上の積層に仮想構造を製造する必要があるという問題も回避し、これにより、製版コスト及び全体の製造コストを効果的に削減する。さらに、指令集合メモリベアチップとロジック制御基板が垂直溶接で接続され、かつ指令集合メモリベアチップと中央処理装置が相互接続誘電体層の上面に重畳領域を有し、かつ前記重畳領域の相互接続誘電体層における電気的相互接続構造を介して電気的に接続されるため、指令集合メモリベアチップと中央処理装置を電気的に接続するための金属リード線の長さを短くすることに役立つことができ、前記金属リード線は、最短で前記重畳領域の相互接続誘電体層に位置し且つ相互接続誘電体層の厚さと同じである垂直リード線に短縮でき、即ち、指令集合メモリベアチップと中央処理装置は垂直に電気的に接続され、さらに本発明のマイクロコントローラは、ＲＩＳＣアーキテクチャにおける指令信号伝送要件を満たすとともに、向上された縮小指令のアクセス速度をさらに有することができる。また、本発明のマイクロコントローラ及びその製造方法は、ハーバード構造のＭＣＵの指令及びデータ記憶要件を満たすだけでなく、プリンストン構造のＭＣＵ指令及びびデータの記憶要件も満たすことができる。

【0054】

明らかに、当業者であれば、本発明の要旨及び範囲から逸脱することなく、発明に対してさまざまな変更や変形を行うことができる。このように、本発明のこれらの補正及び変形が本発明の特許請求の範囲及びその等価技術の範囲内に含まれると、本発明は、これらの変更及び変形を含むことを意図する。

【符号の説明】

【0055】

１－ＭＣＵ
１０－ロジック部
１００－基板
１１－中央処理装置（ＣＰＵ）
１１ａ－中央処理装置ベアチップ
１２－中央処理装置の制御機能とは異なるロジックコントローラ
１３－入力／出力モジュール
１４－指令メモリ
１４ａ－メモリベアチップ
１５－指令メモリ及び中央処理装置の上に位置する追加層
１６－他のロジック部上に位置しかつ仮想構造を有する追加層
２１－ロジック制御基板
２２－半導体デバイス層
２３ａ－中央処理装置
２３ｂ－中央処理装置の制御機能とは異なるロジックコントローラ
２４－相互接続誘電体層
２５ａ－指令メモリと中央処理装置を電気的に接続するための電気的相互接続構造
２５ｂ－非メモリベアチップとロジックコントローラを電気的に接続するための電気的相互接続構造
２５ｃ－ロジックコントローラと中央処理装置を電気的に接続するための電気的相互接続構造
３１、３１ａ－指令集合メモリベアチップ（即ちレベル１のメモリベアチップ）
３１ｂ－レベル２のメモリベアチップ
３２、３２ａ、３２ｂ、３２ｃ－非メモリベアチップ
３３－Ｉ／Ｏパッド
３４－プラスチックパッケージ層
４１－キャリア
４２－バックイン型機能デバイス

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図7C】

【図7D】