特許 7084480 自己消滅装置と方法及びこれを適用した半導体チップ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-06-06

(45)【発行日】2022-06-14

(54)【発明の名称】自己消滅装置と方法及びこれを適用した半導体チップ

(51)【国際特許分類】

   H04L 9/10 20060101AFI20220607BHJP

   H01L 21/822 20060101ALI20220607BHJP

   H01L 27/04 20060101ALI20220607BHJP

【ＦＩ】

H04L9/10 Z

H01L27/04 F

H01L27/04 H

H01L27/04 V

【請求項の数】 42

(21)【出願番号】P 2020528212

(86)(22)【出願日】2018-11-23

(65)【公表番号】

(43)【公表日】2021-02-15

(86)【国際出願番号】 KR2018014486

(87)【国際公開番号】W WO2019103508

(87)【国際公開日】2019-05-31

【審査請求日】2020-05-22

(31)【優先権主張番号】10-2017-0157936

(32)【優先日】2017-11-24

(33)【優先権主張国・地域又は機関】KR

(31)【優先権主張番号】10-2018-0144591

(32)【優先日】2018-11-21

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】596180076

【氏名又は名称】韓國電子通信研究院

【氏名又は名称原語表記】Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ

【住所又は居所原語表記】２１８，Ｇａｊｅｏｎｇ－ｒｏ Ｙｕｓｅｏｎｇ－ｇｕ Ｄａｅｊｅｏｎ ３４１２９，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100105153

【弁理士】

【氏名又は名称】朝倉 悟

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100096921

【弁理士】

【氏名又は名称】吉元 弘

(72)【発明者】

【氏名】パク、ソン、チョン

【審査官】行田 悦資

(56)【参考文献】

【文献】特開２０１７－１９５２５７（ＪＰ，Ａ）

【文献】特開２０１５－２２８５７０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０１３２２９６（ＵＳ，Ａ１）

【文献】特開２０１６－０４８５３８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ９／１０

Ｈ０１Ｌ ２１／８２２

(57)【特許請求の範囲】

【請求項1】

複数個のキャビティセルで構成される自己消滅作動部と、
前記自己消滅作動部に可変電圧と電流を供給する可変電圧／電流供給部と、
前記自己消滅作動部の複数個のキャビティセル（Ｃａｖｉｔｙ Ｃｅｌｌ）のうち所望するキャビティセルにのみ可変電圧／電流供給部の電源を供給するように、それぞれのキャビティセルに与えられた物理的に複製不可能なデジタル値と外部から入力した識別値を比較して２つの識別値が一致するかどうかを判断する識別値一致確認部と、
前記識別値一致確認部に入力される物理的に複製不可能なデジタル値生成部と、及び
前記識別値一致確認部に入力される識別値外部入力部と、を含む自己消滅装置。

【請求項2】

前記自己消滅作動部は、
基板の上部に形成される第１絶縁層と、
前記第１絶縁層の上部に形成される相対するピン状の金属パターンと棒状の金属パターンの第１金属層と、
前記第１金属層の上部に形成される第２絶縁層と、
前記第２絶縁層の上部に形成される相対するピン状の金属パターンと棒状の金属パターンの第２金属層と、
前記第２金属層の上部に形成される第３絶縁層と、
前記第３絶縁層の上部に形成される相対するピン状の金属パターンと棒状の金属パターンの第３金属層と、
前記第３金属層の上部に形成される第４絶縁層と、
前記第４絶縁層の上部に形成される相対するピン状の金属パターンと棒状の金属パターンの第４金属層と、
前記第１金属層、第２金属層、第３金属層、第４金属層のそれぞれに形成された前記相対するピン状の金属パターンのうち一側と他側に配置されたピン状の金属パターンを並列接続する一対の層間接続導電性ビアと、
前記第１金属層、第２金属層、第３金属層、第４金属層のそれぞれに形成された前記棒状の金属パターンを直列接続する層間接続導電性ビアと、
前記第４金属層と第４絶縁層の上部に形成される第５絶縁層と、
乾式（プラズマ）エッチング工程により前記第５絶縁層、第４絶縁層、第３絶縁層、第２絶縁層、第１絶縁層に形成される複数のキャビティ（Ｃａｖｉｔｙ）と、
前記複数のキャビティに発火または爆発性物質を注入し、Ｆｉｌｍまたはガラスで密封する自己消滅作動部を有する物理的に複製不可能なデジタル値生成部と、
を含む請求項１に記載の自己消滅装置。

【請求項3】

前記第１金属層、前記第２金属層、前記第３金属層、前記第４金属層を構成する相対するピン状の金属パターンは、先端部分が水平または折曲形成されながら、三角形状、鏃形状、尖った形状のうちいずれか１つで形成される請求項２に記載の自己消滅装置。

【請求項4】

前記自己消滅作動部を構成する絶縁層と金属層は、水平方向に装着される請求項２に記載の自己消滅装置。

【請求項5】

前記自己消滅作動部は、
基板の上部に形成される第１絶縁層と、
前記第１絶縁層の上部に形成される相対するピン状の金属パターンと棒状の金属パターンの第１金属層と、
前記第１金属層の上部に形成される第２絶縁層と、
前記第２絶縁層の上部に形成される相対するピン状の金属パターンと棒状の金属パターンの第２金属層と、
前記第２金属層の上部に形成される第３絶縁層と、
前記第３絶縁層の上部に形成される相対するピン状の金属パターンと棒状の金属パターンの第３金属層と、
前記第３金属層の上部に形成される第４絶縁層と、
前記第４絶縁層の上部に形成される相対するピン状の金属パターンと棒状の金属パターンの第４金属層と、
前記第１金属層、第２金属層、第３金属層、第４金属層のそれぞれに形成された前記相対するピン状の金属パターンのうち一側と他側に配置されたピン状の金属パターンを選択して並列接続する一対の層間接続導電性ビアと、
前記第１金属層、第２金属層、第３金属層、第４金属層のそれぞれに形成された前記相対するピン状の金属パターンのうち層間接続導電性ビアと接続されていない金属パターンを半導体機能ブロックの回路接続用金属層に接続するピン状の金属パターンと、
前記第１金属層、第２金属層、第３金属層、第４金属層のそれぞれに形成された前記棒状の金属パターンを選択して直列接続する前記層間接続導電性ビアと、
前記第１金属層、第２金属層、第３金属層、第４金属層のそれぞれに形成された前記棒状の金属パターンのうち層間接続導電性ビアと接続されていない金属パターンを半導体機能ブロックの回路接続用金属層に接続する棒状の金属パターンと、
前記第４金属層の上部に形成される第５絶縁層と、
乾式（プラズマ）エッチング工程により前記第５絶縁層、第４絶縁層、第３絶縁層、第２絶縁層、第１絶縁層に形成される複数のキャビティ（Ｃａｖｉｔｙ）と，
前記複数のキャビティに発火または爆発性物質を注入し、Ｆｉｌｍまたはガラスで密封する自己消滅作動部を有する物理的に複製不可能なデジタル値生成部と、
を含む請求項１に記載の自己消滅装置。

【請求項6】

前記自己消滅作動部は、
基板の上部に形成される第１絶縁層と、
前記第１絶縁層の上部に形成され、一定の間隔で配列される

状の金属パターンの第１金属層と、
前記第１金属層の上部に形成される第２絶縁層と、
前記第２絶縁層の上部に形成され、前記第１金属層を接続するために形成される複数の第２ビアと、
前記第２ビアの上部に形成される複数の第２金属層と、
前記第２絶縁層の上部に形成され、一定の間隔で配列される相対する複数のピン状の金属パターンの第２金属層と、
前記第２金属層の上部に形成される第３絶縁層と、
前記第３絶縁層の上部に形成され、前記第２金属層を接続するために形成される複数の第３ビアと、
前記第３ビアの上部に形成され、一定の間隔で配列される複数の「Ｉ」状の金属パターンの第３金属層と、
前記第３金属層の上部に形成される第４絶縁層と、
前記第２金属層に形成され、一定の間隔で配列される相対する複数のピン状の金属パターンのうち一側または他側に配置されたピン状の金属パターンを選択して並列接続する一対の同一層の金属パターンの第４金属層と、
前記第４金属層の上部に形成される第５絶縁層と、
乾式（プラズマ）エッチング工程により前記第５絶縁層、第４絶縁層、第３絶縁層、第２絶縁層、第１絶縁層に形成される複数のキャビティ（Ｃａｖｉｔｙ）と、
前記複数のキャビティに発火または爆発性物質を注入し、Ｆｉｌｍまたはガラスで密封する自己消滅作動部を有する物理的に複製不可能なデジタル値生成部と、
を含む請求項１に記載の自己消滅装置。

【請求項7】

前記物理的に複製不可能なデジタル値生成部は、
複数の単位セルを含む識別値生成部と、及び
前記複数の単位セルの出力値を利用して複数のビットの識別値を出力する識別値引出部と、を含む請求項１に記載の自己消滅装置。

【請求項8】

前記複数の単位セルのそれぞれは、他の層に形成された第１上部電極と第３下部電極を含む識別値生成素子を含み、
前記出力値は、前記第１上部電極と前記第３下部電極の電気的接続または遮断によって決定し、
前記電気的接続または遮断は、前記第１上部電極の下部に形成される第１ビアの長さの差によって決定される請求項７に記載の自己消滅装置。

【請求項9】

前記識別値生成素子は、
基板の上部に形成された第１絶縁膜と、
前記第１絶縁膜の上部に形成された第３下部電極と、
前記第３下部電極の上部に形成された第２絶縁膜と、
前記第２絶縁膜の下部にエッチング工程により形成された第２ビアホールと、第３ビアホールと、
前記第２ビアホールと第３ビアホールにそれぞれ導体で満たして同一層に形成される第２ビアと第３ビアと、
前記第２ビアと前記第３ビアの上部に同一層に形成される第１下部電極と第２下部電極と、
前記第１下部電極と第２下部電極の上部に形成される第３絶縁膜と、
前記第３絶縁膜の下部にエッチング工程により形成された第１ビアホールと、
前記第１ビアホールに導体で満たして形成される第１ビアと、及び
前記第１ビアのために形成される第１上部電極と、を含む請求項８に記載の自己消滅装置。

【請求項10】

前記第１ビアホールは、前記エッチング工程の変移により異なる深さで形成される請求項９に記載の自己消滅装置。

【請求項11】

前記第１ビアが第１下部電極または第２下部電極または第２ビアまたは第３ビアまたは第３下部電極に到達した場合、前記第１上部電極と前記第３下部電極は、電気的に接続され、
前記第１ビアが前記第１下部電極、第２下部電極、第２ビア、第３ビア、第３下部電極に到達しない場合、前記第１上部電極と前記第３下部電極は、電気的に遮断される請求項９に記載の自己消滅装置。

【請求項12】

前記複数の単位セルの一部は、第１上部電極と第１下部電極または第２下部電極または第２ビアまたは第３ビアまたは第３下部電極が電気的に接続される識別値生成素子を含み、
前記複数の単位セルの残りの一部は、前記第１上部電極と前記第１下部電極、第２下部電極、第２ビア、第３ビア、第３下部電極が電気的に遮断される識別値生成素子を含む請求項７に記載の自己消滅装置。

【請求項13】

前記複数の単位セルのそれぞれは、
第１電圧を供給する第１電圧源と、
前記第１電圧よりも低い第２電圧を供給する第２電圧源の間に接続される識別値生成素子と、及び
前記識別値生成素子の電気的接続または遮断に応じて前記出力値に０または１を出力する出力ノードと、を含む請求項７に記載の自己消滅装置。

【請求項14】

前記複数の単位セルのそれぞれは、
前記第２電圧源と前記識別値生成素子との間に接続される抵抗をさらに含み、
第１上部電極が前記第１電圧源に接続され、第３下部電極が前記抵抗に接続され、前記出力ノードが前記第３下部電極に接続される請求項１３に記載の自己消滅装置。

【請求項15】

前記複数の単位セルのそれぞれは、
前記第１電圧源と前記識別値生成素子との間に接続される抵抗をさらに含み、
第１上部電極が前記抵抗に接続され、第３下部電極が前記第２電圧源に接続され、前記出力ノードが前記第１上部電極に接続される請求項１３に記載の自己消滅装置。

【請求項16】

前記複数の単位セルのそれぞれは、前記識別値生成素子をコンデンサとして使用して前記出力値に矩形波周波数を出力する発振回路を含む請求項１３に記載の自己消滅装置。

【請求項17】

前記識別値引出部は、
前記複数の単位セルのそれぞれから出力される矩形波周波数をそれぞれサンプリングして複数のバイナリデジタル値を出力するサンプリング部と、及び
前記複数のバイナリデジタル値から前記複数のビットの識別値を出力する出力部と、を含む請求項７に記載の自己消滅装置。

【請求項18】

前記サンプリング部は、前記複数の単位セルのそれぞれから出力される矩形波周波数を入力されて、クロック信号が印加された時の矩形波周波数値から０または１を出力する複数のＤフリップフロップを含む請求項１７に記載の自己消滅装置。

【請求項19】

前記複数の単位セルは、識別値生成素子が第１ビアの深さが異なる請求項１７に記載の自己消滅装置。

【請求項20】

前記自己消滅作動部は、発火または爆発性物質を有する複製不可能なデジタル識別値として識別及び作動される請求項１に記載の自己消滅装置。

【請求項21】

前記可変電圧／電流供給部は、カレントミラー（Ｃｕｒｒｅｎｔ Ｍｉｒｒｏｒ）を利用して所望する電流を印加できる請求項１に記載の自己消滅装置。

【請求項22】

前記可変電圧／電流供給部は、電圧増倍器（Ｖｏｌｔａｇｅ Ｍｕｌｔｉｐｌｉｅｒ）を利用して所望する電圧を印加できる請求項１に記載の自己消滅装置。

【請求項23】

複数のキャビティセルで構成される自己消滅作動部を形成するステップと、
前記自己消滅作動部に可変電圧と電流を供給する可変電圧／電流供給部を設けるステップと、
識別値一致確認部に物理的に複製不可能なデジタル値生成部と識別値外部入力部を通じて識別値を入力するステップと、
それぞれのキャビティセルに与えられた物理的に複製不可能なデジタル値と外部から入力した識別値を識別値一致確認部が比較して、２つの識別値が一致するかどうかに応じて前記自己消滅作動部の複数のキャビティセル（Ｃａｖｉｔｙ Ｃｅｌｌ）のうち所望するキャビティセルにのみ可変電圧／電流供給部の電源を供給して自己消滅させるステップと、を含む自己消滅方法。

【請求項24】

物理的に複製不可能なデジタル値生成部は、
識別値生成素子をそれぞれ含む複数の単位セルを利用して複数の出力値を生成するステップと、及び
前記複数の出力値を利用して複数のビットの識別値を出力するステップと、を含む請求項２３に記載の自己消滅方法。

【請求項25】

前記識別値生成素子は、
基板の上部に形成される第１絶縁膜と、
前記第１絶縁膜の上部に形成される第３下部電極と、
前記第３下部電極の上部に形成される第２絶縁膜と、
前記第２絶縁膜の下部にエッチング工程により同一層に形成される第２ビアホールと第３ビアホールと、前記第２ビアホールと第３ビアホールに導体で満たして形成する第２ビアと第３ビアと、
前記第２ビアと前記第３ビアのための同一層に形成される第１下部電極と第２下部電極と、
前記第１下部電極と前記第２下部電極の上部に形成される第３絶縁膜と、
前記第３絶縁膜の下部にエッチング工程により異なる深さで形成される第１ビアホールと、
前記第１ビアホールに導体で満たして形成される第１ビアと、及び
前記第１ビアの上部に形成される第１上部電極と、を含む請求項２４に記載の自己消滅方法。

【請求項26】

前記生成するステップは、
前記第１ビアを通じて前記第１上部電極と第１下部電極または第２ビアまたは第２下部電極または第３ビアが電気的に接続または遮断されるかどうかに応じて、前記出力値を０または１に生成するステップと、を含み、
前記第１ビアホールは、前記エッチング工程により異なる深さで形成される請求項２５に記載の自己消滅方法。

【請求項27】

前記生成するステップは、
前記識別値生成素子をコンデンサとして使用して、前記出力値に矩形波周波数を生成するステップを含む請求項２４に記載の自己消滅方法。

【請求項28】

前記出力するステップは、
前記複数の単位セルのそれぞれから出力される矩形波周波数を所望する時点でそれぞれサンプリングして、複数のバイナリデジタル値を生成するステップと、及び
前記複数のバイナリデジタル値から前記複数のビットの識別値を出力するステップと、を含み、
前記第１ビアホールは、前記エッチング工程により互いに異なる深さと広さで形成される請求項２５に記載の自己消滅方法。

【請求項29】

前記物理的に複製不可能なデジタル値生成部は、
複数の単位セルを含む識別値生成部と、
前記複数の単位セルの出力値を利用して、複数のビットの識別値を出力する識別値引出部と、を含み、
前記複数の単位セルのそれぞれは、他の層に形成された第１上部電極と第３下部電極を含む識別値生成素子を含み、
前記出力値は、前記第１上部電極と前記第３下部電極の電気的接続または遮断によって決定し、
前記電気的接続または遮断は、前記第１上部電極の下部にエッチングにより形成される第１ビアの長さの差によって決定される請求項２３に記載の自己消滅方法。

【請求項30】

前記識別値生成素子は、
基板の上部に形成された第１絶縁膜と、
前記第１絶縁膜の上部に形成された第３下部電極と、
前記第３下部電極の上部に第２絶縁膜と、
前記第２絶縁膜の下部にエッチング工程により形成された第２ビアホールと、
前記第２ビアホールに導体で満たして同一層に形成される第２ビアと、
前記第２ビアの上部に同一層に形成される第１下部電極と第２下部電極と、 前記第１下部電極と第２下部電極の上部に形成される第３絶縁膜と、
前記第３絶縁膜の下部にエッチング工程により形成された第１ビアホールと、
前記第１ビアホールに導体で満たして形成される第１ビアと、及び
前記第１ビアのために形成される第１上部電極と、を含む請求項２４に記載の自己消滅方法。

【請求項31】

前記第１ビアホールは、前記エッチング工程の変異により異なる深さで形成される請求項３０に記載の自己消滅方法。

【請求項32】

前記第１ビアが前記第１下部電極または第２下部電極または第２ビアに到達した場合、前記第１上部電極と前記第３下部電極は、電気的に接続され、
前記第１ビアが前記第１下部電極、第２下部電極、第２ビアに到達していない場合、前記第１上部電極と前記第３下部電極は、電気的に遮断される請求項３１に記載の自己消滅方法。

【請求項33】

前記複数の単位セルの一部は、第１上部電極が第１下部電極または第２下部電極または第２ビアまたは第３下部電極が電気的に接続される識別値生成素子を含み、
前記複数の単位セルの残りの一部は、前記第１上部電極が前記第１下部電極、第２下部電極、第２ビア、第３ビア、第３下部電極が電気的に遮断される識別値生成素子を含む請求項２４に記載の自己消滅方法。

【請求項34】

前記複数の単位セルのそれぞれは、
第１電圧を供給する第１電圧源と前記第１電圧よりも低い第２電圧を供給する第２電圧源との間に接続される前記識別値生成素子と、及び
前記識別値生成素子の電気的接続または遮断に応じて、前記出力値に０または１を出力する出力ノードと、を含む請求項２５に記載の自己消滅方法。

【請求項35】

前記複数の単位セルのそれぞれは、
前記第２電圧源と前記識別値生成素子との間に接続される抵抗をさらに含み、
前記第１上部電極が前記第１電圧源に接続され、前記第３下部電極が前記抵抗に接続され、前記出力ノードが前記第３下部電極に接続される請求項３４に記載の自己消滅方法。

【請求項36】

前記複数の単位セルのそれぞれは、
前記第１電圧源と前記識別値生成素子との間に接続される抵抗をさらに含み、
前記第１上部電極が前記抵抗に接続され、前記第３下部電極が前記第２電圧源に接続され、前記出力ノードが前記第１上部電極に接続される請求項３４に記載の自己消滅方法。

【請求項37】

前記識別値引出部は、
前記複数の単位セルのそれぞれから出力される矩形波周波数をそれぞれサンプリングして、複数のバイナリデジタル値を出力するサンプリング部と、及び
前記複数のバイナリデジタル値から前記複数のビットの識別値を出力する出力部と、を含む請求項２９に記載の自己消滅方法。

【請求項38】

前記サンプリング部は、前記複数の単位セルのそれぞれから出力される矩形波周波数を入力されて、クロック信号が印加された時の矩形波周波数値から０または１を出力する複数のＤフリップフロップを含む請求項３７に記載の自己消滅方法。

【請求項39】

前記複数の単位セルは、少なくとも一部の識別値生成素子が前記第１ビアの深さが互いに異なる請求項３６に記載の自己消滅方法。

【請求項40】

前記物理的に複製不可能なデジタル値生成部は、
識別値生成素子をそれぞれ含む複数の単位セルを利用して複数の出力値を生成するステップと、及び
前記複数の出力値を利用して複数のビットの識別値を出力するステップと、を含み、
前記識別値生成素子は、
基板の上部に形成される第１絶縁膜と、
前記第１絶縁膜の上部に形成される第３下部電極と、
前記第３下部電極の上部に形成される第２絶縁膜と、
前記第２絶縁膜の下部にエッチング工程により形成される第２ビアホール、そして前記第２ビアホールに金属で満たして形成される第２ビアと、
前記第２ビアの上部に同一層に形成される第１下部電極と第２下部電極と、 前記第１下部電極と前記第２下部電極の上部に形成される第３絶縁膜と、
前記第３絶縁膜の下部にエッチング工程により異なる深さで形成される第１ビアホールに導体で満たして形成される第１ビアと、及び
前記第１ビアの上部に形成される第１上部電極を含む請求項２３に記載の自己消滅方法。

【請求項41】

前記生成するステップは、
前記第１ビアを通じて前記第１上部電極と前記第１下部電極または第２ビアまたは第２下部電極が電気的に接続または遮断されるかに応じて、前記出力値を０または１に生成するステップを含み、
前記第１ビアホールは、前記エッチング工程により、異なる深さで形成される請求項４０に記載の自己消滅方法。

【請求項42】

前記生成するステップは、
前記識別値生成素子をコンデンサとして使用して、前記出力値で矩形波周波数を生成するステップを含む請求項４０に記載の自己消滅方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複製不可能なデジタル識別値で識別及び作動される自己消滅装置及び方法に関し、より詳しくは、半導体チップまたは半導体チップ内蔵回路に物理的に複製不可能な（ＰＵＦ：Ｐｈｙｓｉｃａｌ Ｕｎｃｌｏｎａｌｅ Ｆｕｎｃｔｉｏｎ）デジタル識別値を介して自己消失、破壊、消滅、爆発できるようにした自己消滅装置及び方法に関する。

【背景技術】

【0002】

携帯電話、外付けまたは内蔵型半導体メモリデバイス、デジタルカメラ、軍用ドローン、自律走行車、人工知能システムなどのデバイスには、システム半導体とメモリ半導体が内蔵されている。

【0003】

しかし、前記デバイスのメモリ半導体に保存された重要なデータに対する不備なセキュリティとデバイスの制御機能を担当するシステム半導体の不備なセキュリティに因り、前記デバイスを紛失したり奪取または強奪された場合、半導体に内蔵されていた重要なデータ及び制御機能が他人に露出されて深刻な被害が発生している実情である。

【0004】

一方、半導体に内蔵されているデータと主要制御機能のセキュリティのためには、データを暗号化して保存したり、アクセスが許可されたユーザーのみがデータにアクセスするユーザー認証及びアクセス制御などの暗号技術を使用している。

【0005】

しかし、電力解析攻撃、リバースエンジニアリングなどのハッキング技術や複製技術を使用すると、デバイスに内蔵されたデータや機能を抜き出せる情報セキュリティ技術の限界がある実情である。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明は、上記した実情に鑑みて提案されたものであって、半導体に内蔵されたデータや機能に対する最後のセキュリティ手段として、半導体チップに自ら消失、消滅、爆発できる機能を内蔵し、本半導体を搭載したデバイスが所望しない特定の条件に置かれたり、または遠隔で無線制御信号を伝送されて半導体チップが消失、消滅、爆発できる自己消滅装置及び方法を提供することに目的がある。

【0007】

また、半導体内に複製不可能な（ＰＵＦ：Ｐｈｙｓｉｃａｌ Ｕｎｃｌｏｎａｂｌｅ Ｆｕｎｃｔｉｏｎ）デジタル識別値（ＩＤ）を内蔵し、これにより誤作動することなく消失、消滅、爆発を、所望する半導体チップのみを選択的に識別して発火、爆発する電子起爆用ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）を製造できる自己消滅装置及び方法を提供することに目的がある。

【課題を解決するための手段】

【0008】

本発明の一実施形態による自己消滅装置は、複数のキャビティセルで構成される自己消滅作動部と、前記自己消滅作動部に可変電圧と電流を供給する可変電圧／電流供給部と、前記自己消滅作動部の複数のキャビティセル（Ｃａｖｉｔｙ Ｃｅｌｌ）のうち所望するキャビティセルにのみ可変電圧／電流供給部の電源を供給するように、それぞれのキャビティセルに与えられた物理的に複製不可能なデジタル値と外部から入力した識別値を比較して２つの識別値が一致するかどうかを判断する識別値一致確認部と、前記識別値一致確認部に入力される物理的に複製不可能なデジタル値生成部と、及び前記識別値一致確認部に入力される識別値外部入力部と、を含む。

【発明の効果】

【0009】

本発明に係る自己消滅装置及び方法は、半導体ダイに金属パッドを配置していない計画された位置にパッドマスクを準備して乾式（プラズマ）エッチング工程を行なうと、半導体ダイに所望する位置に所望する面積の空間を形成することができ、同時にこの空間内には、事前に多数積層されるように配置されていた相対するピン状の金属層または棒状の金属層を露出させることができ、空いた空間には発火または爆発可能な物質を充填して密封し、空間内に露出された金属層には事前に計画された電圧と電流を設定できる可変電圧／電流供給部を接続すると、キャビティセル構造を完成することができ、このような過程により構成された前記キャビティセルの可変電圧／電流供給部に設定された可変電圧と電流を印加すると、発火、爆発物質の温度上昇をさせることができるだけでなく、多数の相対するピン状の金属層を介して自由放電による花火（スパーク）を発生させることができるので、発火、爆発物質が反応して半導体ダイまたはチップが消失、消滅、爆発することができ、半導体に内蔵されたデータや動作のための回路の機能を停止させたり、チップを破壊させる効果がある。

【0010】

また、本発明に係る自己消滅装置及び方法は、キャビティセルを半導体チップに実装することにより、半導体自ら消失、消滅、爆発できる機能が作動するようにし、該半導体を搭載したデバイスが制御不可能な状況に置かれたり、または所望しない特定の位置や環境に置かれたり、または遠隔で無線制御信号の送受信により消失、消滅、爆発の機能が作動するようにして、チップに内蔵されたデータや制御機能への侵害、ハッキング、奪取を防御できる効果がある。

【0011】

また、本発明に係る自己消滅装置及び方法は、多数の部品で構成されて体積が大きく、小型化には限界のあった弾丸や爆弾などに使用される電子起爆機を、１つの半導体チップに小型化して代替できる効果がある。

【0012】

また、本発明に係る自己消滅装置及び方法は、水平に配列した棒状の金属パターンを直列接続してコイル性質を有するように金属パターンを構成し、可変電圧／電流供給部により可変電圧／電流を識別値生成素子に印加し、ピン状の金属パターン１、２、３と１’、２’、３’に可変電圧／電流を印加すると、キャビティセルに内蔵された発火または爆発性物質が爆発しながら電磁パルス効果（ＥＭＰ：Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｐｕｌｓｅ ｅｆｆｅｃｔ）に因り電子放出効果を発生し、電磁パルスの影響圏内にある自己消滅作動部を含む半導体チップはもちろん、周辺の全ての電子機器に影響を与えて破壊する効果がある。

【0013】

また、本発明に係る自己消滅装置及び方法は、物理的に複製不可能な（ＰＵＦ：Ｐｈｙｓｉｃａｌｌｙ Ｕｎｃｌｏｎａｂｌｅ Ｆｕｎｃｔｉｏｎ）デジタル識別値（ＩＤ：Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）生成部と識別値一致確認部を構成し、ＰＵＦ ＩＤと外部指定ＩＤが一致する場合にのみ可変電圧／電流供給部がキャビティセルに設定された電圧と電流を印加できるように構成して、キャビティセルが誤作動で消失、消滅、爆発する場合に備えて指定する半導体のキャビティセルのみを選別的に識別して発火、爆発させる効果がある。

【図面の簡単な説明】

【0014】

【図1】本発明に係る自己消滅装置を示す構成図である。

【図2】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図3】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図4】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図5】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図6】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図7】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図8】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図9】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図10】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図11】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図12】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図13】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図14】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図15】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図16】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図17】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図18】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図19】本発明に係る自己消滅装置を構成する自己消滅作動部の実施形態を示した図である。

【図20】本発明に係る自己消滅装置を構成するキャビティセルの実施形態を示した図である。

【図21】本発明に係る自己消滅装置を構成するキャビティセルの実施形態を示した図である。

【図22】本発明に係る自己消滅装置を構成するキャビティセルに発火または爆発性物質を充填して密封する工程を示した図である。

【図23】本発明に係る自己消滅装置を構成するキャビティセルに発火または爆発性物質を充填して密封する工程を示した図である。

【図24】本発明に係る自己消滅作動部を有する半導体チップパッケージの組立工程を示す図である。

【図25】本発明に係るキャビティセルの内部に露出した金属層に加えられた可変電圧／電流供給部で電圧印加時に自由放電火花が発生する例を示した図である。

【図26】本発明に係るキャビティセルの内部に露出した金属層に加えられた可変電圧／電流供給部で電圧印加時に自由放電火花が発生する例を示した図である。

【図27】本発明に係る自己消滅作動部の積層された金属層に対して配置または配列に対するまた他の形成過程を示す図である。

【図28】本発明に係る自己消滅作動部の積層された金属層に対して配置または配列に対するまた他の形成過程を示す図である。

【図29】本発明に係る自己消滅作動部の積層された金属層に対して配置または配列に対するまた他の形成過程を示す図である。

【図30】本発明に係る自己消滅作動部の積層された金属層に対して配置または配列に対するまた他の形成過程を示す図である。

【図31】本発明に係る垂直配列方式の自己消滅作動部と水平配列方式の自己消滅作動部を示した図である。

【図32】本発明に係る垂直配列方式の自己消滅作動部と水平配列方式の自己消滅作動部を示した図である。

【図33】本発明に係る自己消滅装置を構成する識別値一致確認部の一実施形態による処理過程を示した図である。

【図34】本発明に係る自己消滅装置を構成する識別値生成素子Ａを示した斜視図及び断面図である。

【図35】本発明に係る自己消滅装置を構成する識別値生成素子Ａを示した斜視図及び断面図である。

【図36】本発明に係る自己消滅装置を構成する識別値生成素子Ｂを示した斜視図と側断面図及び平断面図である。

【図37】本発明に係る自己消滅装置を構成する識別値生成素子Ｂを示した斜視図と側断面図及び平断面図である。

【図38】本発明に係る自己消滅装置を構成する識別値生成素子Ｂを示した斜視図と側断面図及び平断面図である。

【図39】本発明に係る自己消滅装置を構成する物理的に複製不可能なデジタル識別値生成部を示した図である。

【図40】本発明に係る自己消滅装置を構成する識別値生成素子を示したブロック図である。

【図41】本発明に係る自己消滅装置を構成する単位セルの実施形態を示した図である。

【図42】本発明に係る自己消滅装置を構成する単位セルの実施形態を示した図である。

【図43】本発明に係る自己消滅装置を構成する単位セルの実施形態を示した図である。

【図44】本発明に係る自己消滅装置を構成する識別値引出部の実施形態を示した図である。

【図45】本発明に係る自己消滅装置を構成する識別値引出部の実施形態を示した図である。

【図46】本発明に係る自己消滅装置を構成するデジタル値の生成方法を示したフローチャートである。

【図47】本発明に係る可変電圧／電流供給部の構成と識別値一致確認部の出力を通じてＥｎａｂｌｅされることを示した図である。

【発明を実施するための形態】

【0015】

本発明の利点及び特徴、そしてそれらを達成する方法は、添付される図面と共に詳細に後述される実施形態を参照すれば明確になる。しかし、本発明は、以下で開示される実施形態に限定されるのではなく、多様な形態で実施されても良く、単に本実施形態は本発明の開示を完全にし、本発明の属する技術分野において通常の知識を持つ者に発明の範疇を完全に知らせるために提供される。また、本発明は、請求項の記載によって定義される。一方、本明細書で使用される用語は、実施形態を説明するためのものであって、本発明を制限するものではない。本明細書において、単数形は、特に言及しない限り、複数形も含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓまたはｃｏｍｐｒｉｓｉｎｇ）」は、言及された構成要素、ステップ、動作及び／または素子以外の１つ以上の他の構成要素、ステップ、動作及び／または素子の存在または追加を排除しない。

【0016】

以下、本発明の好ましい実施形態を添付された図面を参照して詳細に説明する。

【0017】

本願発明に係る自己消滅装置１００は、図１のように自己消滅作動部３００、可変電圧／電流供給部４００、識別値一致確認部５００、物理的に複製不可能なデジタル識別値生成部６００を含む。

【0018】

前記自己消滅作動部３００は、基板２１０の上部に形成される第１絶縁層２１１、前記第１絶縁層２１１の上部に形成される第１金属層（２１２、２１３）、前記第１金属層（２１２、２１３）の上部に形成される第２絶縁層２２１、前記第２絶縁層２２１の上部に形成される第２金属層（２３１、２３２）、前記第２金属層（２３１、２３２）の上部に形成される第３絶縁層２４１、前記第３絶縁層２４１の上部に形成される第３金属層（２５１、２５２）、前記第３金属層（２５１、２５２）の上部に形成される第４絶縁層２６１、第４絶縁層２６１の上部に形成される第４金属層（２７１、２７２）、前記第４金属層（２７１、２７２）の上部に形成される第５絶縁層２８１を含む。

【0019】

ここで、前記金属層と絶縁層は、半導体を製作する工程で提供される最大の層数まで所望する層数だけ積層して構成されることができる。

【0020】

そして、一実施形態のように、積層された前記第１金属層（２１２、２１３）、第２金属層（２３１、２３２）、第３金属層（２５１、２５２）、第４金属層（２７１、２７２）に対して全層の「相対するピン（Ｐｉｎ）状の金属パターン」（２１３、２３１、２５２、２７１）を並列接続するために、一側に配置されたピン状の金属パターンで層間接続導電性ビア（ＶＩＡ）（２９１、２９３、２９５）が結合され、他側に配置されたピン状の金属パターンで層間接続導電性ビア（ＶＩＡ）（２９２、２０４、２９５）が結合されて、２つのフォークが相対する形状を有するように形成される。

【0021】

また、一実施形態のように、積層された前記第１金属層（２１２、２１３）、第２金属層（２３１、２３２）、第３金属層（２５１、２５２）、第４金属層（２７１、２７２）に対して全層の「棒（Ｓｔｉｃｋ）状の金属パターン」（２１２、２３２、２５１、２７２）を直列に接続するために、層間接続導電性ビア（ＶＩＡ）（３０１、３０２、３０３）が結合されて、積層された金属パターンの形状が

状に積層した形状を有するように形成される。

【0022】

ここで、ピン状の金属パターンは、主にスパーク発生用途として使用され、棒状の金属パターンは、ヒーティングの役割を果たすための用途として使用されるが、前記一実施形態のように、積層された前記第１金属層（２１２、２１３）、第２金属層（２３１、２３２）、第３金属層（２５１、２５２）、第４金属層（２７１、２７２）に配列された全てのピン状の金属パターンと棒状の金属パターンを全て直列または並列に層間接続導電性ビアに接続しても良いが、選択的に接続を所望する層だけのピン状の金属パターンと棒状の金属パターンを直列または並列に接続しても良い。

【0023】

この時、接続していないピン状の金属パターンと棒状の金属パターンは、自己消滅作動部３００として作動する用途ではなく、半導体の一般的な機能を行なう回路間を接続する目的の金属層として使用することができる。

【0024】

即ち、前記自己消滅作動部３００は、消失、破壊、爆発動作をする時、同時に断線されて半導体の一般的な機能を行なう回路の動作を停止する用途としても使用することができる。

【0025】

そして、前記一実施形態のように、積層された前記第１金属層（２１２、２１３）、第２金属層（２３１、２３２）、第３金属層（２５１、２５２）、第４金属層（２７１、２７２）に配列された全てのピン状の金属パターンと棒状の金属パターンは、垂直に積層されても良く、図３２に示すように水平に配列してピン状の金属パターンと棒状の金属パターンを形成することができる。

【0026】

そして、前記一実施形態のように、積層された前記第１金属層（２１２、２１３）、第２金属層（２３１、２３２）、第３金属層（２５１、２５２）、第４金属層（２７１、２７２）に配列された全てのピン状の金属パターンは、主にスパーク発生用途として使用され、棒状の金属パターンは、ヒーティングの役割を果たすための用途またはコイル（Ｃｏｉｌ）用途として使用されるが、構成に応じてピン状の金属パターンのみを積層したり、または配列して構成することができ、棒状の金属パターンのみを積層したり、または配列して構成することができる。

【0027】

そして、前記一実施形態のように、積層された前記第１金属層（２１２、２１３）、第２金属層（２３１、２３２）、第３金属層（２５１、２５２）、第４金属層（２７１、２７２）に配列された全てのピン状の金属パターンと棒状の金属パターンが層別に交差して配列することもでき、層別に平行に配列することができ、図２７に示すように層別に平行に配列するが、上部から見下ろした時に金属層が層別に重ならないように間隔を置いて交差配列することができ、図２８に示すように同一層に複数のピン状の金属パターンを並列に配置することもできる。

【0028】

そして、積層された前記第１金属層（２１２、２１３）、第２金属層（２３１、２３２）、第３金属層（２５１、２５２）、第４金属層（２７１、２７２）に配列された全てのピン状の金属パターンは、端部分を一直線になるように配列することができ、図３０に示すように中心部位に向けて曲げられた形状でもパターンを構成することができ、一直線のパターンと曲げられたパターンを混合して構成することができる。

【0029】

そして、一実施形態のように、前記第５絶縁層２８１または最上部絶縁層の上部に開口部３２２を有するエッチングマスク３２１を準備して乾式（プラズマ）エッチング工程を行なうことができる。

【0030】

具体的には、前記第５絶縁層２８１、第４絶縁層２６１、前記第３絶縁層２４１、前記第２絶縁層２２１は、エッチング工程によってエッチングマスクの開口部３２２形状のようにエッチング時間とプラズマ濃度の設定変更に合わせてエッチング工程を行なえば、前記第５絶縁層２８１、第４絶縁層２６１、前記第３絶縁層２４１、前記第２絶縁層２２１は、全てが除去されたり、前記第５絶縁層２８１のみを除去したり、または前記第５絶縁層２８１と第４絶縁層２６１のみを除去したり、または前記第５絶縁層２８１と第４絶縁層２６１と第３絶縁層２６１のみを除去して、除去された絶縁層に金属層のみが露出される状態でキャビティ（Ｃａｖｉｔｙ）を形成できるようになる。

【0031】

つまり、露出された前記第４金属層（２７１、２７２）、第３金属層（２５１、２５２）、前記第２金属層（２３１、２３２）、前記第１金属層（２１２、２１３）は、前記乾式（プラズマ）エッチング工程によって絶縁層のみが除去された状態でキャビティ（Ｃａｖｉｔｙ）の内方に露出される。

【0032】

この時、このように形成されたのをキャビティセル（Ｃａｖｉｔｙ Ｃｅｌｌ、８００）と命名すれば、前記キャビティセルを図２１のように所望する個数だけ複数個のキャビティセルを形成できるようになる。

【0033】

上記のように複数個に形成されたキャビティセルに発火または爆発性物質８０１を注入し、前記キャビティセル８００の周辺にインジェクター８０３を介して接着剤８０２を注入し、フィルム（ＦｉｌＭ）または薄膜石英ガラス８０４を合着して、自己消滅作動部３００を形成する。

【0034】

この時、前記自己消滅作動部３００に形成された第１金属層（２１２、２１３）、第２金属層（２３１、２３２）、第３金属層（２５１、２５２）、第４金属層（２７１、２７２）は、図面に示し易く各層別に相対するピン（Ｐｉｎ）状の１対と棒（Ｓｔｉｃｋ）状の１つの金属パターンで示したが、実施する時は、１つの層に多数のピン状と棒状の金属パターン層を配置することができる。

【0035】

また、ピン状のパターンは、左側パターンと右側パターンとが離れている間隔を、所望する間隔に設定して配列することができ、ピン状のパターンと棒状のパターンの幅も変更して配列することができ、各層ごとに配列される金属パターンは、各層ごとに並んで積層されたり、別途に積層されることができる。

【0036】

また、一実施形態では、金属層の数を４層のみと示したが、実施する時は、金属層の数は限定しないだけでなく、全ての金属層にピン状と棒状のパターンを配置することなく、選択された層にのみパターンを配置することもできる。

【0037】

また、前記エッチングマスクの開口部は、示された四角形状の他にも様々な形状に変更されることができ、前記キャビティセル８００の数もまた環境及び目的などに応じて多数個で形成されることができる。

【0038】

また、図２２及び２３では、図１８及び１９に示すように金属層が垂直に積層されて露出した形状のキャビティセルを例示して自己消滅作動部の形状を説明したが、図３２に示すように水平に金属層が配列されて露出した形状のキャビティセル８００でも同様の過程により自己消滅作動部を形成することができる。

【0039】

そして、前記キャビティセルは、図２４の半導体ダイ８０５に複数個を配列し、さらに半導体（半導体ダイ）には、半導体の本来の機能を行なう回路を含んでいる状態で設計することができる。

【0040】

つまり、複数個のキャビティセル８００と半導体の本来の機能を行なうための回路が統合された半導体ダイ８０５が完成されると、前記半導体ダイ８０５をパッケージング（Ｐａｃｋａｇｉｎｇ）過程を経て半導体チップを完成する。

【0041】

前記可変電圧／電流供給４００は、前記自己消滅作動部３００を構成する相対するピン（Ｐｉｎ）状の第１金属層、第２金属層、第３金属層、第４金属層パターン（２１３、２３１、２５２、２７１）を並列接続して最上部の金属層のピン状の左側金属パターン２７１とピン状の右側金属パターン２９７との間に可変電圧／電流４０１を供給する。

【0042】

また、前記可変電圧／電流供給部４００は、垂直に積層したり、または水平に配列した棒（Ｓｔｉｃｋ）状の第１金属層、第２金属層、第３金属層、第４金属層パターン（２１２、２３２、２５１、２７２ ）を直列接続して最上部の金属パターン（２７２、３０５）間に可変電圧／電流４０１を供給する。

【0043】

即ち、前記棒（Ｓｔｉｃｋ）状の金属パターン最上部の金属パターン（２７２、３０５）間に可変電圧／電流４０１を印加すると、しわ状の金属パターンが電気ヒーターとして作動して発熱４０３をし、これにより前記自己消滅作動部３００のキャビティセル８００に内蔵された発火または爆発性物質８０１が発火または爆発するのに適した温度に到達する用途として使用する。

【0044】

そして、前記相対するピン（Ｐｉｎ）状の金属パターン最上部の左側ピン状の金属パターン２７１と右側ピン状の金属パターン２９７との間に可変電圧／電流４０１を電子が自由放電できる電圧／電流の大きさだけ増加させると、自由放電火花４０２を発生させて前記自己消滅作動部３００のキャビティセルに内蔵された発火または爆発性物質８０１が発火または爆発し、半導体チップを物理的に破壊して半導体チップの本来の動作を故障して、半導体チップに内蔵されたデータや機能をハッキングしたり、複製することを不可能にする。

【0045】

また、図１２に示すように水平に配列した棒状の金属パターンを直列接続してコイル性質を有するように金属パターンを構成し、前記可変電圧／電流供給部４００を介して可変電圧／電流を図３２のＡとＢに印加し、図３１のピン状の金属パターン１／２／３と１’／２’／３’に可変電圧／電流供給部４００を介して可変電圧／電流を印加すると、キャビティセルに内蔵された発火または爆発性物質が爆発しながら電磁パルス効果（ＥＭＰ：Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｐｕｌｓｅ ｅｆｆｅｃｔ）により電子放出効果を発生し、この電磁パルスの影響圏内にある自己消滅作動部を含む半導体チップはもちろん、周辺の全ての電子機器に影響を与えて破壊することになる。

【0046】

また、前記可変電圧／電流供給部４００は、図４７を参照すると、前記可変電圧／電流供給部４００は、ＶＤＤ電圧を入力されて高電圧（ＶＨＶ）に昇圧させることのできる倍電圧発生回路を内蔵しており、前記倍電圧発生回路に供給される電圧（ＶＤＤ）は、識別値一致確認部５００の結果値である１または０のＥｎａｂｌｅ信号を通じてスイッチング素子がＶＤＤ電圧を供給したり、遮断することにより、高電圧（ＶＨＶ）を自己消滅作動部３００に供給する。

【0047】

前記識別値一致確認部５００は、図３３のように前記物理的に複製不可能なデジタル値生成部６００から提供されるデジタル値（ＰＵＦ．ＩＤ）と識別値外部入力部７００から提供されるデジタル値（ＥＸＴ．ＩＤ）を比較して、一致すれば「１」を出力し、一致しなければ「０」を出力して図４２に示すように可変電圧／電流供給部４００を作動させたり、作動しないようにするＥｎａｂｌｅ信号をしないようにする。

【0048】

前記物理的に複製不可能なデジタル値生成部６００は、作動を所望する自己消滅作動部３００のみを選択的に識別して可変電圧／電流供給部４００を介した可変電圧／電流を自己消滅作動部３００に供給する。

【0049】

即ち、前記物理的に複製不可能なデジタル値生成部６００は、所望しない条件で自己消滅作動部３００が動作することを防止し、作動を所望する自己消滅作動部３００のみを選択的に識別及び作動させることになる。

【0050】

図４５を参照すると、物理的に複製不可能なデジタル識別値生成部６００は、識別値生成部６１０及び識別値引出部６２０を含む。

【0051】

前記識別値生成部６１０は、複数の単位セル（１１_１～１１_Ｎ）を含み、複数の単位セル（１１_１～１１_Ｎ）のそれぞれから出力される複数のデジタルビットを識別値引出部６２０に出力する。

【0052】

そして、複数の単位セル（１１_１～１１_Ｎ）のそれぞれは、１ビットのデジタル値を生成することができる。

【0053】

また、複数の単位セル（１１_１～１１_Ｎ）のそれぞれは、識別値生成素子の電気的通電または遮断により０または１のバイナリデジタル値を生成することができる。

【0054】

次に、前記識別値引出部６２０は、識別値生成部６１０の複数の単位セル（１１_１～１１_Ｎ）からそれぞれ出力されるデジタル値を入力されて、複数のデジタルビットを利用してＮビットの識別値を出力する。

【0055】

そして識別値引出部６２０から出力されたＮビットの識別値は、前記図３３のＰＵＦ．ＩＤに該当する。

【0056】

次に、図４０を参照して本発明の実施形態に係る識別値生成素子を説明すると、識別値生成素子Ａは、第１下部電極と第２下部電極は同一層に形成され、第２ビアと第３ビアも同一層に形成され、第１上部電極と第１ビアは電気的に通電され、第１下部電極と第２ビアと第２下部電極と第３ビアと第３下部電極は、電気的に通電された状態で形成され、第１ビアが第１下部電極または第２ビアまたは第２下部電極または第３ビアまたは第３下部電極と電気的に通電または遮断有無に応じて０または１のバイナリデジタル値が生成される。

【0057】

そして図４０を参照すると、識別値生成素子Ｂは、第１下部電極と第２下部電極は同一層に形成され、第１上部電極と第１ビアは、電気的に通電され、第１下部電極と第２ビアと第２ビアと第３下部電極は、電気的に通電された状態で形成され、第１ビアが第１下部電極または第２ビアまたは第２下部電極と電気的に通電または遮断有無に応じて０または１のバイナリデジタル値が生成される。

【0058】

また、図４０の識別値生成素子Ａは、第１下部電極と第２下部電極とそして第３下部電極は、第１上部電極の下部に位置し、第１下部電極と第２下部電極は、同一層に形成され、第３下部電極は、他の層に形成される。第１下部電極と第３下部電極との間には、第２ビアが形成され、第２ビアが形成されていない所には、絶縁膜が位置する。

【0059】

また、第２下部電極と第３下部電極との間には、第３ビアが形成され、第３ビアが形成されていない所には、絶縁膜が位置する。

【0060】

ここで、便宜上、第１上部電極のみを表示して、その上部には他の電極がないものと示したが、より多くの上部電極が異なる層に形成されることができる。

【0061】

また、便宜上、第２下部電極と第３下部電極を示したが、より多くの下部電極が異なる層に形成されることができる。

【0062】

また、第２ビアは、第１下部電極の下に形成されるビアホールを導体で満たして形成され、第３下部電極との接続を提供する。

【0063】

また、第３ビアは、第２下部電極の下に形成されるビアホールを導体で満たして形成され、第３下部電極との接続を提供する。そして、第１ビアは、第１上部電極の下に形成されるビアホールを導体で満たして形成され、第１上部電極との接続を提供する。

【0064】

また、第１ビアが第１下部電極または第２ビアまたは第２下部電極または第３ビアまたは第３下部電極に到達すると、第１上部電極は電気的に接続され、その反面、第１ビアが第１下部電極、そして第２ビア、そして第２下部電極、そして第３ビア、そして第３下部電極に到達しなければ電気的に遮断される。

【0065】

また、出力部は、第１上部電極及び第１ビアが第１下部電極及び第２ビア及び第３下部電極及び第２下部電極及び第３ビアと電気的に接続または遮断されるかに応じて０または１のバイナリデジタル値を生成し、生成されたバイナリデジタル値を出力する。

【0066】

そして、図４０の識別値生成素子Ｂは、第１下部電極と第２下部電極、そして第３下部電極は、第１上部電極の下部に位置し、第１下部電極と第２下部電極は、同一層に形成され、第３下部電極は、他の層に形成される。

【0067】

そして、前記第１下部電極と第３下部電極との間には、第２ビアが形成され、第２ビアが形成されていない所には、絶縁膜が位置する。

【0068】

また、第２下部電極と第３下部電極との間には、第２ビアが形成され、第２ビアが形成されていない所には、絶縁膜が位置する。

【0069】

ここで、前記第１上部電極のみを表示して、その上部には、他の電極がないものと示したが、より多くの上部電極が異なる層に形成されることができる。

【0070】

また、便宜上、第１下部電極と第２下部電極と第３下部電極を示したが、より多くの下部電極が異なる層に形成されることができる。

【0071】

また、第２ビアは、第１下部電極及び第２下部電極の下に形成されるビアホールを導体で満たして形成され、第３下部電極との接続を提供する。

【0072】

そして、第１ビアは、第１上部電極の下に形成されるビアホールを導体で満たして形成され、第１上部電極との接続を提供する。

【0073】

また、第１ビアが第１下部電極または第２ビアまたは第２下部電極に到達すれば、第１上部電極は、電気的に接続される。

【0074】

その反面、第１ビアが第１下部電極、そして第２ビア、そして第２下部電極に到達しなければ、電気的に遮断される。

【0075】

そして出力部は、第１上部電極及び第１ビアが第１下部電極及び第２ビア及び第２下部電極と電気的に接続または遮断されるかに応じて０または１のバイナリデジタル値を生成し、生成されたバイナリデジタル値を出力する。

【0076】

次に、図３４は、識別値生成素子Ａの一実施形態を示した図であり、基板の上部に絶縁膜（層）を形成し、絶縁膜（層）の上部に第３下部電極（金属層、Ｍ１）が形成され、第３下部電極の上部に絶縁膜が形成される。

【0077】

そして、第１下部電極（Ｍ２）と第３下部電極（Ｍ１）との接続のために第２ビアホールがエッチング工程により形成され、前記第２下部電極（Ｍ２）と第３下部電極（Ｍ１）との接続のために第３ビアホールがエッチング工程により形成される。

【0078】

また、形成された第２ビアホールと第３ビアホールに導体が満たされると、ビア（ＶＩＡ２－１）が形成され、第２ビアの上部には第１下部電極が形成され、第３ビアの上部には第２下部電極が形成され、第１下部電極と第２下部電極の上部に絶縁膜（層）を形成する。

【0079】

また、絶縁膜（層）の上部に第１上部電極（Ｍ３）との接続のために第１ビアホールがエッチング工程により形成され、第１ビアホールに導体が満たされるとビア（ＶＩＡ３－２）が形成され、ビア上部に第１上部電極が形成される。

【0080】

この時、第１上部電極（Ｍ３）と第１下部電極（Ｍ２）と第２下部電極（Ｍ２）と第３下部電極（Ｍ１）は、それぞれ電圧源との接続のための接続部材を含むことができる。

【0081】

そして、図３４に示すように、第１ビアの幅（ＶＩＡ３－２幅）を増やしたり減らすことにより、第１ビアの長さ（ＶＩＡ３－２長）も比例して増えたり減ることになる。

【0082】

従って、第１ビアの幅（ＶＩＡ３－２幅）を広くすると、第１下部電極（金属層、Ｍ２）及び第２ビア（ＶＩＡ２－１）及び第３下部電極（金属層、Ｍ１）及び第３ビア（ＶＩＡ２－１）及び第２下部電極（金属層、Ｍ２）で構成された中空の金属四角形のポケット状（Ｍ２＆ＶＩＡ２－１＆Ｍ１＆ＶＩＡ２－１＆Ｍ２）と電気的に接続される。

【0083】

一方、第１ビアの幅（ＶＩＡ３－２幅）を狭くすると、第１下部電極（金属層、Ｍ２）及び第２ビア（ＶＩＡ２－１）及び第３下部電極（金属層、Ｍ１）及び第３ビア（ＶＩＡ２－１）及び第２下部電極（金属層、Ｍ２）で構成された中空の金属四角形のポケット状（Ｍ２＆ＶＩＡ２－１＆Ｍ１及びＶＩＡ２－１＆Ｍ２）と電気的接続が遮断される。

【0084】

電気的接続が遮断された状態では、第１ビア（ＶＩＡ３-２）と第１下部電極（金属層、Ｍ２）及び第２ビア（ＶＩＡ２－１）及び第３下部電極（金属層、Ｍ１）及び第３ビア（ＶＩＡ２－１）及び第２下部電極（金属層、Ｍ２）で構成された中空の金属四角形のポケット状（Ｍ２＆ＶＩＡ２－１＆Ｍ１及びＶＩＡ２－１＆Ｍ２）の間にＣａｐａｃｉｔａｎｃｅ値が形成されて第１上部電極（金属層、Ｍ３）と第１下部電極（金属層、Ｍ２）の間に、即ち、図３８の点線部分がＣａｐａｃｉｔａｎｃｅ素子として作用する。

【0085】

次に、図３８を参照して識別値生成素子Ｂの一実施形態を説明すると、基板の上部に絶縁膜（層）を形成し、絶縁膜（層）の上部に第３下部電極（金属層、Ｍ１）を形成し、第３下部電極の上部に絶縁膜が形成される。

【0086】

そして、第１下部電極と第２下部電極との接続のために第２ビアホールがエッチング工程により形成され、形成された第２ビアホールに導体が満たされるとビア（ＶＩＡ２－１）が形成され、第２ビア（ＶＩＡ２－１）の上部には第１下部電極（Ｍ２）と第２下部電極（Ｍ２）を形成する。

【0087】

また、第１下部電極（Ｍ２）と第２下部電極（Ｍ２）の上部に絶縁膜（層）が形成され、絶縁膜（層）の上部に第１上部電極（Ｍ３）との接続のために第１ビアホールがエッチング工程により形成され、第１ビアホールに導体が満たされるとビア（ＶＩＡ３－２）が形成され、ビアの上部に第１上部電極（Ｍ３）が形成される。

【0088】

この時、第１上部電極と第１下部電極と第２下部電極と第３下部電極は、それぞれ電圧源との接続のための接続部材を含むことができ、図３８に示すように、第１ビアの幅（ＶＩＡ３－２幅）を増やしたり、減らすことにより、第１ビアの長さ（ＶＩＡ３－２長さ）も比例して増えたり減ったりする。

【0089】

従って、第１ビアの幅（ＶＩＡ３－２幅）を広くすると、第１下部電極（金属層、Ｍ２）及び第２ビア（ＶＩＡ２-１）及び第２下部電極（金属層、Ｍ２）で構成された中空の金属四角形のポケット状（Ｍ２＆ＶＩＡ２－１＆Ｍ２）と電気的に接続される。

【0090】

一方、第１ビアの幅（ＶＩＡ３－２幅）を狭くすると、第１下部電極（金属層、Ｍ２）及び第２ビア（ＶＩＡ２－１）及び第２下部電極（金属層、Ｍ２）で構成された中空の金属四角形のポケット状（Ｍ２＆ＶＩＡ２－１＆Ｍ２）と電気的接続が遮断される。

【0091】

電気的接続が遮断された状態では、第１ビア（ＶＩＡ３－２）と第１下部電極（金属層、Ｍ２）及び第２ビア（ＶＩＡ２－１）及び第２下部電極（金属層、Ｍ２）で構成された中空の金属四角形のポケット状（Ｍ２＆ＶＩＡ２－１＆Ｍ２）の間にＣａｐａｃｉｔａｎｃｅ値が形成されて第１上部電極（金属層、Ｍ３）と第１下部電極（金属層、Ｍ２）との間に、即ち、図２３の点線部分がＣａｐａｃｉｔａｎｃｅ素子として作用する。

【0092】

このように形成される識別値生成素子が図３９のＮ個の単位セル（１１_１～１１_Ｎ）の識別値生成素子として使用することができる。

【0093】

次に、図４１及び図４２は、本発明の一実施形態に係る単位セルを示したものであり、図４１及び図４２では１つの単位セル（１１_１）のみを示したが、残りの単位セル（１１_２～１１_Ｎ）も単位セル（１１_１）と同一または類似に構成されることができる。

【0094】

図４１及び図４２を参考すると、単位セル（１１_１）は識別値生成素子（１１_１）及び出力ノード（１１_３）を含み、単位セル（１１_１）は、抵抗（Ｒ）をさらに含むことができる。

【0095】

そして、識別値生成素子（１１_１）は、図３４及び３５で説明した識別値生成素子Ａと識別値生成素子Ｂのいずれかであっても良い。

【0096】

即ち、前記識別値生成素子（１１_１）は、基準電圧源（ＶＤＤ）と抵抗（Ｒ）の一端との間に接続され、抵抗（Ｒ）の他端はグラウンド電圧源（ＧＮＤ）に接続される。

【0097】

具体的には、第１上部電極が基準電圧源（ＶＤＤ）に接続され、第１下部電極または第２下部電極または第３下部電極がグラウンド電圧源（ＧＮＤ）に接続された抵抗（Ｒ）に接続される。

【0098】

また、第１下部電極または第２下部電極または第３下部電極が出力ノード１１３に接続され、出力ノード１１３は、第１上部電極と第１下部電極または第２下部電極または第３下部電極間の電気的接続または遮断によりバイナリデジタル値である０または１を出力する。

【0099】

この時、前述したように、第１ビアの幅（ＶＩＡ３－２幅）を増やしたり、減らすことにより、第１ビアの長さ（ＶＩＡ３－２長さ）も比例して増えたり減ったりするが、識別値生成素子Ａでは、第１ビアが第１下部電極または第２ビアまたは第３下部電極または第３ビアまたは第２下部電極に到達するかどうかに応じて、第１上部電極と第１下部電極または第３下部電極または第２下部電極との間の電気的接続または遮断が決定され、これにより０または１が決定される。

【0100】

そして、識別値生成素子Ｂでは、第１ビアが第１下部電極または第２ビアまたは第２下部電極に到達するかどうかに応じて、第１上部電極と第１下部電極または第３下部電極または第２下部電極との間の電気的接続または遮断が決定され、これにより０または１が決定される。

【0101】

一方、図４２に示すように、第１上部電極と基準電圧源（ＶＤＤ）との間に抵抗（Ｒ）が接続され、第１下部電極または第３下部電極または第２下部電極がグラウンド電圧源（ＧＮＤ）に接続され、第１上部電極が出力ノード１１３に接続されることができる。

【0102】

そして、図３９で説明したように、識別値生成部１０は、Ｎビットの識別値を生成するために、Ｎ個の単位セル（１１_１～１１_Ｎ）を含むが、Ｎ個の単位セル（１１_１～１１_Ｎ）はいずれも図４１示された単位セルのように構成されることもでき、図４２に示された単位セルのように構成されることもでき、図４１と図４２に示された単位セルが混ざって構成されることもできる。

【0103】

また、Ｎ個の単位セル（１１_１～１１_Ｎ）で１と０が均等に表されるようにＮ個の単位セル（１１_１～１１_Ｎ）の一部は、図３４の識別値生成素子Ａで構成されることができ、残りの一部は図３８の識別値生成素子Ｂで構成されることができる。

【0104】

例えば、Ｎ個の単位セル（１１_１～１１_Ｎ）から出力されるＮ個のバイナリデジタル値のうち１の値がＮ／２個であり、０がＮ／２個であれば識別値で０と１が均等であると言うことができる。

【0105】

従って、０と１が均等なＮビットの識別値を得るためには、Ｎ個の単位セル（１１_１～１１_Ｎ）で第１上部電極と第１下部電極または第２下部電極または第３下部電極が電気的に接続される識別値生成素子と第１上部電極と第１下部電極または第２下部電極または第３下部電極が電気的に遮断される識別値生成素子の割合が同一になるように、Ｎ個の単位セル（１１_１～１１_Ｎ）を設計すれば良い。

【0106】

この時、第１ビア（ＶＩＡ３－２幅）の幅が広いか、または狭いかに応じて、第１上部電極と第１下部電極または第３下部電極または第２下部電極が電気的に接続または遮断されるかが決定されるが、その他にも様々な変数があり得る。例えば、第１ビアを形成するためのビアホールを絶縁膜に形成するが、この時、絶縁膜の厚さや物質、そしてエッチング工程の時間や温度などが半導体エッチング工程で変数として作用されることができ、この変数が半導体エッチング工程時に作用して第１上部電極と第１下部電極または第２下部電極または第３下部電極との間の電気的接続または遮断をランダムにする。

【0107】

従って、前記変数を適切に調節及び制御することにより、０と１が均等なＮビットの識別値を得るためのＮ個の単位セル（１１_１～１１_Ｎ）を実装することができ、０と１の均等性確認は、半導体チップを製作する技法としてＭＰＷ（Ｍｕｌｔｉ－Ｐｒｏｊｅｃｔ Ｗａｆｅｒ）工程を利用して安価なチップ製造コストで前記変数を異にした設計及び工程値に応じた識別値生成素子を多数個配列して識別値生成部または識別値引出部をプロトタイプにして０と１の均等性を確認することができ、均等性を確認した後、０と１の均等性が確保されたパラメータを選別して量産工程に適用することによって、０と１を均等に出力する単位セル（１１_１～１１_Ｎ）を実装することができる。

【0108】

一方、図３４の識別値生成素子Ａは、第１ビアが、第１下部電極（金属層、Ｍ２）及び第２ビア（ＶＩＡ２－１）及び第３下部電極（金属層、Ｍ２）及び第３ビア及び第２下部電極で構成された中空の金属四角形のポケット状（Ｍ２＆ＶＩＡ２－１＆Ｍ１及びＶＩＡ２－１＆Ｍ２）の中に形成されているので、電子部品のコンデンサ（Ｃａｐａｃｉｔｏｒ）の機能を行なうこともできる。

【0109】

この時、第１ビアの幅（ＶＩＡ３－２幅）を広く設計したり、狭く設計することによって、第１ビアの長さ（ＶＩＡ３－２長さ）が変化して静電容量値は、互いに異なる値を有するようになる。

【0110】

また、図３８の識別値生成素子Ｂは、第１ビアが第１下部電極（金属層、Ｍ２）及び第２ビア（ＶＩＡ２－１）及び第２下部電極で構成された中空の金属四角形のポケット状（Ｍ２＆ＶＩＡ２－１＆Ｍ２）の中に形成されているので、電子部品のコンデンサ（Ｃａｐａｃｉｔｏｒ）の機能を行なうこともできる。

【0111】

この時、第１ビアの幅（ＶＩＡ３－２幅）を広く設計したり、狭く設計することに応じて、第１ビアの長さ（ＶＩＡ３－２長さ）が変化して静電容量値は、互いに異なる値を有するようになる。

【0112】

これらの特性を利用する単位セルに対して図４３を参考にして説明する。

【0113】

図４３を参照すると、前記単位セル（１１_１）は、識別値生成素子１１１、シュミットトリガＮＡＮＤゲート１１２、抵抗（Ｒ）及び出力ノード１１６を含む。

【0114】

そして、前記識別値生成素子１１１は、図３４または図３８に説明した識別値生成素子Ａまたは識別値生成素子Ｂのうちいずれかであっても良く、前記単位セル（１１_１）は、発振回路として動作し、出力ノード１１６を通じて１／（２.２ＲＣｖ）の矩形波周波数ｆ[Ｈｚ]を出力することになる。

【0115】

ここで、図４３のＣｖは、識別値生成素子１１１の静電容量値を示す。

【0116】

単位セル（１１_１）から出力される矩形波周波数値は、所望する時点でサンプリングして固定されたバイナリデジタル値を生成するのに使用することができ、デジタル回路の駆動に必須的なクロックとして使用することができる。

【0117】

この時、識別値生成素子Ａは、第１ビアと第１下部電極（金属層、Ｍ２）及び第２ビア（ＶＩＡ２－１）及び第３下部電極（金属層、Ｍ２）及び第３ビア及び第２下部電極で構成された中空の金属四角形のポケット状（Ｍ２＆ＶＩＡ２－１＆Ｍ１及びＶＩＡ２－１＆Ｍ２）間の静電容量値がＮ個の単位セル（１１_１～１１_Ｎ）の識別値生成素子１１１ごとに異なる値を有するように実装されることができる。また、識別値生成素子Ｂは、第１ビアと第１下部電極（金属層、Ｍ２）及び第２ビア（ＶＩＡ２－１）及び第２下部電極で構成された中空の金属四角形のポケット状（Ｍ２＆ＶＩＡ２－１＆Ｍ２）間の静電容量値がＮ個の単位セル（１１_１～１１_Ｎ）の識別値生成素子１１１ごとに異なる値を有するように実装されることができる。

【0118】

識別値生成素子Ａは、第１ビアと第１下部電極（金属層、Ｍ２）及び第２ビア（ＶＩＡ２－１）及び第３下部電極（金属層、Ｍ２）及び第３ビア及び第２下部電極で構成された中空の金属四角形のポケット状（Ｍ２＆ＶＩＡ２－１＆Ｍ１及びＶＩＡ２－１＆Ｍ２）間の静電容量値、そして識別値生成素子Ｂは、第１ビアと第１下部電極（金属層、Ｍ２）及び第２ビア（ＶＩＡ２－１）及び第２下部電極で構成された中空の金属四角形のポケット状（Ｍ２＆ＶＩＡ２－１＆Ｍ２）間の静電容量値は、数式１のように決定される。

【数式１】

【0119】

C=ε*A/t
ここで、εは、識別値生成素子Ａは、第１ビアと第１下部電極（金属層、Ｍ２）及び第２ビア（ＶＩＡ２－１）及び第３下部電極（金属層、Ｍ２）及び第３ビア及び第２下部電極で構成された中空の金属四角形のポケット状（Ｍ２＆ＶＩＡ２－１＆Ｍ１及びＶＩＡ２－１＆Ｍ２）間の絶縁膜物質の誘電率を示す。

【0120】

また、識別値生成素子Ｂは、第１ビアと第１下部電極（金属層、Ｍ２）及び第２ビア（ＶＩＡ２－１）及び第２下部電極で構成された中空の金属四角形のポケット状（Ｍ２＆ＶＩＡ２－１＆Ｍ２）間の絶縁膜物質の誘電率を示す。

【0121】

また、識別値生成素子Ａは図３４の点線で示すように、第１ビアと第１下部電極（金属層、Ｍ２）及び第２ビア（ＶＩＡ２－１）及び第３下部電極（金属層、Ｍ２）及び第３ビア及び第２下部電極で構成された中空の金属四角形のポケット状（Ｍ２＆ＶＩＡ２－１＆Ｍ１及びＶＩＡ２－１＆Ｍ２）が相対する面積を示す。

【0122】

そして、識別値生成素子Ｂは図３９の点線で示すように、第１ビアと第１下部電極（金属層、Ｍ２）及び第２ビア（ＶＩＡ２－１）及び第２下部電極で構成された中空の金属四角形のポケット状（Ｍ２＆ＶＩＡ２－１＆Ｍ２）が相対する面積を示す。

【0123】

そして、ｔは、第１ビアと前記中空の金属四角形のポケット状との間の間隔を示す。

【0124】

前記で説明したように、第１ビアを形成するエッチングホールの幅、そして絶縁膜の厚さや物質、エッチング工程の時間や温度などが半導体エッチング工程で変数として作用されることができ、この変数が工程時に作用して静電容量値がランダムに決定されることができる。

【0125】

従って、前記変数を適切に調節及び制御することにより、Ｎ個の単位セル（１１_１～１１_Ｎ）の識別値生成素子１１１ごとに静電容量値が異なるように実装されることができる。

【0126】

そして、Ｎ個の単位セル（１１_１～１１_Ｎ）の静電容量値を確認するために、前記ＭＰＷ工程を経て半導体チップを製作し、製作された半導体チップの識別値生成素子ごとに静電容量値を測定することができる。

【0127】

図４４は、本発明の一実施形態に係る識別値引出部を示した図であって、前記識別値引出部２０は、入出力部２０１を含む。

【0128】

そして、前記入出力部２０１は、識別値生成部１０の複数の単位セル（１１_１～１１_Ｎ）からそれぞれ出力されるバイナリデジタル値を入力されてＮビットの識別値を出力する。

【0129】

この時、複数の単位セル（１１_１～１１_Ｎ）は、図４１の単位セルのように構成されることができ、図４２の単位セルのように構成されることもでき、図４１及び図４２に示された単位セル混合して構成されることができる。

【0130】

一方、複数の単位セル（１１_１～１１_Ｎ）が図４３のように構成される場合、識別値引出部２００は、Ｎビットの識別値を生成するために、複数の単位セル（１１_１～１１_Ｎ）からそれぞれ出力される矩形波周波数値をサンプリングしなければならない。

【0131】

また、複数の単位セル（１１_１～１１_Ｎ）が図４３のように構成される場合、識別値引出部２０に対しては図４５を参照して説明する。

【0132】

図４５は、本発明の他の実施形態に係る識別値引出部を示した図であり、前記識別値引出部６００は、サンプリング部６１０及び出力部６２０を含む。

【0133】

そして、前記サンプリング部６１０は、複数の単位セル（１１_１～１１_Ｎ）からそれぞれ出力される矩形波周波数値（ｆ_１～ｆ_Ｎ）を入力される複数のＤフリップフロップを含む。

【0134】

ここで、前記複数のＤフリップフロップは、それぞれ入力端子（Ｄ）と出力端子（Ｑ）及びクロック端子（ＣＬＫ）を有し、前記クロック端子（ＣＬＫ）にクロック信号（ＳＣＬＫ）が印加された時、入力端子（Ｄ）に入力される入力信号が１であれば出力端子（Ｑ）を介して１を出力し、入力端子（Ｄ）に入力される入力信号が０であれば出力端子（Ｗ）を介して０を出力する。

【0135】

また、サンプリングを所望する時点でクロック信号（ＳＣＬＫ）がクロック端子（ＣＬＫ）に入力されると、複数のＤフリップフロップは、それぞれ複数の単位セル（１１_１～１１_Ｎ）からそれぞれ出力される矩形波周波数値（ｆ_１～ｆ_Ｎ）のうち、この時点の周波数値に該当するバイナリデジタル値を出力端子（Ｑ）を介して出力部６２０に出力することになる。

【0136】

そして、前記出力部６２０は、複数のＤフリップフロップからそれぞれ出力されるバイナリデジタル値を入力されてＮビットの識別値を出力することになる。

【0137】

図４６は、本発明の一実施形態に係るデジタル値を生成する方法を示したフローチャートであって、前記デジタル値を生成する方法は、複数の単位セルのそれぞれによって１ビットのデジタル値を生成するステップ（Ｓ６１０）と、複数の単位セルのそれぞれによって生成された１ビットのデジタル値を引き出してＮビットの識別値を出力するステップ（Ｓ６２０）と、から成る。

【0138】

具体的には、デジタル値生成装置１は、前記で説明した識別値生成素子をそれぞれ含む複数の単位セル（１１_１～１１_Ｎ）のそれぞれによって１ビットのデジタル値を生成した後、複数の単位セル（１１_１～１１_Ｎ）のそれぞれによって生成された１ビットのデジタル値を引き出してＮビットの識別値を出力することになる。

【0139】

この時、複数の単位セル（１１_１～１１_Ｎ）が図４３のように構成される場合、デジタル値生成装置１は、複数の単位セル（１１_１～１１_Ｎ）からそれぞれ出力される矩形波周波数値をサンプリングし、サンプリングした時点の周波数値に該当する１ビットのデジタル値を生成する。

【0140】

以上の説明は、本発明の技術的思想を例示的に説明したものに過ぎず、本発明の属する技術分野において通常の知識を有する者であれば、本発明の本質的特性を逸脱しない範囲内で、様々な修正や変形が可能である。

【0141】

従って、本発明に示された実施形態は、本発明の技術的思想を限定するものではなく、説明するためのものであり、このような実施形態により本発明の権利範囲が限定されるものではない。本発明の保護範囲は、次の請求範囲によって解釈されなければならず、それと同等または均等な範囲内にある全ての技術的思想は、本発明の権利範囲に含まれるものと解釈されなければならない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】