特許 7085384 時間デジタル変換回路及び時間デジタル変換方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-06-08

(45)【発行日】2022-06-16

(54)【発明の名称】時間デジタル変換回路及び時間デジタル変換方法

(51)【国際特許分類】

   H03K 5/26 20060101AFI20220609BHJP

   H03M 1/50 20060101ALI20220609BHJP

   G04F 10/04 20060101ALI20220609BHJP

【ＦＩ】

H03K5/26 P

H03M1/50

G04F10/04 A

【請求項の数】 8

(21)【出願番号】P 2018063455

(22)【出願日】2018-03-29

(65)【公開番号】P2019176357

(43)【公開日】2019-10-10

【審査請求日】2020-12-17

(73)【特許権者】

【識別番号】591128453

【氏名又は名称】株式会社メガチップス

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(74)【代理人】

【識別番号】100109715

【弁理士】

【氏名又は名称】塩谷 英明

(72)【発明者】

【氏名】生巣 春彦

【審査官】工藤 一光

(56)【参考文献】

【文献】特開２０１２－１００２５２（ＪＰ，Ａ）

【文献】特開２０００－６４７１（ＪＰ，Ａ）

【文献】特表２０１１－５２５７３７（ＪＰ，Ａ）

【文献】特開２０１２－１３８８４８（ＪＰ，Ａ）

【文献】特開２０１９－８７７９７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０４Ｆ１０／０４

Ｈ０３Ｋ５／２６

Ｈ０３Ｍ１／５０－１／５８

(57)【特許請求の範囲】

【請求項1】

複数の時間デジタル変換部と、
前記複数の時間デジタル変換部のいずれかの出力を選択可能なセレクタと、
測定の対象信号とクロック信号との分配及び前記セレクタの制御を行うコントローラと、を備え、
前記複数の時間デジタル変換部の各々は、
複数の遅延回路が直列に接続された伝送路と、
前記遅延回路とは異なる遅延量を有する複数のクロック遅延回路が直列に接続されたクロック伝送路と、
前記伝送路の複数の遅延段及び前記クロック伝送路の複数の遅延段にそれぞれ対応して設けられ、前記クロック伝送路の対応する遅延段に到達したクロック信号に基づき、前記伝送路の対応する遅延段の信号レベルを捕捉する複数の捕捉部が含まれる捕捉部群と、
を有し、
前記コントローラは、前記対象信号を前記複数の時間デジタル変換部の前記伝送路へ送り、クロック信号を前記複数の時間デジタル変換部の前記クロック伝送路へ所定の順序で順次分配し、かつ、前記複数の時間デジタル変換部のうち、分配された前記クロック信号に基づき前記捕捉部群が捕捉を完了した時間デジタル変換部の出力が前記所定の順序と同じ順序で順次選択されるように前記セレクタを制御する、
時間デジタル変換回路。

【請求項2】

前記セレクタによる出力の選択サイクルは、前記コントローラによるクロック信号の分配サイクルよりも、クロック信号の１周期分進んでいる、
請求項１記載の時間デジタル変換回路。

【請求項3】

前記コントローラには、クロック信号を分配する分配回路と、前記対象信号を遅延させて前記複数の時間デジタル変換部へ送るバッファと、を有する、
請求項１又は請求項２に記載の時間デジタル変換回路。

【請求項4】

前記複数の時間デジタル変換部の各々は、
前記伝送路、前記クロック伝送路及び前記捕捉部群が複数組含まれる複数のバーニア形遅延チェーンと、
前記複数のバーニア形遅延チェーンにおける各段の前記捕捉部の捕捉結果を多数決する複数の多数決回路とを備え、
前記複数の多数決回路の決定結果を出力する、
請求項１から請求項３のいずれか一項に記載の時間デジタル変換回路。

【請求項5】

クロック信号の周期ｐと、前記時間デジタル変換部の個数（ｉ＋１）と、前記対象信号が前記伝送路の始端から最後の遅延段に到達する時間Ｔとは、
ｐ×（ｉ＋１）≧Ｔの関係を満たす、
請求項１から請求項４のいずれか一項に記載の時間デジタル変換回路。

【請求項6】

前記時間デジタル変換部がデジタル値に変換可能な最大の時間間隔が、クロック信号の周期以上である、
請求項１から請求項５のいずれか一項に記載の時間デジタル変換回路。

【請求項7】

複数の時間デジタル変換部と、
前記複数の時間デジタル変換部のいずれかの出力を選択可能なセレクタと、を備え、
前記複数の時間デジタル変換部の各々が、
複数の遅延回路が直列に接続された伝送路と、
前記遅延回路とは異なる遅延量を有する複数のクロック遅延回路が直列に接続されたクロック伝送路と、
前記伝送路の複数の遅延段及び前記クロック伝送路の複数の遅延段にそれぞれ対応して設けられ、前記クロック伝送路の対応する遅延段に到達したクロック信号に基づき、前記伝送路の対応する遅延段の信号レベルを捕捉する複数の捕捉部が含まれる捕捉部群と、
を有する回路を用いた時間デジタル変換方法であって、
測定の対象信号を前記複数の時間デジタル変換部の前記伝送路へ送り、
クロック信号を前記複数の時間デジタル変換部の前記クロック伝送路へ所定の順序で順次分配し、
前記複数の時間デジタル変換部のうち、分配された前記クロック信号に基づき前記複数の捕捉部が捕捉を完了した時間デジタル変換部の出力が前記所定の順序と同じ順序で順次選択されるように前記セレクタを制御する、
時間デジタル変換方法。

【請求項8】

前記セレクタによる出力の選択サイクルは、クロック信号の分配サイクルよりも、クロック信号の１周期分進んでいる、
請求項７記載の時間デジタル変換方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、時間デジタル変換回路（ＴＤＣ：Time Digital Converter）及び時間デジタル変換方法に関し、特に、バーニア形遅延チェーンを用いた時間デジタル変換回路及び時間デジタル変換方法に関する。

【背景技術】

【0002】

従来、測定の対象信号と基準信号との時間間隔を、遅延チェーンを用いてデジタル値に変換する時間デジタル変換回路がある。代表的な遅延チェーンは、複数の遅延回路が直列に接続された伝送路と、伝送路の複数の遅延段にそれぞれ対応して設けられた複数のフリップフロップとを有する。各フリップフロップは、同時に入力される基準信号に同期して、伝送路の対応する遅延段の信号レベルを捕捉する。このような回路においては、対象信号が伝送路に入力され、対象信号が伝送路を進んでいる間に基準信号が複数のフリップフロップに入力される。例えば、ハイレベルの対象信号がｘ段目の遅延段に到達したタイミングで基準信号が入力されると、ｘ段目のフリップフロップまではハイレベルの信号を捕捉し、ｘ＋１段目から以降のフリップフロップはローレベルの信号を捕捉する。したがって、複数のフリップフロップの出力により、対象信号が伝送路の何段目の遅延回路まで進んだときに基準信号が入力されたのかが特定される。したがって、各遅延回路の遅延量τから対象信号と基準信号との時間間隔が求められる。上記の例では、ｘ×τが、対象信号と基準信号との時間間隔となる。このような回路において、測定される時間間隔の分解能は、遅延量τである。

【0003】

特許文献１の図３には、並列に接続された複数列の遅延チェーンを用いて、信号の時間間隔をデジタル値に変換する回路が示されている。この回路では、測定の対象信号が複数の遅延チェーンに同時に入力される一方、複数列の遅延チェーンに互いに僅かな時間差が付加された基準信号が入力される。例えば、各遅延チェーンの分解能がτであれば、ｉ個（iは２以上）の遅延チェーンに互いに時間差τ／ｉを付加した基準信号がそれぞれ入力される。これにより、複数の遅延チェーンで測定される時間間隔の基準タイミングが時間差τ／ｉずつ異なる。したがって、１列の遅延チェーンの分解能がτであっても、複数列の遅延チェーンの出力を合わせることで、分解能τ／ｉで時間間隔がデジタル値に変換される。

【0004】

また、遅延チェーンに含まれる遅延回路の遅延量よりも高い分解能で時間間隔をデジタル値に変換できる従来の時間デジタル変換回路として、バーニア形の遅延チェーンを用いた回路がある。バーニア形の遅延チェーンは、典型的には、複数の遅延段を有する基準信号の伝送路を備える。基準信号は、複数段階に遅延が付加されて各フリップフロップへ送られる。バーニア形の遅延チェーンは、異なる遅延量τ１、τ２を有する２種類の遅延回路を使用し、これらの遅延量の差｜τ１－τ２｜を分解能とする時間間隔の測定を行う。

【先行技術文献】

【特許文献】

【0005】

【文献】特表２０１２－５２２４６６号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

特許文献１の技術によれば、遅延チェーンが持つ分解能よりも、高い分解能で時間間隔がデジタル値に変換される。しかしながら、特許文献１の技術では、複数列の遅延チェーンに供給される基準信号に、各列の遅延チェーンの分解能を整数で除算した時間差を付加する必要がある。そして、複数の基準信号の時間差の精度が測定結果の精度に直接に影響するという課題がある。例えば、並列に接続された４列の遅延チェーンに、時間差を付加した４つの基準信号をそれぞれ供給する場合、１つの基準信号の精度が低いと、この基準信号を受けた遅延チェーンの全ビットの出力に基準信号と同程度の精度の低下が生じる。すなわち、特許文献１の技術では、測定結果のデジタル値に精度の低いビットが偏在しやすいという課題が生じる。

【0007】

また、バーニア形の遅延チェーンを用いた回路では、基準信号にも複数段に遅延を付加することで、高い分解能で対象信号と基準信号との時間間隔が測定される。このため、時間間隔の測定に要する時間が、測定可能な時間間隔の最大値よりも長くなるという課題がある。例えば、分解能がτ１－τ２で、遅延回路の段数をｎ段とした場合、測定可能な時間間隔の最大値は（τ１－τ２）×ｎである一方、１回の測定に要する時間はτ１×ｎであり、後者の方が測定に要する時間が長い。

【0008】

このため、基準信号が周期的なクロック信号として入力され、測定を繰り返し行う場合、クロック周期を１回の測定に要する時間に合わせた場合、測定可能な最大の時間間隔はクロック周期内の一部の期間に限られてしまう。この場合、クロック周期内のその他の期間に対象信号が入力されても時間間隔を測定することができない。また、クロック周期を、測定可能な最大の時間間隔に合わせた場合、１つのクロック信号が遅延チェーンに入力されてから１回の測定が完了する前に、次のクロック信号が遅延チェーンに入力されて次の測定が開始されてしまう。このため、１回目の測定結果のデジタル値を出力する際、次のクロック信号によって始端側のデジタル値が更新されてしまい、正常な結果が得られないことがあるという課題が生じる（図９及び比較例の説明を参照）。

【0009】

そこで、本発明は、クロック信号と対象信号との時間間隔を、各遅延回路の遅延量よりも高い分解能で、正常にデジタル値に変換できる時間デジタル変換回路及び時間デジタル変換方法を提供することを目的とする。

【0010】

さらに、本発明は、デジタル値に精度の低いビットが偏在しにくい時間デジタル変換回路及び時間デジタル変換方法を提供することを目的とする。

【課題を解決するための手段】

【0011】

上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。

【0012】

すなわち、ある観点に従う本発明は、複数の時間デジタル変換部と、前記複数の時間デジタル変換部のいずれかの出力を選択可能なセレクタと、測定の対象信号とクロック信号との分配及び前記セレクタの制御を行うコントローラと、を備え、前記複数の時間デジタル変換部の各々は、複数の遅延回路が直列に接続された伝送路と、前記遅延回路とは異なる遅延量を有する複数のクロック遅延回路が直列に接続されたクロック伝送路と、前記伝送路の複数の遅延段及び前記クロック伝送路の複数の遅延段にそれぞれ対応して設けられ、前記クロック伝送路の対応する遅延段に到達したクロック信号に基づき、前記伝送路の対応する遅延段の信号レベルを捕捉する複数の捕捉部が含まれる捕捉部群と、を有し、前記コントローラは、前記対象信号を前記複数の時間デジタル変換部の前記伝送路へ送り、クロック信号を前記複数の時間デジタル変換部の前記クロック伝送路へ順次分配し、かつ、前記複数の時間デジタル変換部のうち、分配された前記クロック信号に基づき前記捕捉部群が捕捉を完了した時間デジタル変換部の出力が順次選択されるように前記セレクタを制御する時間デジタル変換回路である。

【0013】

ここで、前記コントローラは、前記複数の時間デジタル変換部へ所定の順序でクロック信号を分配し、かつ、前記セレクタに前記所定の順序と同じ順序で前記複数の時間デジタル変換部の出力を選択させ、前記セレクタによる出力の選択サイクルが、前記コントローラによるクロック信号の分配サイクルよりも、クロック信号の１周期分進んでいてもよい。

【0014】

さらに、前記コントローラには、クロック信号を分配する分配回路と、前記対象信号を遅延させて前記複数の時間デジタル変換部へ送るバッファと、を有してもよい。

【0015】

さらに、前記複数の時間デジタル変換部の各々は、前記複数の時間デジタル変換部の各々は、前記伝送路、前記クロック伝送路及び前記捕捉部群が複数組含まれる複数のバーニア形遅延チェーンと、前記複数のバーニア形遅延チェーンにおける各段の前記捕捉部の捕捉結果を多数決する複数の多数決回路とを備え、前記複数の多数決回路の決定結果を出力してもよい。

【0016】

さらに、クロック信号の周期ｐと、前記時間デジタル変換部の個数（ｉ＋１）と、前記対象信号が前記伝送路の始端から最後の遅延段に到達する時間Ｔとは、ｐ×（ｉ＋１）≧Ｔの関係を満たしてもよい。

【0017】

さらに、前記時間デジタル変換部がデジタル値に変換可能な最大の時間間隔が、クロック信号の周期以上であってもよい。

【0018】

別の観点に従う本発明は、複数の時間デジタル変換部と、前記複数の時間デジタル変換部のいずれかの出力を選択可能なセレクタと、を備え、前記複数の時間デジタル変換部の各々が、複数の遅延回路が直列に接続された伝送路と、前記遅延回路とは異なる遅延量を有する複数のクロック遅延回路が直列に接続されたクロック伝送路と、前記伝送路の複数の遅延段及び前記クロック伝送路の複数の遅延段にそれぞれ対応して設けられ、前記クロック伝送路の対応する遅延段に到達したクロック信号に基づき、前記伝送路の対応する遅延段の信号レベルを捕捉する複数の捕捉部が含まれる捕捉部群と、を有する回路を用いた時間デジタル変換方法であって、測定の対象信号を前記複数の時間デジタル変換部の前記伝送路へ送り、クロック信号を前記複数の時間デジタル変換部の前記クロック伝送路へ順次分配し、前記複数の時間デジタル変換部のうち、分配された前記クロック信号に基づき前記複数の捕捉部が捕捉を完了した時間デジタル変換部の出力が順次選択されるように前記セレクタを制御する時間デジタル変換方法である。

【0019】

ここで、前記複数の時間デジタル変換部へ所定の順序でクロック信号を分配し、かつ、前記セレクタに前記所定の順序と同じ順序で前記複数の時間デジタル変換部の出力を選択させ、前記セレクタによる出力の選択サイクルが、クロック信号の分配サイクルよりも、クロック信号の１周期分進んでいてもよい。

【0020】

なお、本明細書等において、手段とは、単に物理的手段を意味するものではなく、その手段が有する機能をソフトウェアによって実現する場合も含む。また、１つの手段が有する機能が２つ以上の物理的手段により実現されても、２つ以上の手段の機能が１つの物理的手段により実現されてもよい。

【発明の効果】

【0021】

本発明によれば、クロック信号と対象信号との時間間隔を、各遅延回路の遅延量よりも高い分解能で、かつ、正常にデジタル値に変換できる。

【0022】

さらに、本発明によれば、デジタル値に精度の低いビットが偏在しにくい時間デジタル変換回路及び時間デジタル変換方法を提供することができる。

【0023】

本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して
説明される以下の実施形態により明らかにされる。

【図面の簡単な説明】

【0024】

【図1】本発明の一実施形態に係る時間デジタル変換回路の構成の一例を示すブロックダイアグラムである。

【図2】本発明の一実施形態に係る時間デジタル変換回路のコントローラの構成の一例を示すブロックダイアグラムである。

【図3】図２のカウンタの構成の一例を示す回路図である。

【図4】図２の分配部の構成の一例を示す回路図である。

【図5】図２のエンコーダの構成の一例を示す回路図である。

【図6】図２のバッファの構成の一例を示す回路図である。

【図7】本発明の一実施形態に係る時間デジタル変換回路の複数列の遅延チェーンの構成の一例を示す回路図である。

【図8】本発明の一実施形態に係る時間デジタル変換回路のセレクタの構成の一例を示す回路図である。

【図9】比較例の時間デジタル変換回路の各信号のタイミングチャートである。

【図10】本発明の一実施形態に係る時間デジタル変換回路におけるコントローラの信号のタイミングチャートである。

【図11】本発明の一実施形態に係る時間デジタル変換回路における１列目の遅延チェーンの各信号のタイミングチャートである。

【図12】本発明の一実施形態に係る時間デジタル変換回路における２列目の遅延チェーンの各信号のタイミングチャートである。

【図13】本発明の一実施形態に係る時間デジタル変換回路における３列目の遅延チェーンの各信号のタイミングチャートである。

【図14】本発明の一実施形態に係る時間デジタル変換回路における４列目の遅延チェーンの各信号のタイミングチャートである。

【図15】本発明の一実施形態に係る時間デジタル変換回路の各信号の遅延チェーンの各信号のタイミングチャートである。

【図16】本発明の他の実施形態に係る時間デジタル変換回路の遅延チェーンの構成の一例を示すブロックダイアグラムである。

【発明を実施するための形態】

【0025】

以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本発明は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。

【0026】

図１は、本発明の一実施形態に係る時間デジタル変換回路の構成の一例を示すブロックダイアグラムである。同図に示すように、時間デジタル変換回路１は、例えば、複数列のバーニア形の遅延チェーン１３と、コントローラ１１と、セレクタ１５とを備える。時間デジタル変換回路１は、所定周期ｐのクロック信号と、測定の対象信号とを受け、クロック信号と対象信号との入力タイミングの時間間隔を、デジタル値である出力データＯＵＴ［ｎ：０］に変換する。上記構成要素のうち、複数の遅延チェーンは、本発明に係る複数の時間デジタル変換部の一例に相当する。以下、時間デジタル変換回路１として、ｉ＋１（ｉは１以上の整数）列のバーニア形の遅延チェーン１３を有する構成例、或いは、ｉ＝３の構成例について説明する。本明細書及び図面において、［整数２：整数１］の表記は、整数１から整数２までの（整数１－整数２＋１）ビットを表わす。

【0027】

図２は、本発明の一実施形態に係る時間デジタル変換回路のコントローラの構成の一例を示すブロックダイアグラムである。コントローラ１１は、例えば、複数のバッファ１１１、カウンタ１１２、複数の分配部１１３及びエンコーダ１１４を有する。複数のバッファ１１１の個数及び複数の分配部１１３の個数は、複数の遅延チェーン１３の本数と一致する。カウンタ１１２及び複数の分配部１１３が、本発明に係る分配回路の一例に相当する。

【0028】

コントローラ１１は、対象信号を外部から受け、対象信号を複数のバッファ１１１を介して複数の遅延チェーン１３に出力する。また、コントローラ１１はクロック信号を外部から受け、分配部１１３を介して１つずつ順番にクロック信号を複数の遅延チェーン１３に分配する。１列目からｉ＋１列目の遅延チェーン１３へ出力される対象信号及び分配されるクロック信号を、対象信号ｓｉｇ０～ｓｉｇｉ及びクロック信号ｃｋ０～ｃｋｉとそれぞれ表わす。

【0029】

複数のバッファ１１１は、互いに同等の遅延を信号に与える回路である。各バッファ１１１は、クロック信号がいずれかの分配部１１３を通過する際に付加される遅延量と同等の遅延を、通過する信号に付加する。これにより、コントローラ１１を通過する際の対象信号の遅延及びクロック信号の遅延が同等となり、対象信号とクロック信号との時間間隔がコントローラ１１を通過する際に変化することが抑制される。

【0030】

カウンタ１１２は、クロック信号に同期して、クロック信号の分配先を決めるステート信号ｓ［０］～ｓ［ｉ］をそれぞれ複数の分配部１１３へ出力する。ステート信号ｓ［０］～ｓ［ｉ］は、例えば１つがハイレベル、他がローレベルであり、クロック信号に同期してハイレベルのステート信号ｓ［０］～ｓ［ｉ］が循環的に変化する。

【0031】

各分配部１１３は、入力されたステート信号がハイレベル（アサート）であれば、クロック信号を通過させ、入力されたステート信号がローレベル（ネゲート）であれば、クロック信号を遮断する。

【0032】

エンコーダ１１４は、カウンタ１１２の出力に用いて、複数の遅延チェーン１３の捕捉データＤ０［ｎ：０］～Ｄｉ［ｎ：０］のうち、いずれか１つを選択させる選択信号ｓｅｌ［ｊ：０］を生成し、これをセレクタ１５に出力する。エンコーダ１１４は、選択信号ｓｅｌ［ｊ：０］を、カウンタ１１２の出力に同期して、すなわちクロック信号に同期して出力する。選択信号ｓｅｌ［ｊ：０］は、（ｉ＋１）個の捕捉データＤ０［ｎ：０］～Ｄｉ［ｎ：０］のいずれか１つを選択可能な（ｊ＋１）ビットの信号である。エンコーダ１１４は、複数の遅延チェーン１３のうち、次のクロック信号が分配される遅延チェーン１３の出力が、その前のクロック信号に同期して選択されるように、選択信号ｓｅｌ［ｊ：０］を生成する。

【0033】

ここで、コントローラ１１の各部の具体的な回路を示す。ただし、コントローラ１１の各部は、これらの具体的な回路に制限されない。図３は、図２のカウンタの構成の一例を示す回路図である。図４は、図２の分配部の構成の一例を示す回路図である。図５は、図２のエンコーダの構成の一例を示す回路図である。図６は、図２のバッファの構成の一例を示す回路図である。

【0034】

カウンタ１１２は、図３に示すように、例えば、ｉ＋１個のフリップフロップａを組み合わせた、クロック信号により状態を変化させるステートマシンにより構成される。状態を示すステート信号ｓ［０］～ｓ［ｉ］は、１つがハイレベル、他がローレベルであるように初期状態がセットされる。

【0035】

複数の分配部１１３は、図４に示すように、例えば、０番目からｉ番目の複数のＡＮＤ回路ｂから構成できる。複数のＡＮＤ回路ｂは、複数の遅延チェーン１３にそれぞれ対応づけられて設けられている。各ＡＮＤ回路ｂには、クロック信号、及びステート信号ｓ［０］～ｓ［ｉ］のうちの対応する１つが入力される。さらに、各ＡＮＤ回路ｂは、対応する遅延チェーン１３へクロック信号ｃｋ０～ｃｋｉを出力する。エンコーダ１１４は、例えばｉ＝３の場合、図５に示すように、２つのＯＲ回路ｃから構成できる。２つのＯＲ回路ｃは、例えば４ビットのステート信号ｓ［０］～ｓ［３］のうちの３ビットを用いて、４（＝ｉ＋１）通りの選択が可能な２ビットの選択信号ｓｅｌ［０］、ｓｅｌ［１］を生成する。ｉ＝３以外の場合でも、エンコーダ１１４は、論理ゲートを適宜に組み合わせて構成され得る。バッファ１１１は、図６にも示すが、例えば所定数の論理ゲートを直列接続して構成され得る。バッファ１１１に含まれる論理ゲートの段数は、例えば、クロック信号がカウンタ１１２に入力されてからステート信号ｓ［０］～ｓ［ｉ］が更新され、複数の分配部１１３の出力が切り替わるまでの論理動作の段数と一致するように設定される。

【0036】

図７は、本発明の一実施形態に係る時間デジタル変換回路の複数列の遅延チェーンの構成の一例を示す回路図である。先ず、１列目のバーニア形の遅延チェーン１３について説明する。

【0037】

遅延チェーン１３は、複数の遅延回路ｅが直列に接続された伝送路１３１と、複数の遅延回路ｆが直列に接続されたクロック伝送路１３２とを備える。伝送路１３１の入力ノードを０段目の遅延段、入力側からｕ個目（ｕは１～ｎのいずれか）の遅延回路ｅの出力ノードをｕ段目の遅延段と定義する。０段目からｕ段目までの遅延段の総数は、０段目を計数せずにｕ段と定義する。クロック伝送路１３２についても同様である。遅延チェーン１３は、さらに、０段からｎ段の遅延段に対応するｎ＋１個のフリップフロップｇを含んだフリップフロップ列１３３を備える。伝送路１３１には対象信号ｓｉｇ０が伝送され、クロック伝送路１３２にはクロック信号ｃｋ０が伝送される。上記の構成要素のうち、遅延回路ｆは、本発明に係るクロック遅延回路の一例に相当する。フリップフロップｇは、本発明に係る捕捉部の一例に相当する。フリップフロップ列１３３は、本発明に係る捕捉部群の一例に相当する。

【0038】

伝送路１３１における各遅延回路ｅの遅延量τ１と、クロック伝送路１３２における各遅延回路ｆの遅延量τ２とは異なる。例えば、τ１＝３８ｐｓ、τ２＝２８ｐｓである。

【0039】

複数のフリップフロップｇは、それぞれ伝送路１３１及びクロック伝送路１３２の複数の遅延段に対応するように設けられている。各フリップフロップｇは、伝送路１３１の対応する遅延段の信号がデータ端子に入力され、クロック伝送路１３２の対応する遅延段の信号が制御端子に入力されるように結線される。これにより、フリップフロップｇは、対応する遅延段にクロック信号ｃｋ０が到達したときに、伝送路１３１の対応する遅延段の信号レベルを捕捉し、次のクロック信号ｃｋ０が入力されるまで、補足した信号レベルの出力を継続する。

【0040】

ここで、１つの遅延チェーン１３による時間測定原理を説明する。遅延量τ１＞遅延量τ２である場合、対象信号ｓｉｇ０が入力された後のクロック信号ｃｋ０が、測定基準となる。遅延量の関係τ１＞τ２により、対象信号ｓｉｇ０が伝送路１３１を進む速度よりも、クロック信号ｃｋ０がクロック伝送路１３２を進む速度の方が速い。そして、対象信号ｓｉｇ０が伝送路１３１のｘ段目の遅延段に到達したときに、クロック信号ｃｋ０がクロック伝送路１３２のｘ段目の遅延段に追いついたとする。この場合、ｘ段目より前では、クロック信号ｃｋ０が到達したときには、既に対象信号ｓｉｇ０が到達済みである。また、ｘ段目より後では、クロック信号ｃｋ０が到達したときには、まだ対象信号ｓｉｇ０は到達していない。このため、対象信号ｓｉｇ０が、ローレベルからハイレベルに変化する信号であると仮定すると、ｘ段目までのフリップフロップｇがハイレベルの信号を捕捉し、ｘ＋１段目から後段のフリップフロップｇがローレベルの信号を捕捉する。したがって、複数のフリップフロップｇの捕捉データＤ０［ｎ：０］により、対象信号ｓｉｇ０が何段目の遅延段まで進んだときに、クロック信号ｃｋ０が追い付いたのかが特定される。クロック信号ｃｋ０がｘ段目の遅延段に到達したタイミングは、クロック信号ｃｋ０がクロック伝送路１３２に入力されたタイミング＋ｘ×τ２である。対象信号ｓｉｇ０がｘ段目の遅延段に到達したタイミングは、対象信号が伝送路１３１に入力されたタイミング＋ｘ×τ１である。これらは同一タイミングと見なせる。これらから、対象信号ｓｉｇ０とクロック信号ｃｋ０との入力タイミングの時間間隔［ｘ×（τ１－τ２）］が求められる。ｘは伝送路１３１及びクロック伝送路１３２の遅延段数を意味するので、測定可能な時間間隔の分解能ｒは（τ１－τ２）である。一例として、τ１＝３８ｐｓ、τ２＝２８ｐｓであれば、分解能ｒは１０ｐｓとなり、分解能ｒは遅延回路ｅ、ｆの遅延量τ１、τ２よりも小さい。

【0041】

遅延チェーン１３の遅延段数ｎは、クロック周期ｐ内の何れのタイミングに、対象信号ｓｉｇ０が入力された場合でも、クロック信号ｃｋ０と対象信号ｓｉｇ０との時間間隔が測定できるように設定される。ここで、クロック周期ｐとは、分配される前のクロック信号の周期を意味する。遅延段数ｎ×分解能ｒが測定可能な時間間隔の最大値であるので、遅延段数ｎはクロック周期ｐ／分解能ｒ以上の整数に設定される。なお、遅延段数ｎ＝ｐ／ｒ（整数の場合）、又は、遅延段数ｎ＝［ｐ／ｒの小数点第１位を繰り上げた整数］とすることで、遅延段の冗長を省くことができる。なお、クロック信号は、時間デジタル変換回路１の外部から供給するように構成してもよいし、時間デジタル変換回路１が、このような周期のクロック信号を生成するクロック生成回路を備えていてもよい。

【0042】

複数の遅延チェーン１３の個数ｉ＋１は、遅延チェーン１３にクロック信号ｃｋ０が入力されて測定が開始された後、１回の測定時間Ｔが経過する前に、次に分配されるクロック信号ｃｋ０が入力されないように設定される。ここで、１回の測定時間Ｔは、対象信号ｓｉｇ０が伝送路１３１に入力されてからｎ段目の遅延段に到達するまでの時間（ｎ×τ１）と定義される。１回の測定時間Ｔが経過する前に、次のクロック信号ｃｋ０が分配されると、１回の測定結果が確定する前に、次のクロック信号ｃｋ０により始端側の値が書き換えられてしまい、正常な結果が得られない場合がある。上記の設定により、このような事態を回避できる。分配されるクロック信号ｃｋ０の周期は、遅延チェーン１３の個数（ｉ＋１）×クロック周期ｐであるので、個数（ｉ＋１）は、Ｔ／ｐ以上の整数となる。なお、遅延チェーン１３の個数（ｉ＋１）は、Ｔ／ｐ（整数の場合）、又は、［Ｔ／ｐ（非整数の場合）の小数点第１位を繰り上げた整数］とすることで、遅延チェーン１３の冗長を省くことができる。

【0043】

或いは、遅延チェーン１３の測定時間Ｔ’を、クロック信号ｃｋ０が分配されてからｎ段目のフリップフロップｇの捕捉が完了するまでの時間と定義して、複数の遅延チェーン１３の個数ｉ＋１を決定することもできる。この定義では、測定時間Ｔ’＝ｎ×τ２である。クロック信号ｃｋ０の分配周期は、遅延チェーン１３の本数をｉ＋１とすれば（ｉ＋１）×クロック周期ｐである。この期間に、遅延チェーン１３の測定が完了し、最後の１クロック周期ｐを捕捉データＤ［ｎ：０］の出力タイミングに割り当てることができれば、遅延チェーン１３は、正常な測定及び正常な捕捉データＤ［ｎ：０］の出力を周期的に行うことができる。つまり、測定時間Ｔ’はクロック信号ｃｋ０の分配周期（ｉ＋１）×ｐより１クロック周期ｐ短い時間よりも短ければよい。これらの関係から、遅延チェーン１３の個数（ｉ＋１）は、１＋（Ｔ’／ｐ）以上の整数と設定できる。何れの測定時間Ｔ、Ｔ’の定義を適用した場合でも、遅延チェーン１３の必要な本数（ｉ＋１）として同じ値が得られる。

【0044】

上述した構成により、１列目の遅延チェーン１３は、ｎ＋１個のフリップフロップｇの捕捉データＤ０［ｎ：０］を、対象信号ｓｉｇ０とクロック信号ｃｋ０との時間間隔を表わすデジタル値として、セレクタ１５に出力する。

【0045】

２列目以降の遅延チェーン１３は、入力される対象信号ｓｉｇ１～ｓｉｇｉ、入力されるクロック信号ｃｋ１～ｃｋｉ、及び、出力される捕捉データＤ１［ｎ：０］～Ｄｉ［ｎ：０］が、１列目と異なる以外は、１列目の遅延チェーン１３と同様に構成される。

【0046】

図８は、本発明の一実施形態に係る時間デジタル変換回路のセレクタの構成の一例を示す回路図である。図８は、時間デジタル変換回路１が４列の遅延チェーン１３を有する場合（ｉ＝３の場合）を示す。セレクタ１５は、コントローラ１１から送られる選択信号ｓｅｌ［ｊ：０］に応じて、ｉ＋１列の遅延チェーン１３の捕捉データＤ０［ｎ：０］～Ｄｉ［ｎ：０］のいずれか一つを選択し、これを出力データＯＵＴ［ｎ：０］として出力する。ｉ＝３であれば、セレクタ１５は、図８のように３つのマルチプレクサ１５１を組み合わせて構成できる。３つのマルチプレクサ１５１は、選択信号ｓｅｌ［ｊ：０］に基づいて、複数の捕捉データＤ０［ｎ：０］～Ｄｉ［ｎ：０］を１つずつ順々に選択するように組み合される。

【0047】

セレクタ１５は、クロック周期ｐごと（選択信号ｓｅｌ［ｊ：０］が切り替わるごと）に、複数の捕捉データＤ０［ｎ：０］～Ｄｉ［ｎ：０］を１つずつ循環的に選択する。遅延チェーン１３の遅延段数ｎ及び遅延チェーン１３の個数（ｉ＋１）に冗長がない場合、１個の遅延チェーン１３において１回の測定が完了してから、次の測定が開始されるまで、１クロック周期しか猶予がない。したがって、セレクタ１５は、この猶予期間に、該当する遅延チェーン１３の捕捉データが選択されるように制御される。

【0048】

具体的には、クロック信号は、１列目の遅延チェーン１３からｉ＋１列目の遅延チェーン１３へかけて循環的に分配される。セレクタ１５は、この順番で、複数の捕捉データＤ０［ｎ：０］～Ｄｉ［ｎ：０］を循環的に選択する。ただし、クロック信号ｃｋ０～ｃｋｉの分配サイクルと、捕捉データＤ０［ｎ：０］～Ｄｉ［ｎ：０］の選択サイクルは、前者の方が１クロック周期分遅れるように設定される。例えば、クロック信号が１列目、２列目、…、ｉ列目、ｉ＋１列目の遅延チェーン１３へと順次分配される際、セレクタ１５は、２列目、３列目、…、ｉ＋１列目、１列目の遅延チェーン１３から順次捕捉データＤｘ［ｎ：０］を選択するように制御される。

【0049】

＜比較例の測定動作＞
図９は、比較例の時間デジタル変換回路の各信号のタイミングチャートを示す。先ず、１列のバーニア形の遅延チェーンを有する比較例の時間デジタル変換の動作について説明する。比較例の遅延チェーンは、図７に示した１列の遅延チェーン１３と同等の構成であり、以下、図７の遅延チェーン１３と同等の構成要素の符号を括弧内に示す。比較例の遅延チェーン（１３）においては、対象信号を伝送する伝送路（１３１）の遅延回路（ｅ）は遅延量τ１＝３８ｐｓを及ぼし、クロック伝送路（１３２）の遅延回路（ｆ）は遅延量τ２＝２８ｐｓを及ぼし、分解能は、τ１－τ２＝１０ｐｓである。比較例の遅延チェーン（１３）は、１００段の遅延段を有し、入力されるクロック周期は、一列の遅延チェーン（１３）で測定可能な時間間隔の最大値１ｎｓ（＝遅延段数１００×分解能１０ｐｓ）に設定されている。

【0050】

図９において、ｓｉｇ、ｓｉｇ［１］～ｓｉｇ［１００］は、対象信号が伝送される伝送路（１３１）の０段目の遅延段の信号レベル、１段目の遅延段の信号レベル～１００段目の遅延段の信号レベルをそれぞれ示す。ｃｋ、ｃｋ［１］～ｃｋ［１００］は、クロック伝送路（１３２）の０段目の遅延段の信号レベル、１段目の遅延段の信号レベル～１００段目の遅延段の信号レベルをそれぞれ示す。Ｄ［０］～Ｄ［１００］は、０段目～１００段目のフリップフロップ（ｇ）の出力をそれぞれ示す。図９は各遅延段を通過する同一のクロック信号に同一の番号を付している。

【0051】

図９のｓｉｇ～ｓｉｇ［１００］に示すように、対象信号は各遅延段で遅延量τ１ずつ遅延して伝送される。一方、図９のｃｋ、ｃｋ［１］～ｃｋ［１００］に示すように、クロック信号は各遅延段で遅延量τ２ずつ遅延して伝送される。このため、０段目の遅延段と比較して、５０段目の遅延段では、対象信号とクロック信号との時間間隔がクロック周期の半分だけ変化している。１００段目の遅延段では、対象信号とクロック信号との時間間隔がクロック周期分だけ変化している。

【0052】

各遅延段のフリップフロップ（ｇ）は、対応する遅延段のクロック信号の立ち上りに同期して、伝送路１３１の対応する遅延段の信号レベルを捕捉し、その後、捕捉した信号レベルを出力する。このため、０段目から１００段目のフリップフロップ（ｇ）の出力は、図９のＤ［０］～Ｄ［１００］のようになる。

【0053】

このような回路では、例えば２番目のクロック信号で測定された時間間隔の結果は、２番目のクロック信号で捕捉された各フリップフロップ（ｇ）の捕捉データの組み合わせとなる（丸枠ｊ２に示す）。しかしながら、２番目のクロック信号が１００段目の遅延段に到達したタイミングｔ１で、各遅延段のフリップフロップ（ｇ）の出力を見ると、始端側の各遅延段では、後続（３番目、４番目）のクロック信号により捕捉結果が更新されている。更新されている結果を丸枠ｊ３、ｊ４で示す。このため、２番目のクロック信号が１００段目の遅延段に到達したタイミングｔ１で、複数の遅延段のフリップフロップ（ｇ）から一斉に捕捉結果を読み出しても、正常な測定結果が得られない。例えば図９の１列目～３列目の遅延チェーン（１３）の捕捉結果は、ハイレベル（Ｈ）であるべきところ、ローレベル（Ｌ）に更新されている。

【0054】

＜実施形態の測定動作＞
続いて、実施形態の時間デジタル変換回路１の動作を説明する。ここでは、遅延チェーンが４個（ｉ＋１＝４）の場合を説明する。図１０は、本発明の一実施形態に係る時間デジタル変換回路におけるコントローラの信号のタイミングチャートを示す。図１１～図１４は、本発明の一実施形態に係る時間デジタル変換回路における１列目～４列目の遅延チェーンの各信号のタイミングチャートを示す。図１５は、本発明の一実施形態に係る時間デジタル変換回路の各信号の遅延チェーンの各信号のタイミングチャートを示す。図１０～図１５において、コントローラ１１に入力されて各遅延チェーン１３に分配される同一のクロック信号は同一番号が付されて識別される。

【0055】

図１０に示すように、コントローラ１１では、入力されるクロック信号に同期して、カウンタ１１２のステート信号ｓ［０］～ｓ［３］が切り替わる。また、コントローラ１１では、ステート信号ｓ［０］～ｓ［３］に基づき、４つの分配部１１３でクロック信号が分配され、かつ、エンコーダ１１４の選択信号ｓｅｌ［０］、ｓｅｌ［１］が生成される。これにより、４つの遅延チェーン１３に順にクロック信号ｃｋ０～ｃｋ３が分配され、セレクタ１５が捕捉データＤ０［１００：０］～Ｄ３［１００：０］を順に選択する（選択先を図１０の「ｓｅｌｅｃｔ」の項に示す。図１０では［１００：０］の記載を省略している）。クロック信号ｃｋ０～ｃｋ３の分配順と、捕捉データＤ０～Ｄ３の選択順とは同じであり、クロック信号ｃｋ０～ｃｋ３の分配サイクルと、捕捉データＤ０～Ｄ３の選択サイクルは、前者の方が１クロック周期分遅れている。

【0056】

図１１の対象信号とクロック信号はコントローラ１１への入力タイミングを示している。図１１は、複数の遅延チェーン１３のうち、１列目の遅延チェーン１３の信号を示している。図１１において、ｓｉｇ０、ｓｉｇ０［１］～ｓｉｇ０［１００］は、伝送路１３１における０段目の遅延段の信号レベル、１段目の遅延段の信号レベル～１００段目の遅延段の信号レベルをそれぞれ示す。ｃｋ０、ｃｋ０［１］～ｃｋ０［１００］は、分配されたクロック信号ｃｋ０が伝送されるクロック伝送路１３２の０段目の遅延段の信号レベル、１段目の遅延段の信号レベル～１００段目の遅延段の信号レベルをそれぞれ示す。Ｄ０［０］～Ｄ０［１００］は、０段目～１００段目のフリップフロップｇの出力をそれぞれ示す。

【0057】

１列目の遅延チェーン１３では、図９の比較例の動作と異なり、クロック信号ｃｋ０が４クロック周期ごとに入力される。このため、１つのクロック信号ｃｋ０に基づいて最終の遅延段のフリップフロップｇが信号レベルを捕捉（丸枠ｊ１１に示す）したタイミングｔ１１において、他の全ての遅延段のフリップフロップｇは同一のクロック信号ｃｋ０で捕捉した結果を保持している。そして、全フリップフロップｇの捕捉データＤ０［１００：０］の値は、最終の遅延段にクロック信号ｃｋ０が到達したタイミングｔ１１から、次のクロック信号ｃｋ０が分配されるタイミングｔ１２まで、保持される。また、全フリップフロップｇの捕捉データＤ０［１００：０］は、同一のクロック信号ｃｋ０に基づき伝送路１３１の各遅延段の信号レベルを捕捉した結果なので、クロック信号ｃｋ０と対象信号ｓｉｇ０との時間間隔を正常に表わす。ただし、１列の遅延チェーン１３により測定できる時間間隔（遅延段数ｎ×分解能ｒ）は、１クロック周期程度であり、分配されるクロック信号ｃｋ０の４クロック周期より短い。したがって、分配されるクロック信号ｃｋ０と対象信号ｓｉｇ０との時間間隔が、測定可能な時期間隔以上であれば、捕捉データＤ０［１００：０］は全ビットがローレベル又はハイレベルとなる。

【0058】

２列目～４列目の遅延チェーン１３においても、ほぼ同様の動作か得られる。ただし、図１１～図１４に示すように、１列目～４列目の遅延チェーン１３に分配されるクロック信号ｃｋ０～ｃｋ３の入力タイミングは互いに１クロック周期ずつずれる一方、対象信号ｓｉｇ０～ｓｉｇ３の入力タイミングは互いに同一である。このため、何れかの遅延チェーン１３では、分配されたクロック信号ｃｋｘと対象信号ｓｉｇｘ（ｘは、０～３のいずれか）との時間間隔が１クロック周期より短くなり、捕捉データＤｘ［１００：０］に、この時間間隔を表わす値が示される。図示の例では、図１３の３列目の遅延チェーン１３の捕捉データＤ２［１００：０］にハイレベルのビットとローレベルのビットが含まれ、これによりクロック信号ｃｋ２の立ち上りから対象信号ｓｉｇの立ち上り又は立下りまでの時間間隔が表わされる。

【0059】

そして、図１５に示すように、セレクタ１５では、クロック信号に同期して、測定が完了されかつ保持された捕捉データＤ０［１００：０］～Ｄ３［１００：０］が順次選択され、これが時間デジタル変換回路１の出力データＯＵＴ［１００：０］として出力される。捕捉データＤ０［１００：０］は、０番、４番、８番…のクロック信号ｃｋ０の立ち上りと対象信号の立ち上り又は立下りとの時間間隔が１クロック周期内であれば、この時間間隔を表わす。捕捉データＤ１［１００：０］は、１番、５番、９番…のクロック信号ｃｋ１の立ち上りと対象信号の立ち上り又は立下りとの時間間隔が１クロック周期内であれば、この時間間隔を表わす。捕捉データＤ２［１００：０］は、２番、６番、１０番…のクロック信号ｃｋ２の立ち上りと対象信号の立ち上り又は立下りとの時間間隔が１クロック周期内であれば、この時間間隔を表わす。捕捉データＤ３［１００：０］は、３番、７番、１１番…のクロック信号ｃｋ３の立ち上りと対象信号の立ち上り又は立下りとの時間間隔が１クロック周期内であれば、この時間間隔を表わす。したがって、出力データＯＵＴ［１００：０］により、クロック信号と対象信号との時間間隔が表わされる。

【0060】

コントローラ１１によって実現される複数の遅延チェーン１３とセレクタ１５との制御方法が、本発明に係る時間デジタル変換方法の一例に相当する。

【0061】

このように、本実施形態に係る時間デジタル変換回路１及び時間デジタル変換方法によれば、クロック信号と対象信号との時間間隔を、遅延回路ｅ，ｆの遅延量τ１、τ２よりも高い分解能で、かつ、正常にデジタル値に変換できる。さらに、複数の遅延回路ｅ、ｆの遅延量τ１、τ２には素子製造上の誤差が生じるが、誤差は複数の遅延回路ｅ、ｆにおいて分散して生じる。このため、対象信号とクロック信号との時間間隔を表わす出力データＯＵＴ［ｎ：０］×（ｉ＋ｉ）回分の全ビットのうち特定の部分に誤差が偏在するようなことがない。したがって、本実施形態によれば、出力データＯＵＴ［ｎ：０］に精度の低いビットが偏在しにくい時間デジタル変換回路１及び時間デジタル変換方法を提供できる。

【0062】

（その他の実施形態）
図１６は、本発明の他の実施形態に係る時間デジタル変換回路の遅延チェーンの構成の一例を示すブロックダイアグラムである。本実施形態の時間デジタル変換回路は、図１に示した各遅延チェーン１３を、図１６に示した時間デジタル変換部２３に置換することにより得られる。すなわち、本実施形態の時間デジタル変換回路は、（ｉ＋１）個の時間デジタル変換部２３を備える。なお、図１６は、１列目の時間デジタル変換部２３を示している。２列目からｉ＋１列目の時間デジタル変換部２３については、それぞれに入力される信号は、対象信号ｓｉｇ１～ｓｉｇｉと、分配されるクロック信号ｃｋ１～ｃｋｉであり、それぞれから出力されるデータは捕捉データＤ１［ｎ：０］～Ｄｉ［ｎ：０］である。

【0063】

続いて、１列目の時間デジタル変換部２３について説明する。時間デジタル変換部２３は、複数のバーニア形の遅延チェーン２３１と、複数の遅延チェーン２３１の各遅延段の出力の多数決をとる複数の多数決回路２３３とを備える。複数の遅延チェーン２３１には、対象信号ｓｉｇ０と分配されたクロック信号ｃｋ０とが同時に入力される。各遅延チェーン２３１は、図７の１列の遅延チェーン１３と同一の構成であり、すなわち、複数の遅延チェーン２３１は、伝送路１３１、クロック伝送路１３２及びフリップフロップ列１３３を複数組有する。複数の遅延チェーン２３１は、ほぼ同様に動作し、複数のフリップフロップ列１３３の捕捉データＤ０ａ［０］～Ｄ０ａ［ｎ］、Ｄ０ｂ［０］～Ｄ０ｂ［ｎ］、Ｄ０ｃ［０］～Ｄ０ｃ［ｎ］を出力する。ただし、対象信号ｓｉｇ０とクロック信号ｃｋ０との時間間隔が、分解能ごとに区切られる単位時間の間際にある場合が生じ得る。このような場合、複数の遅延回路ｅ、ｆの遅延量の誤差により、複数列の捕捉データＤ０ａ［ｎ：０］、Ｄ０ｂ［ｎ：０］、Ｄ０ｃ［ｎ：０］に違いが生じることがある。このとき、各多数決回路２３３が各ビットの多数決をとるので、多数結の決定結果が捕捉データＤ０［ｎ：０］として出力される。

【0064】

２列目以降の時間デジタル変換部２３は、入力される対象信号ｓｉｇ１～ｓｉｇｉ、クロック信号ｃｋ１～ｃｋｉ、及び、出力される捕捉データＤ１［ｎ：０］～Ｄｉ［ｎ：０］が、１列目と異なる以外は、１列目の時間デジタル変換部２３と同様に構成される。

【0065】

本実施形態の時間デジタル変換回路は、図１の各遅延チェーン１３の動作が、図１６の時間デジタル変換部２３の動作に変わるだけで、他は図１の回路と同様に動作する。そして、本実施形態の時間デジタル変換回路は、入力された対象信号とクロック信号との時間間隔をデジタル値に変換した出力データＯＵＴ［ｎ：０］を出力する。

【0066】

このように、本実施形態の時間デジタル変換回路によれば、１つの時間デジタル変換部２３から出力される捕捉データＤｘ［ｎ：０］（ｘは０～ｉのいずれか）は、複数の遅延チェーン２３１の捕捉データの各ビットを多数決して得られた値である。したがって、各遅延チェーン２３１の各遅延回路ｅ、ｆの遅延量に素子製造上の誤差があっても、これらの誤差が平均化されて捕捉データＤｘ［ｎ：０］が得られる。これにより、本実施形態によれば、出力データＯＵＴ［ｎ：０］に精度の低いビットが、より偏在しにくい時間デジタル変換回路及び時間デジタル変換方法を提供できる。

【0067】

上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

【0068】

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

【0069】

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

【産業上の利用可能性】

【0070】

本発明は、ＴＯＦ（Time of Flight）、レーザーレーダ、その他の時間間隔をデジタル値に変換する動作を要する機器の分野に広く利用することができる。

【符号の説明】

【0071】

１…時間デジタル変換回路
１１…コントローラ
１３…バーニア形の遅延チェーン
２３…時間デジタル変換部
１５…セレクタ
１１１…バッファ
１１２…カウンタ
１１３…分配部
１１４…エンコーダ
１３１…伝送路
１３２…クロック伝送路
１３３…フリップフロップ列
２３１…バーニア形の遅延チェーン
２３３…多数決回路
ｅ，ｆ…遅延回路
ｇ…フリップフロップ（捕捉部）
ｓｉｇ０～ｓｉｇｉ…対象信号
ｃｋ０～ｃｋｉ…分配されたクロック信号
Ｄ０［ｎ：０］～Ｄｉ［ｎ：０］…捕捉データ
ＯＵＴ［ｎ：０］…出力データ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】