知財求人 - 知財ポータルサイト「IP Force」
▶ エルジー ディスプレイ カンパニー リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-06-08
(45)【発行日】2022-06-16
(54)【発明の名称】表示装置、ゲート駆動回路、及び駆動方法
(51)【国際特許分類】
G09G 3/3266 20160101AFI20220609BHJP
G09G 3/20 20060101ALI20220609BHJP
H01L 51/50 20060101ALI20220609BHJP
H01L 27/32 20060101ALI20220609BHJP
【ＦＩ】
G09G3/3266
G09G3/20 621A
G09G3/20 621F
G09G3/20 642A
G09G3/20 641R
G09G3/20 622D
G09G3/20 622Q
G09G3/20 624B
H05B33/14 A
H01L27/32
【請求項の数】
18
(21)【出願番号】P 2020112833
(22)【出願日】2020-06-30
(65)【公開番号】P2021012365
(43)【公開日】2021-02-04
【審査請求日】2020-07-01
(31)【優先権主張番号】10-2019-0080079
(32)【優先日】2019-07-03
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2020-0072325
(32)【優先日】2020-06-15
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】501426046
【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林特許業務法人
(72)【発明者】
【氏名】リー， サンジェ
(72)【発明者】
【氏名】キム， ソンジュン
(72)【発明者】
【氏名】ジュ， キュファン
【審査官】塚本 丈二
(56)【参考文献】
【文献】特開２０１７－１２０４０９（ＪＰ，Ａ）
【文献】特開２００３－２７１１１０（ＪＰ，Ａ）
【文献】特開２０１２－０８３６３８（ＪＰ，Ａ）
【文献】特開２００８－２５７２７１（ＪＰ，Ａ）
【文献】特開２０１０－０２０３１４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／０１３０８４２（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｇ ３／００－３／３８
Ｈ０１Ｌ ５１／５０
Ｈ０１Ｌ ２７／３２
(57)【特許請求の範囲】
【請求項1】
ゲート駆動回路において、第１基準スキャンクロック信号及び第２基準スキャンクロック信号の入力を受けてスキャンクロック信号を生成して出力するスキャンクロック信号生成部と、
第１基準センスクロック信号及び第２基準センスクロック信号の入力を受けてセンスクロック信号を生成して出力するセンスクロック信号生成部と、
前記スキャンクロック信号に基づいてターン－オンレベル電圧区間を有するスキャン信号を出力し、前記センスクロック信号に基づいてターン－オンレベル電圧区間を有するセンス信号を出力するゲート信号出力部とを含み、
前記第１基準スキャンクロック信号がライジングされ、フォーリングされた以後、前記第２基準スキャンクロック信号がライジングされ、フォーリングされ、
前記第１基準センスクロック信号がライジングされ、フォーリングされた以後、前記第２基準センスクロック信号がライジングされ、フォーリングされ、
前記センスクロック信号のハイレベルゲート電圧区間は前記スキャンクロック信号のハイレベルゲート電圧区間に比べて予め設定されたセンスシフト時間だけ遅延され、
前記センス信号のターン－オンレベル電圧区間は前記スキャン信号のターン－オンレベル電圧区間に比べて前記センスシフト時間だけ遅延されたゲート駆動回路。
【請求項2】
前記スキャンクロック信号生成部は、前記第１基準スキャンクロック信号のライジングタイミングにライジングされ、前記第２基準スキャンクロック信号のフォーリングタイミングにフォーリングされる前記スキャンクロック信号を生成して出力し、
前記センスクロック信号生成部は、
前記第１基準センスクロック信号のライジングタイミングにライジングされず、前記第２基準センスクロック信号のライジングタイミングにライジングされ、前記第２基準センスクロック信号のフォーリングタイミングの以後、予め設定された遅延時間以後にフォーリングされる前記センスクロック信号を生成して出力し、
前記第１基準センスクロック信号のライジングタイミングと前記第２基準センスクロック信号のライジングタイミングとの間の時間間隔は、前記センスシフト時間と対応する、請求項１に記載のゲート駆動回路。
【請求項3】
前記第１基準センスクロック信号のライジングタイミングは前記第１基準スキャンクロック信号のライジングタイミングと同一であり、前記第２基準センスクロック信号のライジングタイミングは前記第２基準スキャンクロック信号のライジングタイミングに先立つ、請求項２に記載のゲート駆動回路。
【請求項4】
前記スキャンクロック信号と前記センスクロック信号との間の重畳時間の長さは、前記センス信号のターン－オンレベル電圧区間の時間的な長さから前記遅延時間を差し引いた値と対応する、請求項２に記載のゲート駆動回路。
【請求項5】
前記スキャンクロック信号生成部は、前記第１基準スキャンクロック信号及び前記第２基準スキャンクロック信号の入力を受けて、前記第１基準スキャンクロック信号のライジングタイミングにライジングされ、前記第２基準スキャンクロック信号のフォーリングタイミングにフォーリングされる前記スキャンクロック信号を生成するスキャンロジック部と、
ハイレベルゲート電圧にライジングされ、ローレベルゲート電圧にフォーリングされる前記スキャンクロック信号を出力するスキャンレベルシフタとを含み、
前記センスクロック信号生成部は、
前記第１基準センスクロック信号及び前記第２基準センスクロック信号の入力を受けて、前記第１基準センスクロック信号のライジングタイミングにライジングされず、前記第２基準センスクロック信号のライジングタイミングにライジングされ、前記第２基準センスクロック信号のフォーリングタイミングの以後、予め設定された遅延時間以後にフォーリングされる前記センスクロック信号を生成するセンスロジック部と、
前記センスクロック信号が前記第１基準センスクロック信号のライジングタイミングにライジングされず、前記第２基準センスクロック信号のライジングタイミングにライジングされるように前記センスクロック信号のライジングタイミングを遅延させる遅延器と、
前記ハイレベルゲート電圧にライジングされ、前記ローレベルゲート電圧にフォーリングされ、前記スキャンクロック信号のハイレベルゲート電圧区間に比べて前記センスシフト時間だけ遅延されたハイレベルゲート電圧区間を有する前記センスクロック信号を出力するセンスレベルシフタとを含む、請求項２に記載のゲート駆動回路。
【請求項6】
前記遅延器は１つ以上の抵抗素子を含む、請求項５に記載のゲート駆動回路。
【請求項7】
第１基準キャリークロック信号及び第２基準キャリークロック信号の入力を受けてキャリークロック信号を生成して出力するキャリークロック信号生成部をさらに含む、請求項１に記載のゲート駆動回路。
【請求項8】
複数のデータライン、複数のスキャン信号ライン、複数のセンス信号ライン、複数の基準ライン、及び複数のサブピクセルを含み、前記複数のサブピクセルの各々は、発光エレメントと、前記発光エレメントを駆動するための駆動トランジスタと、スキャン信号によって前記データラインと前記駆動トランジスタの第１ノードとの間の連結を制御するスキャントランジスタと、センス信号によって前記基準ラインと前記駆動トランジスタの第２ノードとの間の連結を制御するセンストランジスタと、前記駆動トランジスタの第１ノードと第２ノードとの間に連結されたキャパシタとを含む、表示パネルと、前記複数のデータラインを駆動するためのデータ駆動回路と、
前記複数のサブピクセルに含まれた第１サブピクセル内の前記スキャントランジスタのゲートノードと電気的に連結された第１スキャン信号ラインに、ターン－オンレベル電圧区間を有する第１スキャン信号を供給する第１ゲート駆動回路と、
前記第１サブピクセル内の前記センストランジスタのゲートノードと電気的に連結された第１センス信号ラインに、前記第１スキャン信号のターン－オンレベル電圧区間に比べて予め設定されたセンスシフト時間だけ遅延されたターン－オンレベル電圧区間を有する第１センス信号を供給する第２ゲート駆動回路とを含み、
前記第１センス信号のターン－オンレベル電圧区間の開始時点は、前記第１スキャン信号のターン－オンレベル電圧区間の開始時点より前記センスシフト時間だけ遅延され、
前記センスシフト時間は前記第１スキャン信号のターン－オンレベル電圧区間の１／２に該当する時間である、表示装置。
【請求項9】
前記第１センス信号のターン－オンレベル電圧区間は、前記第１スキャン信号のターン－オンレベル電圧区間と重畳する期間と、前記第１スキャン信号のターン－オンレベル電圧区間と重畳しない期間を含む、請求項８に記載の表示装置。
【請求項10】
前記第１センス信号のターン－オンレベル電圧区間と前記第１スキャン信号のターン－オンレベル電圧区間と重畳する期間は、前記第１サブピクセルに映像データがプログラミングされるプログラミング期間と対応する、請求項８に記載の表示装置。
【請求項11】
前記複数のサブピクセルは第２サブピクセル及び第３サブピクセルをさらに含み、前記第１サブピクセル、前記第２サブピクセル、及び前記第３サブピクセルの各々に含まれる前記センストランジスタのドレインノードまたはソースノードは、同一の基準ラインと電気的に連結され、
前記第２サブピクセル内の前記スキャントランジスタのゲートノードにターン－オンレベル電圧を有する第２スキャン信号が供給され、前記第２サブピクセル内の前記センストランジスタのゲートノードにターン－オンレベル電圧を有する第２センス信号が供給される間、
前記第１サブピクセル内の前記センストランジスタと前記第３サブピクセル内の前記センストランジスタが同時にターン－オフされるタイミングが存在する、請求項８に記載の表示装置。
【請求項12】
前記複数のスキャン信号ラインのうち、ｉ（ｉは、１以上の自然数）番目のスキャン信号ラインにターン－オンレベル電圧を有するスキャン信号が供給される期間と、前記複数のスキャン信号ラインのうち、（ｉ＋１）番目のスキャン信号ラインにターン－オンレベル電圧を有するスキャン信号が供給される期間との間に、
ｋ（ｋは、１以上の自然数）個のサブピクセルラインに配列されたサブピクセルには実際の映像データ電圧と区別されるフェークデータ電圧が供給される、請求項８に記載の表示装置。
【請求項13】
前記複数のサブピクセルは、第２スキャン信号を伝達する第２スキャン信号ライン及び第２センス信号を伝達する第２センス信号ラインと連結された第２サブピクセルをさらに含み、前記第１センス信号のターン－オンレベル電圧区間は前記第１スキャン信号のターン－オンレベル電圧区間より前記センスシフト時間だけ遅延され、前記第１センス信号のターン－オンレベル電圧区間は前記第１スキャン信号のターン－オンレベル電圧区間と予め設定されたプログラミング期間だけ重畳し、
前記第２センス信号のターン－オンレベル電圧区間は前記第２スキャン信号のターン－オンレベル電圧区間より前記センスシフト時間だけ遅延され、前記第２センス信号のターン－オンレベル電圧区間は前記第２スキャン信号のターン－オンレベル電圧区間と前記プログラミング期間だけ重畳し、
前記第２スキャン信号のターン－オンレベル電圧区間は前記第１スキャン信号のターン－オンレベル電圧区間と重畳し、前記第２スキャン信号のターン－オンレベル電圧区間は前記第１センス信号のターン－オンレベル電圧区間より予め設定されたスキャンシフト時間だけ遅延され、
前記第２センス信号のターン－オンレベル電圧区間は前記第１スキャン信号のターン－オンレベル電圧区間と重畳しない、請求項８に記載の表示装置。
【請求項14】
前記フェークデータ電圧はブラックデータ電圧または低階調データ電圧である、請求項１２に記載の表示装置。
【請求項15】
前記センストランジスタのチャンネル長さに対するチャンネル幅の比率は、前記スキャントランジスタのチャンネル長さに対するチャンネル幅の比率より大きい、請求項８に記載の表示装置。
【請求項16】
複数のサブピクセルのうち、第１サブピクセル内のスキャントランジスタのゲートノードに連結された第１スキャン信号ラインに、ターン－オンレベル電圧区間を有する第１スキャン信号を供給して、データラインに供給された映像データ電圧を前記スキャントランジスタを通じて前記第１サブピクセル内の駆動トランジスタの第１ノードに伝達するステップと、前記第１サブピクセル内のセンストランジスタのゲートノードに電気的に連結された第１センス信号ラインに、前記第１スキャン信号のターン－オンレベル電圧区間に比べて予め設定されたセンスシフト時間だけ遅延されたターン－オンレベル電圧区間を有する第１センス信号を供給して、基準ラインに供給された基準電圧を前記センストランジスタを通じて前記駆動トランジスタの第２ノードに伝達するステップと、
前記第１スキャン信号ラインにターン－オフレベル電圧区間を有する前記第１スキャン信号を供給し、前記第１センス信号ラインにターン－オフレベル電圧区間を有する前記第１センス信号を供給するステップとを含み、
前記第１センス信号のターン－オンレベル電圧区間の開始時点は、前記第１スキャン信号のターン－オンレベル電圧区間の開始時点より前記センスシフト時間だけ遅延され、
前記センスシフト時間は前記第１スキャン信号のターン－オンレベル電圧区間の１／２に該当する時間である、表示装置の駆動方法。
【請求項17】
前記第１センス信号のターン－オンレベル電圧区間は、前記第１スキャン信号のターン－オンレベル電圧区間と重畳する期間と、
前記第１スキャン信号のターン－オンレベル電圧区間と重畳しない期間を含む、請求項１６に記載の表示装置の駆動方法。
【請求項18】
複数のスキャン信号ラインのうち、ｉ（ｉは、１以上の自然数）番目のスキャン信号ラインにターン－オンレベル電圧を有するスキャン信号が供給される期間と、前記複数のスキャン信号ラインのうち、（ｉ＋１）番目のスキャン信号ラインにターン－オンレベル電圧を有するスキャン信号が供給される期間の間に、
ｋ（ｋは、１以上の自然数）個のサブピクセルラインに配列されたサブピクセルには実際の映像データ電圧と区別されるフェークデータ電圧が供給される、請求項１６に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、表示装置、ゲート駆動回路、及び駆動方法に関するものである。
【背景技術】
【0002】
情報化社会が発展するにつれて画像を表示するための表示装置に対する要求が多様な形態に増加しており、近来には液晶表示装置、プラズマ表示装置、有機発光表示装置などのいろいろな表示装置が活用されている。
【0003】
このような表示装置は、表示パネルに配列された多数のサブピクセルの各々に配置されたキャパシタを充電させ、これを活用してディスプレイ駆動を遂行することができる。しかしながら、従来の表示装置の場合、各サブピクセルでの充電が足りない現象が発生して画像品質が低下する問題点がもたらされることがある。このような問題点だけでなく、従来の表示装置の場合、映像が区分されず、ぼける現象が発生するか、またはライン位置別発光期間の差により輝度偏差が発生して画像品質が低下する問題点ももたらされることがある。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の実施形態は、サブピクセルのオーバーラップ駆動を通じて充電率を改善させて画像品質を改善する表示装置、ゲート駆動回路、及び駆動方法を提供することができる。
【0005】
また、本発明の実施形態は、実際の映像がディスプレイされる中間に実際の映像と異なるフェーク映像（例：ブラック映像、低階調映像など）を挿入するフェークデータ挿入駆動を通じて、映像が区分されず、ぼける現象やサブピクセルライン別に明るさの差が出る現象を防止して画像品質を向上させる表示装置、ゲート駆動回路、及び駆動方法を提供することができる。
【0006】
また、本発明の実施形態はオーバーラップ駆動中にフェークデータ挿入駆動が進行されても、フェークデータ挿入駆動によりオーバーラップ駆動特性が変化しないようにする進歩したオーバーラップ駆動を通じてオーバーラップ駆動及びフェークデータ挿入駆動の各々の長所を全て得ることができるようにする表示装置、ゲート駆動回路、及び駆動方法を提供すうことができる。
【0007】
また、本発明の実施形態はオーバーラップ駆動中にフェークデータ挿入駆動が進行されても、フェークデータ挿入駆動の直前の画像異常現象（例：特定ライン明るい現象）が発生することを防止する表示装置、ゲート駆動回路、及び駆動方法を提供することができる。
【0008】
また、本発明の実施形態は進歩したオーバーラップ駆動と共に、センストランジスタのチャンネル長さに対するチャンネル幅の比率を大きくすることによって、充電時間の減少が補完できる表示装置、ゲート駆動回路、及び駆動方法を提供することができる。
【課題を解決するための手段】
【0009】
本発明の実施形態は、第１基準スキャンクロック信号及び第２基準スキャンクロック信号の入力を受けてスキャンクロック信号を生成して出力するスキャンクロック信号生成部；第１基準センスクロック信号及び第２基準センスクロック信号の入力を受けてセンスクロック信号を生成して出力するセンスクロック信号生成部；スキャンクロック信号に基づいてターン－オンレベル電圧区間を有するスキャン信号を出力し、センスクロック信号に基づいてターン－オンレベル電圧区間を有するセンス信号を出力するゲート信号出力部を含むゲート駆動回路を提供することができる。
【0010】
第１基準スキャンクロック信号がライジングされ、フォーリングされた以後、第２基準スキャンクロック信号がライジングされ、フォーリングできる。第１基準センスクロック信号がライジングされ、フォーリングされた以後、第２基準センスクロック信号がライジングされ、フォーリングできる。
【0011】
センスクロック信号のハイレベルゲート電圧区間はスキャンクロック信号のハイレベルゲート電圧区間に比べて予め設定されたセンスシフト時間だけ遅延できる。これによって、センス信号のターン－オンレベル電圧区間はスキャン信号のターン－オンレベル電圧区間に比べてセンスシフト時間だけ遅延できる。
【0012】
スキャンクロック信号生成部は、第１基準スキャンクロック信号のライジングタイミングにライジングされ、第２基準スキャンクロック信号のフォーリングタイミングにフォーリングされるスキャンクロック信号を生成して出力することができる。
【0013】
センスクロック信号生成部は、第１基準センスクロック信号のライジングタイミングにライジングされず、第２基準センスクロック信号のライジングタイミングにライジングされ、第２基準センスクロック信号のフォーリングタイミングの以後、予め設定された遅延時間が以後にフォーリングされるセンスクロック信号を生成して出力することができる。
【0014】
第１基準センスクロック信号のライジングタイミングと第２基準センスクロック信号のライジングタイミングとの間の時間間隔はセンスシフト時間と対応できる。
【0015】
第１基準センスクロック信号のライジングタイミングは、第１基準スキャンクロック信号のライジングタイミングと同一でありうる。
【0016】
第２基準センスクロック信号のライジングタイミングは、第２基準スキャンクロック信号のライジングタイミングより先立つことができる。
【0017】
スキャンクロック信号とセンスクロック信号との間の重畳時間の長さは、センス信号のターン－オンレベル電圧区間の時間的な長さから遅延時間を差し引いた値と対応できる。
【0018】
スキャンクロック信号生成部は、第１基準スキャンクロック信号及び第２基準スキャンクロック信号の入力を受けて、第１基準スキャンクロック信号のライジングタイミングにライジングされ、第２基準スキャンクロック信号のフォーリングタイミングにフォーリングされるスキャンクロック信号を生成するスキャンロジック部；及びハイレベルゲート電圧にライジングされ、ローレベルゲート電圧にフォーリングされるスキャンクロック信号を出力するスキャンレベルシフタを含むことができる。
【0019】
センスクロック信号生成部は、第１基準センスクロック信号及び第２基準センスクロック信号の入力を受けて、第１基準センスクロック信号のライジングタイミングにライジングされず、第２基準センスクロック信号のライジングタイミングにライジングされ、第２基準センスクロック信号のフォーリングタイミングの以後、予め設定された遅延時間が以後にフォーリングされるセンスクロック信号を生成するセンスロジック部；センスクロック信号が第１基準センスクロック信号のライジングタイミングにライジングされず、第２基準センスクロック信号のライジングタイミングにライジングされるようにセンスクロック信号のライジングタイミングを遅延させる遅延器；及びハイレベルゲート電圧にライジングされ、ローレベルゲート電圧にフォーリングされ、スキャンクロック信号のハイレベルゲート電圧区間に比べてセンスシフト時間だけ遅延されたハイレベルゲート電圧区間を有するセンスクロック信号を出力するセンスレベルシフタを含むことができる。
【0020】
遅延器は１つ以上の抵抗素子を含むことができる。
【0021】
一態様において、本発明の実施形態は、複数のデータライン、複数のスキャン信号ライン、複数のセンス信号ライン、複数の基準ライン、及び複数のサブピクセルを含み、複数のサブピクセルの各々は発光エレメント、発光エレメントを駆動するための駆動トランジスタと、スキャン信号によってデータラインと駆動トランジスタの第１ノードとの間の連結を制御するスキャントランジスタと、センス信号によって基準ラインと駆動トランジスタの第２ノードとの間の連結を制御するセンストランジスタと、駆動トランジスタの第１ノードと第２ノードとの間に連結されたキャパシタを含む表示パネルと、複数のデータラインを駆動するためのデータ駆動回路と、複数のサブピクセルに含まれた第１サブピクセル内スキャントランジスタのゲートノードと電気的に連結された第１スキャン信号ラインにターン－オンレベル電圧区間を有する第１スキャン信号を供給する第１ゲート駆動回路と、第１サブピクセル内センストランジスタのゲートノードと電気的に連結された第１センス信号ラインに第１スキャン信号のターン－オンレベル電圧区間に比べて予め設定されたセンスシフト時間だけ遅延されたターン－オンレベル電圧区間を有する第１センス信号を供給する第２ゲート駆動回路を含む表示装置を提供することができる。
【0022】
第１センス信号のターン－オンレベル電圧区間は、第１スキャン信号のターン－オンレベル電圧区間と重畳する期間と、第１スキャン信号のターン－オンレベル電圧区間と重畳しない期間を含むことができる。
【0023】
第１センス信号のターン－オンレベル電圧区間と第１スキャン信号のターン－オンレベル電圧区間と重畳する期間は第１サブピクセルに映像データがプログラミングされるプログラミング期間と対応できる。
【0024】
第１センス信号のターン－オンレベル電圧区間の開始時点は、第１スキャン信号のターン－オンレベル電圧区間の開始時点よりセンスシフト時間だけ遅延できる。
【0025】
センスシフト時間は、第１スキャン信号のターン－オンレベル電圧区間の１／２に該当する時間でありえる。
【0026】
複数のサブピクセルは第２サブピクセル及び第３サブピクセルをさらに含み、第１サブピクセル、第２サブピクセル、及び第３サブピクセルの各々に含まれるセンストランジスタのドレインノードまたはソースノードは、同一の基準ラインと電気的に連結できる。
【0027】
第２サブピクセル内スキャントランジスタのゲートノードにターン－オンレベル電圧を有する第２スキャン信号が供給され、第２サブピクセル内センストランジスタのゲートノードにターン－オンレベル電圧を有する第２センス信号が供給される間、第１サブピクセル内センストランジスタと第３サブピクセル内センストランジスタが同時にターン－オフされるタイミングが存在することができる。
【0028】
複数のスキャン信号ラインのうち、ｉ（ｉは、１以上の自然数）番目のスキャン信号ラインにターン－オンレベル電圧を有するスキャン信号が供給される期間と、複数のスキャン信号ラインのうち、（ｉ＋１）番目のスキャン信号ラインにターン－オンレベル電圧を有するスキャン信号が供給される期間との間に、ｋ（ｋは、１以上の自然数）個のサブピクセルラインに配列されたサブピクセルには実際の映像データ電圧と区別されるフェークデータ電圧が供給できる。
【0029】
更に他の態様において、発明の実施形態は、複数のサブピクセルのうち、第１サブピクセル内スキャントランジスタのゲートノードに連結された第１スキャン信号ラインにターン－オンレベル電圧区間を有する第１スキャン信号を供給して、データラインに供給された映像データ電圧をスキャントランジスタを通じて第１サブピクセル内駆動トランジスタの第１ノードに伝達するステップと、第１サブピクセル内センストランジスタのゲートノードに電気的に連結された第１センス信号ラインに第１スキャン信号のターン－オンレベル電圧区間に比べて予め設定されたセンスシフト時間だけ遅延されたターン－オンレベル電圧区間を有する第１センス信号を供給して、基準ラインに供給された基準電圧をセンストランジスタを通じて駆動トランジスタの第２ノードに伝達するステップと、第１スキャン信号ラインにターン－オフレベル電圧区間を有する第１スキャン信号を供給し、第１センス信号ラインにターン－オフレベル電圧区間を有する第１センス信号を供給するステップとを含む表示装置の駆動方法を提供することができる。
【0030】
第１センス信号のターン－オンレベル電圧区間は、第１スキャン信号のターン－オンレベル電圧区間と重畳する期間と、第１スキャン信号のターン－オンレベル電圧区間と重畳しない期間を含むことができる。
【0031】
第１センス信号のターン－オンレベル電圧区間の開始時点は、第１スキャン信号のターン－オンレベル電圧区間の開始時点よりセンスシフト時間だけ遅延され、センスシフト時間は第１スキャン信号のターン－オンレベル電圧区間の１／２に該当する時間でありえる。
【0032】
複数のサブピクセルは第２サブピクセル及び第３サブピクセルをさらに含み、第１サブピクセル、第２サブピクセル、及び第３サブピクセルの各々に含まれるセンストランジスタのドレインノードまたはソースノードは、同一の基準ラインと電気的に連結できる。
【0033】
第２サブピクセル内スキャントランジスタのゲートノードにターン－オンレベル電圧を有する第２スキャン信号が供給され、第２サブピクセル内センストランジスタのゲートノードにターン－オンレベル電圧を有する第２センス信号が供給される間、第１サブピクセル内センストランジスタと第３サブピクセル内センストランジスタが同時にターン－オフされるタイミングが存在できる。
【0034】
複数のスキャン信号ラインのうち、ｉ（ｉは、１以上の自然数）番目のスキャン信号ラインにターン－オンレベル電圧を有するスキャン信号が供給される期間と、複数のスキャン信号ラインのうち、（ｉ＋１）番目のスキャン信号ラインにターン－オンレベル電圧を有するスキャン信号が供給される期間との間に、ｋ（ｋは、１以上の自然数）個のサブピクセルラインに配列されたサブピクセルには実際の映像データ電圧と区別されるフェークデータ電圧が供給できる。
【発明の効果】
【0035】
本発明の実施形態によれば、サブピクセルのオーバーラップ駆動を通じて充電率を改善させることによって、画像品質を改善することができる。
【0036】
また、本発明の実施形態によれば、実際の映像がディスプレイされる中間に実際の映像と異なるフェーク映像（例：ブラック映像、低階調映像など）を挿入するフェークデータ挿入駆動を通じて、映像が区分されず、ぼける現象やサブピクセルライン別に明るさの差が出る現象を防止して画像品質を向上させることができる。
【0037】
また、本発明の実施形態によれば、オーバーラップ駆動中にフェークデータ挿入駆動が進行されても、２つのゲート信号（スキャン信号、センス信号）のうち、センス信号のターン－オンレベル電圧区間がスキャン信号のターン－オンレベル電圧区間より遅延されるように制御する進歩したオーバーラップ駆動を通じて、フェークデータ挿入駆動の直前にオーバーラップ駆動特性が変化しないように制御することができる。
【0038】
これによって、オーバーラップ駆動中にフェークデータ挿入駆動が進行される場合、フェークデータ挿入駆動の直前のサブピクセル行で発生する画像異常現象（例：特定ライン明らか現象）を防止することができる。
【0039】
また、本発明の実施形態は進歩したオーバーラップ駆動と共に、センストランジスタのチャンネル長さに対するチャンネル幅の比率を大きくすることによって、進歩したオーバーラップ駆動により減少できる充電時間を補完することができる。
【図面の簡単な説明】
【0040】
【図1】本発明の実施形態に従う表示装置のシステム構成図である。
【0041】
【図2】本発明の実施形態に従う表示装置の表示パネルに配置されたサブピクセルの等価回路を示す図である。
【0042】
【図3】本発明の実施形態に従う表示装置のシステム具現例示図である。
【0043】
【図4】本発明の実施形態に従う表示装置のフェークデータ挿入駆動を示すダイヤグラムである。
【0044】
【図5】本発明の実施形態に従う表示装置がフェークデータ挿入駆動とオーバーラップ駆動を遂行する場合、駆動タイミングダイヤグラムである。
【0045】
【図6】本発明の実施形態に従う表示装置がフェークデータ挿入駆動とオーバーラップ駆動を遂行する場合、駆動タイミングダイヤグラムである。
【0046】
【図7】本発明の実施形態に従う表示装置がフェークデータ挿入駆動とオーバーラップ駆動を遂行する場合に発生する特定ライン輝度不良を示す図である。
【0047】
【図8】本発明の実施形態に従う表示装置がフェークデータ挿入駆動とオーバーラップ駆動を遂行する場合に発生する特定ライン輝度不良の原因を説明するための図である。
【0048】
【図9】本発明の実施形態に従う表示装置の表示パネルに配置されたサブピクセルと信号配線を例示的に示す図である。
【0049】
【図10】本発明の実施形態に従う表示装置の進歩したオーバーラップ駆動（Advanced Overlap Driving）に対する駆動タイミングダイヤグラムである。
【0050】
【図11】本発明の実施形態に従う表示装置がブラックデータ挿入駆動と進歩したオーバーラップ駆動を遂行する場合、駆動タイミングダイヤグラムである。
【0051】
【図12】第３サブピクセルのプログラミングタイミングで、第３サブピクセルとその隣接サブピクセルの状態を示す図である。
【0052】
【図13】ブラックデータ挿入駆動が始める前、第４サブピクセルのプログラミングタイミングで、第４サブピクセルとその隣接サブピクセルの状態を示す図である。
【0053】
【図14】ブラックデータ挿入駆動が終了した以後、第５サブピクセルのプログラミングタイミングで、第５サブピクセルとその隣接サブピクセルの状態を示す図である。
【0054】
【図15】本発明の実施形態に従う表示装置のブラックデータ挿入駆動を示す図である。
【0055】
【図16】本発明の実施形態に従う表示装置のプリチャージ駆動を示す図である。
【0056】
【図17】本発明の実施形態に従う表示装置のプリチャージ駆動で使われるプリチャージデータ電圧の設定範囲を示す図である。
【0057】
【図18】本発明の実施形態に従う表示装置のスキャントランジスタを示す図である。
【0058】
【図19】本発明の実施形態に従う表示装置のセンストランジスタを示す図である。
【0059】
【図20】本発明の実施形態に従う表示装置の駆動方法に対するフローチャートである。
【0060】
【図21】本発明の実施形態に従う表示装置がフェークデータ挿入駆動及び進歩したオーバーラップ駆動を遂行する場合、特定ライン輝度不良が防止される効果を説明するための図である。
【0061】
【図22】本発明の実施形態に従うゲート駆動回路を示す図である。
【0062】
【図23】本発明の実施形態に従うゲート駆動タイミング図である。
【0063】
【図24】本発明の実施形態に従うゲート信号出力ユニットを示す図である。
【発明を実施するための形態】
【0064】
以下、本発明の一部の実施形態を例示的な図面を参照して詳細に説明する。各図面の構成要素に参照符号を付加するに当たって、同一の構成要素に対しては、たとえ他の図面上に表示されてもできる限り同一の符号を有することができる。また、本発明を説明するに当たって、関連した公知構成または機能に対する具体的な説明が本発明の要旨を曖昧にすることがあると判断される場合には、その詳細な説明は省略することができる。 本明細書上で言及された‘含む’、‘有する’、‘なされる’などが使われる場合、‘～のみ’が使われない以上、他の部分が追加できる。構成要素を単数で表現した場合に特別に明示的な記載事項がない限り、複数を含む場合を含むことができる。
【0065】
また、本発明の構成要素を説明するに当たって、第１、第２、Ａ、Ｂ、（ａ）、（ｂ）などの用語を使用することができる。このような用語はその構成要素を他の構成要素と区別するためのものであり、その用語により該当構成要素の本質、順番、順序、または個数などが限定されない。
【0066】
構成要素の位置関係に対する説明において、２つ以上の構成要素が“連結”、“結合”または“接続”されると記載された場合、２つ以上の構成要素が直接的に“連結”、“結合”または“接続”できるが、２つ以上の構成要素と他の構成要素がさらに“介在”されて“連結”、“結合”または“接続”されることもできると理解されるべきである。ここで、他の構成要素は互いに“連結”、“結合”または“接続”される２つ以上の構成要素のうちの１つ以上に含まれることもできる。
【0067】
構成要素や、動作方法や製作方法などと関連した時間的流れ関係に対する説明において、例えば、“～後に”、“～に続いて”、“～次に”、“～前に”などの時間的先後関係または流れ的先後関係が説明される場合、“直ぐ”または“直接”が使われない以上、連続的でない場合も含むことができる。
【0068】
一方、構成要素に対する数値またはその対応情報（例：レベルなど）が言及された場合、別途の明示的記載がなくても、数値またはその対応情報は各種の要因（例：工程上の要因、内部または外部衝撃、ノイズなど）により発生できる誤差範囲を含むものとして解釈できる。
【0069】
以下、本発明の実施形態に対して図面を参照して詳細に説明する。
【0070】
図１は、本発明の実施形態に従う表示装置１００のシステム構成図である。
【0071】
図１を参照すると、本発明の実施形態に従う表示装置１００は、表示パネル１１０、データ駆動回路１２０、第１ゲート駆動回路１３０、及び第２ゲート駆動回路１４０などを含むことができ、コントローラ１５０をさらに含むことができる。
【0072】
表示パネル１１０は、多数のデータラインＤＬ、多数のスキャン信号ラインＳＣＬ、多数のセンス信号ラインＳＥＮＬ、多数の基準ラインＲＬ、及び多数のサブピクセルＳＰなどを含むことができる。表示パネル１１０は表示領域と非表示領域を含むことができる。表示領域にはイメージを表示するための多数のサブピクセルＳＰが配置できる。非表示領域には駆動回路１２０、１３０、１４０が電気的に連結または実装されることができ、パッド部が配置されることもできる。
【0073】
データ駆動回路１２０は多数のデータラインＤＬを駆動するための回路であって、多数のデータラインＤＬにデータ電圧を供給することができる。
【0074】
第１ゲート駆動回路１３０は、一種のゲートラインである多数のスキャン信号ラインＳＣＬにスキャン信号（ＳＣＡＮ）を順次に供給するための回路である。
【0075】
第２ゲート駆動回路１４０は、一種のゲートラインである多数のセンス信号ラインにセンス信号を順次に供給するための回路である。
【0076】
コントローラ１５０は、データ駆動回路１２０、第１ゲート駆動回路１３０、及び第２ゲート駆動回路１４０を制御することができる。
【0077】
コントローラ１５０は、データ駆動回路１２０、第１ゲート駆動回路１３０、及び第２ゲート駆動回路１４０に各種の駆動制御信号（ＤＣＳ、ＧＣＳ）を供給することによって、データ駆動のためのデータ駆動回路１２０と、ゲート駆動のための第１ゲート駆動回路１３０、及び第２ゲート駆動回路１４０を制御する。
【0078】
コントローラ１５０は、各フレームで具現するタイミングに従ってスキャンを始めて、外部から入力される入力映像データをデータ駆動回路１２０で使用するデータ信号形式に合うように転換して、転換された映像データ（ＤＡＴＡ）を出力し、スキャンに合せて適当な時間にデータ駆動を統制する。
【0079】
コントローラ１５０は、入力映像データと共に、垂直同期信号（ＶＳＹＮＣ）、水平同期信号（ＨＳＹＮＣ）、入力データイネーブル信号（ＤＥ：Data Enable）、クロック信号（ＣＬＫ）などを含む各種のタイミング信号を外部（例：ホストシステム）から受信する。
【0080】
コントローラ１５０は、外部から入力された入力映像データをデータ駆動回路１２０で使用するデータ信号形式に合うように転換して、転換された映像データを出力すること以外に、データ駆動回路１２０、第１ゲート駆動回路１３０、及び第２ゲート駆動回路１４０を制御するために、垂直同期信号（ＶＳＹＮＣ）、水平同期信号（ＨＳＹＮＣ）、入力データイネーブル信号（ＤＥ）、クロック信号（ＣＬＫ）などのタイミング信号の入力を受けて、各種の制御信号（ＤＣＳ、ＧＣＳ）を生成してデータ駆動回路１２０、第１ゲート駆動回路１３０、及び第２ゲート駆動回路１４０に出力する。
【0081】
例えば、コントローラ１５０は、第１及び第２ゲート駆動回路１３０、１４０を制御するために、ゲートスタートパルス（ＧＳＰ：Gate Start Pulse）、ゲートシフトクロック（ＧＳＣ：Gate Shift Clock）、ゲート出力イネーブル信号（ＧＯＥ：Gate Output Enable）などを含む各種のゲート制御信号（ＧＣＳ：Gate Control Signal）を出力する。
【0082】
ここで、ゲートスタートパルス（ＧＳＰ）は第１及び第２ゲート駆動回路１３０、１４０の各々を構成する１つ以上のゲートドライバ集積回路の動作スタートタイミングを制御する。ゲートシフトクロック（ＧＳＣ）は１つ以上のゲートドライバ集積回路に共通に入力されるクロック信号であって、スキャン信号（ゲートパルス）のシフトタイミングを制御する。ゲート出力イネーブル信号（ＧＯＥ）は１つ以上のゲートドライバ集積回路のタイミング情報を指定している。
【0083】
また、コントローラ１５０は、データ駆動回路１２０を制御するために、ソーススタートパルス（ＳＳＰ：Source Start Pulse）、ソースサンプリングクロック（ＳＳＣ：Source Sampling Clock）、ソース出力イネーブル信号（ＳＯＥ：Source Output Enable）などを含む各種のデータ制御信号（ＤＣＳ：Data Control Signal）を出力する。
【0084】
ここで、ソーススタートパルス（ＳＳＰ）はデータ駆動回路１２０を構成する１つ以上のソースドライバ集積回路のデータサンプリング開始タイミングを制御する。ソースサンプリングクロック（ＳＳＣ）はソースドライバ集積回路の各々でデータのサンプリングタイミングを制御するクロック信号である。ソース出力イネーブル信号（ＳＯＥ）はデータ駆動回路１２０の出力タイミングを制御する。
【0085】
コントローラ１５０は、データ駆動回路１２０と別途の部品で具現されることもでき、データ駆動回路１２０と共に統合されて集積回路で具現できる。
【0086】
データ駆動回路１２０は、コントローラ１５０から映像データ（ＤＡＴＡ）の入力を受けて多数のデータラインＤＬにデータ電圧を供給することによって、多数のデータラインＤＬを駆動する。ここで、データ駆動回路１２０はソース駆動回路ともいう。
【0087】
このようなデータ駆動回路１２０は、少なくとも１つのソースドライバ集積回路（ＳＤＩＣ：Source Driver Integrated Circuit）を含んで具現できる。
【0088】
各ソースドライバ集積回路ＳＤＩＣは、シフトレジスタ（Shift Register）、ラッチ回路（Latch Circuit）、ディジタルアナログコンバータ（ＤＡＣ：Digital to Analog Converter）、出力バッファ（Output Buffer）などを含むことができる。
【0089】
各ソースドライバ集積回路ＳＤＩＣは、場合によって、アナログディジタルコンバータ（ＡＤＣ：Analog to Digital Converter）をさらに含むことができる。
【0090】
各ソースドライバ集積回路ＳＤＩＣは、テープオートメーテッドボンディング（ＴＡＢ：Tape Automated Bonding）方式またはチップオンガラス（ＣＯＧ：Chip On Glass）方式により表示パネル１１０のボンディングパッド（Bonding Pad）に連結されるか、または表示パネル１１０に直接配置されることもでき、場合によって、表示パネル１１０に集積化されて配置されることもできる。また、各ソースドライバ集積回路ＳＤＩＣは、チップオンフィルム（ＣＯＦ：Chip On Film）方式により具現されることができ、この場合、各ソースドライバ集積回路ＳＤＩＣは表示パネル１１０に連結されたフィルム上に実装され、フィルム上の配線を通じて表示パネル１１０と電気的に連結できる。
【0091】
第１ゲート駆動回路１３０は、多数のスキャン信号ラインＳＣＬにスキャン信号を順次に供給することによって、多数のスキャン信号ラインＳＣＬを順次に駆動する。第１ゲート駆動回路１３０はコントローラ１５０の制御によって、ターン－オンレベル電圧を有するスキャン信号またはターン－オフレベル電圧を有するスキャン信号を出力することができる。
【0092】
第２ゲート駆動回路１４０は、多数のセンス信号ラインＳＥＮＬにセンス信号を順次に供給することによって、多数のセンス信号ラインＳＥＮＬを順次に駆動する。第２ゲート駆動回路１４０はコントローラ１５０の制御によって、ターン－オンレベル電圧を有するセンス信号またはターン－オフレベル電圧を有するセンス信号を出力することができる。
【0093】
多数のスキャン信号ラインＳＣＬ及び多数のセンス信号ラインＳＥＮＬはゲートラインに該当する。スキャン信号及びセンス信号はトランジスタのゲートノードに印加されるゲート信号に該当する。
【0094】
このような第１及び第２ゲート駆動回路１３０、１４０の各々は少なくとも１つのゲート駆動回路集積回路ＧＤＩＣ（Gate Driver Integrated Circuit）を含んで具現できる。
【0095】
各ゲート駆動回路集積回路ＧＤＩＣはシフトレジスタ（Shift Register）、レベルシフタ（Level Shifter）などを含むことができる。
【0096】
各ゲートドライバ集積回路ＧＤＩＣは、テープオートメーテッドボンディング（ＴＡＢ）方式またはチップオンガラス（ＣＯＧ）方式により表示パネル１１０のボンディングパッド（Bonding Pad）に連結されるか、またはＧＩＰ（Gate In Panel）タイプで具現されて表示パネル１１０に直接配置されることもでき、場合によって、表示パネル１１０に集積化されて配置されることもできる。また、各ゲートドライバ集積回路ＧＤＩＣは表示パネル１１０と連結されたフィルム上に実装されるチップオンフィルム（ＣＯＦ）方式により具現されることもできる。
【0097】
データ駆動回路１２０は、第１ゲート駆動回路１３０により特定スキャン信号ラインＳＣＬが開けば、コントローラ１５０から受信した映像データ（ＤＡＴＡ）をアナログ形態のデータ電圧に変換して多数のデータラインＤＬに供給する。
【0098】
データ駆動回路１２０は、表示パネル１１０の一側（例：上側または下側）のみに位置することもでき、場合によっては、駆動方式、パネル設計方式などによって表示パネル１１０の両側（例：上側と下側）に全て位置することもできる。
【0099】
第１及び第２ゲート駆動回路１３０、１４０は、表示パネル１１０の一側（例：左側または右側）のみに位置することもでき、場合によっては、駆動方式、パネル設計方式などによって表示パネル１１０の両側（例：左側と右側）に全て位置することもできる。
【0100】
コントローラ１５０は、通常のディスプレイ技術で用いられるタイミングコントローラ（Timing Controller）であるか、またはタイミングコントローラ（Timing Controller）を含んで他の制御機能もさらに遂行する制御装置でありえ、タイミングコントローラと異なる制御装置でありえ、制御装置内回路でありえる。コントローラ１５０は、ＩＣ（Integrate Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）、またはプロセッサ（Processor）などの多様な回路や電子部品で具現できる。
【0101】
コントローラ１５０は印刷回路基板、可撓性印刷回路などの上に実装され、印刷回路基板、可撓性印刷回路などを通じてデータ駆動回路１２０、第１ゲート駆動回路１３０、及び第２ゲート駆動回路１４０と電気的に連結できる。
【0102】
コントローラ１５０は、予め定まった１つ以上のインターフェースによってデータ駆動回路１２０と信号を送受信することができる。ここで、例えば、インターフェースはＬＶＤＳ（Low Voltage D differential Signaling）インターフェース、ＥＰＩインターフェース、ＳＰＩ（Serial Peripheral Interface）などを含むことができる。
【0103】
コントローラ１５０は、予め定まった１つ以上のインターフェースによってデータ駆動回路１２０、第１ゲート駆動回路１３０、及び第２ゲート駆動回路１４０と信号を送受信することができる。ここで、例えば、インターフェースはＬＶＤＳ（Low Voltage D differential Signaling）インターフェース、ＥＰＩインターフェース、ＳＰＩ（Serial Peripheral Interface）などを含むことができる。コントローラ１５０は１つ以上のレジスタなどの記憶場所を含むことができる。
【0104】
本発明の実施形態に従う表示装置１００はサブピクセルＳＰ内発光エレメントを含む何らかの形態のディスプレイでありえる。例えば、本発明の実施形態に従う表示装置１００はサブピクセルＳＰ内発光エレメントとして有機発光ダイオード（ＯＬＥＤ：Organic Light Emitting Diode）を含むＯＬＥＤディスプレイであるか、またはサブピクセルＳＰ内発光エレメントとして発光ダイオード（ＬＥＤ：Light Emitting Diode）を含むＬＥＤディスプレイなどでありえる。
【0105】
図２は、本発明の実施形態に従う表示装置１００の表示パネル１１０に配置されたサブピクセルＳＰの等価回路を示す図である。
【0106】
図２を参照すると、多数のサブピクセルＳＰの各々は発光エレメント（ＥＬ）、３個のトランジスタ（ＤＴ、ＳＣＴ、ＳＥＮＴ）と１つのキャパシタＣｓｔを含むことができる。このようなサブピクセル構造を３Ｔ（Transistor）１Ｃ（Capacitor）構造という。
【0107】
３個のトランジスタ（ＤＴ、ＳＣＴ、ＳＥＮＴ）は駆動トランジスタＤＴ、スキャントランジスタＳＣＴ、及びセンストランジスタＳＥＮＴを含むことができる。
【0108】
発光エレメントＥＬは第１電極と第２電極などを含むことができる。発光エレメントＥＬにおいて、第１電極はアノード電極またはカソード電極で、第２電極はカソード電極またはアノード電極でありえる。図２の発光エレメントＥＬにおいて、第１電極は各サブピクセルＳＰ毎に存在するピクセル電極に該当するアノード電極で、第２電極は共通電圧に該当する基底電圧（ＥＶＳＳ）が印加されるカソード電極である。
【0109】
例えば、発光エレメントＥＬは第１電極、発光層、及び第２電極を含む有機発光ダイオード（ＯＬＥＤ：Organic Light Emitting Diode）であるか、または発光ダイオード（ＬＥＤ：Light Emitting Diode）などが具現できる。
【0110】
駆動トランジスタＤＴは発光エレメントＥＬを駆動するためのトランジスタであって、第１ノードＮ１、第２ノードＮ２、及び第３ノードＮ３などを含むことができる。
【0111】
駆動トランジスタＤＴの第１ノードＮ１はゲートノードでありえ、スキャントランジスタＳＣＴのソースノードまたはドレインノードと電気的に連結できる。
【0112】
駆動トランジスタＤＴの第２ノードＮ２はソースノードまたはドレインノードでありえ、センストランジスタＳＥＮＴのソースノードまたはドレインノードと電気的に連結され、発光エレメントＥＬの第１電極とも電気的に連結できる。
【0113】
駆動トランジスタＤＴの第３ノードＮ３は駆動電圧（ＥＶＤＤ）を供給する駆動電圧ラインＤＶＬと電気的に連結できる。
【0114】
スキャントランジスタＳＣＴは、スキャン信号ラインＳＣＬから供給されたスキャン信号（ＳＣＡＮ）に従ってターン－オンまたはターン－オフされて、データラインＤＬと駆動トランジスタＤＴの第１ノードＮ１との間の連結を制御することができる。
【0115】
スキャントランジスタＳＣＴは、ターン－オンレベル電圧を有するスキャン信号（ＳＣＡＮ）によりターン－オンされて、データラインＤＬに供給されたデータ電圧（Ｖｄａｔａ）を駆動トランジスタＤＴの第１ノードＮ１に伝達することができる。
【0116】
センストランジスタＳＥＮＴは、センス信号ラインＳＥＮＬから供給されたセンス信号（ＳＥＮＳＥ）に従ってターン－オンまたはターン－オフされて、基準ラインＲＬと駆動トランジスタＤＴの第２ノードＮ２との間の連結を制御することができる。
【0117】
センストランジスタＳＥＮＴは、ターン－オンレベル電圧を有するセンス信号（ＳＥＮＳＥ）によりターン－オンされて、基準ラインＲＬから供給された基準電圧（Ｖｒｅｆ）を駆動トランジスタＤＴの第２ノードＮ２に伝達することができる。
【0118】
また、センストランジスタＳＥＮＴは、ターン－オンレベル電圧を有するセンス信号（ＳＥＮＳＥ）によりターン－オンされて、駆動トランジスタＤＴの第２ノードＮ２の電圧を基準ラインＲＬに伝達することができる。
【0119】
センストランジスタＳＥＮＴが駆動トランジスタＤＴの第２ノードＮ２の電圧を基準ラインＲＬに伝達する機能は、駆動トランジスタＤＴの特性値（例えば、しきい電圧または移動度）をセンシングするための駆動時に利用できる。この場合、基準ラインＲＬに伝達される電圧は駆動トランジスタＤＴの特性値を算出するための電圧でありえる。
【0120】
センストランジスタＳＥＮＴが駆動トランジスタＤＴの第２ノードＮ２の電圧を基準ラインＲＬに伝達する機能は、発光エレメントＥＬの特性値（例えば、しきい電圧）をセンシングするための駆動時に利用されることもできる。この場合、基準ラインＲＬに伝達される電圧は発光エレメントＥＬの特性値を算出するための電圧でありえる。
【0121】
駆動トランジスタＤＴ、スキャントランジスタＳＣＴ、及びセンストランジスタＳＥＮＴの各々はｎタイプトランジスタであるか、またはｐタイプトランジスタでありえる。以下では、説明の便宜のために、駆動トランジスタＤＴ、スキャントランジスタＳＣＴ、及びセンストランジスタＳＥＮＴの各々はｎタイプであることを例として挙げる。
【0122】
キャパシタＣｓｔは駆動トランジスタＤＴの第１ノードＮ１と第２ノードＮ２との間に連結できる。キャパシタＣｓｔは両端の電圧差に該当する電荷量が充電され、定まったフレーム時間の間、両端の電圧差を維持する役割をする。これによって、定まったフレーム時間の間、該当サブピクセルＳＰは発光することができる。
【0123】
キャパシタＣｓｔは、駆動トランジスタＤＴのゲートノードとソースノード（または、ドレインノード）の間に存在する内部キャパシタ（Internal Capacitor）である寄生キャパシタ（例：Ｃｇｓ、Ｃｇｄ）でなく、駆動トランジスタＤＴの外部に意図的に設計した外部キャパシタ（External Capacitor）でありえる。
【0124】
図３は、本発明の実施形態に従う表示装置１００のシステム具現例示図である。
【0125】
図３を参照すると、各ゲートドライバ集積回路ＧＤＩＣは、チップオンフィルム（ＣＯＦ）方式により具現された場合、表示パネル１１０と連結されたフィルム（ＧＦ）上に実装できる。
【0126】
各ソースドライバ集積回路ＳＤＩＣは、チップオンフィルム（ＣＯＦ）方式により具現された場合、表示パネル１１０に連結されたフィルムＳＦ上に実装できる。
【0127】
表示装置１００は、多数のソースドライバ集積回路ＳＤＩＣと他の装置との間の回路的な連結のために、少なくとも１つのソース印刷回路基板（ＳＰＣＢ：Source Printed Circuit Board）と、制御部品と各種の電気装置を実装するためのコントロール印刷回路基板（ＣＰＣＢ：Control Printed Circuit Board）を含むことができる。
【0128】
少なくとも１つのソース印刷回路基板ＳＰＣＢにはソースドライバ集積回路ＳＤＩＣが実装されたフィルムＳＦが連結できる。即ち、ソースドライバ集積回路ＳＤＩＣが実装されたフィルムＳＦは一側が表示パネル１１０と電気的に連結され、他側がソース印刷回路基板ＳＰＣＢと電気的に連結できる。
【0129】
コントロール印刷回路基板ＣＰＣＢには、データ駆動回路１２０及びゲート駆動回路１３０などの動作を制御するコントローラ１5０と、表示パネル１１０、データ駆動回路１２０、及びゲート駆動回路１３０などに各種の電圧または電流を供給するか、または供給する各種の電圧または電流を制御するパワー管理集積回路（ＰＭＩＣ：Power Management IC）４１０などが実装できる。
【0130】
少なくとも１つのソース印刷回路基板ＳＰＣＢとコントロール印刷回路基板ＣＰＣＢは少なくとも１つの連結部材を通じて回路的に連結できる。ここで、連結部材は、一例に、可撓性印刷回路（ＦＰＣ：Flexible Printed Circuit）、可撓性フラットケーブル（ＦＦＣ：Flexible Flat Cable）などでありえる。
【0131】
少なくとも１つのソース印刷回路基板ＳＰＣＢとコントロール印刷回路基板ＣＰＣＢは１つの印刷回路基板に統合されて具現されることもできる。
【0132】
表示装置１００は、コントロール印刷回路基板ＣＰＣＢと電気的に連結されたセットボード３３０をさらに含むことができる。このようなセットボード３３０はパワーボードともいうことができる。
【0133】
このようなセットボード３３０には表示装置１００の全体的なパワーを管理するメインパワー管理回路３２０（３１０：Main Power Management Circuit）が存在できる。
【0134】
パワー管理集積回路３１０は表示パネル１１０とその駆動回路１２０、１３０、１４０などを含む表示モジュールに対するパワーを管理する回路であり、メインパワー管理回路３２０は表示モジュールを含んだ全体的なパワーを管理する回路であり、パワー管理集積回路３１０と連動できる。
【0135】
図４は、本発明の実施形態に従う表示装置１００のフェークデータ挿入（ＦＤＩ：Fake Data Insertion）駆動を示すダイヤグラムである。図５及び図６は、本発明の実施形態に従う表示装置１００がフェークデータ挿入駆動とオーバーラップ駆動（Overlap Driving）を遂行する場合、駆動タイミングダイヤグラムである。
【0136】
表示パネル１１０に配置された多数のサブピクセルＳＰはマトリックス形態に配列できる。即ち、表示パネル１１０には多数のサブピクセル行（．．．，Ｒ（ｎ＋１），Ｒ（ｎ＋２），Ｒ（ｎ＋３），Ｒ（ｎ＋４），Ｒ（ｎ＋５），．．．）が存在する。表示パネル１１０には多数のサブピクセル列が存在する。
【0137】
多数のサブピクセル行（．．．，Ｒ（ｎ＋１），Ｒ（ｎ＋２），Ｒ（ｎ＋３），Ｒ（ｎ＋４），Ｒ（ｎ＋５），．．．）は順次にスキャニングできる。
【0138】
各サブピクセルＳＰが３Ｔ１Ｃ構造を有する場合、多数のサブピクセル行（．．．，Ｒ（ｎ＋１），Ｒ（ｎ＋２），Ｒ（ｎ＋３），Ｒ（ｎ＋４），Ｒ（ｎ＋５），．．．）の各々には、スキャン信号（ＳＣＡＮ）を伝達するためのスキャン信号ラインＳＣＬと、センス信号（ＳＥＮＳＥ）を伝達するためのセンス信号ラインＳＥＮＬが配置できる。
【0139】
表示パネル１１０には多数のサブピクセル列（Column）が存在することができ、多数のサブピクセル列（Column）の各々には、１つのデータラインＤＬが対応して配置できる。場合によって、２つまたは３個以上のサブピクセル列毎に１つのデータラインＤＬが配置されることもできる。
【0140】
前述したサブピクセル駆動動作のように、多数のサブピクセル行（．．．，Ｒ（ｎ＋１），Ｒ（ｎ＋２），Ｒ（ｎ＋３），Ｒ（ｎ＋４），Ｒ（ｎ＋５），．．．）のうち、（ｎ＋１）番目のサブピクセル行（Ｒ（ｎ＋１））が駆動される時、（ｎ＋１）番目のサブピクセル行（Ｒ（ｎ＋１））に配列されたサブピクセルＳＰにスキャン信号（ＳＣＡＮ）及びセンス信号（ＳＥＮＳＥ）が印加され、多数のデータラインＤＬを通じて（ｎ＋１）番目のサブピクセル行（Ｒ（ｎ＋１））に配列されたサブピクセルＳＰに映像データ電圧（Ｖｄａｔａ）が供給される。
【0141】
次に、（ｎ＋１）番目のサブピクセル行（Ｒ（ｎ＋１））の下に位置した（ｎ＋２）番目のサブピクセル行（Ｒ（ｎ＋２））が駆動される。（ｎ＋２）番目のサブピクセル行（Ｒ（ｎ＋２））に配列されたサブピクセルＳＰにスキャン信号（ＳＣＡＮ）及びセンス信号（ＳＥＮＳＥ）が印加され、多数のデータラインＤＬを通じて（ｎ＋２）番目のサブピクセル行（Ｒ（ｎ＋２））に配列されたサブピクセルＳＰに映像データ電圧（Ｖｄａｔａ）が供給される。
【0142】
このような方式により多数のサブピクセル行（．．．，Ｒ（ｎ＋１），Ｒ（ｎ＋２），Ｒ（ｎ＋３），Ｒ（ｎ＋４），Ｒ（ｎ＋５），．．．）は順次に映像データ記録がなされる。ここで、映像データ記録は前述したサブピクセル駆動動作の映像データ記録段階でなされる手続きである。
【0143】
多数のサブピクセル行（．．．，Ｒ（ｎ＋１），Ｒ（ｎ＋２），Ｒ（ｎ＋３），Ｒ（ｎ＋４），Ｒ（ｎ＋５），．．．）は、１フレーム時間の間、前述したサブピクセル駆動動作によって、映像データ記録ステップ、ブースティングステップ、及び発光ステップが順次に進行できる。
【0144】
一方、図４に図示したように、多数のサブピクセル行（．．．，Ｒ（ｎ＋１），Ｒ（ｎ＋２），Ｒ（ｎ＋３），Ｒ（ｎ＋４），Ｒ（ｎ＋５），．．．）の各々は１フレーム時間内でサブピクセル駆動動作の発光ステップに従う発光期間（ＥＰ）が最後まで持続しない。ここで、発光期間（ＥＰ）をリアル（Real）映像期間ともいうことができる。
【0145】
多数のサブピクセル行（．．．，Ｒ（ｎ＋１），Ｒ（ｎ＋２），Ｒ（ｎ＋３），Ｒ（ｎ＋４），Ｒ（ｎ＋５），．．．）の各々は、１フレーム時間のうちの一部の時間の間にはリアルディスプレイ駆動（Real Display Driving）が進行され、残りの時間の間にはフェークディスプレイ駆動（Fake Display Driving）が進行できる。
【0146】
１フレーム時間の間、１つのサブピクセルＳＰは、リアルディスプレイ駆動（映像データ記録ステップ、ブースティングステップ、及び発光ステップ）を通じて１フレーム時間のうちの一部の期間に該当する発光期間（ＥＰ）の間発光し、続いて、フェークディスプレイ駆動を通じて１フレーム時間のうち、発光期間（ＥＰ）を除外した残りの期間の間発光しない。１フレーム時間のうち、サブピクセルＳＰが発光しない期間を非発光期間（ＮＥＰ）という。
【0147】
フェークディスプレイ駆動（Fake Display Driving）は実際の映像（Real Image）を表示するためのリアルディスプレイ駆動とは異なる偽駆動である。このようなフェークディスプレイ駆動は実際の映像の間に偽映像を挿入する方式によりなされることができる。したがって、フェークディスプレイ駆動をフェークデータ挿入（ＦＤＩ：Fake Data Insertion）駆動ともいう。以下では、フェークディスプレイ駆動をフェークデータ挿入駆動と記載する。
【0148】
リアルディスプレイ駆動時、実際の映像を表示するために実際の映像に対応する映像データ電圧（Ｖｄａｔａ）がサブピクセルＳＰに供給される。これとは異なり、フェークデータ挿入駆動時、実際の映像とは全く関係のないフェーク映像に対応するフェークデータ電圧（Ｖｆａｋｅ）が１つ以上のサブピクセルＳＰに供給される。
【0149】
即ち、一般的なリアルディスプレイ駆動時、サブピクセルＳＰに供給される映像データ電圧（Ｖｄａｔａ）はフレームによって、または映像によって可変できるが、フェークデータ挿入駆動時、１つ以上のサブピクセルＳＰに供給されるフェークデータ電圧（Ｖｆａｋｅ）はフレームによって、または映像によって可変されず、一定でありえる。
【0150】
前述したフェークデータ挿入駆動の一方式として、１つのサブピクセル行がフェークデータ挿入駆動が進行され、その次の１つのサブピクセル行がフェークデータ挿入駆動が進行できる。
【0151】
または、前述したフェークデータ挿入駆動の他の方式として、複数のサブピクセル行が同時にフェークデータ挿入駆動が進行され、その次の複数のサブピクセル行がフェークデータ挿入駆動が進行できる。即ち、複数のサブピクセル行単位でフェークデータ挿入駆動が同時になされることができる。例えば、同時にフェークデータ挿入駆動がなされるサブピクセル行の個数（ｋ）は２個、４個、または８個などでありえる。
【0152】
図４乃至図６を参照すると、サブピクセル行Ｒ（ｎ＋１）、サブピクセル行Ｒ（ｎ＋２）、サブピクセル行Ｒ（ｎ＋３）、及びサブピクセル行Ｒ（ｎ＋４）で順次に実際の映像データ記録（Real Image Data Write）が進行された後、サブピクセル行Ｒ（ｎ＋１）より以前に配置されて一定時間の発光期間（ＥＰ）が既に経過したｋ個のサブピクセル行でフェークデータ記録（Fake Data Write）が同時に進行できる。
【0153】
次に、サブピクセル行Ｒ（ｎ＋５）、サブピクセル行Ｒ（ｎ＋６）、サブピクセル行Ｒ（ｎ＋７）、及びサブピクセル行Ｒ（ｎ＋８）が順次に実際の映像データ記録が進行された後、サブピクセル行Ｒ（ｎ＋１）またはサブピクセル行Ｒ（ｎ＋５）より以前に配置されて一定時間の発光期間（ＥＰ）が既に経過したｋ個のサブピクセル行でフェークデータ記録（Fake Data Write）が同時に進行できる。
【0154】
同時にフェークデータ挿入駆動がなされるサブピクセル行の個数（ｋ）は同一であることも、異なることもある。一例に、最初の２つのサブピクセル行で同時にフェークデータ挿入駆動が進行され、その次には４個のサブピクセル行単位で同時にフェークデータ挿入駆動が進行できる。他の例に、最初の４個のサブピクセル行で同時にフェークデータ挿入駆動が進行され、その次には８個のサブピクセル行単位で同時にフェークデータ挿入駆動が進行されることもできる。
【0155】
前述したフェークデータ挿入駆動を通じて、同一フレームに実際の映像データ（Real Image Data）とフェークデータ（Fake Data）を表示することによって、映像が区分されず、ぼけるモーションブラー（Motion Blur）現象を防止して映像画質を改善することができる。
【0156】
前述したフェークデータ挿入駆動時、データラインＤＬを通じて、リアル映像データ記録（Real Image Data Write）とフェークデータ記録（Fake Data Write）がなされることができる。
【0157】
また、前述したように、フェークデータ記録を複数のサブピクセル行に同時に進行することによって、サブピクセル行の位置に従う発光期間（ＥＰ）の差による輝度偏差を補償することができ、映像データ記録時間を確保することができる。
【0158】
一方、フェークデータ挿入駆動のタイミングを調節して、映像によって発光期間（ＥＰ）の長さを適応的に調整することができる。
【0159】
映像データ記録タイミングとフェークデータ記録タイミングはゲート駆動の制御を通じて可変できる。
【0160】
例えば、フェークデータ電圧（Ｖｆａｋｅ）はブラックデータ電圧（Ｖｂｌｋ）または低階調データ電圧でありえる。
【0161】
フェークデータ電圧（Ｖｆａｋｅ）がブラックデータ電圧（Ｖｂｌｋ）である場合、フェークデータ挿入駆動をブラックデータ挿入（ＢＤＩ：Black Data Insertion）駆動ともいうことができる。フェークデータ挿入駆動時、フェークデータ記録をブラックデータ記録ということができる。
【0162】
フェークデータ挿入駆動によりｋ個のサブピクセル行が発光しない期間を非発光期間（ＮＥＰ）といい、ブラック映像期間ともいうことができる。
【0163】
一方、多数のサブピクセル行（．．．，Ｒ（ｎ＋１），Ｒ（ｎ＋２），Ｒ（ｎ＋３），Ｒ（ｎ＋４），Ｒ（ｎ＋５），．．．）の各々に対するゲート駆動は順次になされ、かつ一定時間オーバーラップ（Overlap）されるように進行できる。
【0164】
図６を参照すると、オーバーラップ駆動時、多数のサブピクセル行（．．．，Ｒ（ｎ＋１），Ｒ（ｎ＋２），Ｒ（ｎ＋３），Ｒ（ｎ＋４），Ｒ（ｎ＋５），．．．）の各々に含まれたスキャントランジスタＳＣＴとセンストランジスタＳＥＮＴは同時にターン－オンされ、ターン－オフできる。即ち、オーバーラップ駆動時、多数のサブピクセル行（．．．，Ｒ（ｎ＋１），Ｒ（ｎ＋２），Ｒ（ｎ＋３），Ｒ（ｎ＋４），Ｒ（ｎ＋５），．．．）の各々に含まれたスキャントランジスタＳＣＴとセンストランジスタＳＥＮＴの各々に印加されるスキャン信号（ＳＣＡＮ）とセンス信号（ＳＥＮＳＥ）は同一のタイミングにターン－オンレベル電圧区間を有する同一のゲート信号でありえる。
【0165】
図５及び図６の例示によれば、多数のサブピクセル行（．．．，Ｒ（ｎ＋１），Ｒ（ｎ＋２），Ｒ（ｎ＋３），Ｒ（ｎ＋４），Ｒ（ｎ＋５），．．．）の各々に供給されるゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間の長さは、例えば、２Ｈでありえる。
【0166】
図５及び図６の例示によれば、多数のサブピクセル行（．．．，Ｒ（ｎ＋１），Ｒ（ｎ＋２），Ｒ（ｎ＋３），Ｒ（ｎ＋４），Ｒ（ｎ＋５），．．．）の各々に供給される２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間は互いにオーバーラップ（Overlap）できる。
【0167】
多数のサブピクセル行（．．．，Ｒ（ｎ＋１），Ｒ（ｎ＋２），Ｒ（ｎ＋３），Ｒ（ｎ＋４），Ｒ（ｎ＋５），．．．）の各々に供給されるゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間の長さは全て２Ｈでありえる。
【0168】
サブピクセル行Ｒ（ｎ＋１）に配列されたサブピクセルＳＰのスキャントランジスタＳＣＴ及びセンストランジスタＳＥＮＴに各々印加されるスキャン信号（ＳＣＡＮ）及びセンス信号（ＳＥＮＳＥ）のターン－オンレベル電圧区間（２Ｈ）は、サブピクセル行Ｒ（ｎ＋２）に配列されたサブピクセルＳＰのスキャントランジスタＳＣＴ及びセンストランジスタＳＥＮＴに各々印加されるスキャン信号（ＳＣＡＮ）及びセンス信号（ＳＥＮＳＥ）のターン－オンレベル電圧区間（２Ｈ）と１Ｈだけオーバーラップできる。
【0169】
サブピクセル行Ｒ（ｎ＋２）に配列されたサブピクセルＳＰのスキャントランジスタＳＣＴ及びセンストランジスタＳＥＮＴに各々印加されるスキャン信号（ＳＣＡＮ）及びセンス信号（ＳＥＮＳＥ）のターン－オンレベル電圧区間（２Ｈ）は、サブピクセル行Ｒ（ｎ＋３）に配列されたサブピクセルＳＰのスキャントランジスタＳＣＴ及びセンストランジスタＳＥＮＴに各々印加されるスキャン信号（ＳＣＡＮ）及びセンス信号（ＳＥＮＳＥ）のターン－オンレベル電圧区間（２Ｈ）と１Ｈだけオーバーラップできる。
【0170】
サブピクセル行Ｒ（ｎ＋３）に配列されたサブピクセルＳＰのスキャントランジスタＳＣＴ及びセンストランジスタＳＥＮＴに各々印加されるスキャン信号（ＳＣＡＮ）及びセンス信号（ＳＥＮＳＥ）のターン－オンレベル電圧区間（２Ｈ）は、サブピクセル行Ｒ（ｎ＋４）に配列されたサブピクセルＳＰのスキャントランジスタＳＣＴ及びセンストランジスタＳＥＮＴに各々印加されるスキャン信号（ＳＣＡＮ）及びセンス信号（ＳＥＮＳＥ）のターン－オンレベル電圧区間（２Ｈ）と１Ｈだけオーバーラップできる。
【0171】
図５及び図６の例示によれば、各サブピクセル行での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間の長さが２Ｈであり、隣接した２つのサブピクセル行での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間が１Ｈだけ互いにオーバーラップできる。
【0172】
このようなゲート駆動方式をオーバーラップ駆動といい、図５及び図６のように、各サブピクセル行での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間の長さが２Ｈの場合、２Ｈオーバーラップ駆動という。
【0173】
オーバーラップ駆動は２Ｈオーバーラップ駆動の以外に多様に変形できる。
【0174】
オーバーラップ駆動の他の例に、各サブピクセル行での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間の長さが３Ｈであり、隣接した２つのサブピクセル行での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間が２Ｈだけオーバーラップできる。
【0175】
オーバーラップ駆動の更に他の例に、各サブピクセル行での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間の長さが３Ｈであり、隣接した２つのサブピクセル行での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間が１Ｈだけオーバーラップできる。
【0176】
オーバーラップ駆動の更に他の例に、各サブピクセル行での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間の長さが４Ｈであり、隣接した２つサブピクセル行での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間が３Ｈだけオーバーラップできる。
【0177】
このように、多様なオーバーラップ駆動がありえるが、以下では、説明の便宜のために、２Ｈオーバーラップ駆動を例に挙げて説明する。
【0178】
前述した２Ｈオーバーラップ駆動時、各サブピクセル行（．．．，Ｒ（ｎ＋１），Ｒ（ｎ＋２），Ｒ（ｎ＋３），Ｒ（ｎ＋４），Ｒ（ｎ＋５），．．．）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間（２Ｈの長さ）の前部分（１Ｈの長さ）は、該当サブピクセルにデータ電圧（これは、プリチャージデータ電圧の役割をする）が印加されるプリチャージ（ＰＣ：Pre-Charge）駆動のためのゲート信号部分である。各サブピクセル行での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間の後部分（１Ｈの長さ）は、該当サブピクセルに実際の映像データ電圧（Ｖｄａｔａ）が印加される映像データ記録がなされるようにするためのゲート信号部分である。
【0179】
前述したオーバーラップ駆動を通じて、各サブピクセルでの充電率を改善させることができ、これを通じて画像品質を向上させることができる。
【0180】
前述したフェークデータ挿入駆動及びオーバーラップ駆動を共に遂行する場合、サブピクセル行Ｒ（ｎ＋３）での２つゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間は、サブピクセル行Ｒ（ｎ＋４）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間とオーバーラップされる。
【0181】
この場合、サブピクセル行Ｒ（ｎ＋３）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間のうち、後部分の１Ｈ期間は、次のサブピクセル行Ｒ（ｎ＋４）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間とオーバーラップされる期間であって、サブピクセル行Ｒ（ｎ＋３）で映像データ記録がなされる期間である。サブピクセル行Ｒ（ｎ＋４）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間のうち、前部分の１Ｈ期間はプリチャージ駆動期間である。そして、サブピクセル行Ｒ（ｎ＋３）及びサブピクセル行Ｒ（ｎ＋４）はフェークデータ挿入駆動が進行される以前に映像データ記録がなされるサブピクセル行である。
【0182】
また、サブピクセル行Ｒ（ｎ＋５）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間は、サブピクセル行Ｒ（ｎ＋６）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間とオーバーラップされる。
【0183】
ここで、サブピクセル行Ｒ（ｎ＋５）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間のうち、後部分の１Ｈ期間は、次のサブピクセル行Ｒ（ｎ＋６）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間とオーバーラップされる期間であって、サブピクセル行Ｒ（ｎ＋５）で映像データ記録がなされる期間である。サブピクセル行Ｒ（ｎ＋６）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間のうち、前部分の１Ｈ期間はプリチャージ駆動期間である。そして、サブピクセル行Ｒ（ｎ＋５）及びサブピクセル行Ｒ（ｎ＋６）はフェークデータ挿入駆動が進行する以前に映像データ記録がなされるサブピクセル行である。
【0184】
しかしながら、フェークデータ挿入駆動の遂行の直前に、サブピクセル行Ｒ（ｎ＋４）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間は継いでくるサブピクセル行Ｒ（ｎ＋５）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間とオーバーラップされない。
【0185】
サブピクセル行Ｒ（ｎ＋４）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間のうち、後部分の１Ｈ期間はサブピクセル行Ｒ（ｎ＋４）で映像データ記録がなされる期間である。
【0186】
サブピクセル行Ｒ（ｎ＋４）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間のうち、後部分の１Ｈ期間の間、次のサブピクセル行Ｒ（ｎ＋５）でプリチャージ駆動がなされない。
【0187】
フェークデータ挿入期間を基準に、サブピクセル行Ｒ（ｎ＋４）はフェークデータ挿入駆動の直前に映像データ記録がなされるサブピクセル行であり、サブピクセル行Ｒ（ｎ＋５）はフェークデータ挿入駆動の直後に映像データ記録がなされるサブピクセル行である。
【0188】
サブピクセル行Ｒ（ｎ＋４）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間と次のサブピクセル行Ｒ（ｎ＋５）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間は、フェークデータ挿入駆動が進行される期間により互いに離れている。
【0189】
図５及び図６で、Ｖｇグラフはサブピクセル行に含まれたサブピクセルの駆動トランジスタＤＴの第１ノードＮ１の電圧を共に示したものであって、サブピクセル駆動動作手続きでブースティングステップ進入前の電圧状態の変化を示す。
【0190】
図５及び図６を参照すると、Ｖｓグラフはサブピクセル行に含まれたサブピクセルの駆動トランジスタＤＴの第２ノードＮ２の電圧を共に示したものであって、サブピクセル駆動動作手続きでブースティングステップ進入前の電圧状態の変化を示す。
【0191】
図５及び図６のＶｇグラフを参照すると、フェークデータ挿入が進行される期間を除外した残りの期間で、各サブピクセル行に含まれたサブピクセルの駆動トランジスタＤＴの第１ノードＮ１のＶｇ電圧は、映像データ記録の進行に従う映像データ電圧（Ｖｄａｔａ）となる。
【0192】
しかしながら、フェークデータ挿入が進行される期間の間、フェークデータ挿入駆動が進行されるサブピクセル行に含まれたサブピクセルの駆動トランジスタＤＴの第１ノードＮ１のＶｇ電圧は、フェークデータ電圧（Ｖｆａｋｅ）を有するようになる。
【0193】
一方、前述したように、サブピクセル行Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、及びＲ（ｎ＋３）の各々での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間の後部分の期間は、次のサブピクセル行での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間の前部分の期間とオーバーラップされる。しかしながら、サブピクセル行Ｒ（ｎ＋４）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間の後部分期間は次のサブピクセル行Ｒ（ｎ＋５）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間の前部分の期間とオーバーラップされない。
【0194】
したがって、サブピクセル行Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、及びＲ（ｎ＋３）の各々での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間の間、サブピクセル行Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、及びＲ（ｎ＋３）の各々に含まれたサブピクセルの駆動トランジスタＤＴの第２ノードＮ２の電圧Ｖｓは、映像データ記録ステップで基準電圧（Ｖｒｅｆ）と類似の電圧（Ｖｒｅｆ＋△Ｖ）を有するようになる。この際、各駆動トランジスタＤＴの第１ノードＮ１と第２ノードＮ２の電位差ＶｇｓはＶｄａｔａ－（Ｖｒｅｆ＋△Ｖ）である。
【0195】
フェークデータ挿入期間の直前の１Ｈ期間、即ち、サブピクセル行Ｒ（ｎ＋４）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間の後部分の期間（次のサブピクセル行Ｒ（ｎ＋５）での２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）のターン－オンレベル電圧区間の前部分の期間とオーバーラップされない）の間、サブピクセル行Ｒ（ｎ＋４）に含まれたサブピクセルの駆動トランジスタ（Ｄｔ）の第２ノードＮ２のＶｓ電圧はＶｒｅｆ＋△Ｖより低くなった電圧（Ｖｒｅｆ＋△（Ｖ／２））になることができる。
【0196】
これによって、各駆動トランジスタＤＴの第１ノードＮ１と第２ノードＮ２の電位差Ｖｇｓ（Ｖｇｓ（４））はＶｄａｔａ－（Ｖｒｅｆ＋△（Ｖ／２））であって、以前の期間の電位差（Ｖｄａｔａ－（Ｖｒｅｆ＋△Ｖ））でより増加するようになる。
【0197】
図７は、本発明の実施形態に従う表示装置１００がフェークデータ挿入駆動とオーバーラップ駆動を遂行する場合に発生する特定ライン輝度不良を示す図である。
【0198】
前述したように、オーバーラップ駆動とフェークデータ挿入駆動を共に遂行する時、フェークデータ挿入駆動の直前にオーバーラップ駆動できないサブピクセル行（例：Ｒ（ｎ＋４）、Ｒ（ｎ＋８）など）での駆動トランジスタＤＴの第１ノードＮ１と第２ノードＮ２の電位差（Ｖｇｓ）が急に増加するようになる。
【0199】
したがって、図７に図示したように、フェークデータ挿入駆動の直前に映像データ記録が進行されるサブピクセル行（例：Ｒ（ｎ＋４）、Ｒ（ｎ＋８）など）は異常な明るい線７００の形態に見えるようになる。
【0200】
前述した本発明の実施形態によれば、フェークデータ挿入駆動を通じて、モーションブラー現象を防止することができ、オーバーラップ駆動を通じて各サブピクセルでの充電率を改善させることができるが、フェークデータ挿入駆動とオーバーラップ駆動を共に遂行するようになれば、予期しない副作用（Side Effect）として特定ライン輝度不良が発生する現象が観察できる。
【0201】
このような特定ライン輝度不良の根本的な原因を分析した結果、次のような原因があることが確認されている。図８を参照して特定ライン輝度不良の根本的な原因を説明する。
【0202】
図８は、本発明の実施形態に従う表示装置１００がフェークデータ挿入駆動とオーバーラップ駆動を共に遂行する場合に発生する特定ライン輝度不良の原因を説明するための図である。
【0203】
図８は、図５及び図６のサブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａ、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂ、及びサブピクセル行Ｒ（ｎ＋４）に配置された第３サブピクセルＳＰｃに対する駆動動作を示す図である。
【0204】
図８を参照すると、サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａ、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂ、及びサブピクセル行Ｒ（ｎ＋５）に配置された第３サブピクセルＳＰｃは同一の列に配置され、同一のデータラインＤＬ及び同一の基準ラインＲＬと電気的に連結される。
【0205】
即ち、第１サブピクセルＳＰａ、第２サブピクセルＳＰｂ、及び第３サブピクセルＳＰｃの各々に配置されたスキャントランジスタＳＣＴのドレインノードまたはソースノードはデータラインＤＬに共通に電気的に連結できる。第１サブピクセルＳＰａ、第２サブピクセルＳＰｂ、及び第３サブピクセルＳＰｃの各々に配置されたセンストランジスタＳＥＮＴのドレインノードまたはソースノードは基準ラインＲＬに共通に電気的に連結できる。
【0206】
図５、図６、及び図８を参照すると、サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａに対する映像データ記録時、第１サブピクセルＳＰａに含まれたスキャントランジスタＳＣＴはターン－オンレベル電圧のスキャン信号（ＳＣＡＮ）によりターン－オンされる。これによって、データラインＤＬに供給された映像データ電圧（Ｖｄａｔａ）がターン－オンされたスキャントランジスタＳＣＴを経て駆動トランジスタＤＴのゲートノードに該当する第１ノードＮ１に伝達される。
【0207】
この際、第１サブピクセルＳＰａに含まれたセンストランジスタＳＥＮＴはターン－オンレベル電圧のセンス信号（ＳＥＮＳＥ）により、スキャントランジスタＳＣＴと共にターン－オンされて、基準ラインＲＬに供給された基準電圧（Ｖｒｅｆ）がターン－オンされたセンストランジスタＳＥＮＴを経て駆動トランジスタＤＴのソースノードに該当する第２ノードＮ２に伝達される。
【0208】
２Ｈオーバーラップ駆動によって、サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａに対する映像データ記録が進行される時、次のサブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂはプリチャージ駆動が進行できる。
【0209】
即ち、サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａに対する映像データ記録時、次のサブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂにはターン－オンレベルのスキャン信号（ＳＣＡＮ）が印加されて、データラインＤＬに供給された映像データ電圧（Ｖｄａｔａ）がターン－オンされたスキャントランジスタＳＣＴを経て、第２サブピクセルＳＰｂの駆動トランジスタＤＴのゲートノードである第１ノードＮ１に映像データ電圧（Ｖｄａｔａ）がプリチャージ電圧として印加される。
【0210】
この際、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂに含まれたセンストランジスタＳＥＮＴは、ターン－オンレベル電圧のセンス信号（ＳＥＮＳＥ）により、スキャントランジスタＳＣＴと共にターン－オンされて、基準ラインＲＬに供給された基準電圧（Ｖｒｅｆ）がターン－オンされたセンストランジスタＳＥＮＴを経て駆動トランジスタＤＴのソースノードに該当する第２ノードＮ２に伝達される。
【0211】
サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａに対する映像データ記録時、第１サブピクセルＳＰａから供給された電流（ｉｄ）と第２サブピクセルＳＰｂから供給された電流（ｉｄ）が合わせられた電流（２ｉｄ）が基準ラインＲＬに流れる。
【0212】
これによって、基準ラインＲＬに流れる電流（２ｉｄ）により基準ラインＲＬに存在するラインキャパシタが充電されて、基準ラインＲＬの電圧が高まることができる。基準ラインＲＬの高まった電圧は、サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａ内ターン－オンされたセンストランジスタＳＥＮＴを通じて第１サブピクセルＳＰａ内駆動トランジスタＤＴの第２ノードＮ２に伝達され、同時に、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂ内ターン－オンされたセンストランジスタＳＥＮＴを通じて第２サブピクセルＳＰｂ内駆動トランジスタＤＴの第２ノードＮ２に伝達できる。
【0213】
したがって、映像データ記録が進行されるサブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａ内駆動トランジスタＤＴの第２ノードＮ２の電圧（Ｖｓ電圧）が上昇する。
【0214】
一方、サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａに対する映像データ記録が進行された以後、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂに対する映像データ記録が進行できる。
【0215】
サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂに対する映像データ記録が進行される時、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂに含まれたスキャントランジスタＳＣＴはターン－オンレベル電圧のスキャン信号（ＳＣＡＮ）によりターン－オンされる。これによって、データラインＤＬに供給された映像データ電圧（Ｖｄａｔａ）がターン－オンされたスキャントランジスタＳＣＴを経て駆動トランジスタＤＴのゲートノードに該当する第１ノードＮ１に伝達される。
【0216】
この際、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂに含まれたセンストランジスタＳＥＮＴは、ターン－オンレベル電圧のセンス信号（ＳＥＮＳＥ）により、スキャントランジスタＳＣＴと共にターン－オンされて、基準ラインＲＬに供給された基準電圧（Ｖｒｅｆ）がターン－オンされたセンストランジスタＳＥＮＴを経て駆動トランジスタＤＴのソースノードに該当する第２ノードＮ２に伝達される。
【0217】
サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂに対する映像データ記録が進行される期間は、フェークデータ挿入駆動が進行される直前であるので、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂに対する映像データ記録が進行される期間の間、次のサブピクセル行Ｒ（ｎ＋５）に配置された第３サブピクセルＳＰｃに対するプリチャージ駆動が進行されない。
【0218】
したがって、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂに対する映像データ記録時、第２サブピクセルＳＰｂから供給された電流（ｉｄ）のみ基準ラインＲＬに流れる。
【0219】
これによって、フェークデータ挿入駆動が進行される直前にオーバーラップ駆動無しで映像データ記録が進行されるサブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂ内駆動トランジスタＤＴの第２ノードＮ２の電圧（Ｖｓ電圧）は上昇するようになる。しかしながら、フェークデータ挿入駆動の直前にオーバーラップ駆動のないサブピクセル行Ｒ（ｎ＋４）の第２サブピクセルＳＰｂ内駆動トランジスタＤＴの第２ノードＮ２の電圧上昇程度は、基準ラインＲＬに流れる電流減少による基準ラインＲＬの電圧上昇程度の減少によって、オーバーラップ駆動が正常に進行されるサブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａ内駆動トランジスタＤＴの第２ノードＮ２の電圧上昇よりは小さい。
【0220】
したがって、フェークデータ挿入駆動によってフェークデータ電圧（Ｖｆａｋｅ）がデータラインＤＬに印加される直前に（即ち、フェークデータ挿入駆動の直前に）、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂ内駆動トランジスタＤＴの第１ノードＮ１と第２ノードＮ２の電位差（Ｖｇｓ）が増加するようになる。
【0221】
このような電位差（Ｖｇｓ）の増加はフェークデータ挿入駆動の直前に映像データ記録が進行されるサブピクセル行（例：Ｒ（ｎ＋４）、Ｒ（ｎ＋１２）及びＲ（ｎ＋２０）など）が明るい線７００で表示できる。このような現象を防止するための進歩したオーバーラップ駆動（Advanced Overlap Driving）方法を以下に詳細に説明する。
【0222】
以下では、進歩したオーバーラップ駆動方法を説明するための表示パネル１１０のサブピクセルＳＰと信号配線（ＳＣＬ、ＳＥＮＬ、ＤＬ、ＲＬ）が配置される例示を先に説明する。
【0223】
図９は、本発明の実施形態に従う表示装置１００の表示パネル１１０に配置されたサブピクセル（ＳＰｒｃ、ｒ＝１～６、ｃ＝１～４）と信号配線（ＳＣＬｒ、ＳＥＮＬｒ、ＤＬｃ、ＲＬ、ｒ＝１～６、ｃ＝１～４）を例示的に示す図である。
【0224】
図９を参照すると、表示パネル１１０には２４個のサブピクセル（ＳＰｒｃ、ｒ＝１～６、ｃ＝１～４）が６行４列に配列できる。即ち、表示パネル１１０には２４個のサブピクセル（ＳＰｒｃ、ｒ＝１～６、ｃ＝１～４）が６個のサブピクセル行（Ｒ（ｎ＋１），Ｒ（ｎ＋２），．．．，Ｒ（ｎ＋６））に配列される。
【0225】
図９を参照すると、６個のサブピクセル行（Ｒ（ｎ＋１），Ｒ（ｎ＋２），．．．，Ｒ（ｎ＋６））には６個のスキャン信号ライン（ＳＣＬｒ、ｒ＝１～６）が各々対応して配置できる。６個のサブピクセル行（Ｒ（ｎ＋１），Ｒ（ｎ＋２），．．．，Ｒ（ｎ＋６））には６個のセンス信号ライン（ＳＥＮＬｒ、ｒ＝１～６）が各々対応して配置できる。
【0226】
６個のスキャン信号ライン（ＳＣＬｒ、ｒ＝１～６）はスキャン信号（ＳＣＡＮｒ、ｒ＝１～６）を６個のサブピクセル行（Ｒ（ｎ＋１），Ｒ（ｎ＋２），．．．，Ｒ（ｎ＋６））に供給する。６個のセンス信号ライン（ＳＥＮＬｒ、ｒ＝１～６）はセンス信号（ＳＥＮＳＥｒ、ｒ＝１～６）を６個のサブピクセル行（Ｒ（ｎ＋１），Ｒ（ｎ＋２），．．．，Ｒ（ｎ＋６））に供給する。
【0227】
【0228】
例えば、第１サブピクセル行（Ｒ（ｎ＋１））で、第１スキャン信号ラインＳＣＬ１に供給される第１スキャン信号（ＳＣＡＮ１）と第１センス信号ラインＳＥＮＬ１に供給される第１センス信号（ＳＥＮＳＥ１）は同一のタイミングにターン－オンレベル電圧区間を有する。また、第２サブピクセル行（Ｒ（ｎ＋２））で、第２スキャン信号ラインＳＣＬ２に供給される第２スキャン信号（ＳＣＡＮ２）と第２センス信号ラインＳＥＮＬ２に供給される第２センス信号（ＳＥＮＳＥ２）は同一のタイミングにターン－オンレベル電圧区間を有する。また、第３サブピクセル行（Ｒ（ｎ＋３））で、第３スキャン信号ラインＳＣＬ３に供給される第３スキャン信号（ＳＣＡＮ３）と第３センス信号ラインＳＥＮＬ３に供給される第３センス信号（ＳＥＮＳＥ３）は同一のタイミングにターン－オンレベル電圧区間を有する。
【0229】
後述する進歩したオーバーラップ駆動によれば、同一のサブピクセル行に供給される２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）は互いに異なるタイミングにターン－オンレベル電圧区間を有することができる。
【0230】
図９を参照すると、４個のデータライン（ＤＬｃ、ｃ＝１～４）が４個のサブピクセル列に各々配置できる。
【0231】
図９を参照すると、１つの基準ラインＲＬは４個のサブピクセル列に配置されたサブピクセルに基準電圧（Ｖｒｅｆ）を供給することができる。即ち、４個のサブピクセル列は１つの基準ラインＲＬを共有することができる。
【0232】
以下の説明及び図面では、図９のサブピクセル（ＳＰｒｃ、ｒ＝１～６、ｃ＝１～４）と信号配線（ＳＣＬｒ、ＳＥＮＬｒ、ＤＬｃ、ＲＬ、ｒ＝１～６、ｃ＝１～４）の配置が参照される。
【0233】
図１０は、本発明の実施形態に従う表示装置１００の進歩したオーバーラップ駆動（Advanced Overlap Driving）に対する駆動タイミングダイヤグラムである。
【0234】
図１０を参照すると、多数のサブピクセルＳＰは、第１スキャン信号（ＳＣＡＮ１）を伝達する第１スキャン信号ラインＳＣＬ１及び第１センス信号（ＳＥＮＳＥ１）を伝達する第１センス信号ラインＳＥＮＬ１と連結された第１サブピクセルＳＰ１と、第２スキャン信号（ＳＣＡＮ２）を伝達する第２スキャン信号ラインＳＣＬ２、及び第２センス信号（ＳＥＮＳＥ２）を伝達する第２センス信号ラインＳＥＮＬ２と連結された第２サブピクセルＳＰ２と、第３スキャン信号（ＳＣＡＮ３）を伝達する第３スキャン信号ラインＳＣＬ３及び第３センス信号（ＳＥＮＳＥ３）を伝達する第３センス信号ラインＳＥＮＬ３と連結された第３サブピクセルＳＰ３などを含むことができる。
【0235】
図１０で、第１サブピクセルＳＰ１は図９で第１サブピクセル行（Ｒ（ｎ＋１））に配置されたサブピクセル（ＳＰｒｃ、ｒ＝１、ｃ＝１～４）を代表する。図１０で、第２サブピクセルＳＰ２は図９で第２サブピクセル行（Ｒ（ｎ＋２））に配置されたサブピクセル（ＳＰｒｃ、ｒ＝２、ｃ＝１～４）を代表する。図１０で、第３サブピクセルＳＰ３は図９で第３サブピクセル行（Ｒ（ｎ＋３））に配置されたサブピクセル（ＳＰｒｃ、ｒ＝３、ｃ＝１～４）を代表する。
【0236】
これによれば、第１サブピクセルＳＰ１、第２サブピクセルＳＰ２、及び第３サブピクセルＳＰ３は列方向に順次に配置されるサブピクセルである。
【0237】
図１０を参照すると、多数のスキャン信号ラインＳＣＬは、表示パネル１１０に順次に配置された第１サブピクセルＳＰ１、第２サブピクセルＳＰ２、及び第３サブピクセルＳＰ３の各々に対応する第１スキャン信号ラインＳＣＬ１、第２スキャン信号ラインＳＣＬ２、及び第３スキャン信号ラインＳＣＬ３を含むことができる。
【0238】
図１０を参照すると、多数のセンス信号ラインＳＥＮＬは、表示パネル１１０に順次に配置された第１サブピクセルＳＰ１、第２サブピクセルＳＰ２、及び第３サブピクセルＳＰ３の各々に対応する第１センス信号ラインＳＥＮＬ１、第２センス信号ラインＳＥＮＬ２、及び第３センス信号ラインＳＥＮＬ３を含むことができる。
【0239】
第１サブピクセルＳＰ１、第２サブピクセルＳＰ２、及び第３サブピクセルＳＰ３の各々に含まれるセンストランジスタＳＥＮＴのドレインノード（または、ソースノード）は同一の基準ラインＲＬと電気的に連結できる。
【0240】
図１０を参照すると、本発明の実施形態に従う表示装置１００は、進歩したオーバーラップ駆動を遂行することによって、隣接した２つのサブピクセル行の各々の駆動期間のタイミングを制御して、隣接した２つのサブピクセル行の各々の駆動期間が互いにオーバーラップされるタイミングまたはパターンを制御することができる。
【0241】
図１０を参照すると、本発明の実施形態に従う表示装置１００は、進歩したオーバーラップ駆動を遂行することによって、１つのサブピクセル行に供給される２つのゲート信号であるスキャン信号（ＳＣＡＮ）及びセンス信号（ＳＥＮＳＥ）の各々のターン－オンレベル電圧区間のタイミングを制御することができる。
【0242】
図１０を参照すると、進歩したオーバーラップ駆動によれば、同一のサブピクセル行に供給される２つのゲート信号（ＳＣＡＮ、ＳＥＮＳＥ）は互いに異なるタイミングにターン－オンレベル電圧区間を有することができる。
【0243】
例えば、進歩したオーバーラップ駆動時、第１サブピクセル行（Ｒ（ｎ＋１））と関連して、第１スキャン信号ラインＳＣＬ１に供給される第１スキャン信号（ＳＣＡＮ１）と第１センス信号ラインＳＥＮＬ１に供給される第１センス信号（ＳＥＮＳＥ１）は同一のタイミングにターン－オンレベル電圧区間を有しない。
【0244】
また、進歩したオーバーラップ駆動時、第２サブピクセル行（Ｒ（ｎ＋２））と関連して、第２スキャン信号ラインＳＣＬ２に供給される第２スキャン信号（ＳＣＡＮ２）と第２センス信号ラインＳＥＮＬ２に供給される第２センス信号（ＳＥＮＳＥ２）は同一のタイミングにターン－オンレベル電圧区間を有しない。
【0245】
また、進歩したオーバーラップ駆動時、第３サブピクセル行（Ｒ（ｎ＋３））と関連して、第３スキャン信号ラインＳＣＬ３に供給される第３スキャン信号（ＳＣＡＮ３）と第３センス信号ラインＳＥＮＬ３に供給される第３センス信号（ＳＥＮＳＥ３）は同一のタイミングにターン－オンレベル電圧区間を有しない。
【0246】
以下で、進歩したオーバーラップ駆動のためのスキャン信号（ＳＣＡＮ１、ＳＣＡＮ２、ＳＣＡＮ３）及びセンス信号（ＳＥＮＳＥ１、ＳＥＮＳＥ２、ＳＥＮＳＥ３）の特徴について具体的に説明する。
【0247】
図１０を参照すると、本発明の実施形態に従う表示装置１００において、第１ゲート駆動回路１３０は、表示パネル１１０に配置された多数のスキャン信号ライン（ＳＣＬ１、ＳＣＬ２、ＳＣＬ３）にターン－オンレベル電圧区間を有するスキャン信号（ＳＣＡＮ１、ＳＣＡＮ２、ＳＣＡＮ３）を順次に供給する。
【0248】
スキャントランジスタＳＣＴがｎタイプトランジスタ（ｎタイプチャンネルを有するトランジスタ）である場合、図１０に図示したように、スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２、ＳＣＡＮ３）のターン－オン（Turn-on）レベル電圧区間はハイ（High）レベル電圧区間であり、スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２、ＳＣＡＮ３）のターン－オフ（Turn-off）レベル電圧区間はロー（Low）レベル電圧区間でありえる。
【0249】
スキャントランジスタＳＣＴがｐタイプトランジスタ（ｐタイプチャンネルを有するトランジスタ）である場合、スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２、ＳＣＡＮ３）のターン－オンレベル電圧区間はロー（Low）レベル電圧区間であり、スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２、ＳＣＡＮ３）のターン－オフレベル電圧区間はハイ（High）レベル電圧区間でありえる。
【0250】
図１０を参照すると、本発明の実施形態に従う表示装置１００において、第２ゲート駆動回路１４０は、表示パネル１１０に配置された多数のセンス信号ライン（ＳＥＮＬ１、ＳＥＮＬ２、ＳＥＮＬ３）にターン－オンレベル電圧区間を有するセンス信号（ＳＥＮＳＥ１、ＳＥＮＳＥ２、ＳＥＮＳＥ３）を順次に供給する。
【0251】
センストランジスタＳＥＮＴがｎタイプトランジスタ（ｎタイプチャンネルを有するトランジスタ）である場合、図１０に図示したように、センス信号（ＳＥＮＳＥ１、ＳＥＮＳＥ２、ＳＥＮＳＥ３）のターン－オンレベル電圧区間はハイ（High）レベル電圧区間であり、センス信号（ＳＥＮＳＥ１、ＳＥＮＳＥ２、ＳＥＮＳＥ３）のターン－オフレベル電圧区間はロー（Low）レベル電圧区間でありえる。
【0252】
センストランジスタＳＥＮＴがｐタイプトランジスタ（ｐタイプチャンネルを有するトランジスタ）である場合、センス信号（ＳＥＮＳＥ１、ＳＥＮＳＥ２、ＳＥＮＳＥ３）のターン－オンレベル電圧区間はロー（Low）レベル電圧区間であり、センス信号（ＳＥＮＳＥ１、ＳＥＮＳＥ２、ＳＥＮＳＥ３）のターン－オフレベル電圧区間はハイ（High）レベル電圧区間でありえる。
【0253】
図１０を参照すると、本発明の実施形態に従う表示装置１００の第１ゲート駆動回路１３０は多数のサブピクセルＳＰに含まれた第１サブピクセルＳＰ１内スキャントランジスタＳＣＴのゲートノードと電気的に連結された第１スキャン信号ラインＳＣＬ１にターン－オンレベル電圧区間を有する第１スキャン信号（ＳＣＡＮ１）を供給することができる。
【0254】
図１０を参照すると、本発明の実施形態に従う表示装置１００の第２ゲート駆動回路１４０は第１サブピクセルＳＰ１内センストランジスタＳＥＮＴのゲートノードと電気的に連結された第１センス信号ラインＳＥＮＬ１に第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間に比べて予め設定されたセンスシフト時間（ｔＳＨＩＦＴ／ＳＥＮ）だけ遅延されたターン－オンレベル電圧区間を有する第１センス信号（ＳＥＮＳＥ１）を供給することができる。
【0255】
第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間のタイミングは第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間に比べて予め設定されたセンスシフト時間（ｔＳＨＩＦＴ／ＳＥＮ）だけ遅延されたタイミングでありえる。
【0256】
第１スキャン信号（ＳＣＡＮ１）は予めターン－オンレベル電圧を有するようになって、スキャントランジスタＳＣＴが十分にターン－オンされた後、映像データ電圧（Ｖｄａｔａ）に対するプログラミングが進行される。また、センストランジスタＳＥＮＴは第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間の遅延にもかかわらず、駆動タイミング制御とセンストランジスタＳＥＮＴのチャンネル拡大などにより充電速度を速くすることができる。このような点により充電性能が改善できる。
【0257】
図１０を参照すると、第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間は、第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間と重畳する期間（ＯＰ）と、第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間と重畳しない期間（ＮＯＰ）を含むことができる。
【0258】
図１０を参照すると、第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間と第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間が重畳する期間は、第１サブピクセルＳＰ１がプログラミングされる時間と対応できる。第１サブピクセルＳＰ１がプログラミングされるということは第１サブピクセルＳＰ１に該当映像データがプログラムされるということを意味し、映像データ電圧（Ｖｄａｔａ）により第１サブピクセルＳＰ１内キャパシタＣｓｔが所望の充電になるという意味でありえる。
【0259】
第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間と第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間が重畳する期間は、第１サブピクセルＳＰ１に映像データがプログラミングされるプログラミング期間（ｔＰＲＯＧ）と対応できる。
【0260】
図１０を参照すると、第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間の開始時点は、第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間の開始時点よりセンスシフト時間（ｔＳＨＩＦＴ／ＳＥＮ）だけ遅延できる。
【0261】
例えば、予め設定されたセンスシフト時間（ｔＳＨＩＦＴ／ＳＥＮ）は第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間の１／２に該当する時間でありえる。
【0262】
図１０を参照すると、例えば、第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間と第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間は同一の時間的な長さを有する。
【0263】
これによって、予め設定されたセンスシフト時間（ｔＳＨＩＦＴ／ＳＥＮ）は第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間の１／２に該当する時間でありえる。
【0264】
この場合、第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間と第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間が重畳する期間はセンスシフト時間（ｔＳＨＩＦＴ／ＳＥＮ）と同一でありえる。
【0265】
第１サブピクセルＳＰ１のプログラミング期間（ｔＰＲＯＧ）はセンスシフト時間（ｔＳＨＩＦＴ／ＳＥＮ）と同一でありえる。
【0266】
図１０を参照すると、第２スキャン信号（ＳＣＡＮ２）と第２センス信号（ＳＥＮＳＥ２）との間の関係及び特性は、以上で説明した第１スキャン信号（ＳＣＡＮ１）と第１センス信号（ＳＥＮＳＥ１）との間の関係及び特性と同一である。第３スキャン信号（ＳＣＡＮ３）と第３センス信号（ＳＥＮＳＥ３）との間の関係及び特性は以上で説明した第１スキャン信号（ＳＣＡＮ１）と第１センス信号（ＳＥＮＳＥ１）との間の関係及び特性と同一である。
【0267】
図１０を参照すると、第２サブピクセルＳＰ２内スキャントランジスタＳＣＴのゲートノードにターン－オンレベル電圧を有する第２スキャン信号（ＳＣＡＮ２）が供給され、第２サブピクセルＳＰ２内センストランジスタＳＥＮＴのゲートノードにターン－オンレベル電圧を有する第２センス信号（ＳＥＮＳＥ２）が供給される間、第１サブピクセルＳＰ１内センストランジスタＳＥＮＴと第３サブピクセルＳＰ３内センストランジスタＳＥＮＴが同時にターン－オフされるタイミング（ＰＲＯＧ２）が存在できる。
【0268】
言い換えると、第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間と第２センス信号（ＳＥＮＳＥ２）のターン－オンレベル電圧区間が重畳する期間の間、第１サブピクセルＳＰ１内センストランジスタＳＥＮＴと第３サブピクセルＳＰ３内センストランジスタＳＥＮＴが同時にターン－オフされるタイミング（ＰＲＯＧ２）が存在できる。
【0269】
図１０を参照すると、第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間は、第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間よりセンスシフト時間（ｔＳＨＩＦＴ／ＳＥＮ）だけ遅延できる。第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間は、第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間と予め設定されたプログラミング期間（ｔＰＲＯＧ）だけ重畳できる。
【0270】
図１０を参照すると、第２センス信号（ＳＥＮＳＥ２）のターン－オンレベル電圧区間は、第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間よりセンスシフト時間（ｔＳＨＩＦＴ／ＳＥＮ）だけ遅延できる。第２センス信号（ＳＥＮＳＥ２）のターン－オンレベル電圧区間は、第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間とプログラミング期間（ｔＰＲＯＧ）だけ重畳できる。
【0271】
図１０を参照すると、第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間は、第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間と重畳できる。第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間は、第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間より予め設定されたスキャンシフト時間（ｔＳＨＩＦＴ／ＳＣＡＮ）だけ遅延できる。
【0272】
図１０を参照すると、第２センス信号（ＳＥＮＳＥ２）のターン－オンレベル電圧区間は、第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間と重畳しない。
【0273】
図１０を参照すると、第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間と第２センス信号（ＳＥＮＳＥ２）のターン－オンレベル電圧区間が重畳する期間の間、第３センス信号（ＳＥＮＳＥ３）はターン－オフレベル電圧を有することができる。
【0274】
第２サブピクセルＳＰ２のプログラミング期間（ｔＰＲＯＧ）の間、第３センス信号（ＳＥＮＳＥ３）はターン－オフレベル電圧を有することができる。
【0275】
第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間と第２センス信号（ＳＥＮＳＥ２）のターン－オンレベル電圧区間が重畳する期間が終わる前に、第１センス信号（ＳＥＮＳＥ１）はターン－オンレベル電圧からターン－オフレベル電圧に変更できる。
【0276】
前述したことによれば、第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間と第２センス信号（ＳＥＮＳＥ２）のターン－オンレベル電圧区間が重畳する期間（即ち、第２サブピクセルＳＰ２のプログラミング期間（ｔＰＲＯＧ））のうち、ある地点（ＰＲＯＧ２）では、第１センス信号（ＳＥＮＳＥ１）及び第３センス信号（ＳＥＮＳＥ３）全てがターン－オフレベル電圧を有することができる。
【0277】
即ち、第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間と第２センス信号（ＳＥＮＳＥ２）のターン－オンレベル電圧区間が重畳する期間（即ち、第２サブピクセルＳＰ２のプログラミング期間（ｔＰＲＯＧ））のうち、ある地点（ＰＲＯＧ２）では、第１サブピクセルＳＰ１内センストランジスタＳＥＮＴと第３サブピクセルＳＰ３内センストランジスタＳＥＮＴ全てがターン－オフ状態でありえる。
【0278】
したがって、第２サブピクセルＳＰ２がプログラミング進行対象である時、第１乃至第３サブピクセルＳＰ１、ＳＰ２、ＳＰ３のうち、プログラミングが進行される第２サブピクセルＳＰ２は、ターン－オンされたセンストランジスタＳＥＮＴにより駆動トランジスタＤＴの第２ノードＮ２と基準ラインＲＬが電気的に連結される。
【0279】
この際、第１乃至第３サブピクセルＳＰ１、ＳＰ２、ＳＰ３のうち、プログラミングが進行される第２サブピクセルＳＰ２の周辺に位置する第１サブピクセルＳＰ１の場合、センストランジスタＳＥＮＴがターン－オフ状態であるので、駆動トランジスタＤＴの第２ノードＮ２と基準ラインＲＬが電気的に連結されない。同様に、第１乃至第３サブピクセルＳＰ１、ＳＰ２、ＳＰ３のうち、プログラミングが進行される第２サブピクセルＳＰ２の周辺に位置する第３サブピクセルＳＰ３の場合、センストランジスタＳＥＮＴがターン－オフ状態であるので、駆動トランジスタＤＴの第２ノードＮ２と基準ラインＲＬが電気的に連結されない。
【0280】
第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間の後部分と第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間の前部分は重畳する。
【0281】
第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間の後部分と第２センス信号（ＳＥＮＳＥ２）のターン－オンレベル電圧区間の前部分は重畳する。
【0282】
第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間と第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間は相当部分が重畳する。
【0283】
図１０の例示によれば、１Ｈは１水平時間である。第１乃至第３スキャン信号（ＳＣＡＮ３）のターン－オンレベル電圧区間が１．６Ｈである。第１乃至第３センス信号（ＳＥＮＳＥ３）のターン－オンレベル電圧区間が１．６Ｈである。
【0284】
予め設定されたセンスシフト時間（ｔＳＨＩＦＴ／ＳＥＮ）は０．８Ｈである。第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間は第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間よりセンスシフト時間（ｔＳＨＩＦＴ／ＳＥＮ）に該当する０．８Ｈだけ遅延されて始まる。
【0285】
第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間と第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間が重畳する期間は０．８Ｈである。第１サブピクセルＳＰ１のプログラミング期間（ｔＰＲＯＧ）は０．８Ｈである。
【0286】
第２センス信号（ＳＥＮＳＥ２）のターン－オンレベル電圧区間は第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間よりセンスシフト時間（ｔＳＨＩＦＴ／ＳＥＮ）に該当する０．８Ｈだけ遅延されて始まる。
【0287】
第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間と第２センス信号（ＳＥＮＳＥ２）のターン－オンレベル電圧区間が重畳する期間は０．８Ｈである。第２サブピクセルＳＰ２のプログラミング期間（ｔＰＲＯＧ）は０．８Ｈである。
【0288】
第３センス信号（ＳＥＮＳＥ３）のターン－オンレベル電圧区間は第３スキャン信号（ＳＣＡＮ３）のターン－オンレベル電圧区間よりセンスシフト時間（ｔＳＨＩＦＴ／ＳＥＮ）に該当する０．８Ｈだけ遅延されて始まる。
【0289】
第３スキャン信号（ＳＣＡＮ３）のターン－オンレベル電圧区間と第３センス信号（ＳＥＮＳＥ３）のターン－オンレベル電圧区間が重畳する期間は０．８Ｈである。第３サブピクセルＳＰ３のプログラミング期間（ｔＰＲＯＧ）は０．８Ｈである。
【0290】
予め設定されたスキャンシフト時間（ｔＳＨＩＦＴ／ＳＣＡＮ）は０．２Ｈである。第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間は第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間より予め設定されたスキャンシフト時間（ｔＳＨＩＦＴ／ＳＣＡＮ）に該当する０．２Ｈだけ遅延される。
【0291】
第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間と第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間は０．６Ｈだけ重畳する。第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間と第２センス信号（ＳＥＮＳＥ２）のターン－オンレベル電圧区間は０．６Ｈだけ重畳する。
【0292】
第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間が１．６Ｈであり、第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間が１．６Ｈの時、第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間と第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間が重畳する期間は１．４Ｈである。これによって、第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間と第２スキャン信号（ＳＣＡＮ２）のターン－オンレベル電圧区間が重畳する期間の長さ（１．４Ｈ）は各々の全体区間長さ（１．６Ｈ）に比べて８７．５％（＝１．４／１．６）を占める。
【0293】
図１１は、本発明の実施形態に従う表示装置１００がブラックデータ挿入駆動と進歩したオーバーラップ駆動を遂行する場合、駆動タイミングダイヤグラムである。図１２は、第３サブピクセルＳＰ３のプログラミングタイミングで、第３サブピクセルＳＰ３とその隣接サブピクセルＳＰ２、ＳＰ４の状態を示す図である。図１３は、ブラックデータ挿入駆動が始める前、第４サブピクセルＳＰ４のプログラミングタイミングで、第４サブピクセルＳＰ４とその隣接サブピクセルＳＰ３、ＳＰ５の状態を示す図である。図１４は、ブラックデータ挿入駆動が終了した以後、第５サブピクセルＳＰ５のプログラミングタイミングで、第５サブピクセルＳＰ５とその隣接サブピクセルＳＰ４、ＳＰ６の状態を示す図である。
【0294】
図１１を参照すると、多数のサブピクセルＳＰは、第４スキャン信号（ＳＣＡＮ４）を伝達する第４スキャン信号ラインＳＣＬ４及び第４センス信号（ＳＥＮＳＥ４）を伝達する第４センス信号ラインＳＥＮＬ４と連結された第４サブピクセルＳＰ４と、第５スキャン信号（ＳＣＡＮ５）を伝達する第５スキャン信号ラインＳＣＬ５及び第５センス信号（ＳＥＮＳＥ５）を伝達する第５センス信号ラインＳＥＮＬ５と連結された第５サブピクセルＳＰ５と、第６スキャン信号（ＳＣＡＮ６）を伝達する第６スキャン信号ラインＳＣＬ６及び第６センス信号（ＳＥＮＳＥ６）を伝達する第６センス信号ラインＳＥＮＬ６と連結された第６サブピクセルＳＰ６などを含むことができる。
【0295】
図１１で、第４サブピクセルＳＰ４は図９で第４サブピクセル行（Ｒ（ｎ＋４））に配置されたサブピクセル（ＳＰｒｃ、ｒ＝４、ｃ＝１～４）を代表する。図１１で、第５サブピクセルＳＰ５は図９で第５サブピクセル行（Ｒ（ｎ＋５））に配置されたサブピクセル（ＳＰｒｃ、ｒ＝５、ｃ＝１～４）を代表する。図１１で、第６サブピクセルＳＰ６は図９で第６サブピクセル行（Ｒ（ｎ＋６））に配置されたサブピクセル（ＳＰｒｃ、ｒ＝６、ｃ＝１～４）を代表する。
【0296】
図１１を参照すると、第３スキャン信号（ＳＣＡＮ３）のターン－オンレベル電圧区間と第３センス信号（ＳＥＮＳＥ３）のターン－オンレベル電圧区間が重畳する期間（即ち、第３サブピクセルＳＰ３のプログラミング期間（ｔＰＲＯＧ））の間、第４センス信号（ＳＥＮＳＥ４）はターン－オフレベル電圧を有する。
【0297】
第３スキャン信号（ＳＣＡＮ３）のターン－オンレベル電圧区間と第３センス信号（ＳＥＮＳＥ３）のターン－オンレベル電圧区間が重畳する期間（即ち、第３サブピクセルＳＰ３のプログラミング期間（ｔＰＲＯＧ））が終わる前に、ある一タイミング（ＰＲＯＧ３）で、第２センス信号（ＳＥＮＳＥ２）はターン－オンレベル電圧からターン－オフレベル電圧に変更される。
【0298】
図１２を参照すると、第３スキャン信号（ＳＣＡＮ３）のターン－オンレベル電圧区間と第３センス信号（ＳＥＮＳＥ３）のターン－オンレベル電圧区間が重畳する第３サブピクセルＳＰ３のプログラミング期間（ｔＰＲＯＧ）の間、第３サブピクセルＳＰ３内スキャントランジスタＳＣＴ及びセンストランジスタＳＥＮＴは全てターン－オン状態である。
【0299】
第３サブピクセルＳＰ３のプログラミング期間（ｔＰＲＯＧ）の間、第３サブピクセルＳＰ３内駆動トランジスタＤＴの第２ノードＮ２はターン－オンされたセンストランジスタＳＥＮＴにより基準ラインＲＬと電気的に連結される。
【0300】
第３サブピクセルＳＰ３のプログラミング期間（ｔＰＲＯＧ）のうち、第４サブピクセルＳＰ４内センストランジスタＳＥＮＴはターン－オフレベル電圧の第４センス信号（ＳＥＮＳＥ４）によりターン－オフ状態でありえる。したがって、第３サブピクセルＳＰ３内駆動トランジスタＤＴの第２ノードＮ２がターン－オンされたセンストランジスタＳＥＮＴを通じて電気的に連結されている基準ラインＲＬは、第４サブピクセルＳＰ４の影響を受けない。
【0301】
第３サブピクセルＳＰ３のプログラミング期間（ｔＰＲＯＧ）のうち、ある一タイミング（ＰＲＯＧ３）で、第２サブピクセルＳＰ２内センストランジスタＳＥＮＴはターン－オフレベル電圧の第２センス信号（ＳＥＮＳＥ２）によりターン－オフ状態でありえる。したがって、第３サブピクセルＳＰ３内駆動トランジスタＤＴの第２ノードＮ２がターン－オンされたセンストランジスタＳＥＮＴを通じて電気的に連結されている基準ラインＲＬは、第２サブピクセルＳＰ２の影響を受けない。
【0302】
前述した進歩したオーバーラップ駆動によれば、第３サブピクセルＳＰ３のプログラミング期間（ｔＰＲＯＧ）のうち、第３サブピクセルＳＰ３の隣接サブピクセル（ＳＰ２、ＳＰ４）内センストランジスタＳＥＮＴが全てオフされるタイミング（ＰＲＯＧ３）が存在するので、第３サブピクセルＳＰ３は隣接サブピクセル（ＳＰ２、ＳＰ４）により影響を受けず、正常なプログラム動作を進行して所望の明るさの発光状態を示すことができる。
【0303】
図１１を参照すると、第４スキャン信号（ＳＣＡＮ４）のターン－オンレベル電圧区間と第４センス信号（ＳＥＮＳＥ４）のターン－オンレベル電圧区間が重畳する期間（即ち、第４サブピクセルＳＰ４のプログラミング期間（ｔＰＲＯＧ））の間、第５センス信号（ＳＥＮＳＥ５）はターン－オフレベル電圧を有する。
【0304】
第４スキャン信号（ＳＣＡＮ４）のターン－オンレベル電圧区間と第４センス信号（ＳＥＮＳＥ４）のターン－オンレベル電圧区間が重畳する期間（即ち、第４サブピクセルＳＰ４のプログラミング期間（ｔＰＲＯＧ））が終わる前に、ある一タイミング（ＰＲＯＧ４）で、第３センス信号（ＳＥＮＳＥ３）はターン－オンレベル電圧からターン－オフレベル電圧に変更される。
【0305】
図１３を参照すると、第４スキャン信号（ＳＣＡＮ４）のターン－オンレベル電圧区間と第４センス信号（ＳＥＮＳＥ４）のターン－オンレベル電圧区間が重畳する期間である第４サブピクセルＳＰ４のプログラミング期間（ｔＰＲＯＧ）の間、第４サブピクセルＳＰ４内スキャントランジスタＳＣＴ及びセンストランジスタＳＥＮＴは全てターン－オン状態である。
【0306】
第４サブピクセルＳＰ４のプログラミング期間（ｔＰＲＯＧ）の間、第４サブピクセルＳＰ４内駆動トランジスタＤＴの第２ノードＮ２はターン－オンされたセンストランジスタＳＥＮＴにより基準ラインＲＬと電気的に連結される。
【0307】
第４サブピクセルＳＰ４のプログラミング期間（ｔＰＲＯＧ）のうち、第５サブピクセルＳＰ５内センストランジスタＳＥＮＴはターン－オフレベル電圧の第５センス信号（ＳＥＮＳＥ５）によりターン－オフ状態でありえる。したがって、第４サブピクセルＳＰ４内駆動トランジスタＤＴの第２ノードＮ２がターン－オンされたセンストランジスタＳＥＮＴを通じて電気的に連結されている基準ラインＲＬは、第５サブピクセルＳＰ５の影響を受けない。
【0308】
第４サブピクセルＳＰ４のプログラミング期間（ｔＰＲＯＧ）のうち、ある一タイミング（ＰＲＯＧ４）で、第３サブピクセルＳＰ３内センストランジスタＳＥＮＴはターン－オフレベル電圧の第３センス信号（ＳＥＮＳＥ３）によりターン－オフ状態でありえる。したがって、第４サブピクセルＳＰ４内駆動トランジスタＤＴの第２ノードＮ２がターン－オンされたセンストランジスタＳＥＮＴを通じて電気的に連結されている基準ラインＲＬは、第３サブピクセルＳＰ３の影響を受けない。
【0309】
前述した進歩したオーバーラップ駆動によれば、第４サブピクセルＳＰ４のプログラミング期間（ｔＰＲＯＧ）のうち、第４サブピクセルＳＰ４の隣接サブピクセル（ＳＰ３、ＳＰ５）内センストランジスタＳＥＮＴが全てオフされるタイミング（ＰＲＯＧ４）が存在するので、第４サブピクセルＳＰ４は隣接サブピクセル（ＳＰ３、ＳＰ５）により影響を受けず、正常なプログラム動作を進行して所望の明るさの発光状態を示すことができる。
【0310】
図１１を参照すると、第５スキャン信号（ＳＣＡＮ５）のターン－オンレベル電圧区間と第５センス信号（ＳＥＮＳＥ５）のターン－オンレベル電圧区間が重畳する期間（即ち、第５サブピクセルＳＰ５のプログラミング期間（ｔＰＲＯＧ））の間、第６センス信号（ＳＥＮＳＥ６）はターン－オフレベル電圧を有する。
【0311】
第５スキャン信号（ＳＣＡＮ５）のターン－オンレベル電圧区間と第５センス信号（ＳＥＮＳＥ５）のターン－オンレベル電圧区間が重畳する期間（即ち、第５サブピクセルＳＰ５のプログラミング期間（ｔＰＲＯＧ））が終わる前に、ある一タイミング（ＰＲＯＧ５）で、第４センス信号（ＳＥＮＳＥ４）はターン－オンレベル電圧からターン－オフレベル電圧に変更される。
【0312】
図１４を参照すると、第５スキャン信号（ＳＣＡＮ５）のターン－オンレベル電圧区間と第５センス信号（ＳＥＮＳＥ５）のターン－オンレベル電圧区間が重畳する期間である第５サブピクセルＳＰ５のプログラミング期間（ｔＰＲＯＧ）の間、第５サブピクセルＳＰ５内スキャントランジスタＳＣＴ及びセンストランジスタＳＥＮＴは全てターン－オン状態である。
【0313】
第５サブピクセルＳＰ５のプログラミング期間（ｔＰＲＯＧ）の間、第５サブピクセルＳＰ５内駆動トランジスタＤＴの第２ノードＮ２はターン－オンされたセンストランジスタＳＥＮＴにより基準ラインＲＬと電気的に連結される。
【0314】
第５サブピクセルＳＰ５のプログラミング期間（ｔＰＲＯＧ）のうち、第６サブピクセルＳＰ６内センストランジスタＳＥＮＴはターン－オフレベル電圧の第６センス信号（ＳＥＮＳＥ６）によりターン－オフ状態でありえる。したがって、第５サブピクセルＳＰ５内駆動トランジスタＤＴの第２ノードＮ２がターン－オンされたセンストランジスタＳＥＮＴを通じて電気的に連結されている基準ラインＲＬは、第６サブピクセルＳＰ６の影響を受けない。
【0315】
第５サブピクセルＳＰ５のプログラミング期間（ｔＰＲＯＧ）のうち、ある一タイミング（ＰＲＯＧ５）で、第４サブピクセルＳＰ４内センストランジスタＳＥＮＴはターン－オフレベル電圧の第４センス信号（ＳＥＮＳＥ４）によりターン－オフ状態でありえる。したがって、第５サブピクセルＳＰ５内駆動トランジスタＤＴの第２ノードＮ２がターン－オンされたセンストランジスタＳＥＮＴを通じて電気的に連結されている基準ラインＲＬは、第４サブピクセルＳＰ４の影響を受けない。
【0316】
前述した進歩したオーバーラップ駆動によれば、第５サブピクセルＳＰ５のプログラミング期間（ｔＰＲＯＧ）のうち、第５サブピクセルＳＰ５の隣接サブピクセル（ＳＰ４、ＳＰ６）内センストランジスタＳＥＮＴが全てオフされるタイミング（ＰＲＯＧ５）が存在するので、第５サブピクセルＳＰ５は隣接サブピクセル（ＳＰ４、ＳＰ６）により影響を受けず、正常なプログラム動作を進行して所望の明るさの発光状態を示すことができる。
【0317】
図１１を参照すると、第４スキャン信号ラインＳＣＬ４にターン－オンレベル電圧を有する第４スキャン信号（ＳＣＡＮ４）が供給される期間と第５スキャン信号ラインＳＣＬ５にターン－オンレベル電圧を有する第５スキャン信号（ＳＣＡＮ５）が供給される期間との間のフェークデータ挿入（ＦＤＩ）駆動期間中に、ｋ（ｋは、１以上の自然数）個のサブピクセルライン（サブピクセル行）に配列されたサブピクセルＳＰには実際の映像データ電圧（Ｖｄａｔａ）と区別されるフェークデータ電圧（Ｖｆａｋｅ）が供給できる。
【0318】
ここで、フェークデータ挿入（ＦＤＩ）は、一例に、ブラックデータが挿入されるブラックデータ挿入（ＢＤＩ）ともいう。
【0319】
一般化すると、多数のスキャン信号ラインのうち、ｉ（ｉは、１以上の自然数）番目のスキャン信号ラインにターン－オンレベル電圧を有するｉ番目のスキャン信号（ＳＣＡＮ）が供給される期間と、多数のスキャン信号ラインのうち、（ｉ＋１）番目のスキャン信号ラインにターン－オンレベル電圧を有する（ｉ＋１）番目のスキャン信号（ＳＣＡＮ）が供給される期間との間のフェークデータ挿入（ＦＤＩ）駆動期間中に、ｋ（ｋは、１以上の自然数）個のサブピクセルライン（サブピクセル行）に配列されたサブピクセルＳＰには実際の映像データ電圧（Ｖｄａｔａ）と区別されるフェークデータ電圧（Ｖｆａｋｅ）が供給できる。
【0320】
図１１を参照すると、第４スキャン信号（ＳＣＡＮ４）のターン－オンレベル電圧区間と第５スキャン信号（ＳＣＡＮ５）のターン－オンレベル電圧区間の間のフェークデータ挿入駆動期間（ｔＦＤＩ）の間、データ駆動回路１２０は多数のデータラインＤＬの全体または一部に実際の映像データ電圧（Ｖｄａｔａ）と区別されるフェークデータ電圧（Ｖｆａｋｅ）を出力することができる。
【0321】
フェークデータ電圧（Ｖｆａｋｅ）はｋ（ｋは、１以上の自然数）個のサブピクセルライン（サブピクセル行）に配列されたサブピクセルＳＰに供給できる。
【0322】
例えば、フェークデータ電圧（Ｖｆａｋｅ）はブラックデータ電圧（Ｖｂｌａｃｋ）または低階調データ電圧などでありえる。フェークデータ電圧（Ｖｆａｋｅ）はブラックデータ電圧（Ｖｂｌａｃｋ）である場合、フェークデータ挿入（ＦＤＩ）駆動をブラックデータ挿入（ＢＤＩ）駆動という。
【0323】
図１１を参照すると、フェークデータ挿入駆動期間（ｔＦＤＩ）の以後、プリチャージ駆動期間（ｔＰＣ）が進行できる。
【0324】
図１１を参照すると、データ駆動回路１２０は、フェークデータ挿入駆動期間（tＦＤＩ）の間フェークデータ電圧（Ｖｆａｋｅ）を出力した以後、プリチャージ駆動期間（ｔＰＣ）の間プリチャージデータ電圧（Ｖｐｒｅ）を多数のデータラインＤＬの全体または一部に出力することができる。
【0325】
図１１を参照すると、データ駆動回路１２０がプリチャージデータ電圧（Ｖｐｒｅ）の出力開始時点の以後、第１ゲート駆動回路１３０は第５スキャン信号ラインＳＣＬ５にターン－オンレベル電圧を有する第５スキャン信号（ＳＣＡＮ５）を出力することができる。
【0326】
第５スキャン信号（ＳＣＡＮ５）のターン－オンレベル電圧区間と第５センス信号（ＳＥＮＳＥ５）のターン－オンレベル電圧区間が重畳する期間（即ち、第５サブピクセルＳＰ５のプログラミング期間）は、データ駆動回路１２０がプリチャージデータ電圧（Ｖｐｒｅ）を出力する期間（即ち、プリチャージ駆動期間（ｔＰＣ））の以後に進行できる。
【0327】
図１５は、本発明の実施形態に従う表示装置１００のフェークデータ挿入駆動（例えば、ブラックデータ挿入駆動）を示す図である。
【0328】
図１５を参照すると、フェークデータ挿入駆動期間（ｔＦＤＩ）の間、フェークデータ挿入のためのフェークデータ電圧（Ｖｆａｋｅ）はｋ個のサブピクセルＳＰ内駆動トランジスタＤＴの第１ノードＮ１に印加される。
【0329】
したがって、データ駆動回路１２０がフェークデータ電圧（Ｖｆａｋｅ）を出力する時、ｋ個のサブピクセルＳＰ内スキャントランジスタＳＣＴは全てターン－オン状態であり、ｋ個のサブピクセルＳＰを除外したサブピクセルＳＰ内スキャントランジスタＳＣＴは全てターン－オフ状態である。
【0330】
データ駆動回路１２０がフェークデータ電圧（Ｖｆａｋｅ）を出力する時、ｋ個のサブピクセルＳＰと残りのサブピクセルＳＰを含む全てのサブピクセルＳＰのセンストランジスタＳＥＮＴは全てターン－オフ状態である。
【0331】
言い換えると、フェークデータ挿入駆動期間（ｔＦＤＩ）の間、データ駆動回路１２０がフェークデータ電圧（Ｖｆａｋｅ）を出力する時、第１ゲート駆動回路１３０は多数のスキャン信号ラインＳＣＬのうち、ｋ個のサブピクセルラインに対応するｋ個のスキャン信号ラインにターン－オンレベル電圧を有するスキャン信号を出力し、残りのスキャン信号ラインにはターン－オフレベル電圧を有するスキャン信号を出力することができる。第２ゲート駆動回路１４０は多数のセンス信号ラインＳＥＮＬ全てにターン－オフレベル電圧を有するセンス信号を出力することができる。
【0332】
図１６は、本発明の実施形態に従う表示装置１００のプリチャージ駆動を示す図である。
【0333】
図１６を参照すると、プリチャージ駆動期間（ｔＰＣ）の間、データ駆動回路１２０がプリチャージデータ電圧（Ｖｐｒｅ）を出力する時、第１ゲート駆動回路１３０は多数のスキャン信号ラインＳＣＬ全てにターン－オフレベル電圧を有するスキャン信号（ＳＣＡＮ）を出力し、第２ゲート駆動回路１４０は多数のセンス信号ラインＳＥＮＬ全てにターン－オフレベル電圧を有するセンス信号（ＳＥＮＳＥ）を出力することができる。
【0334】
プリチャージ駆動期間（ｔＰＣ）の間、プリチャージデータ電圧（Ｖｐｒｅ）は多数のデータラインＤＬのみに印加されるだけであり、多数のサブピクセルＳＰの内部には印加されない。
【0335】
言い換えると、プリチャージ駆動期間（ｔＰＣ）の間、プリチャージデータ電圧（Ｖｐｒｅ）は多数のデータラインＤＬのみに印加されるだけであり、多数のサブピクセルＳＰの各々の駆動トランジスタＤＴの第１ノードＮ１には印加されない。
【0336】
図１７は、本発明の実施形態に従う表示装置１００のプリチャージ駆動で使われるプリチャージデータ電圧（Ｖｐｒｅ）の設定範囲を示す図である。
【0337】
図１７を参照すると、また、プリチャージ駆動期間（ｔＰＣ）の間、１つ以上のデータラインＤＬに印加されるプリチャージデータ電圧（Ｖｐｒｅ）は、プリチャージデータ電圧（Ｖｐｒｅ）を出力する前に出力された第１映像データ電圧（Ｖｄａｔａ１）と、プリチャージデータ電圧（Ｖｐｒｅ）を出力した以後に出力される第２映像データ電圧（Ｖｄａｔａ２）と、フェークデータ電圧（Ｖｆａｋｅ）と、第１映像データ電圧（Ｖｄａｔａ１）及び第２映像データ電圧（Ｖｄａｔａ２）のうちの高い方の電圧とフェークデータ電圧（Ｖｆａｋｅ）との間の電圧のうち、１つでありえる。
【0338】
図１７を参照すると、フェークデータ電圧（Ｖｆａｋｅ）を下限値とし、第１映像データ電圧（Ｖｄａｔａ１）と第２映像データ電圧（Ｖｄａｔａ２）のうちの高い方の電圧を上限値とする設定範囲内で、プリチャージデータ電圧（Ｖｐｒｅ）が設定できる。
【0339】
図１８は本発明の実施形態に従う表示装置１００のスキャントランジスタＳＣＴを示す図であり、図１９は本発明の実施形態に従う表示装置１００のセンストランジスタＳＥＮＴを示す図である。図２のサブピクセルＳＰの回路も共に参照する。
【0340】
図１８を参照すると、スキャントランジスタＳＣＴは、スキャントランジスタＳＣＴのドレインノード（または、ソースノード）の役割をし、データラインＤＬと電気的に連結される第１スキャンパターン１８１０と、スキャントランジスタＳＣＴのソースノード（または、ドレインノード）の役割をし、駆動トランジスタＤＴの第１ノードＮ１と電気的に連結される第２スキャンパターン１８２０と、第１スキャンパターン１８１０と第２スキャンパターン１８２０との間を電気的に連結してくれるために、一側はコンタクトホールＣＮＴを通じて第１スキャンパターン１８１０と連結され、他側は第２スキャンパターン１８２０と連結されるか、または一体化されたゲート電極１８００などを含むことができる。
【0341】
スキャン信号ラインＳＣＬはスキャントランジスタＳＣＴのゲート電極１８００と重畳するように配置できる。スキャントランジスタＳＣＴのゲート電極１８００でスキャン信号ラインＳＣＬと重畳する部分はスキャントランジスタＳＣＴのチャンネルＣＨｃに該当する。スキャントランジスタＳＣＴのチャンネルＣＨｃはチャンネル幅（Ｗｃ）とチャンネル長さ（Ｌｃ）を有する。
【0342】
スキャントランジスタＳＣＴでチャンネル長さ（Ｌｃ）に対するチャンネル幅（Ｗｃ）の比率（Ｗｃ／Ｌｃ）はスキャントランジスタＳＣＴのチャンネルＣＨｃの特性を決定することができる。スキャントランジスタＳＣＴでチャンネル長さ（Ｌｃ）に対するチャンネル幅（Ｗｃ）の比率（Ｗｃ／Ｌｃ）はスキャントランジスタＳＣＴのオン－オフ特性及びスイッチング性能を決定することができる。
【0343】
図１９を参照すると、センストランジスタＳＥＮＴは、センストランジスタＳＥＮＴのドレインノード（または、ソースノード）の役割をし、基準ラインＲＬと電気的に連結される第１パターン１９１０と、センストランジスタＳＥＮＴのソースノード（または、ドレインノード）の役割をし、駆動トランジスタＤＴの第２ノードＮ２と電気的に連結される第２パターン１９２０と、第１パターン１９１０と第２パターン１９２０との間を電気的に連結してくれるために、一側がコンタクトホールＣＮＴを通じて第１パターン１９１０と連結され、他側が他のコンタクトホールＣＮＴを通じて第２パターン１９２０と連結されるゲート電極１９００などを含むことができる。
【0344】
センス信号ラインＳＥＮＬはセンストランジスタＳＥＮＴのゲート電極１９００と重畳するように配置できる。センストランジスタＳＥＮＴのゲート電極１９００でセンス信号ラインＳＥＮＬと重畳する部分はセンストランジスタＳＥＮＴのチャンネルＣＨｓに該当する。センストランジスタＳＥＮＴのチャンネルＣＨｓはチャンネル幅（Ｗｓ）とチャンネル長さ（Ｌｓ）を有する。
【0345】
センストランジスタＳＥＮＴでチャンネル長さ（Ｌｓ）に対するチャンネル幅（Ｗｓ）の比率（Ｗｓ／Ｌｓ）はセンストランジスタＳＥＮＴのチャンネルＣＨｓの特性を決定することができる。センストランジスタＳＥＮＴでチャンネル長さ（Ｌｓ）に対するチャンネル幅（Ｗｓ）の比率（Ｗｓ／Ｌｓ）はセンストランジスタＳＥＮＴのオン－オフ特性及びスイッチング性能を決定することができる。
【0346】
図１８及び図１９を参照すると、センストランジスタＳＥＮＴのチャンネル長さ（Ｌｓ）に対するチャンネル幅（Ｗｓ）の比率（Ｗｓ／Ｌｓ）はスキャントランジスタＳＣＴのチャンネル長さ（Ｌｃ）に対するチャンネル幅（Ｗｃ）の比率（Ｗｃ／Ｌｃ）より大きいことがある。
【0347】
進歩したオーバーラップ駆動によれば、ある１つのサブピクセルＳＰでセンス信号（ＳＥＮＳＥ）のターン－オンレベル電圧区間はスキャン信号（ＳＣＡＮ）のターン－オンレベル電圧区間よりセンスシフト時間（ｔＳＨＩＦＴ／ＳＥＮ）だけ遅延されるので、正常な充電及び正常なプログラミング動作のためには、スキャントランジスタＳＣＴのターン－オン速度に比べて、センストランジスタＳＥＮＴはより速いターン－オン速度を有する必要がある。
【0348】
したがって、前述したように、センストランジスタＳＥＮＴのチャンネル長さ（Ｌｓ）に対するチャンネル幅（Ｗｓ）の比率（Ｗｓ／Ｌｓ）をスキャントランジスタＳＣＴのチャンネル長さ（Ｌｃ）に対するチャンネル幅（Ｗｃ）の比率（Ｗｃ／Ｌｃ）より大きく設計することによって、前述した進歩したオーバーラップ駆動を遂行しながらも、ストレージキャパシタＣｓｔの充電時間が不足しないようにすることができる。これによって、該当サブピクセルＳＰのプログラミング動作が迅速で、かつ正常になされるようにすることができる。
【0349】
一方、多数のサブピクセルＳＰが互いに異なる光を出すサブピクセル（例：赤色光を出すサブピクセル、緑色光を出すサブピクセル、青色光を出すサブピクセル、及び白色光を出すサブピクセル）を含む場合、互いに異なる光を出すサブピクセルの各々に対するセンストランジスタＳＥＮＴのチャンネル長さ（Ｌｓ）に対するチャンネル幅（Ｗｓ）の比率（Ｗｓ／Ｌｓ）は全て同一でありえる。
【0350】
これとは異なり、４個の互いに異なる光を出すサブピクセルうち、少なくとも１つのサブピクセル内センストランジスタＳＥＮＴのチャンネル長さ（Ｌｓ）に対するチャンネル幅（Ｗｓ）の比率（Ｗｓ／Ｌｓ）は残りのサブピクセル内センストランジスタＳＥＮＴのチャンネル長さ（Ｌｓ）に対するチャンネル幅（Ｗｓ）の比率（Ｗｓ／Ｌｓ）と異なることがある。
【0351】
図２０は、本発明の実施形態に従う表示装置１００の駆動方法に対するフローチャートである。
【0352】
図２０を参照すると、多数のサブピクセルＳＰを含む表示装置１００の駆動方法は、多数のサブピクセルＳＰのうち、第１サブピクセルＳＰ１内スキャントランジスタＳＣＴのゲートノードに連結された第１スキャン信号ラインＳＣＬ１にターン－オンレベル電圧区間を有する第１スキャン信号（ＳＣＡＮ１）を供給するステップ（Ｓ２０１０）と、第１サブピクセルＳＰ１内センストランジスタＳＥＮＴのゲートノードに電気的に連結された第１センス信号ラインＳＥＮＬ１に第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間に比べて予め設定されたセンスシフト時間（ｔＳＨＩＦＴ／ＳＥＮ）だけ遅延されたターン－オンレベル電圧区間を有する第１センス信号（ＳＥＮＳＥ１）を供給するステップ（Ｓ２０２０）と、第１スキャン信号ラインＳＣＬ１にターン－オフレベル電圧区間を有する第１スキャン信号（ＳＣＡＮ１）を供給し、第１センス信号ラインＳＥＮＬ１にターン－オフレベル電圧区間を有する第１センス信号（ＳＥＮＳＥ１）を供給するステップ（Ｓ２０３０）などを含むことができる。
【0353】
ステップＳ２０１０で、表示装置１００はデータラインＤＬに供給された映像データ電圧（Ｖｄａｔａ）をターン－オンされたスキャントランジスタＳＣＴを通じて第１サブピクセルＳＰ１内駆動トランジスタＤＴの第１ノードＮ１に伝達することができる。
【0354】
ステップＳ２０２０で、表示装置１００は基準ラインＲＬに供給された基準電圧（Ｖｒｅｆ）をターン－オンされたセンストランジスタＳＥＮＴを通じて駆動トランジスタＤＴの第２ノードＮ２に伝達することができる。
【0355】
ステップＳ２０３０で、駆動トランジスタＤＴの第１ノードＮ２及び第２ノードＮ２の電圧が上昇する。ここで、駆動トランジスタＤＴの第２ノードＮ２は発光エレメントＥＬの第１電極と電気的に連結できる。
【0356】
ステップＳ２０３０で、駆動トランジスタＤＴの第２ノードＮ２の電圧が一定水準以上上昇するようになれば、発光エレメントＥＬに電流が流れるようになって、発光エレメントＥＬの発光が始まる。
【0357】
第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間は、第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間と重畳する期間（ＯＰ）と、第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間と重畳しない期間（ＮＯＰ）を含むことができる。
【0358】
第１センス信号（ＳＥＮＳＥ１）のターン－オンレベル電圧区間の開始時点は、第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間の開始時点よりセンスシフト時間（ｔＳＨＩＦＴ／ＳＥＮ）だけ遅延され、センスシフト時間（ｔＳＨＩＦＴ／ＳＥＮ）は第１スキャン信号（ＳＣＡＮ１）のターン－オンレベル電圧区間の１／２に該当する時間でありえる。
【0359】
多数のサブピクセルＳＰは第２サブピクセルＳＰ２及び第３サブピクセルＳＰ３をさらに含み、第１サブピクセルＳＰ１、第２サブピクセルＳＰ２、及び第３サブピクセルＳＰ３の各々に含まれるセンストランジスタＳＥＮＴのドレインノードまたはソースノードは、同一の基準ラインと電気的に連結できる。
【0360】
第２サブピクセルＳＰ２内スキャントランジスタＳＣＴのゲートノードにターン－オンレベル電圧を有する第２スキャン信号（ＳＣＡＮ２）が供給され、第２サブピクセルＳＰ２内センストランジスタＳＥＮＴのゲートノードにターン－オンレベル電圧を有する第２センス信号（ＳＥＮＳＥ２）が供給される間、第１サブピクセルＳＰ１内センストランジスタＳＥＮＴと第３サブピクセルＳＰ３内センストランジスタＳＥＮＴが同時にターン－オフされるタイミング（ＰＲＯＧ２）が存在できる。
【0361】
多数のスキャン信号ラインのうち、ｉ（ｉは、１以上の自然数）番目のスキャン信号ラインにターン－オンレベル電圧を有するｉ番目のスキャン信号（ＳＣＡＮ）が供給される期間と、多数のスキャン信号ラインのうち、（ｉ＋１）番目のスキャン信号ラインにターン－オンレベル電圧を有する（ｉ＋１）番目のスキャン信号（ＳＣＡＮ）が供給される期間との間のフェークデータ挿入（ＦＤＩ）駆動期間のうち、ｋ（ｋは、１以上の自然数）個のサブピクセルライン（サブピクセル行）に配列されたサブピクセルＳＰには実際の映像データ電圧（Ｖｄａｔａ）と区別されるフェークデータ電圧（Ｖｆａｋｅ）が供給できる。
【0362】
図２１は、本発明の実施形態に従う表示装置１００がフェークデータ挿入駆動及び進歩したオーバーラップ駆動を遂行する場合、特定ライン輝度不良が防止される効果を説明するための図である。
【0363】
前述したように、図５及び図６を参照して前述したオーバーラップ駆動の場合、オーバーラップ駆動中にフェークデータ挿入駆動が進行される場合、フェークデータ挿入駆動の直前のサブピクセル行が明るい線７００と見られる特定ライン明るい現象が発生できる。
【0364】
しかしながら、進歩したオーバーラップ駆動の場合、オーバーラップ駆動中にフェークデータ挿入駆動が進行されても、２つのゲート信号（スキャン信号、センス信号）のうち、センス信号のターン－オンレベル電圧区間がスキャン信号のターン－オンレベル電圧区間より遅延されるように制御する進歩したオーバーラップ駆動を通じて、フェークデータ挿入駆動の直前にオーバーラップ駆動特性が変化しない。即ち、進歩したオーバーラップ駆動によれば、プログラミングが進行される全てのサブピクセルの各々は隣接サブピクセルの影響を受けない。
【0365】
したがって、進歩したオーバーラップ駆動によれば、フェークデータ挿入駆動の直前のサブピクセル行（例：４番目、８番目のサブピクセル行など）が明るい線７００と見られる特定ライン明らか現象が防止できる。
【0366】
図２２は本発明の実施形態に従うゲート駆動回路２２００を示す図であり、図２３は本発明の実施形態に従うゲート駆動タイミング図であり、図２４は本発明の実施形態に従うゲート信号出力ユニット２４００を示す図である。
【0367】
図２２を参照すると、本発明の実施形態に従うゲート駆動回路２２００はレベルシフタ回路２２１０及びゲート信号出力部２２２０を含むことができる。
【0368】
図２２を参照すると、レベルシフタ回路２２１０はスキャンクロック信号生成部２２１１及びセンスクロック信号生成部２２１２などを含むことができる。
【0369】
スキャンクロック信号生成部２２１１は、第１基準スキャンクロック信号（ＧＣＬＫ＿ＳＣ）及び第２基準スキャンクロック信号（ＭＣＬＫ＿ＳＣ）の入力を受けて複数のスキャンクロック信号（例：ＳＣ＿ＣＬＫ１～ＳＣ＿ＣＬＫ８）を生成して出力することができる。ここで、複数のスキャンクロック信号（ＳＣ＿ＣＬＫ１～ＳＣ＿ＣＬＫ８）は一定時間だけシフトされた信号波形を有することができる。
【0370】
センスクロック信号生成部２２１２は、第１基準センスクロック信号（ＧＣＬＫ＿ＳＥ）及び第２基準センスクロック信号（ＭＣＬＫ＿ＳＥ）の入力を受けて複数のセンスクロック信号（ＳＥ＿ＣＬＫ１～ＳＥ＿ＣＬＫ８）を生成して出力することができる。ここで、複数のセンスクロック信号（ＳＥ＿ＣＬＫ１～ＳＥ＿ＣＬＫ８）は一定時間だけシフトされた信号波形を有することができる。
【0371】
ゲート駆動回路２２００がｎ相のゲート駆動を遂行すれば、ｎ個のスキャンクロック信号が生成され、ｎ個のセンスクロック信号が生成できる。例えば、図２２のように、ゲート駆動回路２２００が８相のゲート駆動を遂行すれば、８個のスキャンクロック信号（ＳＣ＿ＣＬＫ１～ＳＣ＿ＣＬＫ８）が生成され、８個のセンスクロック信号（ＳＥ＿ＣＬＫ１～ＳＥ＿ＣＬＫ８）が生成できる。
【0372】
図２２を参照すると、レベルシフタ回路２２１０はキャリークロック信号生成部２２１３をさらに含むことができる。
【0373】
図２２を参照すると、ゲート信号出力部２２２０は複数のセンスクロック信号（ＳＥ＿ＣＬＫ１～ＳＥ＿ＣＬＫ８）に基づいてターン－オンレベル電圧区間を有するスキャン信号（ＳＣＡＮ）を出力し、複数のセンスクロック信号（ＳＥ＿ＣＬＫ１～ＳＥ＿ＣＬＫ８）に基づいてターン－オンレベル電圧区間を有するセンス信号（ＳＥＮＳＥ）を出力することができる。
【0374】
図２２を参照すると、スキャンクロック信号生成部２２１１はスキャンロジック部（ＬＯＧＩＣ＿ＳＣ）及びスキャンレベルシフタ（ＬＳ＿ＳＣ）を含むことができる。
【0375】
スキャンロジック部（ＬＯＧＩＣ＿ＳＣ）は第１基準スキャンクロック信号（ＧＣＬＫ＿ＳＣ）及び第２基準スキャンクロック信号（ＭＣＬＫ＿ＳＣ）の入力を受けて、第１基準スキャンクロック信号（ＧＣＬＫ＿ＳＣ）のライジングタイミングにライジングされ、第２基準スキャンクロック信号（ＭＣＬＫ＿ＳＣ）のフォーリングタイミングにフォーリングされるスキャンクロック信号（ＳＣ＿ＣＬＫ１～ＳＣ＿ＣＬＫ８）を生成することができる。
【0376】
スキャンレベルシフタ（ＬＳ＿ＳＣ）はスキャンロジック部（ＬＯＧＩＣ＿ＳＣ）で生成されたスキャンクロック信号（ＳＣ＿ＣＬＫ１～ＳＣ＿ＣＬＫ８）の電圧レベルを変更して出力することができる。
【0377】
スキャンレベルシフタ（ＬＳ＿ＳＣ）はスキャンクロック信号（ＳＣ＿ＣＬＫ１～ＳＣ＿ＣＬＫ８）を出力することができる。
【0378】
センスクロック信号生成部２２１２は、センスロジック部（ＬＯＧＩＣ＿ＳＥ）、遅延器（ＤＤ）及びセンスレベルシフタ（ＬＳ＿ＳＥ）を含むことができる。
【0379】
センスロジック部（ＬＯＧＩＣ＿ＳＥ）は第１基準センスクロック信号（ＧＣＬＫ＿ＳＥ）及び第２基準センスクロック信号（ＭＣＬＫ＿ＳＥ）の入力を受けて、信号制御ロジックによってセンスクロック信号（ＳＥ＿ＣＬＫ１～ＳＥ＿ＣＬＫ８）を生成することができる。
【0380】
信号制御ロジックによって生成されたセンスクロック信号（ＳＥ＿ＣＬＫ１～ＳＥ＿ＣＬＫ８）は第１基準センスクロック信号（ＧＣＬＫ＿ＳＥ）のライジングタイミングにライジングされず、第２基準センスクロック信号（ＭＣＬＫ＿ＳＥ）のライジングタイミングにライジングされ、第２基準センスクロック信号（ＭＣＬＫ＿ＳＥ）のフォーリングタイミングの以後、予め設定された遅延時間（ｔＤＥＬＡＹ）が以後にフォーリングできる。
【0381】
遅延器（ＤＤ）はセンスクロック信号（ＳＥ＿ＣＬＫ１～ＳＥ＿ＣＬＫ８）が第１基準センスクロック信号（ＧＣＬＫ＿ＳＥ）のライジングタイミングにライジングされず、第２基準センスクロック信号（ＭＣＬＫ＿ＳＥ）のライジングタイミングにライジングされるようにセンスクロック信号（ＳＥ＿ＣＬＫ１～ＳＥ＿ＣＬＫ８）のライジングタイミングを遅延させることができる。
【0382】
センスレベルシフタ（ＬＳ＿ＳＥ）は、センスロジック部（ＬＯＧＩＣ＿ＳＥ）で生成されたセンスクロック信号（ＳＥ＿ＣＬＫ１～ＳＥ＿ＣＬＫ８）の電圧レベルを変更して出力することができる。
【0383】
センスレベルシフタ（ＬＳ＿ＳＥ）はハイレベルゲート電圧にライジングされ、ローレベルゲート電圧にフォーリングされ、スキャンクロック信号（ＳＣ＿ＣＬＫ１～ＳＣ＿ＣＬＫ８）のハイレベルゲート電圧区間に比べてセンスシフト時間（ｔＳＨＩＦＴ／ＳＥN）だけ遅延されたハイレベルゲート電圧区間を有するセンスクロック信号（ＳＥ＿ＣＬＫ１～ＳＥ＿ＣＬＫ８）を出力することができる。
【0384】
図２２を参照すると、例えば、遅延器（ＤＤ）は１つ以上の抵抗素子を含むことができる。
【0385】
キャリークロック信号生成部２２１３は、第１基準キャリークロック信号（ＧＣＬＫ＿ＣＲ）及び第２基準スキャンクロック信号（ＭＣＬＫ＿ＳＣ）の入力を受けて複数のキャリークロック信号（ＣＲ＿ＣＬＫ１～ＣＲ＿ＣＬＫ８）を生成して出力することができる。
【0386】
図２２を参照すると、キャリークロック信号生成部２２１３はキャリーロジック部（ＬＯＧＩＣ＿ＣＲ）及びキャリーレベルシフタ（ＬＳ＿ＣＲ）を含むことができる。
【0387】
キャリーロジック部（ＬＯＧＩＣ＿ＣＲ）は、第１基準キャリークロック信号（ＧＣＬＫ＿ＣＲ）及び第２基準キャリークロック信号（ＭＣＬＫ＿ＣＲ）の入力を受けて、第１基準キャリークロック信号（ＧＣＬＫ＿ＣＲ）のライジングタイミングにライジングされ、第２基準キャリークロック信号（ＭＣＬＫ＿ＣＲ）のフォーリングタイミングにフォーリングされる複数のキャリークロック信号（ＣＲ＿ＣＬＫ１～ＣＲ＿ＣＬＫ８）を生成することができる。ここで、複数のキャリークロック信号（ＣＲ＿ＣＬＫ１～ＣＲ＿ＣＬＫ８）は複数のスキャンクロック信号（ＳＣ＿ＣＬＫ１～ＳＣ＿ＣＬＫ８）と同一の波形を有することができる。
【0388】
キャリーレベルシフタ（ＬＳ＿ＣＲ）は、キャリーロジック部（ＬＯＧＩＣ＿ＣＲ）で生成された複数のキャリークロック信号（ＣＲ＿ＣＬＫ１～ＣＲ＿ＣＬＫ８）の電圧レベルを変更して出力することができる。
【0389】
キャリーレベルシフタ（ＬＳ＿ＣＲ）は、ハイレベルゲート電圧にライジングされ、ローレベルゲート電圧にフォーリングされる複数のキャリークロック信号（ＣＲ＿ＣＬＫ１～ＣＲ＿ＣＬＫ８）を出力することができる。
【0390】
一方、ゲート駆動回路２２００に含まれたレベルシフタ回路２２１０は１つの集積回路チップで具現できる。
【0391】
ゲート駆動回路２２００に含まれたゲート信号出力部２２２０は１つまたは２つ以上の集積回路チップで具現されることもできる。
【0392】
または、ゲート駆動回路２２００に含まれたゲート信号出力部２２２０はＧＩＰ（Gate In Panel）タイプで具現できる。この場合、ゲート信号出力部２２２０は、スキャン信号（ＳＣＡＮ）が印加されるスキャン信号ライン（ＳＣＬ）及びセンス信号（ＳＥＮＳＥ）が印加されるセンス信号ライン（ＳＥＮＬ）が配置された表示パネル１１０の非表示領域に配置できる。
【0393】
【0394】
以下、スキャンクロック信号生成部２２１１により生成されたスキャンクロック信号（ＳＣ＿ＣＬＫ１～ＳＣ＿ＣＬＫ８）とセンスクロック信号生成部２２１２により生成されたセンスクロック信号（ＳＥ＿ＣＬＫ１~ＳＥ＿ＣＬＫ８）に対する特徴を図２３を参照してより詳細に説明する。但し、説明の便宜のために、複数のスキャンクロック信号（ＳＣ＿ＣＬＫ１～ＳＣ＿ＣＬＫ８）のうちの１つのスキャンクロック信号（ＳＣ＿ＣＬＫ）を例に挙げて、複数のセンスクロック信号（ＳＥ＿ＣＬＫ１～ＳＥ＿ＣＬＫ８）のうちの１つのセンスクロック信号（ＳＥ＿ＣＬＫ）を例に挙げて、複数のキャリークロック信号（ＣＲ＿ＣＬＫ１～ＣＲ＿ＣＬＫ８）のうちの１つのキャリークロック信号（ＣＲ＿ＣＬＫ）を例に挙げる。
【0395】
図２３を参照すると、第１基準スキャンクロック信号（ＧＣＬＫ＿ＳＣ）がライジングされ、フォーリングされた以後、第２基準スキャンクロック信号（ＭＣＬＫ＿ＳＣ）がライジングされ、フォーリングできる。
【0396】
第１基準センスクロック信号（ＧＣＬＫ＿ＳＥ）がライジングされ、フォーリングされた以後、第２基準センスクロック信号（ＭＣＬＫ＿ＳＥ）がライジングされ、フォーリングできる。
【0397】
図２３を参照すると、センスクロック信号（ＳＥ＿ＣＬＫ）のハイレベルゲート電圧区間はスキャンクロック信号（ＳＣ＿ＣＬＫ）のハイレベルゲート電圧区間に比べて予め設定されたセンスシフト時間（ｔＳＨＩＦＴ／ＳＥN）だけ遅延できる。
【0398】
したがって、センスクロック信号（ＳＥ＿ＣＬＫ）から生成されるセンス信号（ＳＥＮＳＥ）のターン－オンレベル電圧区間はスキャンクロック信号（ＳＣ＿ＣＬＫ）から生成されるスキャン信号（ＳＣＡＮ）のターン－オンレベル電圧区間に比べてセンスシフト時間（ｔＳＨＩＦＴ／ＳＥN）だけ遅延できる。
【0399】
図２３を参照すると、スキャンクロック信号生成部２２１１は、第１基準スキャンクロック信号（ＧＣＬＫ＿ＳＣ）のライジングタイミングにライジングされ、第２基準スキャンクロック信号（ＭＣＬＫ＿ＳＣ）のフォーリングタイミングにフォーリングされるスキャンクロック信号（ＳＣ＿ＣＬＫ）を生成して出力することができる。
【0400】
センスクロック信号生成部２２１２は、第１基準センスクロック信号（ＧＣＬＫ＿ＳＥ）のライジングタイミングにライジングされず、第２基準センスクロック信号（ＭＣＬＫ＿ＳＥ）のライジングタイミングにライジングされ、第２基準センスクロック信号（ＭＣＬＫ＿ＳＥ）のフォーリングタイミングの以後、予め設定された遅延時間（ｔＤＥＬＡＹ）が以後にフォーリングされるセンスクロック信号（ＳＥ＿ＣＬＫ）を生成して出力することができる。
【0401】
第１基準センスクロック信号（ＧＣＬＫ＿ＳＥ）のライジングタイミングと第２基準センスクロック信号（ＭＣＬＫ＿ＳＥ）のライジングタイミングとの間の時間間隔はセンスシフト時間（ｔＳＨＩＦＴ／ＳＥN）と対応できる。
【0402】
図２３を参照すると、第１基準センスクロック信号（ＧＣＬＫ＿ＳＥ）のライジングタイミングは第１基準スキャンクロック信号（ＧＣＬＫ＿ＳＣ）のライジングタイミングと同一でありうる。
【0403】
センスクロック信号（ＳＥ＿ＣＬＫ）のライジングタイミングを指示するために、第２基準センスクロック信号（ＭＣＬＫ＿ＳＥ）のライジングタイミングは第２基準スキャンクロック信号（ＭＣＬＫ＿ＳＣ）のライジングタイミングより先立つことができる。
【0404】
図２３を参照すると、スキャンクロック信号（ＳＣ＿ＣＬＫ）とセンスクロック信号（ＳＥ＿ＣＬＫ）との間の重畳時間の長さ（例：０．８Ｈ）は、センス信号（ＳＥＮＳＥ）のターン－オンレベル電圧区間の時間的な長さ（例：１．６Ｈ）から遅延時間（Ｔｄｅｌａｙ、例：０．８Ｈ）を差し引いた値と対応できる。
【0405】
前述したように、ゲート信号出力部２２２０は複数のスキャン信号ライン（ＳＣＬ）にスキャン信号（ＳＣＡＮ）を出力し、複数のセンス信号ライン（ＳＥＮＬ）にセンス信号（ＳＥＮＳＥ）を出力することができる。このようなゲート信号出力部２２２０は、複数のステージ（Stage）に対応する複数のゲート信号出力ユニット２４００を含むことができる。
【0406】
図２４を参照すると、複数のゲート信号出力ユニット２４００の各々は１つのスキャン信号ライン（ＳＣＬ）にスキャン信号（ＳＣＡＮ）を出力し、１つのセンス信号ライン（ＳＥＮＬ）にセンス信号（ＳＥＮＳＥ）を出力することができる。
【0407】
複数のゲート信号出力ユニット２４００の各々は出力バッファ回路２４１０及び制御ロジック回路２４２０を含むことができる。
【0408】
出力バッファ回路２４１０は、ｎ番目のスキャン信号（ＳＣＡＮ（ｎ））を出力するための第１プル－アップトランジスタ（Ｔｕ１）及び第１プル－ダウントランジスタ（Ｔｄ１）を含み、ｎ番目のセンス信号（ＳＥＮＳＥ（ｎ））を出力するための第２プル－アップトランジスタ（Ｔｕ２）及び第２プル－ダウントランジスタ（Ｔｄ２）を含み、ｎ番目のキャリー信号（ＣＲ（ｎ））を出力するための第３プル－アップトランジスタ（Ｔｕ３）及び第３プル－ダウントランジスタ（Ｔｄ３）を含むことができる。
【0409】
第１プル－アップトランジスタ（Ｔｕ１）及び第１プル－ダウントランジスタ（Ｔｄ１）はｎ番目上のスキャンクロック信号（ＳＣ＿ＣＬＫ（ｎ））が印加される第１クロック信号ノード（ＮＨ１）とゲート基底電圧（ＧＶＳＳ）が印加されるゲート基底ノード（ＮＬ）との間に直列に連結できる。
【0410】
第１プル－アップトランジスタ（Ｔｕ１）及び第１プル－ダウントランジスタ（Ｔｄ１）が連結された第１連結地点（Ｎｏｕｔ１）はスキャン信号（ＳＣＡＮ）が出力される地点であって、スキャン信号ライン（ＳＣＬ）と電気的に連結できる。
【0411】
第２プル－アップトランジスタ（Ｔｕ２）及び第２プル－ダウントランジスタ（Ｔｄ２）はｎ番目上のセンスクロック信号（ＳＥ＿ＣＬＫ（ｎ））が印加される第２クロック信号ノード（ＮＨ２）とゲート基底電圧（ＧＶＳＳ）が印加されるゲート基底ノード（ＮＬ）との間に直列に連結できる。
【0412】
第２プル－アップトランジスタ（Ｔｕ２）及び第２プル－ダウントランジスタ（Ｔｄ２）が連結された第２連結地点（Ｎｏｕｔ２）はセンス信号（ＳＥＮＳＥ）が出力される地点であって、センス信号ライン（ＳＥＮＬ）と電気的に連結できる。
【0413】
第３プル－アップトランジスタ（Ｔｕ３）及び第３プル－ダウントランジスタ（Ｔｄ３）は、ｎ番目上のスキャンクロック信号（ＣＲ＿ＣＬＫ（ｎ））が印加され第３クロック信号ノード（ＮＨ３）とゲート基底電圧（ＧＶＳＳ）が印加されるゲート基底ノード（ＮＬ）との間に直列に連結できる。
【0414】
第３プル－アップトランジスタ（Ｔｕ３）及び第３プル－ダウントランジスタ（Ｔｄ３）が連結された第３連結地点（Ｎｏｕｔ３）はｎ番目のキャリー信号（ＣＲ（ｎ））が出力される地点である。
【0415】
ｎ番目のキャリー信号（ＣＲ（ｎ））は、図２４のゲート信号出力ユニット２４００の後続ステージ（例えば、（ｎ＋２）番目のステージ）のゲート信号出力ユニット２４００に入力できる。
【0416】
第１プル－アップトランジスタ（Ｔｕ１）のゲートノードはＱ１ノードに電気的に連結できる。第１プル－アップトランジスタ（Ｔｕ１）はＱ１ノードの電圧によってオン－オフが制御できる。
【0417】
第２プル－アップトランジスタ（Ｔｕ２）のゲートノードはＱ２ノードに電気的に連結できる。第２プル－アップトランジスタ（Ｔｕ２）はＱ２ノードの電圧によってオン－オフが制御できる。
【0418】
第３プル－アップトランジスタ（Ｔｕ３）のゲートノードはＱ３ノードに電気的に連結できる。第３プル－アップトランジスタ（Ｔｕ３）はＱ３ノードの電圧によってオン－オフが制御できる。
【0419】
第１プル－ダウントランジスタ（Ｔｄ１）のゲートノードはＱＢ１ノードに電気的に連結できる。第１プル－ダウントランジスタ（Ｔｄ１）はＱＢ１ノードの電圧によってオン－オフが制御できる。
【0420】
第２プル－ダウントランジスタ（Ｔｄ２）のゲートノードはＱＢ２ノードに電気的に連結できる。第２プル－ダウントランジスタ（Ｔｄ２）はＱＢ２ノードの電圧によってオン－オフが制御できる。
【0421】
第３プル－ダウントランジスタ（Ｔｄ３）のゲートノードはＱＢ３ノードに電気的に連結できる。第３プル－ダウントランジスタ（Ｔｄ３）はＱＢ３ノードの電圧によってオン－オフが制御できる。
【0422】
制御ロジック回路２４２０は、以前ステージのキャリー信号（ＣＲ（ｎ－２））、スタート信号（ＶＳＴ）及びリセット信号（ＲＳＴ）の入力を受けて、Ｑ１ノード、Ｑ２ノード、及びＱ３ノードの電圧を制御し、ＱＢ１ノード、ＱＢ２ノード、及びＱＢ３ノードの電圧を制御することができる。制御ロジック回路２４２０は複数のトランジスタ及び１つ以上のキャパシタを含むことができる。
【0423】
Ｑ１ノード、Ｑ２ノード、及びＱ３ノードは電気的に分離されたノードでありうる。または、Ｑ１ノード、Ｑ２ノード、及びＱ３ノードは電気的に全て連結されたノードでありうる。または、Ｑ１ノードとＱ３ノードは電気的に連結され、Ｑ２ノードはＱ１ノードとＱ３ノードと電気的に分離されたノードでありうる。
【0424】
ＱＢ１ノード、ＱＢ２ノード、及びＱＢ３ノードは電気的に分離されたノードでありうる。または、ＱＢ１ノード、ＱＢ２ノード、及びＱＢ３ノードは電気的に全て連結されたノードでありうる。または、ＱＢ１ノードとＱＢ３ノードは電気的に連結され、ＱＢ２ノードはＱＢ１ノードとＱＢ３ノードと電気的に分離されたノードでありうる。
【0425】
第１プル－アップトランジスタ（Ｔｕ１）がターン－オンされれば、第１プル－ダウントランジスタ（Ｔｄ１）はターン－オフできる。この際、第１プル－アップトランジスタ（Ｔｕ１）を通じてスキャンクロック信号（ＳＣ＿ＣＬＫ（ｎ））に基づいてターン－オンレベル電圧区間（例：ハイレベルゲート電圧区間）を有するスキャン信号（ＳＣＡＮ）が出力できる。
【0426】
第１プル－アップトランジスタ（Ｔｕ１）がターン－オフされれば、第１プル－ダウントランジスタ（Ｔｄ１）はターン－オンできる。この際、第１プル－ダウントランジスタ（Ｔｄ１）を通じてゲート基底電圧（ＧＶＳＳ）に基づいてターン－オフレベル電圧区間（例：ローレベルゲート電圧区間）を有するスキャン信号（ＳＣＡＮ）が出力できる。
【0427】
第２プル－アップトランジスタ（Ｔｕ２）がターン－オンされれば、第２プル－ダウントランジスタ（Ｔｄ２）はターン－オフできる。この際、第２プル－アップトランジスタ（Ｔｕ２）を通じてセンスクロック信号（ＳＥ＿ＣＬＫ（ｎ））に基づいてターン－オンレベル電圧区間（例：ハイレベルゲート電圧区間）を有するセンス信号（ＳＥＮＳＥ）が出力できる。ここで、センス信号（ＳＥＮＳＥ）はスキャン信号（ＳＣＡＮ）のターン－オンレベル電圧区間よりセンスシフト時間（ｔＳＨＩＦＴ／ＳＥN）だけシフトされたターン－オンレベル電圧区間を有することができる。
【0428】
第２プル－アップトランジスタ（Ｔｕ２）がターン－オフされれば、第２プル－ダウントランジスタ（Ｔｄ２）はターン－オンできる。この際、第２プル－ダウントランジスタ（Ｔｄ２）を通じてゲート基底電圧（ＧＶＳＳ）に基づいてターン－オフレベル電圧区間（例：ローレベルゲート電圧区間）を有するセンス信号（ＳＥＮＳＥ）が出力できる。
【0429】
第３プル－アップトランジスタ（Ｔｕ３）がターン－オンされれば、第３プル－ダウントランジスタ（Ｔｄ３）はターン－オフできる。この際、第３プル－アップトランジスタ（Ｔｕ３）を通じてキャリークロック信号（ＣＲ＿ＣＬＫ（ｎ））に基づいてターン－オンレベル電圧区間（例：ハイレベルゲート電圧区間）を有するキャリー信号（ＣＲ（ｎ））が出力できる。
【0430】
第３プル－アップトランジスタ（Ｔｕ３）がターン－オフされれば、第３プル－ダウントランジスタ（Ｔｄ３）はターン－オンできる。この際、第３プル－ダウントランジスタ（Ｔｄ３）を通じてゲート基底電圧（ＧＶＳＳ）に基づいてターン－オフレベル電圧区間（例：ローレベルゲート電圧区間）を有するキャリー信号（ＣＲ（ｎ））が出力できる。
【0431】
図２３に図示したように、キャリー信号（ＣＲ（ｎ））はスキャン信号（ＳＣＡＮ）と信号変化タイミングが同一でありうる。
【0432】
一方、ゲート駆動回路２２００に含まれたレベルシフタ回路２２１０は１つの集積回路チップで具現できる。
【0433】
ゲート駆動回路２２００に含まれたゲート信号出力部２２２０は１つまたは２つ以上の集積回路チップで具現されることもできる。
【0434】
または、ゲート駆動回路２２００に含まれたゲート信号出力部２２２０はＧＩＰ（Gate In Panel）タイプで具現できる。この場合、ゲート信号出力部２２２０はスキャン信号（ＳＣＡＮ）が印加されるスキャン信号ライン（ＳＣＬ）及びセンス信号（ＳＥＮＳＥ）が印加されるセンス信号ライン（ＳＥＮＬ）が配置された表示パネル１１０の非表示領域に配置できる。
【0435】
【0436】
以上で前述した本発明の実施形態によれば、サブピクセルＳＰのオーバーラップ駆動を通じて、充電率を改善させることによって、画像品質を改善することができる。
【0437】
また、本発明の実施形態によれば、実際の映像がディスプレイされる中間に実際の映像と異なるフェーク映像（例：ブラック映像、低階調映像など）を挿入するフェークデータ挿入駆動を通じて、映像が区分されず、ぼける現象やサブピクセルライン別に明るさ差が出る現象を防止して画像品質を向上させることができる。
【0438】
また、本発明の実施形態によれば、オーバーラップ駆動中にフェークデータ挿入駆動が進行されても、２つのゲート信号（スキャン信号（ＳＣＡＮ）、センス信号（ＳＥＮＳＥ））のうち、センス信号（ＳＥＮＳＥ）のターン－オンレベル電圧区間がスキャン信号（ＳＣＡＮ）のターン－オンレベル電圧区間より遅延されるように制御する進歩したオーバーラップ駆動を通じて、フェークデータ挿入駆動の直前にオーバーラップ駆動特性が変化しないように制御することができる。
【0439】
これによって、オーバーラップ駆動中にフェークデータ挿入駆動が進行される場合、フェークデータ挿入駆動の直前のサブピクセル行（例：４番目、８番目のサブピクセル行など）で発生する画像異常現象（例：特定ライン明るい現象）を防止することができる。
【0440】
また、本発明の実施形態は進歩したオーバーラップ駆動と共に、センストランジスタＳＥＮＴのチャンネル長さ（Ｌｓ）に対するチャンネル幅（Ｗｓ）の比率（Ｗｓ／Ｌｓ）を大きくすることによって、進歩したオーバーラップ駆動により減少する充電時間を補完することができる。
【0441】
以上の説明は、本発明の技術思想を例示的に説明したことに過ぎないものであって、本発明が属する技術分野で通常の知識を有する者であれば、本発明の本質的な特性から外れない範囲で多様な修正及び変形が可能である。また、本発明に開示された実施形態は本発明の技術思想を限定するためのものではなく、説明するためのものであるので、このような実施形態により本発明の技術思想の範囲が限定されるのではない。本発明の保護範囲は請求範囲により解釈されなければならず、それと同等な範囲内にある全ての技術思想は本発明の権利範囲に含まれるものとして解釈されるべきである。
【符号の説明】
【0442】
１００ 表示装置
１１０ 表示パネル
１２０ データ駆動回路
１３０ 第１ゲート駆動回路
１４０ 第２ゲート駆動回路
１５０ コントローラ
１１０ 表示パネル
１２０ データ駆動回路
１３０ 第１ゲート駆動回路
１４０ 第２ゲート駆動回路
１５０ コントローラ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】