特許 7086448 インテリジェントなメモリ摩耗の平準化

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-06-10

(45)【発行日】2022-06-20

(54)【発明の名称】インテリジェントなメモリ摩耗の平準化

(51)【国際特許分類】

   G06F 12/00 20060101AFI20220613BHJP

   G11C 16/34 20060101ALI20220613BHJP

【ＦＩ】

G06F12/00 550Z

G11C16/34 163

【請求項の数】 20

(21)【出願番号】P 2021103683

(22)【出願日】2021-06-22

(65)【公開番号】P2022087795

(43)【公開日】2022-06-13

【審査請求日】2021-06-22

(31)【優先権主張番号】63/119,933

(32)【優先日】2020-12-01

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/177,629

(32)【優先日】2021-02-17

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】504056130

【氏名又は名称】ウェスタン デジタル テクノロジーズ インコーポレーテッド

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】ラヴィ・クマル

(72)【発明者】

【氏名】ディーパンシュ・ダッタ

(72)【発明者】

【氏名】ニールス・ヤング

(72)【発明者】

【氏名】マーク・シュリック

【審査官】後藤 彰

(56)【参考文献】

【文献】国際公開第２０１９／１８２７４７（ＷＯ，Ａ１）

【文献】特表２０２１－５１０８８７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １６／３４

Ｇ０６Ｆ １２／００

(57)【特許請求の範囲】

【請求項1】

データ記憶デバイスであって、
メモリブロックを含む不揮発性メモリデバイスと、
コントローラであって、前記不揮発性メモリデバイスに結合されており、かつ
サイクル動作要求を受信することと、
前記サイクル動作要求を受信したことに応答して、摩耗レベル緩和動作を実行することと、を行うように構成されており、前記摩耗レベル緩和動作を実行するために、前記コントローラが、
前記メモリブロックが、第１の読み出し状態又は第２の読み出し状態にあるかを判定することと、
前記メモリブロックが、前記第１の読み出し状態にあると判定することに応答して、前記要求されたサイクル動作を実行し、前記メモリブロックのサイクルカウントを第１の値だけ増分することと、
前記メモリブロックが、前記第２の読み出し状態にあると判定することに応答して、前記メモリブロックの前記要求されたサイクル動作を実行し、前記メモリブロックの前記サイクルカウントを第２の値だけ増分することと、を行うように更に構成されており、
前記メモリブロックの前記第１の読み出し状態、及び前記メモリブロックの前記第２の読み出し状態が、前記メモリブロックに関連付けられているワード線電圧に基づいている、コントローラと、を備える、データ記憶デバイス。

【請求項2】

前記第１の値が、１であり、前記第２の値が、１を超える値である、請求項１に記載のデータ記憶デバイス。

【請求項3】

前記第２の値が、１．２である、請求項２に記載のデータ記憶デバイス。

【請求項4】

前記不揮発性メモリデバイスが、摩耗レベル緩和回路を含み、前記摩耗レベル緩和動作を実行するために、前記コントローラが、
前記メモリブロックが前記第１の読み出し状態又は前記第２読み出し状態にあるかを判定することと、
前記メモリブロックが前記第１の読み出し状態にあると判定することに応答して、前記要求されたサイクル動作を実行し、前記メモリブロックのサイクルカウントを１の値だけ増分することと、
前記摩耗レベル緩和回路を制御して、前記メモリブロックを、前記第２の読み出し状態から前記第１の読み出し状態に強制することと、
前記摩耗レベル緩和回路を制御して、前記メモリブロックを、前記第２の読み出し状態から前記第１の読み出し状態に強制することに応答して、前記メモリブロックの前記要求されたサイクル動作を実行し、前記メモリブロックの前記サイクルカウントを１だけ増分することと、を行うように更に構成されている、請求項１に記載のデータ記憶デバイス。

【請求項5】

前記摩耗レベル緩和動作が、前記データ記憶デバイスの温度が所定の閾値を下回ることに基づいて実行される、請求項４に記載のデータ記憶デバイス。

【請求項6】

前記不揮発性メモリデバイスが、摩耗レベル緩和回路を含み、
前記摩耗レベル緩和動作を実行するために、前記コントローラが、
前記摩耗レベル緩和回路を制御して、前記メモリブロックを前記第１の読み出し状態に強制することと、
前記摩耗レベル緩和回路を制御して、前記メモリブロックを前記第１の読み出し状態に強制することに応答して、前記メモリブロックの前記要求されたサイクル動作を実行することと、
前記メモリブロックの前記サイクルカウントを増分することと、を行うように更に構成されている、請求項１に記載のデータ記憶デバイス。

【請求項7】

前記コントローラが、前記メモリブロックの読み出し動作が最後に実行されてからの時間、及び前記データ記憶デバイスの温度のうちの１つ以上に基づいて、前記ワード線電圧を判定するように更に構成されている、請求項１に記載のデータ記憶デバイス。

【請求項8】

前記コントローラが、前記メモリブロックに関連付けられた前記ワード線電圧が４ボルト（Ｖ）以上であるときに、前記メモリブロックが前記第２の読み出し状態にあると判定するように更に構成されている、請求項７に記載のデータ記憶デバイス。

【請求項9】

不揮発性メモリデバイスに結合されたコントローラによって実行される方法であって、前記方法が、
サイクル動作要求を受信することと、
前記サイクル動作要求を受信することに応答して、摩耗レベル緩和動作を実行することと、を含み、
前記摩耗レベル緩和動作を実行することが、
前記メモリブロックが、前記第１の読み出し状態又は前記第２の読み出し状態にあるかを判定することと、
前記メモリブロックが、前記第１の読み出し状態にあると判定することに応答して、前記メモリブロックの前記要求されたサイクル動作を実行し、前記メモリブロックのサイクルカウントを第１の値だけ増分することと、
前記メモリブロックが、前記第２の読み出し状態にあると判定することに応答して、前記メモリブロックの前記要求されたサイクル動作を実行し、前記メモリブロックの前記サイクルカウントを第２の値だけ増分することと、を含み、
前記メモリブロックの前記第１の読み出し状態、及び前記メモリブロックの前記第２の読み出し状態が、前記メモリブロックに関連付けられたワード線電圧に基づいている、方法。

【請求項10】

前記第１の値が、１であり、前記第２の値が、１を超える値である、請求項９に記載の方法。

【請求項11】

前記第２の値が、１．２である、請求項１０に記載の方法。

【請求項12】

前記不揮発性メモリデバイスが、摩耗レベル緩和回路を含み、前記摩耗レベル緩和動作を実行することが、
前記メモリブロックが、前記第１の読み出し状態又は前記第２の読み出し状態にあるかを判定することと、
前記メモリブロックが、前記第１の読み出し状態にあると判定することに応答して、前記要求されたサイクル動作を実行し、前記メモリブロックのサイクルカウントを１の値だけ増分することと、
前記摩耗レベル緩和回路を制御して、前記メモリブロックを、前記第２の読み出し状態から前記第１の読み出し状態に強制することと、
前記摩耗レベル緩和回路を制御して、前記メモリブロックを前記第１の読み出し状態に強制することに応答して、前記メモリブロックの前記要求されたサイクル動作を実行し、前記メモリブロックの前記サイクルカウントを１だけ増分することと、を更に含む、請求項９に記載の方法。

【請求項13】

前記摩耗レベル緩和動作が、前記メモリブロックの１つ以上のサイクルカウント及び前記データ記憶デバイスの温度に基づいて実行される、請求項１２に記載の方法。

【請求項14】

前記不揮発性メモリデバイスが、摩耗レベル緩和回路を含み、前記摩耗レベル緩和動作を実行することが、
前記摩耗レベル緩和回路を制御して、前記メモリブロックを前記第１の読み出し状態に強制することと、
前記摩耗レベル緩和回路を制御して、前記メモリブロックを前記第１の読み出し状態に強制することに応答して、前記メモリブロックの前記要求されたサイクル動作を実行することと、
前記メモリブロックの前記サイクルカウントを増分することと、を含む、請求項９に記載の方法。

【請求項15】

装置であって、
メモリブロックをサイクルする要求を受信するための手段であって、前記メモリブロックが、データ記憶デバイスの不揮発性メモリデバイス内にある、受信するための手段と、
前記サイクル動作要求を受信することに応答して、摩耗レベル緩和動作を実行するための手段と、を備え、
前記摩耗レベル緩和動作を実行するための前記手段が、
前記メモリブロックが、第１の読み出し状態又は第２の読み出し状態にあるかを判定することと、
前記メモリブロックが、前記第１の読み出し状態にあると判定することに応答して、前記メモリブロックの前記要求されたサイクル動作を実行し、前記メモリブロックのサイクルカウントを第１の値だけ増分することと、
前記メモリブロックが、前記第２の読み出し状態にあると判定することに応答して、前記メモリブロックの前記要求されたサイクル動作を実行し、前記メモリブロックの前記サイクルカウントを第２の値だけ増分することと、を行うように更に構成されており、
前記メモリブロックの前記第１の読み出し状態、及び前記メモリブロックの前記第２の読み出し状態が、前記メモリブロックに関連付けられたワード線電圧に基づいている、装置。

【請求項16】

前記第１の値が、１であり、前記第２の値が、１を超える値である、請求項１５に記載の装置。

【請求項17】

前記第２の値が、１．２である、請求項１６に記載の装置。

【請求項18】

前記不揮発性メモリデバイスが、摩耗レベル緩和回路を含み、前記摩耗レベル緩和動作を実行するための前記手段が、
前記メモリブロックが、前記第１の読み出し状態又は前記第２の読み出し状態にあるかを判定することと、
前記メモリブロックが、前記第１の読み出し状態にあると判定することに応答して、前記要求されたサイクル動作を実行し、前記メモリブロックのサイクルカウントを１の値だけ増分することと、
前記摩耗レベル緩和回路を制御して、前記メモリブロックを、前記第２の読み出し状態から前記第１の読み出し状態に強制することと、
前記摩耗レベル緩和回路を制御して、前記メモリブロックを前記第１の読み出し状態に強制することに応答して、前記メモリブロックの前記要求されたサイクル動作を実行し、前記メモリブロックの前記サイクルカウントを１だけ増分することと、を行うように更に構成されている、請求項１５に記載の装置。

【請求項19】

前記摩耗レベル緩和動作が、前記データ記憶デバイスの温度が所定の閾値を下回ることに基づいて実行される、請求項１８に記載の装置。

【請求項20】

前記不揮発性メモリデバイスが、摩耗レベル緩和回路を含み、前記摩耗レベル緩和動作を実行するための前記手段が、
前記摩耗レベル緩和回路を制御して、前記メモリブロックを前記第１の読み出し状態に強制することと、
前記摩耗レベル緩和回路を制御して、前記メモリブロックを前記第１の読み出し状態に強制することに応答して、前記メモリブロックの前記要求されたサイクル動作を実行することと、
前記メモリブロックの前記サイクルカウントを増分することと、を行うように更に構成されている、請求項１５に記載の装置。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本出願は、２０２０年１２月１日に出願された米国仮特許出願第６３／１１９，９３３号の優先権及び利益を主張するものであり、これらの内容全体は、参照により本明細書に組み込まれる。

【背景技術】

【0002】

本出願は、概して、メモリデバイスに関し、より具体的には、メモリブロックが第２の読み出し状態にあるときのサイクリング動作に起因するメモリブロック上の摩耗を緩和するコントローラに関する。

【0003】

半導体メモリデバイスは、データを記憶するために使用されるメモリセルを有する。メモリセルは、データ状態を表す電荷を蓄積するために使用することができる、電荷トラップ材料を用いて形成することができる。電荷トラップ材料は、三次元（３Ｄ）積層メモリ構造において垂直に、又は二次元（２Ｄ）メモリ構造において水平に配置することができる。３Ｄメモリ構造の一実施例はビットコストスケーラブル（ＢｉＣＳ）アーキテクチャであり、これは交互の導電層及び誘電体層の積層を含む。

【0004】

メモリセルは、ストリングに配置されてもよく、例えば、選択ゲートトランジスタは、ストリングのチャネルをソース線又はビット線に選択的に接続するためにストリングの端部に設けられる。メモリセルがプログラムされる、又は書き込まれると、データは読み出し動作で読み戻すことができる。読み出し動作は、一連の読み出し電圧をワード線（ＷＬ）に印加することを伴うことができ、その間に、感知回路が、ＷＬに接続されたセルが導電状態又は非導電状態にあるかを判定する。セルが非導電状態にある場合、メモリセルのＶｔｈは読み出し電圧を超える。読み出し電圧は、隣接するデータ状態の閾値電圧レベル間にあると予想されるレベルに設定される。

【0005】

ただし、メモリセルのＶｔｈは、読み出し動作がいつ生じるかに応じて変化し得る。例えば、Ｖｔｈは、読み出し動作が生じたときのＷＬのカップリング状態に応じてメモリセル内で変化し得る。ＷＬがカップリングされていない「第１の読み出し」条件を定義することができ、ＷＬがカップリングされている「第２の読み出し」条件を定義することができる。すなわち、第１の読み出し動作の後、寄生容量が蓄積され、これがＷＬを第２の読み出し条件にする。メモリセルは、ＷＬが放電されるにつれて、経時的に、例えば１時間にわたって、第２の読み出し条件から第１の読み出し条件とへ徐々に遷移することになる。読み出し間の不十分な時間及び／又はワード線電圧の不十分な接地経路は、第２の読み出し条件から第１の読み出し条件へ遷移するのに必要な時間を増加させ得る。

【0006】

メモリセルは、電源オンイベント後に第１の読み出し条件にあることができる。例えば、メモリデバイスが電源投入されると、不良ブロックをチェックする動作を実行することができる。この動作は、０Ｖ又は他の低電圧をＷＬに印加することを伴う。結果として、ＷＬ電圧のあらゆるカップリングが放電される。メモリセルは、最後の感知動作の後に、読み出しが短時間、例えば秒又は分で生じるときに、第２の読み出し条件にあることができる。

【0007】

読み出し動作が生じると、セルが第１若しくは第２の読み出し条件にあるか、又はおそらくこれらの２つの条件の間のどこかにあるかが、分からない場合がある。１つのアプローチは、電源オンイベント又は以前の感知動作からの経過時間を追跡することである。ただし、環境要因及びプロセス変動などの他の要因が関連し得るため、この経過時間は、ワード線がカップリングされているかどうか、又はカップリング程度を正確に示すことができない場合がある。

【0008】

メモリ使用又は摩耗を追跡することによって、メモリの寿命を測定又は推定することが知られている。メモリセル上で実行される各動作は、セルの寿命を短縮させ得る。例えば、第１の読み出し状態にあるメモリセル上での読み出し動作は、メモリセルに影響を及ぼす電圧及びノイズの比較的大きな変化に起因して、メモリセルにストレスを与える。メモリセルが第２の読み出し状態にある場合、トラップ状態から逃れ得る電荷のために、異なる量のストレスがセル上にかかる。摩耗レベルを正確に計算することが可能であることが有利であろう。

【発明の概要】

【0009】

メモリブロックが第２の読み出し状態にあるときにメモリブロックのサイクリング動作を実行することは、経時的にメモリブロック上の摩耗を増加させる。バイアス電圧が低いとき、例えば第１の読み出し状態にあるときに、メモリブロックをサイクルすることによって、メモリブロックの寿命を延長することができ、第２の読み出し状態にあることに関連付けられた摩耗を考慮又は低減することができる。

【0010】

本開示の一実施形態は、メモリブロックを含む不揮発性メモリデバイス、及び不揮発性メモリデバイスに結合されたコントローラを含む、データ記憶デバイスを含む。コントローラは、サイクル動作要求を受信し、サイクル動作要求を受信することに応答して摩耗レベル緩和動作を実行するように構成されている。摩耗レベル緩和動作を実行するために、コントローラは、メモリブロックが第１の読み出し状態又は第２の読み出し状態にあるかを判定するように更に構成されている。コントローラはまた、メモリブロックが第１の読み出し状態にあると判定することに応答して、要求されたサイクル動作を実行し、メモリブロックのサイクルカウントを第１の値だけ増分するように構成され、及びメモリブロックが第２の読み出し状態にあると判定することに応答して、メモリブロックの要求されたサイクル動作を実行し、メモリブロックのサイクルカウントを第２の値だけ増分するように構成されている。メモリブロックが第１の読み出し状態にあること及びメモリブロックが第２の読み出し状態にあることは、メモリブロックに関連付けられたワード線電圧に基づく。

【0011】

本開示の別の実施形態では、不揮発性メモリデバイスに結合されたコントローラによって実行される方法は、サイクル動作要求を受信し、サイクル動作要求を受信することに応答して摩耗レベル緩和動作を実行する。摩耗レベル緩和動作は、メモリブロックが第１の読み出し状態又は第２の読み出し状態にあるかを判定することと、メモリブロックが第１の読み出し状態にあると判定することに応答して、要求されたサイクル動作を実行し、メモリブロックのサイクルカウントを第１の値だけ増分することと、を含む。摩耗レベル緩和動作はまた、メモリブロックが第２の読み出し状態にあると判定することに応答して、メモリブロックの要求されたサイクル動作を実行し、メモリブロックのサイクルカウントを第２の値だけ増分することを含む。メモリブロックの第１の読み出し状態、及びメモリブロックの第２の読み出し状態は、メモリブロックに関連付けられたワード線電圧に基づく。

【0012】

本開示の一実施形態では、装置が提供される。装置は、メモリブロックをサイクルする要求を受信するための手段を含み、メモリブロックは、データ記憶デバイスの不揮発性メモリデバイス内にある。装置はまた、摩耗レベル緩和動作を実行するための手段も含む。摩耗レベル緩和動作を実行するための手段は、メモリブロックが第１の読み出し状態又は第２の読み出し状態にあるかを判定し、メモリブロックが第１の読み出し状態にあると判定することに応答して、メモリブロックの要求されたサイクル動作を実行し、メモリブロックのサイクルカウントを第１の値だけ増分するように構成されている。摩耗レベル緩和動作を実行するための手段はまた、メモリブロックが第２の読み出し状態にあると判定することに応答して、メモリブロックの要求されたサイクル動作を実行し、メモリブロックのサイクルカウントを第２の値だけ増分するように構成されている。メモリブロックの第１の読み出し状態、及びメモリブロックの第２の読み出し状態は、メモリブロックに関連付けられたワード線電圧に基づく。

【0013】

本開示の様々な態様は、メモリデバイスの改善を提供する。例えば、メモリブロックが第２の読み出し状態にあるときのサイクルイベントを考慮することは、メモリデバイス内のメモリブロック間の摩耗レベルを適切に管理するのに役立てることができる。追加的に、サイクリング動作前にメモリブロックを第１の読み出し状態に強制することは、メモリブロックの寿命を延長する。本開示は、ソフトウェア、ファームウェア、又はそれらの組み合わせによって制御されるハードウェア又は回路を含む様々な形態で具現化することができる。上述の概要は、本開示の様々な態様の一般的な概念を提供することのみを意図したものであり、いかなる方法でも本開示の範囲を限定するものではない。

【図面の簡単な説明】

【0014】

【図1】いくつかの実施形態による、データ記憶デバイスを含むシステムの一実施例のブロック図である。

【0015】

【図2】いくつかの実施形態による、読み出し動作中の例示的なワード線バイアス電圧を示す図である。

【0016】

【図3】第１及び第２の読み出し状態にあるときのサイクル動作に基づき、メモリブロックへの影響を示す、複数のデータプロットを含む。

【0017】

【図4】いくつかの実施形態による、第２の読み出し状態にあるときのサイクリング動作を考慮するためのプロセスを示すフローチャートである。

【0018】

【図5】いくつかの実施形態による、メモリブロックを、第２の読み出し状態から第１の読み出し状態に強制するためのプロセスを示すフローチャートである。

【0019】

【図6】いくつかの実施形態による、メモリブロックを、第２の読み出し状態から第１の読み出し状態に強制するための代替的プロセスを示すフローチャートである。

【発明を実施するための形態】

【0020】

以下の説明では、本開示の１つ以上の態様の理解を提供するために、データ記憶デバイス構成、コントローラ動作などのような多数の詳細が記載される。これらの具体的な詳細は単なる例示であり、本出願の範囲を限定することを意図するものではないことは、当業者には容易に明らかであろう。具体的には、コントローラに関連付けられた機能は、ハードウェア（例えば、アナログ回路又はデジタル回路）、ハードウェアとソフトウェアとの組み合わせ（例えば、プロセッサ若しくは制御回路によって実行される非一時的コンピュータ可読媒体に記憶されたプログラムコード又はファームウェア）、又は任意の他の好適な手段によって実行することができる。以下の説明は、本開示の様々な態様の一般的な概念を提供することのみを意図するものであり、いかなる方法でも本開示の範囲を限定するものではない。更に、本開示は、ＮＡＮＤフラッシュに言及するが、本明細書で考察する概念は、ＮＯＲ、ＰＣＭ（「相変化メモリ」）、ＲｅＲＡＭなどのような他のタイプの固体メモリに適用可能であることが、当業者には明らかであろう。

【0021】

図１は、本開示のいくつかの実施形態による、摩耗レベル緩和を含むシステム１００の一実施例のブロック図である。図１の実施例では、システム１００は、ホストデバイス１０８と通信するデータ記憶デバイス１０２を含む。データ記憶デバイス１０２は、コントローラ１０６に結合されたメモリデバイス１０４（例えば、不揮発性メモリ）を含む。

【0022】

コントローラ１０６によって提供される構造的特徴及び機能的特徴の一実施例を図１に示す。ただし、コントローラ１０６は、図１のコントローラ１０６によって提供される構造的特徴及び機能的特徴に限定されない。コントローラ１０６は、図１に示されていない、少数又は追加の構造的特徴及び機能的特徴を含み得る。

【0023】

データ記憶デバイス１０２及びホストデバイス１０８は、バス接続又はワイヤレス接続などの接続（例えば、通信経路１１０）を介して動作可能に結合され得る。いくつかの実施例では、データ記憶システム１０２は、ホストデバイス１０８内に埋め込まれ得る。代替的に、他の実施例では、データ記憶デバイス１０２は、ホストデバイス１０８から取り外し可能であり得る（すなわち、ホストデバイス１０８に「取り外し可能に」結合される）。一実施例として、データ記憶デバイス１０２は、取り外し可能なユニバーサルシリアルバス（ＵＳＢ）構成によって、ホストデバイス１０８に取り外し可能に結合され得る。いくつかの実装態様では、データ記憶デバイス１０２は、ソリッドステートドライブ（ＳＳＤ）を含むか、又はそれに対応し得るが、このＳＳＤは、埋め込みストレージドライブ（例えば、モバイル埋め込みストレージドライブ）、エンタープライズ記憶ドライブ（ＥＳＤ）、クライアントストレージデバイス、又はクラウドストレージドライブ、又は他の好適なストレージドライブとして使用され得る。

【0024】

データ記憶デバイス１０２は、有線通信経路及び／又はワイヤレス通信経路などの通信経路１１０を介してホストデバイス１０８に結合されるように構成され得る。例えば、データ記憶デバイス１０２は、インターフェース１２０がホストデバイス１０８に通信可能に結合されたときなど、データ記憶デバイス１０２とホストデバイス１０８との間の通信経路１１０を介した通信を可能にするインターフェース１２０（例えば、ホストインターフェース）を含み得る。

【0025】

ホストデバイス１０８は、プロセッサ及びメモリを含み得る。メモリは、プロセッサによって実行可能であり得るデータ及び／又は命令を記憶するように構成され得る。メモリは、単一のメモリであってもよいか、又は１つ以上の不揮発性メモリ、１つ以上の揮発性メモリ、又はこれらの組み合わせなどの１つ以上のメモリを含み得る。ホストデバイス１０８は、データ記憶デバイス１０２のメモリデバイス１０４へのデータの消去、データの読み出し、又はデータの書き込みのための１つ以上の要求など、１つ以上のコマンドをデータ記憶デバイス１０２に発行し得る。例えば、ホストデバイス１０８は、メモリデバイス１０４に記憶されるユーザデータ１３２などのデータを提供するか、又はメモリデバイス１０４からデータを読み出されるデータを要求するように構成され得る。ホストデバイス１０８は、モバイルスマートフォン、音楽プレーヤ、ビデオプレーヤ、ゲーム機、電子書籍リーダ、パーソナルデジタルアシスタント（ＰＤＡ）、ラップトップコンピュータ若しくはノートブックコンピュータなどのコンピュータ、これらの任意の組み合わせ、又は他の好適な電子デバイスを含み得る。

【0026】

ホストデバイス１０８は、メモリデバイス１０４からの読み出し、及びメモリデバイス１０４への書き込みを可能にするメモリインターフェースを介して通信する。いくつかの実施例では、ホストデバイス１０８は、ユニバーサルフラッシュストレージ（ＵＦＳ）ホストコントローラインターフェース仕様などの工業規格に準拠して動作し得る。他の実施例では、ホストデバイス１０８は、セキュアデジタル（ＳＤ）ホストコントローラ仕様又は他の好適な工業規格などの１つ以上の他の仕様に準拠して動作し得る。ホストデバイス１０８はまた、任意の他の好適な通信プロトコルによって、メモリデバイス１０４と通信し得る。

【0027】

データ記憶デバイス１０２のメモリデバイス１０４は、不揮発性メモリ（例えば、ＮＡＮＤ、ＢｉＣＳファミリーのメモリ、又は他の好適なメモリ）を含み得る。いくつかの実施例では、メモリデバイス１０４は、任意のタイプのフラッシュメモリとし得る。例えば、メモリデバイス１０４は、二次元（２Ｄ）メモリ又は三次元（３Ｄ）フラッシュメモリとし得る。メモリシステム１０４は、１つ以上のメモリダイ１０３を含み得る。１つ以上のメモリダイ１０３の各々は、１つ以上のメモリブロック１１２（例えば、１つ以上の消去ブロック）を含み得る。各メモリブロック１１２は、記憶素子１０７Ａ～１０７Ｎの代表的なグループなどの記憶素子の１つ以上のグループを含み得る。記憶素子１０７Ａ～１０７Ｎのグループは、ワード線として構成され得る。記憶素子１０７Ａ～１０７Ｎのグループは、それぞれ代表的な記憶素子１０９Ａ及び１０９Ｎなどの複数の記憶素子（例えば、本明細書で「ストリング」と称されるメモリセル）を含み得る。

【0028】

メモリデバイス１０４は、１つ以上のメモリダイ１０３の動作を支持するための読み出し／書き込み回路１４０及び摩耗レベル緩和回路１４２などの支持回路を含み得る。単一の構成要素として示されているが、読み出し／書き込み回路１４０は、読み出し回路及び書き込み回路などのメモリデバイス１０４の別個の構成要素に分割され得る。読み出し／書き込み回路１４０は、メモリデバイス１０４の１つ以上のメモリダイ１０３の外部にし得る。代替的に、１つ以上の個々のメモリダイは、他のメモリダイのいずれかにおける任意の他の読み出し及び／又は書き込み動作とは独立して、個々のメモリダイ内の記憶素子から読み出し及び／又は記憶素子に書き込みするように動作可能である、対応する読み出し／書き込み回路を含み得る。同様に、摩耗レベル緩和回路１４２は、１つ以上のメモリダイ１０３及びメモリデバイス１０４の外部にし得る。例えば、摩耗レベル緩和回路１４２は、プロセッサ１２４によって実行される別個のハードウェア回路又はファームウェアとしてコントローラ１０６内に具現化され得る。代替的に、１つ以上の個々のメモリダイは、他のメモリダイのいずれかにおける任意の摩耗レベル緩和動作とは独立して、個々のメモリダイ内で、以下で説明される摩耗レベル緩和機能を実行するように動作可能である、対応する摩耗レベル緩和回路を含み得る。いくつかの実施例では、摩耗レベル緩和回路１４２を使用して１つ以上の摩耗レベル動作を実行し得る。メモリデバイス１０４は、１つ以上のラッチ（例えば、ラッチ１１３、１１５、及び１１７を含む一組のラッチ１１１）を更に含み得る。

【0029】

摩耗レベル緩和回路１４２は、ＡＮＤ、ＯＲ、ＸＯＲ、及びＮＯＴゲートなどの論理ゲート、又はプログラマブル論理ゲートを使用して形成され得る。他の実施例では、摩耗レベル緩和回路１４２は、メモリデバイス１０４から省略されてもよく、摩耗レベル緩和回路１４２を参照して説明した動作は読み出し／書き込み回路１４０によって実行され得る。なお更なる実施例では、摩耗レベル緩和回路１４２は、メモリデバイス１０４から省略されてもよく、摩耗レベル緩和回路１４２を参照して説明した動作は、コントローラ１０６によって実行され得る。

【0030】

コントローラ１０６は、バス１０５、インターフェース（例えば、インターフェース回路）、別の構造、又はそれらの組み合わせを介して、メモリデバイス１０４（例えば、１つ以上のメモリダイ１０３）に結合される。例えば、バス１０５は、コントローラ１０６が、１つ以上のメモリダイ１０３の各々と、他のメモリダイ１０３との通信を並列かつ独立して、通信することを可能にするために、複数の別個のチャネルを含み得る。

【0031】

コントローラ１０６は、ホストデバイス１０８からデータ及び命令を受信し、ホストデバイス１０８にデータを送信するように構成されている。例えば、コントローラ１０６は、インターフェース１２０を介してホストデバイス１０８にデータを送信することができ、コントローラ１０６は、インターフェース１２０を介してホストデバイス１０８からデータを受信し得る。コントローラ１０６は、データ及びコマンド（例えば、メモリデバイス１０４のメモリブロックのサイクル動作であり得るメモリ動作１３６）をメモリデバイス１０４に送信し、メモリデバイス１０４からデータを受信するように構成されている。例えば、コントローラ１０６は、データ及びプログラム又は書き込みコマンドを送信して、メモリデバイス１０４にデータをメモリデバイス１０４の指定されたアドレスに記憶させるように構成されている。書き込みコマンドは、データを記憶することになるメモリデバイス１０４の一部分の物理アドレス（例えば、メモリデバイス１０４のワード線の物理アドレス）を指定し得る。

【0032】

コントローラ１０６は、メモリデバイス１０４に読み出しコマンドを送信して、メモリデバイス１０４の指定されたアドレスからデータにアクセスするように構成されている。読み出しコマンドは、メモリデバイス１０４の領域の物理アドレス（例えば、メモリデバイス１０４のワード線の物理アドレス）を指定し得る。コントローラ１０６はまた、バックグラウンドスキャン動作、ガベージコレクション動作、及び／又は摩耗平準化動作、又は他の好適なメモリ動作に関連付けられたメモリデバイス１０４にデータ及びコマンドを送信するように構成され得る。

【0033】

コントローラ１０６は、プロセッサ１２４、メモリ１２６、及び温度センサ１２８などの他の関連回路を含み得る。メモリ１２６は、プロセッサ１２４によって実行可能であり得るデータ及び／又は命令を記憶するように構成され得る。メモリ１２６は、摩耗レベル緩和コマンド１３０を含み得る。摩耗レベル緩和コマンド１３０は、プロセッサ１２４によって実行可能であるハードウェア回路又は命令であり得る。

【0034】

コントローラ１０６は、メモリデバイス１０４にメモリ動作１３６（例えば、読み出しコマンド）を送信して、読み出し／書き込み回路１４０が記憶素子内に記憶されたデータを感知するようにさせ得る。例えば、コントローラ１０６は、ホストデバイス１０８から読み出しアクセスの要求を受信することに応答して、読み出しコマンドをメモリデバイス１０４に送信し得る。読み出しコマンドを受信することに応答して、メモリデバイス１０４は、記憶素子１０７Ａを（例えば、読み出し／書き込み回路１４０を使用して）感知して、記憶されたデータを表す１つ以上のビットの組を生成し得る。

【0035】

温度センサ１２８は、データ記憶デバイス１０２及び／又はメモリデバイス１０４の温度を検出又は判定するように構成されている。いくつかの実施形態では、各メモリブロック１１２の温度は、温度センサ１２８によって判定することができる。他の実施形態では、データ記憶デバイス１０２の単一の温度は、温度センサ１２８によって判定される。温度センサ１２８は、判定された温度情報をプロセッサ１２４に提供するように構成されている。図１の温度センサ１２８はコントローラ１０６の一部分として示されているが、１つ以上の温度センサがメモリデバイス１０４内に位置して、メモリデバイス１０４の１つ以上の部分の温度値を提供し得ることが理解される。

【0036】

メモリブロックの１つ以上の選択されたワード線を読み出すとき、ワード線電圧がブロックのワード線に印加されて、メモリセルをオンにし、チャネルカットオフを回避する。現在のメモリシステムは、全てのワード線が常に書き込まれていると仮定し、したがって、読み出し動作中に固定ワード線電圧を印加する。ワード線電圧は、ワード線における閾値電圧（「Ｖｔ」）として全ての読み出し中に印加され、その後、読み出しが完了した後に除去され、閾値電圧Ｖｔの第１の読み出し状態が結果として得られる。いくつかのフラッシュメモリタイプ（例えば、ＮＡＮＤ）メモリでは、閾値電圧Ｖｔは、読み出し動作後に徐々に上昇し、閾値電圧Ｖｔの第２の読み出し状態が結果として得られる。いくつかの実施形態では、閾値電圧Ｖｔの第２の読み出し状態は、およそ４Ｖであり得る。ただし、４Ｖ超及び４Ｖ未満の閾値電圧が企図される。

【0037】

ここで図２を参照すると、いくつかの実施形態による、典型的なＮＡＮＤ読み出し動作２００の実施例を示すグラフが示されている。図２に示すように、ワード線電圧は、読み出し動作中にメモリブロック１１２などのメモリブロック内のワード線に印加され、電圧がベースライン電圧２０２を超えて上昇する。ワード線電圧を印加した後、ワード線に印加された閾値電圧（Ｖｔｈ）は、第１のレベル２０４に達し、その後、読み出し動作が完了するにつれて低下し、第１の読み出し状態電圧レベル２０５に降下する。一実施形態では、第１の読み出し状態電圧レベルは、およそ０Ｖである。ただし、０Ｖ～３Ｖの電圧レベルも企図される。次いで、閾値電圧は、２０６で上昇し始め、電圧が２０８でピーク電圧に達すると、ワード線を第２の読み出し状態にする。図２に示すように、閾値は、２１０で第１の読み出し状態（例えば、０Ｖ）に達するまで、一定期間後に低下し始める。閾値電圧が第２の読み出し状態閾値を下回る期間は、温度及びプロセスの変動などの様々な要因に依存し得る。一般に、より低い温度は、閾値電圧が第２の読み出し状態閾値を下回るより長い期間を必要とする。具体的には、高温では、閾値電圧が第２の読み出し状態レベルを下回る時間期間は、分単位であり得る。例えば、８５℃では、第２の読み出し状態の閾値電圧は、２分で第２の読み出し状態電圧閾値を下回ることができる。対照的に、より低い温度（例えば、５５℃未満）では、閾値電圧が第２の読み出し状態レベルを下回る時間期間は、時単位であり得る。例えば、５５℃では、閾値電圧が第２の読み出し状態を下回る時間期間はおよそ２～３時間であり、一方、２５℃では、閾値が第２の読み出し状態を下回る時間期間はおよそ１５時間であり得る。

【0038】

通常、メモリブロックのプログラミングサイクル（消去／プログラム）中に、メモリブロックの摩耗が予想され、これは不合格ビットカウント（「ＦＢＣ」）又は経時的な誤り率の形態で現れ得る。一般に、所与のメモリブロックのサイクル数は、プロセッサ１２４などによって監視され、メモリ１２６などに記憶される。サイクル数（「サイクルカウント」）に基づいて、プロセッサ１２４は、異なるメモリブロックが均等に摩耗することを確実にするために、異なるメモリブロック間にデータを分散することができる。例えば、メモリブロックの平均寿命が２０００サイクルである場合、プロセッサ１２４は、どのメモリブロックがプログラムされるかを分散して、いくつかのメモリブロックが２０００サイクルに達するのを防止するように構成されているが、他のメモリブロックは、サイクルカウントがメモリブロックの摩耗を正確に反映しない場合があるため、はるかに少ないサイクルを受ける。

【0039】

上記のように、メモリブロック（又は、関連付けらたワード線）が第２の読み出し状態にある間にメモリブロックがサイクルされると、メモリブロックが第１の読み出し状態にあるときにメモリブロックがサイクルされるときよりも、メモリブロックの予想寿命がより短くなることが観察されている。これは、図３により詳細に示されており、図３は、メモリブロックが第１の読み出し状態（例えば、低閾値電圧）３０２でサイクルされるときの４ｋｂのメモリ当たりの不良ビットカウントと、メモリブロックが第２の読み出し状態３０４でサイクルされるときの４ｋｂのメモリ当たりの不良ビットカウントと、を示す。データプロット３０６に示されるように、２０００サイクル後、４ｋｂ当たりのＦＢＣは、第１の読み出し状態にあるときにサイクルされるメモリデバイスについておよそ５６０ビットである。対照的に、データプロット３０８に示すように、２０００サイクル後、４ｋｂ当たりのＦＢＣは、第２の読み出し状態にあるときにサイクルされるメモリデバイスについておよそ６５０ビットであり、第１の読み出し状態にあるときにサイクルされたメモリブロックに対しておよそ１５％の不良ビットの増加を示している。したがって、第２の読み出し状態にあるときにメモリブロックを絶え間なくサイクルすることは、経時的にメモリブロックの早期故障につながり得る。これは、いくつかのメモリブロックが予想されるものよりも早く寿命末期（「ＥＯＬ」）に達することをもたらし得る。更に、本開示は、本明細書に説明されるプロセスを用いて、メモリブロックの寿命を延長することができる。

【0040】

ここで図４を参照すると、いくつかの実施形態による、摩耗平準化をインテリジェントに管理するためのプロセス又は方法４００が説明されている。プロセス４００は、メモリ１２６及び摩耗レベル緩和１３０などのメモリに記憶され、プロセッサ１２４などのプロセッサによって実行され得ることが理解される。ただし、プロセス４００の一部又は全ては、摩耗レベル緩和回路１４２及び／又は読み出し／書き込み回路１４０を介してなど、メモリデバイス１０４上で実行され得ることが企図される。したがって、プロセス４００は、上述のコントローラ１０６及びその関連付けられた構成要素に関して説明されるが、プロセス４００は、メモリデバイス１０４によって少なくとも部分的に実行され得ることが企図される。更に、プロセス４００は単一のメモリブロック１１２に関して説明されるが、プロセス４００は、データ記憶デバイス内の複数のメモリブロックに適用され得ることが理解される。

【0041】

ブロック４０２において、上述のメモリブロック１１２などのメモリブロックがサイクルされる。本開示の目的のために、サイクリングは、メモリブロック内のデータの消去を意味すると理解される。サイクリングは、消去プロセスが完了した後に、新しいデータをメモリブロックに書き込むことを更に含むことができる。したがって、サイクリングは、所与のメモリブロックの消去及びプログラム動作を意味すると理解される。ブロック４０２において、メモリブロック１１２がサイクルされた後、ブロック４０４においてタイマが開始される。一実施形態では、プロセッサ１２４はタイマを制御する。他の実施形態では、タイマはプロセッサ１２４の一部であるか、又はプロセッサ１２４は、ブロック４０２で実行されるサイクル動作に関連付けられた時間（例えば、タイムスタンプ値）を記録することができる。

【0042】

ブロック４０６において、プロセッサ１２４は、メモリブロック１１２に対する読み出し要求が受信されたかどうかを判定する。メモリブロック１１２に対する読み出し要求が受信されたと判定することに応答して、メモリブロック１１２の読み出しが実行され、ブロック４０８でタイマがリセットされる。いくつかの実施形態では、プロセッサ１２４は、ブロック４０８で実行された読み出し動作に関連付けられた時間（例えば、タイムスタンプ値）を記録することができる。

【0043】

タイマをリセットすると、プロセッサ１２４は、ブロック４１０においてメモリブロック１１２に対するサイクル要求が受信されたかどうかを判定する。追加的に、ブロック４０６において読み出し要求が受信されなかったと判定することに応答して、プロセッサ１２４は、ブロック４１０においてサイクル要求が受信されたかどうかも判定する。上述のように、サイクル要求は、メモリブロック１１２を消去又はプログラムする要求である。ブロック４１０でサイクル要求が受信されなかったと判定することに応答して、プロセッサ１２４は、ブロック４０６において読み出し要求が受信されたかどうかを再び判定する。

【0044】

サイクル要求が受信されたと判定することに応答して、プロセッサ１２４は、ブロック４１２においてメモリブロック１１２の読み出し状態を判定する。例えば、プロセッサ１２４は、メモリブロック１１２が第１の読み出し状態又は第２の読み出し状態にあるかを判定する。一実施形態では、プロセッサ１２４は、タイマの時間値に基づいて、メモリブロック１１２の読み出し状態を判定する。他の実施形態では、プロセッサ１２４は、最後の読み出し動作（例えば、タイムスタンプ）の記録された時間と現在の時間との間の時間期間に基づいて判定された時間値に基づいて、メモリブロック１１２の読み出し状態を判定することができる。例えば、所定の時間値を超える時間値に応答して、プロセッサ１２４は、メモリブロック１１２が第１の読み出し状態にあると判定する。しかしながら、プロセッサ１２４は、所定の時間値を超えない時間値に応答して、メモリブロック１１２が第２の読み出し状態にあると判定する。いくつかの実施形態では、所定の時間値は、１０分とし得る。ただし、１０分超又は１０分未満の所定の時間値も企図される。なお更なる実施例では、プロセッサ１２４は、メモリブロック１１２内の１つ以上のワード線の制御ゲート電圧を判定して、制御ゲート電圧が第１の読み出し状態値を超えるかどうかを判定するなど、他の機能を使用して、メモリブロック１１２の読み出し状態を判定することができる。

【0045】

他の実施形態では、プロセッサ１２４は、タイマの時間値とデータ記憶デバイス１０２の温度値との組み合わせに基づいて、メモリブロック１１２の読み出し状態を判定する。温度値は、上述の温度センサ１２８によって提供することができる。一実施形態では、プロセッサ１２４は、タイマ値が温度調整時間値を超えるかどうかを判定する。上述したように、温度は、第２の読み出し状態から第１の読み出し状態に遷移するためにメモリブロック１１２が必要とされる時間に影響する（すなわち、より低い温度が遷移時間を増加させる）。したがって、プロセッサ１２４は、検出された温度に基づいて読み出し状態の後に、第２の読み出し状態にあるメモリブロック１１２に関連付けられた時間値を判定するように構成することができる。例えば、データ記憶デバイス１０２が８５℃の判定された温度を有する場合、第２の読み出し状態にあるメモリブロック１１２と関連付けられた時間は、２分とし得る。対照的に、データ記憶デバイス１０２が５５℃の判定された温度を有する場合、第２の読み出し状態にあるメモリブロック１１２と関連付けられた時間は、３時間とし得る。第２の読み出し状態時間は、メモリデバイスの温度が低下するにつれて増加し続ける。したがって、８５℃以上の温度を有するデータ記憶デバイス１０２の場合、プロセッサ１２４は、メモリブロック１１２が第２の読み出し状態にあると判定し、ここでは、タイマは、最後の読み出し動作がメモリブロック１１２上で実行されてから２分未満の時間が経過したことを示す。対照的に、５５℃の温度を有するデータ記憶デバイス１０２の場合、プロセッサ１２４は、メモリブロック１１２が第２の読み出し状態にあると判定し、ここでは、タイマは、最後の読み出し動作がメモリブロック１１２上で実行されてから３時間未満の時間が経過したことを示す。プロセッサ１２４は、５５℃未満の温度について第２の読み出し状態にあることに関連付けられた時間を更に推定することができる。上記の温度／時間の実施例は例示目的のためであり、様々な時間／温度相関が企図されることが理解される。当業者であれば、異なる材料、異なるトランジスタ構造、異なるパッケージなどを有する異なるメモリデバイスが、所与のメモリブロックがいつ第２の読み出し状態から第１の読み出し状態に遷移するかを判定するための異なる時間／温度相関を有し得ることを理解するであろう。

【0046】

なお更なる実施例では、プロセッサ１２４は、他のデータ又はプロセスを使用して、メモリブロック１１２が第１の読み出し状態又は第２の読み出し状態にあるかを判定することができる。例えば、プロセッサ１２４は、メモリブロック１１２内のワード線の閾値電圧を示すデータを受信し、それによって、メモリブロック１１２が第１の読み出し状態又は第２の読み出し状態にあるかを示すように構成することができる。

【0047】

ブロック４１４において、メモリブロック１１２が第１の読み出し状態にあると判定することに応答して、プロセッサ１２４は、要求されたサイクル動作を完了し、メモリブロック１１２に関連付けられたサイクルカウンタを第１の読み出し状態値の１つ（例えば、「１」）だけ増分する。上述のように、サイクルカウンタは、特定のメモリブロック上で実行されるサイクル動作の数のカウントである。次いで、ブロック４０４において、タイマが再び開始される。ブロック４１６において、メモリブロック１１２が第２の読み出し状態にあると判定することに応答して、メモリブロック１１２はサイクルされ、メモリブロック１１２に関連付けられたサイクルカウンタは、第２の読み出し状態調整値だけ増分される。一実施形態では、第２の読み出し状態調整値は、１．２である。これは、メモリブロックが第２の読み出し状態にある間にメモリブロックをサイクルすることに関連付けられた摩耗の２０％増加を反映する。ただし、１．２超又は１．２未満の第２の読み出し状態調整値も企図される。例えば、第２の読み出し状態調整値は、メモリタイプ、メモリアーキテクチャ、シリコン構造、トランジスタアーキテクチャなどに基づいて判定することができる。したがって、第２の読み出し状態調整値は、特定のメモリデバイスタイプのために設定することができ、本明細書に説明されるメモリデバイスに限定されるものではないと理解される。メモリブロック１１２がブロック４１６でサイクルされると、タイマがブロック４０４で再び開始される。

【0048】

第２の読み出し状態にある間にメモリブロック１１２がサイクルされるサイクルカウントを調整することによって、プロセッサ１２４は、所与のメモリブロック上の摩耗をより正確に判定することができ、１つ以上の摩耗平準化動作を実行してデータ記憶デバイス１０２内の複数のメモリブロックにわたって摩耗を平準化するときにそのデータを利用することができる。サイクルカウントデータは、メモリ１２６などのメモリに記憶することができる。

【0049】

ここで図５を参照すると、いくつかの実施形態による、メモリブロックにわたって摩耗レベルをインテリジェントに管理するための代替的プロセスを示すプロセス又は方法５００が示されている。プロセス５００は、上記のプロセス４００の代わりに、又はプロセス４００と併せて使用することができる。例えば、プロセス５００は、データ記憶デバイス１０２のメモリブロックがそれらの寿命末期に近付くと、メモリブロックが第２の読み出し状態にある間に、メモリブロックのサイクリング動作を実行することによる摩耗の加速を防止するために使用することができる。他の実施例では、プロセス５００は、第２の読み出し状態から第１の読み出し状態へのより長い遷移時間により、メモリデバイスの温度が閾値温度（例えば、５５℃）未満であるときに使用することができる。５５℃が一例として使用されるが、プロセス５００は、５５℃未満又は５５℃超の温度のプロセス４００の代わりに使用され得ることが理解される。更に、いくつかの実施形態では、プロセス５００は、メモリ１２６及び摩耗レベル緩和１３０などのメモリに記憶され、プロセッサ１２４などのプロセッサによって実行される。ただし、他の実施例では、プロセス５００は、摩耗レベル緩和回路１４２及び／又は読み出し／書き込み回路１４０を介してなど、メモリデバイス１０４上に記憶及び／又は実行される。なお更なる実施例では、プロセス５００は、コントローラ１０６とメモリデバイス１０４との組み合わせによって（例えば、摩耗レベル緩和回路１４２及び／又は読み出し／書き込み回路１４０を介して）実行され得る。

【0050】

ブロック５０２において、上述のメモリブロック１１２などのメモリブロックがサイクルされる。メモリブロック１１２がブロック５０２でサイクルされた後、ブロック５０４においてタイマが開始される。一実施形態では、プロセッサ１２４はタイマを制御する。ブロック５０６において、プロセッサ１２４は、メモリブロック１１２に対する読み出し要求が受信されたかどうかを判定する。ブロック５０８において、メモリブロック１１２に対する読み出し要求が受信されたと判定することに応答して、メモリブロックの読み出しが実行され、タイマがリセットされる。

【0051】

ブロック５１０において、タイマをリセットすると、プロセッサ１２４は、メモリブロック１１２に対するサイクル要求が受信されたかどうかを判定する。追加的に、ブロック５０６で読み出し要求が受信されなかったと判定することに応答して、プロセッサ１２４はまた、ブロック５１０において、サイクル要求が受信されたかどうかを判定する。上述のように、サイクル要求は、メモリブロック１１２を消去又はプログラムするための要求である。ブロック５１０でサイクル要求が受信されなかったと判定することに応答して、プロセッサ１２４は、ブロック５０６において、読み出し要求が受信されたかどうかを再び判定する。

【0052】

サイクル要求が受信されたと判定することに応答して、プロセッサ１２４は、ブロック５１２において、メモリブロック１１２の読み出し状態を判定する。例えば、プロセッサ１２４は、メモリブロック１１２が第１の読み出し状態又は第２の読み出し状態にあるかを判定する。一実施形態では、プロセッサ１２４は、タイマの時間値に基づいて、メモリブロック１１２の読み出し状態を判定する。例えば、タイマが所定の時間値を超える時間値を示す場合、プロセッサ１２４は、メモリブロック１１２が第１の読み出し状態にあると判定する。一方、タイマが所定の時間値を超えない時間値を示す場合、プロセッサ１２４は、メモリブロック１１２が第２の読み出し状態にあると判定する。いくつかの実施形態では、所定の時間値は、１０分とし得る。ただし、１０分超又は１０分未満の所定の時間値も企図される。

【0053】

他の実施形態では、プロセッサ１２４は、上述したように、タイマの時間値とデータ記憶デバイス１０２の温度値との組み合わせに基づいて、メモリブロック１１２の読み出し状態を判定する。なお更なる実施例では、プロセッサ１２４は、他のデータ又はプロセスを使用して、メモリブロック１１２が第１の読み出し状態又は第２の読み出し状態にあるかを判定することができる。例えば、プロセッサ１２４は、メモリブロック内のワード線の閾値電圧を示すデータを受信し、それによって、メモリブロックが第１の読み出し状態又は第２の読み出し状態にあるかを示すように構成することができる。

【0054】

メモリブロック１１２が第１の読み出し状態にあると判定することに応答して、プロセッサ１２４は、ブロック５１４において、要求されたサイクル動作を完了し、メモリブロックに関連付けられたサイクルカウンタを第１の読み出し状態値（例えば、「１」）だけ増分する。次いで、タイマが、ブロック５０４において再び開始される。メモリブロック１１２が第２の読み出し状態にあると判定することに応答して、プロセッサ１２４は、ブロック５１６において、メモリブロック１１２を第１の読み出し状態に強制する。一実施形態では、プロセッサ１２４は、メモリブロック１１２内のワード線を接地して、メモリブロック１１２を第１の読み出し状態に強制するコマンドをメモリブロック１１２に発行する。いくつかの実施形態では、ワード線を接地することは、ワード線の制御ゲートを接地電位値に結び付けることを含む。他の実施形態では、ワード線を接地することは、制御ゲートをワード線に共通ソース電圧（「Ｖｓｓ」）に結び付けることを含む。一実施形態では、コントローラ１０６は、摩耗レベル緩和回路１４２を制御して、メモリブロックを第１の読み出し状態に強制する。他の実施例では、コントローラ１０６は、読み出し－書き込み回路１４０を制御して、メモリブロックを第１の読み出し状態に強制する。ワード線を接地することを、メモリブロック１１２に第１の読み出し状態に強制することに関連して上述したが、メモリブロック１１２を第１の読み出し状態に強制する他の方法も企図される。

【0055】

メモリブロック１１２が第１の読み出し状態に強制されることに応答して、メモリブロック１１２は、ブロック５１４において、サイクルされ、メモリブロックに関連付けられたサイクルカウンタは第１の読み出し状態値だけ増分される。ブロック５１４でメモリブロックがサイクルされると、タイマが、ブロック５０４において再び開始される。サイクリング動作を実行する前に、メモリブロック１１２を、第２の読み出し状態から第１の読み出し状態に強制することによって、第２の読み出し状態にある間に、メモリブロックをサイクルさせることによって引き起こされる追加の摩耗が緩和される。したがって、プロセス５００を使用して、ＦＢＣにおける１５～２０％の低減を達成することができる。

【0056】

ここで図６を参照すると、いくつかの実施形態による、メモリブロック１１２を第１の読み出し状態に強制するための代替的プロセス６００が説明されている。上記のプロセス５００と同様に、プロセス６００は、プロセス４００の代わりに、又はプロセス４００と併せて使用することができる。例えば、プロセス６００は、データ記憶デバイス１０２のメモリブロックがそれらの寿命末期に近付くと、メモリブロックが第２の読み出し状態にある間に、メモリブロックのサイクリング動作を実行することによる摩耗の加速を防止するために使用することができる。他の実施例では、プロセス６００は、第２の読み出し状態から第１の読み出し状態へのより長い遷移時間により、メモリデバイスの温度が閾値温度（例えば、５５℃）未満であるときに使用することができる。５５℃が一例として使用されるが、プロセス６００は、５５℃未満又は５５℃超の温度のプロセス４００の代わりに使用され得ることが理解される。更に、いくつかの実施形態では、プロセス６００は、メモリ１２６及び摩耗レベル緩和１３０などのメモリに記憶され、プロセッサ１２４などのプロセッサによって実行される。ただし、他の実施例では、プロセス５００は、摩耗レベル緩和回路１４２及び／又は読み出し／書き込み回路１４０を介してなど、メモリデバイス１０４上に記憶され、実行される。なお更なる実施例では、プロセス５００は、コントローラ１０６とメモリデバイス１０４との組み合わせによって（例えば、摩耗レベル緩和回路１４２及び／又は読み出し／書き込み回路１４０を介して）実行され得る。

【0057】

ブロック６０２において、メモリブロック１１２などの所与のメモリブロックに対するサイクル要求が受信される。サイクル要求が受信されると、プロセッサ１２４は、ブロック６０４において、メモリブロック１１２を第１の読み出し状態に強制する。上述したように、プロセッサ１２４は、メモリブロック１１２内のワード線を接地して、メモリブロック１１２を第１の読み出し状態に強制することによって、メモリブロック１１２を第１の読み出し状態に強制することができる。一実施形態では、コントローラ１０６は、摩耗レベル緩和回路１４２を制御して、メモリブロックを第１の読み出し状態に強制する。他の実施例では、コントローラ１０６は、読み出し－書き込み回路１４０を制御して、メモリブロックを第１の読み出し状態に強制する。いくつかの実施形態では、ワード線を接地することは、ワード線の制御ゲートを接地電位値に結び付けることを含む。他の実施形態では、ワード線を接地することは、制御ゲートをワード線に結び付けて定常状態電圧（「Ｖｓｓ」）にすることを含む。ワード線を接地することを、メモリブロック１１２を第１の読み出し状態に強制することに関連して上述したが、メモリブロック１１２を第１の読み出し状態に強制する他の方法も企図される。

【0058】

メモリブロックが第１の読み出し状態に強制されたことに応答して、メモリブロック１１２は、ブロック６０６において、サイクルされ、メモリブロックに関連付けられたサイクルカウンタは、第１の読み出し状態値（例えば、「１」）だけ増分される。

【0059】

本明細書に説明されるプロセス、システム、方法、ヒューリスティックなどに関して、かかるプロセスのステップは、特定の順序付けられたシーケンスに従って発生するものとして説明されているが、かかるプロセスは、本明細書に説明される順序以外の順序で実行されると説明されたステップを用いて実施され得ることを理解されたい。更に、特定のステップが同時に実行されてもよく、他のステップが追加されてもよく、又は本明細書に説明される特定のステップを省略することができることを理解されたい。すなわち、本明細書のプロセスの説明は、特定の実装を例示する目的で提供され、特許請求の範囲を限定するものと解釈されるべきではない。

【0060】

したがって、上の説明は例示的であり、限定的ではないことが意図されることを理解されたい。提供される実施例以外の多くの実施形態及び用途は、上の説明を読むことで明らかとなるであろう。範囲は、上の説明を参照して決定されるべきではなく、その代わりに、添付の特許請求の範囲を参照して、かかる特許請求の範囲が権利を与えられる等価物の全範囲とともに決定されるべきである。将来の開発が本明細書で考察される技術において生じ、開示されたシステム及び方法がそのような将来の実施形態に組み込まれることが予想及び意図されている。要約すると、用途は、修正及び変形が可能であることを理解されたい。

【0061】

特許請求の範囲で使用される全ての用語は、本明細書でなされる反対の明示的な指示がない限り、本明細書に説明される技術において知識豊富な者によって理解されるような、最も広い合理的な構造及びそれらの通常の意味が与えられることを意図している。具体的には、「ａ」、「ｔｈｅ」、「ｓａｉｄ」などのような単数形冠詞の使用は、請求項の反対の明示的な限定を列挙しない限り、示された要素のうちの１つ以上を列挙するために読み取られるべきである。

【0062】

要約書は、読者が技術的開示の性質を迅速に確認することができるように提供される。請求項の範囲又は意味を解釈又は限定するために使用されないことが理解されよう。加えて、上述の［発明を実施するための形態］において、様々な機能が、本開示を合理化する目的で様々な実施形態において一緒にグループ化されていることが分かり得る。本開示の方法は、請求される実施形態が各請求項に明示的に列挙されているよりも多くの機能を必要とするという意図を反映するものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映されるように、本発明の主題は、開示される単一の実施形態の全ての機能よりも少ないことにある。したがって、以下の特許請求の範囲は、「発明を実施するための形態」に組み込まれ、各特許請求の範囲は、個別に請求される主題として独自している。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】