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特許7086449符号化されたＦｏｇｇｙ－Ｆｉｎｅプログラミングを用いた、不揮発性メモリのための読み出し閾値の較正
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2022-06-10
(45)【発行日】2022-06-20
(54)【発明の名称】符号化されたＦｏｇｇｙ－Ｆｉｎｅプログラミングを用いた、不揮発性メモリのための読み出し閾値の較正
(51)【国際特許分類】
G11C 11/56 20060101AFI20220613BHJP
G11C 16/34 20060101ALI20220613BHJP
【ＦＩ】
G11C11/56 210
G11C11/56 220
G11C16/34 116
【請求項の数】
20
(21)【出願番号】P 2021103685
(22)【出願日】2021-06-22
【審査請求日】2021-06-22
(31)【優先権主張番号】63/139,399
(32)【優先日】2021-01-20
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/171,612
(32)【優先日】2021-02-09
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】504056130
【氏名又は名称】ウェスタン デジタル テクノロジーズ インコーポレーテッド
(74)【代理人】
【識別番号】110000110
【氏名又は名称】弁理士法人 快友国際特許事務所
(72)【発明者】
【氏名】アイダン・アルロッド
(72)【発明者】
【氏名】エラン・シャロン
(72)【発明者】
【氏名】セルゲイ・アナトーリエヴィチ・ゴロベッツ
(72)【発明者】
【氏名】ジャック・フライヤー
(72)【発明者】
【氏名】ティエンチェン・クオ
(72)【発明者】
【氏名】アレクサンダー・バザラスキー
【審査官】後藤 彰
(56)【参考文献】
【文献】米国特許出願公開第２０２０／０１９４０６４（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１１／０２５２２８８（ＵＳ，Ａ１）
【文献】特開２０２０－１０７３７６（ＪＰ，Ａ）
【文献】特開２０１８－３７１２３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １１／５６
Ｇ１１Ｃ １６／３４
(57)【特許請求の範囲】
【請求項1】
装置であって、複数の不揮発性メモリセルの１つ以上のアレイに接続するように構成された制御回路であって、前記メモリセルのそれぞれは、複数ビットのデータを保持するように構成されており、前記制御回路は、
前記複数の不揮発性メモリセルに記憶されるデータのパリティデータを計算し、
前記複数の不揮発性メモリセルを複数の第１の分布にプログラムし、
前記第１の分布にある前記複数の不揮発性メモリセルの複数回の第１の読み出しを実行し、
前記第１の分布にある前記複数の不揮発性メモリセルの複数回の第２の読み出しのための複数の読み出し電圧レベルを、前記第１の読み出しの結果から決定し、
決定した前記読み出し電圧を使用して、前記第１の分布にある前記複数の不揮発性メモリセルの前記複数回の第２の読み出しを実行し、
前記第２の読み出しと前記パリティデータとの組み合わせから前記複数の不揮発性メモリセルに記憶される前記データを復元するように構成されている、制御回路を備える、装置。
【請求項2】
前記制御回路は、前記複数の不揮発性メモリセルを、前記第１の分布から第２の分布に更にプログラムして、復元した前記データを記憶するように更に構成されている、請求項１に記載の装置。
【請求項3】
前記制御回路は、前記第１の分布が重複を有するように、Ｆｏｇｇｙプログラム動作で前記複数の不揮発性メモリセルを前記第１の分布にプログラムし、前記第２の分布は前記第１の分布よりも狭く、かつ前記第１の分布よりも少ない重複を有するように、前記複数の不揮発性メモリセルを前記第１の分布から前記第２の分布にプログラムするように更に構成されている、請求項２に記載の装置。
【請求項4】
前記制御回路は制御ダイ上に形成され、前記装置は、前記不揮発性メモリセルの１つ以上のアレイを含むメモリダイであって、前記メモリダイは、前記制御ダイとは別個に形成され、前記制御ダイに結合されている、メモリダイを更に備える、請求項１に記載の装置。
【請求項5】
前記制御回路は、前記不揮発性メモリセルの１つ以上のアレイを有する単一のダイ上に形成される、請求項１に記載の装置。
【請求項6】
前記第１の読み出しの前記結果から、前記複数回の第２の読み出しのための前記複数の読み出し電圧レベルを決定するために、前記制御回路は、前記第１の読み出しを実行して、前記第１の分布のうちの１つ以上について複数の閾値電圧範囲ビンのそれぞれに属するメモリセルの数を決定し、
前記１つ以上の第１の分布のそれぞれについて、前記ビンに属するメモリセルの数をカウントし、
カウントした前記数から複数回の第２の読み出しのための前記読み出し電圧レベルのうちの１つ以上を決定するように構成されている、請求項１に記載の装置。
【請求項7】
前記制御回路は、前記複数の不揮発性メモリセルを、前記第１の分布から前記第２の分布に更にプログラムして、復元した前記データを記憶するように更に構成されており、
前記複数回の第２の読み出しのための前記複数の読み出し電圧レベルのうちの１つ以上は、前記第２の分布にプログラムされたメモリセルの読み出しに使用される読み出し電圧レベルの中間値として決定される、請求項１に記載の装置。
【請求項8】
前記第１の読み出しの前記結果から、前記複数回の第２の読み出しのための前記複数の読み出し電圧レベルを決定するために、前記制御回路は、エラー訂正コード関連技術を適用して、前記第１の読み出しの前記結果のエラーの量に基づいて前記複数回の第２の読み出しのための前記読み出し電圧レベルを決定するように構成されている、請求項１に記載の装置。
【請求項9】
エラー訂正コード関連技術を適用して、前記複数回の第２の読み出しのための前記読み出し電圧レベルを決定することは、前記第１の読み出しの前記結果のシンドローム重みを計算することを含む、請求項８に記載の装置。
【請求項10】
前記複数の第１の分布は、奇数パリティデータを有する分布のサブセットと、偶数パリティデータを有するサブセットと、を含み、前記第１の読み出しの前記結果の前記シンドローム重みを計算するときに、前記サブセットのシンドローム重みは、他方の前記サブセットの前記第１の読み出し値のための読み出し電圧レベルを固定しつつ、前記サブセットごとに前記第１の読み出しの前記結果について計算される、請求項９に記載の装置。
【請求項11】
前記複数の第１の分布は、奇数パリティデータを有する分布のサブセット及び偶数パリティデータを有するサブセットであり、前記第１の読み出しの前記結果の前記シンドローム重みを計算するときに、両サブセットのシンドローム重みが同時に計算される、請求項９に記載の装置。
【請求項12】
前記装置は、前記制御回路に接続されたメモリコントローラを更に備え、エラー訂正コード関連技術を適用して、前記複数回の第２の読み出しのための前記読み出し電圧レベルを決定するために、前記制御回路は、前記第１の読み出しの前記結果を前記メモリコントローラに転送し、
続いて、前記メモリコントローラから前記第１の読み出しの前記結果の前記シンドローム重みを受信するように構成されている、請求項９に記載の装置。
【請求項13】
前記制御回路は、前記第１の読み出しの前記結果の前記シンドローム重みを計算するように構成された１つ以上の制御回路を含む、請求項９に記載の装置。
【請求項14】
方法であって、メモリデバイスによって、複数の不揮発性メモリセルを有するマルチレベルセル（ＭＬＣ）メモリのページに記憶される、複数の論理ページのデータを受信することと、
前記メモリデバイスの回路によって、前記複数の論理ページのデータのパリティデータを計算することと、
ＭＬＣメモリの前記ページの前記メモリセルが複数の第１の分布にプログラムされるように、Ｆｏｇｇｙプログラム動作で、ＭＬＣメモリの前記ページに前記複数の論理ページのデータをプログラムすることと、
前記メモリセルが前記第１の分布にある間に、複数回の第１のＦｏｇｇｙ読み出し動作でＭＬＣメモリの前記ページを読み出すことと、
前記メモリデバイスの回路によって、前記第１の分布にある前記複数の不揮発性メモリセルの複数回の第２の読み出しのための読み出し電圧レベルを、前記第１のＦｏｇｇｙ読み出し動作の結果から決定することと、
前記メモリセルが前記第１の分布にある間に、決定した前記読み出し電圧レベルを使用して、前記複数回の第２のＦｏｇｇｙ読み出し動作でＭＬＣメモリの前記ページを読み出すことと、
前記メモリダイの回路によって、前記第２のＦｏｇｇｙ読み出し動作の結果及び前記パリティデータから前記複数の論理ページのデータを復元することと、を含む、方法。
【請求項15】
Ｆｉｎｅプログラミング動作で、前記第１の分布から第２の分布にＭＬＣメモリの前記ページを更にプログラムすることであって、前記第２の分布は、復元した前記複数の論理ページを表すことを更に含む、請求項１４に記載の方法。
【請求項16】
前記第１のＦｏｇｇｙ読み出し動作の結果から、前記複数回の第２の読み出しのための読み出し電圧レベルを決定することは、前記複数回の第２の読み出しのための前記読み出し電圧レベルを、前記第２の分布にプログラムされたメモリセルの読み出しに使用される読み出し電圧レベルの中間値として決定することを含む、請求項１５に記載の方法。
【請求項17】
前記第１のＦｏｇｇｙ読み出し動作の結果から、前記複数回の第２の読み出しのための読み出し電圧レベルを決定することは、前記第１の読み出し動作を実行して、前記第１の分布のうちの１つ以上について複数の閾値電圧範囲ビンのそれぞれに属するメモリセルの数を決定することと、
前記１つ以上の第１の分布のそれぞれについて、前記ビンに属する多数のメモリセルの数をカウントすることと、
カウントした前記数から複数回の第２の読み出しのための前記読み出し電圧レベルのうちの１つ以上を決定することと、を含む、請求項１４に記載の方法。
【請求項18】
前記第１のＦｏｇｇｙ読み出し動作の結果から、前記複数回の第２の読み出しのための読み出し電圧レベルを決定することは、前記第１のＦｏｇｇｙ読み出し動作の前記結果のシンドローム重みを計算することと、
計算した前記シンドローム重みから前記複数回の第２の読み出しのための前記読み出し電圧レベルを決定することと、を含む、請求項１４に記載の方法。
【請求項19】
前記複数の第１の分布は、奇数パリティデータを有する分布のサブセットと、偶数パリティデータを有するサブセットと、を含み、前記第１のＦｏｇｇｙ読み出し動作の前記結果のシンドローム重みを計算することは、他方の前記サブセットの前記第１の読み出し値のための読み出し電圧レベルを固定しつつ、前記サブセットごとに前記第１の読み出しの結果について計算することを含む、請求項１８に記載の方法。
【請求項20】
不揮発性メモリデバイスであって、複数ビットのデータを保持するようにそれぞれ構成された複数の不揮発性メモリセルと、
前記不揮発性メモリセルに接続された１つ以上の制御回路であって、前記１つ以上の制御回路は、
前記複数の不揮発性メモリセルに記憶されるデータのパリティ値を計算するための手段と、
第１の分布が著しい重複を有するように、Ｆｏｇｇｙプログラム動作で、前記複数の不揮発性メモリセルに記憶される前記データを前記第１の分布にプログラムするための手段と、
前記第１の分布にプログラムされた前記複数の不揮発性メモリセルを読み出すための電圧値を最適化するための手段と、
最適化した前記電圧値を使用して、前記第１の分布にある前記複数の不揮発性メモリセルを読み出すための手段と、
前記パリティ値と組み合わせて、前記第１の分布にある前記複数の不揮発性メモリセルの読み出しの結果から、前記複数の不揮発性メモリセルに記憶される前記データを復元するための手段と、
前記複数の不揮発性メモリセルを、前記第１の分布から前記第２の分布に更にプログラムして、復元した前記データを記憶するための手段と、を備える、１つ以上の制御回路と、を備える不揮発性メモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
（優先権の主張）
本出願は、参照によりその全体が本明細書に組み込まれる、２０２１年１月２０日出願のＡｌｒｏｄ ｅｔ ａｌ．による「ＲＥＡＤ ＴＨＲＥＳＨＯＬＤ ＣＡＬＩＢＲＡＴＩＯＮ ＦＯＲ ＮＯＮＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＷＩＴＨ ＥＮＣＯＤＥＤ ＦＯＧＧＹ－ＦＩＮＥ ＰＲＯＧＲＡＭＭＩＮＧ」という名称の米国特許仮出願第６３／１３９，３９９号の優先権を主張する。
本出願は、参照によりその全体が本明細書に組み込まれる、２０２１年１月２０日出願のＡｌｒｏｄ ｅｔ ａｌ．による「ＲＥＡＤ ＴＨＲＥＳＨＯＬＤ ＣＡＬＩＢＲＡＴＩＯＮ ＦＯＲ ＮＯＮＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＷＩＴＨ ＥＮＣＯＤＥＤ ＦＯＧＧＹ－ＦＩＮＥ ＰＲＯＧＲＡＭＭＩＮＧ」という名称の米国特許仮出願第６３／１３９，３９９号の優先権を主張する。
【背景技術】
【0002】
本技術は、メモリデバイスの動作に関する。
【0003】
半導体メモリデバイスは、様々な電子デバイスにおいて利用が増加してきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、及び他のデバイスにおいて使用される。
【0004】
かかるメモリデバイスでは、浮遊ゲート又は電荷トラップ材料など蓄電材料を使用して、データ状態を表す電荷を記憶することができる。電荷トラップ材料は、３次元（３Ｄ）積層メモリ構造で垂直に、又は２次元（２Ｄ）メモリ構造で水平に配置され得る。３Ｄメモリ構造の一例は、交互の導電層及び誘電体層のスタックを含む、Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ（ＢｉＣＳ）アーキテクチャである。
【0005】
メモリデバイスは、例えば、ＮＡＮＤストリングの端部に選択ゲートトランジスタが設けられて、ＮＡＮＤストリングのチャネルをソース線又はビット線に選択的に接続するＮＡＮＤストリングに直列に配置され得るメモリセルを含む。しかしながら、このようなメモリデバイスを動作させる際に、様々な課題が提起される。
【0006】
蓄電材料又は電荷トラップ材料を使用する一部のメモリ構造（例えば、ＮＡＮＤ構造）では、メモリセルをプログラムすることにより、以前にプログラムしたメモリセルをディスターブすることがある（例えば、メモリセルに加えられる電荷が、近傍のメモリセルに影響を及ぼし得る）。かかるプログラムディスターブ効果を緩和するために、プログラミングは、２つ以上のプログラム動作で行われ、隣接するメモリセルが、プログラム動作間に（少なくとも部分的に）プログラムされてよい。このアプローチは、プログラムディスターブ効果を緩和し得るが、これを実施するためには、プログラム動作間で（例えば、データがＮＡＮＤ構造で完全にプログラムされる前に）データを維持するために多大なデータ記憶容量が必要になることがあり、多大なオーバーヘッド（例えば、複数のプログラム動作のための構成要素間での激しいデータ移動）が生じ得る。複数のプログラム動作でメモリセルを効率的にプログラムすることは困難であり得る。
【図面の簡単な説明】
【0007】
【図1A】ホストに接続されたメモリシステムの一実施形態を示すブロック図である。
【0008】
【図1B】フロントエンドプロセッサ回路の一実施形態のブロック図である。いくつかの実施形態では、フロントエンドプロセッサ回路は、コントローラの一部である。
【0009】
【図1C】バックエンドプロセッサ回路の一実施形態のブロック図である。いくつかの実施形態では、バックエンドプロセッサ回路は、コントローラの一部である。
【0010】
【図1D】メモリパッケージの一実施形態のブロック図である。
【0011】
【図1E】メモリダイの一実施形態のブロック図である。
【0012】
【0013】
【0014】
【0015】
【図4】メモリセルのブロックに電圧を供給するための回路の例を示す。
【0016】
【0017】
【0018】
【0019】
【0020】
【図7】プログラム動作におけるプログラミングパルスの例を示す。
【0021】
【図8】データを記憶するために異なるデータ状態にプログラムされた複数のメモリセルのメモリセル閾値電圧の例を示す。
【0022】
【図9】データを記憶するために異なるデータ状態にプログラムされた複数のメモリセルのメモリセル閾値電圧の別の例を示す。
【0023】
【図10】Ｆｏｇｇｙプログラミング、続いてのＦｉｎｅプログラミングの例を示す。
【0024】
【図11】ＮＡＮＤ構造におけるワード線のＦｏｇｇｙ－Ｆｉｎｅプログラミング用スキームの例を示す。
【0025】
【図12】デジタル値及びパリティビットへの閾値電圧分布のマッピングの例を示す。
【0026】
【図13A】ＦｏｇｇｙプログラムされたメモリセルのＦｏｇｇｙ読み出しの例を示す。
【0027】
【図13B】デジタル値及びパリティビットへの閾値電圧分布のマッピングの別の例を示す。
【0028】
【図13C】Ｆｏｇｇｙ読み出しスキームで復元値を取得するために使用される読み出しレベル、初期デジタル値、及びパリティビットの例を示す。
【0029】
【図13D】Ｆｏｇｇｙ読み出しスキームで復元値を取得するために使用される論理演算の例を示す。
【0030】
【図13E】Ｆｏｇｇｙ読み出しを実行する方法の例を示す。
【0031】
【図14】オフチップ符号化を伴うＦｏｇｇｙ－Ｆｉｎｅプログラミングを用いたメモリデバイスの例を示す。
【0032】
【図15A】オンチップ符号化を伴うＦｏｇｇｙ－Ｆｉｎｅプログラミングを用いたメモリデバイスの例を示す。
【0033】
【図15B】Ｆｏｇｇｙプログラミング用パリティデータの生成（符号化）の例を示す。
【0034】
【図15C】Ｆｏｇｇｙ読み出しからの初期値をパリティデータと組み合わせて用いたデータの復元（複号化）の例を示す。
【0035】
【図16】ＸＯＲを用いたオンチップ符号化の例を示す。
【0036】
【図17】パリティデータがオンチップでＳＬＣメモリセルに記憶される、Ｆｏｇｇｙ－Ｆｉｎｅプログラミングの実装形態の例を示す。
【0037】
【図18】パリティデータがＥＣＣによって訂正される、Ｆｏｇｇｙ－Ｆｉｎｅプログラミングの実装形態の例を示す。
【0038】
【図19】パリティデータがオフチップでＤＲＡＭに記憶される、Ｆｏｇｇｙ－Ｆｉｎｅプログラミングの実装形態の例を示す。
【0039】
【図20】Ｆｏｇｇｙプログラム動作でデータをプログラムすることと、Ｆｉｎｅプログラム動作で更にプログラムすることと、を含む方法の例を示す。
【0040】
【図21】Ｆｏｇｇｙ状態分布間の谷部の決定に基づいた、Ｆｏｇｇｙ分布のためのＦｏｇｇｙ読み出し電圧レベルの決定を示す。
【0041】
【図22】符号化されたＦｏｇｇｙ－ＦｉｎｅプログラミングプロセスのＦｏｇｇｙフェーズでプログラムする１組のメモリセルのためにＢＥＳプロセスを使用するための実施形態のフローチャートである。
【0042】
【0043】
【図24】一方の組の分布（奇数又は偶数のいずれか）が他方の組の前に較正される、符号化されたＦｏｇｇｙ－ＦｉｎｅプロセスのＦｏｇｇｙフェーズでプログラムされたデータのための最良の推定スキャン動作の実施形態のフローチャートである。
【0044】
【図25】Ｆｏｇｇｙ分布の読み出しのための読み出し電圧レベルの較正を組み込む、符号化されたＦｏｇｇｙ－Ｆｉｎｅ動作の実施形態のフローチャートである。
【発明を実施するための形態】
【0045】
不揮発性メモリセル、例えば、ＮＡＮＤ又は他のマルチレベルセル（multi-level cell、ＭＬＣ）メモリ構造の不揮発性メモリセルをプログラムするための装置及び技術について説明する。場合によっては、不揮発性メモリセルは、他の不揮発性メモリセル（例えば、隣接するワード線に沿った、近傍の不揮発性メモリセル）のプログラミングの影響を受ける。かかる効果に対処する１つの技術は、不揮発性メモリセルを２つ以上のプログラム動作、例えば、不揮発性メモリセルを近似の第１の分布のままにする、第１の「Ｆｏｇｇｙ」プログラム動作、続いて、不揮発性メモリセルを、長期的な記憶に使用され得る、より正確な第２の分布（例えば、より狭い分布）にする第２の「Ｆｉｎｅ」プログラム動作でプログラムすることである。隣接する不揮発性メモリセルは、かかるＦｏｇｇｙプログラミングと、続いてのＦｉｎｅプログラミングとの間でプログラムされて（少なくともＦｏｇｇｙプログラムされて）よく、その結果、Ｆｉｎｅプログラミングが生じたときに、隣接する不揮発性メモリセルに電荷が存在し、隣接する不揮発性メモリセルの任意の更なるプログラミングによる更なるディスターブは、ほとんど又は全く生じない（例えば、Ｆｉｎｅプログラミングは、Ｆｉｎｅプログラミングの影響が著しくないように、比較的わずかな追加電荷を追加してよい）。データがＦｏｇｇｙプログラムされ、Ｆｉｎｅプログラムがまだ行われていない間は、データの安全なコピーが（例えば、ＤＲＡＭに）維持されてよい。しかしながら、かかるデータを維持することは、ＤＲＡＭ又は他の記憶場所にかなりの領域を必要とすることがある。また、かかるデータへのアクセス（保存し、続いてそれを取り出すため）は、著しいリソースを使用し得る（例えば、メモリダイとＤＲＡＭとの間のバス上に著しいトラフィックをもたらし得る）。
【0046】
一例では、データは、（例えば、パリティデータを生成することによって）Ｆｏｇｇｙプログラムされる前に符号化されてよく、その結果、Ｆｏｇｇｙプログラムされた（第１の分布にある）メモリセルの読み出しが実行されると、その読み出し（Ｆｏｇｇｙ読み出し）の結果が（例えば、パリティデータと組み合わされて）復号されて元のデータを復元してよい。場合によっては、データが符号化され、Ｆｏｇｇｙプログラムされたメモリセル及びパリティデータから復元可能である場合には、安全なコピーは不要である場合がある。オンチップ回路は、リソースが効率的に使用され、（例えば、メモリバスを介した）過剰なデータ転送が回避されるように、かかる符号化（例えば、ＸＯＲ回路）及び復号を実行するために設けられてよい。パリティデータは、場合によっては、（例えば、シングルレベルセル（Single Level Cell、ＳＬＣ）記憶装置用に構成されている不揮発性メモリ構造の一部に）オンチップで記憶されてよい。場合によっては、パリティデータは、データの復元に使用される前に、エラー訂正符号（Error Correction Code、ＥＣＣ）回路によって訂正（復号）されてよい。パリティデータはまた、オフチップで（例えば、ＤＲＡＭに）記憶されてよい。
【0047】
不適切なシャットダウン又は極端な動作条件など一部の状況では、Ｆｏｇｇｙデータ状態から復元されるデータは、高いビット誤り率を有し、信頼できないことがある。Ｆｏｇｇｙデータのデータ値をより正確に復元するためには、Ｆｏｇｇｙデータの読み出しに使用される電圧レベルは適切に較正されると、より正確な結果がもたらされ得る。この目的のために、マルチステートの符号化されたＦｏｇｇｙ－Ｆｉｎｅプログラミング法に適合した読み出し閾値を最適化する技術を提示する。Ｆｏｇｇｙ状態分布では隣接する状態間に著しい重複が存在するために、状態間の最小値を見出すことに基づいた、より標準的な読み出し閾値較正アルゴリズムを使用しても、Ｆｏｇｇｙ状態の符号化されたＦｏｇｇｙ－Ｆｉｎｅ分布について正確な結果を得られない。これは、分布の中心付近の読み出し値を使用するためである。代わりに、以下に提示する実施形態は、Ｆｏｇｇｙプログラムされたメモリセル分布の中心付近のＦｏｇｇｙ読み出し電圧をより正確に決定する技術を提示する。
【0048】
図１Ａは、ホスト１２０に接続されたメモリシステム１００の一実施形態のブロック図である。メモリシステム１００は、マルチレベルメモリのプログラミングのために本明細書に提示する技術を実施することができる。多くの異なる種類のメモリシステムが、本明細書で提案する技術で使用され得る。メモリシステムの例としては、ソリッドステートドライブ（「ＳＳＤ」）、ＤＲＡＭに代わるＤｕａｌ Ｉｎ－ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ（ＤＩＭＭ）などメモリカード、及び埋め込みメモリデバイスが挙げられる。しかしながら、他の種類のメモリシステムも使用され得る。
【0049】
図１Ａのメモリシステム１００は、コントローラ１０２と、データを記憶するための不揮発性メモリ１０４と、ローカルメモリ（例えば、ＤＲＡＭ／ＲｅＲＡＭ／ＭＲＡＭ）１０６とを備える。コントローラ１０２は、フロントエンドプロセッサ（Front End Processor、ＦＥＰ）回路１１０と、１つ以上のバックエンドプロセッサ（Back End Processor、ＢＥＰ）回路１１２とを備える。一実施形態では、ＦＥＰ回路１１０は、特定用途向け集積回路（ＡＳＩＣ）に実装される。一実施形態では、各ＢＥＰ回路１１２は、別個のＡＳＩＣに実装される。他の実施形態では、統合コントローラＡＳＩＣは、フロントエンド機能及びバックエンド機能の両方を兼ね備えることができる。ＢＥＰ回路１１２及びＦＥＰ回路１１０のそれぞれのＡＳＩＣは、コントローラ１０２がＳｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ（「ＳｏＣ」）として製造されるように、同じ半導体に実装される。ＦＥＰ回路１１０及びＢＥＰ回路１１２の両方は、自身のプロセッサを含む。一実施形態では、ＦＥＰ回路１１０及びＢＥＰ回路１１２は、ＦＥＰ回路１１０がマスタであり、各ＢＥＰ回路１１２がスレーブである、マスタ－スレーブ構成として機能する。例えば、ＦＥＰ回路１１０は、メモリ管理（例えば、ガベージコレクション、ウェアレベリングなど）、論理－物理アドレス変換、ホストとの通信、ＤＲＡＭ（ローカルの揮発性メモリ）の管理、及びＳＳＤ（又は他の不揮発性記憶システム）の動作全体の管理を行う、フラッシュ変換層（Flash Translation Layer、ＦＴＬ）又はメディア管理層（Media Management Layer、ＭＭＬ）を実装する。ＢＥＰ回路１１２は、ＦＥＰ回路１１０の要求を受けて、メモリパッケージ／ダイ内のメモリ動作を管理する。例えば、ＢＥＰ回路１１２は、読み出し、消去、及びプログラミングプロセスを実行することができる。加えて、ＢＥＰ回路１１２は、バッファ管理、ＦＥＰ回路１１０が要求する特定の電圧レベルの設定、エラー訂正（ＥＣＣ）、メモリパッケージへのトグルモードインターフェースの制御などを行うことができる。一実施形態では、各ＢＥＰ回路１１２は、自身のメモリパッケージの組に関与する。
【0050】
一実施形態では、不揮発性メモリ１０４は、複数のメモリパッケージを備える。各メモリパッケージは、１つ以上のメモリダイを含む。したがって、コントローラ１０２は、１つ以上の不揮発性メモリダイに接続される。一実施形態では、メモリパッケージ１０４内の各メモリダイは、ＮＡＮＤフラッシュメモリ（２次元ＮＡＮＤフラッシュメモリ及び／又は３次元ＮＡＮＤフラッシュメモリなど）を用いる。他の実施形態では、メモリパッケージは、抵抗変化型メモリ（ＲｅＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ又はＲＲＡＭなど）に基づいたストレージクラスメモリ（storage class memory、ＳＣＭ）又は相変化メモリ（phase change memory、ＰＣＭ）など他の種類のメモリを含み得る。他の実施形態では、ＢＥＰ又はＦＥＰは、メモリダイ上に含まれ得る。
【0051】
コントローラ１０２は、例えば、ＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）などプロトコルを実装するインターフェース１３０若しくはＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）を介したＣｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ（ＣＸＬ）を介して、又はＤＤＲ５若しくはＬＰＤＤＲ５などＪＥＤＥＣ規格のダブルデータレート（Double Data Rate、ＤＤＲ）インターフェース若しくは低電力ダブルデータレート（Low-Power Double Data Rate、ＬＰＤＤＲ）インターフェースを使用して、ホスト１２０と通信する。メモリシステム１００を用いて動作するために、ホスト１２０は、ホストプロセッサ１２２と、ホストメモリ１２４と、バス１２８に沿って接続されたＰＣＩｅインターフェース１２６とを含む。ホストメモリ１２４は、ホストの物理メモリであり、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、不揮発性メモリ、又は別の種類の記憶装置であり得る。ホスト１２０は、メモリシステム１００の外部にあり、分離している。一実施形態では、記憶システム１００は、ホスト１２０に埋め込まれている。
【0052】
図１Ｂは、ＦＥＰ回路１１０の一実施形態のブロック図である。図１Ｂは、ホスト１２０と通信するためのＰＣＩｅインターフェース１５０及びそのＰＣＩｅインターフェースと通信しているホストプロセッサ１５２を示す。ホストプロセッサ１５２は、実装するのに好適な、当該技術分野において既知の任意の種類のプロセッサであり得る。ホストプロセッサ１５２は、ネットワークオンチップ（network-on-chip、ＮＯＣ）１５４と通信している。ＮＯＣは、典型的にはＳｏＣ内のコア間の集積回路上の通信サブシステムである。ＮＯＣは、同期及び非同期クロックドメインにまたがるか、又はロックされていない非同期論理を使用することができる。ＮＯＣ技術は、ネットワーキング理論及び方法をオンチップ通信に適用し、従来のバス及びクロスバー相互接続に顕著な改善をもたらす。ＮＯＣは、他の設計と比較して、ＳｏＣの拡張性、及び複雑なＳｏＣの電力効率を向上させる。ＮＯＣのワイヤ及びリンクは、多くの信号によって共有される。ＮＯＣ内の全てのリンクが異なるデータパケット上で同時に動作することができるため、高レベルの並列性が達成される。したがって、統合サブシステムの複雑性が増大し続けると、ＮＯＣは、以前の通信アーキテクチャ（例えば、専用のポイントツーポイント信号ワイヤ、共有バス、又はブリッジを有するセグメント化バス）と比較して、向上した性能（スループットなど）及び拡張性をもたらす。ＮＯＣ１５４に接続されて、通信しているのは、メモリプロセッサ１５６、ＳＲＡＭ１６０及びＤＲＡＭコントローラ１６２である。ＤＲＡＭコントローラ１６２は、ＤＲＡＭ（例えば、ＤＲＡＭ１０６）を動作させ、これと通信するために使用される。ＳＲＡＭ１６０は、メモリプロセッサ１５６によって使用されるローカルＲＡＭメモリである。メモリプロセッサ１５６は、ＦＥＰ回路を実行し、様々なメモリ動作を実行するために使用される。また、ＮＯＣと通信しているのは、２つのＰＣＩｅインターフェース１６４及び１６６である。図１Ｂの実施形態では、ＳＳＤコントローラは２つのＢＥＰ回路１１２を含む。したがって、２つのＰＣＩｅインターフェース１６４／１６６が存在する。各ＰＣＩｅインターフェースは、ＢＥＰ回路１１２のうちの１つと通信する。他の実施形態では、３つ以上又は１つ以下のＢＥＰ回路１１２が存在し得る。したがって、３つ以上のＰＣＩｅインターフェースが存在し得る。
【0053】
ＦＥＰ回路１１０はまた、メモリ管理（例えば、ガベージコレクション、ウェアレベリング、ロードバランシングなど）、論理－物理アドレス変換、ホストとの通信、ＤＲＡＭ（ローカルの揮発性メモリ）の管理、及びＳＳＤ又は他の不揮発性記憶システムの動作全体の管理を行う、フラッシュ変換層（ＦＴＬ）又は、より一般的に、メディア管理層（ＭＭＬ）１５８を含み得る。メモリエラー及びホストとのインターフェースを処理し得るメモリ管理の一部として、メディア管理層（ＭＭＬ）１５８が統合されてよい。具体的には、ＭＭＬはＦＥＰ回路１１０内のモジュールであってよく、メモリの内部管理に関与してよい。具体的には、ＭＭＬ１５８は、ホストからの書き込みをダイのメモリ構造（例えば、以下の図１Ｅ及び図２Ａの３２６）への書き込みに変換するメモリデバイスファームウェア内のアルゴリズムを含んでよい。ＭＭＬ１５８は、１）メモリの耐久性が限られている場合があること、２）メモリ構造がページの倍数単位でのみ書き込むことができること、及び／又は３）メモリ構造はブロックとして消去されない限り書き込むことができないことを理由に必要とされ得る。ＭＭＬ１５８は、ホストに可視でないことがある、メモリ構造のこれらの潜在的制約を理解する。したがって、ＭＭＬ１５８は、ホストからの書き込みをメモリ構造への書き込みに変換しようと試みる。
【0054】
図１Ｃは、ＢＥＰ回路１１２の一実施形態のブロック図である。図１Ｃは、ＦＥＰ回路１１０と通信するためのＰＣＩｅインターフェース２００を示す（例えば、図１ＢのＰＣＩｅインターフェース１６４及び１６６のうちの１つと通信する）。ＰＣＩｅインターフェース２００は、２つのＮＯＣ２０２及び２０４と通信している。一実施形態では、２つのＮＯＣは、１つの大型ＮＯＣに統合することができる。各ＮＯＣ（２０２／２０４）は、ＳＲＡＭ（２３０／２６０）、バッファ（２３２／２６２）、プロセッサ（２２０／２５０）、並びにＸＯＲエンジン（２２４／２５４）及びＥＣＣエンジン（２２６／２５６）を介してデータ経路コントローラ（２２２／２５２）に接続される。ＥＣＣエンジン２２６／２５６は、当該技術分野において既知のように、エラー訂正を実行するために使用される。ＸＯＲエンジン２２４／２５４は、データをＸＯＲするために使用され、その結果、データは統合され、プログラミングエラーがある場合に復元され得る方法で記憶され得る。データ経路コントローラ２２２は、４つのチャネルを介してメモリパッケージと通信するためのインターフェースモジュールに接続される。したがって、上のＮＯＣ２０２は、メモリパッケージと通信するための４つのチャネル用のインターフェース２２８に関係し、下のＮＯＣ２０４は、メモリパッケージと通信するための４つの追加チャネル用のインターフェース２５８に関係する。各インターフェース２２８／２５８は、４つのトグルモードインターフェース（ＴＭインターフェース）と、４つのバッファと、４つのスケジューラとを含む。チャネルごとに、１つのスケジューラ、バッファ、及びＴＭインターフェースが存在する。プロセッサは、当該技術分野において既知の任意の標準的なプロセッサであり得る。データ経路コントローラ２２２／２５２は、プロセッサ、ＦＰＧＡ、マイクロプロセッサ、又は他の種類のコントローラであり得る。ＸＯＲエンジン２２４／２５４及びＥＣＣエンジン２２６／２５６は、ハードウェアアクセラレータとして既知の専用ハードウェア回路である。他の実施形態では、ＸＯＲエンジン２２４／２５４及びＥＣＣエンジン２２６／２５６は、ソフトウェアで実装され得る。スケジューラ、バッファ、及びＴＭインターフェースは、ハードウェア回路である。
【0055】
図１Ｄは、メモリバス（データ線及びチップイネーブル線）２９４に接続された複数のメモリダイ２９２を含むメモリパッケージ１０４の一実施形態のブロック図である。メモリバス２９４は、ＢＥＰ回路１１２のＴＭインターフェース（例えば、図１Ｃを参照）と通信するためにトグルモードインターフェース２９６に接続する。いくつかの実施形態では、メモリパッケージは、メモリバス及びＴＭインターフェースに接続された小型コントローラを含み得る。メモリパッケージは、１つ以上のメモリダイを有し得る。一実施形態では、各メモリパッケージは、８個又は１６個のメモリダイを含むが、他の数のメモリダイも実装され得る。別の実施形態では、トグルインターフェースは、その代わりに、緩やかな時間セット又はより小さいページサイズなどの変動がある、又は変動がない、ＪＥＤＥＣ規格のＤＤＲ又はＬＰＤＤＲである。本明細書に記載する技術は、任意の特定数のメモリダイに限定されない。
【0056】
図１Ｅは、メモリダイ３００の一実施形態の機能ブロック図である。図１Ｅに示す構成要素は、電気回路である。一実施形態では、各メモリダイ３００は、メモリ構造３２６と、制御回路３１０と、読み出し／書き込み回路３２８とを含む。メモリ構造３２６は、行デコーダ３２４を介してワード線によりアドレス指定可能であり、列デコーダ３３２を介してビット線によりアドレス指定可能である。読み出し／書き込み回路３２８は、ＳＢ１、ＳＢ２、．．．、ＳＢｐ（センス回路）など複数のセンスブロック３５０を含み、メモリセルのページが並列に読み出し又はプログラムされることを可能にする。コマンド及びデータは、線３１８を介してコントローラとメモリダイ３００との間で転送される。一実施形態では、メモリダイ３００は、線３１８に接続する、１組の入力及び／又は出力（Ｉ／Ｏ）ピンを含む。
【0057】
制御回路３１０は、読み出し／書き込み回路３２８と協働して、メモリ構造３２６でメモリ動作（例えば、書き込み、読み出しなど）を実行し、ステートマシン３１２と、オンチップアドレスデコーダ３１４と、電力制御回路３１６とを含む。ステートマシン３１２は、メモリ動作のダイレベル制御を提供する。一実施形態では、ステートマシン３１２は、ソフトウェアによってプログラム可能である。他の実施形態では、ステートマシン３１２は、ソフトウェアを使用せず、完全にハードウェア（例えば電気回路）に実装される。別の実施形態では、ステートマシン３１２は、マイクロコントローラに置き換えられる。
【0058】
オンチップアドレスデコーダ３１４は、コントローラ１０２によって使用されるアドレスと、デコーダ３２４及び３３２によって使用されるハードウェアアドレスとのアドレスインターフェースを提供する。電力制御モジュール３１６は、メモリ動作中にワード線及びビット線に供給される電力及び電圧を制御する。電力制御モジュール３１６は、電圧を生成するための電荷ポンプを含んでよい。センスブロックは、ビット線ドライバを含む。
【0059】
本文書のために、語句「１つ以上の制御回路」は、不揮発性メモリを制御するために使用されるコントローラ、ステートマシン、マイクロコントローラ及び／若しくは制御回路３１０、又は他の類似の回路を含み得る。
【0060】
一実施形態では、メモリ構造３２６は、ウェハなど単一基板の上方に複数のメモリレベルが形成される不揮発性メモリセルの３次元メモリアレイを含む。メモリ構造は、シリコン（又は他の種類の）基板の上方に配置された活性領域を有するメモリセルのアレイの１つ以上の物理レベルに、モノリシックに形成される任意の種類の不揮発性メモリを含んでよい。一例では、不揮発性メモリセルは、例えば米国特許第９，７２１，６６２号に記載されているような電荷トラップ材料を有する垂直ＮＡＮＤストリングを含み、その全体が参照により本明細書に組み込まれる。
【0061】
別の実施形態では、メモリ構造３２６は、不揮発性メモリセルの２次元メモリアレイを備える。一例では、不揮発性メモリセルは、例えば米国特許第９，０８２，５０２号に記載されているような浮動ゲートを利用するＮＡＮＤフラッシュメモリセルであり、その全体が参照により本明細書に組み込まれる。他の種類のメモリセル（例えば、ＮＯＲ型フラッシュメモリ）も使用することができる。
【0062】
メモリ構造３２６に含まれるメモリアレイアーキテクチャ又はメモリセルの正確な種類は、上記の例に限定されない。多くの異なる種類のメモリアレイアーキテクチャ又はメモリ技術を使用して、メモリ構造３２６を形成することができる。本明細書で提案された新たに特許請求される実施形態の目的には、特定の不揮発性メモリ技術は必要とされない。メモリ構造３２６のメモリセルに好適な技術の他の例として、ＲｅＲＡＭメモリ（抵抗変化型メモリ）、磁気抵抗メモリ（例えば、ＭＲＡＭ、スピントランスファートルクＭＲＡＭ、スピン軌道トルクＭＲＡＭ）、ＦｅＲＡＭ、相変化メモリ（例えばＰＣＭ）などが挙げられる。メモリ構造３２６のメモリセルアーキテクチャに適した技術の例として、２次元アレイ、３次元アレイ、クロスポイントアレイ、積層型２次元アレイ、垂直ビット線アレイなどが挙げられる。
【0063】
ＲｅＲＡＭクロスポイントメモリの一例として、Ｘ線及びＹ線（例えば、ワード線及びビット線）によってアクセスされるクロスポイントアレイに配置された可逆抵抗スイッチング素子が挙げられる。別の実施形態では、メモリセルは、導電性ブリッジメモリ素子を含み得る。導電性ブリッジメモリ素子はまた、プログラム可能なメタライゼーションセルと呼ばれ得る。導電性ブリッジメモリ素子は、固体電解質内のイオンの物理的再配置に基づく状態変化素子として使用され得る。場合によっては、導電性ブリッジメモリ素子は、２つの電極間に固体電解質薄膜を有する、２つの固体金属電極を含んでもよく、一方は、比較的不活性であり（例えば、タングステン）、他方は、他の電気化学的に活性である（例えば、銀又は銅）。温度が上昇すると、イオンの移動度も増加し、導電性ブリッジメモリセルのプログラミング閾値が低下する。したがって、導電性ブリッジメモリ素子は、温度に対して広範囲のプログラミング閾値を有し得る。
【0064】
磁気抵抗メモリ（Magnetoresistive Random Access Memory、ＭＲＡＭ）は、磁気記憶素子によってデータを記憶する。これらの素子は、層としても既知である２つの強磁性薄膜から形成され、各層は強磁性であり、薄い絶縁層によって分離されている。２層のうちの１つは、特定の極性に設定された永久磁石であり、他方の層の磁化は、外場の磁化と一致するように変更されて、メモリを記憶することができる。メモリデバイスは、このようなメモリセルのグリッドから構築される。プログラミングのための一実施形態では、各メモリセルは、互いに直角に、セルに平行に、セルの１つ上及び１つ下に配置された一対の書き込み線の間にある。電流がそれらを通過すると、誘導磁場が生成される。
【0065】
位相変化メモリ（Phase change memory、ＰＣＭ）は、カルコゲナイドガラス特有の挙動を利用する。一実施形態は、単にレーザパルス（又は別の光源からの光パルス）でゲルマニウム原子の調整状態を変化させることによって、非熱位相変化を達成するために、ＧｅＴｅ－Ｓｂ２Ｔｅ３超格子を使用する。したがって、プログラミングの線量はレーザーパルスである。メモリセルは、メモリセルが光を受信することをブロックすることによって抑制され得る。他のＰＣＭ実施形態では、メモリセルは、電流パルスによってプログラムされる。本書で「パルス」使用を使用する場合、方形波である必要はないが、（連続的又は非連続的な）音の振動若しくはバースト、電流、電圧光、又はその他の波が含まれる。
【0066】
当業者であれば、本明細書に記載するこの技術は単一の特定のメモリ構造、メモリ構成又は材料組成に限定されず、本明細書に記載し、当業者によって理解されるように、技術の趣旨及び範囲内で、多くの関連するメモリ構造を対象とすることを、理解するであろう。
【0067】
図１Ｅの素子は、２つの部分、つまりメモリセルのメモリ構造３２６、及び他の素子の全てを含む周辺回路に分類され得る。メモリ回路の重要な特性はその容量であり、メモリ構造３２６に託されるメモリダイ３００の面積を増加させることによって増大させることができるが、これにより、周辺回路で利用可能なメモリダイ３００の面積が減少する。これは、これらの周辺素子に非常に厳しい制限を課すことになり得る。例えば、センス増幅器回路を利用可能な面積内に適合させる必要があることは、センス増幅器の設計アーキテクチャに対する著しい制限になり得る。オンダイ制御回路３１０に関しては、利用可能な面積が低減することは、チップ上に実装可能である利用可能な機能性を制限し得る。その結果、メモリダイ３００の設計における基本的なトレードオフは、メモリ構造３２６に充てられる面積と、周辺回路に充てられる面積とである。
【0068】
メモリ構造３２６及び周辺回路が一致しないことが多い別の領域は、これらの領域の形成に伴う処理中である。これは、これらの領域が、多くの場合、異なる処理技術を含み、単一ダイ上で異なる技術を有することのトレードオフを伴うためである。例えば、メモリ構造３２６がＮＡＮＤフラッシュである場合、これはＮＭＯＳ構造であるが、周辺回路は、ＣＭＯＳベースであることが多い。例えば、センスブロック３５０内のセンス増幅器回路、電力制御ブロック３１６内の電荷ポンプ、ステートマシン３１２内の論理素子及び他の周辺回路は、ＰＭＯＳデバイスを使用することが多い。ＣＭＯＳダイを製造するための処理動作は、ＮＭＯＳフラッシュＮＡＮＤメモリに向けて最適化された処理動作又は他のメモリセル技術とは多くの点で異なるであろう。
【0069】
これらの制限を改善するために、以下に記載する実施形態は、別個に形成された（次いで、まとめて接合される）ダイ上に図１Ｅの素子を分離することができる。より具体的には、メモリ構造３２６は、１つのダイ上に形成され得、１つ以上の制御回路など周辺回路素子の一部又は全ては、別個のダイ上に形成され得る。例えば、メモリダイは、フラッシュＮＡＮＤメモリ、ＰＣＭメモリ、ＲｅＲＡＭメモリ、又は他のメモリタイプのメモリセルのアレイなどメモリ素子のみから形成され得る。次いで、デコーダ及びセンス増幅器など素子も含む周辺回路の一部又は全てが、別個のダイ上に移動され得る。これにより、メモリダイのそれぞれは、その技術に従って個別に最適化されることが可能になる。例えば、ＮＡＮＤメモリダイは、ＣＭＯＳ処理用に最適化され得る、別個の周辺回路ダイ上に移動済みのＣＭＯＳ素子を気にせずに、ＮＭＯＳベースのメモリアレイ構造用に最適化され得る。これにより、周辺素子がより多くの空間を利用でき、メモリセルアレイを保持する同一ダイの余白部に制限されていた場合には容易に組み込むことができなかった追加機能を組み込むことができるようになった。次いで、２つのダイは、接合されたマルチダイメモリ回路内で合わせて接合され得、一方のダイ上のアレイは、他のメモリ回路上の周辺素子に接続される。以下では、１つのメモリダイ及び１つの周辺回路ダイの接合されたメモリ回路に着目しているが、他の実施形態は、例えば、２つのメモリダイ及び１つの周辺回路ダイなどより多くのダイを使用することができる。
【0070】
図２Ａ及び図２Ｂは、図１Ｅの単一ダイメモリデバイスの構成に対する代替的な構成を示し、これは、ウェハ－ウェハ接合を使用して実装されて、接合されたダイペア３９４をメモリデバイスに提供することができる。図２Ａは、メモリダイ３９０内に形成されたメモリ構造３２６に結合された周辺回路又は制御ダイ３９８に形成された、制御回路を含む周辺回路の例を示す。共通の構成要素は、図１Ｅに示すように番号を付ける。制御回路３１０、読み出し／書き込み回路３２８、及び行デコーダ３２４（ＣＭＯＳプロセスによって形成され得る）は、制御ダイ３９８内に位置する。コントローラ１０２からの機能など追加素子も、制御ダイ３９８へと移動され得る。制御回路３１０、読み出し／書き込み回路３２８、行デコーダ３２４、及び列デコーダ３３２は、共通プロセス（例えば、ＣＭＯＳプロセス）によって形成されてよく、それにより、メモリコントローラ１０２でより典型的に見られる素子及び機能の追加には、追加のプロセス工程をほとんど又は全く要さなくてよい（すなわち、コントローラ１０２の製造に使用される同一のプロセス工程が、制御回路３１０、読み出し／書き込み回路３２８、及び行デコーダ３２４の製造に使用されてよい）。したがって、かかる回路をメモリダイ３００などダイから移動させると、かかるダイの製造に必要な工程数を低減することができ、制御ダイ３９８などダイに対するかかる回路の追加には、追加のプロセス工程を全く必要としない場合がある。
【0071】
図２Ａは、電気経路３９２を介してメモリダイ３９０上のメモリ構造３２６に結合された制御ダイ３９８上の読み出し／書き込み回路３２８を示す。例えば、電気経路３９２は、読み出し／書き込み回路３２８とメモリ構造３２６のビット線との間の電気的接続を提供してよい。電気経路は、メモリ構造３２６のビット線に接続されたメモリダイ３９０の対応するパッドに接合された制御ダイ３９８上のパッドを介して制御ダイ３９８内の読み出し／書き込み回路３２８から延在し得る。メモリ構造３２６の各ビット線は、読み出し／書き込み回路３２８に接続する、一対の接合されたパッドを含む電気経路３９２内の対応する電気経路を有してよい。同様に、行デコーダ回路３２４は、電気経路３９３を介してメモリ構造３２６に結合される。電気経路３９３のそれぞれは、ワード線、ダミーワード線、又は選択ゲート線に対応してよい。更に、制御ダイ３９８とメモリダイ３９０との間には、追加の電気経路が設けられてよい。
【0072】
図２Ｂは、接合されたダイペア３９４の統合メモリアセンブリの一実施形態の構成に関するより詳細を示すブロック図である。メモリダイ３９０は、メモリセルの平面３９９、又はアレイを含む。メモリダイ３９０は、追加の平面又はアレイを有してよい。１つの代表的なビット線（ＢＬ）及び代表的なワード線（ＷＬ）を、各平面又はアレイ３９９について示す。平面又はアレイ３９９ごとに数千又は数万のかかるビット線が存在し得る。一実施形態では、アレイ又は平面は、切れ目のないワード線及び切れ目のないビット線の共通の組を共有する、接続されたメモリセルの群を表す。
【0073】
制御ダイ３９８は、多数のセンス増幅器（ＳＡ）３５０を含む。各センス増幅器３５０は、１つのビット線に接続されるか、又はいくつかの実施形態では、複数のビット線に接続されてよい。センス増幅器は、ビット線ドライバを含む。このため、センス増幅器は、それが接続されるビット線に電圧を提供し得る。センス増幅器は、ビット線の状態を感知するように構成されている。一実施形態では、センス増幅器は、ビット線に流れる電流を感知するように構成されている。一実施形態では、センス増幅器は、ビット線上の電圧を感知するように構成されている。
【0074】
制御ダイ３９８は、多数のワード線ドライバ３６０（１）～３６０（ｎ）を含む。ワード線ドライバ３６０は、ワード線に電圧を提供するように構成されている。この例では、アレイ又は平面メモリセル当たり「ｎ」本のワード線が存在する。メモリ動作がプログラム又は読み出しである場合、一実施形態では、選択されたブロック内の１つのワード線がメモリ動作のために選択される。メモリ動作が消去である場合、一実施形態では、選択されたブロック内のワード線の全てが消去のために選択される。ワード線ドライバ３６０（例えば、電力制御部３１６の一部）は、メモリダイ３９０内のワード線に電圧を供給する。図２Ａに関して上述したように、制御ダイ３９８はまた、ワード線ドライバ３６０及び／又はビット線ドライバに電圧を供給するために使用され得る電荷ポンプ、電圧発生器など（図２Ｂには示さない）を含み得る。
【0075】
メモリダイ３９０は、メモリダイ３９０の第１の主面３８２上に、多数のボンドパッド３７０ａ、３７０ｂを有する。対応する「ｎ」個のワード線ドライバ３６０（１）～３６０（ｎ）から電圧を受け取るために、「ｎ」個のボンドパッド３７０（ａ）が存在してよい。平面３９９に関係するビット線ごとに１つのボンドパッド３７０ｂが存在してよい。参照番号３７０は、一般に、主面３８２上のボンドパッドに言及するために使用される。
【0076】
いくつかの実施形態では、コードワードの各データビット及び各パリティビットは、異なるボンドパッドペア３７０ｂ、３７４ｂを介して転送される。コードワードのビットは、ボンドパッドペア３７０ｂ、３７４ｂを介して並列転送されてよい。これは、例えば、メモリコントローラ１０２と統合メモリアセンブリ３９４との間でのデータ転送と比較して、非常に効率的なデータ転送をもたらす。例えば、メモリコントローラ１０２と統合メモリアセンブリ３９４との間のデータバスは、例えば、８ビット、１６ビット、又は恐らく３２ビットの並列転送をもたらしてよい。しかしながら、メモリコントローラ１０２と統合メモリアセンブリ３９４との間のデータバスは、これらの例に限定されない。
【0077】
制御ダイ３９８は、制御ダイ３９８の第１の主面３８４に、多数のボンドパッド３７４ａ、３７４ｂを有する。対応する「ｎ」個のワード線ドライバ３６０（１）～３６０（ｎ）からメモリダイ３９０に電圧を送達するために、「ｎ」個のボンドパッド３７４ａが存在してよい。平面３９９に関係するビット線ごとに１個のボンドパッド３７４ｂが存在してよい。参照番号３７４は、一般に、主面３８２上のボンドパッドに言及するために使用される。ボンドパッドペア３７０ａ／３７４ａ及びボンドパッドペア３７０ｂ／３７４ｂが存在し得ることに留意されたい。いくつかの実施形態では、ボンドパッド３７０及び／又は３７４は、フリップチップボンドパッドである。
【0078】
一実施形態では、ボンドパッド３７０のパターンは、ボンドパッド３７４のパターンと一致する。ボンドパッド３７０は、ボンドパッド３７４に接合される（例えば、フリップチップ接合される）。このため、ボンドパッド３７０、３７４は、メモリダイ３９０を制御ダイ３９８に電気的かつ物理的に結合する。
【0079】
また、ボンドパッド３７０、３７４は、メモリダイ３９０と制御ダイ３９８との間の内部信号転送を可能にする。したがって、メモリダイ３９０及び制御ダイ３９８は、合わせてボンドパッドと接合される。図２Ａは、１つのメモリダイ３９０に接合された１つの制御ダイ３９８を示すが、別の実施形態では、１つの制御ダイ３９８は、複数のメモリダイ３９０に接合される。
【0080】
本明細書では、「内部信号転送」は、制御ダイ３９８とメモリダイ３９０との間の信号転送を意味する。内部信号転送は、制御ダイ３９８上の回路がメモリダイ３９０内のメモリ動作を制御することを可能にする。したがって、ボンドパッド３７０、３７４は、メモリ動作信号転送のために使用されてよい。本明細書では、「メモリ動作信号転送」は、メモリダイ３９０内のメモリ動作に関係する任意の信号を指す。メモリ動作信号転送は、電圧を提供すること、電流を提供すること、電圧を受け取ること、電流を受け取ること、電圧を感知すること、及び／又は電流を感知することを含み得るが、これらに限定されない。
【0081】
ボンドパッド３７０、３７４は、例えば、銅、アルミニウム、及びこれらの合金から形成されてよい。ボンドパッド３７０、３７４と主面（３８２、３８４）との間にライナーが存在してよい。ライナーは、例えば、チタン／窒化チタンスタックで形成されてもよい。ボンドパッド３７０、３７４及びライナーは、蒸着及び／又はめっき技術によって適用されてよい。ボンドパッド及びライナーは共に７２０ｎｍの厚さを有してもよいが、更なる実施形態では、この厚さはより大きくても小さくてもよい。
【0082】
金属相互接続及び／又はビアは、ダイ内の様々な素子をボンドパッド３７０、３７４に電気的に接続するために使用されてよい。金属相互接続及び／又はビアによって実装され得るいくつかの導電経路が示されている。例えば、センス増幅器３５０は、経路３６４によってボンドパッド３７４ｂに電気的に接続されてよい。図２Ａに関して、電気経路３９２は、経路３６４、ボンドパッド３７４ｂ、及びボンドパッド３７０ｂに対応し得る。数千のそのようなセンス増幅器、経路、及びボンドパッドが存在し得る。ＢＬは、必ずしもボンドパッド３７０ｂに直接接続しないことに留意されたい。ワード線ドライバ３６０は、経路３６２によってボンドパッド３７４ａに電気的に接続されてよい。図２Ａに関して、電気経路３９３は、経路３６２、ボンドパッド３７４ａ、及びボンドパッド３７０ａに対応し得る。経路３６２は、ワード線ドライバ３６０（１）～３６０（ｎ）ごとに別個の導電経路を備えてよいことに留意されたい。同様に、ワード線ドライバ３６０（１）～３６０（ｎ）ごとに別個のボンドパッド３７４ａが存在してよい。メモリダイ３９０のブロック２内のワード線は、経路３６４によってボンドパッド３７０ａに電気的に接続されてよい。図２Ｂでは、ブロック内の対応する「ｎ」本のワード線に対して「ｎ」個の経路３６４が存在する。経路３６４ごとに、ボンドパッド３７０ａ、３７４ａの別個のペアが存在してよい。
【0083】
図１Ｅと比較して、図２Ａのオンダイ制御回路はまた、その論理素子内に、メモリコントローラ１０２で典型的に見られるよりも一般的な機能及び一部のＣＰＵ機能の両方である追加機能を含むが、エラー訂正符号（ＥＣＣ）など特定用途の機能も含み得る。
【0084】
以下では、図２Ａの制御ダイ３９８に示した他の回路の全て又は一部と組み合せたステートマシン３１２及び／又はコントローラ１０２（又は同等に機能する回路）並びに図１Ｅの類似の素子は、本明細書に記載する機能を実施する１つ以上の制御回路の一部であると見なすことができる。制御回路は、ハードウェアのみ、又はハードウェアとソフトウェア（ファームウェアを含む）との組み合せを含むことができる。例えば、本明細書に記載する機能を実施するためにファームウェアによってプログラムされたコントローラは、制御回路の一例である。制御回路は、プロセッサ、ＦＧＡ、ＡＳＩＣ、集積回路、又は他の種類の回路を含み得る。
【0085】
以下の説明では、図１Ｅ及び図２Ａのメモリ構造３２６を、主として３次元ＮＡＮＤフラッシュメモリの文脈で説明するが、説明の大半は、より一般的に適用され得る。３次元ＮＡＮＤフラッシュメモリの一般的な実装形態であるマルチレベルセル（ＭＬＣ）のＦｏｇｇｙ－Ｆｉｎｅプログラミング向けの技術を提示しているが、マルチステートメモリ値のプログラミングでは、他のメモリ技術にも適用され得る。
【0086】
図３Ａは、図１Ｅ又は図２Ａのセンスブロック３５０の一実施形態を示すブロック図である。個別のセンスブロック３５０は、センス回路４８０～４８３又はセンス増幅器と呼ばれる１つ以上のコア部分と、管理回路４９０と呼ばれる共通部分とに区画化される。一実施形態では、ビット線／ＮＡＮＤストリングごとに別個のセンス回路、及び１組の複数（例えば、４個又は８個）のセンス回路用の１つの共通の管理回路４９０が存在する。グループ内の各センス回路は、データバス４７２を介して関連する管理回路と通信する。したがって、１組の記憶素子のセンス回路と通信する１つ以上の管理回路が存在する。
【0087】
センス回路４８０は、一例として、接続されたビット線内の伝導電流が所定の閾値レベルを上回るか又は下回るかどうかを判定することによって感知を実施するセンス回路４７０を備える。センス回路４８０はまた、接続されたビット線で電圧状態を設定するために使用されるビット線ラッチ４８４を含む。例えば、ビット線ラッチでラッチされた所定の状態により、接続されたビット線が、プログラム禁止を指定する状態（例えば、１．５～３Ｖ）となる。一例として、フラグ＝０はプログラミングを禁止することができ、フラグ＝１はプログラミングを禁止しない。
【0088】
管理回路４９０は、プロセッサ４９２と、４組のデータラッチの例４９４～４９７と、データラッチの組４９４とデータバス１２０との間に結合されたＩ／Ｏインターフェース４９８とを備える。１組のデータラッチ、例えば、Ｔ、Ｃ、Ｂ、Ａは、センス回路ごとに設けられ得る。場合によっては、追加のデータラッチが使用されてもよい。ラッチＴ、Ｃ、Ｂ、Ａの各組は、１組の不揮発性メモリセルにまとめてプログラムするために異なる論理ページのデータに対応し得る。これは、１６レベル、つまり記憶素子メモリデバイス当たり４ビットである。ビット線当たり１つの追加データラッチは、記憶素子当たりの追加データビットごとに設けられ得る。
【0089】
プロセッサ４９２は、感知されたメモリセルに記憶されたデータを判定し、データラッチの組内に判定されたデータを記憶するなど計算を実施する。データラッチの各組４９４～４９７は、読み出し動作中にプロセッサ４９２によって判定されたデータビットを記憶し、メモリにプログラムされることを意味するデータの書き込みを表すプログラム動作中にデータバス１２０からインポートされたデータビットを記憶するために使用される。Ｉ／Ｏインターフェース４９８は、データラッチ４９４～４９７とデータバス１２０との間のインターフェースを提供する。
【0090】
読み出し及び検証中、システムの動作は、アドレス指定された記憶素子への異なる制御ゲート電圧の供給を制御するステートマシン１１２の制御下にある。メモリによってサポートされる様々なメモリ状態に対応する様々な所定の制御ゲート電圧を一通り実行すると、センス回路４８０はこれらの電圧のうちの１つでトリップしてよく、対応する出力が、データバス４７２を介してプロセッサ４９２にセンス回路４８０から提供されることになる。その時点で、プロセッサ４９２は、センス回路のトリップイベント及び入力線４９３を介してステートマシンから印加された制御ゲート電圧に関する情報を考慮することによって、結果として得られるメモリ状態を判定する。次いで、メモリ状態のバイナリ符号化を計算し、結果として得られるデータビットをデータラッチ４９４～４９７に記憶する。管理回路４９０の別の実施形態では、ビット線ラッチは２役をこなす。つまり、センス回路４８０の出力をラッチするためのラッチ、また上記のようにビット線ラッチの両方として機能する。
【0091】
いくつかの実装形態は、複数のプロセッサ４９２を含み得る。一実施形態では、各プロセッサ４９２は、出力線のそれぞれが有線ＯＲであるように、出力線（図示せず）を含む。いくつかの実施形態では、出力線は、有線ＯＲ線に接続される前に反転される。この構成により、有線ＯＲを受信するステートマシンは、プログラムされている全てのビットが所望のレベルに到達したことを判定することができるため、プログラミングプロセスが完了したときのプログラム検証プロセス中に迅速に判定できる。例えば、各ビットがその所望のレベルに到達したとき、そのビットの論理ゼロは、有線ＯＲ線（又は、データ１が反転）に送信される。全てのビットがデータ０（又は、データ１が反転）を出力すると、ステートマシンはプログラミングプロセスを終了することを知る。各プロセッサは８つのセンス回路と通信するため、ステートマシンは有線ＯＲ線を８回読み出す必要があり、又は、論理は、関連するビット線の結果を蓄積するためにプロセッサ４９２に追加されて、ステートマシンが有線ＯＲ線を一度に読み出す必要がある。同様に、論理レベルを正しく選択することによって、グローバルステートマシンは、第１のビットがその状態を変更し、それに応答してアルゴリズムを変更するときを検出することができる。
【0092】
プログラム動作中又はメモリセルの検証動作中に、プログラムされるデータ（書き込みデータ）が、データバス１２０からデータラッチの組４９４～４９７に記憶される。記憶素子当たり４ビットの実装形態（Ｑｕａｄ－ＬｅｖｅｌＣｅｌｌ、つまりＱＬＣ）では、４つのデータラッチ（Ｔ、Ｃ、Ｂ、Ａ）が使用されてよい。プログラム動作は、ステートマシンの制御下で、アドレス指定されたメモリセルの制御ゲートに印加される一連のプログラミング電圧パルスを含む。各プログラム電圧の後に、メモリセルが所望のメモリ状態にプログラムされているかどうかを判定するための読み戻し（検証）が続く。場合によっては、プロセッサ４９２は、所望のメモリ状態に対して読み戻しメモリ状態を監視する。２つが一致しているとき、プロセッサ４９２は、ビット線をプログラム禁止状態にさせるように、ビット線ラッチを設定する。これにより、プログラムパルスがその制御ゲートで生じても、ビット線に結合された記憶素子の更なるプログラミングが禁止される。他の実施形態では、プロセッサは、最初にビット線ラッチをロードし、センス回路は、検証プロセス中に、ビット線ラッチを禁止値に設定する。
【0093】
データラッチの各組４９４～４９７は、各センス回路のデータラッチのスタックとして実装されてよい。一実施形態では、センス回路４８０当たり４つ以上のデータラッチが存在する。いくつかの実装形態では、データラッチはシフトレジスタとして実装されているため、そこに記憶されたパラレルデータはデータバス４２０のシリアルデータに変換され、逆もまた同様である。記憶素子の読み出し／書き込みブロックに対応する全てのデータラッチをリンクして、データのブロックがシリアル転送によって入力又は出力され得るように、ブロックシフトレジスタを形成することができる。具体的には、読み出し／書き込み回路のバンクは、データラッチの組の各々が、読み出し／書き込みブロック全体のシフトレジスタの一部であるかのように、データバスの中又は外のデータをシーケンス内でシフトさせるように適合される。
【0094】
データラッチは、関連する記憶素子がプログラム動作において特定のマイルポストに到達したときを識別する。例えば、ラッチは、Ｖ番目の記憶素子が特定の検証レベルを下回ることを識別し得る。データラッチは、記憶素子が現在データページから１つ以上のビットを記憶しているかどうかを示す。
【0095】
図３Ｂは、センスブロック３５０のブロック図の別の例を示す。列制御回路は、複数のセンスブロックを含み得、各センスブロックは、それぞれのビット線を介して複数のメモリセルに対する感知動作（例えば、読み出し）、プログラム検証動作、又は消去動作を実行する。１つのアプローチでは、センスブロックは、センス増幅器とも呼ばれる、複数のセンス回路を備える。各センス回路は、データラッチ及びキャッシュに関係する。例えば、センス回路の例４５０ａ、４５１ａ、４５２ａ及び４５３ａは、それぞれキャッシュ４５０ｃ、４５１ｃ、４５２ｃ及び４５３ｃに関係する。
【0096】
１つのアプローチでは、ビット線の異なるサブセットは、異なるそれぞれのセンスブロックを使用して感知され得る。これにより、センス回路に関係する処理負荷を分割し、各センスブロック内のそれぞれのプロセッサによって処理することが可能になる。例えば、センス回路コントローラ４６０は、センス回路及びラッチの組、例えば１６のセンス回路及びラッチと通信することができる。センス回路コントローラは、プリチャージ電圧を設定するために各センス回路に電圧を供給する、プリチャージ回路４６１を含んでよい。センス回路コントローラはまた、メモリ４６２と、プロセッサ４６３とを含んでよい。
【0097】
図４は、メモリセルのブロックに電圧を供給するための回路の例を示す。この例では、行デコーダ５０１は、ブロック５１０の組内の各ブロックのワード線及び選択ゲートに電圧を供給する。ブロックは平面内にあってよく、ブロックＢＬＫ＿０～ＢＬＫ＿７を含む。行デコーダは、ブロックを行デコーダに接続するパストランジスタ５２２に制御信号を提供する。典型的には、プログラム動作又は読み出し動作は、１つの選択されたブロックで一度に、及びブロックの１つの選択されたサブブロックで実行される。消去動作は、選択されたブロック又はサブブロックで実行され得る。行デコーダ及びパスゲートは、グローバル制御線５０２をローカル制御線５０３に接続することができる。制御線は導電経路を表す。電圧は、電圧源５２０からパストランジスタ５２２へとグローバル制御線上で供給される。電圧源は、グローバル制御線に接続するスイッチ５２１に電圧を供給してよい。パストランジスタ５２４は、電圧源５２０からスイッチ５２１に電圧を渡すように制御される。
【0098】
電圧源５２０は、例えば、ワード線（ＷＬ）、ＳＧＳ制御ゲート、及びＳＧＤ制御ゲート上で電圧を供給することができる。電圧源は、プログラム動作又は読み出し動作中に選択されたワード線上で電圧を供給する選択されたワード線（ＷＬ）ドライバ５４７と、選択されていないデータワード線のドライバ５４７ａと、ダミーワード線上で電圧を供給するダミーワード線ドライバ５４７ｂと、を含み得る。
【0099】
電圧源はまた、共通のＳＧＳドライバ５４５及びサブブロックごとの別個のＳＧＤドライバを含み得る。例えば、ＳＧＤドライバ５４６、５４６ａ、５４６ｂ及び５４６ｃは、それぞれＳＢ０、ＳＢ１、ＳＢ２、ＳＢ３に提供され得る。別の選択肢では、別個のＳＧＳドライバがサブブロックごとに提供される。
【0100】
行デコーダなど様々な構成要素は、ステートマシン１１２又はコントローラ１２２などコントローラからコマンドを受信して、本明細書に記載の機能を実行してよい。
【0101】
ソース線電圧源５３０は、制御線５３２を介して基板内のソース線／拡散領域に電圧Ｖｓｌを供給する。１つのアプローチでは、ソース拡散領域５３３は、ブロックに共通である。ビット線の組５４２もまた、ブロックによって共有される。ビット線電圧源５４０は、ビット線に電圧を供給する。
【0102】
図５は、図１Ｅ又は図２Ａのメモリ構造３２６の３Ｄ構成例において１組のブロックを含むメモリデバイス６００の斜視図である。基板上には、メモリセル（記憶素子）のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３、並びにブロックによって使用される回路を有する周辺領域がある。周辺領域６０４は、各ブロックの縁部に沿って存在し、周辺領域６０５は、ブロックの組の端部にある。１つのアプローチでは、ＳＧＳトランジスタの電圧ドライバ用パストランジスタは、この周辺領域６０５内に位置してよい。この場合、ブロックＢＬ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３は、パストランジスタから次第に離れる距離にある。回路は、制御ゲート層、ビット線、及びブロックのソース線に接続され得る電圧ドライバを含み得る。１つのアプローチでは、ブロック内で共通の高さである制御ゲート層が、一般に駆動される。基板６０１はまた、ブロック及び導電経路内でパターン化された１つ以上の下部金属層の下に回路を備えて、回路の信号を搬送することができる。ブロックは、メモリデバイスの中間領域６０２に形成される。メモリデバイスの上部領域６０３において、１つ以上の上部金属層は、導電路内でパターン化されて、回路の信号を搬送する。
【0103】
１つの可能なアプローチでは、ブロックは平面内にあり、ｘ方向の平面の長さは、ワード線への信号経路が１つ以上の上部金属層に延在する方向（ワード線又はＳＧＤ線方向）を表し、また、ｙ方向の平面の幅は、ビット線への信号経路が１つ以上の上部金属層内に延在する方向（ビット線方向）を表す。Ｚ方向は、メモリデバイスの高さを表す。ブロックはまた、複数の平面内に配置されてもよい。
【0104】
図６Ａは、図５のブロックのうちの１つの一部の断面図の例を示す。ブロックは、交互の導電層及び誘電体層のスタック６１０を備える。この例では、導電層は、２つのＳＧＤ層、１つのＳＧＳ層、２つのソース側ダミーワード線層（又はワード線）ＷＬＳ１及びＷＬＳ０、２つのドレイン側ダミーワード線層ＷＬＤ１及びＷＬＤ０、並びに１１のデータワード線層（又はデータワード線）ＷＬ０～ＷＬ１０を備える。ＷＬ０はソース側データワード線であり、ＷＬＳ１は、ソース側データワード線に隣接するダミーワード線層である。ＷＬＳ０はＷＬＳ１に隣接する別のダミーワード線層である。ＷＬ１０はドレイン側データワード線であり、ＷＬＤ１は、ドレイン側データワード線に隣接するダミーワード線層である。ＷＬＤ０はＷＬＤ１に隣接する別のダミーワード線層である。誘電体層をＤＬ１～ＤＬ１９とラベル付けする。更に、ＮＡＮＤストリングＮＳ１及びＮＳ２を含むスタックの領域が示されている。各ＮＡＮＤストリングは、ワード線に隣接するメモリセルを形成する材料で充填されたメモリホール６１８又は６１９を包含する。スタックの領域６２２を、図６Ｃでより詳細に示す。
【0105】
スタックは、基板６１１を含む。１つのアプローチでは、ソース線ＳＬの一部は、ブロック内の各メモリセルストリングのソース端と接触する、基板内のｎ型ソース拡散層６１１ａを備える。消去動作では、この層に消去電圧が印加されてよい。１つの考えられる実装形態では、ｎ型ソース拡散層６１１ａは、ｐ型ウェル領域６１１ｂに形成され、ｐ型ウェル領域６１１ｂは、ｎ型ウェル領域６１１ｃに形成され、ｎ型ウェル領域６１１ｃは、ｐ型半導体基板６１１ｄに形成される。１つのアプローチでは、ｎ型ソース拡散層は、平面内の全ブロックに共有されてよい。
【0106】
ＮＳ１は、スタック６１６の底部６１６ｂにソース端６１３を有し、スタックの上部６１６ａにドレイン端６１５を有する。金属充填スリット６１７及び６２０は、ソース線をスタックの上方の線に接続するためになど、スタックを通って延在する相互接続として、スタック全体に周期的に設けられてよい。スリットは、ワード線の形成中に使用され、続いて金属で充填されてもよい。ビット線ＢＬ０の一部分も示されている。導電ビア６２１は、ドレイン端６１５をＢＬ０に接続する。
【0107】
１つのアプローチでは、メモリセルのブロックは、交互の制御ゲート及び誘電体層のスタックを含み、メモリセルは、スタック内の垂直に延在するメモリホール内に配置される。
【0108】
１つのアプローチでは、各ブロックは、ＳＧＳ層、ＷＬ層、及びＳＧＤ層など各層に垂直相互接続が接続され、水平経路から電圧ドライバへと上向きに延在する。
【0109】
図６Ｂは、図６Ａのメモリホールの高さに沿った、その幅の変動の例を示す。メモリホールの形成に使用されるエッチングプロセス、及び非常に高いアスペクト比により、メモリホールの断面幅、例えば直径は、その高さに沿って変動し得る。典型的には、直径は、メモリホールの上部から底部にかけて次第に小さくなる。場合によっては、図示するように、メモリホールの上部でやや小さくなり、その結果、直径は、やや幅広になってから、メモリホールの上部から底部にかけて次第に小さくなる。
【0110】
図６Ｃは、図６Ａのスタックの領域６２２の拡大図を示す。メモリセルは、ワード線層とメモリホールとの交差部において、スタックの異なるレベルで形成される。この例では、ＳＧＤトランジスタ７１８及び７１７は、ダミーメモリセル７１６及び７１５、並びにデータメモリセル７１４の上方に設けられる。多数の層が、例えば、原子層堆積を用いて、メモリホール６３０の側壁（ＳＷ）に沿って、及び／又は各ワード線層内に堆積させられ得る。例えば、メモリホール内の材料によって形成される各ピラー６９９又は列は、遮断酸化物層６６３、電荷トラップ層６６４又は窒化ケイ素（Ｓｉ３Ｎ４）若しくは他の窒化物など膜、トンネル層６６５、チャネル６６０（例えば、ポリシリコンを含む）、及び誘電体コア６６６を含み得る。ワード線層は、金属バリア６６１と、制御ゲートとしてタングステンなど導電性金属６６２とを含み得る。例えば、制御ゲート６９０～６９４が設けられる。この実施例では、金属を除く全ての層が、メモリホール内に提供される。他のアプローチでは、層の一部は、制御ゲート層内にあり得る。追加のピラーは、異なるメモリホール内に同様に形成される。ピラーは、ＮＡＮＤストリングの柱状活性領域（active area、ＡＡ）を形成することができる。
【0111】
各ＮＡＮＤストリングは、１つ以上のソース端選択ゲートトランジスタから１つ以上のドレイン端選択ゲートトランジスタまで連続的に延在するチャネルを備える。
【0112】
図７は、プログラム動作例において一連のプログラムループで使用される電圧信号を示す。水平軸は、１～２２の範囲のプログラムループ（ＰＬ）番号を示し、垂直軸は電圧を示す。プログラム動作中、プログラムループは、各平面内の選択されたブロック内の選択されたワード線に対して実行される。プログラムループは、プログラム電圧又はパルスが選択されたワード線に印加されるプログラム部と、続いて、１つ以上の検証試験が関連するメモリセルに対して実行されている間に、選択されたワード線に検証信号が印加される検証部とを含む。消去状態以外の割り当てられた各状態は、プログラム動作中の状態についての検証試験に使用される検証電圧を有する。
【0113】
電圧信号７００は、プログラミング用に選択されたワード線に印加される初期プログラム電圧７０１など一連のプログラム電圧を含む。この例では、電圧信号はプログラム電圧を含み、この電圧は、プログラミングパスの１つ以上のプログラムループにおいて、一定又は異なるステップサイズを使用して段階的に振幅が増加する。これは、段階的パルスプログラミングと呼ばれ、プログラム電圧は初期レベルＶｐｇｍ＿ｉｎｔ（初期プログラム電圧７０１を参照）から始まり、例えば、プログラム動作が完了するまで、連続する各プログラムループにおいて段階的に増加する。選択されたメモリセルの閾値電圧が割り当てられたデータ状態の検証電圧に到達すると、正常に完了する。
【0114】
プログラム動作は、単一のプログラミングパス又は複数のプログラミングパスを含み得、各パスは、例えば、段階的パルスプログラミングを使用する。
【0115】
検証信号の例７０２など各プログラムループでの検証信号は、プログラムループについて検証されている割り当てられたデータ状態に基づいて、１つ以上の検証電圧を含み得る。検証試験は、プログラム動作が進むにつれて、より低い割り当てられたデータ状態、次いで、中間の割り当てられたデータ状態、次いで、より高い割り当てられたデータ状態を包含し得る。単純化するために、検証信号の例は、３つの検証電圧を示す。
【0116】
全てのメモリセルは、当初、例えば、プログラム動作の開始時に消去状態にあってよい。プログラム動作の完了後、データは、Ｖ番目の分布の間にある読み出し電圧を使用してメモリセルから読み出され得る。同時に、パス電圧とも呼ばれる読み出しパス電圧Ｖｐａｓｓ（例えば、８～１０Ｖ）が残りのワード線に印加される。Ｖ番目の所与のメモリセルが読み出し基準電圧のうちの１つ以上を上回るか又は下回るかどうかを試験することにより、システムは、メモリセルによって表されるデータ状態を決定することができる。これらの電圧は、Ｖ番目の範囲の異なるデータ状態間で境界を定めるため、境界電圧である。
【0117】
更に、プログラムされる又は読み出されるデータは、ページに配置され得る。例えば、４つのデータ状態、つまりセル当たり２ビットを用いて、２つの論理ページのデータを１ページに記憶することができる。Ｅｒ、Ａ、Ｂ、及びＣの各状態のビットの符号化の例は、上位ページ（ＵＰ）ビット／下部ページ（ＬＰ）ビットの形式で、それぞれ１１、１０、００及び０１である。下位ページの読み出しはＶｒＡ及びＶｒＣを使用してよく、上位ページの読み出しはＶｒＢを使用してよい。
【0118】
８つのデータ状態、つまりセル当たり３ビットを使用して、３ページのデータを記憶することができる。Ｅｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＧの各状態のビットの符号の例は、それぞれ１１１、１１０、１００、０００、０１０、０１１、００１及び１０１である。セル当たり２ビット以上を記憶するメモリは、ＭＬＣメモリと呼ばれてよく、このメモリとしては、３レベルセル（Three Level Cell、ＴＬＣ）メモリ（８つのデータ状態を使用してセル当たり３ビットを記憶する）及びＱＬＣメモリ（１６のデータ状態を使用してセル当たり４ビットを記憶する）が挙げられる。２つのデータ状態を使用してセル当たり１ビットを記憶するメモリは、ＳＬＣメモリと呼ばれることがある。
【0119】
図８は、８つのデータ状態、つまりセル当たり３ビットを使用したメモリセルの組でのプログラム動作後のメモリセルの組のＶ番目の分布の一例を示す。垂直軸は、メモリセルの数を対数目盛で示し、水平軸は、Ｖ番目のメモリセルを均等目盛で示す。１つのアプローチでは、プログラム動作の開始時において、メモリセルは全て、当初は消去状態１０００である。プログラム動作が正常に完了した後、通常発生するある程度のプログラムディスターブにより、ＥＲ状態に割り当てられたメモリセルがアップシフトされることがある。
【0120】
ＶｖＡ、ＶｖＢ、ＶｖＣ、ＶｖＤ、ＶｖＥ、ＶｖＦ及びＶｖＧの検証電圧をそれぞれ使用して、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＧの各状態にプログラムされるメモリセルは、Ｖ番目の分布１００１、１００２、１００３、１００４、１００５、１００６及び１００７によってそれぞれ表される。読み出し電圧ＶｒＡ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ及びＶｒＧが、読み出し動作でのメモリセルの状態の読み出しに使用され得る。これらの検証電圧及び読み出し電圧は、選択されたワード線電圧の制御ゲート読み出しレベルの例である。
【0121】
データがメモリセルでしばらくの間記憶された後に、当該データは、古くなり得る、別の場所にコピーされ得る、又は何らかの他の理由で、メモリセルを消去することが望ましいことがある。多くの不揮発性メモリ設計では、消去は、ブロックごとに行われる。かかる設計（ブロック消去可能なメモリ）では、ブロック内のメモリセルのサブセットは、別個に消去されなくてよく、したがって、ブロックは、消去の最小単位と見なされてよい。
【0122】
図９は、１６のデータ状態、つまりセル当たり４ビットを使用したメモリセル（ＱＬＣ）の組でのプログラム動作後のメモリセルのＶ番目の分布の別の例を示す。垂直軸は、メモリセルの数を対数目盛で示し、水平軸は、Ｖ番目のメモリセルを均等目盛で示す。１つのアプローチでは、プログラム動作の開始時において、メモリセルは全て、当初は消去分布状態Ｓ０である。対応する分布Ｓ１～Ｓ１５に対応して、読み出し電圧ＶｒＳ１～ＶｒＳ１５を示す（明確にするために、対応する検証電圧は図９に示していない）。
【0123】
図８～図９の実施例では、プログラミングは単一の連続動作で実行されてよく、全てのメモリセルが消去分布（Ｅｒ又はＳ０）にある状態で開始し、全て又はほぼ全てのメモリセルが記憶されるデータに従ってそれらの標的分布にあるものとして検証されることで終了する。他の実施例では、図８～図９に示す状態へのプログラミングは、異なる時間に実行されてよい、２つ以上の別個のプログラミング動作で行われてよい。かかるプログラミング動作の間に他の動作が実行されてよい。
【0124】
場合によっては、１つ以上のメモリセルのプログラミングは、以前にプログラムされたメモリセルの閾値電圧分布に影響を及ぼしてよい。例えば、ＮＡＮＤ構造のワード線に沿ったプログラムされたメモリセルは、ＮＡＮＤ構造の以降のワード線のプログラミング（例えば、同一ブロック内の隣接ワード線に沿ったメモリセルのプログラミング）による影響を受けることがある。近傍のメモリセルに電荷が追加されると、以前プログラムされたメモリセルの閾値電圧は、閾値電圧分布が「プログラムディスターブ」と呼ばれる状態に変化するように増加し得る。これにより、データの誤読が生じることがある。かかるプログラムディスターブ効果を低減するために、２つ以上の動作でプログラミングを実行して、プログラミングが最終化される前に隣接するメモリセルのプログラミングを可能にし得る。例えば、第１のプログラミング動作は、最終分布に近い第１の分布にメモリセル群をプログラムしてよく、Ｆｏｇｇｙプログラミング動作と呼ばれることがある。次に、１つ以上の隣接ワード線のメモリセルがプログラムされてよい。続いて、隣接セルがプログラムされた後、別のプログラム動作（Ｆｉｎｅプログラミング動作）によって、メモリセル群が第２の分布（例えば、図８～図９に示す分布のような最終分布）にプログラムされてよい。第１の（近似又はＦｏｇｇｙ）分布にプログラムし、続いて、このようにして第２の（精密又はＦｉｎｅ）分布にプログラムすることは、Ｆｏｇｇｙ－Ｆｉｎｅプログラミングと呼ばれることがある。
【0125】
図１０は、１６のデータ状態に対応する１６の分布を使用した、ＱＬＣメモリセル群のＦｏｇｇｙ－Ｆｉｎｅプログラミングの例を示す。Ｆｏｇｇｙプログラミング前は、全てのメモリセルは消去分布（例えば、分布Ｓ０）であってよい。Ｆｏｇｇｙプログラミングは、図１０の上部に示す第１の分布Ｓ１’～Ｓ１５’にメモリセルをプログラムする。Ｆｉｎｅプログラミングは、続いて、底部に示す第２の分布Ｓ１～Ｓ１５にメモリセルをプログラムする。これらの２つのプログラム動作の間には時間があってよく、１つ以上の他のメモリセル群が、その間にプログラムされてよい。所与の第１の分布のメモリセルは、続いて、対応する第２の分布へと更にプログラムされ、その間にメモリセルが消去されることはなく、したがって、Ｆｉｎｅプログラミングは、消去分布から開始されないことが理解されるであろう。例えば、Ｆｏｇｇｙプログラム動作でＳ１’分布にプログラムされるメモリセルは、続いて、Ｆｉｎｅプログラム動作でＳ１分布に更にプログラムされ、Ｆｏｇｇｙプログラム動作でＳ２’分布にプログラムされるメモリセルは、続いて、Ｆｉｎｅプログラム動作でＳ２分布に更にプログラムされ、Ｆｏｇｇｙプログラム動作でＳ３’分布にプログラムされるメモリセルは、続いて、Ｆｉｎｅプログラム動作でＳ３分布に更にプログラムされるなどである。
【0126】
第１の分布Ｓ１’～Ｓ１５’は、一般に第２の分布Ｓ１～Ｓ１５よりも幅広であり、隣接する分布間には著しい重複が存在する（例えば、分布Ｓ１’は分布Ｓ２’と重複し、分布Ｓ２’は分布Ｓ３’と重複するなど）。第１の分布へのプログラミングは、第２の分布のために使用される工程と同一のプログラミング工程を使用してよく、又は異なる工程を使用してよい（例えば、同一の電圧及び時間、又は異なる電圧及び／若しくは時間のプログラミングパルス）。図９に示すような読み出し電圧を使用して第１の分布Ｓ１’～Ｓ１５’にあるメモリセルを読み出すと、かかる重複のために多数のエラー（例えば、ＥＣＣによって訂正され得る、より多くのエラー）が生じ得、その結果、Ｆｉｎｅプログラミングには別のソースが使用され得る。データの安全なコピーは、Ｆｉｎｅプログラミングに良好なコピーを使用できるように、Ｆｏｇｇｙプログラム動作とＦｉｎｅプログラム動作との間には別の場所に維持されてよい。例えば、データのコピーは、続いてのＦｉｎｅプログラミングのために、追加の不揮発性メモリセル（例えば、ＱＬＣメモリセルと同一メモリ構造であってよいＳＬＣメモリセル、又は他の場所）に、又は揮発性メモリに書き込まれてよい。
【0127】
所与のワード線のＦｏｇｇｙプログラミングとＦｉｎｅプログラミングとの間には、１本以上の他のワード線（例えば、所与のワード線と何らかの結合を有し得る近傍のワード線）がプログラムされてよい。図１１は、３Ｄ ＮＡＮＤ構造の４つのストリング（例えば、図６Ａに示すＮＳ１及びＮＳ２などＮＡＮＤストリング）のワード線をプログラムするために使用され得るプログラミングスキームの例を示す。左側の第１の列は、ワード線（ＷＬ）を示し、次の列（ＳＴＡＧＥ）は、４つのストリングＳＴＲ０～ＳＴＲ３のそれぞれについて、プログラミングステージをＦｏｇｇｙ又はＦＩＮＥのいずれかとして示す。各エントリの数字は、異なるストリング及びワード線のＦｏｇｇｙプログラミング及びＦＩＮＥプログラミングの順序を示す。矢印は、いくつかの工程の順序を示すために使用する。
【0128】
プログラミングは、ＷＬ０のＳＴＲ０、ＳＴＲ１、ＳＴＲ２及びＳＴＲ３のＦｏｇｇｙプログラミング、続いてＷＬ１、ＳＴＲ０のＦｏｇｇｙプログラミング、次いでＷＬ０、ＳＴＲ０のＦｉｎｅプログラミングで開始する。これに続いて、ＷＬ１、ＳＴＲ１のＦｏｇｇｙプログラミング、次いで、ＷＬ０、ＳＴＲ１のＦｉｎｅプログラミング、ＷＬ１、ＳＴＲ２のＦｏｇｇｙプログラミング、ＷＬ０、ＳＴＲ２のＦｉｎｅプログラミング、ＷＬ１、ＳＴＲ３のＦｏｇｇｙプログラミング、ＷＬ０、ＳＴＲ３のＦｉｎｅプログラミング、続いてＷＬ２、ＳＴＲ０のＦｏｇｇｙプログラミングなどと続く。所与のメモリセル群のＦｏｇｇｙプログラミングとＦｉｎｅプログラミングとの間には、他のメモリセルがプログラムされ（例えば、Ｆｏｇｇｙプログラムされる）、その結果、隣接セルの結合効果が既に生じた後にＦｉｎｅプログラミングが行われ、したがってプログラムディスターブ効果が低減することが分かる。例えば、ＷＬ１、ＳＴＲ０のＦｏｇｇｙプログラミングは、図１１の第４のプログラム動作であり、ＷＬ１、ＳＴＲ０は第１３のプログラム動作であり、したがって、これらの間には９回の他のプログラム動作が生じる。Ｆｏｇｇｙプログラムされ、まだＦｉｎｅプログラムされていないデータのコピーは、Ｆｉｎｅプログラミングが完了するまで安全な場所に保存されてよい（例えば、ＷＬ１、ＳＴＲ０の安全なデータのコピーは、図１１の第４の動作と第１３の動作との間に維持されてよい）。安全なコピーを維持することは、記憶領域（例えば、揮発性又は不揮発性メモリ）及びデータを転送するためのバス使用の両方に関して著しいリソースを要し得る。
【0129】
本技術の例では、ＭＬＣメモリセルに記憶されるデータについて、パリティデータが計算されてよく、このパリティデータは、Ｆｏｇｇｙプログラムされたデータを復元可能にしてよい（例えば、読み出したＦｏｇｇｙデータをパリティデータと組み合わせることにより復元して、安全なコピーを必要とすることなく元のデータを取得する）。
【0130】
図１２は、Ｆｏｇｇｙプログラムされたメモリセルからのデータの復元を容易にするためにパリティデータで使用されるグレイ符号メモリ状態符号化スキームの例を示す。図示する符号化スキームは、図８～図１０のいずれかに示す分布に適用されてよい。分布Ｓ０～Ｓ１５（列１）はそれぞれ、任意の隣接する分布に割り当てられたデジタル値が１ビットだけ異なるように、グレイ符号割り当てスキームに従って、異なる４ビットのデジタル値（列２）、つまりメモリ状態が割り当てられる。例えば、分布Ｓ４に割り当てられたデジタル値（１１００）及び隣接する分布Ｓ３に割り当てられたデジタル値（１１０１）は、最初の３ビットが同一の値（１１０）を有し、最後のビットのみが異なる。同様に、分布Ｓ４に割り当てられたデジタル値（１１００）及び隣接する分布Ｓ５に割り当てられたデジタル値（０１００）は、最後の３ビットが同一の値（１００）を有し、最初のビットのみ異なる。パリティデータ（列３）は、割り当てられたデジタル値ごとに１つのパリティビットからなり、この場合、デジタル値のビットでの排他的ＯＲ（ＸＯＲ）演算によって単純に得られる。グレイ符号は、メモリ状態の割り当てに使用されるため、図示するようにパリティビットは、０－１－０－１と交互になる。他の実施例では、他のパリティスキーム（又は異なる符号化スキーム）が使用されてよい。デジタル値は、分布Ｓ０～Ｓ１５にマッピングされた状態（Ｆｉｎｅプログラミング後に達成され得る）で示しているが、同じデジタル値が、Ｆｏｇｇｙプログラミングから生じ得る第１の分布Ｓ０～Ｓ１５’に同様にマッピングされることが理解されるであろう。したがって、例えば、Ｓ３及びＳ３’分布の両方がデジタル値１１０１にマッピングされ、Ｓ１２及びＳ１２’分布の両方がデジタル値１０１０にマッピングされるなどである。パリティデータを用いてグレイ符号割り当てスキームを使用することにより、Ｆｏｇｇｙプログラムされたメモリセル（例えば、メモリセルは、まだＦｉｎｅプログラムされておらず、データ状態はＳ１～Ｓ１５ではなく、状態Ｓ１’～Ｓ１５’である）からのデータの復元が容易になってよい。
【0131】
図１３Ａは、パリティデータを用いた好適なグレイ符号割り当て（例えば、図１２に示すように、又は異なるグレイ符号を使用して）が使用されて、Ｆｏｇｇｙプログラムされたメモリセルからの正確なデータの復元を容易にし得る方法の例を示す。図１３Ａは、（消去分布Ｓ０に加えて）分布Ｓ１’～Ｓ１５’を示し、各分布の上方に１ビットのパリティデータ（１又は０値のいずれか）を示す。これは、例えば、Ｆｏｇｇｙプログラム状態であり（例えば、隣接するメモリセルがプログラムされている間）、図１２に示すようにパリティデータが生成されたメモリセルに対応する。一連の読み出し工程は、図１３Ａに示すように、読み出しレベルＲＬ１～ＲＬ１４で実行されてよい。読み出しレベルＲＬ１～ＲＬ１４は、以前の例のように分布間には位置しない（例えば、図８のＶｒＡ～ＶｒＧ、又は図９のＶｒＳ１～ＶｒＳ１５のようではない）。代わりに、各読み出しレベルＲＬ１～ＲＬ１４は、分布の中央（中点）若しくはその付近、つまり両側の分布のほぼ中間に位置する。例えば、ＲＬ３は、分布Ｓ２’と分布Ｓ４’とのほぼ中間であり、分布Ｓ３’の中央にある。したがって、ＲＬ３は、偶数パリティ値（パリティ値＝０）を有する２つの分布（Ｓ２’及びＳ４’）の間にあり、奇数パリティ値（パリティ値＝１）を有する分布（Ｓ３’）の中間又はその付近にある。読み出しレベルＲＬ１～ＲＬ１４は、分布Ｓ１～Ｓ１４の中央又はその付近（すなわち、最低分布Ｓ０、及び最大分布Ｓ１５を除く全ての分布の中央又はその付近）に位置する。
【0132】
示されるパリティ値（使用されるグレイ符号に従って交互である）と組み合わせて、１４個の読み出しレベルＲＬ１～ＲＬ１４においてＦｏｇｇｙプログラムされたデータ状態Ｓ１’～Ｓ１５’を読み出すことは、Ｆｏｇｇｙプログラミング動作でプログラムされたデータを正確に復元するのに十分であり得る。場合によっては、これにより、Ｆｏｇｇｙプログラムされたデータが、Ｆｏｇｇｙプログラムされたメモリセルから直接復元可能となり、安全なコピーを他の場所に維持する必要がなくなる（例えば、ＳＬＣ又は揮発性メモリ内の安全なコピーが不要であり得る）。
【0133】
ＲＬ１が使用されるとき（例えば、ＲＬ１における電圧が対応するワード線に印加されたとき）にオンになる（例えば、センスブロックによって検出されるように、導通する又はトリップイベントを経験する）メモリセルは、Ｓ０分布又はＳ１’分布のいずれかにあってもよい。所与のセルがこれらの分布のうちのいずれにあるかは、セルに関連付けられたパリティビットから判定されてよい（例えば、ＲＬ１でオンになり、パリティ＝０を有する任意のセルは、分布Ｓ０にあり、ＲＬ１でオンになり、パリティ＝１を有する任意のセルは、分布Ｓ１’にある）。このようにして、Ｓ０分布内の全てのメモリセル（及びＳ１’分布の一部のメモリセル）は、ＲＬ１での読み出しから見出されてよい。ＲＬ１でオンにならず、ＲＬ２でオンになるメモリセル（ＲＬ１とＲＬ２との間でトリップイベントが検出される）は、Ｓ１’分布又はＳ２’分布のいずれかにあってよい。所与のセルがこれらの分布のうちのいずれにあるかは、セルに関連付けられたパリティビットから判定されてよい（例えば、最初にＲＬ２でオンになり、パリティ＝１を有する任意のセルは、分布Ｓ１’にあり、最初にＲＬ２でオンになり、パリティ＝０を有する任意のセルは、分布Ｓ２’にある）。このようにして、Ｓ１’分布内の残りのメモリセル（及びＳ２’分布の一部のメモリセル）は、ＲＬ２での読み出しから見出されてよい。ＲＬ２又はＲＬ１でオンにならず、ＲＬ３でオンになるメモリセルは、Ｓ２’分布又はＳ３’分布のいずれかにあってよい。所与のセルがこれらの分布のうちのいずれにあるかは、セルに関連付けられたパリティビットから判定されてよい（例えば、最初にＲＬ３でオンになり、パリティ＝０を有する任意のセルは、分布Ｓ２’にあり、最初にＲＬ３でオンになり、パリティ＝１を有する任意のセルは、分布Ｓ３’にある）。このようにして、Ｓ２’分布内の残りのメモリセル（及びＳ３’分布の一部のメモリセル）は、ＲＬ３での読み出しから見出されてよい。このアプローチは、ＲＬ１４まで拡大されて、Ｓ０及びＳ１’～Ｓ１３’内の全てのセル及びＳ１４’内の一部のセルを識別してよい。ＲＬ１４が適用されたときにオンにならない（トリップイベントを経験しない）メモリセルは、分布Ｓ１４’又はＳ１５’のいずれかにあり、これらは、それぞれのパリティビットで区別されてよい（ＲＬ１４でオンにならず、パリティ＝０を有するメモリセルは分布Ｓ１４’にあり、ＲＬ１４でオンにならず、パリティ＝１を有するメモリセルは、分布Ｓ１５’にある）。
【0134】
図１３Ｂ～図１３Ｄは、図１３Ａに示すようにＦｏｇｇｙプログラムされた読み出しＱＬＣセル（例えば、図６Ａ～図６Ｃに示すようなＮＡＮＤ構造又は他のメモリ構造のメモリセル）の実装形態を示す。図１３Ｂは、隣接する分布が確実に１ビットだけ異なるように、グレイ符号を使用して、１６の分布Ｓ０～Ｓ１５にデジタル値を割り当てる、割り当てスキームを示す。分布Ｓ０～Ｓ１５は第１の列に列挙され、第２の列にはデジタル値（つまりメモリ状態）が列挙され、第３の列には各デジタル値に対応するパリティ値が列挙される。パリティ値は、４ビットの対応するデジタル値をＸＯＲすることによって得られてよい。図１３Ｂに示すスキームは、図１２に示すスキームの代替であってよい（異なるパリティスキームなど他の符号化スキームも使用されてよい）。図１３Ｂに示すパリティ値を使用してデータを符号化することにより、Ｆｏｇｇｙプログラムされたデータの続いての復元が可能になり得る。
【0135】
図１３Ｃは、図１３Ａに示すように、読み出しレベルＲＬ１～ＲＬ１４でのメモリセルの読み出しがパリティビットと組み合わされて、Ｆｏｇｇｙプログラムされたデータを復元し得る方法を示す。第１の列には読み出しレベルが列挙され、第２列には、初期値（４ビットのデジタル値）が列挙される。第２列の初期値を有するセルごとに、復元値（復号値）が、セルのパリティビットに依存する。第３の列にはパリティビットが列挙され、第４の列には対応する復元値が列挙される。場合によっては、パリティ値を使用してＦｏｇｇｙ読み出しデータ（例えば、初期値）を復号して復元値を得ることにより、Ｆｏｇｇｙプログラムデータの安全なコピーの維持を不要にしてよい。
【0136】
ＲＬ１でオンになるメモリセルには、初期値１１１１が割り当てられてよい（図１３Ｂの表の分布Ｓ０に対応する）。対応するパリティビット＝０であると、復元値も１１１１であり（例えば、メモリセルは分布Ｓ０にある）、パリティビット＝１であると、復元値は１１１０である（例えば、メモリセルは分布Ｓ１’にあり、第４のビットは反転する）。ＲＬ１でオンにならず、ＲＬ２でオンになるメモリセルには、初期値１１１０が割り当てられてよい（図１３Ｂの表の分布Ｓ１又はＳ１’に対応する）。対応するパリティビット＝１であると、復元値も１１１０であり（例えば、メモリセルは分布Ｓ１’にあり、初期値は復元値として使用される）、パリティビット＝０であると、復元値は１０１０である（例えば、メモリセルは分布Ｓ２’にあり、第２のビットは反転する）。ＲＬ１又はＲＬ２ではオンにならず、ＲＬ３でオンになるメモリセルには、初期値１０１０が割り当てられてよい（図３Ｂの表の分布Ｓ２又はＳ２’に対応する）。対応するパリティビット＝０であると、復元値も１０１０であり（例えば、メモリセルは分布Ｓ２にあり、初期値は復元値として使用される）、パリティビット＝１であると、復元値は１０００である（例えば、メモリセルは分布Ｓ３’にあり、第３のビットが反転する）。このアプローチは、図１３Ｃに示すように、ＲＬ１４まで続き、ＲＬ１４において最初にオンになるメモリセルには、０１１１の初期値が割り当てられ（図１３Ｂの表の分布Ｓ１３又は分布Ｓ１３’に対応する）、対応するパリティ値に応じて、０１１１（パリティ＝１である場合）又は００１１（パリティ＝０である場合）のいずれかの復元値が割り当てられる。ＲＬ１４でオンにならない残りのメモリセル（図１３Ｃに「残り」で示す）は、００１１の初期値が割り当てられ（分布Ｓ１４又は分布Ｓ１４’に対応する）、対応するパリティ値に応じて、分布Ｓ１４に対応する１０１１（パリティ＝１である場合）又は分布Ｓ１５に対応する００１１（パリティ＝０である場合）の復元値が割り当てられる。
【0137】
パリティデータを用いて値を復元するＦｏｇｇｙ読み出しは、様々な方法で実施され得る。図１３Ｄは、初期値（ビットＴ、Ｃ、Ｂ、及びＡ）及びパリティビット（Ｓ）に論理演算を適用して、対応する論理演算によって示されると反転する例を示す。例えば、第１の線では、初期値１１１１は、パリティビット０又は１を伴って生じてよい。パリティビットが１（Ｔ＆Ｃ＆Ｂ＆Ａ＆Ｓ）である場合、ビットＡは０に反転し（Ａ＝０）、そうでなければ、初期値１１１１は復元値として使用される。第２の線では、初期値１１１０は、パリティビット０又は１を伴って生じてよい。パリティビットが０である場合（Ｔ＆Ｃ＆Ｂ＆！Ａ＆！Ｓ、式中、「！」は逆数を示し、！ＡはＡの逆数である、すなわち、Ａ＝０である場合、！Ａ＝１であり、Ａ＝１である場合、！Ａ＝０である）、ビットＣは０に反転し（Ｃ＝０）、そうでなければ、初期値１１１０は復元値として使用される。第３の線では、初期値１０１０は、パリティビット０又は１を伴って生じてよい。パリティビットが１（Ｔ＆！Ｃ＆Ｂ＆！Ａ＆Ｓ）である場合、ビットＢは０に反転し（Ｂ＝０）、そうでなければ、初期値１０１０は復元値として使用される。ＱＬＣメモリについて示す１６個の値については、復元値の取得には、１５の論理演算で十分であり得ることが分かる。グレイ符号を使用するため、任意の所与の初期値については、パリティビットに応じて１ビットのみが反転する。反転するビットは、説明目的で影付きになっている。
【0138】
ＡＮＤ演算など単純な論理演算は、メモリダイで実施されてよい。場合によっては、かかる論理演算は、データがデータラッチ４９４～４９７などデータラッチに保持されている間に（例えば、パリティデータに追加のラッチを用いて）適用されてよい。ビットは、データがラッチに留まっている間に（例えば、Ｆｉｎｅ書き込み動作で復元値の書き込みに使用される前に）、スキームに従って反転してよい。図１３Ａに示すように、Ｆｏｇｇｙプログラムされたデータを読み出すと、初期値がデータラッチ４９４～４９７にラッチされてよい。このデータがパリティ値と組み合わされると（例えば、図１３Ｄに示す論理演算を使用して）、復元値は、データがデータラッチ４９４～４９４に留まる間にビットを反転させることによって取得されてよい。次いで、この復元されたデータは、初期値及び復元値の他の回路（例えば、メモリダイの外部）への転送が不要となるように、Ｆｉｎｅ書き込み動作でデータラッチ４９４～４９７から同一メモリセルに書き戻されてよい。
【0139】
図１３Ｅは、（例えば、上記の図１３Ａ～図１３Ｄの例のように）パリティデータを使用することによってＦｏｇｇｙプログラムされたメモリセルからデータを復元する動作を示す。この方法は、工程１３０２において分布中央読み出しレベル（例えば、図１３Ａに示すＲＬ１～ＲＬ１４）で読み出しを実行することと、工程１３０４において読み出し結果に従って初期値（例えば、図１３Ｃに示すようなＲＬ１～ＲＬ１４に対応する初期値）を割り当てることと、工程１３０６において読み出しデータに対応するパリティデータ（パリティデータは、Ｆｏｇｇｙプログラミングの前に生成されてよく、後に使用するために保存されてよい）を取得することと、工程１３０８においてパリティデータを読み出し結果と組み合わせて、（例えば、図１３Ｃ～図１３Ｄに示すように、パリティビットによって示されるときにビットの初期値を反転させることによって）復元データを取得することと、を含む。
【0140】
図１３Ａ～図１３Ｄに示すように、Ｆｏｇｇｙプログラムされたメモリセルからのデータの復元（復号）は、Ｆｏｇｇｙ読み出し動作の結果と組み合わせてパリティデータを使用する。パリティデータは、データの書き込み時、又は書き込み前に計算されてよく、適切な場所に記憶されてよい。例えば、パリティデータは、メモリダイへの送信前にメモリコントローラ内で計算されてよく、Ｆｏｇｇｙプログラムされたデータの復元に必要になるまで、揮発性メモリ（例えば、ＤＲＡＭ）に記憶されてよい。
【0141】
図１４は、（例えば、図１Ａに示すような）メモリデバイス１０１が修正されて、不揮発性メモリダイ１４１４（例えば、不揮発性メモリ１０４の個々の不揮発性メモリダイ）内のＱＬＣ記憶装置１４１２にＦｏｇｇｙプログラムされたメモリセルからのデータの符号化及び復号を実施する例を示す。コントローラ１０２は、ＳＲＡＭ１４１６を含むＦＥＰ回路１４１及びＢＥＰ回路１４２を含む。ＦＥＰ回路１４１は、バス１４１８（例えば、ＰＣＩｅインターフェース）を介してＢＥＰ回路１４２に接続される。ＢＥＰ回路１４２は、低密度パリティチェック（Low Density Parity Check、ＬＤＰＣ）符号化及び復号を実施してよいＥＣＣ回路１４２０（例えば、ＥＣＣエンジン２２６／２５６）と、この場合はＸＯＲ回路１４１３であるパリティ回路（例えば、ＸＯＲ回路１４１３は、ＸＯＲエンジン２２４／２５４によって実装され得る）と、デコーダ回路１４２２（例えば、プロセッサ２２０／２５０を使用して実装される）とを含む。コントローラ１０２は、バス１４２４（例えば、メモリバス２９４）を介して不揮発性メモリダイ１４１４に接続される。
【0142】
データは、入力部１４２８においてホストから受信され、バス１４１８を介してＳＲＡＭ１４１６からＥＣＣ回路１４２０に転送され、ＥＣＣ回路１４２０はデータを符号化し、ＱＬＣ記憶装置１４１２でのＦｏｇｇｙプログラミングのためにバス１４２４を介してデータを転送し（１４３０）、ローカルメモリ（この例では、ＤＲＡＭ／ＲｅＲＡＭ／ＭＲＡＭ１０６）に保存されたＸＯＲビットを計算するＸＯＲ回路１４１３にもデータを送信する。続いて、データがＦｏｇｇｙプログラムされた状態でいる間に他の書き込みが生じることがあり、以降のプログラミングシーケンス（例えば、図１１に示すシーケンス）のある時点において、当該データがＦｉｎｅプログラムされてよい。Ｆｉｎｅプログラミング時には、（例えば、図１３Ａ～図１３Ｄに示すように）Ｆｏｇｇｙ読み出しが実行されてよく、その結果は、デコーダ１４２２に転送され得る（１４３４）（例えば、図１３Ｃに示す初期値は、不揮発性メモリダイ１４１４の読み出し／書き込み回路からデコーダ１４２２に送信されてよい）。デコーダ１４２２はまた、ローカルメモリ１０６からＸＯＲビットを受信し、Ｆｏｇｇｙ読み出し結果をＸＯＲビットと組み合わせて（例えば、図１３Ｃに示すように）復元データを取得する。次いで、これらの結果が転送されて（１４３４）、Ｆｉｎｅプログラム動作で同一のメモリセルに書き込まれる（例えば、Ｆｏｇｇｙプログラムされた同一のメモリセルが更にプログラムされる）。
【0143】
この例は、構成要素間（例えば、バス１４２４を介してコントローラ１０２とメモリダイ１４１４との間、及びバス１４１８を介してＦＥＰ回路１４１とＢＥＰ回路１４２との間）での大量のデータ転送を含むことが分かる。例えば、ＱＬＣ記憶装置では、４つの論理ページのデータがまとめて記憶されてよく、かかる４ページをＸＯＲした結果は１ページのパリティデータである。図１４に示すスキームでは、かかるデータをプログラムすることは、４つの論理ページのデータの転送（１４３０）、続いてのＦｏｇｇｙ読み出しから取得した４ページの（バス１４２４を介した）コントローラ１０２への転送（１４３２）、及びＦｉｎｅプログラミングのために４ページの復元データをメモリダイ１４１４に転送して戻すこと（１４３４）を含む。これは、特に（例えば、図１Ｄに示されるように）バスが複数のメモリダイ間で共有される場合、バス１４２４上に大量のトラフィックをもたらし得る。更に、ＸＯＲデータ（例えば、Ｆｏｇｇｙプログラムされた４つの論理ページのデータごとに１つの論理ページのＸＯＲデータ）によってローカルメモリ１０６のかなりの領域が占有され得る。ローカルメモリ１０６内のＸＯＲデータへのアクセスは、バス１４１８上に大量のトラフィックを生成し得る。
【0144】
図１５Ａは、Ｆｏｇｇｙ－Ｆｉｎｅプログラミングのためにオンチップ符号化及び復号を実行するように構成されているメモリデバイス１５３０の例を示す。メモリダイ１５３２は、メモリダイ１５３２でパリティデータ（ＸＯＲデータ）を生成するように構成されている、パリティデータ生成回路（この例ではＸＯＲ回路１５４０）を含む。ＸＯＲ回路１５４０は、ＱＬＣ記憶装置１４１２の不揮発性メモリセルに記憶されるデータのパリティデータを計算するための手段と見なされてよい。例えば、データがメモリデバイス１５３０に転送される（１５３６）と、データは、（ＥＣＣデータと共に）コントローラ１０２からバス１４２４を介してＱＬＣ記憶装置１４１２に転送され（１５３８）、またメモリダイ１５３２のＸＯＲ回路１５４０にも転送され得る。データは、ＱＬＣ記憶装置１４１２でＦｏｇｇｙプログラムされてよく、パリティデータ（この例ではＸＯＲデータ）を生成するためにも使用されてよい。パリティデータがＦｏｇｇｙプログラムされている間、Ｆｉｎｅプログラミングが開始されるまでは、データが保存されてよい。メモリダイ１５３２はまた、ＱＬＣ記憶装置１４１２からのＦｏｇｇｙ読み出しデータを受信し（転送１５４４）、ＸＯＲ回路１５４０によって以前に生成されたＸＯＲデータを使用してＦｏｇｇｙ読み出しデータを復号するように構成されているオンチップデコーダ１５４２を含む。このようにして復元された復号データは、Ｆｉｎｅプログラミング動作でＱＬＣ記憶装置１４１２に転送される（１５４６）。このようにしてオンチップでパリティデータを生成し、オンチップで復号することにより、データの安全なコピーを用いずに（例えば、安全なコピーの代わりにＦｏｇｇｙプログラムされたデータとパリティデータとの組み合わせを用いて）、比較的少量のバス１４２４上のトラフィックで、Ｆｏｇｇｙ－Ｆｉｎｅプログラミングを実行することが可能になり得る。例えば、４つの論理ページのデータが書き込まれると、４つの論理ページはメモリダイ１５３２に転送される（１５３８）。続いて、４つの論理ページのＦｏｇｇｙ読み出しデータは、オンチップデコーダ１５４２に転送され（バス１４２４上でトラフィックを生じさせない）、復元データは、ここでもバス１４２４上でトラフィックを生じさせずにＱＬＣ記憶装置１４１２に転送して戻される（１５４６）。場合によっては、ＸＯＲデータは、メモリダイ１５３２内のＳＬＣ記憶装置に保存されてよく、その結果、パリティデータは、バス１４２４上でトラフィックを生じさせずに保存され、復元されてよい（他の例では、ＸＯＲ回路１５４０からのＸＯＲデータは、例えばメモリコントローラ１０２、又はメモリコントローラ１０２に接続された揮発性メモリにオフチップで保存されてよい）。
【0145】
図１５Ｂは、ＱＬＣ記憶装置１４１２の物理ページにプログラムされた４つの論理ページのデータ（それぞれ「Ｔ」、「Ｃ」、「Ｂ」、及び「Ａ」とラベル付けされた論理ページ）に対応する４組のデータラッチ１５５０～１５５３を含むオンチップＸＯＲ回路１５４０の実装形態の例を示す。例えば、ラッチの各組は、ＥＣＣデータ（例えば、メモリコントローラ１０２のＥＣＣ回路によって計算される）及びホストからのデータと共に記憶され得る任意の他のオーバーヘッドデータと併せた、１つの論理ページのホストからのデータに対する容量を有してよい。ＸＯＲ回路１５４０は、ＱＬＣ記憶装置１４１２のメモリセルに対応する各組のビットに対してＸＯＲ論理演算を実行し、対応するＸＯＲデータのビット（パリティデータ）を生成するように構成されているＸＯＲ論理回路１５５４を含む。ＸＯＲ論理回路１５５４は、複数の不揮発性メモリセルに記憶されるデータのパリティデータを計算するための手段の例と見なされてよい。パリティデータは、１組のデータラッチ１５５６に記憶される。１組のビット１５５８の例は、ＱＬＣ記憶装置１４１２のメモリセルにプログラミングされる。ＸＯＲ論理回路１５５４は、１組のビット１５５８のビット１１０１に対応する、対応するパリティビット（この場合、「１」）を計算する。例えば、モジュロ２の加算又は他の技術を使用して、ＸＯＲビットを生成してよい（例えば、奇数の「１」ビットが存在する場合、ＸＯＲ結果は「１」である）。パリティビットが他の方法（ＸＯＲではない）で生成される場合、パリティビットを生成するために異なる論理が適用されてよい。データラッチ１５５０～１５５３は、図３Ａのデータラッチ４９４～４９７によって実装されてよく、データがＦｏｇｇｙプログラミング前又はＦｏｇｇｙプログラミング中にラッチ内にあるときに、符号化（この例ではＸＯＲビットの計算）が行われてよい。データラッチ１５５０～１５５３（例えば、データラッチ４９４～４９７）は、センスブロック３５０の追加回路と組み合わせて、複数の不揮発性メモリセルを第１の分布にプログラムするための手段の例と見なされてよい。
【0146】
図１５Ｃは、ＱＬＣ記憶装置１４１２のページのＦｏｇｇｙ読み出しから取得された４つの論理ページのデータに対応する４組のデータラッチ１５６０～１５６３を含むオンチップデコーダ１５４２の例を示す。例えば、ラッチの各組は、ＥＣＣデータ及びホストから受信したデータと共に記憶され得る任意の他のオーバーヘッドデータと併せた、１つの論理ページのデータに対する容量を有してよい。いくつかの実施例では、同一の物理的データラッチがＸＯＲデータラッチ１５５０～１５５３として使用され、データラッチ１５６０～１５６３（例えば、データラッチ４９４～４９７）を復号するために使用されてよい。Ｆｏｇｇｙ読み出しが行われるとき（例えば、図１３Ａに示すように）、初期データ状態がデータラッチ１５６０～１５６３にロードされてよい（例えば、図１３Ｃに列挙する初期値）。データラッチ１５６０～１５６３（例えば、データラッチ４９４～４９７）は、センスブロック３５０の追加回路と組み合わせて、第１の分布にある複数の不揮発性メモリセルを読み出すための手段の例と見なされてよい。オンチップデコーダ１５４２は、かかるＦｏｇｇｙ読み出しから取得された初期値を、１組のデータラッチ１５６６内のパリティデータ（例えば、Ｆｏｇｇｙプログラミング前にＸＯＲ回路１５４０によって生成されるＸＯＲデータ）と組み合わせる、復号論理回路１５６４を含む。復号論理回路１５６４は、図１３Ｃ～図１３Ｄに示すように、Ｆｏｇｇｙ読み出しデータとパリティデータとを組み合わせてよく、その結果、メモリセルからの初期値が復元値として使用され得る、又はメモリセルに関連付けられたパリティ値に応じて１ビットが反転され得る。例えば、復号論理回路１５６４は、図１３Ｄに示す論理演算を実行するＡＮＤ論理回路及びＮＯＲ論理回路を含んでよい。第１の例１５６８では、メモリセルのＦｏｇｇｙ読み出しは、初期値１１０１を提供し（例えば、メモリセルがＲＬ１２において導通する）、メモリセルの対応するＸＯＲビットは１である。復号論理回路１５６４は、この場合、（図１３Ｃ～図１３Ｄの対応するエントリに示すように）１１０１の復元値を生成する。第２の例１５７０では、別のメモリセルのＦｏｇｇｙ読み出しは、初期値１１０１を提供し、メモリセルの対応するＸＯＲビットは０である。復号論理回路１５６４は、この場合、（図１３Ｃ～図１３Ｄの対応するエントリに示すように）０１０１の復元値を生成する。復号論理回路１５６４は、図１３Ｄに示す論理演算に従ってビットＴ（網掛け部分）を単純に０に反転させてよく（Ｔ＆Ｃ＆！Ｂ＆Ａ＆！Ｓの場合はＴ＝０に設定する）、その結果、初期値は、ラッチ１５６０～１５６３内にある間に復元値に置き換えられる。復号論理回路１５６４は、ＸＯＲビットと組み合わせた、ＱＬＣ記憶装置１４１２のメモリセルのＦｏｇｇｙ読み出しによって取得された対応する初期値から、図１３Ｃ～図１３Ｄの復元値を生成するように構成されている。次いで、これらの復元値が使用されて、メモリセルのＦｉｎｅプログラミングが行われてよい（例えば、Ｆｏｇｇｙプログラムされた同一メモリセルが、復元値に基づいて、図１０に示すように更にプログラムされる）。データは、データラッチ１５６０～１５６３（例えば、データラッチ４９４～４９７）からＦｉｎｅプログラムされてよい。オンチップ復号１５４２は、パリティデータと組み合わせて、第１の分布にある複数の不揮発性メモリセルを読み出した結果からデータを復元し、複数の不揮発性メモリセルを第１の分布から第２の分布へと更にプログラムしてデータを記憶するための手段の例と見なされてよい。
【0147】
図１６は、プログラミングに使用される一連の工程の例を示す。工程１では、４つの論理ページのデータがメモリダイ（例えば、メモリダイ１５３２）に転送され、対応するデータラッチ（例えば、ラッチＴ、Ｃ、Ｂ、Ａ）の組にロードされる。工程２では、４つの論理ページは、プログラムされるメモリセルごとにＸＯＲビット（つまりフラグ「Ａ」）を生成するＸＯＲ演算を受ける。図１６の例では、これに２５μｓを要する。工程３では、ＸＯＲビット（４つの論理ページの転送データから生成された１つの論理ページのＸＯＲデータ）は、ＳＬＣメモリに書き込まれる（例えば、ＳＬＣと指定されるメモリダイ１５３２上のＮＡＮＤメモリの一部に書き込まれる）。図１６の例では、これに１３０μｓを要する。したがって、オンチップ符号化（ＸＯＲによる）及びＳＬＣでのＸＯＲデータの記憶は、迅速に実行されてよい。ＳＬＣ部分及びＱＬＣ部分は、別個の構造であってよく、又は両方が共通の構造に形成されてよい（例えば、構造体一部のブロックは、ＱＬＣブロックとして、また他のブロックはＳＬＣブロックとして指定されてよく、これらの指定は経時的に変化してよい）ことが理解されるであろう。
【0148】
上記の例のいずれかに記載したようにＦｏｇｇｙ－Ｆｉｎｅプログラミングのためのオンチップ符号化及び復号は、図１７～図１９の例を含むがこれらに限定された様々な方法で実施されてよい。図１７は、ＳＬＣメモリセルを使用して、Ｆｉｎｅプログラミングで後に使用するためにパリティデータ（例えば、ＸＯＲデータ）を記憶する例を示す。データ転送１７７０（例えば、ホストから）がメモリコントローラ１０２によって受信され、データはＥＣＣ回路１７７２によってＥＣＣ符号化される。次いで、符号化データは、バス１４２４を介してＱＬＣストレージ１４１２に転送されて（１７７４）、Ｆｏｇｇｙプログラムされる。また、ＸＯＲビットを生成するＸＯＲ回路に転送され（１５４０）、次いで、ＳＬＣキャッシュ１７７６に記憶される。ＳＬＣキャッシュ１７７６は、ＳＬＣデータ記憶装置用に構成された構造１７７８（例えば、３Ｄ ＮＡＮＤメモリ構造）の一部である。構造１７７８はまた、ＱＬＣ記憶装置１４１２を含み、これらの部分は再構成可能であってよい。Ｆｏｇｇｙプログラミング後、ＱＬＣ記憶装置１４１２内のデータ及び対応するＸＯＲデータはＳＬＣキャッシュ１７７６内にあり、他のデータは、プログラムされてよい（例えば、図１１に示すように）。続いて、Ｆｉｎｅプログラミングがスケジュールされてよく、Ｆｏｇｇｙ読み出しが実行されて、ＱＬＣ記憶装置１４１２からデコーダ１５４２に初期値が読み出されてよく（転送１７８０）、ＸＯＲデータはＳＬＣキャッシュ１７７６から読み出されてよい（転送１７８２）。次に、デコーダ１５４２は、Ｆｏｇｇｙ読み出しデータとＸＯＲデータとの組み合わせから復元値を生成する（例えば、図１３Ｃに示すように復号する）。次いで、これらの復元値が使用されて、以前にＦｏｇｇｙプログラムされたメモリセルのＦｉｎｅプログラミングを実行する（転送１７８４）。したがって、この例では、バス１４２４を横断する唯一のデータ転送は、初期データ（例えば、４つの論理ページのユーザデータ及び任意のオーバーヘッド）がメモリダイ１５３２に転送されるときである。続いてのＸＯＲデータ、Ｆｏｇｇｙ読み出しデータ、及び復元データ転送は、メモリダイ１５３２で内部的に生じる。
【0149】
図１８は、ＳＬＣメモリセルが使用されて、Ｆｉｎｅプログラミングで後に使用するためにパリティデータ（例えば、ＸＯＲデータ）を記憶する別の例を示す。データ転送１７７０（例えば、ホストから）がメモリコントローラ１０２によって受信され、データはＥＣＣ回路１７７２によってＥＣＣ符号化される。次いで、符号化データは、バス１４２４を介してＱＬＣストレージ１４１２に転送されて（１７７４）、Ｆｏｇｇｙプログラムされる。また、ＸＯＲビットを生成するＸＯＲ回路に転送され（１５４０）、次いで、ＳＬＣキャッシュ１７７６に記憶される。続いて、Ｆｉｎｅプログラミングがスケジュールされてよく、Ｆｏｇｇｙ読み出しが実行されて、ＱＬＣ記憶装置１４１２からデコーダ１５２４に初期値が読み出されてよい（転送１７８０）。この例では、ＸＯＲデータは、ＳＬＣキャッシュ１７７６からデコーダ１５４２に直接転送されない。ＳＬＣキャッシュ１７７６からのＸＯＲデータは、エラー訂正が実行されるバス１４２４を介してメモリコントローラ１０２のＥＣＣ回路１７７２に転送される（転送１８８０）。訂正されたＸＯＲデータ（復号パリティデータ）は、バス１４２４を介してデコーダ１５４２に転送される（転送１８８２）。ＥＣＣ回路１７７２は、エラー訂正符号（ＥＣＣ）がパリティデータを復号し、復号パリティデータを復号器１５４２に送信するための手段の例と見なされてよい。次に、デコーダ１５４２は、Ｆｏｇｇｙ読み出しデータと訂正されたＸＯＲデータとの組み合わせから復元値を生成する（例えば、図１３Ｃに示すように）。次いで、これらの復元値が使用されて、以前にＦｏｇｇｙプログラムされたメモリセルのＦｉｎｅプログラミングを実行する（転送１７８４）。したがって、この例では、バス１４２４を横断する初期転送１７７４（例えば、４つの論理ページ）に加えて、メモリダイ１５３２からメモリコントローラ１０２へのＸＯＲデータ（例えば、４つの論理ページに対して１つの論理ページ）の転送及びメモリコントローラ１０２からメモリダイ１５３２に戻す、訂正されたＸＯＲデータの転送もバス１４２４上に存在する。ＸＯＲデータのエラーは、復元データにエラーを生じさせ、したがって、Ｆｉｎｅプログラムされたデータにエラーを生じさせ得るため、ＥＣＣを使用してかかるエラーを低減すること又は排除することは、バス１４２４上の追加のトラフィックを正当化してよい。
【0150】
パリティデータは、ＳＬＣキャッシュ１７７６での記憶前にＥＣＣ回路１７７２によって別個に符号化されてもよいが、場合によっては、別個の符号化は不要である。これは、例えば、パリティデータが符号化データのＸＯＲ積である場合である（例えば、コードワードのＸＯＲ積は、コードワードを提供するため、別個の符号化は不要である）。パリティデータのＥＣＣ訂正は、全データに適用されてよく、又は選択的に使用されてよい。例えば、ＥＣＣ訂正は、選択されたブロック（多数のエラーを含むブロック）、所与のブロックの選択された部分（例えば、３Ｄブロックのより低いレベル）、又はトリガイベントに応答して（例えば、特定の数の書き込み－消去サイクル後、閾値を超える温度、又は他のかかるイベントの後など）に対して使用されてよい。したがって、メモリデバイス１５３０は、図１７のスキーム及び図１８のスキームの両方を、異なる時間及び／又はＱＬＣ記憶装置１４１２の異なる部分のデータに使用してよい。
【0151】
図１９は、ローカルメモリ、ローカルメモリ１０６（例えば、ＤＲＡＭ）が使用されて、Ｆｉｎｅプログラミングで後に使用するためにパリティデータ（例えば、ＸＯＲデータ）を記憶する例を示す。データ転送１７７０（例えば、ホストから）がメモリコントローラ１０２によって受信され、データはＥＣＣ回路１７７２によってＥＣＣ符号化される。次いで、符号化データは、バス１４２４を介してＱＬＣストレージ１４１２に転送されて（１７７４）、Ｆｏｇｇｙプログラムされる。また、ＸＯＲビットを生成するＸＯＲ回路に転送され（１５４０）、次いで、ＤＲＡＭ１０６に転送される（転送１９９０）。続いて、Ｆｉｎｅプログラミングがスケジュールされてよく、Ｆｏｇｇｙ読み出しが実行されて、ＱＬＣ記憶装置１４１２からデコーダ１５２４に初期値が読み出されてよい（転送１７８０）。ＸＯＲデータは、ＤＲＡＭ１０６からデコーダ１５４２に転送される（転送１９９２）。次に、デコーダ１５４２は、Ｆｏｇｇｙ読み出しデータとＸＯＲデータとの組み合わせから復元値を生成する（例えば、図１３Ｃに示すように）。次いで、これらの復元値が使用されて、以前にＦｏｇｇｙプログラムされたメモリセルのＦｉｎｅプログラミングを実行する（転送１７８４）。したがって、この例では、バス１４２４を横断する初期転送１７７４（例えば、４つの論理ページ）に加えて、メモリダイ１５３２からＤＲＡＭ１０６へのＸＯＲデータ（例えば、４つの論理ページに対して１つの論理ページ）の転送及びＤＲＡＭ１０６からメモリダイ１５３２に戻すＸＯＲデータの転送もバス１４２４上に存在する。
【0152】
記載したいくつかの実施例では、Ｆｏｇｇｙ－Ｆｉｎｅプログラミングのためのオンチップ符号化及び復号は、（例えば、データがプログラムされたメモリ構造と同一のダイ上に形成された符号化及び復号回路によって）オンチップで実行されるが、他の例では、符号化及び復号回路は、集積メモリアセンブリ内のメモリダイに結合された制御ダイ内に位置してよい。例えば、図１５Ａ、及び図１７～図１９のＸＯＲ回路及びデコーダ回路は、かかる制御ダイ内に位置してよい。
【0153】
図２０は、本技術の態様を実施する方法の例を示すフローチャートである。この方法は、工程２００２において、メモリダイによって、マルチレベルセル（ＭＬＣ）メモリのページ内に記憶される、複数の論理ページのデータを受信することと、工程２００４において、メモリダイの回路によって、複数の論理ページのパリティデータを計算すること（例えば、記憶する、４つの論理ページのユーザデータについて１ページのＸＯＲビットを計算すること）と、工程２００６において、ＭＬＣメモリのページのメモリセルが第１の分布にプログラムされるように、Ｆｏｇｇｙプログラム動作で、ＭＬＣメモリのページに複数の論理ページのデータをプログラムすることと、を含む。この方法は、工程２００８において、メモリセルが第１の分布にある間に、Ｆｏｇｇｙ読み出し動作でＭＬＣメモリのページを読み出すことと（例えば、図１３Ａに示すように）、工程２０１０において、メモリダイの回路によって、Ｆｏｇｇｙ読み出し動作の結果及びパリティデータから複数の論理ページのデータを計算すること（例えば、図１３Ｃの復元値を計算すること）と、工程２０１２において、（例えば、図１０に示すように）Ｆｉｎｅプログラミング動作で第１の分布から第２の分布にＭＬＣメモリのページを更にプログラムすることであって、第２の分布は、パリティデータから計算された複数の論理ページを表すことと、を更に含む。この方法は、シングルレベルセル（ＳＬＣ）セルとして構成されている追加メモリセル内のメモリダイにパリティデータを記憶することを含んでよく、ＳＬＣセルからパリティデータを読み出すことと、パリティデータから複数の論理ページを計算する前にパリティデータのエラー訂正コード（ＥＣＣ）復号を実行することと、を更に含んでよいか、又は揮発性メモリに記憶されるパリティデータをメモリダイから送信することと、続いて計算するために揮発性メモリからパリティデータを受信すること（図２０には図示せず）とを含んでよい。
【0154】
不揮発性記憶装置の例は、メモリダイ上に形成された複数の不揮発性メモリセルであって、各不揮発性メモリセルは、複数ビットのデータを保持するように構成されている、複数の不揮発性メモリセルと、メモリダイ上に形成された制御回路であって、制御回路は、複数の不揮発性メモリセルに記憶されるデータのパリティデータを計算し、複数の不揮発性メモリセルを第１の分布にプログラムし、第１の分布にある複数の不揮発性メモリセルを読み出し、パリティデータと組み合わせた、第１の分布にある不揮発性メモリセルの読み出しの結果からデータを復元し、複数の不揮発性メモリセルを第１の分布から第２の分布へと更にプログラムして、データを記憶するように構成されている、制御回路とを含む。
【0155】
制御回路は、メモリダイ上に形成された追加の不揮発性メモリセル内でパリティデータをプログラムするように更に構成されてよく、各追加の不揮発性メモリセルは、１ビットのデータを保持するように構成されている。制御回路は、追加の不揮発性メモリセルからパリティデータを読み出し、エラー訂正符号（ＥＣＣ）復号のためにパリティデータを送信するように更に構成されてよい。制御回路は、メモリダイに接続された、制御ダイ上の揮発性メモリに記憶するためにパリティデータを送信し、揮発性メモリからパリティデータを受信するように更に構成されてよい。複数の不揮発性メモリセルは、メモリダイのＮＡＮＤ構造の第１のワード線に沿って位置してよく、制御回路は、複数の不揮発性メモリセルを第１の分布にプログラミングすることと、当該複数の不揮発性メモリセルを第１の分布から第２の分布に更にプログラミングすることとの間に、ＮＡＮＤ構造の少なくとも第２のワード線をプログラムするように更に構成されている。第１の分布は、４ビットのデータを表す１６の分布からなってよく、制御回路は、最低及び最高の第１の分布を除いた第１の分布の中央又はその付近に位置する１４の読み出し電圧を使用して、第１の分布にある複数の不揮発性メモリセルを読み出すように更に構成されてよい。制御回路は、グレイ符号に従って複数の不揮発性メモリセルをプログラムするように構成されていてよく、その結果、隣接する分布に１ビット（１ビットだけ）異なるデジタル値が割り当てられる。制御回路は、第１の分布が著しい重複を有するように、Ｆｏｇｇｙプログラム動作で複数の不揮発性メモリセルを第１の分布にプログラムし、第２の分布が第１の分布よりも狭い幅であり、第１の分布よりも少ない重複を有するように、Ｆｉｎｅプログラミングで複数の不揮発性メモリセルを第１の分布から第２の分布にプログラムするように構成されてよい。制御回路は、複数の不揮発性メモリセルに記憶される４つの論理ページのデータについて１つの論理ページのパリティデータを計算し、メモリダイ上に形成された追加の不揮発性メモリセルに論理ページのパリティデータを書き込むか、又はメモリダイの外部に記憶するために論理ページのパリティデータを送信し、続いて、追加の不揮発性メモリセルから論理ページのパリティデータを読み出すか、又データを復元するためにメモリダイの外部から論理ページのパリティデータを受信するように構成されてよい。
【0156】
方法の例は、メモリダイによって、マルチレベルセル（ＭＬＣ）メモリのページに記憶される、複数の論理ページのデータを受信することと、メモリダイの回路によって、複数の論理ページのパリティデータを計算することと、ＭＬＣメモリのページのメモリセルが第１の分布にプログラムされるように、Ｆｏｇｇｙプログラム動作で、ＭＬＣメモリのページに複数の論理ページのデータをプログラムすることと、メモリセルが第１の分布にある間に、Ｆｏｇｇｙ読み出し動作でＭＬＣメモリのページを読み出すことと、メモリダイの回路によって、Ｆｏｇｇｙ読み出し動作の結果及びパリティデータから複数の論理ページのデータを計算することと、Ｆｉｎｅプログラミング動作で、ＭＬＣメモリのページを第１の分布から第２の分布に更にプログラミングすることであって、第２の分布は、パリティデータから計算された複数の論理ページを表す、ことと、を含む。
【0157】
複数の論理ページのパリティデータを計算することは、ＭＬＣメモリのページのメモリセルごとに１つのパリティビットを計算することを含んでよい。パリティデータを計算することは、複数の論理ページに対して排他的ＯＲ（ＸＯＲ）演算を実行することを含んでよい。この方法は、シングルシングルレベルセル（ＳＬＣ）セルとして構成されている追加メモリセル内のメモリダイにパリティデータを記憶することを含んでよい。この方法は、ＳＬＣセルからパリティデータからパリティデータを読み出すことと、パリティデータから複数の論理ページを計算する前に、パリティデータのエラー訂正コード（ＥＣＣ）復号を実行することと、を更に含んでよい。この方法は、揮発性メモリに記憶されるパリティデータをメモリダイから送信することと、続いて、計算するために揮発性メモリからパリティデータを受信することと、を更に含んでよい。この方法は、Ｆｏｇｇｙプログラミング動作の後、かつＦｏｇｇｙ読み出し動作の前に、ＭＬＣメモリの少なくとも１つの他のページをプログラミングすることを更に含んでよい。ＭＬＣメモリのページは、ＮＡＮＤメモリ構造の第１ワード線に沿って存在してよく、ＭＬＣメモリの少なくとも１つの他のページは、ＮＡＮＤメモリ構造の少なくとも第２ワード線に沿って存在してよい。メモリセルが第１の分布にある間にＭＬＣメモリのページを読み出すことは、第１の分布の中点又はその付近の読み出しレベルを使用することを含んでよい。
【0158】
不揮発性記憶装置の例は、複数の不揮発性メモリセルを含むメモリダイを含み、メモリダイは、複数の不揮発性メモリセルに記憶されるデータのパリティデータを計算するための手段と、複数の不揮発性メモリセルを第１の分布にプログラミングするための手段と、第１の分布にある複数の不揮発性メモリセルを読み出すための手段と、パリティデータと組み合わせて、第１の分布にある複数の不揮発性メモリセルの読み出しの結果からデータを復元し、複数の不揮発性メモリセルを第１の分布から第２の分布へと更にプログラムしてデータを記憶するための手段と、を更に含む。
【0159】
不揮発性記憶装置は、メモリダイに接続されたメモリコントローラダイを含んでよく、メモリコントローラダイは、パリティデータをエラー訂正コード（ＥＣＣ）復号し、復号されたパリティデータを、データを復元するための手段に送信するための手段を含む。例えば、図２Ａを再び参照すると、結合されたダイペア３９４において、メモリダイはメモリダイ３９０に対応し得、ＥＣＣは、周辺回路又は制御ダイ３９８上で実行され得る。
【0160】
上記の符号化されたＦｏｇｇｙ－Ｆｉｎｅプロセスは、Ｆｏｇｇｙ－Ｆｉｎｅプログラミングモードの利点を、メモリダイ上で単純な論理を用いて実施することができ、コントローラのエラー訂正エンジンを必要としないために、Ｆｏｇｇｙフェーズではオーバーヘッド又は待ち時間ペナルティをほとんど伴わずにデータを抽出できるという利点と組み合わせる。最も効率的に動作するために、上記の技術は、ＮＡＮＤからのＦｏｇｇｙデータの読み出しは高速かつ極めて低いビットエラー率（ＢＥＲ）で生じると仮定する。この仮定は、より高いＢＥＲが生じ得る、Ｆｏｇｇｙプログラミング後の不適切なシャットダウン、又はメモリデバイスにとって極端な動作条件（極端な交差温度など）など極端な事例において該当しないことがある。符号化されたＦｏｇｇｙ－Ｆｉｎｅプロセスは、パリティ値に基づいているために、隣接するグレイ符号状態間で１ビットの反転のみを訂正することができる。上記の考察は、符号化されたＦｏｇｇｙ－Ｆｉｎｅ読み出し閾値が較正されると概ね仮定し、１６レベルのＱＬＣシステムの１５の読み出し閾値電圧を較正する方法については考察しない。次の節は、マルチレベルで符号化されたＦｏｇｇｙ－Ｆｉｎｅプログラミング法に適合した読み出し閾値を最適化する技術について説明する。実施形態に応じて、このＦｏｇｇｙフェーズの読み出し閾値較正は、定期的に、及び／又は、高ＢＥＲ若しくは動作条件の変化など状況に応じて実行され得る。
【0161】
Ｆｉｎｅフェーズでのように、比較的良好に分離した分布にプログラムされたときに、フラッシュ及び他の不揮発性メモリデバイスのマルチレベル読み出し閾値電圧を最適化するための技術が既知である。かかる読み出し閾値の最適化は、より狭い分布を有する１６の状態のセル電圧分布を有し、各状態の分布のより狭い状態間での重複に起因する誤りビットのリスクがより高いＱＬＣ製品など、より多くの状態がメモリセルに記憶されるにつれてより重要になる。Ｆｉｎｅ状態にプログラムされたデータと共に使用されるであろうアルゴリズムなど、「標準」読み出し閾値較正アルゴリズムは、状態を区別するために、図９に示す読み出し値など２つの隣接する状態間のセル電圧分布最小値（又は、ＢＥＲ最小値）、例えば、Ｓ６分布とＳ７分布との間の最小値に位置するＶｒＳ７などを見出すことに基づく。対照的に、図１３Ａに示すように、符号化Ｆｏｇｇｙデータを抽出するために使用される読み出しレベルは、代わりに、Ｆｏｇｇｙ分布（例えば、Ｓ７’に使用されるＲＬ７）の中心又はその付近に位置する。その結果、新たな技術を使用して、Ｆｏｇｇｙフェーズの読み出し電圧レベルを最適化する必要がある。
【0162】
以下の説明は、符号化されたＦｏｇｇｙ－Ｆｉｎｅプログラミングスキームを使用するときに、Ｆｏｇｇｙプログラム分布の読み出し閾値を較正する方法を提示し、複雑性と利益との間のトレードオフを特定用途向けに最適化することができるように複数の実施形態を提示する。これらのスキームは、メモリダイ、記憶装置コントローラ、結合されたダイペア、又はこれらの組み合わせのいずれかで実施することができる。再び図１３Ａを参照すると、ＲＬ１～ＲＬ１５の閾値の組を最適化する際の主な課題は、これらが分布状態の中心に位置し、その一方で、「標準」読み出し閾値較正アルゴリズムは、２つの隣接する状態間の最小値を見出すように設計されていることである。
【0163】
第１の組の実施形態では、Ｆｏｇｇｙ段階分布のピークは、ＲＬ閾値として機能することが見出され得る。状態分布のピークは、電圧軸をビン（すなわち、読み出し電圧レベルの範囲）に分解し、各ビン内のセル数をカウントすることによって見出され得る。これを行うためには、各ワード線が全ての関連電圧で読み出され、読み出しが実行され、各セルが伝導を開始するビンは、このセルについて選択されたビンである。次いで、ビンのセルが合計される。実施形態に応じて、決定は、各ビンのセル数のカウントに基づいて、メモリセルを用いてビンを選択することができ、又はビン値が使用されて各分布の極値を推定することができる。
【0164】
別の組の実施形態では、状態分布間の谷部が見出され得、次いで、ＲＬ電圧レベルが、これらの谷部の間の中央として選択され得る。この実施形態が使用される例を、図２１に示す。この図では、図１３Ａの特徴の多くを繰り返すが、ＲＬ１の例を決定するために使用される読み出し値を強調する。
【0165】
より具体的には、図２１は、Ｆｏｇｇｙ状態分布間の谷部の決定に基づいた、Ｆｏｇｇｙ分布のためのＦｏｇｇｙ読み出し電圧レベルの決定を示す。（Ｆｉｎｅ）プログラムされたメモリセル分布のための読み出し電圧レベルの最適な読み出し点を決定するためのより標準的な技術と同様に、各分布間の谷部が決定され得る。例えば、Ｓ１’を見ると、Ｓ０とＳ１’との間の谷部が決定されて、ＶＲ０値を提供することができ、Ｓ１’とＳ２’との間の谷部が決定されて、ＶＲ１値を提供することができる。ＲＬ１値は次に、ＲＬ１＝（ＶＲ０＋ＶＲ１）／２として取得され得る。この実施形態の精度は、分布の非対称性に起因して低減し得、またＲＬ１５値を決定しない。
【0166】
別の組の実施形態では、読み出しレベルがシフトした数回の読み出しによって、ＥＣＣ関連技術を使用して、ＲＬレベルに対するスキャンが実行されて、符号化されたＦｏｇｇｙ－ＦｉｎｅスキームにおいてＦｏｇｇｙフェーズデータで使用される読み出し閾値を較正するための最良の推定値を提供する。この方法によって見出される読み出し閾値は、前述のいくつかの段落で提示した実施形態と比較してより良好に実行することが期待されるが、実行には追加の計算オーバーヘッドを使用する。この技術は、メモリからページ全体のデータを読み出し、いくつかの異なる読み出し閾値を使用して、ページのデータについてＥＣＣ関連情報を計算する。例えば、ページは、論理ページ当たり３つの閾値を用いて、閾値当たり５回の読み出しで読み出され得、５回の通常の読み出しから５３のエミュレーションを生じさせる。これらの感知動作及びそれらのＥＣＣ関連情報に基づいて、読み出し値の最良の推定値が決定され得る。
【0167】
いくつかの実施形態では、ＥＣＣ関連情報は、メモリから読み出したＥＣＣコードワードを完全に復号せずに、例えば、完全に復号することなく、不十分なＥＣＣパリティチェック式の数（シンドローム重みとしても知られる）を計算することによって使用され得る。これにより、完全に復号することなく、シンドローム重みによりエラーの数を推定することができるので、読み出された各ページの完全復号に関連する待ち時間を低減することができる。一般に、より大きいシンドローム重みを有する読み出しは、より小さいシンドローム重みを有する読み出しよりも多くのビットエラーを有する。
【0168】
例えば、いくつかの実施形態では、ＥＣＣエンジン２２６／２５６は、ページの読み出しに使用される読み出し電圧レベルの組ごとに、不十分なパリティチェック式の数を示すシンドローム値を生成することができる。読み出し電圧レベルの組ごとのシンドロームは、一般に、対応する読み出し電圧レベルの組のそれぞれにおけるエラーの相対量を示す。実施形態に応じて、シンドロームは、完全復号と比較して待ち時間の少ない専用ハードウェア回路を使用して、ファームウェアを使用して、又はこれらの何らかの組み合わせを使用して生成され、メモリコントローラ１０２及び／又はメモリダイ３００若しくは制御ダイ３９８上で実行されてよい。例えば、図１Ｅ及び図２Ａを参照すると、オンダイ制御回路３１０は、ハードウェアシンドローム重み（ＳＷ）演算ブロック２１５を含み得る。ＥＣＣ関連情報は、読み出し電圧レベルの組ごとのシンドローム値を含んでもよく、ＳＷ演算ブロック２１５は、シンドロームを検索及び／又はソートして、読み出し電圧レベルの組の最低推定ＢＥＲを識別し、読み出し電圧レベルの最良の推定値の組を選択することができる。ＳＷ演算ブロック２１５又はこの目的に使用される他の回路は、読み出し電圧レベルを使用して読み出されたページごとにシンドローム重みを決定することができ、最低のシンドローム重みをもたらす感知電圧レベルに基づいて、更新された読み出し電圧を選択するか、又は推定することができる。
【0169】
プログラミング後（すなわち、Ｆｏｇｇｙ－ＦｉｎｅプログラミングのＦｉｎｅフェーズ後）にメモリセルの組に通常適用されるように、プロセスは、図８のＶｒＡ、ＶｒＢ、．．．又は図９のＶｒＳ１、ＶｒＳ２、．．．などメモリセル閾値電圧分布間の谷部での読み出し電圧レベルを決定するために適用される。読み出し電圧レベルの最良の値を推定するために、論理データページは複数回読み出され、値は、読み出しごとにわずかにシフトする。例えば、５回又は７回の通常の論理ページの読み出しの組が実行され、分布間の予想される谷部の下側（図８及び図９に示されるように左）で読み出し電圧から始まり、読み出しごとに、読み出しのシーケンスの高い側（右）に向かってをシフトし得る。かかる読み出しが多いほど、推定値はより良好であるが、より多くの計算が必要となるであろう。次に、読み出し閾値の組み合わせごとに、シンドローム重みが計算され得る。次いで、読み出し電圧レベルの最良の組を推定するために使用される、シフトした読み出し閾値が、最低シンドロームを有する値を選択するか、又は極値（例えば、期待されるＢＥＲの最小値）を推定するためのいくつかの処理を実行することによって、これらのシンドローム重みから決定され得る。
【0170】
直前に記載した技術では、「最良推定スキャン（best estimate scan）」、つまりＢＥＳは、最も良好な読み出し電圧レベルを決定して、Ｆｉｎｅフェーズプログラムの後に生じるような比較的良好に定義された分布を区別する。以下では、図１３Ａに示すように、メモリセル閾値分布に著しい重複が存在する、符号化されたＦｏｇｇｙ－ＦｉｎｅプロセスのＦｏｇｇｙフェーズでプログラムされたデータで動作するように、ＢＥＳ技術を修正することについて考察する。各ＢＥＳ動作は、読み出しに論理ページ全体を使用するため、Ｆｏｇｇｙ復号は、偶数及び奇数のＸＯＲパリティ値を動作に組み込む。
【0171】
１つの組のＢＥＳベースの実施形態では、「標準」バージョンは、（図１３Ｄに関して上述したように）ＢＥＳ入力としてパリティビットを使用して復号された後に、Ｆｏｇｇｙフェーズ論理ページを使用するように修正される。これらの復号されたＦｏｇｇｙフェーズ論理ページを使用して、較正された読み出し閾値は、偶数（０パリティ値）分布グループと奇数（１パリティ値）分布グループとの平均を表す。全ての論理ページに対して較正プロセスが行われた後、いくつかの論理ページに対して較正された状態が存在する場合には、それらの結果が平均化され得るように集計され得る。この組の実施形態を、図２２に関連して示す。
【0172】
図２２は、符号化されたＦｏｇｇｙ－ＦｉｎｅプログラミングプロセスのＦｏｇｇｙフェーズにプログラムされる１組のメモリセルのためにＢＥＳプロセスを使用する実施形態のフローチャートである。工程２２０１において、論理ページのＦｏｇｇｙプログラムされたデータが、５回又は７回など数回読み出され、図１３Ａ～図１３Ｄに関して記載したようにＸＯＲパリティ値を使用して復号される。論理ページの数回の読み出しのそれぞれは、他の読み出しに対してシフトされた読み出し電圧レベルで実行され、オンダイ制御回路３１０の素子、デコーダ／ドライバ３２４／３３２、及び読み出し／書き込み回路３２８など、図１Ｅのダイ３００又は図２Ａの制御ダイ３９８のメモリ上の読み出し回路素子を使用して実され得る。
【0173】
工程２２０３では、工程２２０１で読み出され、復号された論理ページを使用して、ＢＥＳプロセスが実行される。これは、実施形態に応じて、シンドローム重み計算ブロック３１５、コントローラ１０２、又はこれらの組み合わせで実行され得る。「標準」ＢＥＳについて上述したプロセスと同様に、工程２２０３のＢＥＳプロセスは、工程２２０１で使用された読み出し電圧レベルの組み合わせごとにシンドローム重みを計算し、これらのシンドローム重みから、以降の動作中にこれらのレベルの最良推定値を見出すか、又は内挿する。工程２２０５では、次いで、図１３Ａ～図１３Ｅに関して記載したように、続いてプロセスを実行するために偶数（０パリティ）状態及び奇数（１パリティ）状態の両方について、ＢＥＳで決定された閾値が、読み出しレベルＲＬ１～ＲＬ１５として集計される。
【0174】
図２２に関して記載した方法は、同一論理ページの奇数パリティＲＬ及び偶数パリティＲＬは同一方向に移動するという根本的な前提を有する。この前提は、通常有効であるが、場合によっては、そうとは限らないことがある。別の組のＢＥＳベースの実施形態では、奇数パリティグループ及び偶数パリティグループは、かかる前提を回避するために、別個に較正され得る。
【0175】
１つの実装形態では、ＢＥＳ動作は、読み出し電圧レベルのデフォルト閾値位置、又は以前のＢＥＳ動作で確立された値から始まり、これらのデフォルト値に対して読み出し電圧レベルをシフトさせ、１回に１つの論理ページを読み出す。セル当たり４ビット、つまりＱＬＣでは、４つの論理ページが物理ページ（例えば、ワード線）に記憶され、所与の論理ページを読み出すために、３つ又は４つの読み出し電圧レベル（図１３ＤのビットＴ、Ｃ、Ｂ、及びＡに対応するなど）が同時に行われる。例えば、ＱＬＣの４つの論理ページは、３、４、４、４の読み出し構成で読み出されてよい。ＲＬ１～ＲＬ１５の位置についての初期の十分に良好な推測は、図２３に示すものなど通常の（すなわち、Ｆｉｎｅ状態）ＶｒＳ１～ＶｒＳ１５（図９を参照）の位置の間の平均であってよい。
【0176】
図２３は図１３Ａの要素を繰り返すが、Ｆｏｇｇｙフェーズの読み出しレベルを推定するための実施形態を示すために詳細が加えられている。前述したように、セル当たり４ビットの実施形態を、メモリセル分布がＦｏｇｇｙ状態Ｓ０、Ｓ１’、Ｓ２’，．．．，Ｓ１５’にプログラムされた状態で、対応するパリティ値と共に示す。ここでは、各分布のパリティ値の上方に、状態のグレイ符号の一例における各状態の４ビットデータ値（例えば、Ｓ４’＝１１００）を示す。分布の上方には、メモリセルが図９のＦｉｎｅ分布にプログラムされたデータ状態を区別するために使用されるものと同様の、いくつかの読み出し点の位置を示す。図示したＦｉｎｅ分布の読み出し点は、データ値の「Ａ」（すなわち、最終）ビットの変化を区別するために以下のように使用される：ＶｒＳ４’（１１０１～１１００）、ＶｒＳ７’（（００００～０００１）、ＶｒＳ９’（（００１１～００１０）、及びＶｒＳ１４’（（１０００～１００１）。Ｆｉｎｅプログラムされると、これらの読み出し点は、Ａページ値が変化するデータ状態に対応するビットを決定するために使用される。前述のように、ＸＯＲパリティページが全ての４つのＱＬＣページについて計算され、奇数番号の分布（Ｓ１’、Ｓ３’、．．．）は１、偶数番号の分布（Ｓ０、Ｓ２’、Ｓ４’、．．．）は０のパリティビットを得る。
【0177】
ＸＯＲされたデータからのパリティ値を使用して、偶数メモリセル電圧分布と奇数メモリセル電圧分布とを区別する能力に基づいて、メモリシステムは、パリティ状態分布の組のうちの１つ、例えば、偶数の状態分布を固定することによって、ＢＥＳ計算を実行することができ、最初に奇数のみのＲＬ閾値を最適することができる。この実装形態では、メモリシステムは、最初に第１のＲＬ１、ＲＬ３、ＲＬ５、ＲＬ７、ＲＬ９、ＲＬ１１、ＲＬ１３、及びＲＬ１５を最適化し、これらが最適化された後、システムは、これらを最適点で使用して、奇数状態のＲＬ（ＲＬ０、ＲＬ２、ＲＬ４、ＲＬ６、ＲＬ８、ＲＬ１０、ＲＬ１２及びＲＬ１４）を計算することができる。あるいは、順序を逆にして、奇数の状態を最初に処理することもできる。いずれの順序でも、組ごとのＢＥＳシンドローム重みの計算動作は、Ｆｉｎｅプログラムされた分布のためのより日常的なＢＥＳ動作に対して行わる動作と同じであり得る。しかしながら、システムは、まず、符号化されたＦｏｇｇｙ－Ｆｉｎｅ法に従って、ＸＯＲパリティビットが正しいことを確認する必要がある。ＸＯＲデータの訂正後、このデータを使用してＲＬを最適化することができる。
【0178】
図２３はまた、５回の検知動作が使用される場合のＶｒＳ４’、ＶｒＳ７’、ＶｒＳ９’、及びＶｒＳ１４’の両側への分布のためのＢＥＳプロセスの読み出し電圧レベルの実施形態を示す。これらの電圧読み出しレベルの組（「ＢＥＳ５」）は、対応するＦｏｇｇｙ分布の下に概略的に示す。本実施形態におけるＢＥＳアルゴリズムの読み出しは、シフトされた閾値Ｖｔ－２Δ、Ｖｔ－Δ、Ｖｔ、Ｖｔ＋Δ、Ｖｔ＋２Δ（この例では、全ての電圧レベルが同量シフトし、Ｖｔは、状態のデフォルト値又は以前に決定されたＲＬ値であり、Δは、読み出しレベル間の電圧シフトであり、この例では、ステップサイズが均一である）を有する論理ページの５回の検知動作に基づき得る。５つの検知されたページは、コントローラ１０２、シンドローム重み計算ブロック３１５、又はこれらのいくつかの組み合わせに転送され得、したがって、３つ又は４つの閾値のシンドロームの重みを最小化する最適位置で決定される。
【0179】
直前に記載したような単一ＢＥＳ操作では、＃Ｓｅｎｓｅｓが各分布の読み出し動作の回数であり、＃ＴＨが読み出される分布の数である場合、合計で（＃Ｓｅｎｓｅｓ）＾（＃ＴＨ）の潜在的な組み合わせ、この実施例では合計５４の組み合わせが存在するが、いくつかの実施形態では、スキャン機構が、早急に終了し得るように検索を最適化することができる。しかしながら、同一動作で奇数分布及び偶数分布の読み出し電圧レベルを較正するＢＥＳの単純な実装形態では、ページ当たり８個の閾値が存在して合計５^８の組み合わせとなり、多大な計算量である。したがって、奇数グループ及び偶数グループに対する最適化空間を低減し、各グループを別々に最適化することは、奇数－奇数ビット又は偶数－偶数ビットの混合が極めて低く、この工程で無視することができるために理に適う利点を有する。この構成の下では、符号化されたＦｏｇｇｙ－Ｆｉｎｅ ＢＥＳ動作のそれぞれは、２つの通常のＢＥＳ動作、つまり奇数分布のための動作と偶数分布のための動作を包含する。１５個のＲＬ閾値を全て較正するために、全論理ページについて符号化されたＦｏｇｇｙ－Ｆｉｎｅ ＢＥＳ動作を行う必要はない。これは、符号化されたＦｏｇｇｙ－Ｆｉｎｅ ＢＥＳ動作当たり７／８個の閾値が較正されるためである。マッピングは、この種の分離を可能にするように設定されてよい。図２３の符号化に基づいた４－３－４－４マッピングでは、例えば、５つのＢＥＳ動作のみが必要である。「通常の」ＢＥＳ（Ｆｉｎｅプログラムされた分布の場合など）では、論理ページを含む閾値は、他の論理ページとは別個に較正される。Ｆｏｇｇｙプログラムされた分布のための強化されたＦｏｇｇｙ－Ｆｉｎｅ ＢＥＳでは、一部の読み出しオーバーヘッドが隣接する論理ページ間で共通であるため、同一又は隣接するＢＥＳ動作内の全ての論理ページの全ての閾値を較正することが理に適っている。
【0180】
図２４は、一方の組の分布（奇数又は偶数のいずれか）が他の組の前に較正される、符号化されたＦｏｇｇｙ－ＦｉｎｅプロセスのＦｏｇｇｙフェーズでプログラムされたデータのための最良の推定スキャン動作の実施形態のフローチャートである。次いで、一方の組の較正された閾値を使用して、他方の組が較正される。図２４のフローでは、奇数パリティ状態が最初に較正され、その後、偶数の状態が較正されるが、他の実施形態は順序を逆にすることができる。
【0181】
工程２４０１から開始して、偶数状態の読み出しレベル値を、デフォルトの、又は以前に確立された電圧レベルの組などに固定している間に、奇数状態のＲＬ値がスキャンされる。工程２２０１と同様に、論理ページのＦｏｇｇｙプログラムされたデータが、５回又は７回など数回読み出され、図１３Ａ～図１３Ｄに関して記載したようにＸＯＲパリティ値を使用して復号される。論理ページの数回の読み出しのそれぞれは、他の読み出しに対してシフトされた奇数状態の読み出し電圧レベルで実行され、オンダイ制御回路３１０の素子、デコーダ／ドライバ３２４／３３２、及び読み出し／書き込み回路３２８など、図１Ｅのダイ３００又は図２Ａの制御ダイ３９８のメモリ上の読み出し回路素子を使用して実行され得る。工程２４０３では、工程２４０１で読み出され、復号された論理ページを使用してＢＥＳプロセスが実行され、奇数状態分布のＲＬレベルを較正する。これは、実施形態に応じて、シンドローム重み計算ブロック３１５、コントローラ１０２、又はこれらの組み合わせで実行され得る。「標準」ＢＥＳについて上述したプロセスと同様に、工程２４０３のＢＥＳプロセスは、工程２４０１で使用した読み出し電圧レベルの組み合わせごとにシンドローム重みを計算し、これらのシンドローム重みから、以降の動作中にこれらのレベルの最良推定値を見つけるか、又は外挿する。
【0182】
工程２４０５及び２４０７はそれぞれ、工程２４０１及び工程２４０３を繰り返すが、偶数状態分布については、工程２４０３で決定された電圧レベルに奇数状態ＲＬ値を固定する。偶数状態ＲＬ値が工程２４０７で決定されると、工程２４０９において、奇数状態分布のための工程２４０３の結果と集計されて、Ｆｏｇｇｙ状態メモリセル電圧分布の全てについて最終のＲＬ値の組を生成する。図２４のいくつかの変形例が可能である。例えば、いくつかの実施形態では、追加メモリを使用して論理ページの全てを記憶し、奇数及び偶数のＲＬ値を同時に計算することによって、待ち時間を低減することができる。この場合、較正プロセス後に、両方の場合で較正された状態が存在する場合には、それらの結果が平均化され得るように、集計が行われてよい。
【0183】
図２５は、Ｆｏｇｇｙ分布の読み出しのための読み出し電圧レベルの較正を組み込む、符号化されたＦｏｇｇｙ－Ｆｉｎｅ動作の実施形態のフローチャートである。より具体的には、図２５は、上述した図２０のフローにＲＬレベルの較正を組み込む。結果的に、工程２５０１、工程２５０３、及び工程２５０５は、それぞれ、マルチレベルセル（ＭＬＣ）メモリのページに記憶されるデータの論理ページを受信し、複数の論理ページのデータのパリティデータを計算し、メモリのページのメモリセルが第１の分布にプログラムされるように、Ｆｏｇｇｙプログラム動作で複数の論理ページのデータをプログラムする、工程２００２、工程２００４、及び工程２００６に対応し得る。これらの工程については、図２０に関して上記で詳述する。
【0184】
Ｆｏｇｇｙ状態の読み出し電圧レベル（ＲＬ値）を較正するかどうかを判定する決定は、続いて工程２５０７で行われる。これは、大半の実施形態では、かかる較正が、工程２５１５における以降の読み出しの多く前には実行されないためである。工程２５０７は、工程２５０５のプログラミングの直後に続いて行われる必要はないが、工程２５１５におけるＦｏｇｇｙフェーズデータの読み出しに先立って、以降の任意の時間に生じ得ることに留意されたい。較正（又は再較正）を実行するかどうかの決定は、実施形態に応じて、例えば、前回の較正からの時間、Ｆｏｇｇｙ状態分布からのデータ復元時の高ビットエラー率、高プログラム消去カウント、又は動作条件など因子など１つ以上の基準に基づき得る。較正がＦｏｇｇｙデータの読み出し前に実行されるべきではない場合（工程２５０７からの「いいえ」の経路）、電流ＲＬ値が維持され（工程２５０９）、フローは工程２５１５に続く。工程２５０９における電流ＲＬ値は、デフォルト値又はフローを通過する以前の経路で以前に較正された値であり得る。
【0185】
較正が実行されるべきである場合（工程２５０７からの「はい」の経路）、続いて工程２５１１において、Ｆｏｇｇｙ分布の読み出しの組が実行され、工程２５１３において、工程２５１１の読み出しに基づいてＲＬ値が確立される。これらの工程の詳細は、上記に示したいくつかの実施形態のうちの１つに従うことができる。例えば、第１の組の実施形態では、Ｆｏｇｇｙ段階分布のピークは、電圧軸をビン（すなわち、読み出し電圧レベルの範囲）に分解し、各ビン内のセル数をカウントすることによって、ＲＬ閾値として機能することが見出され得る。別の組の実施形態では、図２１に関して上述したように、状態分布間の谷部が見出され得、次いで、ＲＬ電圧レベルは、これらの谷部の間の中央として選択され得る。更に他の実施形態は、図２２、図２３、及び図２４に関して上述したように、ＢＥＳプロセスに基づくことができる。工程２５１３でＲＬ値が較正されると、Ｆｏｇｇｙデータは、工程２５１５ｂでこれらの値を用いて読み出され得る。工程２５１７は、工程２５１５の直後に続くことが示されているが、これが生じる前に様々な長さの時間が存在し得ることが理解されるであろう。
【0186】
Ｆｏｇｇｙ分布からデータの復元が実行されると（工程２５０９又は工程２５１３のいずれかに続いて）、フローは、図２０の工程２００８、工程２０１０、及び工程２０１２にそれぞれ対応し得、上記でより詳細に説明した工程２５１５、２５１７、及び２５１９に続く。工程２５０７における決定に応じて、工程２５１５の読み出しは、工程２００９の保持されたＲＬ値、又は工程２５１３で較正された値のいずれかを使用し、工程２５１７において、読み出し値及びパリティデータを用いてデータを復元し、所望に応じて、次いでデータがＦｉｎｅプログラムされ得る。
【0187】
したがって、上記の実施形態のいずれかについて、符号化されたＦｏｇｇｙ－ＦｉｎｅスキームにおけるＦｏｇｇｙフェーズのセル電圧分布のデータコンテンツを抽出するために使用される読み出し電圧レベルの較正を可能にするための技術が導入される。符号化されたＦｏｇｇｙ－Ｆｉｎｅプロセスにおける読み出し閾値の較正のための信頼性の高い方法を利用できることにより、Ｆｏｇｇｙ状態の書き込み後、かつＦｉｎｅ状態の書き込み前に、メモリによって誘発されるビットエラー率を大幅に低減させることができる。
【0188】
第１の組の態様によると、装置は、複数ビットのデータを保持するようにそれぞれ構成された、複数の不揮発性メモリセルの１つ以上のアレイに接続するように構成された制御回路を含む。この制御回路は、複数の不揮発性メモリセルに記憶されるデータのパリティデータを計算し、複数の不揮発性メモリセルを複数の第１の分布にプログラムし、第１の分布にある複数の不揮発性メモリセルの複数回の第１の読み出しを実行し、第１の分布にある複数の不揮発性メモリセルの複数回の第２の読み出しのための複数の読み出し電圧レベルを、第１の読み出しの結果から決定し、決定した読み出し電圧を使用して、第１の分布にある複数の不揮発性メモリセルの複数回の第２の読み出しを実行し、第２の読み出しとパリティデータとの組み合わせから複数の不揮発性メモリセルに記憶されるデータを復元するように構成されている。
【0189】
追加の態様では、方法は、メモリデバイスによって、複数の不揮発性メモリセルを有するマルチレベルセル（ＭＬＣ）メモリのページに記憶される、複数の論理ページのデータを受信することと、メモリデバイスの回路によって、複数の論理ページのパリティデータを計算することと、ＭＬＣメモリのページのメモリセルが複数の第１の分布にプログラムされるように、Ｆｏｇｇｙプログラム動作でＭＬＣメモリのページに複数の論理ページのデータをプログラムすることと、を含む。この方法は、メモリセルが、第１の分布にある間に、複数回の第１のＦｏｇｇｙ読み出し動作でＭＬＣメモリのページを読み出すことと、メモリデバイスの回路によって、第１の分布にある複数の不揮発性メモリセルの複数回の第２の読み出しのための読み出し電圧レベルを、第１のＦｏｇｇｙ読み出し動作の結果から決定することと、決定した読み出し電圧レベルを使用して、メモリセルが第１の分布にある間に、複数回の第２のＦｏｇｇｙ読み出し動作でＭＬＣメモリのページを読み出すことと、メモリダイの回路によって、第２のＦｏｇｇｙ読み出し動作の結果及びパリティデータから複数の論理ページのデータを復元することと、を更に含む。
【0190】
別の組の態様では、不揮発性メモリデバイスは、複数ビットのデータを保持するようにそれぞれ構成された複数の不揮発性メモリセルと、複数の不揮発性メモリセルに接続された１つ以上の制御回路とを含む。１つ以上の制御回路は、複数の不揮発性メモリセルに記憶されるデータのパリティ値を計算するための手段と、第１の分布が著しい重複を有するように、Ｆｏｇｇｙプログラム動作で複数の不揮発性メモリセルに記憶されるデータを第１の分布にプログラムするための手段と、第１の分布にプログラムされた複数の不揮発性メモリセルを読み出すための電圧値を最適化するための手段と、最適化した電圧値を使用して、第１の分布にある複数の不揮発性メモリセルを読み出すための手段と、パリティデータと組み合わせて、第１の分布にある複数の不揮発性メモリセルの読み出しの結果から、複数の不揮発性メモリセルに記憶されるデータを復元するための手段と、複数の不揮発性メモリセルを第１の分布から第２の分布に更にプログラムして、復元したデータを記憶するための手段とを含む。
【0191】
１組の実施形態では、複数の不揮発性メモリセルに記憶されるデータのパリティ値を計算するための手段は、図１Ｅ又は図２Ａのオンダイ制御回路３１０、メモリコントローラ１０２の素子（ＥＣＣブロック２２６／２５６、ＸＯＲブロック２２４／２５４、及び他のメモリコントローラ素子など）、又はこれらの組み合わせを含み得る。
【0192】
１組の実施形態では、Ｆｏｇｇｙプログラムで、複数の不揮発性メモリセルに記憶されるデータを第１の分布にプログラムするための手段は、図１Ｅ及び図２Ａの読み出し／書き込み回路３２８と、行デコーダ３２４と、列デコーダ３３２と、ステートマシン３１２、オンチップアドレスデコーダ３１４、及び電力制御回路３１６を含む制御回路３１０とを含み得る。Ｆｏｇｇｙプログラミング動作を実行するためのこれらの素子の動作は、図７～図１１に関して上述したとおりであり得る。
【0193】
１組の実施形態では、第１の分布にプログラムされた複数の不揮発性メモリセルを読み出すための電圧値を最適化するための手段は、図２５の工程２５１１及び工程２５１２を実行するために使用される素子に対応し得る。これは、Ｆｏｇｇｙプログラムされたデータを読み出すための回路、例えば、図１Ｅ及び２Ａのセンスブロック３５０、行デコーダ３２４、列デコーダ３３２を有する読み出し／書き込み回路３２８と、ステートマシン３１２、オンチップアドレスデコーダ３１４、及び電力制御回路３１６を含む制御回路３１０とを含み得る。最適化された電圧は、読み出し値から、図１Ｅ又は図２Ａのオンダイ制御回路３１０（ＳＷ演算ブロック３１５を含む）、メモリコントローラ１０２の素子（ＥＣＣブロック２２６／２５６、ＸＯＲブロック２２４／２５４、及び他のメモリコントローラ素子など）、又はこれらの組み合わせによって決定され得る。
【0194】
１組の実施形態では、最適化された電圧値を使用して第１の分布にある複数の不揮発性メモリセルを読み出すための手段は、図１Ｅ及び図２Ａのセンスブロック３５０、行デコーダ３２４、列デコーダ３３２を有する読み出し／書き込み回路３２８と、ステートマシン３１２、オンチップアドレスデコーダ３１４、及び電力制御回路３１６を含む制御回路３１０とを含み得、ラッチ構造を含む更なる詳細を図３Ａ、図３Ｂ、及び図４に示す。これは、図２５の工程２５１５に対応し得る。
【0195】
１組の実施形態では、パリティデータと組み合わせて、第１の分布にある複数の不揮発性メモリセルの読み出しの結果から、複数の不揮発性メモリセルに記憶されるデータを復元するための手段は、図２５の工程２５１７及び図１３Ａ～図１３Ｅのように、読み出し結果をパリティと組み合わせることができる、オンダイ制御回路３１０内の論理回路を含み得る。
【0196】
１組の実施形態では、複数の不揮発性メモリセルを第１の分布から第２の分布に更にプログラムして、復元データを記憶するための手段もまた、図１Ｅ及び図２Ａの読み出し／書き込み回路３２８と、行デコーダ３２４と、列デコーダ３３２と、ステートマシン３１２、オンチップアドレスデコーダ３１４、及び電力制御回路３１６を含む制御回路３１０とを含み得る。Ｆｉｎｅプログラミング動作を実行するためのこれらの素子の動作は、図７～図１１及び図２５の工程２５１９に関して上述したとおりであり得る。
【0197】
本明細書の目的のために、明細書中の「実施形態」、「一実施形態」、「いくつかの実施形態」又は「別の実施形態」に対する言及は、異なる実施形態又は同一の実施形態について記述するために使用されることがある。
【0198】
本明細書の目的のために、接続とは、直接的な接続又は間接的な接続（例えば、１つ又は複数の他の部分を介して）であり得る。場合によっては、ある要素が別の要素に接続されるか又は結合されると言及される場合、この要素は、他の要素に直接的に接続されてもよく、又は、介在要素を介して他の要素に間接的に接続されてもよい。ある要素が別の要素に直接的に接続されていると言及される場合、この要素と他の要素との間には介在要素は存在しない。２つのデバイスは、それらが互いの間で電子信号を交換することができるように直接的に又は間接的に接続されている場合、「通信状態」にある。
【0199】
本明細書の目的のために、「基づいて」という用語は、「少なくとも部分的に基づいて」と読むことができる。
【0200】
本明細書の目的のために、追加の文脈がない、「第１の」物体、「第２の」物体、及び「第３の」物体などの数値的な用語の使用は、物体の順序を示唆するものではなく、代わりに、異なる物体を識別するための識別目的で使用されることがある。
【0201】
本明細書の目的のために、物体の「組」という用語は、複数の物体のうちの１つ又は複数の物体の「組」を指すことがある。
【0202】
前述の詳細な説明は、例示及び説明の目的のために提示されている。前述の詳細な説明は、網羅的であること、又は開示された正確な形態に限定することを意図したものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明した実施形態は、提案した技術の原理及びその実際の用途を最もよく説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、この技術を最も良いように利用することを可能にする。本範囲は、本明細書に添付の特許請求の範囲によって定義されることが意図される。
【要約】 （修正有）
【課題】符号化されたＦｏｇｇｙフェーズデータの復元精度を改善するために、Ｆｏｇｇｙ状態分布の感知で使用される電圧レベルを較正する不揮発性メモリセル及び制御回路を含む装置を提供する。
【解決手段】メモリシステム１００において、コントローラ１０２は、メモリセルに記憶されるデータのパリティデータを計算し、メモリセルを第１の分布にプログラムし、第１の分布にあるメモリセルを読み出し、パリティデータと組み合わせて、第１の分布にあるメモリセルの読み出しの結果からデータを復元し、メモリセルを第１の分布から第２の分布に更にプログラムしてデータを記憶する。
【選択図】図１Ａ
【解決手段】メモリシステム１００において、コントローラ１０２は、メモリセルに記憶されるデータのパリティデータを計算し、メモリセルを第１の分布にプログラムし、第１の分布にあるメモリセルを読み出し、パリティデータと組み合わせて、第１の分布にあるメモリセルの読み出しの結果からデータを復元し、メモリセルを第１の分布から第２の分布に更にプログラムしてデータを記憶する。
【選択図】図１Ａ
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図13C】
【図13D】
【図13E】
【図14】
【図15A】
【図15B】
【図15C】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
