【図1A】
ホストに接続されたメモリシステムの一実施形態を示すブロック図である。
【図1B】
フロントエンドプロセッサ回路の一実施形態のブロック図である。いくつかの実施形態では、フロントエンドプロセッサ回路は、コントローラの一部である。
【図1C】
バックエンドプロセッサ回路の一実施形態のブロック図である。いくつかの実施形態では、バックエンドプロセッサ回路は、コントローラの一部である。
【図1D】
メモリパッケージの一実施形態のブロック図である。
【図1E】
メモリダイの一実施形態のブロック図である。
【図2A】
ウェハ－ウェハ接合によりメモリ構造に結合された制御回路の例を示す。
【図2B】
ウェハ－ウェハ接合によりメモリ構造に結合された制御回路の例を示す。
【図3A】
図１Ｅ又は図２Ａのセンスブロック３５０の一実施形態を示すブロック図である。
【図3B】
図１Ｅ又は図２Ａのセンスブロック３５０のブロック図の別の例を示す。
【図4】
メモリセルのブロックに電圧を供給するための回路の例を示す。
【図5】
図１Ｅ又は図２Ａのメモリ構造３２６の３Ｄ構成例において１組のブロックを含むメモリデバイス６００の斜視図である。
【図6A】
図５のブロックのうちの１つの一部の断面図の例を示す。
【図6B】
図６Ａのメモリホールの高さに沿った、その幅の変動の例を示す。
【図6C】
図６Ａのスタックの領域６２２の拡大図を示す。
【図7】
プログラム動作におけるプログラミングパルスの例を示す。
【図8】
データを記憶するために異なるデータ状態にプログラムされた複数のメモリセルのメモリセル閾値電圧の例を示す。
【図9】
データを記憶するために異なるデータ状態にプログラムされた複数のメモリセルのメモリセル閾値電圧の別の例を示す。
【図10】
Ｆｏｇｇｙプログラミング、続いてのＦｉｎｅプログラミングの例を示す。
【図11】
ＮＡＮＤ構造におけるワード線のＦｏｇｇｙ－Ｆｉｎｅプログラミング用スキームの例を示す。
【図12】
デジタル値及びパリティビットへの閾値電圧分布のマッピングの例を示す。
【図13A】
ＦｏｇｇｙプログラムされたメモリセルのＦｏｇｇｙ読み出しの例を示す。
【図13B】
デジタル値及びパリティビットへの閾値電圧分布のマッピングの別の例を示す。
【図13C】
Ｆｏｇｇｙ読み出しスキームで復元値を取得するために使用される読み出しレベル、初期デジタル値、及びパリティビットの例を示す。
【図13D】
Ｆｏｇｇｙ読み出しスキームで復元値を取得するために使用される論理演算の例を示す。
【図13E】
Ｆｏｇｇｙ読み出しを実行する方法の例を示す。
【図14】
オフチップ符号化を伴うＦｏｇｇｙ－Ｆｉｎｅプログラミングを用いたメモリデバイスの例を示す。
【図15A】
オンチップ符号化を伴うＦｏｇｇｙ－Ｆｉｎｅプログラミングを用いたメモリデバイスの例を示す。
【図15B】
Ｆｏｇｇｙプログラミング用パリティデータの生成（符号化）の例を示す。
【図15C】
Ｆｏｇｇｙ読み出しからの初期値をパリティデータと組み合わせて用いたデータの復元（複号化）の例を示す。
【図16】
ＸＯＲを用いたオンチップ符号化の例を示す。
【図17】
パリティデータがオンチップでＳＬＣメモリセルに記憶される、Ｆｏｇｇｙ－Ｆｉｎｅプログラミングの実装形態の例を示す。
【図18】
パリティデータがＥＣＣによって訂正される、Ｆｏｇｇｙ－Ｆｉｎｅプログラミングの実装形態の例を示す。
【図19】
パリティデータがオフチップでＤＲＡＭに記憶される、Ｆｏｇｇｙ－Ｆｉｎｅプログラミングの実装形態の例を示す。
【図20】
Ｆｏｇｇｙプログラム動作でデータをプログラムすることと、Ｆｉｎｅプログラム動作で更にプログラムすることと、を含む方法の例を示す。
【図21】
Ｆｏｇｇｙ状態分布間の谷部の決定に基づいた、Ｆｏｇｇｙ分布のためのＦｏｇｇｙ読み出し電圧レベルの決定を示す。
【図22】
符号化されたＦｏｇｇｙ－ＦｉｎｅプログラミングプロセスのＦｏｇｇｙフェーズでプログラムする１組のメモリセルのためにＢＥＳプロセスを使用するための実施形態のフローチャートである。
【図23】
図１３Ａの要素を繰り返すが、Ｆｏｇｇｙフェーズの読み出しレベルを推定するための実施形態を示すために詳細が加えられている。
【図24】
一方の組の分布（奇数又は偶数のいずれか）が他方の組の前に較正される、符号化されたＦｏｇｇｙ－ＦｉｎｅプロセスのＦｏｇｇｙフェーズでプログラムされたデータのための最良の推定スキャン動作の実施形態のフローチャートである。
【図25】
Ｆｏｇｇｙ分布の読み出しのための読み出し電圧レベルの較正を組み込む、符号化されたＦｏｇｇｙ－Ｆｉｎｅ動作の実施形態のフローチャートである。
