(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-06-10
(45)【発行日】2022-06-20
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H01L 27/11582 20170101AFI20220613BHJP
H01L 21/336 20060101ALI20220613BHJP
H01L 29/788 20060101ALI20220613BHJP
H01L 29/792 20060101ALI20220613BHJP
【ＦＩ】
H01L27/11582
H01L29/78 371
【請求項の数】
5
(21)【出願番号】P 2019054582
(22)【出願日】2019-03-22
(65)【公開番号】P2020155691
(43)【公開日】2020-09-24
【審査請求日】2021-09-10
(73)【特許権者】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】高島 章
(72)【発明者】
【氏名】井野 恒洋
(72)【発明者】
【氏名】須古 彩香
【審査官】柴山 将隆
(56)【参考文献】
【文献】特表２０１３－５３４０５８（ＪＰ，Ａ）
【文献】特開２００９－２９５６１７（ＪＰ，Ａ）
【文献】特開２０１７－１６３１０８（ＪＰ，Ａ）
【文献】特開２０１７－００５１７８（ＪＰ，Ａ）
【文献】特開２０１２－００９５１２（ＪＰ，Ａ）
【文献】特開２０１１－６６３４８（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／０３４３６５７（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１１５８２
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
第１方向に並ぶ第１電極及び第２電極と、前記第１電極及び前記第２電極の間に設けられ、前記第１電極に対向する第１半導体層と、
前記第１半導体層及び前記第２電極の間に設けられ、前記第２電極に対向する第２半導体層と、
前記第１電極及び前記第１半導体層の間に設けられ、窒素及びアルミニウムを含む第１電荷蓄積膜と、
前記第２電極及び前記第２半導体層の間に設けられ、窒素及びアルミニウムを含む第２電荷蓄積膜と
を備え、
前記第１電荷蓄積膜及び前記第２電荷蓄積膜の少なくとも一方は、
前記第１方向と交差する第２方向の一端部に設けられた第１領域と、
前記第２方向の他端部に設けられた第２領域と、
前記第２方向における位置が、前記第１領域及び前記第２領域の前記第２方向における位置の間となる様に設けられた第３領域と
を備え、
前記第１領域及び前記第２領域における酸素の濃度は、前記第３領域における酸素の濃度よりも高い
半導体記憶装置。
【請求項2】
前記第１電荷蓄積膜と前記第１半導体層との間に設けられた第１絶縁層と、前記第１電荷蓄積膜と前記第１絶縁層との間に設けられ、窒素を含む第３電荷蓄積膜と
を備える請求項１に記載の半導体記憶装置。
【請求項3】
前記第３電荷蓄積膜は、窒化シリコン（ＳｉＮ）、窒化ハフニウム（ＨｆＮ）及び窒化ジルコニウム（ＺｒＮ）の少なくとも一つを含む請求項２に記載の半導体記憶装置。
【請求項4】
前記第１電荷蓄積膜と前記第１電極との間に設けられた第２絶縁層と、前記第１電荷蓄積膜と前記第２絶縁層との間に設けられ、窒素を含む第４電荷蓄積膜と
を備える請求項１～３のいずれか１項に記載の半導体記憶装置。
【請求項5】
前記第４電荷蓄積膜は、窒化シリコン（ＳｉＮ）、窒化ハフニウム（ＨｆＮ）及び窒化ジルコニウム（ＺｒＮ）の少なくとも一つを含む請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
以下に記載された実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、この基板の表面と交差する方向に積層された複数のゲート電極と、これら複数のゲート電極に対向する半導体層と、ゲート電極及び半導体層の間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。ゲート絶縁膜は、例えば、窒化シリコン膜（Ｓｉ３Ｎ４）やフローティングゲート等、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１６－１７１２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ第１電極及び第２電極と、第１電極及び第２電極の間に設けられ第１電極に対向する第１半導体層と、第１半導体層及び第２電極の間に設けられ第２電極に対向する第２半導体層と、第１電極及び第１半導体層の間に設けられ窒素及びアルミニウムを含む第１電荷蓄積膜と、第２電極及び第２半導体層の間に設けられ窒素及びアルミニウムを含む第２電荷蓄積膜と、を備える。第１電荷蓄積膜及び第２電荷蓄積膜の少なくとも一方は、第１方向と交差する第２方向の一端部に設けられた第１領域と、第２方向の他端部に設けられた第２領域と、第２方向における位置が第１領域及び第２領域の第２方向における位置の間となる様に設けられた第３領域と、を備える。第１領域及び第２領域における酸素の濃度は、第３領域における酸素の濃度よりも高い。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態に係る半導体記憶装置の模式的な等価回路図である。
【図2】同半導体記憶装置の模式的な斜視図である。
【図4】第１の実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。
【図5】同製造方法を示す模式的な平面図である。
【図6】同製造方法を示す模式的な断面図である。
【図7】同製造方法を示す模式的な断面図である。
【図8】同製造方法を示す模式的な断面図である。
【図9】同製造方法を示す模式的な断面図である。
【図10】同製造方法を示す模式的な断面図である。
【図11】同製造方法を示す模式的な平面図である。
【図12】同製造方法を示す模式的な断面図である。
【図13】同製造方法を示す模式的な平面図である。
【図14】同製造方法を示す模式的な断面図である。
【図15】同製造方法を示す模式的な平面図である。
【図16】同製造方法を示す模式的な断面図である。
【図17】第２の実施形態に係る半導体記憶装置の模式的な斜視図である。
【図19】第２の実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。
【図20】同製造方法を示す模式的な断面図である。
【図21】同製造方法を示す模式的な断面図である。
【図22】同製造方法を示す模式的な断面図である。
【図23】同製造方法を示す模式的な断面図である。
【図24】同製造方法を示す模式的な断面図である。
【図25】同製造方法を示す模式的な平面図である。
【図26】同製造方法を示す模式的な断面図である。
【図27】同製造方法を示す模式的な平面図である。
【図28】同製造方法を示す模式的な断面図である。
【図29】同製造方法を示す模式的な平面図である。
【図30】同製造方法を示す模式的な断面図である。
【図31】第１の実施形態に係る構成の第１の変形例の一部の構成を示す模式的な断面図である。
【図32】第２の実施形態に係る構成の第１の変形例の一部の構成を示す模式的な断面図である。
【図33】第１の実施形態に係る構成の第２の変形例の一部の構成を示す模式的な断面図である。
【図34】第２の実施形態に係る構成の第２の変形例の一部の構成を示す模式的な断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、これらの実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【0008】
また、各図面は模式的なものであり、一部の構成等が省略される場合がある。また、各実施形態において共通の部分には共通の符号を付し、説明を省略する場合がある。
【0009】
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
【0010】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0011】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
【0012】
また、本明細書において、構成、部材等について、所定方向の「幅」又は「厚み」と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅又は厚みを意味することがある。
【0013】
【0014】
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する制御回路ＣＣと、を備える。
【0015】
メモリセルアレイＭＡは、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵは、それぞれ、電気的に独立な２つのメモリストリングＭＳａ，ＭＳｂを備える。これらメモリストリングＭＳａ，ＭＳｂの一端は、それぞれドレイン選択トランジスタＳＴＤに接続され、これらを介して共通のビット線ＢＬに接続される。メモリストリングＭＳａ，ＭＳｂの他端は、共通のソース選択トランジスタＳＴＳに接続され、これを介して共通のソース線ＳＬに接続される。
【0016】
メモリストリングＭＳａ，ＭＳｂは、それぞれ、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、半導体層と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、データを記憶可能な電荷蓄積膜を備える。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。ゲート電極は、ワード線ＷＬの一部である。
【0017】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ドレイン選択トランジスタＳＴＤのゲート電極は、ドレイン選択ゲート線ＳＧＤの一部である。ソース選択トランジスタＳＴＳのゲート電極は、ソース選択ゲート線ＳＧＳの一部である。
【0018】
制御回路ＣＣは、例えば、読出動作、書込動作、消去動作に必要な電圧を生成し、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加する。制御回路ＣＣは、例えば、メモリセルアレイＭＡと同一のチップ上に設けられた複数のトランジスタ及び配線を含む。尚、制御回路ＣＣは、例えば、制御用のチップ等を含んでいても良い。
【0019】
【0020】
本実施形態に係る半導体記憶装置は、基板１１０と、基板１１０の上方に設けられたメモリセルアレイＭＡと、を備える。また、メモリセルアレイＭＡは、トレンチＡＴを介してＹ方向に配列された複数の積層体構造ＬＳを備える。積層体構造ＬＳは、Ｚ方向に積層された複数の導電層１２０を含む。また、メモリセルアレイＭＡは、各トレンチＡＴに沿ってＸ方向に並ぶ複数のメモリホールＭＨを備える。各メモリホールＭＨには、Ｚ方向に延伸する半導体部１３０と、積層体構造ＬＳ及び半導体部１３０の間に設けられたゲート絶縁膜１４０ａ，１４０ｂと、半導体部１３０及びトレンチＡＴの間に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層１５０と、が設けられている。トレンチＡＴには、酸化シリコン（ＳｉＯ２）等の絶縁層１５１が埋め込まれている。また、半導体部１３０の下端には、配線層１６０が接続されている。
【0021】
基板１１０は、例えば、単結晶シリコン（Ｓｉ）等の半導体基板である。基板１１０は、例えば、半導体基板の上面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。尚、基板１１０の表面には、例えば、制御回路ＣＣを構成するトランジスタや配線等が設けられても良い。
【0022】
導電層１２０は、Ｘ方向に延伸する略板状の導電層であり、例えば窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜や、不純物が注入された多結晶シリコン（Ｓｉ）等の導電層である。これら導電層１２０は、それぞれ、ワード線ＷＬ及びメモリセルＭＣ（図１）のゲート電極、又は、ドレイン選択ゲート線ＳＧＤ及びドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。
【0023】
複数の導電層１２０の下方には、例えば導電層１２０と同様の材料を含む導電層１２１が設けられている。導電層１２１は、ソース選択ゲート線ＳＧＳ及びソース選択トランジスタＳＴＳ（図１）のゲート電極として機能する。
【0024】
複数の導電層１２０の間、最下層の導電層１２０及び導電層１２１の間、並びに、導電層１２１及び配線層１６０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１２２が設けられる。
【0025】
以下、Ｙ方向に隣接する２つの積層体構造ＬＳに着目した場合に、一方の積層体構造ＬＳに含まれる複数の導電層１２０を第１導電層１２０ａと呼ぶことがある。また、他方の積層体構造ＬＳに含まれる複数の導電層１２０を第２導電層１２０ｂと呼ぶことがある。
【0026】
半導体部１３０は、トレンチＡＴを介してＹ方向に並ぶ第１半導体層１３０ａ及び第２半導体層１３０ｂと、これらの下端に接続された半導体層１３３と、を備える。
【0027】
第１半導体層１３０ａは、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体層である。第１半導体層１３０ａは、Ｚ方向に延伸し、Ｚ方向に積層された複数の第１導電層１２０ａに対向する。第１半導体層１３０ａは、メモリストリングＭＳａ（図１）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。
【0028】
第２半導体層１３０ｂは、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体層である。第２半導体層１３０ｂは、Ｚ方向に延伸し、Ｚ方向に積層された複数の第２導電層１２０ｂに対向する。第２半導体層１３０ｂは、メモリストリングＭＳｂ（図１）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。
【0029】
半導体層１３３は、Ｙ方向に隣り合う２つの導電層１２１に対向する。半導体層１３３は、多結晶シリコン（Ｓｉ）等の半導体層であり、ソース選択トランジスタＳＴＳ（図１）のチャネル領域として機能する。半導体層１３３及び導電層１２１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１３５が設けられる。
【0030】
ゲート絶縁膜１４０ａは、第１半導体層１３０ａと第１導電層１２０ａとの間に設けられる。ゲート絶縁膜１４０ａは、第１トンネル絶縁膜１４１ａ、第１電荷蓄積膜１４２ａ、及び、第１ブロック絶縁膜１４３ａを備える。第１トンネル絶縁膜１４１ａ及び第１ブロック絶縁膜１４３ａは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。第１電荷蓄積膜１４２ａについては後述する。
【0031】
ゲート絶縁膜１４０ｂは、第２半導体層１３０ｂと第２導電層１２０ｂとの間に設けられる。ゲート絶縁膜１４０ｂは、第２トンネル絶縁膜１４１ｂ、第２電荷蓄積膜１４２ｂ、及び、第２ブロック絶縁膜１４３ｂを備える。第２トンネル絶縁膜１４１ｂ及び第２ブロック絶縁膜１４３ｂは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。第２電荷蓄積膜１４２ｂについては後述する。
【0032】
配線層１６０は、Ｘ方向及びＹ方向に延伸する板状の導電層である。配線層１６０は、例えば不純物が注入された多結晶シリコン（Ｓｉ）等の導電層であり、ソース線ＳＬ（図１）として機能する。尚、ソース線ＳＬの構造は適宜変更可能である。例えば、ソース線ＳＬは、基板１１０の表面の一部であっても良い。また、ソース線ＳＬは、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）等の金属層を含んでも良い。また、ソース線ＳＬは、半導体部１３０の下端に接続されても良いし、半導体部１３０のＹ方向の側面に接続されても良い。
【0033】
【0034】
上述の様に、本実施形態に係る半導体記憶装置は、トレンチＡＴを介してＹ方向に配列された複数の導電層１２０を備える。また、半導体記憶装置は、各トレンチＡＴに沿ってＸ方向に配列された略円状のメモリホールＭＨを備える。各メモリホールＭＨには、トレンチＡＴ及び第１導電層１２０ａの間に設けられた第１半導体層１３０ａ、第１トンネル絶縁膜１４１ａ、第１電荷蓄積膜１４２ａ、及び、第１ブロック絶縁膜１４３ａが設けられる。また、各メモリホールＭＨには、トレンチＡＴ及び第２導電層１２０ｂの間に設けられた第２半導体層１３０ｂ、第２トンネル絶縁膜１４１ｂ、第２電荷蓄積膜１４２ｂ、及び、第２ブロック絶縁膜１４３ｂが設けられる。
【0035】
ここで、導電層１２０の第１半導体層１３０ａ，第２半導体層１３０ｂとの対向面１２３は、メモリホールＭＨの形状に沿って凹状に形成される。また、第１半導体層１３０ａ，第２半導体層１３０ｂ及びゲート絶縁膜１４０ａ，１４０ｂも、メモリホールＭＨの形状に沿って凹状に形成される。一方、導電層１２０のＸ方向に並ぶ２つのメモリホールＭＨの間に設けられた部分１２４は、トレンチＡＴの形状に沿って直線状に形成される。また、これらの接続部分には、角部１２５が設けられる。
【0036】
また、本実施形態に係るゲート絶縁膜１４０ａの第１電荷蓄積膜１４２ａは、Ｘ方向の一端に設けられた第１領域１４２ａ＿１と、Ｘ方向の他端に設けられた第２領域１４２ａ＿２と、Ｘ方向においてこれらの間に設けられた第３領域１４２ａ＿３と、を備える。第３領域１４２ａ＿３は、Ｘ方向における位置が、第１領域１４２ａ＿１のＸ方向における位置と、第２領域１４２ａ＿２のＸ方向における位置と、の間となる様に設けられている。第１領域１４２ａ＿１及び第２領域１４２ａ＿２は、例えば、酸素（Ｏ）及びアルミニウム（Ａｌ）を含む。例えば、第１領域１４２ａ＿１及び第２領域１４２ａ＿２は、酸化アルミニウム（ＡｌＯ）、酸窒化アルミニウム（ＡｌＯＮ）、酸化アルミシリコン（ＡｌＳｉＯ）又は酸窒化アルミシリコン（ＡｌＳｉＯＮ）等を含む。第３領域１４２ａ＿３は、窒素（Ｎ）及びアルミニウム（Ａｌ）を含む。例えば、第３領域１４２ａ＿３は、窒化アルミニウム（ＡｌＮ）又は窒化シリコンアルミニウム（ＡｌＳｉＮ）等を含む。第１領域１４２ａ＿１及び第２領域１４２ａ＿２における酸素の濃度は、第３領域１４２ａ＿３における酸素の濃度よりも高い。
【0037】
また、本実施形態に係るゲート絶縁膜１４０ｂの第２電荷蓄積膜１４２ｂは、Ｘ方向の一端に設けられた第１領域１４２ｂ＿１と、Ｘ方向の他端に設けられた第２領域１４２ｂ＿２と、Ｘ方向においてこれらの間に設けられた第３領域１４２ｂ＿３と、を備える。第３領域１４２ｂ＿３は、Ｘ方向における位置が、第１領域１４２ｂ＿１のＸ方向における位置と、第２領域１４２ｂ＿２のＸ方向における位置と、の間となる様に設けられている。第１領域１４２ｂ＿１及び第２領域１４２ｂ＿２は、酸素（Ｏ）及びアルミニウム（Ａｌ）を含む。例えば、第１領域１４２ｂ＿１及び第２領域１４２ｂ＿２は、酸化アルミニウム（ＡｌＯ）、酸窒化アルミニウム（ＡｌＯＮ）、酸化アルミシリコン（ＡｌＳｉＯ）又は酸窒化アルミシリコン（ＡｌＳｉＯＮ）等を含む。第３領域１４２ｂ＿３は、窒素（Ｎ）及びアルミニウム（Ａｌ）を含む。例えば、第３領域１４２ｂ＿３は、窒化アルミニウム（ＡｌＮ）又は窒化シリコンアルミニウム（ＡｌＳｉＮ）等を含む。第１領域１４２ｂ＿１及び第２領域１４２ｂ＿２における酸素の濃度は、第３領域１４２ｂ＿３における酸素の濃度よりも高い。
【0038】
【0039】
図４に示す通り、同製造方法においては、図示しない基板の上方に、配線層１６０を形成する。また、配線層１６０の上面に、複数の絶縁層１２２及び犠牲層１７０を交互に積層する。犠牲層１７０は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等からなる。配線層１６０、絶縁層１２２及び犠牲層１７０の成膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）等によって行う。
【0040】
次に、図５（図２のＡ－Ａ´線で示した部分の断面に対応するＸＹ断面図）及び図６に示す通り、絶縁層１２２及び犠牲層１７０にメモリホールＭＨを形成する。メモリホールＭＨは、例えば、メモリホールＭＨに対応する部分に開口を有する絶縁層を図４に示す構造の上面に形成し、これをマスクとしてＲＩＥ（Reactive Ion Etching: RIE）等を行うことによって形成する。メモリホールＭＨのＸＹ断面における形状は、例えば、略円形状でも良いし、略長円形上でも良い。図６に示す通り、メモリホールＭＨは、Ｚ方向に延伸し、複数の絶縁層１２２及び犠牲層１７０を貫通して、配線層１６０の上面を露出させる。
【0041】
次に、図７に示す通り、メモリホールＭＨの底部に、半導体層１３３を形成する。半導体層１３３は、例えば、エピタキシャル成長等によって形成する。
【0042】
次に、図８に示す通り、メモリホールＭＨの底面及び側面に、ブロック絶縁膜１４３、電荷蓄積膜１４２、トンネル絶縁膜１４１、及び、アモルファスシリコン膜１３０Ａを成膜する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0043】
次に、図９に示す通り、成膜した膜（１４３、１４２、１４１、１３０Ａ）の一部を除去して、半導体層１３３の上面、及び、絶縁層１２２の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
【0044】
次に、図１０に示す通り、メモリホールＭＨの内部に、アモルファスシリコン膜及び絶縁層１５０を成膜する。また、熱処理等を行い、アモルファスシリコン膜の結晶構造を改質して、多結晶シリコン（Ｓｉ）等の半導体層１３０Ｂを形成する。
【0045】
【0046】
次に、図１３、図１４に示す通り、絶縁層１２２及び犠牲層１７０にトレンチＡＴを形成する。トレンチＡＴは、例えば、トレンチＡＴに対応する部分に開口を有する絶縁層を図１２に示す構造の上面に形成し、これをマスクとしてＲＩＥ等を行うことによって形成する。トレンチＡＴは、図１３に示す通りＸ方向に延伸する。図１４に示す通り、トレンチＡＴはＺ方向に延伸し、複数の絶縁層１２２及び犠牲層１７０、並びに、メモリホールＭＨ内の膜（１４３、１４２、１４１、１３０Ｂ、１５０）を貫通して、これらの構成をＹ方向に分断する。
【0047】
この工程により、第１半導体層１３０ａ及び第２半導体層１３０ｂ、第１トンネル絶縁膜１４１ａ及び第２トンネル絶縁膜１４１ｂ、第１電荷蓄積膜１４２ａ及び第２電荷蓄積膜１４２ｂ、並びに、第１ブロック絶縁膜１４３ａ及び第２ブロック絶縁膜１４３ｂが形成される。
【0048】
次に、図１５に示す様に、第１電荷蓄積膜１４２ａ及び第２電荷蓄積膜１４２ｂの端部を酸化させる。この工程により、第１電荷蓄積膜１４２ａ内に、第１領域１４２ａ＿１、第２領域１４２ａ＿２、及び、第３領域１４２ａ＿３を形成する。また、第２電荷蓄積膜１４２ｂ内に、第１領域１４２ｂ＿１、第２領域１４２ｂ＿２、及び、第３領域１４２ｂ＿３を形成する。
【0049】
この工程は、例えば熱酸化等によって行う。酸化反応は、トレンチＡＴから進む。よって、第１電荷蓄積膜１４２ａでは、トレンチＡＴの近傍に設けられる第１領域１４２ａ＿１及び第２領域１４２ａ＿２に酸化アルミニウム（ＡｌＯ）、酸窒化アルミニウム（ＡｌＯＮ）、酸化アルミシリコン（ＡｌＳｉＯ）又は酸窒化アルミシリコン（ＡｌＳｉＯＮ）等が形成される。一方、トレンチＡＴから離れた第３領域１４２ａ＿３では、窒化アルミニウム（ＡｌＮ）又は窒化シリコンアルミニウム（ＡｌＳｉＮ）等が、酸化されずに残存する。第２電荷蓄積膜１４２ｂについても、第１電荷蓄積膜１４２ａと同様である。
【0050】
次に、トレンチＡＴを介して犠牲層１７０を除去し、絶縁層１２２の上面及び下面を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行われる。
【0051】
次に、図１６に示す通り、酸化処理等によって半導体層１３３の側面に絶縁層１３５を形成する。また、絶縁層１２２の上面及び下面に導電層１２０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。また、ＣＶＤ等によって、トレンチＡＴに絶縁層１５１を形成する。これにより、図２に示す様な構造が形成される。
【0052】
［効果］
第１実施形態に係る半導体記憶装置は、例えば図５及び図６を参照した様にＸ方向に並ぶ複数のメモリホールＭＨを形成し、図８等を参照して説明した様にこのメモリホールＭＨ内に半導体部１３０等を形成し、図１３及び図１４を参照して説明した様にＸ方向に延伸するトレンチＡＴを形成することによって形成される。
第１実施形態に係る半導体記憶装置は、例えば図５及び図６を参照した様にＸ方向に並ぶ複数のメモリホールＭＨを形成し、図８等を参照して説明した様にこのメモリホールＭＨ内に半導体部１３０等を形成し、図１３及び図１４を参照して説明した様にＸ方向に延伸するトレンチＡＴを形成することによって形成される。
【0053】
この様な構造によれば、１つのメモリホールＭＨ内に電気的に独立な２つのメモリストリングＭＳａ，ＭＳｂを形成可能であり、記憶容量の大きい半導体記憶装置を提供可能である。
【0054】
しかしながら、この様な構造では、図３を参照して説明した様に、導電層１２０に、複数の角部１２５が形成されてしまう。この様な角部１２５には電界が集中しやすく、誤作動の原因となってしまう場合がある。例えば読出動作においては、角部１２５からの電界によって第１半導体層１３０ａのＸ方向の端部に電子のチャネルが形成されてしまい、ＯＦＦ状態として読み出されるべきメモリセルＭＣがＯＮ状態として読み出されてしまう場合がある。
【0055】
ここで、本実施形態においては、第１電荷蓄積膜１４２ａ及び第２電荷蓄積膜１４２ｂのＸ方向の端部に酸素濃度の高い領域を設ける。
【0056】
ここで、酸化アルミニウム（ＡｌＯ）、酸窒化アルミニウム（ＡｌＯＮ）、酸化アルミシリコン（ＡｌＳｉＯ）又は酸窒化アルミシリコン（ＡｌＳｉＯＮ）等は、負の固定電荷を有する。従って、この様な負の固定電荷を有する材料等を第１電荷蓄積膜１４２ａ及び第２電荷蓄積膜１４２ｂ端部の領域に設けることにより、第１半導体層１３０ａ及び第２半導体層１３０ｂのＸ方向の端部に電子のチャネルが形成されづらい状態とすることが可能である。これにより、角部１２５からのフリンジ電界の影響を抑制し、好適に動作する半導体記憶装置を提供可能である。
【0057】
【0058】
本実施形態に係るメモリセルアレイＭＡは、メモリトレンチＭＴを介してＹ方向に配列された複数の積層体構造ＬＳ´を備える。積層体構造ＬＳ´は、Ｚ方向に積層された複数の導電層２２０を含む。また、各メモリトレンチＭＴには、ホールＡＨを介してＸ方向に配列された複数の半導体部２３０と、積層体構造ＬＳ´及び半導体部２３０の間に設けられたゲート絶縁膜２４０ａ，２４０ｂと、半導体部２３０の中心部分に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層２５０と、が設けられている。ホールＡＨには、酸化シリコン（ＳｉＯ２）等の絶縁層２５１が埋め込まれている。また、半導体部２３０の下端には、配線層１６０が接続されている。
【0059】
導電層２２０は、基本的には第１実施形態に係る導電層１２０と同様に構成されている。
【0060】
半導体部２３０は、絶縁層２５０を介してＹ方向に並ぶ第１半導体層２３０ａ及び第２半導体層２３０ｂと、これらの下端に接続された半導体層２３３と、を備える。これら第１半導体層２３０ａ、第２半導体層２３０ｂ及び半導体層２３３は、基本的には第１実施形態に係る第１半導体層１３０ａ、第２半導体層１３０ｂ及び半導体層１３３と同様に構成されている。
【0061】
ゲート絶縁膜２４０ａは、第１トンネル絶縁膜２４１ａ、第１電荷蓄積膜２４２ａ、及び、第１ブロック絶縁膜２４３ａを備える。ゲート絶縁膜２４０ｂは、第２トンネル絶縁膜２４１ｂ、第２電荷蓄積膜２４２ｂ、及び、第２ブロック絶縁膜２４３ｂを備える。これらは、基本的には第１実施形態に係る第１トンネル絶縁膜１４１ａ、第１電荷蓄積膜１４２ａ、及び、第１ブロック絶縁膜１４３ａ、並びに、第２トンネル絶縁膜１４１ｂ、第２電荷蓄積膜１４２ｂ、及び、第２ブロック絶縁膜１４３ｂと同様に構成されている。
【0062】
しかしながら、例えば図１８に示す様に、導電層２２０の第１半導体層２３０ａ又は第２半導体層２３０ｂとの対向面２２３は、メモリトレンチＭＴの形状に沿って直線状に形成される。また、第１半導体層２３０ａ、第２半導体層２３０ｂ及びゲート絶縁膜２４０ａ，２４０ｂも、メモリトレンチＭＴの形状に沿って直線状に形成される。一方、ホールＡＨに対応する部分２２４は、ホールＡＨの形状に沿って凹状に形成される。また、これらの接続部分には、角部２２５が設けられる。
【0063】
また、本実施形態に係るゲート絶縁膜２４０ａの第１電荷蓄積膜２４２ａは、Ｘ方向の一端に設けられた第１領域２４２ａ＿１と、Ｘ方向の他端に設けられた第２領域２４２ａ＿２と、Ｘ方向においてこれらの間に設けられた第３領域２４２ａ＿３と、を備える。第３領域２４２ａ＿３は、Ｘ方向における位置が、第１領域２４２ａ＿１のＸ方向における位置と、第２領域２４２ａ＿２のＸ方向における位置と、の間となる様に設けられている。第１領域２４２ａ＿１及び第２領域２４２ａ＿２は、酸素（Ｏ）及びアルミニウム（Ａｌ）を含む。例えば、第１領域２４２ａ＿１及び第２領域２４２ａ＿２は、酸化アルミニウム（ＡｌＯ）、酸窒化アルミニウム（ＡｌＯＮ）、酸化アルミシリコン（ＡｌＳｉＯ）又は酸窒化アルミシリコン（ＡｌＳｉＯＮ）等を含む。第３領域２４２ａ＿３は、窒素（Ｎ）及びアルミニウム（Ａｌ）を含む。例えば、第３領域２４２ａ＿３は、窒化アルミニウム（ＡｌＮ）又は窒化シリコンアルミニウム（ＡｌＳｉＮ）等を含む。第１領域２４２ａ＿１及び第２領域２４２ａ＿２における酸素の濃度は、第３領域２４２ａ＿３における酸素の濃度よりも高い。
【0064】
また、本実施形態に係るゲート絶縁膜２４０ｂの第２電荷蓄積膜２４２ｂは、Ｘ方向の一端に設けられた第１領域２４２ｂ＿１と、Ｘ方向の他端に設けられた第２領域２４２ｂ＿２と、Ｘ方向においてこれらの間に設けられた第３領域２４２ｂ＿３と、を備える。第３領域２４２ｂ＿３は、Ｘ方向における位置が、第１領域２４２ｂ＿１のＸ方向における位置と、第２領域２４２ｂ＿２のＸ方向における位置と、の間となる様に設けられている。第１領域２４２ｂ＿１及び第２領域２４２ｂ＿２は、酸素（Ｏ）及びアルミニウム（Ａｌ）を含む。例えば、第１領域２４２ｂ＿１及び第２領域２４２ｂ＿２は、酸化アルミニウム（ＡｌＯ）、酸窒化アルミニウム（ＡｌＯＮ）、酸化アルミシリコン（ＡｌＳｉＯ）又は酸窒化アルミシリコン（ＡｌＳｉＯＮ）等を含む。第３領域２４２ｂ＿３は、窒素（Ｎ）及びアルミニウム（Ａｌ）を含む。例えば、第３領域２４２ｂ＿３は、窒化アルミニウム（ＡｌＮ）又は窒化シリコンアルミニウム（ＡｌＳｉＮ）等を含む。第１領域２４２ｂ＿１及び第２領域２４２ｂ＿２における酸素の濃度は、第３領域２４２ｂ＿３における酸素の濃度よりも高い。
【0065】
【0066】
同製造方法においては、まず、図４を参照して説明した工程と同様の工程を行う。
【0067】
次に、図１９（図１７のＡ－Ａ´線で示した部分の断面に対応するＸＹ断面図）及び図２０に示す通り、絶縁層１２２及び犠牲層１７０にメモリトレンチＭＴを形成する。メモリトレンチＭＴは、例えば、メモリトレンチＭＴに対応する部分に開口を有する絶縁層を図４に示す構造の上面に形成し、これをマスクとしてＲＩＥ等を行うことによって形成する。メモリトレンチＭＴは、Ｘ方向に延伸する。図２０に示す通り、メモリトレンチＭＴは、Ｚ方向に延伸し、絶縁層１２２及び犠牲層１７０を貫通し、配線層１６０の上面を露出させる。
【0068】
次に、図２１に示す通り、メモリトレンチＭＴの底部に、半導体層２３３を形成する。半導体層２３３は、例えば、エピタキシャル成長等によって形成する。
【0069】
次に、図２２に示す通り、メモリトレンチＭＴの底面及び側面に、ブロック絶縁膜１４３、電荷蓄積膜１４２、トンネル絶縁膜１４１、及び、アモルファスシリコン膜１３０Ａを成膜する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0070】
次に、図２３に示す通り、成膜した膜（１４３、１４２、１４１、１３０Ａ）の一部を除去して、半導体層２３３の上面、及び、絶縁層１２２の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
【0071】
次に、図２４に示す通り、メモリトレンチＭＴの内部に、アモルファスシリコン膜及び絶縁層２５０を成膜する。また、熱処理等を行い、アモルファスシリコン膜の結晶構造を改質して、多結晶シリコン（Ｓｉ）等の半導体層１３０Ｂを形成する。
【0072】
【0073】
次に、図２７、図２８に示す通り、ホールＡＨを形成する。ホールＡＨは、例えば、ホールＡＨに対応する部分に開口を有する絶縁層を図２６に示す構造の上面に形成し、これをマスクとしてＲＩＥ等を行うことによって形成する。ホールＡＨのＸＹ断面における形状は、例えば、略円形状でも良いし、略長円形状でも良い。図２８に示す通り、ホールＡＨは、Ｚ方向に延伸し、メモリトレンチＭＴ内の膜（２５０，１３０Ｂ，１４１，１４２，１４３）を貫通して、メモリトレンチＭＴ内の構造をＸ方向に分断する。この工程は、例えばＲＩＥ等によって行う。
【0074】
この工程により、第１半導体層２３０ａ及び第２半導体層２３０ｂ、第１トンネル絶縁膜２４１ａ及び第２トンネル絶縁膜２４１ｂ、第１電荷蓄積膜２４２ａ及び第２電荷蓄積膜２４２ｂ、並びに、第１ブロック絶縁膜２４３ａ及び第２ブロック絶縁膜２４３ｂが形成される。
【0075】
次に、図２９に示す様に、第１電荷蓄積膜２４２ａ及び第２電荷蓄積膜２４２ｂの端部を酸化させる。この工程により、第１電荷蓄積膜２４２ａ内に、第１領域２４２ａ＿１、第２領域２４２ａ＿２、及び、第３領域２４２ａ＿３を形成する。また、第２電荷蓄積膜２４２ｂ内に、第１領域２４２ｂ＿１、第２領域２４２ｂ＿２、及び、第３領域２４２ｂ＿３を形成する。
【0076】
この工程は、例えば、図１５を参照して説明した工程と同様に行う。
【0077】
次に、ホールＡＨを介して犠牲層１７０を除去し、絶縁層１２２の上面及び下面を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行われる。
【0078】
次に、図３０に示す通り、酸化処理等によって半導体層２３３の側面に絶縁層１３５を形成する。また、絶縁層１２２の上面及び下面に導電層２２０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。また、ＣＶＤ等によって、ホールＡＨに絶縁層２５１を形成する。これにより、図１７に示す様な構造が形成される。
【0079】
［その他の実施形態］
以上、第１及び第２の実施形態に係る半導体記憶装置について例示した。しかしながら、以上の構成はあくまでも例示に過ぎず、具体的な構成等は適宜調整可能である。
以上、第１及び第２の実施形態に係る半導体記憶装置について例示した。しかしながら、以上の構成はあくまでも例示に過ぎず、具体的な構成等は適宜調整可能である。
【0080】
例えば、第１の実施形態に係る第１電荷蓄積膜１４２ａ及び第２電荷蓄積膜１４２ｂ（図３）、並びに、第２の実施形態に係る第１電荷蓄積膜２４２ａ及び第２電荷蓄積膜２４２ｂ（図１８）としては、窒化アルミニウム（ＡｌＮ）又は窒化シリコンアルミニウム（ＡｌＳｉＮ）等の単層膜を例示した。しかしながら、電荷蓄積膜の構造は、適宜調整可能である。
【0081】
【0082】
第１の変形例においては、第１電荷蓄積膜１４２ａ及び第１トンネル絶縁膜１４１ａの間に、電荷蓄積膜１４４ａが設けられる。また、第１電荷蓄積膜１４２ａ及び第１ブロック絶縁膜１４３ａの間に、電荷蓄積膜１４５ａが設けられる。
【0083】
また、第１の変形例においては、第２電荷蓄積膜１４２ｂ及び第２トンネル絶縁膜１４１ｂの間に、電荷蓄積膜１４４ｂが設けられる。また、第２電荷蓄積膜１４２ｂ及び第２ブロック絶縁膜１４３ｂの間に、電荷蓄積膜１４５ｂが設けられる。
【0084】
電荷蓄積膜１４４ａ，１４４ｂ，１４５ａ，１４５ｂは、例えば、窒素（Ｎ）を含む電荷蓄積膜である。電荷蓄積膜１４４ａ，１４４ｂ，１４５ａ，１４５ｂは、例えば、窒化シリコン（ＳｉＮ）、窒化ハフニウム（ＨｆＮ）又は窒化ジルコニウム（ＺｒＮ）等の窒化物材料を含む。
【0085】
尚、図３１には、電荷蓄積膜１４４ａ、第１電荷蓄積膜１４２ａ及び電荷蓄積膜１４５ａからなる３層構造の電荷蓄積膜を例示した。しかしながら、例えば、電荷蓄積膜１４４ａ，１４５ａの一方を省略して２層構造の電荷蓄積膜を採用しても良い。第２電荷蓄積膜１４２ｂについても同様である。
【0086】
また、図３１には、第１の実施形態に係る構成において電荷蓄積膜が積層構造を有する例を示した。しかしながら、例えば図３２に示す様に、第２の実施形態に係る構成においても、電荷蓄積膜が上述の様な積層構造を有していても良い。
【0087】
【0088】
第２の変形例に係る第１電荷蓄積膜１４２ａ´及び第２電荷蓄積膜１４２ｂ´は、基本的には第１の実施形態に係る第１電荷蓄積膜１４２ａ及び第２電荷蓄積膜１４２ｂと同様に構成されている。ただし、第２の変形例に係る第１電荷蓄積膜１４２ａ´及び第２電荷蓄積膜１４２ｂ´は、それぞれ、第１領域１４２ａ＿１´，１４２ｂ＿１´及び第２領域１４２ａ＿２´，１４２ｂ＿２´の構成の一部が、第１実施形態と異なる。
【0089】
第１電荷蓄積膜１４２ａ´及び第２電荷蓄積膜１４２ｂ´は、基本的には第１実施形態と同様に構成されている。しかしながら、第１電荷蓄積膜１４２ａ´及び第２電荷蓄積膜１４２ｂ´は、トレンチＡＴ側に突出する構造を備える。
【0090】
尚、図３３には、３層構造の電荷蓄積膜を例示した。しかしながら、例えば、電荷蓄積膜１４４ａ，１４５ａの一方又は双方を省略して良いし、電荷蓄積膜１４４ｂ，１４５ｂの一方又は双方を省略して良い。
【0091】
また、図３３には、第１の実施形態に係る構成において電荷蓄積膜の一部がトレンチＡＴ側に突出する構造を例示した。しかしながら、例えば図３４に示す様に、第２実施形態に係る構成においても、第１電荷蓄積膜２４２ａ´の第１領域２４２ａ＿１´及び第２領域２４２ａ＿２´、並びに、第２電荷蓄積膜２４２ｂ´の第１領域２４２ｂ＿１´及び第２領域２４２ｂ＿２´がホールＡＨ側に突出していても良い。
【0092】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0093】
１１０…基板、１２０…導電層、１３０…半導体部、１３０ａ…第１半導体層、１３０ｂ…第２半導体層、１４０…ゲート絶縁膜、１４１…トンネル絶縁膜、１４２…電荷蓄積膜、１４３…ブロック絶縁膜、１５０…絶縁層、１６０…配線部、１７０…犠牲層。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】