特許7091052IP Force 特許公報全文掲載

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技術分野

撮像素子及び撮像装置

発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかしながら、特許文献２における各画素は撮像画像を取得する従来からの構成を前提としており、画素ブロックをどのように構成するのかは明確化されていない。さらに、特許文献１のように撮像画像を生成する以外の焦点検出を取得可能な画素構成の場合などにおいてどのように画素ブロックを構成し、それぞれを制御するのかも明確ではなく、かえって消費電力を増加させてしまう懸念もある。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明に係る撮像素子は、光電変換を行うための複数の画素を行列状に配置した画素アレイを有する第１の基板と、前記光電変換に基づく第１の信号を処理する複数の信号処理部を行列状に配置した回路アレイと前記信号処理部にて処理された第２の信号を外部へ転送する転送部とを有する第２の基板とを積層した撮像素子であって、前記画素アレイは複数の画素によって形成される複数の画素ブロックを含み、前記信号処理部と対応する・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本発明によれば、データ量の増加によるフレームレートの低下を抑制しつつ、撮像素子の省電力化を実現することを可能とする撮像素子及び撮像装置を提供することができる。

この特許の権利範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 本発明の第１の実施形態による撮像装置の概略構成を示すブロック図である。
【図2】 本発明の第１の実施形態による撮像素子の概略構成を示すブロック図である。
【図3】 本発明の第１の実施形態による撮像装置における撮像素子の画素配列の一例を示す平面図である。
【図4】 撮像光学系の射出瞳から出る光束と単位画素との関係を示す模式図である。
【図5】 撮像素子の２つの副画素から得られる像信号波形の例を示すグラフである。
【図6】 本発明の第１の実施形態による撮像装置における撮像素子の構成の一例を示す概略図である。
【図7】 本発明の第１の実施形態による撮像装置における撮像素子の単位画素の回路構成の一例を示す図である。
【図8】 本発明の第１の実施形態による撮像装置における撮像素子の列共通読み出し回路の構成の一例を示す図である。
【図9】 本発明の第１の実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図10】 本発明の第１の実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図11】 本発明の第２実施形態による撮像装置における撮像素子の列共通読み出し回路の構成の一例を示す図である。
【図12】 本発明の第２実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図13】 本発明の第２実施形態による画素ブロックの例である。
【図14】 本発明の第３実施形態による撮像装置における撮像素子の列共通読み出し回路の構成の一例を示す図である。
【図15】 本発明の第３実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図16】 本発明の第４実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図17】 本発明の第４実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図18】 本発明の第４実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図19】 本発明の第５実施形態による撮像装置における撮像素子の構成の一例を示す概略図である。
【図20】 本発明の第５実施形態による撮像装置における撮像素子の配線の一例を示す概略図である。
【図21】 本発明の第５実施形態による撮像装置における撮像素子の列共通読み出し回路の構成の一例を示す図である。
【図22】 本発明の第６実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図23】 本発明の第７実施形態による画素ブロックの例である。
【図24】 本発明の第７実施形態による撮像装置における撮像素子の構成の一例を示す概略図である。
【図25】 本発明の第７実施形態による補正パラメータの構成図である。
【図26】 本発明の第８実施形態によるＡＤＣ回路の内部構成図である。
【図27】 本発明の第８実施形態によるＡＤＣ回路の動作を示すタイミングチャートである。
【図28】 本発明の第９実施形態による撮像素子の内部構成の説明図である。
【図29】 本発明の第９の実施形態による撮像装置における撮像素子の列共通読み出し回路の構成の一例を示す図である。
【図30】 本発明の第９の実施形態による信号処理部２１より後段の回路ブロックの構成を示す図である。
【図31】 本発明の第９の実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図32】 本発明の第９の実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図33】 本発明の第９の実施形態による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図34】 本発明の第９の実施形態の変形例１による信号処理部２１より後段の回路ブロックの構成を示す図である。
【図35】 本発明の第９の実施形態の変形例１による撮像装置における撮像素子の読み出し動作を示すタイミングチャートである。
【図36】 本発明の第９の実施形態の変形例２による信号処理部２１より後段の回路ブロックの構成を示す図である。

代表図 図1本件の代表的な図

１０ 第１の基板 １１ 画素部 １２ 画素ブロック ２０ 第２の基板 ２１ 信号処理部 １００ 撮像装置 １０６ 撮像素子 ８０３ 信号線 ８０４ ＭＰＸ回路 ８０５ ＡＤＣ回路 ８０６ ＰＳＡＶＥ制御部

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