特許 7091204 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-06-17

(45)【発行日】2022-06-27

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20220620BHJP

   H01L 29/12 20060101ALI20220620BHJP

   H01L 29/739 20060101ALI20220620BHJP

【ＦＩ】

H01L29/78 654Z

H01L29/78 652B

H01L29/78 652F

H01L29/78 652J

H01L29/78 652Q

H01L29/78 652T

H01L29/78 653A

H01L29/78 655E

H01L29/78 655G

【請求項の数】 6

(21)【出願番号】P 2018175440

(22)【出願日】2018-09-19

(65)【公開番号】P2020047790

(43)【公開日】2020-03-26

【審査請求日】2020-09-04

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(72)【発明者】

【氏名】岩鍜治 陽子

(72)【発明者】

【氏名】末代 知子

(72)【発明者】

【氏名】諏訪 剛史

【審査官】上田 智志

(56)【参考文献】

【文献】特開２０１６－１６２８５５（ＪＰ，Ａ）

【文献】特開２０１７－１３９３２８（ＪＰ，Ａ）

【文献】国際公開第２００５／１０９５２１（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６、２７／０４、

２９／１２、２９／７３９、２９／７８

(57)【特許請求の範囲】

【請求項1】

第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
前記半導体層の中に設けられた第１導電形の第１の半導体領域と、
前記半導体層の中に、前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
前記半導体層の中に、前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
前記第３の半導体領域を貫通し前記第２の半導体領域に達する第１のトレンチと、
前記第１のトレンチの中に設けられた第１のゲート電極と、
前記第１のゲート電極と前記半導体層との間に設けられた第１のゲート絶縁膜と、
前記第３の半導体領域を貫通し前記第２の半導体領域に達する第２のトレンチと、
前記第２のトレンチの中に設けられた第２のゲート電極と、
前記第２のゲート電極と前記半導体層との間に設けられた第２のゲート絶縁膜と、
前記半導体層の中に、前記第３の半導体領域と前記第１の面との間に設けられ、前記第１のゲート絶縁膜に接し、前記第２のゲート絶縁膜と離間した第２導電形の第４の半導体領域と、
前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域に電気的に接続された第１の電極と、
前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、
前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、
前記半導体層の前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２のゲート電極パッドと、を備え、
前記第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、前記第２のゲート電圧を第１の電圧から第２の電圧に変化させ、前記第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である半導体装置。

【請求項2】

前記半導体層の中に、前記第２の半導体領域と前記第３の半導体領域との間に設けられ、前記第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第５の半導体領域を、更に備える請求項１記載の半導体装置。

【請求項3】

前記半導体層の中に、前記第２の半導体領域と前記第５の半導体領域との間に設けられた第１導電形の第６の半導体領域を、更に備える請求項２記載の半導体装置。

【請求項4】

前記第２のゲート電極パッドに前記第２の電圧が印加されることにより、前記第２のゲート絶縁膜に接する前記第２の半導体領域に反転層が形成される請求項１ないし請求項３いずれか一項記載の半導体装置。

【請求項5】

前記第２のゲート電極パッドに前記第２の電圧が印加されることにより、前記第２のゲート絶縁膜に接する前記第５の半導体領域に反転層が形成される請求項２記載の半導体装置。

【請求項6】

前記第１のゲート電圧に前記ターンオン電圧が印加されている際の前記第１の電圧の絶対値は、前記ターンオン電圧の絶対値よりも小さい請求項１ないし請求項５いずれか一項記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

電力用の半導体装置の一例として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ形のコレクタ領域、ｎ形のドリフト領域、ｐ形のベース領域が設けられる。そして、ｐ形のベース領域を貫通し、ｎ形のドリフト領域に達するトレンチ内に、ゲート絶縁膜を間に挟んでゲート電極が設けられる。さらに、ｐ形のベース領域表面のトレンチに隣接する領域に、エミッタ電極に接続されるｎ形のエミッタ領域が設けられる。

【0003】

ＩＧＢＴでは、ゲート電極に閾値電圧以上の正電圧が印加されることにより、ｐ形のベース領域にチャネルが形成される。そして、ｎ形のエミッタ領域からｎ形のドリフト領域に電子が注入されると同時に、コレクタ領域からｎ形のドリフト領域にホールが注入される。これにより、コレクタ電極とエミッタ電極間に電子とホールをキャリアとする電流が流れる。

【0004】

ＩＧＢＴのオン抵抗を低減するためには、オン状態のｎ形のドリフト領域のキャリア濃度を大きくすることが有効である。一方、ＩＧＢＴのターンオフ時に、ｎ形のドリフト領域のキャリアの排出が遅くなると、ターンオフ時間が長くなり、スイッチング損失が増大する。オン抵抗の低減と、スイッチング損失の低減の両立を図る方法として、ダブルゲート駆動が提案されている。ダブルゲート駆動は、ゲートの駆動系統を２系統にし、２つのゲートの駆動タイミングを変えることで、ＩＧＢＴのスイッチング時間を短縮し、スイッチング損失を低減させる技術である。したがって、オン抵抗の低減と、スイッチング損失の低減の両立を図ることが可能となる。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１３－２５１２９６号公報

【文献】特開２０１３－９８４１５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明が解決しようとする課題は、スイッチング損失の低減を可能とする半導体装置を提供することにある。

【課題を解決するための手段】

【0007】

実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層と、前記半導体層の中に設けられた第１導電形の第１の半導体領域と、前記半導体層の中に、前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、前記半導体層の中に、前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、前記第３の半導体領域を貫通し前記第２の半導体領域に達する第１のトレンチと、前記第１のトレンチの中に設けられた第１のゲート電極と、前記第１のゲート電極と前記半導体層との間に設けられた第１のゲート絶縁膜と、前記第３の半導体領域を貫通し前記第２の半導体領域に達する第２のトレンチと、前記第２のトレンチの中に設けられた第２のゲート電極と、前記第２のゲート電極と前記半導体層との間に設けられた第２のゲート絶縁膜と、前記半導体層の中に、前記第３の半導体領域と前記第１の面との間に設けられ、前記第１のゲート絶縁膜に接し、前記第２のゲート絶縁膜と離間した第２導電形の第４の半導体領域と、前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域に電気的に接続された第１の電極と、前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、前記半導体層の前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２のゲート電極パッドと、を備え、前記第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、前記第２のゲート電圧を第１の電圧から第２の電圧に変化させ、前記第２の電圧は、前記第１導電形がｐ形の場合には負電圧であり、前記第１導電形がｎ形の場合には正電圧である。

【図面の簡単な説明】

【0008】

【図1】第１の実施形態の半導体装置の模式図。

【図2】第１の実施形態の半導体装置の一部の模式断面図。

【図3】第１の実施形態の半導体装置の一部の模式上面図。

【図4】第１の実施形態の半導体装置の駆動方法の説明図。

【図5】第２の実施形態の半導体装置の一部の模式断面図。

【図6】第２の実施形態の半導体装置の駆動方法の説明図。

【図7】第２の実施形態の半導体装置のシミュレーション結果を示す図。

【図8】第３の実施形態の半導体装置の一部の模式断面図。

【図9】第４の実施形態の半導体装置の一部の模式断面図。

【図10】第４の実施形態の半導体装置の一部の模式上面図。

【図11】第５の実施形態の半導体装置の一部の模式断面図。

【図12】第５の実施形態の半導体装置の一部の模式上面図。

【発明を実施するための形態】

【0009】

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。

【0010】

本明細書中、ｎ^＋形、ｎ形、ｎ^－形との表記がある場合、ｎ^＋形、ｎ形、ｎ^－形の順でｎ形の不純物濃度が低くなっていることを意味する。また、ｐ^＋形、ｐ形、ｐ^－形の表記がある場合、ｐ^＋形、ｐ形、ｐ^－形の順で、ｐ形の不純物濃度が低くなっていることを意味する。

【0011】

本明細書中、「深さ」とは第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さと定義する。

【0012】

（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の中に設けられた第１導電形の第１の半導体領域と、半導体層の中に、第１の半導体領域と第１の面との間に設けられた第２導電形の第２の半導体領域と、半導体層の中に、第２の半導体領域と第１の面との間に設けられた第１導電形の第３の半導体領域と、第３の半導体領域を貫通し第２の半導体領域に達する第１のトレンチと、第１のトレンチの中に設けられた第１のゲート電極と、第１のゲート電極と半導体層との間に設けられた第１のゲート絶縁膜と、第３の半導体領域を貫通し第２の半導体領域に達する第２のトレンチと、第２のトレンチの中に設けられた第２のゲート電極と、第２のゲート電極と半導体層との間に設けられた第２のゲート絶縁膜と、半導体層の中に、第３の半導体領域と第１の面との間に設けられ、第１のゲート絶縁膜に接し、第２のゲート絶縁膜と離間した第２導電形の第４の半導体領域と、半導体層の第１の面の側に設けられ、第４の半導体領域に電気的に接続された第１の電極と、半導体層の第２の面の側に設けられ第１の半導体領域に電気的に接続された第２の電極と、半導体層の第１の面の側に設けられ、第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、半導体層の第１の面の側に設けられ、第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２のゲート電極パッドと、を備え、第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、第２のゲート電圧を第１の電圧から第２の電圧に変化させ、第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である。

【0013】

図１は、第１の実施形態の半導体装置の模式図である。図１は、第１のトレンチ、第２のトレンチ、第１のゲート電極、第２のゲート電極、第１のゲート電極パッド、及び、第２のゲート電極パッドの配置と接続関係を示す。図２は、第１の実施形態の半導体装置の一部の模式断面図である。図３は、第１の実施形態の半導体装置の一部の模式上面図である。図３は、第１の面Ｐ１における上面図である。図２は、図３のＡＡ’断面である。

【0014】

第１の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ１００である。第１の実施形態の半導体装置は、ダブルゲート駆動が可能なＩＧＢＴ１００である。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。

【0015】

第１の実施形態のＩＧＢＴ１００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、絶縁層６０、第１のゲート電極パッド１０１、第２のゲート電極パッド１０２を備える。

【0016】

半導体層１０の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、コレクタ領域２８（第１の半導体領域）、バッファ領域３０、ドリフト領域３２（第２の半導体領域）、ベース領域３４（第３の半導体領域）、エミッタ領域３６（第４の半導体領域）、コンタクト領域３８、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、第１のゲート電極５１、第２のゲート電極５２が設けられる。

【0017】

半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。

【0018】

エミッタ電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。エミッタ電極１２は、例えば、金属である。

【0019】

エミッタ電極１２は、エミッタ領域３６及びコンタクト領域３８に電気的に接続される。エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。

【0020】

コレクタ電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。コレクタ電極１４は、例えば、金属である。

【0021】

コレクタ電極１４は、ｐ形のコレクタ領域２８に電気的に接続される。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。

【0022】

コレクタ領域２８は、ｐ形の半導体領域である。コレクタ領域２８は、コレクタ電極１４に電気的に接続される。コレクタ領域２８は、コレクタ電極１４に接する。

【0023】

コレクタ領域２８は、ＩＧＢＴ１００のオン状態の際にホールの供給源となる。

【0024】

バッファ領域３０は、ｎ形の半導体領域である。バッファ領域３０は、コレクタ領域２８と第１の面Ｐ１との間に設けられる。バッファ領域３０は、ＩＧＢＴ１００のオフ状態の際に、空乏層の伸びを抑制する機能を有する。バッファ領域３０を設けない構成とすることも可能である。

【0025】

ドリフト領域３２は、ｎ^－形の半導体領域である。ドリフト領域３２は、コレクタ領域２８と第１の面Ｐ１との間に設けられる。ドリフト領域３２は、バッファ領域３０と第１の面Ｐ１との間に設けられる。ドリフト領域３２のｎ形不純物濃度は、バッファ領域３０のｎ形不純物濃度より低い。

【0026】

ドリフト領域３２は、ＩＧＢＴ１００のオン状態の際にオン電流の経路となる。ドリフト領域３２は、ＩＧＢＴ１００のオフ状態の際に空乏化し、ＩＧＢＴ１００の耐圧を維持する機能を有する。

【0027】

ベース領域３４は、ｐ形の半導体領域である。ベース領域３４は、ドリフト領域３２と第１の面Ｐ１との間に設けられる。ベース領域３４の第１の面Ｐ１から第２の面Ｐ２に向かう方向の深さは、例えば、６μｍ以下である。ベース領域３４は、ＩＧＢＴ１００のオン状態の際に反転層が形成され、トランジスタのチャネル領域として機能する。

【0028】

エミッタ領域３６は、ｎ^＋形の半導体領域である。エミッタ領域３６は、ベース領域３４と第１の面Ｐ１との間に設けられる。エミッタ領域３６は、第１の面Ｐ１において、第１の方向に延伸する。

【0029】

エミッタ領域３６は、第１のゲート絶縁膜４１に接する。エミッタ領域３６は、第２のゲート絶縁膜４２と離間する。エミッタ領域３６は、第２のゲート絶縁膜４２と接していない。エミッタ領域３６のｎ形不純物濃度は、ドリフト領域３２のｎ形不純物濃度より高い。

【0030】

エミッタ領域３６は、エミッタ電極１２に電気的に接続される。エミッタ領域３６は、エミッタ電極１２に接する。エミッタ領域３６は、第１のゲート電極５１を有するトランジスタのオン状態の際に電子の供給源となる。

【0031】

コンタクト領域３８は、ｐ^＋形の半導体領域である。コンタクト領域３８は、ベース領域３４と第１の面Ｐ１との間に設けられる。コンタクト領域３８は、第１の面Ｐ１において、第１の方向に延伸する。コンタクト領域３８は、エミッタ電極１２に電気的に接続される。

【0032】

第１のゲートトレンチ２１は、図３に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。第１のゲートトレンチ２１は、ストライプ形状を有する。複数の第１のゲートトレンチ２１は、第１の方向に直交する第２の方向に繰り返し配置される。

【0033】

第１のゲートトレンチ２１は、ベース領域３４を貫通し、ドリフト領域３２に達する。第１のゲートトレンチ２１の深さは、例えば、４μｍ以上６μｍ以下である。

【0034】

第１のゲート電極５１は、第１のゲートトレンチ２１の中に設けられる。第１のゲート電極５１は、例えば、半導体又は金属である。第１のゲート電極５１は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第１のゲート電極５１は、第１のゲート電極パッド１０１に電気的に接続される。

【0035】

第１のゲート絶縁膜４１は、第１のゲート電極５１と半導体層１０との間に設けられる。第１のゲート絶縁膜４１は、第１のゲート電極５１とドリフト領域３２との間、第１のゲート電極５１とベース領域３４との間、及び、第１のゲート電極５１とエミッタ領域３６との間に設けられる。第１のゲート絶縁膜４１は、ドリフト領域３２、ベース領域３４、及び、エミッタ領域３６に接する。第１のゲート絶縁膜４１は、例えば、酸化シリコンである。

【0036】

第２のゲートトレンチ２２は、図３に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。第２のゲートトレンチ２２は、ストライプ形状を有する。第２のゲートトレンチ２２は、第１の方向に直交する第２の方向に繰り返し配置される。

【0037】

第２のゲートトレンチ２２は、ベース領域３４を貫通し、ドリフト領域３２に達する。第２のゲートトレンチ２２の深さは、例えば、４μｍ以上６μｍ以下である。

【0038】

第２のゲートトレンチ２２は、例えば、第１のゲートトレンチ２１と同一の形状を有する。

【0039】

第２のゲート電極５２は、第２のゲートトレンチ２２の中に設けられる。第２のゲート電極５２は、例えば、半導体又は金属である。第２のゲート電極５２は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。第２のゲート電極５２は、第２のゲート電極パッド１０２に電気的に接続される。

【0040】

第２のゲート絶縁膜４２は、第２のゲート電極５２と半導体層１０との間に設けられる。第２のゲート絶縁膜４２は、第２のゲート電極５２とドリフト領域３２との間、第２のゲート電極５２とベース領域３４との間、及び、第２のゲート電極５２とコンタクト領域３８との間に設けられる。第２のゲート絶縁膜４２は、ドリフト領域３２、及び、ベース領域３４に接する。第２のゲート絶縁膜４２は、エミッタ領域３６に接しない。第２のゲート絶縁膜４２は、例えば、酸化シリコンである。

【0041】

絶縁層６０は、第１のゲート電極５１とエミッタ電極１２との間、及び、第２のゲート電極５２とエミッタ電極１２との間に設けられる。絶縁層６０は、第１のゲート電極５１とエミッタ電極１２との間、及び、第２のゲート電極５２とエミッタ電極１２との間を電気的に分離する。絶縁層６０は、例えば、酸化シリコンである。

【0042】

第１のゲート電極パッド１０１は、半導体層１０の第１の面Ｐ１の側に設けられる。第１のゲート電極パッド１０１は、第１のゲート電極５１に電気的に接続される。第１のゲート電極パッド１０１と第１のゲート電極５１は、例えば、図示しない金属配線で接続される。第１のゲート電極パッド１０１には、第１のゲート電圧（Ｖｇ１）が印加される。

【0043】

第２のゲート電極パッド１０２は、第２のゲート電極５２に電気的に接続される。第２のゲート電極パッド１０２と第２のゲート電極５２は、例えば、図示しない金属配線で接続される。第２のゲート電極パッド１０２には、第２のゲート電圧（Ｖｇ２）が印加される。

【0044】

次に、ＩＧＢＴ１００の駆動方法について説明する。

【0045】

図４は、第１の実施形態の半導体装置の駆動方法の説明図である。図４は、第１のゲート電極パッド１０１に印加される第１のゲート電圧（Ｖｇ１）と、第２のゲート電極パッド１０２に印加される第２のゲート電圧（Ｖｇ２）のタイミングチャートである。

【0046】

以下、第１のゲート電極５１を有するトランジスタと、第２のゲート電極５２を有する構造は、明確に分離された構造ではないが、動作説明の便宜上、第１のゲート電極５１を有するトランジスタという記載をするものとする。

【0047】

ＩＧＢＴ１００のオフ状態では、例えば、エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。

【0048】

ＩＧＢＴ１００のオフ状態では、第１のゲート電極パッド１０１には、ターンオフ電圧（Ｖｏｆｆ）が印加されている。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。したがって、第１のゲート電極５１にもターンオフ電圧（Ｖｏｆｆ）が印加されている。

【0049】

ターンオフ電圧（Ｖｏｆｆ）は、第１のゲート電極５１を有するトランジスタがオン状態とならない閾値電圧未満の電圧であり、例えば、０Ｖ又は負電圧である。

【0050】

オフ状態では、第１のゲート電極５１と対向し、第１のゲート絶縁膜４１に接するベース領域３４には、ｎ形反転層は形成されない。

【0051】

ＩＧＢＴ１００のオフ状態では、第２のゲート電極パッド１０２には、第１の電圧（Ｖ１）が印加されている。第１の電圧（Ｖ１）は、第２のゲート電極５２と対向し、第２のゲート絶縁膜４２に接するドリフト領域３２にｐ形反転層が形成されない電圧である。第１の電圧（Ｖ１）は、例えば、０Ｖ又は正電圧である。

【0052】

ＩＧＢＴ１００をオン状態にする際（図４の時刻ｔ１）に、第１のゲート電極パッド１０１にターンオン電圧（Ｖｏｎ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオン電圧となる。第１のゲート電極５１にもターンオン電圧（Ｖｏｎ）が印加される。

【0053】

ターンオン電圧（Ｖｏｎ）とは、第１のゲート電極５１を有するトランジスタの閾値電圧を超える正電圧である。ターンオン電圧（Ｖｏｎ）は、例えば、１５Ｖである。第１のゲート電極５１へのターンオン電圧（Ｖｏｎ）の印加により、第１のゲート電極５１を有するトランジスタがオン状態になる。

【0054】

第２のゲート電極パッド１０２には、引き続き、第１の電圧（Ｖ１）が印加される。すなわち、第２のゲート電圧（Ｖｇ２）は、引き続き、第１の電圧（Ｖ１）となる。

【0055】

ＩＧＢＴ１００をオフ状態にする際（図４の時刻ｔ３）に、第１のゲート電極パッド１０１にターンオフ電圧（Ｖｏｆｆ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。

【0056】

第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前、すなわち時刻ｔ３の前に、第２のゲート電圧（Ｖｇ２）を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる。第２のゲート電極パッド１０２に印加する電圧を時刻ｔ２に、第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる。

【0057】

第２の電圧（Ｖ２）は負電圧である。第２の電圧（Ｖ２）は、例えば、－１５Ｖ以上０Ｖ未満である。第２のゲート電極パッド１０２に第２の電圧（Ｖ２）が印加されることにより、第２のゲート絶縁膜４２に接するドリフト領域３２にｐ形反転層が形成される。

【0058】

時刻ｔ２と時刻ｔ３との間は、例えば、０．１マイクロ秒以上１０マイクロ秒以下である。時刻ｔ２と時刻ｔ３との間は、例えば、１マイクロ秒である。

【0059】

次に、第１の実施形態の半導体装置の作用及び効果について説明する。

【0060】

ＩＧＢＴのオン抵抗を低減するためには、オン状態のドリフト領域のキャリア濃度を大きくすることが有効である。一方、ＩＧＢＴのターンオフ時に、ドリフト領域からのキャリアの排出が遅くなると、ターンオフ時間が長くなり、スイッチング損失が増大する。したがって、オン抵抗の低減と、スイッチング損失の低減の両立を図ることが望まれる。

【0061】

第１の実施形態のＩＧＢＴ１００は、第１のゲートトレンチ２１内の第１のゲート電極５１と、第２のゲートトレンチ２２内の第２のゲート電極５２とを備える。第１のゲート電極５１に印加される第１のゲート電圧（Ｖｇ１）と、第２のゲート電極５２に印加される第２のゲート電圧（Ｖｇ２）は独立に制御される。

【0062】

ＩＧＢＴ１００は、第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前に、第２のゲート電圧（Ｖｇ２）を負電圧にする。第２のゲート電圧（Ｖｇ２）を負電圧にすることにより、第２のゲート電極５２と対向し、第２のゲート絶縁膜４２に接するドリフト領域３２にｐ形反転層が形成される。

【0063】

ドリフト領域３２のホールが、このｐ形反転層を通ってエミッタ電極１２へ排出される。したがって、ドリフト領域３２の第１の面Ｐ１側のキャリア蓄積量が少なくなる。

【0064】

第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる際（図４の時刻ｔ３）には、既に、ドリフト領域３２の第１の面Ｐ１側のキャリア蓄積量が少なくなっているため、ターンオフ時間が短くなる。よって、ＩＧＢＴ１００のスイッチング損失を低減することが可能となる。

【0065】

以上、第１の実施形態のＩＧＢＴによれば、スイッチング損失の低減が可能となる。

【0066】

（第２の実施形態）
第２の実施形態の半導体装置は、半導体層の中に、第２の半導体領域と第３の半導体領域との間に設けられ、第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第５の半導体領域を、更に備える点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。

【0067】

図５は、第２の実施形態の半導体装置の一部の模式断面図である。

【0068】

第２の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ２００である。第２の実施形態の半導体装置は、ダブルゲート駆動が可能なＩＧＢＴ２００である。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。

【0069】

第２の実施形態のＩＧＢＴ２００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、絶縁層６０、第１のゲート電極パッド１０１、第２のゲート電極パッド１０２を備える。

【0070】

半導体層１０の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、コレクタ領域２８（第１の半導体領域）、バッファ領域３０、ドリフト領域３２（第２の半導体領域）、ベース領域３４（第３の半導体領域）、エミッタ領域３６（第４の半導体領域）、コンタクト領域３８、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、第１のゲート電極５１、第２のゲート電極５２、バリア領域７０（第５の半導体領域）が設けられる。

【0071】

バリア領域７０は、ｎ形の半導体領域である。バリア領域７０は、ドリフト領域３２とベース領域３４との間に設けられる。バリア領域７０のｎ形不純物濃度は、ドリフト領域３２のｎ形不純物濃度より高い。バリア領域７０のｎ形不純物の最大濃度は、ドリフト領域３２のｎ形不純物濃度の１００倍以上であることが好ましい。

【0072】

ドリフト領域３２よりもｎ形不純物濃度の高いバリア領域７０を、第１の面Ｐ１側に設けることにより、ＩＧＢＴ２００がオン状態の際に、ドリフト領域３２の中のホールがエミッタ電極１２への排出が制限される。したがって、ドリフト領域の第１の面Ｐ１側のキャリア濃度が高くなる。よって、ＩＧＢＴ２００のオン抵抗が低減する。

【0073】

次に、ＩＧＢＴ２００の駆動方法について説明する。

【0074】

図６は、第２の実施形態の半導体装置の駆動方法の説明図である。図６は、第１のゲート電極パッド１０１に印加される第１のゲート電圧（Ｖｇ１）と、第２のゲート電極パッド１０２に印加される第２のゲート電圧（Ｖｇ２）のタイミングチャートである。

【0075】

以下、第１のゲート電極５１を有するトランジスタと、第２のゲート電極５２を有する構造は、明確に分離された構造ではないが、動作説明の便宜上、第１のゲート電極５１を有するトランジスタという記載をするものとする。

【0076】

ＩＧＢＴ２００のオフ状態では、例えば、エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。

【0077】

ＩＧＢＴ２００のオフ状態では、第１のゲート電極パッド１０１には、ターンオフ電圧（Ｖｏｆｆ）が印加されている。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。したがって、第１のゲート電極５１にもターンオフ電圧（Ｖｏｆｆ）が印加されている。

【0078】

ターンオフ電圧（Ｖｏｆｆ）は、第１のゲート電極５１を有するトランジスタがオン状態とならない閾値電圧未満の電圧であり、例えば、０Ｖ又は負電圧である。

【0079】

オフ状態では、第１のゲート電極５１と対向し、第１のゲート絶縁膜４１に接するベース領域３４には、ｎ形反転層は形成されない。

【0080】

ＩＧＢＴ２００のオフ状態では、第２のゲート電極パッド１０２には、初期電圧（Ｖ０）が印加されている。初期電圧（Ｖ０）は、例えば、第２のゲート電極５２と対向し、第２のゲート絶縁膜４２に接するドリフト領域３２にｐ形反転層が形成されない電圧である。初期電圧（Ｖ０）は、例えば、０Ｖ又は正電圧である。

【0081】

ＩＧＢＴ２００をオン状態にする際（図６の時刻ｔ１）に、第１のゲート電極パッド１０１にターンオン電圧（Ｖｏｎ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオン電圧（Ｖｏｎ）となる。第１のゲート電極５１にもターンオン電圧（Ｖｏｎ）が印加される。

【0082】

ターンオン電圧（Ｖｏｎ）とは、第１のゲート電極５１を有するトランジスタの閾値電圧を超える正電圧である。ターンオン電圧（Ｖｏｎ）は、例えば、１５Ｖである。第１のゲート電極５１へのターンオン電圧（Ｖｏｎ）の印加により、第１のゲート電極５１を有するトランジスタがオン状態になる。

【0083】

ＩＧＢＴ２００をオン状態にする際（図６の時刻ｔ１）に、第２のゲート電極パッド１０２には、第１の電圧（Ｖ１）が印加される。第２のゲート電圧（Ｖｇ２）は、第１の電圧（Ｖ１）となる。

【0084】

第１の電圧（Ｖ１）は、例えば、初期電圧（Ｖ０）よりも高い正電圧である。第１の電圧（Ｖ１）は、例えば、ターンオン電圧（Ｖｏｎ）に等しい。第２のゲート電極パッド１０２に第１の電圧（Ｖ１）が印加されることにより、第２のゲート絶縁膜４２に接するバリア領域７０にｎ形蓄積層が形成される。

【0085】

ＩＧＢＴ２００をオフ状態にする際（図６の時刻ｔ３）に、第１のゲート電極パッド１０１にターンオフ電圧（Ｖｏｆｆ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。

【0086】

第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前、すなわち時刻ｔ３の前に、第２のゲート電圧（Ｖｇ２）を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる。第２のゲート電極パッド１０２に印加する電圧を時刻ｔ２に、第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる。

【0087】

第２の電圧（Ｖ２）は負電圧である。第２の電圧（Ｖ２）は、例えば、－１５Ｖ以上０Ｖ未満である。第２のゲート電極パッド１０２に第２の電圧（Ｖ２）が印加されることにより、第２のゲート絶縁膜４２に接するドリフト領域３２及び第２のゲート絶縁膜４２に接するバリア領域７０にｐ形反転層が形成される。

【0088】

時刻ｔ２と時刻ｔ３との間は、例えば、０．１マイクロ秒以上３マイクロ秒以下である。時刻ｔ２と時刻ｔ３との間は、例えば、１マイクロ秒である。

【0089】

次に、第２の実施形態の半導体装置の作用及び効果について説明する。

【0090】

第２の実施形態のＩＧＢＴ２００は、第１のゲートトレンチ２１内の第１のゲート電極５１と、第２のゲートトレンチ２２内の第２のゲート電極５２とを備える。第１のゲート電極５１に印加される第１のゲート電圧（Ｖｇ１）と、第２のゲート電極５２に印加される第２のゲート電圧（Ｖｇ２）は独立に制御される。

【0091】

ＩＧＢＴ２００は、第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前に、第２のゲート電圧（Ｖｇ２）を負電圧にする。第２のゲート電圧（Ｖｇ２）を負電圧にすることにより、第２のゲート電極５２と対向し、第２のゲート絶縁膜４２に接するドリフト領域３２及び第２のゲート絶縁膜４２に接するバリア領域７０にｐ形反転層が形成される。

【0092】

第２のゲート電圧（Ｖｇ２）を負電圧にすることで、ドリフト領域３２よりもｎ形不純物濃度の高いバリア領域７０にもｐ形反転層を形成することが可能となる。

【0093】

ドリフト領域３２のホールが、このｐ形反転層を通ってエミッタ電極１２へ排出される。したがって、ドリフト領域３２の第１の面Ｐ１側のキャリア蓄積量が少なくなる。

【0094】

第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる際（図６の時刻ｔ３）には、既に、ドリフト領域３２の第１の面Ｐ１側のキャリア蓄積量が少なくなっているため、ターンオフ時間が短くなる。よって、ＩＧＢＴ２００のスイッチング損失を低減することが可能となる。

【0095】

上述のように、バリア領域７０を設けることで、オン状態の際に、ドリフト領域３２の中のホールがエミッタ電極１２への排出が制限され、オン抵抗が低減する。更に、ＩＧＢＴ２００では、第２のゲート電極パッド１０２に第１の電圧（Ｖ１）が印加されることにより、オン状態の際に、第２のゲート絶縁膜４２に接するバリア領域７０にｎ形蓄積層が形成される。ｎ形蓄積層が形成されることで、更に、バリア領域７０を通ってエミッタ電極１２へホールが排出されることが制限される。したがって、更にオン抵抗が低減する。

【0096】

一般に、バリア領域を設けることで、ＩＧＢＴのオン抵抗が低減する。しかし、ドリフト領域のキャリア濃度が大きくなるため、ドリフト領域からのホールの排出が遅くなり、ターンオフ時間が長くなる。第２の実施形態のＩＧＢＴ２００では、ターンオフ時にバリア領域７０にもｐ形反転層を形成することで、ドリフト領域３２からのホールの排出が促進され、ターンオフ時間を短くすることが可能となる。

【0097】

なお、第２の実施形態のＩＧＢＴ２００においても、第１の電圧（Ｖ１）を、例えば、０Ｖとすることも可能である。

【0098】

図７は、第２の実施形態の半導体装置のシミュレーション結果を示す図である。図７は、ＩＧＢＴ２００のターンオフ時のスイッチング損失のシミュレーション結果を示す。

【0099】

図７の横軸は、第２のゲート電圧（Ｖｇ２）を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させた時刻（図６中の時刻ｔ２）から、第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる時刻（図６中の時刻ｔ３）までの時間（ｔ３－ｔ２）である。図７の横軸は、ターンオフ時のスイッチング損失である。

【0100】

なお、点線がバリア領域７０のｎ型不純物の最大濃度がドリフト領域３２のｎ型不純物濃度の５００倍の場合、実線が１５００倍の場合である。

【0101】

ｔ３－ｔ２＝０秒、つまり、第２のゲート電圧（Ｖｇ２）を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させると同時に、第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させた場合のスイッチング損失に対し、ｔ３－ｔ２＝４マイクロ秒以上のスイッチング損失は、約２０％低減することが分かる。

【0102】

また、ｔ３－ｔ２＝０秒の時には、バリア領域７０のｎ型不純物濃度が濃い場合に、スイッチング損失が大きくなるが、ｔ３－ｔ２＝４マイクロ秒以上では、ｎ型不純物濃度によるスイッチング損失の差は見られない。

【0103】

以上より、第２の実施形態のＩＧＢＴによれば、バリア領域７０を設けた場合でも、ターンオフ時のスイッチング損失が低減できることが分かる。

【0104】

一般に、バリア領域のｎ型不純物濃度が高くなると、ターンオフ時にＩＧＢＴの破壊が生ずるおそれがある。第２の実施形態のＩＧＢＴ２００によれば、ダブルゲート駆動を行うことによって、ドリフト領域３２のキャリア濃度をあらかじめ低減させておくことで、ターンオフ時の破壊が抑制される。

【0105】

以上、第２の実施形態のＩＧＢＴによれば、第１の実施形態のＩＧＢＴと同様、スイッチング損失の低減が可能となる。更に、バリア領域７０を設けることで、オン抵抗の低減が可能となる。

【0106】

（第３の実施形態）
第３の実施形態の半導体装置は、半導体層の中に、第２の半導体領域と第５の半導体領域との間に設けられた第１導電形の第６の半導体領域を、更に備える点で、第２の実施形態の半導体装置と異なっている。以下、第１の実施形態及び第２の実施形態と重複する内容については、一部記述を省略する。

【0107】

図８は、第３の実施形態の半導体装置の一部の模式断面図である。

【0108】

第３の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ３００である。第３の実施形態の半導体装置は、ダブルゲート駆動が可能なＩＧＢＴ３００である。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。

【0109】

第３の実施形態のＩＧＢＴ３００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、絶縁層６０、第１のゲート電極パッド１０１、第２のゲート電極パッド１０２を備える。

【0110】

半導体層１０の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、コレクタ領域２８（第１の半導体領域）、バッファ領域３０、ドリフト領域３２（第２の半導体領域）、ベース領域３４（第３の半導体領域）、エミッタ領域３６（第４の半導体領域）、コンタクト領域３８、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、第１のゲート電極５１、第２のゲート電極５２、バリア領域７０（第５の半導体領域）、ｐ形領域８０（第６の半導体領域）が設けられる。

【0111】

バリア領域７０は、ｎ形の半導体領域である。バリア領域７０は、ドリフト領域３２とベース領域３４との間に設けられる。バリア領域７０のｎ形不純物濃度は、ドリフト領域３２のｎ形不純物濃度より高い。

【0112】

ｐ形領域８０は、ｐ形の半導体領域である。ｐ形領域８０は、ドリフト領域３２とバリア領域７０との間に設けられる。ｐ形領域８０を設けることにより、ＩＧＢＴ３００のターンオフ時の破壊が抑制され、信頼性が向上する。なお、ＩＧＢＴ３００のターンオフ時の破壊は、ダブルゲート駆動を行うことによって、ドリフト領域３２のキャリア濃度を低減させておくことによっても抑制されている。

【0113】

以上、第３の実施形態のＩＧＢＴによれば、第２の実施形態のＩＧＢＴと同様、スイッチング損失の低減及びオン抵抗の低減が可能となる。更に、ターンオフ時の破壊が抑制され、信頼性が向上する。

【0114】

（第４の実施形態）
第４の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の中に設けられた第１導電形の第１の半導体領域と、半導体層の中に、第１の半導体領域と第１の面との間に設けられた第２導電形の第２の半導体領域と、半導体層の中に、第２の半導体領域と第１の面との間に設けられた第１導電形の第３の半導体領域と、第３の半導体領域を貫通し第２の半導体領域に達する第１のトレンチと、第１のトレンチの中に設けられた第１のゲート電極と、第１のゲート電極と半導体層との間に設けられた第１のゲート絶縁膜と、第３の半導体領域を貫通し第２の半導体領域に達する第２のトレンチと、第２のトレンチの中に設けられた第２のゲート電極と、第２のゲート電極と半導体層との間に設けられた第２のゲート絶縁膜と、半導体層の中に、第３の半導体領域と第１の面との間に設けられ、第１のゲート絶縁膜及び第２のゲート絶縁膜に接した第２導電形の第４の半導体領域と、半導体層の中に、第２の半導体領域と第３の半導体領域との間に設けられ、第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第５の半導体領域と、半導体層の第１の面の側に設けられ、第４の半導体領域に電気的に接続された第１の電極と、半導体層の第２の面の側に設けられ第１の半導体領域に電気的に接続された第２の電極と、半導体層の第１の面の側に設けられ、第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、半導体層の第１の面の側に設けられ、第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２のゲート電極パッドと、を備え、第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、第２のゲート電圧を第１の電圧から第２の電圧に変化させ、第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である。

【0115】

第４の実施形態の半導体装置は、第２導電形の第４の半導体領域が第２のゲート絶縁膜にも接する点で、第２の実施形態の半導体装置と異なっている。以下、第１の実施形態及び第２の実施形態と重複する内容については、一部記述を省略する。

【0116】

図９は、第４の実施形態の半導体装置の一部の模式断面図である。図１０は、第４の実施形態の半導体装置の一部の模式上面図である。図１０は、第１の面Ｐ１における上面図である。図９は、図１０のＢＢ’断面である。

【0117】

第４の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ４００である。第４の実施形態の半導体装置は、ダブルゲート駆動が可能なＩＧＢＴ４００である。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。

【0118】

第４の実施形態のＩＧＢＴ４００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、絶縁層６０、第１のゲート電極パッド１０１、第２のゲート電極パッド１０２を備える。

【0119】

半導体層１０の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、コレクタ領域２８（第１の半導体領域）、バッファ領域３０、ドリフト領域３２（第２の半導体領域）、ベース領域３４（第３の半導体領域）、エミッタ領域３６（第４の半導体領域）、コンタクト領域３８、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、第１のゲート電極５１、第２のゲート電極５２、バリア領域７０（第５の半導体領域）が設けられる。

【0120】

エミッタ領域３６は、ｎ^＋形の半導体領域である。エミッタ領域３６は、ベース領域３４と第１の面Ｐ１との間に設けられる。エミッタ領域３６は、第１の面Ｐ１において、第１の方向に延伸する。エミッタ領域３６は、第１のゲート絶縁膜４１及び第２のゲート絶縁膜４２に接する。エミッタ領域３６のｎ形不純物濃度は、ドリフト領域３２のｎ形不純物濃度より高い。

【0121】

第４の実施形態のＩＧＢＴ４００の駆動方法は、例えば、第１の実施形態のＩＧＢＴ１００の駆動方法と同様である。

【0122】

すなわち、第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前、すなわち時刻ｔ３の前に、第２のゲート電圧（Ｖｇ２）を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる。第２のゲート電極パッド１０２に印加する電圧を時刻ｔ２に、第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる。

【0123】

第２の電圧（Ｖ２）は負電圧である。第２の電圧（Ｖ２）は、例えば、－１５Ｖ以上０Ｖ未満である。

【0124】

第１の電圧（Ｖ１）は、例えば、ターンオン電圧（Ｖｏｎ）未満の電圧である。第１の電圧（Ｖ１）は、例えば、第２のゲート電極５２を有するトランジスタの閾値電圧未満の電圧である。

【0125】

なお、第１の電圧（Ｖ１）を、例えば、ターンオン電圧（Ｖｏｎ）と等しくすることも可能である。この場合、エミッタ領域３６が第２のゲート絶縁膜４２に接するため、第１のゲート電極５１を有するトランジスタに加え、第２のゲート電極５２を有するトランジスタもオン状態となる。

【0126】

以上、第４の実施形態のＩＧＢＴによれば、第２の実施形態のＩＧＢＴと同様、スイッチング損失の低減及びオン抵抗の低減が可能となる。

【0127】

（第５の実施形態）
第５の実施形態の半導体装置は、第４の半導体領域のパターンが異なる点で、第４の実施形態の半導体装置と異なっている。以下、第４の実施形態と重複する内容については、一部記述を省略する。

【0128】

図１１は、第５の実施形態の半導体装置の一部の模式断面図である。図１２は、第５の実施形態の半導体装置の一部の模式上面図である。図１２は、第１の面Ｐ１における上面図である。図１１は、図１２のＣＣ’断面である。

【0129】

第５の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ５００である。第５の実施形態の半導体装置は、ダブルゲート駆動が可能なＩＧＢＴ５００である。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。

【0130】

第５の実施形態のＩＧＢＴ５００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、絶縁層６０、第１のゲート電極パッド１０１、第２のゲート電極パッド１０２を備える。

【0131】

半導体層１０の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、コレクタ領域２８（第１の半導体領域）、バッファ領域３０、ドリフト領域３２（第２の半導体領域）、ベース領域３４（第３の半導体領域）、エミッタ領域３６（第４の半導体領域）、コンタクト領域３８、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、第１のゲート電極５１、第２のゲート電極５２、バリア領域７０（第５の半導体領域）が設けられる。

【0132】

エミッタ領域３６は、ｎ^＋形の半導体領域である。エミッタ領域３６は、ベース領域３４と第１の面Ｐ１との間に設けられる。エミッタ領域３６は、第１の面Ｐ１において、第２の方向に延伸する。エミッタ領域３６は、第１の面Ｐ１において、第１の方向にコンタクト領域３８と交互に配置される。

【0133】

エミッタ領域３６は、第１のゲート絶縁膜４１及び第２のゲート絶縁膜４２に接する。エミッタ領域３６のｎ形不純物濃度は、ドリフト領域３２のｎ形不純物濃度より高い。

【0134】

第５の実施形態のＩＧＢＴ５００の駆動方法は、例えば、第４の実施形態のＩＧＢＴ４００の駆動方法と同様である。

【0135】

以上、第５の実施形態のＩＧＢＴによれば、第４の実施形態のＩＧＢＴと同様、スイッチング損失の低減及びオン抵抗の低減が可能となる。

【0136】

第１ないし第５の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素など、その他の単結晶半導体であっても構わない。

【0137】

第１ないし第５の実施形態においては、トレンチが平行に配置されているストライプ形状の場合を例に説明したが、トレンチが交差するメッシュ形状又はドット形状のトレンチにも本発明を適用することは可能である。

【0138】

第１ないし第５の実施形態においては、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明したが、第１導電形をｎ形、第２導電形をｐ形とすることも可能である。第１導電形をｎ形、第２導電形をｐ形とする場合、例えば、第２の電圧（Ｖ２）は正電圧となる。

【0139】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0140】

１０ 半導体層
１２ エミッタ電極（第１の電極）
１４ コレクタ電極（第２の電極）
２１ 第１のゲートトレンチ（第１のトレンチ）
２２ 第２のゲートトレンチ（第２のトレンチ）
２８ コレクタ領域（第１の半導体領域）
３２ ドリフト領域（第２の半導体領域）
３４ ベース領域（第３の半導体領域）
３６ エミッタ領域（第４の半導体領域）
４１ 第１のゲート絶縁膜
４２ 第２のゲート絶縁膜
５１ 第１のゲート電極
５２ 第２のゲート電極
７０ バリア領域（第５の半導体領域）
８０ ｐ形領域（第６の半導体領域）
１００ ＩＧＢＴ（半導体装置）
１０１ 第１のゲート電極パッド
１０２ 第２のゲート電極パッド
２００ ＩＧＢＴ（半導体装置）
３００ ＩＧＢＴ（半導体装置）
４００ ＩＧＢＴ（半導体装置）
５００ ＩＧＢＴ（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】