(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-06-20
(45)【発行日】2022-06-28
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20220621BHJP
H01L 29/788 20060101ALI20220621BHJP
H01L 29/792 20060101ALI20220621BHJP
H01L 27/11573 20170101ALI20220621BHJP
H01L 27/11536 20170101ALI20220621BHJP
H01L 21/8234 20060101ALI20220621BHJP
H01L 27/088 20060101ALI20220621BHJP
【ＦＩ】
H01L29/78 371
H01L27/11573
H01L27/11536
H01L27/088 A
【請求項の数】
9
(21)【出願番号】P 2018012004
(22)【出願日】2018-01-26
(65)【公開番号】P2019129301
(43)【公開日】2019-08-01
【審査請求日】2020-12-28
(73)【特許権者】
【識別番号】315002243
【氏名又は名称】ユナイテッド・セミコンダクター・ジャパン株式会社
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(72)【発明者】
【氏名】江間 泰示
(72)【発明者】
【氏名】安田 真
【審査官】宮本 博司
(56)【参考文献】
【文献】特開２０１６－１８４７２１（ＪＰ，Ａ）
【文献】特開２００７－２８８０６０（ＪＰ，Ａ）
【文献】特開２００９－０４９３２８（ＪＰ，Ａ）
【文献】特開平１０－２２３８９２（ＪＰ，Ａ）
【文献】特開２００７－２５８４０１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２７／１１５７３
Ｈ０１Ｌ ２７／１１５３６
Ｈ０１Ｌ ２１／８２３４
(57)【特許請求の範囲】
【請求項1】
半導体基板の上方に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上方に設けられたゲート電極と、
前記ゲート電極の側壁及び前記半導体基板の上方に設けられた第１サイドウォール絶縁膜と、
前記第１サイドウォール絶縁膜上に設けられた第２サイドウォール絶縁膜と、
前記ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、第１導電型の不純物を含むソース領域及びドレイン領域と、
前記半導体基板内であって、前記第１サイドウォール絶縁膜の前記ゲート電極よりも前記ソース領域側に位置する第１の部分の下方に設けられ、前記ソース領域よりも低濃度で第１導電型の不純物を含む第１の半導体領域と、
前記半導体基板内であって、前記第１サイドウォール絶縁膜の前記ゲート電極よりも前記ドレイン領域側に位置する第２の部分の下方に設けられ、第１導電型の不純物の濃度が前記ドレイン領域及び前記第１の半導体領域よりも低い第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との間の前記半導体基板内に設けられたチャネル領域と、
前記チャネル領域の下方の前記半導体基板内に設けられ、前記チャネル領域よりも高濃度の前記第１導電型とは異なる第２導電型の不純物を含む第３の半導体領域と、
を有し、
平面視で、前記ソース領域の前記ゲート電極側の縁は、前記第１サイドウォール絶縁膜の前記第１の部分の前記ソース領域側の縁と一致し、前記ドレイン領域の前記ゲート電極側の縁は、前記第１サイドウォール絶縁膜の前記第２の部分の前記ドレイン領域側の縁と一致し、前記第２サイドウォール絶縁膜は、前記ソース領域の一部及び前記ドレイン領域の一部と重なり、
前記第１サイドウォール絶縁膜に電荷を蓄積することによって情報を記憶することを特徴とする半導体装置。
【請求項2】
前記第１サイドウォール絶縁膜は、酸化シリコン膜と、
前記酸化シリコン膜上の窒化シリコン膜と、
を有することを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記第３の半導体領域の前記第２導電型の不純物の濃度は、前記第１の半導体領域の前記第１導電型の不純物の濃度よりも低く、
前記第２の半導体領域の前記第１導電型の不純物の濃度よりも高いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項4】
前記第２の半導体領域の前記第１導電型の不純物の濃度は、前記第３の半導体領域の前記第２導電型の不純物の濃度の１／１０以下であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項5】
前記第１の半導体領域の前記第１導電型の不純物の濃度は、３×１０１９ｃｍ－３以上５×１０２０ｃｍ－３以下であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項6】
前記第２の半導体領域の前記第１導電型の不純物の濃度は、５×１０１７ｃｍ－３以下であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項7】
前記チャネル領域は、ノンドープ領域であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項8】
前記第２の半導体領域は、ノンドープ領域であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項9】
前記第３の半導体領域の下方の前記半導体基板内に設けられ、前記第３の半導体領域よりも低濃度の前記第２導電型の不純物を含む第４の半導体領域と、
前記第４の半導体領域の下方の前記半導体基板内に設けられ、前記第４の半導体領域よりも高濃度の前記第２導電型の不純物を含む第５の半導体領域と、
を有することを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
半導体装置の１つに、不揮発性メモリがある。例えば、ゲート電極側壁のサイドウォール絶縁膜に電荷（ホットキャリア）を蓄積することによって情報を記憶するＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタをメモリトランジスタとして含む不揮発性メモリが知られている。
【0003】
サイドウォール絶縁膜にホットキャリアを蓄積することによって情報を記憶するメモリトランジスタ群を備えた不揮発性メモリでは、不揮発性メモリ全体のプログラムスピードが、個々のメモリトランジスタのプログラムスピードに依存してくる。個々のメモリトランジスタのプログラムスピードが十分でないと、不揮発性メモリの容量によっては、その不揮発性メモリを含むシステム上で許容される時間内に所定のプログラムが行えないといった不具合を招く恐れがある。
【0004】
そこで、メモリトランジスタのプログラムスピードの向上を図った半導体装置が特許文献１に提案されている。この半導体装置によれば、所期の目的を達成することができる。
【0005】
その一方で、不揮発性メモリには、多サイクルのプログラム動作及びイレーズ動作に対する耐久性（endurance）の向上が望まれている。特許文献１に記載の半導体装置によれば、それまでの半導体装置と比較して優れた耐久性が得られるものの、近時の要望に応え得るのに十分な耐久性が得られないことがある。
【先行技術文献】
【特許文献】
【0006】
【文献】特開２０１６－１８４７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明の目的は、プログラム動作及びイレーズ動作に対してより優れた耐久性を得ることができる半導体装置を提供することにある。
【課題を解決するための手段】
【0008】
半導体装置の一態様は、半導体基板の上方に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上方に設けられたゲート電極と、前記ゲート電極の側壁及び前記半導体基板の上方に設けられた第１サイドウォール絶縁膜と、前記第１サイドウォール絶縁膜上に設けられた第２サイドウォール絶縁膜と、前記ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、第１導電型の不純物を含むソース領域及びドレイン領域と、前記半導体基板内であって、前記第１サイドウォール絶縁膜の前記ゲート電極よりも前記ソース領域側に位置する第１の部分の下方に設けられ、前記ソース領域よりも低濃度で第１導電型の不純物を含む第１の半導体領域と、前記半導体基板内であって、前記第１サイドウォール絶縁膜の前記ゲート電極よりも前記ドレイン領域側に位置する第２の部分の下方に設けられ、第１導電型の不純物の濃度が前記ドレイン領域及び前記第１の半導体領域よりも低い第２の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との間の前記半導体基板内に設けられたチャネル領域と、前記チャネル領域の下方の前記半導体基板内に設けられ、前記チャネル領域よりも高濃度の前記第１導電型とは異なる第２導電型の不純物を含む第３の半導体領域と、を有し、平面視で、前記ソース領域の前記ゲート電極側の縁は、前記第１サイドウォール絶縁膜の前記第１の部分の前記ソース領域側の縁と一致し、前記ドレイン領域の前記ゲート電極側の縁は、前記第１サイドウォール絶縁膜の前記第２の部分の前記ドレイン領域側の縁と一致し、前記第２サイドウォール絶縁膜は、前記ソース領域の一部及び前記ドレイン領域の一部と重なり、前記第１サイドウォール絶縁膜に電荷を蓄積することによって情報を記憶する。
【発明の効果】
【0009】
開示の技術によれば、プログラム動作及びイレーズ動作に対してより優れた耐久性を得ることができる。
【図面の簡単な説明】
【0010】
【図1】第１の実施形態に係る半導体装置を示す断面図である。
【図2】メモリトランジスタを詳細に示す断面図である。
【図3A】第１の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図3B】第１の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図3C】第１の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図3D】第１の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図3E】第１の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。
【図3F】第１の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。
【図3G】第１の実施形態に係る半導体装置の製造方法を示す断面図（その７）である。
【図3H】第１の実施形態に係る半導体装置の製造方法を示す断面図（その８）である。
【図3I】第１の実施形態に係る半導体装置の製造方法を示す断面図（その９）である。
【図3J】第１の実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。
【図3K】第１の実施形態に係る半導体装置の製造方法を示す断面図（その１１）である。
【図3L】第１の実施形態に係る半導体装置の製造方法を示す断面図（その１２）である。
【図3M】第１の実施形態に係る半導体装置の製造方法を示す断面図（その１３）である。
【図4】複数のメモリトランジスタを含む不揮発性メモリのレイアウトを示す図である。
【図5】複数のメモリトランジスタを含む不揮発性メモリのプログラム動作を示す図である。
【図6】複数のメモリトランジスタを含む不揮発性メモリのリード動作を示す図である。
【図7】複数のメモリトランジスタを含む不揮発性メモリのイレーズ動作を示す図である。
【図8】第２の実施形態に係る半導体装置を示す断面図である。
【図9】第３の実施形態に係る半導体装置を示す断面図である。
【図10A】第３の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図10B】第３の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図11】第４の実施形態に係る半導体装置を示す断面図である。
【図12A】第１の実施形態に係る半導体装置の変形例の製造方法を示す断面図（その１）である。
【図12B】第１の実施形態に係る半導体装置の変形例の製造方法を示す断面図（その２）である。
【図13】不純物濃度とばらつきとの関係を示すグラフである。
【図14】不純物濃度と電流との関係を示すグラフである。
【図15】不純物濃度とリーク電流との関係を示すグラフである。
【図16】不純物がＡｓの場合のゲート電圧とリード電流との関係を示すグラフである。
【図17】不純物がＰの場合のゲート電圧とリード電流との関係を示すグラフである。
【発明を実施するための形態】
【0011】
本願発明者らは、製品の不揮発性メモリに求められる程度の多サイクルのプログラム動作及びイレーズ動作に対して十分な耐性が得られるよう鋭意検討を行った。この結果、詳細は後述するが、従来、ソース領域とドレイン領域との間に設けられている二つのＬＤＤ（Lightly Doped Drain）領域について、ソース領域側のＬＤＤ領域の不純物濃度をドレイン領域側のＬＤＤ領域よりも高くすることが効果的であることが判明した。また、不純物濃度にも好適な範囲があり、例えば、ドレイン領域側の領域については、不純物を導入せずにノンドープとすることが好ましいことも判明した。
【0012】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【0013】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置を示す断面図である。
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置を示す断面図である。
【0014】
第１の実施形態に係る半導体装置１００は、不揮発性メモリの一例であって、そのメモリ領域１に設けられたトランジスタ（メモリトランジスタ）１０、ロジック領域２に設けられたトランジスタ（ロジックトランジスタ）２０、及び入出力（Ｉ／Ｏ）領域３に設けられたトランジスタ（Ｉ／Оトランジスタ）を有する。メモリトランジスタ１０、ロジックトランジスタ２０及びＩ／Ｏトランジスタ３０は、ｐ型又はｎ型の共通の半導体基板１０１上に形成（混載）される。半導体基板１０１には、シリコン（Ｓｉ）基板、シリコンゲルマニウム（ＳｉＧｅ）等の各種半導体基板が用いられる。メモリトランジスタ１０が形成される領域（素子領域）、ロジックトランジスタ２０が形成される領域（素子領域）、及びＩ／Ｏトランジスタ３０が形成される領域（素子領域）は、ＳＴＩ（Shallow Trench Isolation）法、熱酸化法等を用いて半導体基板１０１に形成された素子分離領域１０７によって画定される。
【0015】
尚、図１には１つのメモリトランジスタ１０を例示するが、半導体装置１００のメモリ領域１には、複数のメモリトランジスタ１０、或いは少なくとも１つのメモリトランジスタ１０とその他のメモリトランジスタが含まれ得る。図１には１つのロジックトランジスタ２０を例示するが、半導体装置１００のロジック領域２には、複数のロジックトランジスタ２０、或いは少なくとも１つのロジックトランジスタ２０とその他のロジックトランジスタが含まれ得る。図１には１つのＩ／Ｏトランジスタ３０を例示するが、半導体装置１００のＩ／Ｏ領域３には、複数のＩ／Ｏトランジスタ３０、或いは少なくとも１つのＩ／Ｏトランジスタ３０とその他のＩ／Ｏトランジスタが含まれ得る。
【0016】
図２は、メモリトランジスタ１０を詳細に示す断面図である。図１及び図２に示すように、メモリトランジスタ１０は、半導体基板１０１の上方に設けられたゲート絶縁膜２１２、ゲート絶縁膜２１２の上方に設けられたゲート電極２１１、並びにゲート電極２１１の側壁及び半導体基板１０１の上方に設けられたサイドウォール絶縁膜２５３を有する。メモリトランジスタ１０は更に、ゲート電極２１１の両側（ゲート長方向の両側）の半導体基板１０１内にそれぞれ設けられ、ソース領域又はドレイン領域として機能する第１導電型の不純物領域１１４（ソース領域１１４ｓ及びドレイン領域１１４ｄ）を有する。メモリトランジスタ１０は、半導体基板１０１内であって、サイドウォール絶縁膜２５３のゲート電極２１１よりもソース領域１１４ｓ側に位置する第１の部分２５３ｓの下方に設けられ、ソース領域１１４ｓよりも低濃度で第１導電型の不純物を含む第１の半導体領域１１５ｓを有する。メモリトランジスタ１０は、半導体基板１０１内であって、サイドウォール絶縁膜２５３のゲート電極２１１よりもドレイン領域１１４ｄ側に位置する第２の部分２５３ｄの下方に設けられ、第１導電型の不純物の濃度がドレイン領域１１４ｄ及び第１の半導体領域１１５ｓよりも低い第２の半導体領域１１５ｄを有する。第１の半導体領域１１５ｓは、例えばＬＤＤ領域であり、第２の半導体領域１１５ｄは、例えばノンドープ領域である。第２の半導体領域１１５ｄがＬＤＤ領域であってもよい。
【0017】
ゲート絶縁膜２１２には、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、酸化ハフニウム（ＨｆＯ２）等、各種絶縁材料を用いることができる。ゲート絶縁膜２１２の膜厚は、例えば、メモリトランジスタ１０について設定される閾値電圧に基づいて設定される。
【0018】
ゲート電極２１１には、多結晶シリコン（ポリシリコン）のほか、チタン（Ｔｉ）、タングステン（Ｗ）等の金属やその窒化物を用いることができる。
【0019】
サイドウォール絶縁膜２５３は、例えば、絶縁膜である酸化膜２５１と窒化膜２５２が積層された構造を含む。酸化膜２５１には、例えば、酸化シリコンが用いられる。窒化膜２５２には、例えば、窒化シリコンが用いられる。例えば、半導体基板１０１上にはゲート絶縁膜２１２がそのまま延在し、ゲート電極２１１の側面にはゲート電極２１１を熱酸化して形成した酸化膜が設けられることによって、全体としてゲート電極２１１の側壁及び半導体基板１０１上に断面Ｌ字状に酸化膜２５１とゲート絶縁膜２１２とが設けられ、この酸化膜２５１とゲート絶縁膜２１２との上に窒化膜２５２が設けられる。図１には、酸化膜２５１並びにゲート絶縁膜２１２及び窒化膜２５２の２層構造のサイドウォール絶縁膜２５３を例示するが、サイドウォール絶縁膜２５３を、断面Ｌ字状とした酸化膜並びに絶縁膜及び窒化膜の上に更に酸化膜を設けた３層構造としたり、４層以上の絶縁膜の積層構造としたりすることもできる。サイドウォール絶縁膜２５３は、酸化膜や窒化膜の単層構造とすることも可能である。例えば、サイドウォール絶縁膜２５３は、ゲート電極２１１のゲート長方向（半導体基板１０１の平面方向）の幅（厚み）Ｗ１が、ロジックトランジスタ２０の後述するサイドウォール絶縁膜２５４の幅（厚み）Ｗ２よりも大きくなるように、設けられてもよい。
【0020】
不純物領域１１４には、所定の導電型の不純物、即ち、リン（Ｐ）やヒ素（Ａｓ）等のｎ型の不純物、又はホウ素（Ｂ）等のｐ型の不純物が、所定の濃度で含まれる。
【0021】
メモリトランジスタ１０では、ゲート電極２１１の下方の、第１の半導体領域１１５ｓと第２の半導体領域１１５ｄとの間の領域が、キャリア（電子又は正孔）が移動するチャネル領域１１６として機能する。第２の半導体領域１１５ｄがチャネル領域の一部として機能することもある。
【0022】
メモリトランジスタ１０は、チャネル領域１１６の下方に設けられた第３の半導体領域１１２を有する。第３の半導体領域１１２は、チャネル領域１１６よりも高濃度の不純物を含む領域である。第３の半導体領域１１２は、スクリーン層（ＳＣＲ層）とも称される。第３の半導体領域１１２には、ソース領域１１４ｓ及びドレイン領域１１４ｄに含まれる不純物とは異なる導電型の不純物が、所定の濃度で含まれる。第３の半導体領域１１２の不純物濃度によって、メモリトランジスタ１０の閾値電圧が制御される。また、第３の半導体領域１１２により、ソース領域１１４ｓとドレイン領域１１４ｄとの間のパンチスルーが抑制される。第３の半導体領域１１２は、半導体基板１０１とゲート絶縁膜２１２との界面からチャネル領域１１６の厚さ分、半導体基板１０１の内部に埋め込まれた位置に設けられ、その不純物濃度で閾値電圧が調整されるため、例えば、１×１０１９ｃｍ－３程度の比較的高い不純物濃度とされる。第３の半導体領域１１２の第２導電型の不純物の濃度は、第１の半導体領域１１５ｓの第１導電型の不純物の濃度よりも低く、第２の半導体領域１１５ｄの第１導電型の不純物の濃度よりも高いことが好ましい。また、第２の半導体領域１１５ｄの第１導電型の不純物の濃度は、第３の半導体領域１１２の第２導電型の不純物の濃度の１／１０以下であることがより好ましい。
【0023】
メモリトランジスタ１０は、サイドウォール絶縁膜２５３に電荷（電子又は正孔）を蓄積することによって情報を記憶する、不揮発性メモリトランジスタである。ゲート絶縁膜２１２並びに酸化膜２５１及び窒化膜２５２の積層構造を含むサイドウォール絶縁膜２５３を備えたメモリトランジスタ１０では、主にその窒化膜２５２に電荷が蓄積される。窒化シリコンのような窒化膜２５２は、電荷をトラップする準位を有し、また、酸化シリコンのような酸化膜２５１及びゲート絶縁膜２１２は、窒化膜２５２に蓄積された電荷の散逸を抑える。
【0024】
ロジックトランジスタ２０は、図１に示すように、半導体基板１０１の上方に設けられたゲート絶縁膜２２２、ゲート絶縁膜２２２の上方に設けられたゲート電極２２１、ゲート電極２２１の側壁及び半導体基板１０１の上方に設けられたサイドウォール絶縁膜２５４を有する。ロジックトランジスタ２０は更に、ゲート電極２２１の両側（ゲート長方向の両側）の半導体基板１０１内にそれぞれ設けられ、ソース領域又はドレイン領域として機能する二つの不純物領域１２４を有する。ロジックトランジスタ２０はまた、サイドウォール絶縁膜２５４の下方の半導体基板１０１内で、二つの不純物領域１２４の内側に、ＬＤＤ領域１２３を有してよい。
【0025】
ゲート絶縁膜２２２には、酸化シリコン、窒化シリコン、酸化ハフニウム等、各種絶縁材料を用いることができる。ゲート絶縁膜２２２の膜厚は、例えば、ロジックトランジスタ２０について設定される閾値電圧に基づいて設定され、例えば、ゲート絶縁膜２２２はゲート絶縁膜２１２より薄い。
【0026】
ゲート電極２２１には、ポリシリコンのほか、チタン等の金属やその窒化物を用いることができる。
【0027】
サイドウォール絶縁膜２５４は、酸化シリコン等の酸化膜、又は窒化シリコン等の窒化膜を含む。サイドウォール絶縁膜２５４は、必ずしも酸化膜と窒化膜の積層構造を含むことを要せず、酸化膜や窒化膜といった絶縁膜の単層構造とすることができる。サイドウォール絶縁膜２５４は、ゲート電極２２１のゲート長方向（半導体基板１０１の平面方向）の幅Ｗ２が、メモリトランジスタ１０のサイドウォール絶縁膜２５３の幅Ｗ１よりも小さくなるように、設けられてもよい。
【0028】
不純物領域１２４には、ｎ型又はｐ型の導電型の不純物が、所定の濃度で含まれる。ＬＤＤ領域１２３には、不純物領域１２４に含まれる不純物と同じ導電型の不純物が、不純物領域１２４よりも低濃度で含まれる。
【0029】
ロジックトランジスタ２０では、ゲート電極２２１の下方の、二つのＬＤＤ領域１２３の間の領域が、キャリア（電子又は正孔）が移動するチャネル領域１２６として機能する。
【0030】
ロジックトランジスタ２０は、チャネル領域１２６の下方に設けられた比較的高濃度の半導体領域１２２を有する。半導体領域１２２は、ロジックトランジスタ２０の閾値電圧のばらつきの低減、消費電力の低減等に寄与する。
【0031】
ロジック領域２のロジックトランジスタ２０は、例えば、メモリ領域１のメモリトランジスタ１０に対してリード（読み出し）を行うために用いられる。
【0032】
Ｉ／Ｏトランジスタ３０は、図１に示すように、半導体基板１０１の上方に設けられたゲート絶縁膜２３２、ゲート絶縁膜２３２の上方に設けられたゲート電極２３１、ゲート電極２３１の側壁及び半導体基板１０１の上方に設けられたサイドウォール絶縁膜２５４を有する。Ｉ／Ｏトランジスタ３０は更に、ゲート電極２３１の両側（ゲート長方向の両側）の半導体基板１０１内にそれぞれ設けられ、ソース領域又はドレイン領域として機能する二つの不純物領域１３４を有する。Ｉ／Ｏトランジスタ３０はまた、サイドウォール絶縁膜２５４の下方の半導体基板１０１内で、二つの不純物領域１３４の内側に、ＬＤＤ領域１３３を有してよい。
【0033】
ゲート絶縁膜２３２には、酸化シリコン、窒化シリコン、酸化ハフニウム等、各種絶縁材料を用いることができる。ゲート絶縁膜２３２の膜厚は、例えば、Ｉ／Ｏトランジスタ３０について設定される閾値電圧に基づいて設定され、例えば、ゲート絶縁膜２１２の膜厚と同程度である。
【0034】
ゲート電極２３１には、ポリシリコンのほか、チタン等の金属やその窒化物を用いることができる。
【0035】
不純物領域１３４には、ｎ型又はｐ型の導電型の不純物が、所定の濃度で含まれる。ＬＤＤ領域１３３には、不純物領域１３４に含まれる不純物と同じ導電型の不純物が、不純物領域１３４よりも低濃度で含まれる。
【0036】
Ｉ／Ｏトランジスタ３０では、ゲート電極２３１の下方の、二つのＬＤＤ領域１３３の間の領域が、キャリア（電子又は正孔）が移動するチャネル領域１３６として機能する。Ｉ／Ｏトランジスタ３０は、例えば、メモリ領域１のメモリトランジスタ１０に対してプログラム（書き込み）、イレーズ（消去）を行うために用いられる。
【0037】
次に、メモリトランジスタ１０のプログラム、リードの各動作について説明する。ここでは、メモリトランジスタ１０をｎチャネル型とし、半導体基板１０１はｐ型、ソース領域１１４ｓ、ドレイン領域１１４ｄ及び第１の半導体領域１１５ｓ（ＬＤＤ領域１１３）はｎ型、第２の半導体領域１１５ｄはｉ型とする。
【0038】
プログラム動作は、ゲート電極２１１、ソース領域１１４ｓ及びドレイン領域１１４ｄ並びに半導体基板１０１の各ノードを所定の電位にしてホットキャリアを生成させ、生成させたホットキャリアをサイドウォール絶縁膜２５３に注入、蓄積（保持）させることで、行う。例えば、ソース領域１１４ｓ及び半導体基板１０１を接地し、ゲート電極２１１及びドレイン領域１１４ｄに正電圧を印加する。半導体基板１０１には負電圧を印加するようにしてもよい。このように電位を調整すると、メモリトランジスタ１０では、チャネル領域１１６に反転層（図示せず）が形成され、チャネル領域１１６をソース領域１１４ｓからドレイン領域１１４ｄに向かって電子が流れる。チャネル領域１１６をドレイン領域１１４ｄに向かって流れる電子は、ドレイン領域１１４ｄの近傍で、ドレイン領域１１４ｄに印加された正電圧による電界によって高エネルギー状態となり、これによりホットエレクトロンが生成される。ドレイン領域１１４ｄの近傍で生成されたホットエレクトロンは、ゲート電極２１１に印加された正電圧による電界によって、第２の部分２５３ｄに注入、蓄積される。
【0039】
リード動作は、例えば、ドレイン領域１１４ｄ及び半導体基板１０１を接地し、ゲート電極２１１及びソース領域１１４ｓに正電圧を印加することで、行う。ゲート電極２１１に印加する正電圧は大きなリード電流を得るために比較的高く設定し、ソース領域１１４ｓに印加する正電圧はリードディスターブを軽減し、また、消費電流を低く抑えるために低く設定する。第２の部分２５３ｄに電子が注入、蓄積されていれば、第２の半導体領域１１５ｄの電子に対するポテンシャルが高くなり、結果として第２の半導体領域１１５ｄの抵抗が高くなる。そのため、ソース領域１１４ｓからドレイン領域１１４ｄに流れる電流が低下する。第２の部分２５３ｄに電子が注入、蓄積されていなければ、第２の半導体領域１１５ｄの抵抗が高くならず、ソース領域１１４ｓからドレイン領域１１４ｄに流れる電流は低下しない。このようにソース領域１１４ｓからドレイン領域１１４ｄに流れる電流によって、第２の部分２５３ｄの電子の有無（“０”又は“１”の情報）が読み出される。
【0040】
メモリトランジスタ１０をｐチャネル型とする場合には、半導体基板１０１はｎ型、ソース領域１１４ｓ、ドレイン領域１１４ｄ及び第１の半導体領域１１５ｓ（ＬＤＤ領域１１３）はｐ型とされる。
【0041】
ｐチャネル型のメモリトランジスタ１０では、例えば、各ノードに上記のプログラム動作時とは反対符号の電圧を印加することで、第２の部分２５３ｄへの正孔の注入、蓄積が行われる。また、ｐチャネル型のメモリトランジスタ１０では、例えば、各ノードに上記のリード動作時とは反対符号の電圧を印加することで、第２の部分２５３ｄの正孔の有無が読み出される。
【0042】
このような第１の実施形態に係る半導体装置１００では、第１の半導体領域１１５ｓの不純物濃度が第２の半導体領域１１５ｄの不純物領域よりも高いため、より優れた耐久性を得ることができる。
【0043】
【0044】
まず、図３Ａに示すように、半導体基板１０１上にレジストパターン５０１を形成する。レジストパターン５０１は、メモリ領域１及びロジック領域２を露出し、Ｉ／Ｏ領域３を覆う。次いで、レジストパターン５０１をマスクにして不純物を注入することで、メモリ領域１にｐウェル１１１及びｐ型の第３の半導体領域１１２を形成し、ロジック領域２にｐウェル１２１及びｐ型の半導体領域１２２を形成する。レジストパターン５０１を形成する前に、アライメントマークを形成したり、保護膜として酸化シリコン膜を形成したりしてもよい。
【0045】
この不純物注入は、例えば、次のような条件で行われる。ホウ素を１３５ｋｅＶの加速エネルギーでドーズ量３．５～４．５×１０１３ｃｍ－２程度の条件で注入する。ゲルマニウムを３０ｋｅＶの加速エネルギーでドーズ量４．５～５．５×１０１４ｃｍ－２程度の条件で注入する。炭素を５ｋｅＶの加速エネルギーでドーズ量４．５～５．５×１０１４ｃｍ－２程度の条件で注入する。ホウ素を２０ｋｅＶの加速エネルギーでドーズ量６～８×１０１２ｃｍ－２程度の条件で注入する。フッ化ホウ素を１０ｋｅＶの加速エネルギーでドーズ量２．５～３．５×１０１２ｃｍ－２程度の条件で注入する。尚、ゲルマニウム及び炭素を注入することで、半導体領域１１２及び１２２に含まれるｐ型不純物の、下方や上方の領域への拡散が抑制される。
【0046】
その後、図３Ｂに示すように、レジストパターン５０１を除去し、半導体基板１０１上にレジストパターン５０２を形成する。レジストパターン５０２は、メモリ領域１を露出し、ロジック領域２及びＩ／Ｏ領域３を覆う。続いて、レジストパターン５０２をマスクにして不純物を注入することで、第３の半導体領域１１２の不純物濃度を高める。この不純物の注入では、例えば、ホウ素を２０ｋｅＶの加速エネルギーでドーズ量１～２×１０１３ｃｍ－２程度の条件で注入する。
【0047】
次いで、図３Ｃに示すように、レジストパターン５０２を除去し、半導体基板１０１上にレジストパターン５０３を形成する。レジストパターン５０３は、ロジック領域２を露出し、メモリ領域１及びＩ／Ｏ領域３を覆う。その後、レジストパターン５０３をマスクにして不純物を注入することで、ｐ型の半導体領域１２２の不純物濃度を高める。この不純物の注入では、例えば、フッ化ホウ素を１０ｋｅＶの加速エネルギーでドーズ量５～６×１０１２ｃｍ－２程度の条件で注入する。
【0048】
続いて、図３Ｄに示すように、レジストパターン５０３を除去し、半導体基板１０１上に半導体材料をエピタキシャル成長させ、半導体層１０６（ノンドープ層）を形成する。例えば、半導体層１０６はシリコン層である。半導体層１０６に、メモリトランジスタ１０のチャネル領域１１６、ロジックトランジスタ２０のチャネル領域１２６及びＩ／Ｏトランジスタ３０のチャネル領域１３６が形成される。
【0049】
次いで、図３Ｅに示すように、メモリ領域１、ロジック領域２及びＩ／Ｏ領域３の素子領域を画定し、これらを互いから絶縁分離する素子分離領域１０７を形成する。例えば、素子分離領域１０７はＳＴＩ（Shallow Trench Isolation）法により形成することができる。
【0050】
その後、図３Ｆに示すように、半導体基板１０１上にレジストパターン５０４を形成する。レジストパターン５０４は、Ｉ／Ｏ領域３の素子領域を露出し、メモリ領域１及びロジック領域２を覆う。続いて、レジストパターン５０４をマスクにして不純物を注入することで、Ｉ／Ｏ領域３にｐウェル１３１を形成する。その後、Ｉ／Ｏトランジスタ３０の閾値電圧を調整するための不純物注入をｐウェル１３１に行ってもよい。
【0051】
次いで、図３Ｇに示すように、レジストパターン５０４を除去し、メモリ領域１及びＩ／Ｏ領域３に絶縁膜２０１を形成し、ロジック領域２に絶縁膜２０１より薄い絶縁膜２０２を形成する。絶縁膜２０１及び２０２の形成では、例えば、熱酸化法により半導体層１０６の表面に第１の酸化膜を形成し、ロジック領域２の酸化膜を除去し、熱酸化法により第１の酸化膜より薄い第２の酸化膜をロジック領域２に形成する。第２の酸化膜の形成時に第１の酸化膜の膜厚が増加した第３の酸化膜が絶縁膜２０１になり、第２の酸化膜が絶縁膜２０２になる。例えば、絶縁膜２０１の厚さは６～８ｎｍ程度であり、絶縁膜２０２の厚さは１．５～２．５ｎｍ程度である。その後、絶縁膜２０１及び２０２上にゲート電極材料であるポリシリコン膜２０３を形成する。例えば、ポリシリコン膜２０３の厚さは１０５ｎｍである。絶縁膜２０１に、メモリトランジスタ１０のゲート絶縁膜２１２及びＩ／Ｏトランジスタ３０のゲート絶縁膜２３２が形成され、絶縁膜２０２に、ロジックトランジスタ２０のゲート絶縁膜２２２が形成される。なお、熱酸化法によればシリコン上に第１の酸化膜、第２の酸化膜及び第３の酸化膜が形成されることになるが、例えば他の方法であるＣＶＤ法等により半導体基板１０１上に他の絶縁膜を形成しても良い。そのため、絶縁膜２０１、絶縁膜２０２は、他の方法により絶縁膜を形成することも含めて説明する為に、素子分離領域１０７上にも形成されるように図示している。
【0052】
続いて、図３Ｈに示すように、ポリシリコン膜２０３上にレジストパターン５０５を形成する。レジストパターン５０５は、ロジック領域２及びＩ／Ｏ領域３を覆うと共に、メモリ領域１内ではゲート電極２１１の形成予定領域を覆いつつ、残部を露出する。次いで、レジストパターン５０５をマスクにして、ポリシリコン膜２０３のエッチングを行う。この結果、メモリ領域１のゲート電極２１１が形成される。ポリシリコン膜２０３を除去した領域には、絶縁膜２０１が残存する。
【0053】
その後、図３Ｉに示すように、レジストパターン５０５を除去し、ポリシリコン膜２０３及び絶縁膜２０１上にレジストパターン５０６を形成する。レジストパターン５０６は、ロジック領域２及びＩ／Ｏ領域３を覆うと共に、メモリ領域１内では第２の半導体領域１１５ｄの形成予定領域を覆いつつ、第１の半導体領域１１５ｓの形成予定領域を露出する。次いで、ゲート電極２１１及びレジストパターン５０６をマスクにして不純物を注入することで、メモリ領域１にｎ型のＬＤＤ領域１１３を形成する。この不純物の注入では、例えば、ヒ素を１０ｋｅＶの加速エネルギーでドーズ量５．５～６．５×１０１３ｃｍ－２程度の条件で注入する。
【0054】
その後、図３Ｊに示すように、レジストパターン５０６を除去し、ゲート電極２１１及びポリシリコン膜２０３を熱酸化して酸化膜を形成し、この酸化膜上に窒化膜を形成する。例えば、酸化膜の酸化温度は７８０～８２０℃程度、酸化膜の厚さは１．８～２．２ｎｍ程度とし、窒化膜の成膜温度は６８０～７２０℃程度、窒化膜の厚さは６０～８０ｎｍ程度とする。続いて、窒化膜をエッチバックする。この結果、図３Ｊに示すように、酸化膜２５１及び窒化膜２５２を含むサイドウォール絶縁膜２５３が形成される。絶縁膜２０１はサイドウォール絶縁膜２５３の外側まで残存する。尚、ゲート電極２１１以外のポリシリコン膜２０３の側壁と半導体基板１０１の上方（素子分離領域１０７上）にも同様に、サイドウォール絶縁膜２５３が形成される。また、窒化膜２５２をエッチバックした際に、絶縁膜２０１よりも薄い酸化膜２５１はオーバーエッチング等により除去され得る。説明の便宜上、ゲート電極２１１及びポリシリコン膜２０３の上方の酸化膜２５１は消失したものとして図３Ｊには図示している。
【0055】
次いで、図３Ｋに示すように、ポリシリコン膜２０３等の上にレジストパターン５０７を形成する。レジストパターン５０７は、メモリ領域１を露出し、ロジック領域２及びＩ／Ｏ領域３を覆う。その後、レジストパターン５０７、ゲート電極２１１及びメモリ領域１内のサイドウォール絶縁膜２５３をマスクにして不純物を注入することで、メモリ領域１にｎ型の不純物領域１１４を形成する。この不純物の注入は、ＬＤＤ領域１１３よりも高濃度で、ＬＤＤ領域１１３よりも深い領域まで不純物が注入されるような条件で行う。この不純物の注入では、例えば、リンを８ｋｅＶの加速エネルギーでドーズ量１～２×１０１６ｃｍ－２程度の条件で注入する。ｎ型の不純物領域１１４はメモリトランジスタ１０のソース領域１１４ｓ又はドレイン領域１１４ｄとして機能する。
【0056】
続いて、図３Ｌに示すように、レジストパターン５０７を除去し、ポリシリコン膜２０３等の上にレジストパターン５０８を形成する。レジストパターン５０８は、メモリ領域１を覆うと共に、ロジック領域２内ではゲート電極２２１の形成予定領域を覆いつつ、残部を露出し、Ｉ／Ｏ領域３内ではゲート電極２３１の形成予定領域を覆いつつ、残部を露出する。次いで、レジストパターン５０８をマスクにして、ポリシリコン膜２０３のエッチングを行う。この結果、ロジック領域２のゲート電極２２１及びＩ／Ｏ領域３のゲート電極２３１が形成される。
【0057】
その後、図３Ｍに示すように、レジストパターン５０８を除去し、熱酸化によりゲート電極２２１及び２３１の側壁に酸化膜２５５を形成し、ロジック領域２及びＩ／Ｏ領域３の半導体基板１０１に対してそれぞれ、不純物注入を行う。この不純物注入によって、ゲート電極２２１の両側の半導体基板１０１内にＬＤＤ領域１２３が形成され、ゲート電極２３１の両側の半導体基板１０１内にＬＤＤ領域１３３が形成される。ＬＤＤ領域１２３は、例えば、ｎ型の不純物であるヒ素を、加速エネルギーが１．５ｋｅＶ、ドーズ量が１～１．５×１０１５ｃｍ－２程度の条件で注入することで、形成することができる。ＬＤＤ領域１３３は、例えば、ｎ型の不純物であるリンを、加速エネルギーが３５ｋｅＶ、ドーズ量が１～１．５×１０１３ｃｍ－２程度の条件で注入することで、形成することができる。
【0058】
次いで、絶縁膜、例えば酸化シリコン膜を膜厚７０～９０ｎｍ程度で形成し、それをエッチバックする。この結果、図３Ｍに示すように、ゲート電極２２１の側壁と半導体基板１０１の上方にサイドウォール絶縁膜２５４が形成され、ゲート電極２３１の側壁と半導体基板１０１の上方にサイドウォール絶縁膜２５４が形成される。また、絶縁膜２０１及び２０２もエッチングされ、絶縁膜２０１からゲート絶縁膜２１２及びゲート絶縁膜２３２が形成され、絶縁膜２０２からゲート絶縁膜２２２が形成される。素子分離領域１０７上に残るポリシリコン膜２０３の側壁にも同様に、サイドウォール絶縁膜２５４が形成され、メモリ領域１内のサイドウォール絶縁膜２５３上にもサイドウォール絶縁膜２５４が形成される。
【0059】
その後、ゲート電極２２１及び２３１とこれらの側壁のサイドウォール絶縁膜２５４をマスクにして、ロジック領域２及びＩ／Ｏ領域３の半導体基板１０１に不純物を注入することで、ロジック領域２にｎ型の不純物領域１２４を形成し、Ｉ／Ｏ領域３にｎ型の不純物領域１３４を形成する。ｎ型の不純物領域１２４の形成では、ＬＤＤ領域１２３よりも高濃度で、ＬＤＤ領域１２３よりも深い領域まで達するような条件で不純物を注入する。ｎ型の不純物領域１３４の形成では、ＬＤＤ領域１３３よりも高濃度で、ＬＤＤ領域１３３よりも深い領域まで達するような条件で不純物を注入する。これらの不純物の注入では、例えば、リンを８ｋｅＶの加速エネルギーでドーズ量１～１．５×１０１６ｃｍ－２程度の条件で注入する。ｎ型の不純物領域１２４はロジックトランジスタ２０のソース領域又はドレイン領域として機能し、ｎ型の不純物領域１３４はトランジスタ３０のソース領域又はドレイン領域として機能する。
【0060】
これらの不純物注入は、ロジック領域２及びＩ／Ｏ領域３の両方について同時に行ってもよいし、ロジック領域２及びＩ／Ｏ領域３についてどちらかを先に行ってもよい。
【0061】
以上の工程により、図３Ｍに示すような、共通の半導体基板１０１上にメモリトランジスタ１０、ロジックトランジスタ２０及びＩ／Ｏトランジスタ３０が混載された半導体装置１００（不揮発性メモリ）が得られる。以後は、層間絶縁膜の形成、プラグの形成、配線やビア等の導体部を含む上層の配線層の形成等が行われる。
【0062】
次に、複数のメモリトランジスタ１０を含む不揮発性メモリについて説明する。図４は、複数のメモリトランジスタ１０を含む不揮発性メモリの一例を示す図である。図４には、複数のメモリトランジスタ１０を含む不揮発性メモリの一例の要部平面レイアウトを模式的に図示している。
【0063】
図４に示すように、複数のメモリトランジスタ１０を含む不揮発性メモリ８０（半導体装置）は、素子分離領域（素子分離領域１０７に相当）に画定された素子領域として、方向Ｓに延在され、方向Ｓと直交する方向Ｔに並設された複数（一例として４つ）のアクティブ領域８１ａ，８１ｂ，８１ｃ，８１ｄを有する。これらのアクティブ領域８１ａ，８１ｂ，８１ｃ，８１ｄを横切るように、方向Ｔに、ゲート絶縁膜（ゲート絶縁膜２１２に相当）を介して、ワード線ＷＬ１，ＷＬ２（ゲート電極２１１に相当）が延在される。ワード線ＷＬ１，ＷＬ２の側壁には、サイドウォール絶縁膜８３（サイドウォール絶縁膜２５３に相当）が形成される。各アクティブ領域８１ａ，８１ｂ，８１ｃ，８１ｄのワード線ＷＬ１，ＷＬ２の両側にそれぞれ、ソース領域又はドレイン領域として機能する不純物領域８４（不純物領域１１４に相当）が形成される。サイドウォール絶縁膜８３の下方で、二つの不純物領域８４の内側には、第１の半導体領域（第１の半導体領域１１５ｓに相当）及び第２の半導体領域（第２の半導体領域１１５ｄに相当）が形成され、これらの間にチャネル領域（チャネル領域１１６に相当）が形成される。また、チャネル領域の下方に、ＳＣＲ層となる不純物領域（第３の半導体領域１１２に相当）が形成される。不揮発性メモリ８０には、これらの要素によって形成された複数（一例として８つ）のメモリトランジスタ９０ａ，９０ｂ，９０ｃ，９０ｄ，９０ｅ，９０ｆ，９０ｇ，９０ｈ（メモリトランジスタ１０に相当）が含まれる。
【0064】
各不純物領域８４上には、上層に向かって延びるプラグ９１（コンタクト）が形成される。各不純物領域８４は、プラグ９１を介して、第１層目の導体層に含まれる配線９２ａ，９２ｂに接続される。
【0065】
配線９２ａは、方向Ｔに延在される。配線９２ａは、アクティブ領域８１ａのメモリトランジスタ９０ａ，９０ｂで共用される不純物領域８４に、プラグ９１を介して接続される。配線９２ａは、アクティブ領域８１ｂのメモリトランジスタ９０ｃ，９０ｄで共用される不純物領域８４に、プラグ９１を介して接続される。配線９２ａは、アクティブ領域８１ｃのメモリトランジスタ９０ｅ，９０ｆで共用される不純物領域８４に、プラグ９１を介して接続される。配線９２ａは、アクティブ領域８１ｄのメモリトランジスタ９０ｇ，９０ｈで共用される不純物領域８４に、プラグ９１を介して接続される。配線９２ａは、ソース線（ＳＬ１）として用いられる。
【0066】
配線９２ｂは、各メモリトランジスタ９０ａ，９０ｂ，９０ｃ，９０ｄ，９０ｅ，９０ｆ，９０ｇ，９０ｈの、ソース線ＳＬ１と繋がる不純物領域８４とは反対側の不純物領域８４に、プラグ９１を介して接続される。
【0067】
各配線９２ｂ上には、上層に向かって延びるビア９３が形成される。アクティブ領域８１ａのメモリトランジスタ９０ａ，９０ｂの不純物領域８４に繋がる配線９２ｂは、ビア９３を介して、方向Ｓに延在されるビット線ＢＬ１に接続される。アクティブ領域８１ｂのメモリトランジスタ９０ｃ，９０ｄの不純物領域８４に繋がる配線９２ｂは、ビア９３を介して、方向Ｓに延在されるビット線ＢＬ２に接続される。アクティブ領域８１ｃのメモリトランジスタ９０ｅ，９０ｆの不純物領域８４に繋がる配線９２ｂは、ビア９３を介して、方向Ｓに延在されるビット線ＢＬ３に接続される。アクティブ領域８１ｄのメモリトランジスタ９０ｇ，９０ｈの不純物領域８４に繋がる配線９２ｂは、ビア９３を介して、方向Ｓに延在されるビット線ＢＬ４に接続される。ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、不揮発性メモリ８０の第２層目の導体層に含まれる。
【0068】
不揮発性メモリ８０では、個々のメモリトランジスタ９０ａ，９０ｂ，９０ｃ，９０ｄ，９０ｅ，９０ｆ，９０ｇ，９０ｈが、１つのメモリセルとして機能する。不揮発性メモリ８０における情報のプログラム、リード及びイレーズの各動作の一例について、図５、図６及び図７を参照して具体的に説明する。尚、ここでは、ｎチャネル型のメモリトランジスタ９０ａ，９０ｂ，９０ｃ，９０ｄ，９０ｅ，９０ｆ，９０ｇ，９０ｈを備える不揮発性メモリ８０を例にする。
【0069】
図５は、不揮発性メモリ８０のプログラム動作を示す図である。図５（Ａ）にはプログラム動作時の当該不揮発性メモリの要部平面を模式的に図示し、図５（Ｂ）にはプログラム動作時の当該不揮発性メモリの要部断面を模式的に図示している。尚、図５（Ｂ）は図５（Ａ）のＬ１－Ｌ１断面模式図である。
【0070】
例えば、メモリトランジスタ９０ａ（メモリセル）に対するプログラム動作時には、ゲート絶縁膜８１上のワード線ＷＬ１の電位がｈｉｇｈ（４Ｖ～５Ｖ）、ビット線ＢＬ１の電位がｌｏｗ（０Ｖ）、ソース線ＳＬ１の電位がｈｉｇｈ（４Ｖ～５Ｖ）とされる。非選択のワード線ＷＬ２の電位はｌｏｗ（０Ｖ）、非選択のビット線ＢＬ２～ＢＬ４の電位はｈｉｇｈ（４Ｖ～５Ｖ）とされる。これにより、メモリトランジスタ９０ａの第２の半導体領域８６（第２の半導体領域１１５ｄに相当）上方のサイドウォール絶縁膜８３（第２の部分２５３ｄに相当）に、ホットエレクトロン（ホットキャリア４９、電荷４９ａ）が注入、蓄積され、情報のプログラムが行われる。
【0071】
メモリトランジスタ９０ａの第２の半導体領域８６が極低濃度であるため、第２の半導体領域８６の電場は比較的小さい。一方、第２の半導体領域８６の外側に隣接する不純物領域８４は高濃度であるため、電場は不純物領域８４の端部で急激に大きくなる。結果として、ソース線ＳＬ１側の不純物領域８４（ドレイン）近傍でホットエレクトロンが効率的に生成され、生成されたホットエレクトロンが第２の半導体領域８６上方のサイドウォール絶縁膜８３に効率良く注入される。また、第１の半導体領域８５の不純物濃度が第２の半導体領域８６の不純物濃度よりも高いため、優れた耐久性を得ることができる。
【0072】
図６は、不揮発性メモリ８０のリード動作を示す図である。図６（Ａ）にはリード動作時の当該不揮発性メモリの要部平面を模式的に図示し、図６（Ｂ）にはリード動作時の当該不揮発性メモリの要部断面を模式的に図示している。尚、図６（Ｂ）は図６（Ａ）のＬ２－Ｌ２断面模式図である。
【0073】
メモリトランジスタ９０ａに対するリード動作時には、ワード線ＷＬ１の電位がｈｉｇｈ（２．０Ｖ）、ビット線ＢＬ１の電位がｈｉｇｈ（０．５Ｖ）、ソース線ＳＬ１の電位がｌｏｗ（０Ｖ）とされる。非選択のワード線ＷＬ２の電位はｌｏｗ（０Ｖ）、非選択のビット線ＢＬ２～ＢＬ４の電位はｌｏｗ（０Ｖ）とされる。尚、図６には、サイドウォール絶縁膜８３に電荷４９ａが注入、蓄積されたメモリトランジスタ９０ａを例示している。このような電位とした時にビット線ＢＬ１側からソース線ＳＬ１側に流れる電流を検出することで、メモリトランジスタ９０ａの情報のリードが行われる。
【0074】
図７は、不揮発性メモリ８０のイレーズ動作を示す図である。図７（Ａ）にはイレーズ動作時の当該不揮発性メモリの要部平面を模式的に図示し、図７（Ｂ）にはイレーズ動作時の当該不揮発性メモリの要部断面を模式的に図示している。尚、図７（Ｂ）は図７（Ａ）のＬ３－Ｌ３断面模式図である。
【0075】
メモリトランジスタ９０ａに対するイレーズ動作時には、まず、ワード線ＷＬ１に繋がるメモリトランジスタ９０ａ，９０ｃ，９０ｅ，９０ｇに対して上記のようなプログラム動作が行われる。このようにメモリトランジスタ９０ａ，９０ｃ，９０ｅ，９０ｇがプログラム状態とされた後、ワード線ＷＬ１の電位が負（ｎｅｇａｔｉｖｅ，－５Ｖ～－６Ｖ）、ビット線ＢＬ１～ＢＬ４の電位がｌｏｗ（０Ｖ）、ソース線ＳＬ１の電位がｈｉｇｈ（５Ｖ～６Ｖ）とされる。非選択のワード線ＷＬ２の電位はｌｏｗ（０Ｖ）とされる。これにより、メモリトランジスタ９０ａを含む、ワード線ＷＬ１に繋がるメモリトランジスタ９０ａ，９０ｃ，９０ｅ，９０ｇにプログラムされた情報のイレーズが行われる。
【0076】
イレーズ動作時には、ソース線ＳＬ１側の不純物領域８４近傍でホットホール（ホットキャリア４９）が生成され、第２の半導体領域８６上方のサイドウォール絶縁膜８３に蓄積されていた電子（電荷４９ａ）が中和される。ホットホールは、ソース線ＳＬ１側の不純物領域８４近傍で生成されるため、当該不純物領域８４から離れた領域の閾値電圧への影響が抑えられる。従って、ワード線ＷＬ１のゲート長Ｌｇを過剰に小さくしなければ、全体としての閾値電圧は正、つまりメモリトランジスタ９０ａのオフ電流が初期の値を大きく超えることはない。
【0077】
（第２の実施形態）
次に、第２の実施形態について説明する。図８は、第２の実施形態に係る半導体装置を示す断面図である。
次に、第２の実施形態について説明する。図８は、第２の実施形態に係る半導体装置を示す断面図である。
【0078】
第２の実施形態に係る半導体装置２００は、不揮発性メモリの一例であって、メモリトランジスタ１０に代えてメモリトランジスタ４０をメモリ領域１に有する。メモリトランジスタ４０は、第１の実施形態における第３の半導体領域１１２の下方に、第３の半導体領域１１２及びｐウェル１１１（第４の半導体領域）と同じ導電型、すなわちｐ型の高濃度埋め込み層２１５（第５の半導体領域）を有する。高濃度埋め込み層２１５は、ｐウェル１１１よりも高濃度でｐ型不純物を含有する。他の構成は第１の実施形態と同様である。
【0079】
第２の実施形態によれば、高濃度埋め込み層２１５が設けられているため、半導体基板１０１にバイアス（基板バイアス）を印加する際の抵抗（ウェル抵抗）の低減を図ることができる。ウェル抵抗が低減されることで、例えば、印加する基板バイアスの低減を図ることが可能になる。
【0080】
高濃度埋め込み層２１５は、次のようにして形成することができる。例えば、第３の半導体領域１１２の不純物濃度を高める工程（図３Ｂ）の後に、レジストパターン５０２をマスクにして、ホウ素を２００ｋｅＶの加速エネルギーでドーズ量１～２×１０１４ｃｍ－２程度の条件で注入する。その後、第１の実施形態と同様の処理を行うことで、第２の実施形態に係る半導体装置２００を製造することができる。
【0081】
（第３の実施形態）
次に、第３の実施形態について説明する。図９は、第３の実施形態に係る半導体装置を示す断面図である。
次に、第３の実施形態について説明する。図９は、第３の実施形態に係る半導体装置を示す断面図である。
【0082】
第３の実施形態に係る半導体装置３００は、不揮発性メモリの一例であって、メモリトランジスタ１０に代えてメモリトランジスタ５０をメモリ領域１に有する。メモリトランジスタ５０では、第１の実施形態における第２の半導体領域１１５ｄがノンドープ領域ではなく、ＬＤＤ領域１１３と同じ導電型、すなわちｎ型のＬＤＤ領域２１６となっている。ＬＤＤ領域２１６のｎ型不純物の濃度は、ＬＤＤ領域１１３のｎ型不純物の濃度よりも低い。他の構成は第１の実施形態と同様である。
【0083】
第３の実施形態によっても第１の実施形態と同様の効果を得ることができる。
【0084】
【0085】
まず、図１０Ａに示すように、第１の実施形態と同様にして、ゲート電極２１１の形成までの処理を行う（図３Ｈ）。次いで、レジストパターン５０５を除去し、ポリシリコン膜２０３及び絶縁膜２０１上にレジストパターン５１１を形成する。レジストパターン５１１は、ロジック領域２及びＩ／Ｏ領域３を覆い、メモリ領域１を露出する。その後、ゲート電極２１１及びレジストパターン５１１をマスクにして不純物を注入することで、メモリ領域１にｎ型のＬＤＤ領域２１６を形成する。この不純物の注入では、例えば、リンを２０ｋｅＶの加速エネルギーでドーズ量５．５～６．５×１０１１ｃｍ－２程度の条件で注入する。この工程で注入される不純物が非常に低濃度であるため、この不純物がポリシリコン膜２０３に注入されてもロジックトランジスタ２０及びＩ／Ｏトランジスタ３０への影響は無視できる程度である。従って、レジストパターン５１１を形成せずに不純物を注入してもよい。レジストパターン５１１の形成を省略することで、工数を低減し、製造コストを低減することができる。
【0086】
続いて、図１０Ｂに示すように、レジストパターン５１１を除去し、ポリシリコン膜２０３及び絶縁膜２０１上にレジストパターン５０６を形成する。レジストパターン５１１を形成せずにＬＤＤ領域２１６を形成している場合は、ＬＤＤ領域２１６の形成後に、そのままレジストパターン５０６を形成する。次いで、ゲート電極２１１及びレジストパターン５０６をマスクにして不純物を注入することで、第１の実施形態と同様に、メモリ領域１にｎ型のＬＤＤ領域１１３を形成する。この不純物の注入では、例えば、ヒ素を１０ｋｅＶの加速エネルギーでドーズ量５．５～６．５×１０１３ｃｍ－２程度の条件で注入する。その後、第１の実施形態と同様の処理を行うことで、第３の実施形態に係る半導体装置２００を製造することができる。
【0087】
（第４の実施形態）
次に、第４の実施形態について説明する。図１１は、第４の実施形態に係る半導体装置を示す断面図である。
次に、第４の実施形態について説明する。図１１は、第４の実施形態に係る半導体装置を示す断面図である。
【0088】
第４の実施形態に係る半導体装置４００は、不揮発性メモリの一例であって、ロジックトランジスタ２０に代えてロジックトランジスタ６０をロジック領域２に有する。ロジックトランジスタ６０には、第１の実施形態における半導体領域１２２が含まれておらず、ＬＤＤ領域１２３及びチャネル領域１２６がｐウェル１２１と接している。他の構成は第１の実施形態と同様である。
【0089】
第４の実施形態によっても第１の実施形態と同様の効果を得ることができる。
【0090】
尚、不純物領域１１４を、不純物領域１２４及び／又は不純物領域１３４と同時に形成してもよい。この場合、図１２Ａに示すように、ゲート電極２２１及び２３１が形成された時点では不純物領域１１４が形成されておらず、その後、図１２Ｂに示すように、不純物領域１２４及び／又は不純物領域１３４と同時に不純物領域１１４を形成する。ただし、この変形例では、図１２Ｂに示すように、不純物領域１１４の形成の際にサイドウォール絶縁膜２５４もマスクとして機能し、平面視で不純物領域１１４と窒化膜２５２との間に隙間が存在する。従って、サイドウォール絶縁膜２５４に酸化シリコンを用いている場合、不純物領域１１４上にシリサイド層を形成すべく自然酸化膜を除去する処理を行うと、サイドウォール絶縁膜２５４が後退し、シリサイド層が第１の半導体領域１１５ｓや第２の半導体領域１１５ｄに接触し、接合リークが大きくなるおそれがある。従って、サイドウォール絶縁膜２５４に酸化シリコンを用いる場合は、サイドウォール絶縁膜２５４の形成前に不純物領域１１４を形成しておくこと、すなわち不純物領域１１４を不純物領域１２４及び不純物領域１３４よりも先に形成しておくことが好ましい。サイドウォール絶縁膜２５４に窒化シリコンを用いる場合は、自然酸化膜の除去の際にサイドウォール絶縁膜２５４は後退しないため、シリサイド層と第１の半導体領域１１５ｓや第２の半導体領域１１５ｄとの接触を避けることができる。
【0091】
尚、不純物領域１１４（ソース領域１１４ｓ及びドレイン領域１１４ｄ）に含まれる不純物は特に限定されず、ヒ素が用いられてもよいが、リンが好ましい。
【0092】
次に、本願発明者らが行ったメモリトランジスタの特性試験について説明する。
【0093】
第１の特性試験では、第２の半導体領域１１５ｄの不純物濃度を変化させながら、第１の実施形態に倣って複数のメモリトランジスタを作製し、それらについて１００００サイクルのプログラム動作及びイレーズ動作を行い、２００℃で２４時間のベーク処理を行った後の電流変化のウィンドウを測定した。この結果を図１３に示す。図１３の横軸は第２の半導体領域１１５ｄの不純物濃度、ここではリンの濃度を示し、縦軸は各メモリトランジスタのリード電流の標準偏差σに対するプログラム状態とイレーズ状態のリード電流差分の割合を示す。図１３に示すように、不純物濃度が５×１０１７ｃｍ－３以下であれば、５σ以上のウィンドウが得られる。従って、第２の半導体領域１１５ｄの不純物濃度は５×１０１７ｃｍ－３以下であることが好ましい。
【0094】
第２の特性試験では、ＬＤＤ領域１１３（第１の半導体領域１１５ｓ）の不純物濃度を変化させながら、第１の実施形態に倣って複数のメモリトランジスタを作製し、それらについてプログラム動作による電流の変化を測定した。この結果を図１４に示す。図１４の横軸は第１の半導体領域１１５ｓの不純物濃度、ここではヒ素の濃度を示し、縦軸はプログラム動作前の電流値を１としたときのプログラム動作後の電流値を示す。図１４に示すように、不純物濃度が３×１０１９ｃｍ－３以上であれば、プログラム動作の前後で電流値がほとんど変化しない。従って、第１の半導体領域１１５ｓの不純物濃度は３×１０１９ｃｍ－３以上であることが好ましい。すなわち、第１の半導体領域１１５ｓの不純物濃度を第２の半導体領域１１５ｄの不純物濃度より大きくすることが、耐久性（endurance）を改善するための必須要件であることが明らかである。
【0095】
第３の特性試験では、ＬＤＤ領域１１３（第１の半導体領域１１５ｓ）の不純物濃度を変化させながら、接合リーク電流を測定した。この結果を図１５に示す。図１５の横軸は第１の半導体領域１１５ｓの不純物濃度、ここではヒ素の濃度を示し、縦軸はリーク電流を示す。図１５に示すように、不純物濃度が５×１０２０ｃｍ－３以下であれば、リーク電流が低く抑えられる。従って、第１の半導体領域１１５ｓの不純物濃度は５×１０２０ｃｍ－３以下であることが好ましい。
【0096】
第４の特性試験では、ソース領域１１４ｓ及びドレイン領域１１４ｄにヒ素又はリンを含有させ、イレーズ動作に伴うリード電流Ｉｄの変化を測定した。ヒ素を含有させた場合の結果を図１６に示し、リンを含有させた場合の結果を図１７に示す。図１６及び図１７には、プログラム動作前後及びイレーズ動作後のリード動作で得られるゲート電圧Ｖｇ［Ｖ］とリード電流Ｉｄ［Ａ／μｍ］の関係を示している。
【0097】
メモリトランジスタ１０に対するプログラム動作は、ソース領域１１４ｓ及び半導体基板１０１を共に０Ｖとし、ゲート電極２１１及びドレイン領域１１４ｄを共に４Ｖ（プログラム電圧Ｖｐ＝４Ｖ）とし、プログラム時間Ｔｐを１μｓとして行われる。プログラム動作後のイレーズ動作は、ソース領域１１４ｓ及び半導体基板１０１を共に０Ｖとし、ゲート電極２１１を－５Ｖ、ドレイン領域１１４ｄを５Ｖ（イレーズ電圧Ｖｅ＝５Ｖ）とし、イレーズ時間Ｔｅを１０ｍｓ、１００ｍｓ、１ｓとして行われる。プログラム前後及びイレーズ後のリード動作は、ドレイン領域１１４ｄ及び半導体基板１０１を０Ｖとし、ゲート電極２１１に所定の電圧、ソース領域１１４ｓに０．５Ｖ（ドレイン電圧Ｖｄ＝０．５Ｖ）を印加して行われる。このリード動作時のゲート電圧Ｖｇとリード電流Ｉｄの関係を、図１６及び図１７に示している。
【0098】
プログラム電圧Ｖｐ＝４Ｖ、プログラム時間Ｔｐ＝１μｓの条件でプログラム動作を行うと、プログラム動作後の閾値電圧は、プログラム動作前（initial）よりも高Ｖｇ側にシフトする。
【0099】
このプログラム動作後のメモリトランジスタ１０に対し、イレーズ電圧Ｖｅ＝５Ｖ、イレーズ時間１ｓの条件でイレーズ動作を行うと、図１６及び図１７に示すように、ソース領域１１４ｓ及びドレイン領域１１４ｄに含まれる不純物によって特性が異なる。すなわち、ヒ素が含まれる場合（図１６）は、高Ｖｇ側で電流劣化が生じるが、リンが含まれる場合（図１７）は、ヒ素が含まれる場合（図１６）と比較して、イレーズ動作に伴う電流劣化が小さく、接合リークが小さい。従って、不純物領域１１４（ソース領域１１４ｓ及びドレイン領域１１４ｄ）に含まれる不純物はヒ素よりもリンが好ましい。
【0100】
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
半導体基板の上方に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上方に設けられたゲート電極と、
前記ゲート電極の側壁及び前記半導体基板の上方に設けられたサイドウォール絶縁膜と、
前記ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、第１導電型の不純物を含むソース領域及びドレイン領域と、
前記半導体基板内であって、前記サイドウォール絶縁膜の前記ゲート電極よりも前記ソース領域側に位置する第１の部分の下方に設けられ、前記ソース領域よりも低濃度で第１導電型の不純物を含む第１の半導体領域と、
前記半導体基板内であって、前記サイドウォール絶縁膜の前記ゲート電極よりも前記ドレイン領域側に位置する第２の部分の下方に設けられ、第１導電型の不純物の濃度が前記ドレイン領域及び前記第１の半導体領域よりも低い第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との間の前記半導体基板内に設けられたチャネル領域と、
前記チャネル領域の下方の前記半導体基板内に設けられ、前記チャネル領域よりも高濃度の前記第１導電型とは異なる第２導電型の不純物を含む第３の半導体領域と、
を有し、
前記サイドウォール絶縁膜に電荷を蓄積することによって情報を記憶することを特徴とする半導体装置。
（付記２）
前記サイドウォール絶縁膜は、
酸化シリコン膜と、
前記酸化シリコン膜上の窒化シリコン膜と、
を有することを特徴とする付記１に記載の半導体装置。
（付記３）
平面視で、前記ソース領域及び前記ドレイン領域の前記ゲート電極側の縁が前記窒化シリコン膜の前記ゲート電極とは反対側の縁と一致していることを特徴とする付記２に記載の半導体装置。
（付記４）
前記第３の半導体領域の前記第２導電型の不純物の濃度は、
前記第１の半導体領域の前記第１導電型の不純物の濃度よりも低く、
前記第２の半導体領域の前記第１導電型の不純物の濃度よりも高いことを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）
前記第２の半導体領域の前記第１導電型の不純物の濃度は、前記第３の半導体領域の前記第２導電型の不純物の濃度の１／１０以下であることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）
前記第１の半導体領域の前記第１導電型の不純物の濃度は、３×１０１９ｃｍ－３以上５×１０２０ｃｍ－３以下であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記第２の半導体領域の前記第１導電型の不純物の濃度は、５×１０１７ｃｍ－３以下であることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記８）
前記第２の半導体領域は、ノンドープ領域であることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
（付記９）
前記第３の半導体領域は、前記ソース領域及び前記ドレイン領域と接することを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
（付記１０）
前記ソース領域及び前記ドレイン領域は、前記第１導電型の不純物としてリンを含有することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置。
（付記１１）
前記第３の半導体領域の下方の前記半導体基板内に設けられ、前記第３の半導体領域よりも低濃度の前記第２導電型の不純物を含む第４の半導体領域と、前記第４の半導体領域の下方の前記半導体基板内に設けられ、前記第４の半導体領域よりも高濃度の前記第２導電型の不純物を含む第５の半導体領域を有することを特徴とする付記１乃至１０のいずれかに記載の半導体装置。
（付記１２）
メモリ領域及びロジック領域を有する半導体装置の製造方法であって、
前記メモリ領域内に第１のトランジスタを形成する工程と、
前記ロジック領域内に第２のトランジスタを形成する工程と、
を有し、
前記第１のトランジスタを形成する工程は、
窒化膜をマスクにして半導体基板内に不純物を注入することで第１のソース領域及び第１のドレイン領域を形成する工程を有し、
前記第２のトランジスタを形成する工程は、
前記窒化膜とは異なる膜をマスクにして前記半導体基板内に不純物を注入することで第２のソース領域及び第２のドレイン領域を形成する工程を有することを特徴とする半導体装置の製造方法。
（付記１）
半導体基板の上方に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上方に設けられたゲート電極と、
前記ゲート電極の側壁及び前記半導体基板の上方に設けられたサイドウォール絶縁膜と、
前記ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、第１導電型の不純物を含むソース領域及びドレイン領域と、
前記半導体基板内であって、前記サイドウォール絶縁膜の前記ゲート電極よりも前記ソース領域側に位置する第１の部分の下方に設けられ、前記ソース領域よりも低濃度で第１導電型の不純物を含む第１の半導体領域と、
前記半導体基板内であって、前記サイドウォール絶縁膜の前記ゲート電極よりも前記ドレイン領域側に位置する第２の部分の下方に設けられ、第１導電型の不純物の濃度が前記ドレイン領域及び前記第１の半導体領域よりも低い第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との間の前記半導体基板内に設けられたチャネル領域と、
前記チャネル領域の下方の前記半導体基板内に設けられ、前記チャネル領域よりも高濃度の前記第１導電型とは異なる第２導電型の不純物を含む第３の半導体領域と、
を有し、
前記サイドウォール絶縁膜に電荷を蓄積することによって情報を記憶することを特徴とする半導体装置。
（付記２）
前記サイドウォール絶縁膜は、
酸化シリコン膜と、
前記酸化シリコン膜上の窒化シリコン膜と、
を有することを特徴とする付記１に記載の半導体装置。
（付記３）
平面視で、前記ソース領域及び前記ドレイン領域の前記ゲート電極側の縁が前記窒化シリコン膜の前記ゲート電極とは反対側の縁と一致していることを特徴とする付記２に記載の半導体装置。
（付記４）
前記第３の半導体領域の前記第２導電型の不純物の濃度は、
前記第１の半導体領域の前記第１導電型の不純物の濃度よりも低く、
前記第２の半導体領域の前記第１導電型の不純物の濃度よりも高いことを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）
前記第２の半導体領域の前記第１導電型の不純物の濃度は、前記第３の半導体領域の前記第２導電型の不純物の濃度の１／１０以下であることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）
前記第１の半導体領域の前記第１導電型の不純物の濃度は、３×１０１９ｃｍ－３以上５×１０２０ｃｍ－３以下であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記第２の半導体領域の前記第１導電型の不純物の濃度は、５×１０１７ｃｍ－３以下であることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記８）
前記第２の半導体領域は、ノンドープ領域であることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
（付記９）
前記第３の半導体領域は、前記ソース領域及び前記ドレイン領域と接することを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
（付記１０）
前記ソース領域及び前記ドレイン領域は、前記第１導電型の不純物としてリンを含有することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置。
（付記１１）
前記第３の半導体領域の下方の前記半導体基板内に設けられ、前記第３の半導体領域よりも低濃度の前記第２導電型の不純物を含む第４の半導体領域と、前記第４の半導体領域の下方の前記半導体基板内に設けられ、前記第４の半導体領域よりも高濃度の前記第２導電型の不純物を含む第５の半導体領域を有することを特徴とする付記１乃至１０のいずれかに記載の半導体装置。
（付記１２）
メモリ領域及びロジック領域を有する半導体装置の製造方法であって、
前記メモリ領域内に第１のトランジスタを形成する工程と、
前記ロジック領域内に第２のトランジスタを形成する工程と、
を有し、
前記第１のトランジスタを形成する工程は、
窒化膜をマスクにして半導体基板内に不純物を注入することで第１のソース領域及び第１のドレイン領域を形成する工程を有し、
前記第２のトランジスタを形成する工程は、
前記窒化膜とは異なる膜をマスクにして前記半導体基板内に不純物を注入することで第２のソース領域及び第２のドレイン領域を形成する工程を有することを特徴とする半導体装置の製造方法。
【符号の説明】
【0101】
１０、４０、５０：メモリトランジスタ
１００、２００、３００、４００：半導体装置
１０１：半導体基板
１１２：第３の半導体領域（スクリーン層）
１１３：ＬＤＤ領域
１１４：不純物領域
１１４ｓ：ソース領域
１１４ｄ：ドレイン領域
１１５ｓ：第１の半導体領域
１１５ｄ：第２の半導体領域
２１１：ゲート電極
２１２：ゲート絶縁膜
２１５：高濃度埋め込み層（第５の半導体領域）
２５１：酸化膜
２５２：窒化膜
２５３：サイドウォール絶縁膜
１００、２００、３００、４００：半導体装置
１０１：半導体基板
１１２：第３の半導体領域（スクリーン層）
１１３：ＬＤＤ領域
１１４：不純物領域
１１４ｓ：ソース領域
１１４ｄ：ドレイン領域
１１５ｓ：第１の半導体領域
１１５ｄ：第２の半導体領域
２１１：ゲート電極
２１２：ゲート絶縁膜
２１５：高濃度埋め込み層（第５の半導体領域）
２５１：酸化膜
２５２：窒化膜
２５３：サイドウォール絶縁膜
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】
【図3K】
【図3L】
【図3M】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11】
【図12A】
【図12B】
【図13】
【図14】
【図15】
【図16】
【図17】