特許 7095342 炭化珪素半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-06-27

(45)【発行日】2022-07-05

(54)【発明の名称】炭化珪素半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20220628BHJP

   H01L 21/20 20060101ALI20220628BHJP

   H01L 21/265 20060101ALI20220628BHJP

   H01L 29/12 20060101ALI20220628BHJP

   H01L 29/739 20060101ALI20220628BHJP

   H01L 21/336 20060101ALI20220628BHJP

【ＦＩ】

H01L29/78 652C

H01L21/20

H01L21/265 V

H01L29/78 652H

H01L29/78 652J

H01L29/78 652T

H01L29/78 653A

H01L29/78 655A

H01L29/78 658A

H01L29/78 658E

H01L29/78 658G

【請求項の数】 8

(21)【出願番号】P 2018053157

(22)【出願日】2018-03-20

(65)【公開番号】P2019165165

(43)【公開日】2019-09-26

【審査請求日】2021-02-15

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(73)【特許権者】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】鈴木 巨裕

(72)【発明者】

【氏名】鈴木 優

(72)【発明者】

【氏名】副島 成雅

【審査官】上田 智志

(56)【参考文献】

【文献】特開２０１７－１５２４８８（ＪＰ，Ａ）

【文献】特開２００６－１７９５９８（ＪＰ，Ａ）

【文献】特開２０１６－１９２５４１（ＪＰ，Ａ）

【文献】特開２０１２－１６４７０７（ＪＰ，Ａ）

【文献】特開２０１５－１４１９２１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／２６５

Ｈ０１Ｌ ２１／２０

(57)【特許請求の範囲】

【請求項1】

反転型の半導体素子を備える炭化珪素半導体装置であって、
炭化珪素で構成された第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなる低濃度層（２）と、
前記低濃度層の上に形成された第２導電型の炭化珪素からなる第２導電型のディープ層（３）と、
前記低濃度層上に形成され、前記ディープ層に挟まれて配置された第１導電型のＪＦＥＴ部（２ａ）と、
前記ＪＦＥＴ部と前記ディープ層との間に配置され、前記ＪＦＥＴ部よりも第１導電型不純物濃度が高濃度とされた空乏層調整層（２０）と、
前記ディープ層と前記ＪＦＥＴ部および前記空乏層調整層の上に形成された第２導電型のベース領域（６）と、
前記ベース領域の上に形成され、前記低濃度層よりも高濃度の第１導電型の炭化珪素からなるソース領域（７）と、
前記ソース領域および前記ベース領域を貫通して前記ＪＦＥＴ部に達すると共に一方向を長手方向とするライン状のゲートトレンチ（９）内において、前記ベース領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（１０）と、前記ゲート絶縁膜上に形成されたゲート電極（１１）と、を有してなるトレンチゲート構造と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１３）と、
前記基板の裏面側に形成されたドレイン電極（１４）と、を有し、
前記ゲート電極に対してゲート電圧を印加することで前記チャネル領域を形成すると共に、前記ドレイン電極に対してドレイン電圧として通常作動時の電圧を印加することで、前記ソース領域および前記ＪＦＥＴ部を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型の半導体素子を備え、
前記ＪＦＥＴ部は、前記トレンチゲート構造と対応する位置に形成されていると共に前記ゲートトレンチの長手方向に沿って延設され、前記基板側よりも前記トレンチゲート構造側において幅が広くされており、
前記ドレイン電圧として前記通常作動時の電圧が印加されているときには、前記ディープ層から伸びる空乏層の伸び量が前記空乏層調整層にてストップされ、前記ドレイン電圧として前記通常作動時よりも高い電圧が印加されると、前記ＪＦＥＴ部のうち前記基板側の位置において、前記空乏層により前記ＪＦＥＴ部がピンチオフさせられる炭化珪素半導体装置。

【請求項2】

最も前記ベース領域側における前記ＪＦＥＴ部および該ＪＦＥＴ部の両側に位置している前記空乏層調整層を合わせた幅が前記トレンチゲート構造の幅よりも０．２μｍ以上大きくされている請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記空乏層調整層は、前記ディープ層と前記低濃度層との間にも形成されている請求項１または２に記載の炭化珪素半導体装置。

【請求項4】

前記ＪＦＥＴ部の第１導電型不純物濃度が前記低濃度層の第１導電型不純物濃度よりも低くされている請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。

【請求項5】

前記ＪＦＥＴ部の表層部には、該ＪＦＥＴ部よりも第１導電型不純物濃度が高くされた第１導電型の電流分散層（４）が備えられている請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。

【請求項6】

反転型の半導体素子を備えた炭化珪素半導体装置の製造方法であって、
炭化珪素で構成された第１または第２導電型の基板（１）を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第１導電型の炭化珪素からなる低濃度層（２）を形成することと、
前記低濃度層の上に、第２導電型の炭化珪素からなる第２導電型のディープ層（３）と、前記ディープ層に挟まれて配置される第１導電型のＪＦＥＴ部（２ａ）と、前記ＪＦＥＴ部と前記ディープ層との間に配置され、前記ＪＦＥＴ部よりも第１導電型不純物濃度が高濃度とされる空乏層調整層（２０）と、を形成することと、
前記ディープ層と前記ＪＦＥＴ部および前記空乏層調整層の上に、第２導電型の炭化珪素からなるベース領域（６）を形成することと、
前記ベース領域の上に、前記低濃度層よりも高濃度の第１導電型の炭化珪素からなるソース領域（７）を形成することと、
前記ソース領域および前記ベース領域を貫通して前記ＪＦＥＴ部に達すると共に一方向を長手方向とするライン状のゲートトレンチ（９）を形成したのち、前記ゲートトレンチ内において、前記ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜（１０）を形成し、さらに前記ゲート絶縁膜上にゲート電極（１１）を形成することでトレンチゲート構造を形成することと、
前記ゲート電極および前記ゲート絶縁膜を覆う層間絶縁膜（１２）を形成することと、
前記層間絶縁膜にコンタクトホールを形成することと、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されるソース電極（１３）を形成することと、
前記基板の裏面側にドレイン電極（１４）を形成することと、を行うことにより、
前記ゲート電極に対してゲート電圧を印加することで前記チャネル領域を形成すると共に、前記ドレイン電極に対してドレイン電圧として通常作動時の電圧を印加することで、前記ソース領域および前記ＪＦＥＴ部を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型の半導体素子を形成し、
前記ディープ層と前記ＪＦＥＴ部および前記空乏層調整層を形成することでは、
前記ＪＦＥＴ部を、前記トレンチゲート構造と対応する位置に形成すると共に前記ゲートトレンチの長手方向に沿って延設し、さらに、前記基板側よりも前記トレンチゲート構造側において幅を広くし、
前記ＪＦＥＴ部および前記空乏層調整層のうちの前記基板側の位置での幅を、前記ドレイン電圧として前記通常作動時の電圧が印加されているときには、前記ディープ層から伸びる空乏層の伸び量が前記空乏層調整層にてストップされ、前記ドレイン電圧として前記通常作動時よりも高い電圧が印加されると前記空乏層により前記ＪＦＥＴ部がピンチオフさせられる幅とする炭化珪素半導体装置の製造方法。

【請求項7】

前記ディープ層と前記ＪＦＥＴ部および前記空乏層調整層を形成することは、
前記低濃度層の上に前記ＪＦＥＴ部を構成する第１導電型の炭化珪素層を形成することと、
前記炭化珪素層のうち前記ディープ層の形成予定領域を開口させるトレンチ（２ｂ）を形成することと、
前記トレンチの内壁面に第１導電型を斜めイオン注入することで前記空乏層調整層を形成することと、
前記空乏層調整層が形成された後の前記トレンチ内を第２導電型の炭化珪素層で埋め込むことで前記ディープ層を形成することと、を含んでいる請求項６に記載の炭化珪素半導体装置の製造方法。

【請求項8】

前記ディープ層と前記ＪＦＥＴ部および前記空乏層調整層を形成することは、
前記低濃度層の上に前記ディープ層を構成する第２導電型の炭化珪素層を形成することと、

前記炭化珪素層のうち前記ＪＦＥＴ部の形成予定領域を開口させるトレンチ（３ａ）を形成することと、
前記トレンチの内壁面に第１導電型を斜めイオン注入することで前記空乏層調整層を形成することと、
前記空乏層調整層が形成された後の前記トレンチ内を第１導電型の炭化珪素層で埋め込むことで前記ＪＦＥＴ部を形成することと、を含んでいる請求項６に記載の炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、トレンチゲート構造を有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関するものである。

【背景技術】

【0002】

近年、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣ半導体装置は、電界破壊強度が強いため、大電流の制御を行うことができる。そのため、ハイブリットカー用のモーターの制御への活用が期待されている。

【0003】

ＳｉＣ半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効であり、チャネル密度を高くできる構造として、トレンチゲート構造を有するＳｉＣ半導体装置が提案されている（例えば、特許文献１参照）。

【0004】

このようなＳｉＣ半導体装置において、オン抵抗値の低減はスイッチング損失の低減などを図るために必要であるが、負荷短絡時に半導体素子に流れる電流値は、半導体素子のオン抵抗値に反比例して大きくなる。すなわち、オン抵抗値の小さい半導体素子ほど、負荷短絡時の飽和電流が大きな電流値となる。その結果、自己発熱による半導体素子の破損が発生し易くなるので、負荷短絡時におけるＳｉＣ半導体装置の耐量が低下することになる。このように、オン抵抗値の低減と負荷短絡時におけるＳｉＣ半導体装置の耐量向上はトレードオフの関係を有しているが、このトレードオフの関係の改善、つまり低オン抵抗値と低飽和電流の両立が望まれている。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１６－６６７８０号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明者らは、トレンチゲート構造のＭＯＳＦＥＴを有するＳｉＣ半導体装置について、低オン抵抗値と低飽和電流の両立が図れる構造について検討を行った。その結果、トレンチゲートよりも深いｐ型ディープ層をトレンチゲートの両側に配置し、隣り合うｐ型ディープ層の間にＪＦＥＴ部を構成すると共に、通常作動時よりもドレイン電圧が高くなった時にＪＦＥＴ部がピンチオフされる構造を見出した。

【0007】

例えば、ｎ^＋型基板の上にｎ^－型ドリフト層とｐ型ベース領域およびｎ^＋型ソース領域を順に形成し、ｐ型ベース領域およびｎ^＋型ソース領域を貫通してｎ^－型ドリフト層に達するトレンチ内にゲート電極を備えたトレンチゲート構造とする。また、ｎ^－型ドリフト層内においてｐ型ベース領域の底部からｎ^＋型基板に伸びるように、トレンチゲート構造の両側にｐ型ディープ層を形成し、さらにｐ型ディープ層の少なくとも側面にｎ^－型ドリフト層よりも高濃度なｎ型調整層を備えた構造とする。

【0008】

このような構造においては、ｎ^－型ドリフト層のうち隣り合うｐ型ディープ層の間に配置された部分によってＪＦＥＴ部が構成される。そして、通常作動時のドレイン電圧が印加されたときには、ｐ型ディープ層からの空乏層の伸び量がｎ型調整層内に留まることで、ＪＦＥＴ部およびｎ型調整層のうち空乏層が伸びていない部分にて電流経路が確保されて電流が流される。このため、オン抵抗の低減を図ることができる。

【0009】

一方、負荷短絡時等に通常作動時よりもドレイン電圧が高くなると、ｐ型ディープ層から伸びる空乏層がｎ型調整層から更にＪＦＥＴ部に伸び、ＪＦＥＴ部が完全空乏化されてピンチオフされる。したがって、飽和電流を抑制することが可能となり、オン抵抗の低減との両立を図ることが可能となる。

【0010】

しかしながら、通常作動時よりもドレイン電圧が高くなったときにＪＦＥＴ部およびｎ型調整層がピンチオフされるように、ＪＦＥＴ部およびｎ型調整層の幅や不純物濃度を規定しなければならない。このため、ＪＦＥＴ部およびｎ型調整層の幅をあまり大きくすることができない。これにより、ｎ^－型ドリフト層に対してｐ型ディープ層を形成する際とトレンチゲート構造を構成するためのトレンチを形成する際にマスクずれが発生したときに、トレンチゲート構造の側面がｐ型ディープ層と重なることがあることが判った。このような構造になると、トレンチゲート構造の一方の側面においてチャネルが形成できず、電流が流せなくなるため、オン抵抗の低減が図れなくなるという課題が生じる。

【0011】

本発明は上記点に鑑みて、低オン抵抗値と低飽和電流を両立しつつ、ディープ層とトレンチゲート構造とが重ならない構造のＳｉＣ半導体装置およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0012】

上記目的を達成するため、請求項１に記載のＳｉＣ半導体装置は、ＳｉＣで構成された第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型のＳｉＣからなる低濃度層（２）と、低濃度層の上に形成された第２導電型のＳｉＣからなる第２導電型のディープ層（３）と、低濃度層上に形成され、ディープ層に挟まれて配置された第１導電型のＪＦＥＴ部（２ａ）と、ＪＦＥＴ部とディープ層との間に配置され、ＪＦＥＴ部よりも第１導電型不純物濃度が高濃度とされた空乏層調整層（２０）と、ディープ層とＪＦＥＴ部および空乏層調整層の上に形成された第２導電型のベース領域（６）と、ベース領域の上に形成され、低濃度層よりも高濃度の第１導電型のＳｉＣからなるソース領域（７）と、ソース領域およびベース領域を貫通してＪＦＥＴ部に達すると共に一方向を長手方向とするライン状のゲートトレンチ（９）内において、ベース領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（１０）と、ゲート絶縁膜上に形成されたゲート電極（１１）と、を有してなるトレンチゲート構造と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）と、コンタクトホールを通じて、ソース領域に電気的に接続されたソース電極（１３）と、基板の裏面側に形成されたドレイン電極（１４）と、を有している。そして、ゲート電極に対してゲート電圧を印加することでチャネル領域を形成すると共に、ドレイン電極に対してドレイン電圧として通常作動時の電圧を印加することで、ソース領域およびＪＦＥＴ部を介して、ソース電極およびドレイン電極の間に電流を流す反転型の半導体素子が構成されている。

【0013】

このような構成において、ＪＦＥＴ部は、トレンチゲートと対応する位置に形成されていると共にゲートトレンチの長手方向に沿って延設され、基板側よりもトレンチゲート側において幅が広くされており、ドレイン電圧として通常作動時の電圧が印加されているときには、ディープ層から伸びる空乏層の伸び量が空乏層調整層にてストップされ、ドレイン電圧として通常作動時よりも高い電圧が印加されると、ＪＦＥＴ部のうち基板側の位置において、空乏層によりＪＦＥＴ部がピンチオフさせられる。

【0014】

このように、ＪＦＥＴ部のうち基板側の部分よりもベース領域側の部分の方の幅を広げている。このため、ゲートトレンチを形成する際にマスクずれが発生しても、ゲートトレンチがＪＦＥＴ部内に位置するようにでき、ディープ層と重ならないようにできる。したがって、トレンチゲート構造の両側面において的確にチャネル領域が形成されるようにでき、オン抵抗の低減が図れなくなることを防止することができる。

【0015】

また、ＪＦＥＴ部の側面をテーパ状とし、ＪＦＥＴ部のうちの基板側の部分の幅を狭くしているため、ドレイン電圧が通常作動時の電圧よりも高くなったときにＪＦＥＴ部が即座にピンチオフされるようにするようにできる。このため、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。

【0016】

したがって、低オン抵抗値と低飽和電流を両立しつつ、ディープ層とトレンチゲート構造とが重ならない構造のＳｉＣ半導体装置とすることが可能となる。

【0017】

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

【図面の簡単な説明】

【0018】

【図1】第１実施形態にかかるＳｉＣ半導体装置の断面図である。

【図2A】図１に示すＳｉＣ半導体装置の通常作動時の様子を示した断面図である。

【図2B】図１に示すＳｉＣ半導体装置の負荷短絡時の様子を示した断面図である。

【図3】マスクずれが発生した場合のＳｉＣ半導体装置の断面図である。

【図4A】図１に示すＳｉＣ半導体装置の製造工程中の断面図である。

【図4B】図４Ａに続くＳｉＣ半導体装置の製造工程中の断面図である。

【図4C】図４Ｂに続くＳｉＣ半導体装置の製造工程中の断面図である。

【図4D】図４Ｃに続くＳｉＣ半導体装置の製造工程中の断面図である。

【図4E】図４Ｄに続くＳｉＣ半導体装置の製造工程中の断面図である。

【図4F】図４Ｅに続くＳｉＣ半導体装置の製造工程中の断面図である。

【図5】第２実施形態にかかるＳｉＣ半導体装置の断面図である。

【図6A】図５に示すＳｉＣ半導体装置の製造工程中の断面図である。

【図6B】図６Ａに続くＳｉＣ半導体装置の製造工程中の断面図である。

【図6C】図６Ｂに続くＳｉＣ半導体装置の製造工程中の断面図である。

【図6D】図６Ｃに続くＳｉＣ半導体装置の製造工程中の断面図である。

【図6E】図６Ｄに続くＳｉＣ半導体装置の製造工程中の断面図である。

【図6F】図６Ｅに続くＳｉＣ半導体装置の製造工程中の断面図である。

【図6G】図６Ｆに続くＳｉＣ半導体装置の製造工程中の断面図である。

【図6H】図６Ｇに続くＳｉＣ半導体装置の製造工程中の断面図である。

【図7】第３実施形態にかかるＳｉＣ半導体装置の断面図である。

【図8】第４実施形態にかかるＳｉＣ半導体装置の断面図である。

【図9A】図８に示すＳｉＣ半導体装置の製造工程中の断面図である。

【図9B】図９Ａに続くＳｉＣ半導体装置の製造工程中の断面図である。

【図9C】図９Ｂに続くＳｉＣ半導体装置の製造工程中の断面図である。

【発明を実施するための形態】

【0019】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0020】

（第１実施形態）
第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置は、図１に示すように、半導体素子として縦型ＭＯＳＦＥＴが形成されたものである。縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。

【0021】

ＳｉＣ半導体装置は、半導体基板としてＳｉＣからなるｎ^＋型基板１が用いて形成されている。ｎ^＋型基板１は、所定のオフ角を有するオフ基板で構成されている。例えば、ｎ^＋型基板１は、主表面の面方位が（０００１）Ｓｉ面とされ、＜１１－２０＞方向がオフ方向とされる。なお、オフ方向とは、「成長面の法線ベクトルを（０００１）面に投影したベクトルに平行な方向」のことを言う。ｎ^＋型基板１のｎ型不純物濃度については濃いほど良いが、例えば１×１０^１８～３×１０^１９／ｃｍ^３とされ、ここではリン濃度を５×１０^１８／ｃｍ^３としている。また、ｎ^＋型基板１の厚みについては、例えば１０～５００μｍとされ、ここでは１００μｍとしている。

【0022】

ｎ^＋型基板１の主表面上にＳｉＣからなるｎ^－型低濃度層２が形成されている。ｎ^－型低濃度層２は、ｎ^＋型基板１から離れた位置において幅狭とされたＪＦＥＴ部２ａと連結されている。なお、本明細書では、便宜上、ｎ^－型低濃度層２およびＪＦＥＴ部２ａという別々の構成として説明しているが、これら各ｎ型層はドリフト層として機能する部分となる。ＪＦＥＴ部２ａは、ｎ^－型低濃度層２と同じ不純物濃度で構成されていても良いし、異なる不純物濃度で構成されていても良い。

【0023】

ｎ^－型低濃度層２のｎ型不純物濃度については、例えば５×１０^１５～２×１０^１６／ｃｍ^３、ここではリン濃度を８．０×１０^１５／ｃｍ^３としている。ｎ^－型低濃度層２の厚みについては、例えば６～１５μｍ、ここでは１２μｍで構成している。また、ＪＦＥＴ部２ａのｎ型不純物濃度については、ここではｎ^－型低濃度層２と同じにしている。ＪＦＥＴ部２ａの厚みについては、例えば１．０～５．０μｍとされ、ここでは２．０μｍとしている。

【0024】

また、ＪＦＥＴ部２ａは、後述するトレンチゲート構造の長手方向に沿って延設された短冊状とされ、ＪＦＥＴ部２ａの側面がテーパ状とされることで断面形状が台形とされている。具体的には、ＪＦＥＴ部２ａの幅が、ｎ^＋型基板１の厚み方向において変化しており、ｎ^＋型基板１側においてその反対側と比較して幅が狭くなるようにＪＦＥＴ部２ａの側面がテーパ状とされている。

【0025】

ＪＦＥＴ部２ａの幅のうち、ｎ^＋型基板１側の幅については、後述するように、ピンチオフ条件や飽和電流の抑制を考慮して設定される。さらに、ＪＦＥＴ部２ａを埋込成長によって形成する場合には埋め込み性、ｐ型ディープ層３を埋込成長によって形成する場合には埋め込み前にＪＦＥＴ部２ａが倒れることなく立つように、ＪＦＥＴ部２ａの幅のうち、ｎ^＋型基板１側の幅を設定している。ＪＦＥＴ部２ａのうちｎ^＋型基板１と反対側の幅については、後述するトレンチゲート構造の幅よりも大きくされ、かつ、ｎ^＋型ソース領域７とｐ^＋型コンタクト領域８との境界位置よりもＪＦＥＴ部２ａの端部がトレンチゲート構造側に位置するよう設定される。本実施形態では、１セル分の幅を例えば２．０μｍとしている。この場合、ＪＦＥＴ部２ａのうちｎ^＋型基板１側の幅は例えば０．３～０．７μｍとされ、ここでは０．４μｍとしている。また、ＪＦＥＴ部２ａのうちｎ^＋型基板１と反対側の幅は例えば０．６～１．６μｍとされ、ここでは例えば０．６μｍとしている。

【0026】

ＪＦＥＴ部２ａの両側には、ＳｉＣからなるｐ型ディープ層３が形成されており、ＪＦＥＴ部２ａとｐ型ディープ層３との間には高濃度ｎ型層２０が形成されている。ｐ型ディープ層３は、概ねＪＦＥＴ部２ａと同じ厚みで構成される。また、ｐ型ディープ層３のｐ型不純物濃度は、例えば１×１０^１７～２×１０^１８／ｃｍ^３とされ、ここではアルミニウム濃度を５．０×１０^１７／ｃｍ^３としている。また、ｐ型ディープ層３については、ＪＦＥＴ部２ａと逆の関係、すなわちｎ^＋型基板１側においてその反対側と比較して幅が広くなるように、ｐ型ディープ層３の側面がテーパ状とされていて断面形状が台形とされている。ここでは１セル分の幅を２．０μｍとして、ｐ型ディープ層３のうちｎ^＋型基板１側の幅を１．５μｍ、ｎ^＋型基板１と反対側の幅を１．３μｍとしている。なお、図１では、ｐ型ディープ層３が左右半分ずつしか描かれていないが、隣り合うセルにおいてｐ型ディープ層３が繋がることで断面形状が台形になる。

【0027】

高濃度ｎ型層２０は、少なくともＪＦＥＴ部２ａとｐ型ディープ層３との間に形成されるものであり、本実施形態では、ｐ型ディープ層３のうちの底面側つまりｎ^－型低濃度層２との境界位置にも形成されている。この高濃度ｎ型層２０は、空乏層調整層として機能するものであり、ＪＦＥＴ部２ａよりもｎ型不純物濃度が高くされている。高濃度ｎ型層２０のｎ型不純物濃度や幅については、通常作動時におけるｐ型ディープ層３からの空乏層の伸び量に基づいて決められる。高濃度ｎ型層２０のｎ型不純物濃度については、例えば３×１０^１７～１×１０^１９／ｃｍ^３とされ、ここではリン濃度を１．０×１０^１８／ｃｍ^３としている。また高濃度ｎ型層２０の厚みについては、例えば０．０３～０．２μｍとされ、ここでは０．０５μｍとしている。

【0028】

また、ＪＦＥＴ部２ａや高濃度ｎ型層２０およびｐ型ディープ層３の上には、ＳｉＣからなるｐ型ベース領域６が形成されている。さらにｐ型ベース領域６の上には、ＳｉＣからなるｎ^＋型ソース領域７およびｐ^＋型コンタクト領域８が形成されている。ｎ^＋型ソース領域７は、ｐ型ベース領域６のうちＪＦＥＴ部２ａと対応する部分の上に形成されている。ｐ^＋型コンタクト領域８は、ｐ型ベース領域６を後述するソース電極１３に電気的に接続するための領域であり、ｐ型ベース領域６のうちｐ型ディープ層３と対応する部分の上に形成されている。

【0029】

ｐ型ベース領域６は、ｐ型ディープ層３よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされている。ｐ型ベース領域６のｐ型不純物濃度については、例えば５×１０^１６～４×１０^１７／ｃｍ^３され、ここではアルミニウム濃度を２．０×１０^１７／ｃｍ^３としている。ｐ型ベース領域６の厚みについては、例えば０．３～１．５μｍとされ、ここでは０．８μｍとされている。

【0030】

ｎ^＋型ソース領域７は、ｎ型不純物濃度がＪＦＥＴ部２ａよりも高濃度とされている。ｎ^＋型ソース領域７のｎ型不純物濃度については、例えば５×１０^１８～３×１０^２０／ｃｍ^３とされ、ここではアルミニウム濃度を１．０×１０^２０／ｃｍ^３としている。ｎ^＋型ソース領域７の厚みについては、例えば０．２～０．６μｍとされ、ここでは０．４μｍとしている。

【0031】

ｐ^＋型コンタクト領域８は、ｐ型不純物濃度がｐ型ベース領域６よりも高濃度とされている。ｐ^＋型コンタクト領域８のｐ型不純物濃度については、例えば５×１０^１８～３×１０^２０／ｃｍ^３とされ、ここではアルミニウム濃度を１．０×１０^２０／ｃｍ^３としている。ｐ^＋型コンタクト領域８の厚みについては、例えば０．２～０．７μｍとされ、ここでは０．４μｍとしている。

【0032】

また、ｐ型ベース領域６およびｎ^＋型ソース領域７を貫通してＪＦＥＴ部２ａに達するように、例えば幅が０．４～１．２μｍ、深さが０．７～３．０μｍのゲートトレンチ９が形成されている。ここでは、ゲートトレンチ９の幅を０．４μｍとしており、深さを２．０μｍとしている。このゲートトレンチ９の側面と接するように上述したｐ型ベース領域６およびｎ^＋型ソース領域７が配置されている。

【0033】

ゲートトレンチ９の幅については任意であるが、下限値については、異方性エッチングの実現性と後述するゲート電極１１の埋め込み性などを考慮して設定してあり、上限値については電流効率とＪＦＥＴ部２ａの幅およびマスクずれを考慮して設定してある。

【0034】

ゲートトレンチ９を形成する際に見込まれるマスクずれの最大値については装置毎に決まっているが、例えば目標位置を中心として幅方向に最大０．１μｍの範囲でずれることが見込まれる。このため、最もｐ型ベース領域６側におけるＪＦＥＴ部２ａおよびその両側に配置された高濃度ｎ型層２０を合わせた幅の方がゲートトレンチ９の幅よりも０．１×２μｍ以上大きくなるようにしてある。例えば、上記したようにＪＦＥＴ部２ａのうちｎ^＋型基板１と反対側の幅が０．６μｍ、高濃度ｎ型層２０の幅が０．０５μｍとされる場合、ｐ型ベース領域６側におけるＪＦＥＴ部２ａおよびその両側に配置された高濃度ｎ型層２０を合わせた幅が０．７μｍとなる。この場合、ゲートトレンチ９の幅を０．７μｍよりも０．２μｍ以上小さくなるようにしており、上記したように例えば０．４μｍとしている。

【0035】

ゲートトレンチ９は、図１の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１には１本しか示していないが、ゲートトレンチ９は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層３の間に挟まれるように配置されていてストライプ状とされている。例えば、ゲートトレンチ９のピッチとなるセルピッチ、つまり隣り合うゲートトレンチ９の配置間隔の半分となるハーフセルピッチは、例えば２．０μｍとされている。

【0036】

また、ｐ型ベース領域６のうちゲートトレンチ９の側面に位置している部分を、縦型ＭＯＳＦＥＴの作動時にｎ^＋型ソース領域７とＪＦＥＴ部２ａとの間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ９の内壁面にゲート絶縁膜１０が形成されている。ゲート絶縁膜１０は酸化膜などによって構成され、例えば７５ｎｍとされている。そして、ゲート絶縁膜１０の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１１が形成されており、これらゲート絶縁膜１０およびゲート電極１１によってゲートトレンチ９内が埋め尽くされている。

【0037】

また、ｎ^＋型ソース領域７およびｐ^＋型コンタクト領域８の表面には、層間絶縁膜１２を介してソース電極１３などが形成されおり、図示しないが、ゲート電極１１の表面には、ゲート配線層が形成されている。ソース電極１３やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ^＋型ソース領域７やｎ型ドープの場合のゲート電極１１と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ^＋型コンタクト領域８と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１３は、層間絶縁膜１２上に形成されることで電気的に絶縁されている。そして、層間絶縁膜１２に形成されたコンタクトホールを通じて、ソース電極１３はｎ^＋型ソース領域７およびｐ^＋型コンタクト領域８と電気的に接触させられている。

【0038】

さらに、ｎ^＋型基板１の裏面側にはｎ^＋型基板１と電気的に接続されたドレイン電極１４が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。

【0039】

このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、以下のように動作する。

【0040】

まず、ゲート電極１１にゲート電圧Ｖｇを印加する前の状態では、ｐ型ベース領域６にチャネル領域が形成されない。したがって、ドレイン電極１４に通常作動時に印加される正の電圧、例えば２Ｖを印加したとしても、ｐ型ベース領域６内に到達することはできず、ソース電極１３とドレイン電極１４との間に電流が流れない。このため、本実施形態のＳｉＣ半導体装置は、ゲート電圧Ｖｇを印加していないときには、ドレイン－ソース間に電流が流れないノーマリオフ型の半導体素子となる。

【0041】

また、オフ時に、ゲート電圧Ｖｇが０Ｖ、ソース電圧Ｖｓが０Ｖの際に、通常作動時よりも高いドレイン電圧Ｖｄ、例えば１２００Ｖが印加されると、ｐ型ベース領域６およびｐ型ディープ層３とｎ^－型低濃度層２およびＪＦＥＴ部２ａとの間より空乏層が伸びる。また、ｐ型ベース領域６のｐ型不純物濃度を２．０×１０^１７／ｃｍ^３と高濃度にしているため、空乏層はほとんどＪＦＥＴ部２ａ側に伸び、ｐ型ベース領域６がパンチスルーすることは無い。このため、このときには縦型ＭＯＳＦＥＴに電流は流れない。

【0042】

また、隣り合うｐ型ディープ層３は空乏層で繋がるので、トレンチゲート構造にはほとんど電界が掛からない。この場合、最大でも電界強度が１ＭＶ／ｃｍ未満となる。このため、トレンチゲート構造が破壊されないだけでなく、ゲート寿命において高い信頼性を得ることが可能となっている。

【0043】

次に、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを例えば１～２Ｖとした状態で、ゲート電極１１に対して例えば２０Ｖのゲート電圧Ｖｇを印加すると、縦型ＭＯＳＦＥＴがオンさせられる。すなわち、ゲート電圧が印加されることによってゲートトレンチ９に接する部分のｐ型ベース領域６にチャネル領域が形成されるため、縦型ＭＯＳＦＥＴは、ドレイン－ソース間に電流を流すという動作を行う。

【0044】

より詳しくは、ソース電極１３からｎ^＋型ソース領域７を通じて注入された電子はチャネル領域を通ってトレンチゲート構造の底部、つまりＪＦＥＴ部２ａや高濃度ｎ型層２０に至る。このとき、ドレイン電圧Ｖｄが２Ｖであり、さらに、ＪＦＥＴ部２ａとｐ型ディープ層３との間に高濃度ｎ型層２０を配置していることから、この高濃度ｎ型層２０が空乏層調整層として機能することで、次の作動を行うことになる。

【0045】

具体的には、図２Ａの一点鎖線で示すように、ドレイン電圧Ｖｄが例えば２Ｖのように通常作動時に印加される電圧である場合には、ｐ型ディープ層３側から高濃度ｎ型層２０へ伸びる空乏層は、高濃度ｎ型層２０の厚みよりも小さい幅しか伸びない。つまり、高濃度ｎ型層２０が空乏層の伸びをストップする層として機能する。このため、ＪＦＥＴ部２ａ内への空乏層の伸びが抑制され、ＪＦＥＴ部２ａ内の電流経路が狭くなること無く、電流を流すことが可能となる。したがって、低オン抵抗を図ることが可能となる。

【0046】

さらに、高濃度ｎ型層２０のうち空乏層が伸びていない部分についても電流経路として機能する。そして、高濃度ｎ型層２０がＪＦＥＴ部２ａよりもｎ型不純物濃度が高濃度になっており、低抵抗となっていることから、高濃度ｎ型層２０が電流経路として機能することで、ＪＦＥＴ部２ａのみが電流経路となる場合よりも更に低オン抵抗とすることが可能となる。

【0047】

ここで、負荷短絡等が発生すると、ドレイン電圧Ｖｄが例えば７５０Ｖに上昇するなど、通常作動時の電圧よりも高くなる。このとき、ゲート電圧Ｖｇとして２０Ｖが印加されているため、チャネル領域が形成された状態となっている。そのため、ソース電極１３から注入された電子は、ｎ^＋型ソース領域７およびチャネル領域を通ってトレンチゲート構造の底部に達する。

【0048】

しかしながら、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなっているため、ｐ型ディープ層３側から高濃度ｎ型層２０へ伸びる空乏層が高濃度ｎ型層２０の厚みよりも伸びる。これにより、図２Ｂの一点鎖線で示したように、ｎ^－型低濃度層２に入り込むように空乏層が広がり、ＪＦＥＴ部２ａ内、特にＪＦＥＴ部２ａのうちのｎ^＋型基板１側の部分が即座にピンチオフされる。このため、ＪＦＥＴ部２ａおよびｎ^－型低濃度層２で大きな抵抗が掛かることになり、トレンチゲート構造の底部に達した電子がｎ^＋型基板１に辿り着き難くなる。したがって、電流が流れないようにでき、低飽和電流を維持することができて、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。

【0049】

したがって、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。

【0050】

なお、高濃度ｎ型層２０の厚みおよびｎ型不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部２ａがピンチオフされるように、高濃度ｎ型層２０やＪＦＥＴ部２ａの厚みおよびｎ型不純物濃度を設定している。これにより、低いドレイン電圧ＶｄでもＪＦＥＴ部２ａをピンチオフすることが可能となる。

【0051】

シミュレーションにより、本実施形態の構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置について、オン抵抗や飽和電流について調べた。具体的には、図１に示すように、トレンチゲート構造とＪＦＥＴ部２ａそれぞれの幅方向の中心位置が同一線上となる場合、つまりゲートトレンチ９を形成する際にマスクずれが無かった場合について調べた。また、図３に示すように、トレンチゲート構造とＪＦＥＴ部２ａそれぞれの幅方向の中心位置がずれた場合、ここではゲートトレンチ９を形成する際にマスクずれが最大値になった場合についても調べた。オン抵抗については、ゲート電圧を２０Ｖ、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを２Ｖとして調べた。また、飽和電流については、ゲート電圧を２０Ｖ、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを７５０Ｖとして調べた。

【0052】

その結果、図１の構造の場合、オン抵抗は１．８９ｍΩ・ｃｍ^２となり、飽和電流は４５９３Ａ／ｃｍ^２となった。また、図３の構造の場合、オン抵抗は１．９１ｍΩ・ｃｍ^２となり、飽和電流は４３８３Ａ／ｃｍ^２となった。すなわち、マスクずれの有無にかかわらず、同様の低オン抵抗と低飽和電流とすることができていた。

【0053】

したがって、本実施形態の構造とすることで、トレンチゲート構造を構成するためのゲートトレンチ９の形成時にマスクずれが生じたとしても、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置にできる。

【0054】

なお、本実施形態の場合、高濃度ｎ型層２０をｎ^－型低濃度層２とｐ型ディープ層３との境界位置にも形成している。このため、ｐ型ディープ層３からｎ^－型低濃度層２側に伸びる空乏層の伸び量も抑制され、ＪＦＥＴ部２ａ側に空乏層が広がることで電流経路が狭まることが抑制されるため、よりオン抵抗の低減を図ることが可能となる。

【0055】

また、ＪＦＥＴ部２ａや高濃度ｎ型層２０などのｎ型不純物濃度や厚みの一例を示したが、これらについては一例を示したに過ぎない。例えば、ＪＦＥＴ部２ａや高濃度ｎ型層２０については、所望のピンチオフ条件を満たすようにｎ型不純物濃度や幅を設定すれば良い。

【0056】

例えば、ＪＦＥＴ部２ａについては、例えば半導体素子の耐圧の１０％でピンチオフする条件として設計することができる。その場合、ＪＦＥＴ部２ａのｎ型不純物濃度をＮｄ１、幅をＷ１、ピンチオフ電圧をＶｐ１、素電荷をｑ１、誘電率をε１として次の数式１を満たすようにｎ型不純物濃度Ｎｄ１、幅Ｗ１を設計する。

【0057】

（数１）Ｖｐ１＝（ｑ１×Ｎｄ１×Ｗ１^２）／２ε１＜半導体素子の耐圧の１０％
一方、高濃度ｎ型層２０については、例えば半導体素子の耐圧の０．１％でピンチオフしない条件として設計することができる。その場合、高濃度ｎ型層２０のｎ型不純物濃度をＮｄ２、ｐ型ディープ層３の側面上での厚みをＷ２、ピンチオフ電圧をＶｐ２、素電荷をｑ２、誘電率をε２として次の数式２を満たすようにｎ型不純物濃度Ｎｄ２、厚みＷ２を設計する。

【0058】

（数２）Ｖｐ２＝（ｑ２×Ｎｄ２×Ｗ２^２）／２ε２＞半導体素子の耐圧の０．１％
このように、要求されるピンチオフ条件に基づいて、ＪＦＥＴ部２ａや高濃度ｎ型層２０のｎ型不純物濃度や幅を設定すれば良い。

【0059】

次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図４Ａ～図４Ｆに示す製造工程中の断面図を参照して説明する。

【0060】

〔図４Ａに示す工程〕
まず、半導体基板として、ｎ^＋型基板１を用意する。そして、エピタキシャル成長により、ｎ^＋型基板１の主表面上にＳｉＣからなるｎ^－型低濃度層２を形成する。本実施形態の場合、ＪＦＥＴ部２ａをｎ^－型低濃度層２と同じ不純物濃度としているため、ＪＦＥＴ部２ａを構成するためのｎ型のＳｉＣ層として、ＪＦＥＴ部２ａの厚み分を加えた厚みでｎ^－型低濃度層２をエピタキシャル成長させている。

【0061】

〔図４Ｂに示す工程〕
図示しないマスクによってＪＦＥＴ部２ａの形成予定領域を覆いつつエッチングを行うことで、ｐ型ディープ層３の形成予定領域が開口するトレンチ２ｂを形成する。このとき、例えばボッシュプロセスによってトレンチ２ｂを形成することができ、トレンチ２ｂの入口から底部に掛けて徐々にトレンチ２ｂの幅が広がるように、横方向エッチングが縦方向エッチングよりも優位となる条件でエッチングが行われるようにしている。

【0062】

〔図４Ｃに示す工程〕
エッチング時に使用したマスクをそのまま用いて、もしくは新たにマスクを形成して、ｎ型不純物として例えばリンを斜めイオン注入することで、トレンチ２ｂの内壁面にｎ型不純物をドープする。斜めイオン注入については、同じ角度で継続的に行ってもよいが、ｎ型不純物がよりトレンチ２ｂの奥まで届くようにしつつ、トレンチ２ｂの側面に確実に注入されるように、角度を変化させながら行うようにすると好ましい。これにより、ｎ型不純物がドープされた領域に高濃度ｎ型層２０が形成されると共に、ｎ^－型低濃度層２のうちトレンチ２ｂの間に位置している高濃度ｎ型層２０以外の部分によってＪＦＥＴ部２ａが形成される。

【0063】

〔図４Ｄに示す工程〕
イオン注入時に用いたマスクをそのまま用いて、もしくは新たにマスクを形成し、ＪＦＥＴ部２ａおよび高濃度ｎ型層２０の先端を覆った状態でｐ型ＳｉＣをエピタキシャル成長させる。これにより、トレンチ２ｂ内にｐ型ＳｉＣが選択的にエピタキシャル成長させられ、ｐ型ディープ層３が構成される。

【0064】

〔図４Ｅに示す工程〕
続いて、ＪＦＥＴ部２ａおよび高濃度ｎ型層２０の先端を覆っているマスクを除去し、必要に応じてＣＭＰ（chemical mechanical polishing）などを行うことでＪＦＥＴ部２ａや高濃度ｎ型層２０およびｐ型ディープ層３の表面の平坦化を行う。その後、これらの表面にｐ型ＳｉＣをエピタキシャル成長させることでｐ型ベース領域６を形成する。

【0065】

〔図４Ｆに示す工程〕
図示しないマスクを用いて、ｐ型ベース領域６の表層部にｎ型不純物として例えばリンをイオン注入することでｎ^＋型ソース領域７を形成すると共に、ｐ型不純物として例えばアルミニウムをイオン注入することでｐ^＋型コンタクト領域８を形成する。

【0066】

さらに、ｎ^＋型ソース領域７などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ９の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ゲートトレンチ９を形成する。

【0067】

このとき、マスクずれによって、ゲートトレンチ９の形成位置がずれることがある。例えば、ＪＦＥＴ部２ａの中心位置に対してゲートトレンチ９の中心位置が最大で０．１μｍずれることが見込まれる。

【0068】

しかしながら、ＪＦＥＴ部２ａのうちｎ^＋型基板１側の部分よりもｐ型ベース領域６側の部分の方の幅を広げているため、ゲートトレンチ９がＪＦＥＴ部２ａ内に位置するようにでき、ｐ型ディープ層３と重ならないようにできる。

【0069】

その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１０を形成し、ゲート絶縁膜１０によってゲートトレンチ９の内壁面上およびｎ^＋型ソース領域７の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ－Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ９内にＰｏｌｙ－Ｓｉを残すことでゲート電極１１を形成する。

【0070】

この後の工程については図示しないが、ゲート電極１１およびゲート絶縁膜１０の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１２を形成する。また、層間絶縁膜１２の表面上に図示しないマスクを形成したのち、マスクのうちｐ^＋型コンタクト領域８と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜１２をパターニングすることでｐ^＋型コンタクト領域８およびｎ^＋型ソース領域７を露出させるコンタクトホールを形成する。

【0071】

さらに、層間絶縁膜１２の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１３などを形成したのち、ｎ^＋型基板１の裏面側にドレイン電極１４を形成する。これにより、本実施形態にかかるＳｉＣ半導体装置が完成する。

【0072】

以上説明したように、本実施形態のＳｉＣ半導体装置では、ＪＦＥＴ部２ａのうちｎ^＋型基板１側の部分よりもｐ型ベース領域６側の部分の方の幅を広げている。このため、ゲートトレンチ９を形成する際にマスクずれが発生しても、ゲートトレンチ９がＪＦＥＴ部２ａ内に位置するようにでき、ｐ型ディープ層３と重ならないようにできる。したがって、トレンチゲート構造の両側面において的確にチャネル領域が形成されるようにでき、オン抵抗の低減が図れなくなることを防止することができる。

【0073】

また、ＪＦＥＴ部２ａの側面をテーパ状とし、ＪＦＥＴ部２ａのうちのｎ^＋型基板１側の部分の幅を狭くしている。このため、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部２ａが即座にピンチオフされるようにすることで、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。

【0074】

したがって、低オン抵抗値と低飽和電流を両立しつつ、ｐ型ディープ層３とトレンチゲート構造とが重ならない構造のＳｉＣ半導体装置とすることが可能となる。

【0075】

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

【0076】

本実施形態では、第１実施形態に対して、ＪＦＥＴ部２ａおよびｐ型ディープ層３と高濃度ｎ型層２０の形成方法を変更している。このため、図５に示すように、本実施形態では、第１実施形態のＳｉＣ半導体装置に対して、ｐ型ディープ層３とｎ^－型低濃度層２との境界位置に高濃度ｎ型層２０が備えられていない構造とされている。

【0077】

図６Ａ～図６Ｈを用いて、本実施形態にかかるＳｉＣ半導体装置の製造方法について説明する。

【0078】

まず、図６Ａに示す工程として、エピタキシャル成長により、ｎ^＋型基板１の主表面上にＳｉＣからなるｎ^－型低濃度層２を形成する。この工程については、図４Ａと同様であるが、ｎ^－型低濃度層２の厚みについては、ＪＦＥＴ部２ａの厚みを考慮に入れない厚みとする。

【0079】

次に、図６Ｂに示す工程として、ｎ^－型低濃度層２の表面にｐ型ディープ層３を構成するためのｐ型ＳｉＣ層をエピタキシャル成長させる。そして、図６Ｃに示す工程として、図示しないマスクによってｐ型ＳｉＣ層のうち最終的にｐ型ディープ層３として残す部分の表面を覆った後、エッチングすることでＪＦＥＴ部２ａの形成予定領域にトレンチ３ａを形成する。このとき、トレンチ３ａの入口側が底部側よりも幅が広くなるようにする。さらに、図６Ｄに示す工程として、トレンチ３ａの内壁面にｎ型不純物を斜めイオン注入することで高濃度ｎ型層２０を形成し、図６Ｅに示す工程として、エッチングにより高濃度ｎ型層２０のうちトレンチ３ａの底部に形成された部分を除去する。その後は、図６Ｆ～図６Ｈ等において、第１実施形態で説明した図４Ｅや図４Ｆおよびその後の工程を行う。これにより、図５に示す本実施形態のＳｉＣ半導体装置が完成する。

【0080】

このように、ｐ型ディープ層３に対してトレンチ３ａを形成すると共にトレンチ３ａ内壁にｎ型不純物をイオン注入することで高濃度ｎ型層２０を形成し、さらにトレンチ３ａ内を埋め込むようにＪＦＥＴ部２ａを形成することもできる。このような製造方法としても、第１実施形態と同様に、低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置を製造できる。また、本実施形態の場合、トレンチ３ａの入口側の方が底部側よりも幅が広くなっているため、トレンチ３ａ内に埋込性良くＪＦＥＴ部２ａをエピタキシャル成長させることができる。

【0081】

なお、ここではトレンチ３ａの底部に形成された高濃度ｎ型層２０について除去するようにしているが、除去しないでも良い。高濃度ｎ型層２０を残すようにすると、通常作動時にｎ^－型低濃度層２のうちのＪＦＥＴ部２ａとの境界位置側においてｐ型ディープ層３から伸びる空乏層の伸び量を抑制でき、電流経路が狭まることを抑制できるため、より低オン抵抗を図ることができる。

【0082】

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してｎ^－型低濃度層２とＪＦＥＴ部２ａのｎ型不純物濃度を異ならせたものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造に本実施形態を適用する場合について説明するが、第２実施形態の構造についても同様に適用できる。

【0083】

図７に示すように、本実施形態では、ＪＦＥＴ部２ａのｎ型不純物をｎ^－型低濃度層２のｎ型不純物濃度よりも低くしてある。例えば、ＪＦＥＴ部２ａのｎ型不純物濃度を１×１０^１５／ｃｍ^３としてある。

【0084】

このような構成とする場合、オフ時の動作については第１実施形態のＳｉＣ半導体装置と同様であるが、オン時の動作については次のようになる。

【0085】

すなわち、オン時にも第１実施形態のＳｉＣ半導体装置と同様の動作が行われることで電流経路が形成されるが、ＪＦＥＴ部２ａのｎ型不純物濃度が低くされることで、ＪＦＥＴ部２ａの抵抗値が高くなる。このため、負荷短絡等によってドレイン電圧Ｖｄが例えば７５０Ｖに上昇しても、ＪＦＥＴ部２ａでの抵抗値が大きくなっている分、飽和電流を低下させることができる。ゲート電圧を２０Ｖ、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを７５０Ｖとしてシミュレーションを行った結果、オン抵抗が１．９１ｍΩ・ｃｍ^２となったが、飽和電流は２５００Ａ／ｃｍ^２に低下していた。このような構成は、飽和電流をより低下させたい場合に有効である。

【0086】

なお、本実施形態のＳｉＣ半導体装置の製造方法については第１、第２実施形態と同様であり、ＪＦＥＴ部２ａを形成する際のエピタキシャル成長において、ｎ型不純物濃度を低下させるだけで良い。

【0087】

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１～第３実施形態に対してよりオン抵抗の低減を図ったものであり、その他については第１～第３実施形態と同様であるため、第１～第３実施形態と異なる部分についてのみ説明する。なお、ここでは第２実施形態の構造に本実施形態を適用する場合について説明するが、第１、第３実施形態の構造についても同様に適用できる。

【0088】

図８に示すように、本実施形態では、ＪＦＥＴ部２ａの表層部にｎ型電流分散層４を形成している。

【0089】

ｎ型電流分散層４は、チャネル領域を通じて流れる電流が幅方向に拡散できるようにする層であり、ＪＦＥＴ部２ａよりも高濃度とされている。ｎ型電流分散層４は、例えばｎ型不純物濃度が１×１０^１８～１×１０^２０／ｃｍ^３とされ、ここでは１×１０^１９／ｃｍ^３としている。ｎ型電流分散層４の厚みについては、例えば０．２～０．６μｍとされ、ここでは０．４μｍとしている。

【0090】

このように、ｎ型電流分散層４を形成することで、ＪＦＥＴ部２ａのみで構成する場合より抵抗値を低減できるのに加えて、より幅方向に電流を拡散できることから、さらにオン抵抗の低減を図ることが可能となる。ゲート電圧を２０Ｖ、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを２Ｖとしてシミュレーションを行った結果、オン抵抗が１．８０ｍΩ・ｃｍ^２となった。また、この条件でドレイン電圧Ｖｄを７５０Ｖに変更すると、飽和電流は４８３９Ａ／ｃｍ^２であった。このような構成は、飽和電流が第１実施形態よりも若干高くなるものの、オン抵抗をより低下させたい場合に有効である。

【0091】

なお、本実施形態にかかるＳｉＣ半導体装置の製造方法は、基本的には第１～第３実施形態と同様であり、ＪＦＥＴ部２ａの上にそのままｎ型電流分散層４をエピタキシャル成長させるだけで良い。例えば、第２実施形態の構造とする場合、図６Ａ～図６Ｅと同様の工程を行ったのち、図９Ａに示すようにＪＦＥＴ部２ａを選択的にエピタキシャル成長させる際に、トレンチ３ａ内を埋め込んでしまう前に、ｎ型不純物濃度を高めてｎ型電流分散層４を形成する。この後は、図９Ｂや図９Ｃ等において、第１実施形態で説明した図４Ｅや図４Ｆおよびその後の工程を行う。これにより、図８に示す本実施形態のＳｉＣ半導体装置が完成する。

【0092】

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

【0093】

例えば、上記各実施形態は、互いに無関係なものではなく、組み合わせが明らかに不可な場合を除き、適宜組み合わせが可能である。

【0094】

また、ＪＦＥＴ部２ａの幅は深さ方向の全域において一定の傾斜のテーパ状である必要は無く、傾斜角度が変化していても構わない。

【0095】

また、各部の不純物濃度は一定でなくても良い。例えば、ｐ型ディープ層３がドレイン電極１４に近づくほどｐ型不純物濃度が低く、ソース電極１３に近づくほどｐ型不純物濃度が高くなるような不純物濃度勾配を有した構造であっても良い。

【0096】

同様に、上記各実施形態で説明したＳｉＣ半導体装置を構成する各部の寸法や不純物濃度については一例を示したに過ぎない。各部の寸法や不純物濃度については、ＪＦＥＴ部２ａのピンチオフ条件等に基づいて、適宜設定すれば良い。

【0097】

一例を示すと、ハーフセルピッチを広くすることなど、ハーフセルピッチを変えることができ、例えば３μｍとすることができる。また、ｐ型ディープ層３の厚みを薄くして不純物濃度を濃くする構成にできる。ただし、ここで挙げたものも一例であり、他の寸法、不純物濃度とすることもできる。

【0098】

また、上記第１実施形態等では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ^＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。

【符号の説明】

【0099】

２ ｎ^－型低濃度層
２ａ ＪＦＥＴ部
３ ｐ型ディープ層
４ ｎ型電流分散層
６ ｐ型ベース領域
７ ｎ^＋型ソース領域
１０ ゲート絶縁膜
１１ ゲート電極
１３ ソース電極
１４ ドレイン電極

【図1】

【図2A】

【図2B】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図5】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図6F】

【図6G】

【図6H】

【図7】

【図8】

【図9A】

【図9B】

【図9C】