(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-06-27
(45)【発行日】2022-07-05
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 21/52 20060101AFI20220628BHJP
H01L 21/301 20060101ALI20220628BHJP
【ＦＩ】
H01L21/52 A
H01L21/78 Q
【請求項の数】
7
(21)【出願番号】P 2018103823
(22)【出願日】2018-05-30
(65)【公開番号】P2019207984
(43)【公開日】2019-12-05
【審査請求日】2021-02-22
(73)【特許権者】
【識別番号】000154325
【氏名又は名称】住友電工デバイス・イノベーション株式会社
(74)【代理人】
【識別番号】110002343
【氏名又は名称】特許業務法人 東和国際特許事務所
(72)【発明者】
【氏名】志村 久
【審査官】川原 光司
(56)【参考文献】
【文献】国際公開第２０１７／０３７９９６（ＷＯ，Ａ１）
【文献】特開２００８－１６６５７９（ＪＰ，Ａ）
【文献】特開昭５８－１１５８２０（ＪＰ，Ａ）
【文献】特開２０１４－１７９５４１（ＪＰ，Ａ）
【文献】国際公開第２０１４／１８５０１０（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３０１
Ｈ０１Ｌ ２１／５２
Ｈ０１Ｌ ２１／５８
Ｈ０１Ｌ ２１／７８
Ｈ０５Ｋ ３／３２－３／３４
(57)【特許請求の範囲】
【請求項1】
所定幅を有するスクライブラインで区画され複数の半導体チップ形成領域が形成されたＳｉＣからなる半導体基板の表面にＧａＮを主構成材料とする電界効果トランジスタを形成する工程と、前記半導体基板の裏面全面に、Ａｇに対してＡｕまたはＣｕよりも濡れ性の劣る第１の金属層を形成する工程と、
該第１の金属層上で、前記スクライブライン間の前記幅内を除く領域にＡｕからなる第２の金属層を形成する工程と、
前記スクライブラインに沿って前記所定幅よりも狭い幅で前記半導体基板をダイシングし、前記半導体チップを個片化する工程と、
前記半導体チップを金属製ベース上に、Ａｇを含む導電性接着部材によってマウントする工程を有する半導体装置の製造方法。
【請求項2】
前記金属製ベース上に搭載された半導体チップを封止樹脂によりモールドする工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項3】
前記第１の金属層の金属が、ＮｉＣｒ、Ｔｉ、もしくは、Ｔａである、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項4】
前記第１の金属層を形成する工程が、前記半導体基板の裏面全面に前記第１の金属層および前記第２の金属層を連続的にスパッタリングで形成する工程と、該スパッタリングで形成された前記第１の金属層および前記第２の金属層をシード金属として、前記スクライブラインの前記所定幅内の領域を除く領域に対して選択メッキにより、前記第２の金属層を形成する工程と、
前記スクライブラインの前記所定幅内の領域の前記スパッタリングで形成された前記第２の金属層を除去する工程を順次含む、請求項１から請求項３のいずれか１に記載の半導体装置の製造方法。
【請求項5】
前記第１の金属層を形成する工程が、前記半導体基板の裏面全面に前記第１の金属層および前記第２の金属層を連続的にスパッタリングで形成する工程と、該スパッタリングで形成された前記第１の金属層および前記第２の金属層をシード金属として、前記スクライブラインの前記所定幅内の領域を除く領域に対して選択メッキにより、前記第２の金属層を形成する工程と、
さらに、前記スクライブラインの前記所定幅内の領域に前記第１の金属層を形成する工程を含む、請求項１から請求項３のいずれか１に記載の半導体装置の製造方法。
【請求項6】
ＳｉＣからなる半導体基板の表面にＧａＮを主構成材料とする電界効果トランジスタを形成した半導体チップを有する半導体装置であって、前記半導体チップの裏面がＡｇを含む導電性接着材を介してマウントされた金属製ベースと、
前記半導体チップを封止する樹脂製のモールド部材とを有し、
前記半導体チップの裏面の周囲の領域に、前記Ａｇに対してＡｕまたはＣｕよりも濡れ性の劣る金属が露出し、
前記Ａｇに対してＡｕまたはＣｕよりも濡れ性の劣る金属が、ＮｉＣｒ、Ｔｉ、もしくは、Ｔａである半導体装置。
【請求項7】
前記濡れ性の劣る金属が、前記半導体チップの周囲で２０～３０μmの幅で露出している、請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
特許文献１には、導体ベースプレートと、この導体ベースプレートに配置され導電性金属成分を含有した第１接着剤と、この第１接着剤上に配置され、導体ベースプレートと接着される半導体チップを備えた半導体装置が記載されている。そして、第１接着剤に起因するマイグレーションを防止するために、導体ベースプレート上において、導電性金属成分を含有していない第２接着剤を半導体チップと導体ベースプレートとの接合面の外周に配置し、第１接着剤を被覆したものが開示されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１３-０９３４９１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
電界効果トランジスタ（ＦＥＴ）を形成した半導体チップは、基板に形成したビアを介して表面のソース電極が裏面電極と接続される。裏面電極は、半導体チップ裏面全体に設けられ、パッケージへのダイマウントは、裏面電極全面がロウ材（銀ペースト等の導電性樹脂）を用いてパッケージに接続される。
【0005】
非気密封止タイプのパッケージの場合、パッケージ内への水分の侵入を防止できず、半導体チップの側壁部分において、ロウ材中の銀（Ａｇ）のイオン化が水分の存在により加速され、電極に印加される電界により電極側へ引き寄せられる、所謂、エレクトロマイグレーション（導電性接着剤の這い上がり）を引き起こす。
【0006】
特許文献１に開示された半導体装置では、導電性金属成分を含有した第１接着剤の表面を、導電性金属成分を含有していない第２接着剤で固めることにより、マイグレーションを抑制している。しかしながら、ボンディング樹脂である第１接着剤の露出表面を固めるために他の樹脂を必要とする。また、その塗布工程に、２度の加熱工程が必要であり、さらに、チップ周囲にのみ適量の第２接着剤を塗布することは容易ではない。
【0007】
本発明は、これらの実情に鑑みてなされたものであり、導電性接着材の表面を固めることなく、導電性接着剤によるイオンマイグレーションを抑制した半導体装置およびその製造方法を提供することをその目的とする。
【課題を解決するための手段】
【0008】
本発明の一態様に係る半導体装置の製造方法は、所定幅を有するスクライブラインで区画され複数の半導体チップ形成領域が形成されたＳｉＣからなる半導体基板の表面にＧａＮを主構成材料とする電界効果トランジスタを形成する工程と、前記半導体基板の裏面全面に、Ａｇに対してＡｕまたはＣｕよりも濡れ性の劣る第１の金属層を形成する工程と、該第１の金属層上で、前記スクライブライン間の前記幅内を除く領域にＡｕからなる第２の金属層を形成する工程と、前記スクライブラインに沿って前記幅よりも狭い幅で前記半導体基板をダイシングし、前記半導体チップを個片化する工程と、前記半導体チップを金属製ベース上に、Ａｇを含む導電性接着部材によってマウントする工程を有する。
【0009】
本発明の一態様に係る半導体装置は、ＳｉＣからなる半導体基板の表面にＧａＮを主構成材料とする電界効果トランジスタを形成した半導体チップを有する半導体装置であって、前記半導体チップの裏面がＡｇを含む導電性接着部材を介してマウントされた金属製ベースと、前記半導体チップを封止する樹脂製のモールド部材とを有し、前記半導体チップの裏面の周囲の領域に、前記Ａｇに対してＡｕまたはＣｕよりも濡れ性の劣る金属が露出している。
【発明の効果】
【0010】
本発明によれば、Ａｇを含む導電性接着部材の表面を固めることなく、導電性接着剤によるイオンマイグレーションを抑制した半導体装置およびその製造方法を得ることができる。
【図面の簡単な説明】
【0011】
【図1A】本発明の実施形態に係る半導体装置を表面側（上方）から見た外観図である。
【図2】本発明の実施形態に係る半導体装置の断面図である。
【図3】本発明の実施形態に係る半導体装置に搭載される半導体チップの一例を示す平面図である。
【図4】本発明の第１の実施形態に係る半導体装置における半導体チップ搭載箇所の断面図である。
【図5】本発明の第１の実施形態に係る半導体装置の製造フローを示す図である。
【図6A】本発明の第１の実施形態に係る半導体装置の製造フローにおける各工程を説明するための図である。
【図6B】本発明の第１の実施形態に係る半導体装置の製造フローにおける各工程を説明するための図である。
【図6C】本発明の第１の実施形態に係る半導体装置の製造フローにおける各工程を説明するための図である。
【図6D】本発明の第１の実施形態に係る半導体装置の製造フローにおける各工程を説明するための図である。
【図6E】本発明の第１の実施形態に係る半導体装置の製造フローにおける各工程を説明するための図である。
【図6F】本発明の第１の実施形態に係る半導体装置の製造フローにおける各工程を説明するための図である。
【図6G】本発明の第１の実施形態に係る半導体装置の製造フローにおける各工程を説明するための図である。
【図6H】本発明の第１の実施形態に係る半導体装置の製造フローにおける各工程を説明するための図である。
【図7A】本発明の第２の実施形態に係る半導体装置の製造フローにおける各工程を説明するための図である。
【図7B】本発明の第２の実施形態に係る半導体装置の製造フローにおける各工程を説明するための図である。
【図7C】本発明の第２の実施形態に係る半導体装置の製造フローにおける各工程を説明するための図である。
【発明を実施するための形態】
【0012】
（本願発明の実施形態の説明）
最初に本願発明の実施態様を列記して説明する。
（１）本発明の一態様に係る半導体装置の製造方法は、所定幅を有するスクライブラインで区画され複数の半導体チップ形成領域が形成されたＳｉＣからなる半導体基板の表面にＧａＮを主構成材料とする電界効果トランジスタを形成する工程と、前記半導体基板の裏面全面に、Ａｇに対してＡｕまたはＣｕよりも濡れ性の劣る第１の金属層を形成する工程と、該第１の金属層上で、前記スクライブライン間の前記所定幅内を除く領域にＡｕからなる第２の金属層を形成する工程と、前記スクライブラインに沿って前記幅よりも狭い幅で前記半導体基板をダイシングし、前記半導体チップを個片化する工程と、前記半導体チップを金属製ベース上に、Ａｇを含む導電性接着部材によってマウントする工程を有する。
最初に本願発明の実施態様を列記して説明する。
（１）本発明の一態様に係る半導体装置の製造方法は、所定幅を有するスクライブラインで区画され複数の半導体チップ形成領域が形成されたＳｉＣからなる半導体基板の表面にＧａＮを主構成材料とする電界効果トランジスタを形成する工程と、前記半導体基板の裏面全面に、Ａｇに対してＡｕまたはＣｕよりも濡れ性の劣る第１の金属層を形成する工程と、該第１の金属層上で、前記スクライブライン間の前記所定幅内を除く領域にＡｕからなる第２の金属層を形成する工程と、前記スクライブラインに沿って前記幅よりも狭い幅で前記半導体基板をダイシングし、前記半導体チップを個片化する工程と、前記半導体チップを金属製ベース上に、Ａｇを含む導電性接着部材によってマウントする工程を有する。
【0013】
この構成により、導電性接着材であるＡｇを含む導電性接着部材の表面を固めることなく、導電性接着剤によるイオンマイグレーションを抑制した半導体装置の製造方法を提供することができる。
【0014】
（２）前記金属製ベース上に搭載された半導体チップを封止樹脂によりモールドする工程が含まれてもよい。この構成により、半導体装置に搭載した半導体チップを衝撃、光、熱などの環境から保護することができる。
【0015】
（３）前記第１の金属層の金属が、ＮｉＣｒ、Ｔｉ、もしくは、Ｔａであってよい。この構成により、これらの金属は、Ａｇに対して、ＡｕまたはＣｕよりも濡れ性が劣るため、裏面電極全面に設けたＡｇを含む導電性接着部材がイオン化しマイナス電極に引っ張られた場合でも、半導体チップの側壁を伝ってマイナス電極に達することがない。
【0016】
（４）前記第１の金属層を形成する工程が、前記半導体基板の裏面全面に前記第１の金属層および前記第２の金属層を連続的にスパッタリングで形成する工程と、該スパッタリングで形成された前記第１の金属層および前記第２の金属層をシード金属として、前記スクライブラインの前記所定幅内の領域を除く領域に対して選択メッキにより、前記第２の金属層を形成する工程と、前記スクライブラインの前記幅内の領域の前記スパッタリングで形成された前記第２の金属層を除去する工程を順次含んでよい。この構成により、ＳｉＣからなる半導体基板の裏面に第１の金属層を介して第２の金属層を密着性良く形成することができ、また、スクライブラインの所定幅内の領域の第２の金属層を除去することにより、第１の金属層を半導体チップの裏面周辺に露出させることができる。
【0017】
（５）前記第１の金属層を形成する工程が、前記半導体基板の裏面全面に前記第１の金属層および前記第２の金属層を連続的にスパッタリングで形成する工程と、該スパッタリングで形成された前記第１の金属層および前記第２の金属層をシード金属として、前記スクライブラインの前記所定幅内の領域を除く領域に対して選択メッキにより、前記第２の金属層を形成する工程と、さらに、前記スクライブラインの前記所定幅内の領域に前記第１の金属層を形成する工程を含んでよい。この構成により、ＳｉＣからなる半導体基板の裏面に第１の金属層を介して第２の金属層を密着性良く形成することができ、また、スクライブラインの幅内の領域に第１の金属層を形成することにより、第１の金属層を半導体チップの裏面周辺に露出させることができる。
【0018】
（６）本発明の一態様に係る半導体装置は、ＳｉＣからなる半導体基板の表面にＧａＮを主構成材料とする電界効果トランジスタを形成した半導体チップを有する半導体装置であって、前記半導体チップの裏面がＡｇを含む導電性接着材を介してマウントされた金属製ベースと、前記半導体チップを封止する樹脂製のモールド部材とを有し、前記半導体チップの裏面の周囲の領域に、前記Ａｇに対してＡｕまたはＣｕよりも濡れ性の劣る金属が露出し、前記Ａｇに対してＡｕまたはＣｕよりも濡れ性の劣る金属が、ＮｉＣｒ、Ｔｉ、もしくは、Ｔａである。
【0019】
この構成により、導電性接着材であるＡｇを含む導電性接着部材の表面を固めることなく、導電性接着剤によるイオンマイグレーションを抑制した半導体装置を提供することができる。
【0020】
またさらに、この構成により、これらの金属は、Ａｇに対して、ＡｕまたはＣｕよりも濡れ性が劣るため、裏面電極全面に設けたＡｇを含む導電性接着部材がイオン化しマイナス電極に引っ張られた場合でも、半導体チップの側壁を伝ってマイナス電極に達することがない。
【0021】
（７）前記濡れ性の劣る金属が、前記半導体チップの周囲で２０～３０μmの幅で露出していることが望ましい。濡れ性の劣る金属の幅が２０～３０μｍあることで、Ａｇを含む導電性接着部材のマイグレーションを確実に防止することができる。
【0022】
（本願発明の実施形態の詳細）
以下、図面を参照しながら、本発明の半導体装置およびその製造方法に係る好適な実施形態について説明する。以下の説明において、異なる図面においても同じ符号を付した構成は同様のものであるとして、その説明を省略する場合がある。なお、本発明はこれらの実施形態での例示に限定されるものではなく、特許請求の範囲に記載された事項の範囲内および均等の範囲内におけるすべての変更を含む。また、複数の実施形態について組み合わせが可能である限り、本発明は任意の実施形態を組み合わせたものを含む。
以下、図面を参照しながら、本発明の半導体装置およびその製造方法に係る好適な実施形態について説明する。以下の説明において、異なる図面においても同じ符号を付した構成は同様のものであるとして、その説明を省略する場合がある。なお、本発明はこれらの実施形態での例示に限定されるものではなく、特許請求の範囲に記載された事項の範囲内および均等の範囲内におけるすべての変更を含む。また、複数の実施形態について組み合わせが可能である限り、本発明は任意の実施形態を組み合わせたものを含む。
【0023】
（第１の実施形態に係る半導体装置）
図１Ａは、本発明の実施形態に係る半導体装置を表面側（上方）から見た外観図であり、図１Ｂは、図１Ａに示す半導体装置を裏面側（下方）から見た外観図である。また、図２は、本発明の実施形態に係る半導体装置の断面図である。
本実施形態の半導体装置１００は、６ピンの電極１３０を有するチップキャリア型のパッケージを備え、底面の金属製ベース１１０以外は樹脂製のパッケージから構成されている。
図１Ａは、本発明の実施形態に係る半導体装置を表面側（上方）から見た外観図であり、図１Ｂは、図１Ａに示す半導体装置を裏面側（下方）から見た外観図である。また、図２は、本発明の実施形態に係る半導体装置の断面図である。
本実施形態の半導体装置１００は、６ピンの電極１３０を有するチップキャリア型のパッケージを備え、底面の金属製ベース１１０以外は樹脂製のパッケージから構成されている。
【0024】
図２の断面図に示すように、半導体装置１００は、銅(Ｃｕ)からなる金属製ベース１１０上に、半導体チップ２００と入出力マッチング回路４００とを搭載し、それぞれをボンディングワイヤ１４０で接続している。半導体チップ２００と入出力マッチング回路４００は、金属製ベース１１０上に導電性樹脂として銀 (Ａｇ)を含む導電性接着部材１５０（以下、「Ａｇ含有接着部材」という。）によってマウントされる。Ａｇ含有接着部材１５０としては、樹脂にＡｇフィラーを混在させたものや、Ａｇ、Ｃｕ、亜鉛(Ｚｎ)を主成分とする銀ロウなどが用いられる。
【0025】
金属製ベース１１０を取り囲む樹脂製の側壁部材１２０が設けられ、この側壁部材１２０の外面には電極１３０が形成され、この電極１３０は、側壁内面の底面上に形成された配線と電気的に接続されている。より詳しくは、外面の電極１３０は、それぞれ側壁部材１２０の樹脂に凹部を形成し、この凹部の面をメッキすることにより形成される。また、側壁内面の配線と入出力マッチング回路４００もボンディングワイヤ１４０で接続される。そして、側壁部材１２０で囲まれた内部を樹脂１６０で充填することにより、半導体チップ２００、入出力マッチング回路４００を樹脂封止している。このように、半導体チップ２００は封止樹脂によりモールドされている。
【0026】
図３は、本発明の実施形態に係る半導体装置に搭載される半導体チップの一例を示す平面図である。
半導体チップ２００は、ＦＥＴ（電界効果型トランジスタ）の例であり、後述するＳｉＣ（シリコンカーバイト）基板の表面にＧａＮ（窒化ガリウム）からなるＧａＮエピタキシャル層２１１が形成され、このＧａＮエピタキシャル層２１１の表面は絶縁層２１２で覆われている。また、半導体チップ２００のフィンガ状のゲート電極２３０を挟んでドレイン電極２４０とソース電極２２０が配置され、ドレイン電極は図３の上方でドレインパッド２４１に集合し、ソース電極２２０は図３の下方でソースパッド２２１に集合し、さらに、ゲート電極２３０は同様に図３の下方においてゲートパッド２３１に集合する。ソースパッド２２１は絶縁膜２１１に開口を形成した上でＧａＮエピタキシャル層２１１に接して、ゲートパッド２３１とドレインパッド２４１は絶縁膜２１１上に形成することもできるし、ソースパッド２２１と同様にＧａＮエピタキシャル層２１１に接して形成することもできる。ＧａＮエピタキシャル層２１１のうち、上記各電極と重複しない半導体チップ２００の周辺領域は不活性化されている。
半導体チップ２００は、ＦＥＴ（電界効果型トランジスタ）の例であり、後述するＳｉＣ（シリコンカーバイト）基板の表面にＧａＮ（窒化ガリウム）からなるＧａＮエピタキシャル層２１１が形成され、このＧａＮエピタキシャル層２１１の表面は絶縁層２１２で覆われている。また、半導体チップ２００のフィンガ状のゲート電極２３０を挟んでドレイン電極２４０とソース電極２２０が配置され、ドレイン電極は図３の上方でドレインパッド２４１に集合し、ソース電極２２０は図３の下方でソースパッド２２１に集合し、さらに、ゲート電極２３０は同様に図３の下方においてゲートパッド２３１に集合する。ソースパッド２２１は絶縁膜２１１に開口を形成した上でＧａＮエピタキシャル層２１１に接して、ゲートパッド２３１とドレインパッド２４１は絶縁膜２１１上に形成することもできるし、ソースパッド２２１と同様にＧａＮエピタキシャル層２１１に接して形成することもできる。ＧａＮエピタキシャル層２１１のうち、上記各電極と重複しない半導体チップ２００の周辺領域は不活性化されている。
【0027】
本実施形態では、図３の下方において、ゲートパッド２３１を二つのソースパッド２２１が挟んでいる。この例ではソース電極２２０が個別にソースパッド２２１に結合する例であるが、ソース電極２２０からソースパッド２２１に向かう配線を、ソース電極２２０とソースパッド２２１の間で共通に接続する配線を設けてもよい。また、ソースパッド２２１とゲートパッド２３１が同じ大きさに設定されているが、ゲート容量を削減するため、ソースパッド２２１を広く、ゲートパッド２３１を狭く設定してもよい。
【0028】
そして、高周波用デバイスでは、ゲート－ドレイン間のミラー容量を小さくし、高速スイッチングを行うために、ドレイン電極２４０とゲート電極２３０を、デバイス活性領域（各電極が位置する領域）を挟んで対向させている。また、半導体チップの平面配置において、ゲートパッド２３１のエッジとチップエッチとの間の距離は５０～７０μmに設定している。
【0029】
図４は、本発明の第１の実施形態に係る半導体装置における半導体チップ搭載箇所の断面図である。図４では、図３に示す半導体チップ２００のＩＶ-ＩＶに沿った断面を示している。半導体チップ２００は、先述したように、ＳｉＣ基板２０１の表面にＧａＮエピタキシャル層２１１を形成し、ＧａＮエピタキシャル層２１１の表面側にソースパッド２２１、ゲートパッド２３１が形成される。図４に示す構造は、ゲートパッド２３１をＧａＮエピタキシャル層２１１に接して形成した例である。ソースパッド２２１は、ＳｉＣ基板２０１に形成したビア２５０を介して、半導体チップ２００のほぼ裏面全体に形成したＡｕ（金）からなる裏面電極２６０に電気的に接続される。半導体チップ２００は、裏面電極２６０全体が、Ａｇ含有接着部材１５０によって金属製ベース１１０上にダイボンディングされる。
【0030】
従来の高周波用を含む半導体チップはＧａＡｓ（ヒ化ガリウム）を主構成材料とするデバイスが大多数を占めており、一部でＳｉ－ＬＤＭＯＳ（横方向拡散ＭＯＳ型トランジスタ：Laterally Diffused Metal Oxide Semiconductor）も高周波デバイスとして採用されている。そして、ＧａＡｓであってもＳｉ（シリコン）であっても、その耐圧の関係上、ゲートに印加されるバイアス電圧の最大値（ソース電位に対して負のバイアスの最大値）は、マイナス数Ｖが一般的であった。しかしながら、半導体材料として、本実施形態に示すような、ワイドギャップのＧａＮ系材料の適用が促進されるにつれ、ゲートバイアスの負の最大値も大きく設定される場合がある。
【0031】
さらに、本実施形態の様に樹脂パッケージでは、水分に対してパッケージ内への侵入を阻止する効果は薄く、半導体素子分野での水分阻止能という観点からは、ほとんど透明とみなされる。その結果、ボンディング樹脂にフィラーとして含まれるＡｇが水分と反応しイオン化（Ａｇ＋）が加速し、かつ、ゲートに負バイアスが印加される関係になると、ボンディング樹脂中のイオン化された銀イオンＡｇ＋が、ゲートパッド２３１に向かって半導体チップ２００の側面を這い上がり、ゲートパッド２３１に達する、所謂マイグレーションが生じてしまう 。
【0032】
これに対応するため、本実施形態では、半導体チップ２００の裏面の周囲の領域に、Ａｇに対してＡｕまたはＣｕよりも濡れ性の劣る金属を露出させている。Ａｇに対してＡｕまたはＣｕよりも濡れ性の劣る金属としては、ＮｉＣｒ（ニッケルクロム）、Ｔｉ（チタン）、もしくは、Ｔａ（タンタル）が知られている。図４に示す例では、ＮｉＣｒ層２５１をＳｉＣ基板２０１と裏面電極２６０との間に形成し、半導体チップ２００の裏面の周囲の領域では、裏面電極２６０を形成するＡｕではなく、ＮｉＣｒ層２５１を露出させている。
【0033】
これにより、Ａｇ含有接着部材１５０は、裏面電極２６０を形成するＡｕとは密着するが、ＮｉＣｒ層２５１に弾かれるため、半導体チップ２００の裏面の周囲の領域にはＡｇ含有接着部材１５０が存在しなくなる。そして、Ａｇ含有接着部材１５０中のイオン化された銀イオンＡｇ＋が、ゲートパッド２３１に向かって半導体チップ２００の側面を這い上がろうとしたとしても、ＮｉＣｒとの濡れ性が悪いため、ＮｉＣｒ層２５１の表面を移動することはできず、マイグレーションの発生を防止することができる。なお、半導体チップ２００の裏面の周囲に形成されるＮｉＣｒ層２５１は、マイグレーションの発生を確実に防止するために２０～３０μmの幅で露出していることが望ましい。
【0034】
（第１の実施形態に係る半導体装置の製造方法）
次に、第１の実施形態に係る半導体装置の製造方法について説明する。図５は、本発明の第１の実施形態に係る半導体装置の製造フローを示す図であり、図６Ａ～図６Ｈは、本発明の第１の実施形態に係る半導体装置の製造フローにおける各工程を説明するための図である。図６Ａはビア形成工程、図６Ｂは金属層形成工程、図６Ｃはフォトレジスト形成工程、図６Ｄは裏面電極形成工程、図６Ｅはフォトレジスト除去工程、図６Ｆはエッチング工程、図６Ｇはダイシング工程、および、図６Ｈはダイボンディング工程をそれぞれ示している。なお、これらの図では、簡略化のために、半導体チップ２００のソースパッド２２１付近部分のみを模式的に示している。
次に、第１の実施形態に係る半導体装置の製造方法について説明する。図５は、本発明の第１の実施形態に係る半導体装置の製造フローを示す図であり、図６Ａ～図６Ｈは、本発明の第１の実施形態に係る半導体装置の製造フローにおける各工程を説明するための図である。図６Ａはビア形成工程、図６Ｂは金属層形成工程、図６Ｃはフォトレジスト形成工程、図６Ｄは裏面電極形成工程、図６Ｅはフォトレジスト除去工程、図６Ｆはエッチング工程、図６Ｇはダイシング工程、および、図６Ｈはダイボンディング工程をそれぞれ示している。なお、これらの図では、簡略化のために、半導体チップ２００のソースパッド２２１付近部分のみを模式的に示している。
【0035】
（プロセス上工程）
まず、ステップＳ１のプロセス上工程で、ＳｉＣ基板２０１の表面上にＧａＮエピタキシャル層２１１を形成し、このＧａＮエピタキシャル層２１１に、複数の半導体チップ２００となるＦＥＴを作製する。ＦＥＴは、図３に示すように、ＧａＮエピタキシャル層２１１の内部に、ソース領域とドレイン領域をドーピングすることによって形成し、表面に、絶縁層２１２、ソース電極２２０、ドレイン電極２４０、ゲート電極２３０を設けるとともに、各電極をソースパッド２２１、ドレインパッド２４１、ゲートパッド２３１に接続する。複数の半導体チップは、所定幅を有するスクライブラインでそれぞれが区画される。
まず、ステップＳ１のプロセス上工程で、ＳｉＣ基板２０１の表面上にＧａＮエピタキシャル層２１１を形成し、このＧａＮエピタキシャル層２１１に、複数の半導体チップ２００となるＦＥＴを作製する。ＦＥＴは、図３に示すように、ＧａＮエピタキシャル層２１１の内部に、ソース領域とドレイン領域をドーピングすることによって形成し、表面に、絶縁層２１２、ソース電極２２０、ドレイン電極２４０、ゲート電極２３０を設けるとともに、各電極をソースパッド２２１、ドレインパッド２４１、ゲートパッド２３１に接続する。複数の半導体チップは、所定幅を有するスクライブラインでそれぞれが区画される。
【0036】
（ビア形成工程）
次に、ステップＳ２に移り、図６Ａに示すように、複数のＦＥＴを形成したウェハをガラス支持基板３００の上に、ＦＥＴ形成面、すなわち、ＧａＮエピタキシャル層２１１側をガラス支持基板３００に向けて、接着剤３１０によって貼り付ける。その後、ＳｉＣ基板２０１を研削し、ウェハの厚さを１００μｍ前後に薄層化する。研削後、ソースパッド２２１に向けて、ウェハの裏面からビア２５０を形成する。ウェハ内には、ＧａＮエピタキシャル層２１１上に、ＦＥＴの各電極やパッドが形成されており、ソースパッド２２１の金属が、ビア２５０形成のためにＳｉＣ基板２０１をエッチングする際のストッパ層として機能する。
次に、ステップＳ２に移り、図６Ａに示すように、複数のＦＥＴを形成したウェハをガラス支持基板３００の上に、ＦＥＴ形成面、すなわち、ＧａＮエピタキシャル層２１１側をガラス支持基板３００に向けて、接着剤３１０によって貼り付ける。その後、ＳｉＣ基板２０１を研削し、ウェハの厚さを１００μｍ前後に薄層化する。研削後、ソースパッド２２１に向けて、ウェハの裏面からビア２５０を形成する。ウェハ内には、ＧａＮエピタキシャル層２１１上に、ＦＥＴの各電極やパッドが形成されており、ソースパッド２２１の金属が、ビア２５０形成のためにＳｉＣ基板２０１をエッチングする際のストッパ層として機能する。
【0037】
（金属層形成工程）
次に、ステップＳ３に移り、図６Ｂに示すように、ＳｉＣ基板２０１にビア２５０を形成後、ＳｉＣ基板２０１の裏面全体にＮｉＣｒ層２５１とＡｕ層２５２を連続スパッタリングにより形成する。ＮｉＣｒ層２５１の厚さは１００ｎｍ程度であり、Ａｕ層２５２の厚さも１００ｎｍ程度が望ましい。ＮｉＣｒ層２５１は、本開示において、Ａｇに対してＡｕまたはＣｕよりも濡れ性の劣る第１の金属層に相当する。
次に、ステップＳ３に移り、図６Ｂに示すように、ＳｉＣ基板２０１にビア２５０を形成後、ＳｉＣ基板２０１の裏面全体にＮｉＣｒ層２５１とＡｕ層２５２を連続スパッタリングにより形成する。ＮｉＣｒ層２５１の厚さは１００ｎｍ程度であり、Ａｕ層２５２の厚さも１００ｎｍ程度が望ましい。ＮｉＣｒ層２５１は、本開示において、Ａｇに対してＡｕまたはＣｕよりも濡れ性の劣る第１の金属層に相当する。
【0038】
（フォトレジスト形成工程）
次に、ステップＳ４に移り、図６Ｃに示すように、スクライブラインを覆うパターンを有するフォトレジスト２７０をＡｕ層２５２の上に形成する。フォトレジスト２７０は先の工程で形成したビア２５０には設けられない。フォトレジスト２７０の厚さは次工程のメッキによるＡｕ厚により左右される。ここで、スクライブラインはウェハ上に形成した半導体チップの領域を区画するラインであり、隣接する半導体チップ間には所定の幅が設けられる。本開示では、この幅をスクライブラインの幅と呼ぶ。本実施形態では、スクライブラインの幅は、図６Ｃの幅Ｄ1で示す。フォトレジスト２７０の幅はこのスクライブラインの幅Ｄ1に等しい。このため、フォトレジスト２７０はウェハの裏面に幅Ｄ1で格子状に形成される。
次に、ステップＳ４に移り、図６Ｃに示すように、スクライブラインを覆うパターンを有するフォトレジスト２７０をＡｕ層２５２の上に形成する。フォトレジスト２７０は先の工程で形成したビア２５０には設けられない。フォトレジスト２７０の厚さは次工程のメッキによるＡｕ厚により左右される。ここで、スクライブラインはウェハ上に形成した半導体チップの領域を区画するラインであり、隣接する半導体チップ間には所定の幅が設けられる。本開示では、この幅をスクライブラインの幅と呼ぶ。本実施形態では、スクライブラインの幅は、図６Ｃの幅Ｄ1で示す。フォトレジスト２７０の幅はこのスクライブラインの幅Ｄ1に等しい。このため、フォトレジスト２７０はウェハの裏面に幅Ｄ1で格子状に形成される。
【0039】
（裏面電極形成工程）
次に、ステップＳ５に移り、図６Ｄに示すように、先にスパッタリングで形成したＮｉＣｒ層２５１とＡｕ層２５２をシード金属として、フォトレジスト２７０で覆われていない領域に、電解選択メッキによりＡｕ層２６１を形成する。この場合、フォトレジスト２７０に対して露出しているビア２５０内にもＡｕ層２６１が形成される。このＡｕ層２６１は後述する裏面電極２６０として機能する。Ａｕ層２６１は、本開示において第２の金属層に相当する。
次に、ステップＳ５に移り、図６Ｄに示すように、先にスパッタリングで形成したＮｉＣｒ層２５１とＡｕ層２５２をシード金属として、フォトレジスト２７０で覆われていない領域に、電解選択メッキによりＡｕ層２６１を形成する。この場合、フォトレジスト２７０に対して露出しているビア２５０内にもＡｕ層２６１が形成される。このＡｕ層２６１は後述する裏面電極２６０として機能する。Ａｕ層２６１は、本開示において第２の金属層に相当する。
【0040】
（フォトレジスト除去工程）
次に、ステップＳ６に移り、図６Ｅに示すように、ＳｉＣ基板の裏面にＡｕ層２６１を電解選択メッキで形成した後、フォトレジスト２７０を除去する。フォトレジスト２７０は、半導体チップ２００のスクライブラインの幅Ｄ1で設けられているため、フォトレジスト２７０を除去したＳｉＣ基板の裏面には、メッキで形成した厚いＡｕ層２６１の矩形状の島と、スパッタリングで形成した薄いＡｕ層２５２の幅Ｄ1の格子が現れる。
次に、ステップＳ６に移り、図６Ｅに示すように、ＳｉＣ基板の裏面にＡｕ層２６１を電解選択メッキで形成した後、フォトレジスト２７０を除去する。フォトレジスト２７０は、半導体チップ２００のスクライブラインの幅Ｄ1で設けられているため、フォトレジスト２７０を除去したＳｉＣ基板の裏面には、メッキで形成した厚いＡｕ層２６１の矩形状の島と、スパッタリングで形成した薄いＡｕ層２５２の幅Ｄ1の格子が現れる。
【0041】
（エッチング工程）
次に、ステップＳ７に移り、図６Ｆに示すように、ＳｉＣ基板２０１の裏面のＡｕ層２５２とＡｕ層２６１とを、ＫＩ溶液をエッチャントとしてウェットエッチングにより除去する。この場合、シード金属として形成したＡｕ層２５２はメッキで形成したＡｕ層２６１よりも極めて薄いので、全て除去され、下層のＮｉＣｒ層２５１が幅Ｄ1の格子状に露出する。また、メッキで形成したＡｕ層２６１もエッチングされて所定の厚さとなる。
次に、ステップＳ７に移り、図６Ｆに示すように、ＳｉＣ基板２０１の裏面のＡｕ層２５２とＡｕ層２６１とを、ＫＩ溶液をエッチャントとしてウェットエッチングにより除去する。この場合、シード金属として形成したＡｕ層２５２はメッキで形成したＡｕ層２６１よりも極めて薄いので、全て除去され、下層のＮｉＣｒ層２５１が幅Ｄ1の格子状に露出する。また、メッキで形成したＡｕ層２６１もエッチングされて所定の厚さとなる。
【0042】
（ダイシング工程）
次に、図６Ｆに示す工程を経たウェハをガラス支持基板３００から取り外し、ＳｉＣ基板の裏面を洗浄した後、エキスパンディングテープ３２０をＳｉＣ基板の裏面に貼り付ける。ＳｉＣ基板２０１の裏面には、全面にＡｕ層２６１からなる裏面電極２６０が形成されているため、エキスパンディングテープ３２０は裏面電極２６０に貼り付けられる。その後、ステップＳ８に移り、図６Ｇに示すように、ダイシングを行い、個々の半導体チップ２００を得る。ここで、ダイシングは、スクライブラインに沿って、例えば、スクライブラインの幅Ｄ1内で、スクライブラインの幅Ｄ1よりも狭い幅Ｄ2を有するダイシングブレードを用いて行う。これにより、ＳｉＣ基板２０１の裏面側でスクライブラインの幅Ｄ1内にはＡｕからなる裏面電極２６０は存在せず、ＮｉＣｒ層２５１が露出することになる。なお、レーザによるダイシングを用いる場合も、スクライブラインの幅Ｄ1よりも狭い幅Ｄ2でダイシングを行う。残ったＮｉＣｒ層２５１の幅を２０～３０μｍとするスクライブラインの幅Ｄ1、ダイシングの幅Ｄ2が定められる。
次に、図６Ｆに示す工程を経たウェハをガラス支持基板３００から取り外し、ＳｉＣ基板の裏面を洗浄した後、エキスパンディングテープ３２０をＳｉＣ基板の裏面に貼り付ける。ＳｉＣ基板２０１の裏面には、全面にＡｕ層２６１からなる裏面電極２６０が形成されているため、エキスパンディングテープ３２０は裏面電極２６０に貼り付けられる。その後、ステップＳ８に移り、図６Ｇに示すように、ダイシングを行い、個々の半導体チップ２００を得る。ここで、ダイシングは、スクライブラインに沿って、例えば、スクライブラインの幅Ｄ1内で、スクライブラインの幅Ｄ1よりも狭い幅Ｄ2を有するダイシングブレードを用いて行う。これにより、ＳｉＣ基板２０１の裏面側でスクライブラインの幅Ｄ1内にはＡｕからなる裏面電極２６０は存在せず、ＮｉＣｒ層２５１が露出することになる。なお、レーザによるダイシングを用いる場合も、スクライブラインの幅Ｄ1よりも狭い幅Ｄ2でダイシングを行う。残ったＮｉＣｒ層２５１の幅を２０～３０μｍとするスクライブラインの幅Ｄ1、ダイシングの幅Ｄ2が定められる。
【0043】
（ダイボンディング工程）
次に、ステップＳ９に移り、図６Ｈに示すように、半導体チップ２００をエキスパンディングテープ３２０から取り外すことで個片化を行い、さらに。個々の半導体チップ２００を金属製ベース１１０上にＡｇ含有接着部材１５０を用いてダイボンディングを行う。半導体チップ２００の裏面の周囲には２０～３０μｍの幅でＮｉＣｒ層２５１が剥き出しの状態にある。このため、半導体チップ２００をＡｇ含有接着部材１５０でダイボンディングしても、半導体チップ２００周囲のＮｉＣｒが露出している領域には、Ａｇ含有接着部材１５０は展開せず、ＮｉＣｒ層２５１が剥き出しの形状が持続する。したがって、半導体チップ２００の側面をＡｇ+が這い上がることはない。
次に、ステップＳ９に移り、図６Ｈに示すように、半導体チップ２００をエキスパンディングテープ３２０から取り外すことで個片化を行い、さらに。個々の半導体チップ２００を金属製ベース１１０上にＡｇ含有接着部材１５０を用いてダイボンディングを行う。半導体チップ２００の裏面の周囲には２０～３０μｍの幅でＮｉＣｒ層２５１が剥き出しの状態にある。このため、半導体チップ２００をＡｇ含有接着部材１５０でダイボンディングしても、半導体チップ２００周囲のＮｉＣｒが露出している領域には、Ａｇ含有接着部材１５０は展開せず、ＮｉＣｒ層２５１が剥き出しの形状が持続する。したがって、半導体チップ２００の側面をＡｇ+が這い上がることはない。
【0044】
（パッケージ工程）
以上の工程を経た後、ステップＳ１０に移り、図２に示すように、金属製ベース１１０上に入出力マッチング回路４００をダイボンディングし、ボンディングワイヤ１４０で所定の接続を行う。さらに、樹脂製の側壁部材１２０を用いて樹脂封止を行って、パッケージ化を行い、半導体装置１００を得る。
以上の工程を経た後、ステップＳ１０に移り、図２に示すように、金属製ベース１１０上に入出力マッチング回路４００をダイボンディングし、ボンディングワイヤ１４０で所定の接続を行う。さらに、樹脂製の側壁部材１２０を用いて樹脂封止を行って、パッケージ化を行い、半導体装置１００を得る。
【0045】
（第２の実施形態に係る半導体装置とその製造方法）
次に、第２の実施形態に係る半導体装置とその製造方法について説明する。図７Ａ～図７Ｃは、第２の実施形態に係る半導体装置の製造フローにおける各工程を説明するための図であり、図７Ａは金属層形成工程、図７Ｂはダイシング工程、および、図７Ｃは第ボンディング工程を示す。第２の実施形態に係る半導体の製造方法は、図５に示した第１の実機形態に係る半導体装置の製造フローにおいて、ステップＳ７のエッチング工程をステップＳ１１の金属層形成工程に替えたものである。したがって、本実施形態の製造方法は、図５に示すステップＳ１から６、ステップＳ１１、ステップＳ８から１０の各工程を順次含む。
次に、第２の実施形態に係る半導体装置とその製造方法について説明する。図７Ａ～図７Ｃは、第２の実施形態に係る半導体装置の製造フローにおける各工程を説明するための図であり、図７Ａは金属層形成工程、図７Ｂはダイシング工程、および、図７Ｃは第ボンディング工程を示す。第２の実施形態に係る半導体の製造方法は、図５に示した第１の実機形態に係る半導体装置の製造フローにおいて、ステップＳ７のエッチング工程をステップＳ１１の金属層形成工程に替えたものである。したがって、本実施形態の製造方法は、図５に示すステップＳ１から６、ステップＳ１１、ステップＳ８から１０の各工程を順次含む。
【0046】
（金属層形成工程）
第２の実施形態に係る半導体装置の製造方法では、図５のステップＳ６で示すフォトレジスト除去工程の終了後、図６Ｅに示す状態から、スパッタリングで形成したＡｕ層２５２を除去することなく、図７Ａに示すように、スクライブラインの幅Ｄ1内のＡｕ層２５２の上にさらにＮｉＣｒ層２５３を形成する。これにより、スクライブラインの幅Ｄ1内の領域は、ＳｉＣ基板２０１側から、ＮｉＣｒ層２５１、Ａｕ層２５２、ＮｉＣｒ層２５３の三層金属構成となる。
第２の実施形態に係る半導体装置の製造方法では、図５のステップＳ６で示すフォトレジスト除去工程の終了後、図６Ｅに示す状態から、スパッタリングで形成したＡｕ層２５２を除去することなく、図７Ａに示すように、スクライブラインの幅Ｄ1内のＡｕ層２５２の上にさらにＮｉＣｒ層２５３を形成する。これにより、スクライブラインの幅Ｄ1内の領域は、ＳｉＣ基板２０１側から、ＮｉＣｒ層２５１、Ａｕ層２５２、ＮｉＣｒ層２５３の三層金属構成となる。
【0047】
（ダイシング工程）
スクライブラインの幅Ｄ1内にＮｉＣｒ層２５３を形成する方法としては、ＳｉＣ基板２０１の裏面全面にＮｉＣｒを厚さ１００ｎｍ程度でスパッタリングし、スクライブラインの幅Ｄ1とその幅方向の周囲１０μｍ程度を覆うフォトレジストをパターニングにより形成する。そして、塩素系ガスを反応ガスとする反応性イオンエッチングあるいはトリミング等で、露出したＮｉＣｒ層を除去することにより、裏面電極２６０に相当する領域のＡｕ層２６１を露出させることができる。なお、本実施形態に係る製造方法では、メッキ形成したＡｕ層２６１をエッチングすることがないため、Ａｕ層２６１の厚さは、予めステップＳ５の裏面電極形成工程で所定の厚さとしておくことが望ましい。
スクライブラインの幅Ｄ1内にＮｉＣｒ層２５３を形成する方法としては、ＳｉＣ基板２０１の裏面全面にＮｉＣｒを厚さ１００ｎｍ程度でスパッタリングし、スクライブラインの幅Ｄ1とその幅方向の周囲１０μｍ程度を覆うフォトレジストをパターニングにより形成する。そして、塩素系ガスを反応ガスとする反応性イオンエッチングあるいはトリミング等で、露出したＮｉＣｒ層を除去することにより、裏面電極２６０に相当する領域のＡｕ層２６１を露出させることができる。なお、本実施形態に係る製造方法では、メッキ形成したＡｕ層２６１をエッチングすることがないため、Ａｕ層２６１の厚さは、予めステップＳ５の裏面電極形成工程で所定の厚さとしておくことが望ましい。
【0048】
（ダイボンディング工程）
次に、図７Ａに示す工程を経たウェハをガラス支持基板３００から取り外し、ＳｉＣ基板の裏面を洗浄した後、エキスパンディングテープ３２０を貼り付ける。ＳｉＣ基板２０１の裏面には、全面にＡｕ層２６１からなる裏面電極２６０が形成されているため、エキスパンディングテープ３２０は裏面電極２６０に貼り付けられることになる。その後、ステップＳ８に移り、図７Ｂに示すように、ダイシングを行い、個々の半導体チップ２００を得る。ここで、ダイシングは、スクライブラインに沿って、スクライブラインの幅Ｄ１よりも狭い幅Ｄ２を有するダイシングブレードを用いて行う。これにより、ＳｉＣ基板２０１の裏面側には、スクライブラインの幅Ｄ１内にはＡｕからなる裏面電極２６０は存在せず、ＮｉＣｒ層２５３が露出することになる。
次に、図７Ａに示す工程を経たウェハをガラス支持基板３００から取り外し、ＳｉＣ基板の裏面を洗浄した後、エキスパンディングテープ３２０を貼り付ける。ＳｉＣ基板２０１の裏面には、全面にＡｕ層２６１からなる裏面電極２６０が形成されているため、エキスパンディングテープ３２０は裏面電極２６０に貼り付けられることになる。その後、ステップＳ８に移り、図７Ｂに示すように、ダイシングを行い、個々の半導体チップ２００を得る。ここで、ダイシングは、スクライブラインに沿って、スクライブラインの幅Ｄ１よりも狭い幅Ｄ２を有するダイシングブレードを用いて行う。これにより、ＳｉＣ基板２０１の裏面側には、スクライブラインの幅Ｄ１内にはＡｕからなる裏面電極２６０は存在せず、ＮｉＣｒ層２５３が露出することになる。
【0049】
次に、ステップＳ９に移り、図７Ｃに示すように、半導体チップ２００をエキスパンディングテープ３２０から取り外すことで個片化を行い、個々の半導体チップ２００を金属製ベース１１０上にＡｇ含有接着部材１５０を用いてダイボンディングを行う。半導体チップ２００の裏面の周囲には２０～３０μｍの幅でＮｉＣｒ層２５３が剥き出しの状態にある。このため、半導体チップ２００をＡｇ含有接着部材１５０でダイボンディングしても、半導体チップ２００周囲のＮｉＣｒが露出している領域には、Ａｇ含有接着部材１５０は展開せず、ＮｉＣｒ層２５３が剥き出しの形状が持続する。したがって、半導体チップ２００の側面をＡｇ+が這い上がることはない。以降のパッケージ工程は、第１の実施形態に係る半導体装置の製造方法と同様である。
【符号の説明】
【0050】
１００…半導体装置、
１１０…金属製ベース、
１２０…側壁部材、
１３０…電極、
１４０…ボンディングワイヤ、
１５０…Ａｇ含有接着部材（Ａｇを含む導電性接着部材）、
２００…半導体チップ、
２０１…ＳｉＣ基板、
２１１…ＧａＮエピタキシャル層、
２１２…絶縁層、
２２０…ソース電極、
２２１…ソースパッド、
２３０…ゲート電極、
２３１…ゲートパッド、
２４０…ドレイン電極、
２４１…ドレインパッド、
２５０…ビア、
２５１…ＮｉＣｒ層、
２５２…Ａｕ層、
２５３…ＮｉＣｒ層、
２６０…裏面電極、
２６１…Ａｕ層、
２７０…フォトレジスト、
３００…ガラス支持基板、
３１０…接着剤、
３２０…エキスパンディングテープ、
４００…入出力マッチング回路。
１１０…金属製ベース、
１２０…側壁部材、
１３０…電極、
１４０…ボンディングワイヤ、
１５０…Ａｇ含有接着部材（Ａｇを含む導電性接着部材）、
２００…半導体チップ、
２０１…ＳｉＣ基板、
２１１…ＧａＮエピタキシャル層、
２１２…絶縁層、
２２０…ソース電極、
２２１…ソースパッド、
２３０…ゲート電極、
２３１…ゲートパッド、
２４０…ドレイン電極、
２４１…ドレインパッド、
２５０…ビア、
２５１…ＮｉＣｒ層、
２５２…Ａｕ層、
２５３…ＮｉＣｒ層、
２６０…裏面電極、
２６１…Ａｕ層、
２７０…フォトレジスト、
３００…ガラス支持基板、
３１０…接着剤、
３２０…エキスパンディングテープ、
４００…入出力マッチング回路。
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】
【図7A】
【図7B】
【図7C】