特許7095844IP Force 特許公報全文掲載

ホーム > 特許ランキング > 住友電工デバイス・イノベーション株式会社 > 特許7095844

技術分野

半導体装置およびその製造方法

発明が解決しようとする課題[発明の詳細な説明]から抜粋

電界効果トランジスタ（ＦＥＴ）を形成した半導体チップは、基板に形成したビアを介して表面のソース電極が裏面電極と接続される。裏面電極は、半導体チップ裏面全体に設けられ、パッケージへのダイマウントは、裏面電極全面がロウ材（銀ペースト等の導電性樹脂）を用いてパッケージに接続される。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明の一態様に係る半導体装置の製造方法は、所定幅を有するスクライブラインで区画され複数の半導体チップ形成領域が形成されたＳｉＣからなる半導体基板の表面にＧａＮを主構成材料とする電界効果トランジスタを形成する工程と、前記半導体基板の裏面全面に、Ａｇに対してＡｕまたはＣｕよりも濡れ性の劣る第１の金属層を形成する工程と、該第１の金属層上で、前記スクライブライン間の前記幅内を除く領域にＡｕからなる・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本発明によれば、Ａｇを含む導電性接着部材の表面を固めることなく、導電性接着剤によるイオンマイグレーションを抑制した半導体装置およびその製造方法を得ることができる。

この特許の権利範囲[特許請求の範囲]

知財ポータルサイト IP Force にログインして確認する (無料)

この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1A】 本発明の半導体装置を表面側（上方）から見た外観図である。
【図1B】 図１Ａに示す半導体装置を裏面側（下方）から見た外観図である。
【図2】 本発明の半導体装置の断面図である。
【図3】 本発明の半導体装置に搭載される半導体チップの一例を示す平面図である。
【図4】 本発明の第１の半導体装置における半導体チップ搭載箇所の断面図である。
【図5】 本発明の第１の半導体装置の製造フローを示す図である。
【図6A】 本発明の第１の半導体装置の製造フローにおける各工程を説明するための図である。
【図6B】 本発明の第１の半導体装置の製造フローにおける各工程を説明するための図である。
【図6C】 本発明の第１の半導体装置の製造フローにおける各工程を説明するための図である。
【図6D】 本発明の第１の半導体装置の製造フローにおける各工程を説明するための図である。
【図6E】 本発明の第１の半導体装置の製造フローにおける各工程を説明するための図である。
【図6F】 本発明の第１の半導体装置の製造フローにおける各工程を説明するための図である。
【図6G】 本発明の第１の半導体装置の製造フローにおける各工程を説明するための図である。
【図6H】 本発明の第１の半導体装置の製造フローにおける各工程を説明するための図である。
【図7A】 本発明の第２の半導体装置の製造フローにおける各工程を説明するための図である。
【図7B】 本発明の第２の半導体装置の製造フローにおける各工程を説明するための図である。
【図7C】 本発明の第２の半導体装置の製造フローにおける各工程を説明するための図である。
１００…半導体装置、 １１０…金属製ベース、 １２０…側壁部材、 １３０…電極、 １４０…ボンディングワイヤ、 １５０…Ａｇ含有接着部材（Ａｇを含む導電性接着部材）、 ２００…半導体チップ、 ２０１…ＳｉＣ基板、 ２１１…ＧａＮエピタキシャル層、 ２１２…絶縁層、 ２２０…ソース電極、 ２２１…ソースパッド、 ２３０…ゲート電極、 ２３１…ゲートパッド、 ２４０…ドレイン電極、 ２４１…ドレインパッド、 ２５０…ビア、 ２５１…ＮｉＣｒ層、 ２５２…Ａｕ層、 ２５３…ＮｉＣｒ層、 ２６０…裏面電極、 ２６１…Ａｕ層、 ２７０…フォトレジスト、 ３００…ガラス支持基板、 ３１０…接着剤、 ３２０…エキスパンディングテープ、 ４００…入出力マッチング回路。

全ての図面はログインすると無料で閲覧できます。ログイン・ユーザー登録

［広告欄］

ログインすれば広告は減ります

ログインすれば広告は減ります

Copyright © Science Impact Inc. All Rights Reserved.