▶ ウィンボンド エレクトロニクス コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2022-06-28
(45)【発行日】2022-07-06
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 7/10 20060101AFI20220629BHJP
G06F 12/00 20060101ALI20220629BHJP
G11C 7/22 20060101ALI20220629BHJP
G11C 16/26 20060101ALI20220629BHJP
【ＦＩ】
G11C7/10 240
G06F12/00 560B
G06F12/00 564A
G11C7/22
G11C16/26 110
【請求項の数】
15
(21)【出願番号】P 2021139233
(22)【出願日】2021-08-27
【審査請求日】2021-08-27
(73)【特許権者】
【識別番号】511062254
【氏名又は名称】ウィンボンド エレクトロニクス コーポレーション
(74)【代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】金子 二四三
(72)【発明者】
【氏名】妹尾 真言
(72)【発明者】
【氏名】葛西 央倫
【審査官】後藤 彰
(56)【参考文献】
【文献】特開２０１４－１７０３４（ＪＰ，Ａ）
【文献】特開２００８－１６５８７９（ＪＰ，Ａ）
【文献】特開２０２０－１９１１４５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２１／００９０６３８（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ ７／１０
Ｇ０６Ｆ １２／００
Ｇ１１Ｃ １６／２６
Ｇ１１Ｃ ７／２２
(57)【特許請求の範囲】
【請求項1】
ＮＡＮＤ型のメモリセルアレイと、メモリセルアレイから読み出されたページデータを保持可能な第１および第２のラッチを含むページバッファ／センス回路と、読出し動作を制御する制御手段とを含むＮＡＮＤチップと、誤り検出および訂正機能を含むＥＣＣチップとを含み、
前記第１のラッチは、ページデータの第１のデータ部分を保持する第１の保持部分と第２のデータ部分を保持する第２の保持部分とを含み、
前記第２のラッチは、前記第１のラッチのデータサイズよりも小さく、かつ前記第１のラッチの第２の保持部分から転送された第２のデータ部分を保持し、
前記制御手段は、前記第１のラッチの第１の保持部分に保持された第１のデータ部分を前記ＥＣＣチップに転送した後、前記第２のラッチに保持された第２のデータ部分を前記ＥＣＣチップに転送し、
前記ＥＣＣチップは、前記第１のデータ部分および前記第２のデータ部分の誤り検出および訂正を行い、
前記制御手段は、前記ＥＣＣチップが前記第１のデータ部分を外部に出力するタイミングに応答して前記メモリセルアレイから次のページを読出す、半導体記憶装置。
【請求項2】
前記ＮＡＮＤチップは、読出しデータを前記ＥＣＣチップに転送するための第１の専用端子を含み、前記ＥＣＣチップは、前記第１の専用端子に接続され、前記読出しデータを受け取る第２の専用端子とを含む、請求項１に記載の半導体記憶装置。
【請求項3】
前記第１の保持部分および前記第２の保持部分は、それぞれ１／２ページ分のデータを保持する記憶容量を有し、前記第２のラッチは、１／２ページ分のデータを保持する記憶容量を有し、前記制御手段は、１／２ページ単位で前記ＥＣＣチップにデータを転送する、請求項１または２に記載の半導体記憶装置。
【請求項4】
１つのページがｎ個のセクタから構成され、前記ＥＣＣチップがデータの誤り検出および訂正をセクタ単位で行うとき、前記メモリセルアレイの読出し時間をｔＡＲＲＡＹ、前記ＮＡＮＤチップが前記ＥＣＣチップに１つのセクタのデータを転送する時間をｔＤＯＵＴ１、前記ＥＣＣチップが１つのセクタのデータを外部に出力する時間をｔＤＯＵＴ２、前記ＮＡＮＤチップが１つのセクタのデータを出力してから当該セクタの誤り検出および訂正が終わるまでのレイテンシをｔＬＴＣＹとしたとき、次の（１）～（４）の数式で規定される制約を有する、請求項３に記載の半導体記憶装置。ｔＤＯＵＴ１＋ｔＬＴＣＹ＜ｔＤＯＵＴ２×ｎ／２ ・・・（１）
ｔＤＯＵＴ１＜ｔＤＯＵＴ２ ・・・（２）
ｔＡＲＲＡＹ＋ｔＤＯＵＴ１＋ｔＬＴＣＹ＜ｔＤＯＵＴ２×ｎ ・・・（３）
ｔＡＲＲＡＹ＋ｔＤＯＵＴ１×ｎ／２＜ｔＤＯＵＴ２×ｎ ・・・（４）
【請求項5】
前記第１の保持部分および前記第２の保持部分は、それぞれ１／２ページ分のデータを保持する記憶容量を有し、前記第２のラッチは、１／４ページ分のデータを保持する記憶容量を有し、前記制御手段は、１／４ページ単位で前記ＥＣＣチップにデータを転送する、請求項１または２に記載の半導体記憶装置。
【請求項6】
１つのページがｎ個のセクタから構成され、前記ＥＣＣチップがデータの誤り検出および訂正をセクタ単位で行うとき、前記メモリセルアレイの読出し時間をｔＡＲＲＡＹ、前記ＮＡＮＤチップが前記ＥＣＣチップに１つのセクタのデータを転送する時間をｔＤＯＵＴ１、前記ＥＣＣチップが１つのセクタのデータを外部に出力する時間をｔＤＯＵＴ２としたとき、次の数式で規定される制約を有する、請求項５に記載の半導体記憶装置。ｔＡＲＲＡＹ＋ｔＤＯＵＴ１×（ｎ×３／４）＜ｔＤＯＵＴ２×ｎ
【請求項7】
前記ＮＡＮＤチップは、前記第１の専用端子から第１のクロック信号に同期して前記第１のデータ部分および前記第２のデータ部分を前記ＥＣＣチップに転送し、前記ＥＣＣチップは、訂正したデータを第２のクロック信号に同期して外部に出力する、請求項２に記載の半導体記憶装置。
【請求項8】
前記制御手段は、ページの連続読出し動作を制御する、請求項１ないし７いずれか１つに記載の半導体記憶装置。
【請求項9】
前記ＮＡＮＤチップと前記ＥＣＣチップは、１つのパッケージ内に収容される、請求項１ないし７いずれか１つに記載の半導体記憶装置。
【請求項10】
ＮＡＮＤ型のメモリセルアレイと、メモリセルアレイから読み出されたページデータを保持可能な第１および第２のラッチを含むページバッファ／センス回路とを含むＮＡＮＤチップと、ＮＡＮＤチップから転送されたデータの誤り検出および訂正機能を含むＥＣＣチップとを含む半導体記憶装置における読出し方法であって、前記ＮＡＮＤチップにおいて、前記メモリセルアレイから読み出されたページの第１のデータ部分と第２のデータ部分とを前記第１のラッチに保持し、前記第１のラッチに保持した第２のデータ部分を前記第２のラッチに転送し、その後、前記第１のラッチに保持した第１のデータ部分を前記ＥＣＣチップに転送した後、前記第２のラッチに保持した第２のデータ部分を前記ＥＣＣチップに転送し、
前記ＥＣＣチップにおいて、第１のデータ部分の誤り検出および訂正を行った後、第２のデータ部分の誤り検出および訂正を行い、
前記ＥＣＣチップが誤り訂正された第１のデータ部分を出力することに応答して前記ＮＡＮＤチップにおいてメモリセルアレイから次のページを読出す、読出し方法。
【請求項11】
前記ＮＡＮＤチップにおいて、前記第１のデータ部分および前記第２のデータ部分をクロック信号に同期して第１の専用端子から前記ＥＣＣチップに転送し、前記ＥＣＣチップにおいて、第２の専用端子から前記第１のデータ部分および前記第２のデータ部分を前記クロック信号に同期して受け取る、請求項１０に記載の読出し方法。
【請求項12】
前記第１のデータ部分および前記第２のデータ部分は、それぞれ１／２ページのデータであり、前記第２のラッチは、前記第１のラッチから１／２ページのデータを受け取り、前記ＮＡＮＤチップは、１／２ページ単位で前記ＥＣＣチップに第１のデータ部分または第２のデータ部分を転送する、請求項１０に記載の読出し方法。
【請求項13】
１つのページがｎ個のセクタから構成され、前記ＥＣＣチップがデータの誤り検出および訂正をセクタ単位で行うとき、前記メモリセルアレイの読出し時間をｔＡＲＲＡＹ、前記ＮＡＮＤチップが前記ＥＣＣチップに１つのセクタのデータを転送する時間をｔＤＯＵＴ１、前記ＥＣＣチップが１つのセクタのデータを外部に出力する時間をｔＤＯＵＴ２、前記ＮＡＮＤチップが１つのセクタのデータを出力してから当該セクタの誤り検出および訂正が終わるまでのレイテンシをｔＬＴＣＹとしたとき、次の（１）～（４）の数式で規定される制約を有する、請求項１０に記載の読出し方法。ｔＤＯＵＴ１＋ｔＬＴＣＹ＜ｔＤＯＵＴ２×ｎ／２ ・・・（１）
ｔＤＯＵＴ１＜ｔＤＯＵＴ２ ・・・（２）
ｔＡＲＲＡＹ＋ｔＤＯＵＴ１＋ｔＬＴＣＹ＜ｔＤＯＵＴ２×ｎ ・・・（３）
ｔＡＲＲＡＹ＋ｔＤＯＵＴ１×ｎ／２＜ｔＤＯＵＴ２×ｎ ・・・（４）
【請求項14】
前記第１のデータ部分および前記第２のデータ部分は、それぞれ１／２ページのデータであり、前記第２のラッチは、前記第１のラッチから１／４ページのデータを受け取る、前記ＮＡＮＤチップは、１／４ページ単位で前記ＥＣＣチップに第１のデータ部分または第２のデータ部分を転送する、請求項１０に記載の読出し方法。
【請求項15】
１つのページがｎ個のセクタから構成され、前記ＥＣＣチップがデータの誤り検出および訂正をセクタ単位で行うとき、前記メモリセルアレイの読出し時間をｔＡＲＲＡＹ、前記ＮＡＮＤチップが前記ＥＣＣチップに１つのセクタのデータを転送する時間をｔＤＯＵＴ、前記ＥＣＣチップが１つのセクタのデータを外部に出力する時間をｔＤＯＵＴとしたとき、次の数式で規定される制約を有する、請求項１４に記載の読出し方法。ｔＡＲＲＡＹ＋ｔＤＯＵＴ１×（ｎ×３／４）＜ｔＤＯＵＴ２×ｎ
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関し、特に誤り検出訂正に関する。
【背景技術】
【0002】
ＮＡＮＤ型のフラッシュメモリでは、データのプログラムや消去が繰り返されることで、トンネル絶縁膜の劣化等により電荷保持特性が悪化したり、トンネル絶縁膜にトラップされた電荷によりしきい値変動が生じ、ビットエラーを引き起こすことがある。このようなビットエラー対策として、フラシュメモリにはエラー検出訂正回路（以下、ＥＣＣ回路という）が用いられている（例えば、特許文献１、２）。
【先行技術文献】
【特許文献】
【0003】
【文献】特許６７４４９５０号公報
【文献】特許６７４４９５１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
図１は、従来のオフチップＥＣＣのフラッシュメモリの構成を示す図である。フラッシュメモリ１０は、ＮＡＮＤ型のメモリセルアレイやその周辺回路を含むＮＡＮＤチップ２０を含んで構成され、ＮＡＮＤチップ２０は、ＥＣＣ機能４０を搭載したコントローラチップ３０に接続される。ＮＡＮＤチップ２０とコントローラチップ３０とは、それぞれ別個のパッケージに収容され、各パッケージが例えばプリント基板上に実装される。
【0005】
ＮＡＮＤチップ２０とコントローラチップ３０は、例えば、クロック信号に同期してデータを転送することができるＳＰＩ（Serial Peripheral Interface）を搭載し、両チップには、それぞれ＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤの入出力端子が設けられる。コントローラチップ３０は、ＳＰＩの入出力端子を介してＮＡＮＤチップ２０にコマンド、アドレス、データを送信する。
【0006】
ＥＣＣ機能４０は、データを符号化してパリティデータを生成するエンコーダと、パリティデータに基づきデータを復号化するデコーダとを含む。ＥＣＣ機能４０は、例えば、ＢＣＨコードにより複数ビット（例えば、２ビット、４ビット、８ビットなど）のエラー検出・訂正を行い、この場合、ＢＣＨデコーダは、データのシンドロームを評価するシンドローム計算部と、エラー位置多項式（ＥＬＰ）を計算するユークリッド互除計算部と、エラー位置多項式の根を計算し、エラー位置を探索するエラー位置探索部と、探索されたエラー位置に基づきエラーを訂正するエラー訂正部とを含む。
【0007】
ＮＡＮＤチップ２０のページバッファ／センス回路は、２つのラッチを含み、１つのラッチは、２つのキャッシュから構成され、１つのキャッシュが複数のセクタ（例えば、２セクタ、４セクタなど）のデータを格納する。ＮＡＮＤチップ２０とコントローラチップ３０との間のデータ転送は、キャッシュ単位で行われる。また、ＥＣＣ機能４０は、セクタ単位でパリティデータを生成し、あるいはエラー検出・訂正を行う。ＥＣＣ機能４０により符号された１つのセクタは、メインデータとパリティデータとを含む。
【0008】
コントローラチップ３０は、ＮＡＮＤチップ２０にプログラム動作をさせるとき、ＥＣＣ機能４０によりプログラムすべきデータからパリティデータを生成し、生成したパリティデータとメインデータとをＳＰＩのＤＯ端子を介してＮＡＮＤチップ２０に転送する。ＮＡＮＤチップ２０は、受け取ったメインデータとパリティデータとをラッチに保持し、ラッチに保持したデータをメモリセルアレイの選択ページにプログラムする。
【0009】
一方、ＮＡＮＤチップ２０においてメモリセルアレイから読み出されたデータは、ＳＰＩのＤＯ端子を介してコントローラチップ３０に転送される。ＥＣＣ機能４０は、パリティデータに基づきエラーを検出し、その検出結果に応じてメインデータやパリティデータを訂正する。
【0010】
図２は、コントローラチップ３０のＥＣＣ機能の各部の動作を示すタイミングチャートである。ＮＡＮＤチップ２０は、コントローラチップ３０から転送された読出しコマンドに応じて読出し動作を行い、読み出したデータをコントローラチップ３０に出力する。時刻ｔ０で、コントローラチップ３０のＮＡＮＤ＿ＩＦがＮＡＮＤチップ２０からセクタＳ０のメインデータとパリティデータＰｔの受け取りを開始し、時刻ｔ１で、セクタＳ１のメインデータとパリティデータＰｔの受け取りを開始し、時刻ｔ２、ｔ３でセクタＳ２、セクタＳ３のメインデータとパリティデータＰｔの受け取りを開始する。ＥＣＣ機能４０は、セクタＳ１のデータの受け取りを行っている間に、これと並行してセクタＳ０のメインデータのシンドロームの計算、エラー位置多項式の計算、エラー位置の探索をパイプライン処理し、探索されたエラー位置に基づきセクタＳ０のメインデータのエラーを訂正する。その後、コントローラチップ３０のＣＰＵ＿ＩＦは、セクタＳ０のエラー訂正したデータをホスト装置に転送する。セクタＳ１、Ｓ２、Ｓ３のＥＣＣ処理も同様にパイプライン処理が行われ、各セクタのエラー訂正したデータがセクタの受信中に出力される。
【0011】
ＮＡＮＤチップ２０からコントローラチップ３０に読出しデータを転送する場合、シンドローム計算はセクタのパリティデータの転送後に行う必要がある。このため、ＳＰＩのＤＯ端子のビット幅が狭いと、データ転送に時間がかかってしまい、その間、コントローラチップ３０のアイドル状態が長くなり、パインライン処理によるパフォーマンスを十分に発揮させることができないという課題がある。また、メモリセルアレイの高集積化に伴い１ページのサイズが大きくなると、ページバッファ／センス回路の占有面積が大きくなり、これによりチップが大きくなってしまう。このため、ページバッファ／センス回路の省スペース化が望まれる。
【0012】
本発明は、このような従来の課題を解決し、誤り検出および訂正の処理の高速化を図りつつ小型化が可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明に係る半導体記憶装置は、ＮＡＮＤ型のメモリセルアレイと、メモリセルアレイから読み出されたページデータを保持可能な第１および第２のラッチを含むページバッファ／センス回路と、読出し動作を制御する制御手段とを含むＮＡＮＤチップと、誤り検出および訂正機能を含むＥＣＣチップとを含み、前記第１のラッチは、ページデータの第１のデータ部分を保持する第１の保持部分と第２のデータ部分を保持する第２の保持部分とを含み、前記第２のラッチは、前記第１のラッチのデータサイズよりも小さく、かつ前記第１のラッチの第２の保持部分から転送された第２のデータ部分を保持し、前記制御手段は、前記第１のラッチの第１の保持部分に保持された第１のデータ部分を前記ＥＣＣチップに転送した後、前記第２のラッチに保持された第２のデータ部分を前記ＥＣＣチップに転送し、前記ＥＣＣチップは、前記第１のデータ部分および前記第２のデータ部分の誤り検出および訂正を行い、前記制御手段は、前記ＥＣＣチップが前記第１のデータ部分を外部に出力するタイミングに応答して前記メモリセルアレイから次のページを読出す。
【0014】
ある態様では、前記ＮＡＮＤチップは、読出しデータを前記ＥＣＣチップに転送するための第１の専用端子を含み、前記ＥＣＣチップは、前記第１の専用端子に接続され、前記読出しデータを受け取る第２の専用端子とを含む。ある態様では、前記第１の保持部分および前記第２の保持部分は、それぞれ１／２ページ分のデータを保持する記憶容量を有し、前記第２のラッチは、１／２ページ分のデータを保持する記憶容量を有し、前記制御手段は、１／２ページ単位で前記ＥＣＣチップにデータを転送する。ある態様では、前記第１の保持部分および前記第２の保持部分は、それぞれ１／２ページ分のデータを保持する記憶容量を有し、前記第２のラッチは、１／４ページ分のデータを保持する記憶容量を有し、前記制御手段は、１／４ページ単位で前記ＥＣＣチップにデータを転送する。ある態様では、前記ＮＡＮＤチップは、前記第１の専用端子から第１のクロック信号に同期して前記第１のデータ部分および前記第２のデータ部分を前記ＥＣＣチップに転送し、前記ＥＣＣチップは、訂正したデータを第２のクロック信号に同期して外部に出力する。
【0015】
本発明に係る読出し方法は、ＮＡＮＤ型のメモリセルアレイと、メモリセルアレイから読み出されたページデータを保持可能な第１および第２のラッチを含むページバッファ／センス回路とを含むＮＡＮＤチップと、ＮＡＮＤチップから転送されたデータの誤り検出および訂正機能を含むＥＣＣチップとを含む半導体記憶装置におけるものであって、前記ＮＡＮＤチップにおいて、前記メモリセルアレイから読み出されたページの第１のデータ部分と第２のデータ部分とを前記第１のラッチに保持し、前記第１のラッチに保持した第２のデータ部分を前記第２のラッチに転送し、その後、前記第１のラッチに保持した第１のデータ部分を前記ＥＣＣチップに転送した後、前記第２のラッチに保持した第２のデータ部分を前記ＥＣＣチップに転送し、前記ＥＣＣチップにおいて、第１のデータ部分の誤り検出および訂正を行った後、第２のデータ部分の誤り検出および訂正を行い、前記ＥＣＣチップが誤り訂正された第１のデータ部分を出力することに応答して前記ＮＡＮＤチップにおいてメモリセルアレイから次のページを読出す。
【0016】
ある態様では、前記ＮＡＮＤチップにおいて、前記第１のデータ部分および前記第２のデータ部分をクロック信号に同期して第１の専用端子から前記ＥＣＣチップに転送し、前記ＥＣＣチップにおいて、第２の専用端子から前記第１のデータ部分および前記第２のデータ部分を前記クロック信号に同期して受け取る。ある態様では、前記第１のデータ部分および前記第２のデータ部分は、それぞれ１／２ページのデータであり、前記第２のラッチは、前記第１のラッチから１／２ページのデータを受け取り、前記ＮＡＮＤチップは、１／２ページ単位で前記ＥＣＣチップに第１のデータ部分または第２のデータ部分を転送する。ある態様では、前記第１のデータ部分および前記第２のデータ部分は、それぞれ１／２ページのデータであり、前記第２のラッチは、前記第１のラッチから１／４ページのデータを受け取る、前記ＮＡＮＤチップは、１／４ページ単位で前記ＥＣＣチップに第１のデータ部分または第２のデータ部分を転送する。
【発明の効果】
【0017】
本発明によれば、ＮＡＮＤチップのページバッファ／センス回路の第２のラッチのデータサイズを第１のラッチのデータサイズよりも小さくすることでＮＡＮＤチップの小型化、省スペース化を図ることができる。また、ＮＡＮＤチップとは別個にＥＣＣチップを設けることで誤り検出および訂正の処理の高速化を図ることができる。
【図面の簡単な説明】
【0018】
【図1】従来のフラッシュメモリの概略構成を示す図である。
【図2】従来のフラッシュメモリのＥＣＣ機能の動作を示すタイミングチャートである。
【図3】本発明の実施例に係るフラッシュメモリの概略構成を示す図である。
【図5】本発明の実施例に係るＮＡＮＤチップとＥＣＣチップとの内部構成を示すブロック図である。
【図6】本発明の実施例に係るフラッシュメモリのＥＣＣ動作を示すタイミングチャートである。
【図7】比較例のフラッシュメモリの連続読出し動作のタイミングチャートを示す図である。
【図8】本発明の実施例に係るフラッシュメモリの連続読出し動作のタイミングチャートを示す図である。
【図9】比較例のフラッシュメモリにおいて連続読出し動作中に中断が生じたときのタイミングチャートを示す図である。
【図10】本実施例のフラッシュメモリにおいて連続読出し動作中に中断が生じたときのタイミングチャートを示す図である。
【図11】本発明の第２の実施例に係るフラッシュメモリの連続読出し動作のタイミングチャートを示す図である。
【図12】本発明の第２の実施例に係るフラッシュメモリにおいて連続読出し動作中に中断が生じたときのタイミングチャートを示す図である。
【発明を実施するための形態】
【0019】
次に、本発明の実施の形態について説明する。本発明に係る半導体記憶装置は、オフチップＥＣＣ機能を有するＮＡＮＤ型フラッシュメモリに関する。本実施の形態に係るフラッシュメモリは、ＮＡＮＤ型のメモリセルアレイを搭載するＮＡＮＤチップと、ＥＣＣ機能を搭載するＥＣＣチップとを含み、両チップは、ＥＣＣに関するデータを専用ポートを介して高速で転送することが可能である。ある態様では、フラッシュメモリは、積層された複数のＮＡＮＤチップと１つのＥＣＣチップとを含み、複数のＮＡＮＤチップおよびＥＣＣチップが１つのパッケージ内に収容される。
【実施例】
【0020】
次に、本発明の第１の実施例について図面を参照して詳細に説明する。図３は、本発明の実施例に係るフラッシュメモリの概略構成を示す図である。本実施例に係るフラッシュメモリ１００は、ＮＡＮＤチップ２００と、ＮＡＮＤチップ２００に電気的に接続されたＥＣＣチップ３００とを含んで構成される。
【0021】
ＮＡＮＤチップ２００は、ここには詳細を示さないが、典型的に、ＮＡＮＤ型のメモリセルアレイおよび周辺回路を含む。周辺回路は、行デコーダ、列デコーダ、ページバッファ／センス回路、インターフェース回路、コントローラ、内部電圧生成回路などを含み、コントローラは、入力されたコマンドに応じて読出し、プログラム、消去等の動作を制御する。メモリセルアレイは、複数のブロックを含み、各ブロックには複数のＮＡＮＤストリングが形成される。ＮＡＮＤストリングは、基板表面に２次元的に形成されてもよいし、基板表面上に３次元的に形成されてもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するタイプであってもよい。
【0022】
ＮＡＮＤチップ２００は、ＥＣＣチップ３００とのインターフェースとして、ＳＰＩ用の入出力端子２１０（＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤ）と、ＥＣＣ専用の入出力端子２２０（ＶＡＬＩＤ、ＣＫ、ＤＡＴＡ）とを含む。”＃”は、ローアクティブを示す。＃ＣＳは、チップをイネーブルまたはディスエーブルするためのチップセレクト信号を受け取る端子、ＣＬＫは、シリアルクロック信号を受け取る端子、ＤＩは、シリアルデータを入力する端子、ＤＯは、シリアルデータを出力する端子、＃ＷＰは、ステータスレジスタを書込みから保護するための信号を受け取る端子、＃ＨＯＬＤは、チップをホールドするための信号を受け取る端子である。ＮＡＮＤチップ２００は、ＳＰＩ用の入出力端子２１０を介して、シリアルクロック信号ＣＬＫに同期してコマンド、アドレス、データを受け取り、あるいはシリアルクロック信号ＣＬＫに同期してデータを出力する。
【0023】
ＥＣＣ専用の入出力端子２２０として、ＶＡＬＩＤは、ＮＡＮＤチップ２００とＥＣＣチップ３００間のデータ転送が有効か否かを示すＶＡＬＩＤ信号を入出力する端子、ＣＫは、データ転送およびＥＣＣ処理に使用されるクロック信号ＣＫを出力する端子、ＤＡＴＡは、ＮＡＮＤチップ２００とＥＣＣチップ３００間のデータを入出力する端子である。ここで留意すべきことは、ＳＰＩ用のＤＯ端子／ＤＩ端子のビット幅ｍ（データ転送幅）は、例えば、×１、×４または×８であるが、ＥＣＣ専用のＤＡＴＡ端子のビット幅ｎは、ＳＰＩ用のＤＯ端子／ＤＩ端子のビット幅ｍよりも大きく構成することができ（ｎ＞ｍ）、例えば、ビット幅ｎは、×３２である。それ故、ＮＡＮＤチップ２００とＥＣＣチップ３００間のデータ転送時間は、クロック信号ＣＫとクロック信号ＣＬＫの周波数が同一であれば、ＳＰＩによるデータ転送時間よりもｎ／ｍ倍だけ早くなる。
【0024】
なお、ここには図示しないがＮＡＮＤチップ２００は、ＳＰＩ用の入出力端子２１０の他にもＯＮＦｉのインターフェースを備えることができる。ＯＮＦｉのインターフェースは、ＣＬＥ（コマンドラッチイネーブル）、ＡＬＥ（アドレスラッチイネーブル）、＃ＷＥ（ライトイネーブル）等の外部制御端子とＩ／Ｏなどの入出力端子を備える。
【0025】
ＥＣＣチップ３００は、ＮＡＮＤチップ２００とのインターフェースとして、ＳＰＩ用の入出力端子３１０（＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤ）と、ＥＣＣ専用の入出力端子３２０（ＶＡＬＩＤ、ＣＫ、ＤＡＴＡ）とを含む。ＥＣＣチップ３００のＳＰＩ用の入出力端子３１０は、ＮＡＮＤチップ２００のＳＰＩ用の入出力端子２１０の対応する端子にそれぞれ電気的に結合され、ＥＣＣ専用の入出力端子３２０は、ＮＡＮＤチップ２００のＥＣＣ専用の入出力端子２２０の対応する端子にそれぞれ電気的に結合される。
【0026】
ＥＣＣチップ３００はさらに、コントローラチップ４００とのインターフェースとして、ＳＰＩ用の入出力端子３３０（＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤ）を含む。入出力端子３３０は、コントローラチップ４００のＳＰＩ用の入出力端子４１０の対応する端子に電気的に結合される。入出力端子３１０（＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤ）の各々の端子は、内部配線等によって、入出力端子３３０（＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤ）の各々の端子にそれぞれ電気的に結合されている。すなわち、入出力端子３１０および入出力端子３３０は、ＮＡＮＤチップ２００とコントローラチップ４００との接続のために物理的に離間して配置されるが、電気的には、入出力端子３１０と入出力端子３３０は、ＮＡＮＤチップ２００およびコントローラチップ４００に共通であり、こうした接続は、ＮＡＮＤチップ２００のＳＰＩ用の入出力端子２１０がコントローラチップ４００のＳＰＩ用の入出力端子４１０に接続されていることに等しい。
【0027】
図４（Ａ）は、本実施例のフラッシュメモリの要部の構成を示す図、図４（Ｂ）は、比較例としてのフラッシュメモリの要部の構成を示す図である。比較例のＮＡＮＤチップ２００、２００＿Ｘは、メモリセルアレイから読み出されたデータを保持したり、あるいはメモリセルアレイにプログラムするためのデータを保持するページバッファ／センス回路を含み、ページバッファ／センス回路は、データを保持するために２段のラッチＬ１、Ｌ２を備えている。ラッチＬ１、Ｌ２がそれぞれキャッシュＣ０、Ｃ１を含み、ラッチＬ１とラッチＬ２とは、キャッシュＣ０、Ｃ１単位で双方向のデータ転送が可能である。ラッチＬ１、Ｌ２は、それぞれ１ページ分のデータ（例えば、４ＫＢ）を保持し、キャッシュＣ０、Ｃ１は、１／２ページ分のデータ（例えば、２ＫＢ）を保持し、キャッシュＣ０は、セクタＳ０～Ｓ３の４つのセクタのデータを保持し（例えば、１つのセクタは５１２バイト）、キャッシュＣ１は、セクタＳ４～Ｓ７の４つのセクタのデータを保持する。
【0028】
例えば、ＮＡＮＤチップ２００＿Ｘにおいてページの連続読出し動作が行われるとき、メモリセルアレイから読み出されたページのデータがラッチＬ１のキャッシュＣ０、Ｃ１に保持され、次に、ラッチＬ１のキャッシュＣ０、Ｃ１に保持されたデータがキャッシュ単位でラッチＬ２のキャッシュＣ０、Ｃ１に転送される。ラッチＬ１からラッチＬ２への転送後、メモリセルアレイから次のページが読み出され、次のページのデータがラッチＬ１のキャッシュＣ０、Ｃ１に保持され、これと並行して、ラッチＬ２のキャッシュＣ０、Ｃ１に保持されたデータがＥＣＣチップ３００に転送される。
【0029】
これに対し、本実施例のＮＡＮＤチップ２００では、ラッチＬ２がキャッシュＣ１のデータサイズで構成され、つまり、ラッチＬ２は、ラッチＬ１のキャッシュＣ０に対応するキャッシュＣ０を備えていない。ページの連続読出し動作が行われるとき、メモリセルアレイから読み出されたページのデータがラッチＬ１のキャッシュＣ０、Ｃ１に保持され、ラッチＬ１のキャッシュＣ１に保持されたデータがラッチＬ２のキャッシュＣ１に転送され、その後、ラッチＬ１のキャッシュＣ０に保持されたデータとラッチＬ２のキャッシュＣ１に保持されたデータが１ページ分のデータとしてＥＣＣチップ３００に転送される。
【0030】
ＥＣＣチップ３００は、ＮＡＮＤチップ２００から受け取ったデータの誤り検出および訂正を行い、ＥＣＣチップ３００がキャッシュＣ０に対応する先頭アドレスのデータをコントローラチップ４００に出力することに応答してＮＡＮＤチップがメモリセルアレイから次のページの読出しを行い、読み出したデータをラッチＬ１に保持する。キャッシュＣ０に対応する先頭アドレスのデータをコントローラチップ４００に出力する時点で、キャッシュＣ０のデータはＥＣＣ処理を終えており、また、ラッチＬ１のキャッシュＣ１のデータはラッチＬ２に転送されているため、ラッチＬ１に次のページのデータの上書きが可能である。
【0031】
本実施例では、ＮＡＮＤチップ２００のページバッファ／センス回路のラッチＬ２のデータサイズ（記憶容量）を、ＮＡＮＤチップ２００＿Ｘのページバッファ／センス回路のラッチのラッチＬ２の半分にすることでＮＡＮＤチップ２００の小型化、省スペース化を図ることができる。
【0032】
図５は、ＮＡＮＤチップ２００およびＥＣＣチップ３００の内部構成を示すブロック図である。但し、ＮＡＮＤチップ２００にはＥＣＣ動作に関連する構成が示され、全ての構成は示されていないことに留意すべきである。
【0033】
ＮＡＮＤチップ２００は、ラッチＬ１、Ｌ２を含むページバッファ／センス回路２３０と、クロック信号ＣＫを生成する発振器ＯＳＣと、ＥＣＣ専用の入出力端子２２０を介してＥＣＣチップ３００との間のデータ転送を制御するインターフェース回路（以下、ＥＣＣ＿ＩＦ）２４０と、ＳＰＩ用の入出力端子２１０を介してコントローラチップ３００との間のデータ転送を制御するインターフェース回路（以下、ＣＴＬ＿ＩＦ）２５０と、ＥＣＣ制御部２６０と、入出力端子２１０から入力されたコマンドおよびアドレスを受け取り、コマンドを解読するデコーダやアドレスの保持・カウントを行うアドレスカウンタを含み、コマンドのデコード結果に基づき各部を制御するコントローラ２７０と、ページバッファ／センス回路２３０の列アドレスを制御するアドレス制御部２８０とを含む。
【0034】
ラッチＬ１は、キャッシュＣ０、Ｃ１を含み、ラッチＬ２は、キャッシュＣ１のみを含み、ラッチＬ１とラッチＬ２とは、キャッシュＣ１のデータを双方向で転送が可能である。ラッチＬ１は、１ページ分のデータ（例えば、４ＫＢ）を保持し、キャッシュＣ０、Ｃ１は、１／２ページ分のデータ（例えば、２ＫＢ）を保持する。ラッチＬ２のキャッシュＣ１は、１／２ページ分のデータ（例えば、２ＫＢ）を保持する。キャッシュＣ０は、セクタＳ０～Ｓ３の４つのセクタのデータを保持し（例えば、１つのセクタは５１２バイト）、キャッシュＣ１は、セクタＳ４～Ｓ７の４つのセクタのデータを保持する。
【0035】
発振器ＯＳＣは、データ転送時間およびＥＣＣ動作の各部の処理時間に最適となる周波数のクロック信号ＣＫを生成する。ＮＡＮＤチップ２００とＥＣＣチップ３００との間のＤＡＴＡ端子によるデータ転送は、クロック信号ＣＫに同期して行われ、ＥＣＣチップ３００のＥＣＣコア３６０は、クロック信号ＣＫに同期してＥＣＣ処理を実行する。クロック信号ＣＫの周波数は、ＳＰＩによるクロック信号ＣＬＫの周波数と無関係であり、クロック信号ＣＬＫの周波数よりも高く設定することができる。
【0036】
ＥＣＣ＿ＩＦ２４０は、発振器ＯＳＣで生成されたクロック信号ＣＫを受け取り、このクロック信号ＣＫをＣＫ端子を介してＥＣＣチップ３００のＣＫ端子に供給する。ＥＣＣ＿ＩＦ２４０は、読出し動作時にラッチＬ２に保持された読出しデータをクロック信号ＣＫに同期したタイミングでＤＡＴＡ端子からＥＣＣチップ３００のＤＡＴＡ端子に出力し、また、プログラム動作時にＥＣＣチップ３００で生成されたパリティデータをクロック信号ＣＫに同期したタイミングでＤＡＴＡ端子から受け取る。
【0037】
ＥＣＣ制御部２６０は、読出し動作時、ＶＡＬＩＤ信号をＥＣＣ＿ＩＦ２４０に供給する。ＶＡＬＩＤ信号は、ＥＣＣ専用の入出力端子２２０、３２０間のデータ転送が有効となる期間を規定し、この期間は、キャッシュ単位のデータ転送を可能にする。ＥＣＣ＿ＩＦ２４０は、ＶＡＬＩＤ信号で規定された期間中、例えば、ＶＡＬＩＤ信号がハイレベルの期間中、ＮＡＮＤチップ２００のＤＡＴＡ端子からＥＣＣチップのＤＡＴＡ端子にデータを転送する。また、ＥＣＣ＿ＩＦ２４０は、ＥＣＣチップ３００のＮＡＮＤ＿ＩＦ３４０がＮＡＮＤチップ２００からのデータを受け取ることができるようにするため、ＶＡＬＩＤ端子からＥＣＣチップ３００のＶＡＬＩＤ端子にＶＡＬＩＤ信号を出力する。
【0038】
ＣＴＬ＿ＩＦ２５０は、入出力端子２１０を介してのデータの入出力を制御する。ＣＴＬ＿ＩＦ２５０は、コントローラチップ４００から出力されたコマンド、アドレス、データを受け取り、コマンドおよびアドレスをコントローラ２７０に提供し、データをラッチＬ２またはＬ１に保持する。
【0039】
コントローラ２７０は、入力されたコマンドをデコードし、デコード結果に基づき読出し、プログラム、消去等の動作を制御する。また、コントローラ２７０は、デコード結果に基づき読出しまたはプログラムを識別するコントロールフラグをＥＣＣ制御部２６０に提供したり、ＮＡＮＤチップ２００がビジー状態かスタンバイ状態かを示すステータス信号をＣＴＬ＿ＩＦ２５０に提供する。さらにコントローラ２７０は、ＣＴＬ＿ＩＦ２５０から入力された列アドレスをカウントするアドレスカウンタを含み、アドレスカウンタのアドレスをアドレス制御部２８０に提供する。
【0040】
ＥＣＣ制御部２６０は、ＥＣＣ処理を制御するためのロジックおよびＥＣＣ処理のためのアドレスの保持およびカウントを行うアドレスカウンタを含む。ＥＣＣ制御部２６０は、ＥＣＣチップ３００のＥＣＣ制御部３７０と同様に構成され、つまり、ＥＣＣチップ３００がどのようなＥＣＣ動作を行っているのか認識できるようにするためＥＣＣ制御部３７０と同期するＥＣＣ制御部２６０を含んでいる。なお、コントロールフラグは、ＥＣＣコア３６０によるエンコーダまたはデコーダの切替えのために使用される。
【0041】
アドレス制御部２８０は、コントローラ２７０から出力される列アドレスとＥＣＣ制御部２６０から出力されるＥＣＣ用の列アドレスを受け取り、ＮＡＮＤチップ２００の動作に応じて選択された列アドレスをページバッファ／センス回路２３０に提供する。ラッチＬ２から読み出すデータの位置またはラッチＬ２に書込むデータの位置は列アドレスによって制御される。
【0042】
ＥＣＣチップ３００は、ＲＡＭ０、ＲＡＭ１と、ＥＣＣ専用の入出力端子３２０を介してＮＡＮＤチップ２００との間のデータ転送を制御するインターフェース回路（以下、ＮＡＮＤ＿ＩＦ）３４０と、ＳＰＩ用の入出力端子３３０、３１０を介してＮＡＮＤチップ２００およびコントローラチップ４００との間のデータの入出力を制御するインターフェース回路（以下、ＣＴＬ＿ＩＦ）３５０と、エラー検出・訂正を行うＥＣＣコア３６０と、ＥＣＣコア３６０を制御するためのロジックおよびＥＣＣ処理のためのアドレスの保持・カウントを行うアドレスカウンタを含むＥＣＣ制御部３７０と、入出力端子３１０、３３０から入力されたコマンド、アドレス、データを受け取るコントローラ３８０と含む。
【0043】
ここで留意すべきは、ＥＣＣチップ３００には、ＮＡＮＤチップ２００がどのような動作を行っているのか認識できるように、ＮＡＮＤチップ２００のコントローラ２７０と同様の入力されたコマンドおよびアドレスを受け取り、コマンドを解読するデコーダやアドレスの保持・カウントを行うアドレスカウンタを含んだコントローラ３８０が搭載されている。また、ＳＰＩ用の入出力端子３３０は、ＳＰＩ用の入出力端子３１０の対応する端子に電気的に結合されているため、コントローラ４００からのコマンド、アドレス、データは、ＥＣＣチップ３００およびＮＡＮＤチップ２００の双方に供給される。
【0044】
ＲＡＭ０、ＲＡＭ１は、それぞれ１／２ページ分のデータ、例えば、ＲＡＭ０は、セクタＳ０～Ｓ３のデータを保持し、ＲＡＭ１は、セクタＳ４～Ｓ７のデータを保持する。ＮＡＮＤチップ２００において読出し動作が行われるとき、ＮＡＮＤ＿ＩＦ３４０は、ＶＡＬＩＤ信号がハイアクティブの期間中、ＥＣＣ専用の入出力端子２２０および３２０を介して、ＮＡＮＤチップ２００から１ページ分のデータをセクタ単位で順次受け取る。受け取られたデータは、セレクタＳＥＬ１によって選択されたＲＡＭ０またはＲＡＭ１にＤａｔａ０（例えば、セクタＳ０～Ｓ３）またはＤａｔａ１（例えば、セクタＳ４～Ｓ７）として格納される。
【0045】
ＥＣＣ制御部３７０は、ＥＣＣコア３６０が読出しデータのエラー検出・訂正を行うとき、セレクタＳＥＬ３によってＲＡＭ０またはＲＡＭ１のアドレスを選択し、選択したＲＡＭ０またはＲＡＭ１から読み出したデータをＥＣＣコア３６０に提供する。ＥＣＣコア３６０は、ＥＣＣ制御部３７０の制御下において、ＲＡＭ０またはＲＡＭ１から読み出されたデータについて、シンドローム計算、ユークリッド互除計算、エラー位置探索をパイプラインで処理し、探索されたエラー位置に応じてエラーを訂正するため、セレクタＳＥＬ４によって選択されたＲＡＭ０またはＲＡＭ１から読み出されたデータのエラービットを反転し、訂正されたデータは、ＣＴＬ＿ＩＦ３５０によって入出力端子３３０を介してコントローラチップ４００に出力される。
【0046】
また、プログラム動作が行われるとき、コントローラチップ４００からのコマンド、アドレス、データは、ＮＡＮＤチップ２００に加えてＥＣＣチップ３００にも入力される。コントローラ３８０は、コマンドのデコード結果に基づきプログラム動作であることを認識し、ＳＰＩ用の入出力端子３３０から入力されたデータをＲＡＭ０およびＲＡＭ１に格納する。ＥＣＣ制御部３７０は、コントローラ３８０からのコントロールフラグによりプログラム動作を認識し、ＥＣＣコア３６０のエンコーダを動作させる。
【0047】
ＥＣＣコア３６０は、ＥＣＣ制御部３７０の制御下において、ＲＡＭ０またはＲＡＭ１に保持された入力データを読出し、読み出したデータをセクタ単位で符号化し、各セクタのパリティデータを生成する。生成されたパリティデータは、ＮＡＮＤ＿ＩＦ３４０を介してＤＡＴＡ端子からＮＡＮＤチップ２００のＤＡＴＡ端子に転送される。ＮＡＮＤチップ２００は、コントローラチップ４００から受け取ったデータをラッチＬ２に保持しており、ＥＣＣ＿ＩＦ２４０を介してＥＣＣチップ３００から受け取った各セクタのパリティデータは、ＥＣＣ制御部２６０によって指定される列アドレスに従いラッチＬ１に保持され、その後、コントローラ２７０は、ラッチＬ１に保持されたデータをメモリセルアレイにプログラムする。
【0048】
次に、本実施例のフラッシュメモリ１００のＥＣＣ動作の詳細について説明する。図６は、ＥＣＣコア３６０により読出しデータをデコードするときのタイミングチャートを示している。ＮＡＮＤチップ２００が読出しコマンドに応じて読出し動作を行うとき、時刻ｔ０で、ＮＡＮＤチップ２００のＥＣＣ＿ＩＦ２４０がラッチＬ１に保持されたセクタＳ０のメインデータとパリティデータＰｔとをクロック信号ＣＫに同期してＤＡＴＡ端子から送信し、ＥＣＣチップ３００のＮＡＮＤ＿ＩＦ３４０がＤＡＴＡ端子からセクタＳ０のメインデータとパリティデータＰｔの受け取りを開始し、時刻ｔ１でセクタＳ０のメインデータとパリティデータＰｔの受け取りが終了する。時刻ｔ０と時刻ｔ１の転送時間は、ＥＣＣ専用のＤＡＴＡ端子のデータ幅およびクロック信号ＣＫの周波数がＥＣＣ処理のために最適化されているので、ＳＰＩ用の入出力端子２１０を介してデータを転送する時間よりも短くすることができる。同様に、時刻ｔ２でセクタＳ１のメインデータとパリティデータＰｔの転送が終了し、時刻ｔ３でセクタＳ２のメインデータとパリティデータＰｔの転送が終了し、時刻ｔ４でセクタＳ３のメインデータとパリティデータＰｔの転送が終了する。
【0049】
ＮＡＮＤチップ２００から受信したセクタＳ０～Ｓ３のデータは順次ＲＡＭ０に格納される。ＲＡＭ０へのセクタＳ０のデータの格納と並行して、ＥＣＣコア３６０は、セクタＳ０のシンドロームの計算を開始する。ある態様では、セクタＳ０のシンドローム計算が時刻ｔ１で終了するように、ＤＡＴＡ端子のビット幅やクロック信号ＣＫの周波数が設定される。ＥＣＣコア３６０は、シンドローム計算後、セクタＳ１の受信中に、セクタＳ０のエラー位置多項式計算、エラー位置探索を行う。
【0050】
時刻ｔ５で、ＥＣＣコア３６０は、クロック信号ＣＬＫに同期したセレクタＳＥＬ４、セレクタＳＥＬ５により選択されたＲＡＭ０からセクタＳ０のメインデータを読出し、ＥｘＯＲでセクタＳ０のメインデータのビットエラーを反転し、エラー訂正したセクタＳ０のメインデータをＳＰＩ用のクロック信号ＣＬＫに同期して入出力端子３３０のＤＯ端子からコントローラチップ４００に出力する。ＥＣＣコア３６０は、時刻ｔ６、ｔ７、ｔ８で、セクタＳ１、Ｓ２、Ｓ３のエラー訂正を行い、エラー訂正されたセクタＳ１、Ｓ２、Ｓ３のメインデータを入出力端子３３０を介してコントローラチップ４００の順次出力する。コントローラチップ４００のＣＰＵ＿ＩＦは、時刻ｔ６、ｔ７、ｔ８、ｔ９で受け取ったセクタＳ０、Ｓ１、Ｓ２、Ｓ３のメインデータをホスト装置へ転送する。なお、ここには図示しないが、セクタＳ３の転送後、セクタＳ４～Ｓ７のデータ転送および誤り検出および訂正についても、上記と同様にして行われる。
【0051】
次に、本実施例のフラッシュメモリのページの連続読出し動作について説明する。図７は、図４（Ｂ）に示す比較例のフラッシュメモリ（ラッチＬ１、Ｌ２がそれぞれキャッシュＣ０、Ｃ１を備えている）の連続読出し動作のタイミングチャートであり、図８は、本実施例のフラッシュメモリ（ラッチＬ２がキャッシュＣ１のみを備えている）の連続読出し動作のタイミングチャートである。
【0052】
図７、図８において、上側半分にＮＡＮＤチップ２００の動作を示し、下側半分がＥＣＣチップ３００のタイミングを示す。比較例のフラッシュメモリでは、ＮＡＮＤチップ２００は、各ページの最終アドレスのデータを出力したら次のページのアレイ読出しを開始する。例えば、ＤＡＴＡ端子からページＰ０のセクタＳ７の最終データが転送されたことに応答してページＰ２のアレイ読出しが開始される。ページの最終アドレスは、ＥＣＣ制御部２６０に含まれるアドレスカウンタがクロック信号ＣＫのトグル回数をカウントすることによって検出される。なお、連続読出しは、ラッチＬ２にページＰ０のデータが転送された後のページＰ１の読出しから実質的に開始される。
【0053】
ＮＡＮＤチップ２００は、ＶＡＬＩＤ信号がハイレベルの期間中、各ページのセクタＳ０～Ｓ７のデータをキャッシュ単位でＥＣＣチップ３００に転送し、ＥＣＣチップ３００がキャッシュ単位でセクタＳ０～Ｓ３またはセクタＳ４～Ｓ７のデータをＤＯ端子から出力すると、このタイミングに応答してＮＡＮＤチップ２００が次のページのデータをキャッシュ単位でＥＣＣチップ３００に転送する。ＮＡＮＤチップ２００からＥＣＣチップ３００にデータを転送するタイミングは、ＥＣＣチップ３００がコントローラチップ４００にキャッシュ単位の最終アドレスを出力したタイミングとなる。例えば、ＮＡＮＤチップ２００は、ＥＣＣチップ３００がページＰ０のセクタＳ３の最終データを出力したことに応答してページＰ１のセクタＳ０～Ｓ３のデータ転送を開始する。
【0054】
ＥＣＣチップ３００がコントローラチップ４００に対してキャッシュ単位の最終アドレスを出力するタイミングは、ＮＡＮＤチップ２００にも接続されているクロック信号ＣＬＫのトグル回数をＮＡＮＤチップ２００内のコントローラ２７０のアドレスカウンタを使用して認識すればよい。ＮＡＮＤチップ２００のコントローラ２７０内のＡＤＤカウンタは、ＥＣＣチップ３００を搭載しないときや誤り訂正をしないときにはＣＴＬ＿ＩＦ２５０から出力するデータを制御するために使用するが、誤り訂正をするときにはＣＴＬ＿ＩＦ２５０からデータを出力しないので、上記の用途に使用することができる。
【0055】
一方、本実施例のフラッシュメモリでは、メモリセルアレイのアレイ読出しは、図８に示すように、ＥＣＣチップ３００の端子ＤＯからページの先頭アドレスのデータが出力されたことに応答して行われる。例えば、端子ＤＯからページＰ０のセクタＳ０の先頭アドレスのデータが出力されると、ＮＡＮＤチップ２００は、ページＰ１のアレイ読出しを開始する。
【0056】
ＮＡＮＤチップ２００は、メモリセルアレイから読み出されたページのデータをラッチＬ１のキャッシュＣ０、Ｃ１に保持し、次いで、ラッチＬ１のキャッシュＣ１のセクタＳ４～Ｓ７のデータをラッチＬ２のキャッシュＣ１に転送し、ＶＡＬＩＤ信号がハイレベルの期間中、ラッチＬ１のキャッシュＣ０に保持されたセクタＳ０～Ｓ３のデータとラッチＬ２のキャッシュＣ１に保持されたセクタＳ４～Ｓ７のデータとを１ページ分のデータとしてキャッシュ単位でＥＣＣチップ３００に転送する。ＮＡＮＤチップ２００からＥＣＣチップ３００にデータを転送するタイミングは、比較例の場合と同じであり、ＥＣＣチップ３００がコントローラチップ４００にキャッシュ単位の最終アドレスのデータを出力したタイミングとなる。例えば、ＮＡＮＤチップ２００は、ＥＣＣチップ３００がページＰ０のセクタＳ３の最終アドレスのデータを出力したことに応答してページＰ１のセクタＳ０～Ｓ３のデータ転送を開始する。
【0057】
ＥＣＣチップ３００は、セクタ単位で誤り検出および訂正を行い、その後、ＤＯ端子から訂正したデータを出力する。ＮＡＮＤチップ２００は、ＥＣＣチップ３００がページの先頭アドレスのデータを出力すると、これに応答して次のページのアレイ読出しを開始し、読み出したデータをラッチＬ１に保持する。次のページのアレイ読出しを開始するとき、ラッチＬ１のキャッシュＣ１のデータがラッチＬ２に転送されているため、ラッチＬ１に次のページのデータが上書きされても問題はない。
【0058】
ＮＡＮＤチップ２００のコントローラ２７０のアドレスカウンタとＥＣＣチップ３００のコントローラ３８０のアドレスカウンタは同期しており、ＮＡＮＤチップ２００のコントローラ２７０は、当該アドレスカウンタによってカウントされた列アドレスにより、ＥＣＣチップ３００のＤＯ端子から出力されるページの先頭アドレスのタイミングを知ることができる。
【0059】
次に、本実施例のフラッシュメモリの連続読出しを行うときの制約について説明する。ここで、アレイ読出しの時間をｔＡＲＲＡＹ、ＮＡＮＤチップ２００が１セクタ分のデータを出力する時間をｔＤＯＵＴ１、ＥＣＣチップ３００が１セクタ分のデータを出力する時間をｔＤＯＵＴ２、ＮＡＮＤチップ２００が１セクタ分のデータを出力してから、そのセクタの誤り検出および訂正が終わるまでのレイテンシをｔＬＴＣＹとする。
【0060】
比較例のフラッシュメモリでは、数式（１）、（２）の制約が生じる。
ｔＤＯＵＴ１＋ｔＬＴＣＹ＜ｔＤＯＵＴ２×４ ・・・（１）
ｔＤＯＵＴ１＜ｔＤＯＵＲ２ ・・・（２）
一方、本実施例のフラッシュメモリでは、図８に示すように、数式（１）、（２）の制約に加え、数式（３）、（４）の制約が生じする。
ｔＡＲＲＡＹ＋ｔＤＯＵＴ１＋ｔＬＴＣＹ＜ｔＤＯＵＴ２×８ ・・・（３）
ｔＡＲＲＡＹ＋ｔＤＯＵＴ１×４＜ｔＤＯＵＴ２×８ ・・・（４）
ｔＤＯＵＴ１＋ｔＬＴＣＹ＜ｔＤＯＵＴ２×４ ・・・（１）
ｔＤＯＵＴ１＜ｔＤＯＵＲ２ ・・・（２）
一方、本実施例のフラッシュメモリでは、図８に示すように、数式（１）、（２）の制約に加え、数式（３）、（４）の制約が生じする。
ｔＡＲＲＡＹ＋ｔＤＯＵＴ１＋ｔＬＴＣＹ＜ｔＤＯＵＴ２×８ ・・・（３）
ｔＡＲＲＡＹ＋ｔＤＯＵＴ１×４＜ｔＤＯＵＴ２×８ ・・・（４）
【0061】
ここで、ｔＡＲＲＡＹ＝１６ｕｓ、１つのセクタのデータが５１２バイト、ＥＣＣ専用のＤＡＴＡ端子のビット幅を１６ビット、クロック信号ＣＫの周波数を８０ＭＨｚとすると、ｔＤＯＵＴ１＝４ｕｓ、ｔＬＴＣＹ＝４ｕｓとなる。このとき、本実施例のフラッシュメモリの各制約は次のようになる。
（１）より、ｔＤＯＵＴ２＞（４＋４）／４＝２ｕｓ
（２）より、ｔＤＯＵＴ２＞４ｕｓ
（３）より、ｔＤＯＵＴ２＞（１６＋４＋４）／８＝３ｕｓ
（４）より、ｔＤＯＵＴ２＞（１６＋４×４）／８＝４ｕｓ
となる。
（１）より、ｔＤＯＵＴ２＞（４＋４）／４＝２ｕｓ
（２）より、ｔＤＯＵＴ２＞４ｕｓ
（３）より、ｔＤＯＵＴ２＞（１６＋４＋４）／８＝３ｕｓ
（４）より、ｔＤＯＵＴ２＞（１６＋４×４）／８＝４ｕｓ
となる。
【0062】
この場合、ｔＤＯＵＴ２が４ｕｓよりも大きくなるように、クロック信号ＣＬＫの周波数および／またはＤＯ端子のビット幅が設定される。なお、ｔＡＲＲＡＹが１キャッシュ（４つのセクタ）分のデータを出力する時間よりも短ければ、追加の制約は生じない。
【0063】
図９は、比較例のフラッシュメモリのページの連続読出し中に中断が生じた場合のタイミングチャート、図１０は、本実施例のフラッシュメモリのページの連続読出し中に中断が生じた場合のタイミングチャートである。例えば、ＥＣＣチップ３００のクロック信号ＣＬＫの停止などにより連続読出し中にＤＯ端子からのデータ出力が中断することがある（ＤＯ端子に中断箇所を示す）。このような中断が発生した場合、本実施例のフラッシュメモリでは、ＥＣＣチップ３００のＲＡＭ０、ＲＡＭ１がＮＡＮＤチップ２００から転送されたデータを保持しており、また、ＥＣＣチップ３００がページの先頭アドレスのデータを出力するまでは、次のページのアレイ読出しが行われないためラッチＬ１、Ｌ２にはその前のページのデータが保持されている。従って、中断によりデータが消失されることはなく、また、ＮＡＮＤチップ２００とＥＣＣチップ３００は、読出しを行っているページのアドレスを共有しているので、中断後に連続読出しを正しく再開することができる。
【0064】
次に、本発明の第２の実施例について説明する。第１の実施例は、ＮＡＮＤチップ２００のページバッファ／センス回路のラッチＬ２の記憶容量（データサイズ）をキャッシュＣ１に半減する構成を示したが、第２の実施例では、ラッチＬ２のキャッシュＣ１の記憶容量をさらに半減させる。すなわち、本実施例のラッチＬ２のキャッシュＣ１は、１／４ページ分のデータを保持する。例えば、１ページが４ＫＢであれば、ラッチＬ２のＣ１は、１ＫＢである。ラッチＬ２のキャッシュＣ１のデータサイズは、ラッチＬ１のキャッシュＣ１のデータサイズの半分になるため、ラッチＬ２のキャッシュＣ１がラッチＬ１のキャッシュＣ１から一度に受け取るデータは、１／４ページ分のデータ（２つのセクタ分のデータ）となる。つまり、ラッチＬ１のキャッシュＣ０がセクタＳ０～Ｓ３のデータを保持し、ラッチＬ１のキャッシュＣ１がセクタＳ４～Ｓ７のデータを保持する。次にラッチＬ１のキャッシュＣ０、キャッシュＣ１が保持したセクタＳ０～Ｓ５の３／４ページ分のデータがＥＣＣチップ３００に転送され、ラッチＬ１のキャッシュＣ１に格納されたセクタＳ６、Ｓ７のデータがラッチＬ２のキャッシュＣ１に転送される。ラッチＬ２のキャッシュＣ１がセクタＳ６、Ｓ７のデータを保持し、ラッチＬ２のキャッシュＣ１が保持したセクタＳ６、Ｓ７の１／４ページ分のデータがＥＣＣチップ３００に転送される。
【0065】
第１の実施例では、ＮＡＮＤチップ２００とＥＣＣチップ３００間のデータ転送は、キャッシュ単位（セクタＳ０～Ｓ３／セクタＳ４～Ｓ７）で行われたが、第２の実施例では、１／４ページ単位または２つのセクタ単位でデータ転送が行われる。それ故、ＮＡＮＤチップ２００のＥＣＣ制御部２６０は、２つのセクタ単位または１／４ページ単位でデータ転送期間を規定するＶＡＬＩＤ信号を生成する。
【0066】
図１１に、第２の実施例のフラッシュメモリの連続読出し動作のタイミングチャートを示す。同図に示すように、本実施例の連続読出しでは、メモリセルアレイのアレイ読出しは、第１の実施例のときと同様に、ＥＣＣチップ３００のＤＯ端子からページの先頭アドレスのデータが出力されたことに応答して行われ、ＮＡＮＤチップ２００からＥＣＣチップ３００へのデータ転送は、ＥＣＣチップ３００のＤＯ端子から２つのセクタ単位の先頭アドレスのデータが出力されたことに応答して行われる。例えば、ＥＣＣチップ３００がＤＯ端子からページＰ０のセクタＳ０の先頭アドレスのデータを出力することに応答してページＰ１のアレイ読み出しが行われ、次いで、ページＰ０のセクタＳ２の先頭アドレスのデータが出力されることに応答してＮＡＮＤチップ２００からＥＣＣチップ３００のページＰ１の２つのセクタＳ０、Ｓ１のデータ転送が開始される。
【0067】
次に、第２の実施例のフラッシュメモリの連続読出しを行うときの制約について説明する。１つのキャッシュが４つのセクタから構成されると仮定し、アレイ読出しの時間をｔＡＲＲＡＹ、ＮＡＮＤチップ２００が１セクタ分のデータを出力する時間をｔＤＯＵＴ１、ＥＣＣチップ３００が１セクタ分のデータを出力する時間をｔＤＯＵＴ２とする。数式（１）は、第１の実施例のときの制約であり、第２の実施例の制約は、数式（２）に示される。
ｔＡＲＲＡＹ＋ｔＤＯＵＴ１×４＜ｔＤＯＵＴ２×８ ・・・（１）
ｔＡＲＲＡＹ＋ｔＤＯＵＴ１×６＜ｔＤＯＵＴ２×８ ・・・（２）
ｔＡＲＲＡＹ＋ｔＤＯＵＴ１×４＜ｔＤＯＵＴ２×８ ・・・（１）
ｔＡＲＲＡＹ＋ｔＤＯＵＴ１×６＜ｔＤＯＵＴ２×８ ・・・（２）
【0068】
ここで、ｔＡＲＲＡＹ＝１６ｕｓ、１つのセクタのデータが５１２バイト、ＥＣＣ専用のＤＡＴＡ端子のビット幅を１６ビット、クロック信号ＣＫの周波数を８０ＭＨｚとすると、ｔＤＯＵＴ１＝４ｕｓとなる。このとき、数式（２）の制約は次のようになる。
ｔＤＯＵＴ２＞（１６＋４×６）／８＝５ｕｓ
この制約は、例えば、入出力端子×４のＳＤＲタイプの製品であれば、２００ＭＨｚのシリアルクロック信号の周波数までサポートできることを意味する。
ｔＤＯＵＴ２＞（１６＋４×６）／８＝５ｕｓ
この制約は、例えば、入出力端子×４のＳＤＲタイプの製品であれば、２００ＭＨｚのシリアルクロック信号の周波数までサポートできることを意味する。
【0069】
図１２は、第２の実施例のフラッシュメモリのページの連続読出し中に中断が生じた場合のタイミングチャートである。例えば、ＥＣＣチップ３００の読出しクロック信号ＣＬＫの停止により読出しが中断されても、データが上書き等によって消失されることはなく、中断後に連続読出しを正しく再開することができる。
【0070】
このように第２の実施例によれば、ページバッファ／センス回路のラッチＬ２のデータサイズをさらに削減することで、ＮＡＮＤチップ２００のチップサイズを縮小することができ、ひいてはフラッシュメモリの小型化、省スペース化を図ることができる。
【0071】
なお、上記実施例では、１つのページが８つのセクタ（１つのキャッシュが４つのセクタ）から構成される例を示したが、これは一例であり、例えば１つのページが４ＫＢ（１つのキャッシュが２ＫＢ）であるとき、１つのセクタが５１２バイトであれば、１つのページが８つのセクタから構成されるが、１ページが２ＫＢであれば、１つのページが４つのセクタから構成されるようにしてもよい。この場合にも、ＥＣＣチップ３００は、セクタ単位でＥＣＣ処理を行う（プログラム動作時、セクタ毎にパリティデータが生成され、読出し動作時、パリティデータに基づきセクタの誤り検出および訂正が行われる）。
【0072】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【0073】
１００：フラッシュメモリ
２００：ＮＡＮＤチップ
２１０：ＳＰＩ用の入出力端子
２２０：ＥＣＣ専用の入出力端子
３００：ＥＣＣチップ
３１０：ＳＰＩ用の入出力端子
３２０：ＥＣＣ専用の入出力端子
４００：コントローラチップ
４１０：ＳＰＩ用の入出力端子
２００：ＮＡＮＤチップ
２１０：ＳＰＩ用の入出力端子
２２０：ＥＣＣ専用の入出力端子
３００：ＥＣＣチップ
３１０：ＳＰＩ用の入出力端子
３２０：ＥＣＣ専用の入出力端子
４００：コントローラチップ
４１０：ＳＰＩ用の入出力端子
【要約】
【課題】 エラー検出・訂正の処理時間の高速化を図りつつ小型化が可能な半導体記憶装置を提供する。
【解決手段】 本発明のフラッシュメモリ１００は、ＮＡＮＤチップ２００とＥＣＣチップ３００とを有する。ＮＡＮＤチップ２００は、メモリセルアレイと、ラッチＬ１およびラッチＬ２を含むページバッファ／センス回路と、ＥＣＣチップ３００との間でデータ転送が可能な専用の入出力端子２２０とを有する。ラッチＬ１は、キャッシュＣ０、Ｃ１を含み、ラッチＬ２は、キャッシュＣ１のみを含む。ラッチＬ１のキャッシュＣ０のデータとラッチＬ２のキャッシュＣ１のデータがＥＣＣチップ３００に転送され、ＥＣＣチップ３００から先頭アドレスのデータが出力されることに応答してメモリセルアレイから次のページが読み出され、読み出したデータがラッチＬ１に保持される。
【選択図】 図３
【解決手段】 本発明のフラッシュメモリ１００は、ＮＡＮＤチップ２００とＥＣＣチップ３００とを有する。ＮＡＮＤチップ２００は、メモリセルアレイと、ラッチＬ１およびラッチＬ２を含むページバッファ／センス回路と、ＥＣＣチップ３００との間でデータ転送が可能な専用の入出力端子２２０とを有する。ラッチＬ１は、キャッシュＣ０、Ｃ１を含み、ラッチＬ２は、キャッシュＣ１のみを含む。ラッチＬ１のキャッシュＣ０のデータとラッチＬ２のキャッシュＣ１のデータがＥＣＣチップ３００に転送され、ＥＣＣチップ３００から先頭アドレスのデータが出力されることに応答してメモリセルアレイから次のページが読み出され、読み出したデータがラッチＬ１に保持される。
【選択図】 図３
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】