(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2022-06-29
(45)【発行日】2022-07-07
(54)【発明の名称】光検出装置
(51)【国際特許分類】
H01L 31/107 20060101AFI20220630BHJP
H01L 27/144 20060101ALI20220630BHJP
H01L 27/146 20060101ALI20220630BHJP
【ＦＩ】
H01L31/10 B
H01L27/144 K
H01L27/146 F
H01L27/146 A
【請求項の数】
4
(21)【出願番号】P 2022517402
(86)(22)【出願日】2022-03-16
(86)【国際出願番号】 JP2022011878
【審査請求日】2022-03-17
【早期審査対象出願】
(73)【特許権者】
【識別番号】502226380
【氏名又は名称】株式会社オプトハブ
(74)【代理人】
【識別番号】100086368
【弁理士】
【氏名又は名称】萩原 誠
(72)【発明者】
【氏名】倉知 郁生
(72)【発明者】
【氏名】高野 紘
(72)【発明者】
【氏名】鹿島 保昌
【審査官】佐竹 政彦
(56)【参考文献】
【文献】特表２０２０－５１０３０８（ＪＰ，Ａ）
【文献】特表２０１９－５３３３０２（ＪＰ，Ａ）
【文献】特開２０２１－２７３５８（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０３５８４８８（ＵＳ，Ａ１）
【文献】国際公開第２００４／０２７８７９（ＷＯ，Ａ２）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ３１／１０７
Ｈ０１Ｌ ２７／１４４－２７／１４８
ＪＳＴＰｌｕｓ／ＪＳＴ７５８０（ＪＤｒｅａｍＩＩＩ）
ＩＥＥＥ Ｘｐｌｏｒｅ
(57)【特許請求の範囲】
【請求項1】
対象物からの入射光を検出する光検出装置において、（ｉ）Ｐ型シリコン（Ｓｉ）基板と、
（ii）前記Ｐ型シリコン（Ｓｉ）基板の表面となる第１面にエピタキシャル成長により形成したＰ型ゲルマニウム（Ｇｅ）層と、
（iii)前記Ｐ型ゲルマニウム（Ｇｅ）層上に形成したＰ型薄膜シリコン（Ｓｉ）層と、を含み、
（iv）前記Ｐ型薄膜シリコン（Ｓｉ）層はシャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）により第１の領域と第２の領域とに区画され、前記第１の領域にはアレイ状に配列された複数の単一光子検出ダイオード（ＳＰＡＤ）が、前記第２の領域には前記ＳＰＡＤを駆動するＣＭＯＳトランジスタ回路が形成されてなる光検出装置。
【請求項2】
前記Ｐ型薄膜シリコン（Ｓｉ）層が、表面活性化接合技術と水素イオン注入によるスマートカット技術とにより形成されることを特徴とする請求項１に記載の光検出装置。【請求項3】
前記Ｐ型薄膜シリコン（Ｓｉ）層が、前記Ｐ型ゲルマニウム（Ｇｅ）層上にシリコン（Ｓｉ）のエピタキシャル成長により薄膜化されて形成されることを特徴とする請求項１に記載の光検出装置。【請求項4】
前記Ｐ型シリコン（Ｓｉ）基板の裏面となる第２面からの前記入射光を受光するよう構成してなる請求項１乃至３のいずれかに記載の光検出装置。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、対象物からの入射光、特に、波長が０．９～１．６μｍ程度の赤外光の単一光子を検出する複数の光検出素子と、該光検出素子を駆動する駆動回路とを内蔵した光検出装置に関する。
【背景技術】
【0002】
単一光子の検出が可能な光検出素子は、従来、一般的にはシリコンを用いたＳＰＡＤ（Single Photon Avalanche Diode）として実現されている（特許文献１参照）。
しかし、この場合、シリコン固有のバンドギャップ（Ｅｇ≒１．１２ｅＶ）のため１μｍ程度より短い波長（λ）の光子しか検出出来ない。１μｍ以上の波長を有する赤外線の光子を検出するためには、シリコンよりもバンドギャップの狭い半導体を検出素子として用いる必要がある。このため、一般に１μｍ以上の波長の赤外線の光子を検出するためにはインジウムガリウムヒ素（ＩｎＧａＡｓ）やゲルマニウム（Ｇｅ）が用いられている。
しかし、この場合、シリコン固有のバンドギャップ（Ｅｇ≒１．１２ｅＶ）のため１μｍ程度より短い波長（λ）の光子しか検出出来ない。１μｍ以上の波長を有する赤外線の光子を検出するためには、シリコンよりもバンドギャップの狭い半導体を検出素子として用いる必要がある。このため、一般に１μｍ以上の波長の赤外線の光子を検出するためにはインジウムガリウムヒ素（ＩｎＧａＡｓ）やゲルマニウム（Ｇｅ）が用いられている。
【0003】
前者のＩｎＧａＡｓは結晶欠陥が多く、特に深い準位のトラップが形成されているため、アバランシェフォトダイオード（ＡＰＤ）として動作させた時、アフターパルス（“ノイズ”）という不良が多く発生することが知られている。
また、ＩｎＧａＡｓは単結晶としては製造できず、一般にＩｎＰ基板上に金属有機物化学気相反応（ＭＯＣＶＤ）によるエピタキシャル成長によって形成される。
そのため、基板作製コストが高額になるという欠点がある。
さらに、結晶品質を十分に高くすることが困難である。
また、ＩｎＧａＡｓは単結晶としては製造できず、一般にＩｎＰ基板上に金属有機物化学気相反応（ＭＯＣＶＤ）によるエピタキシャル成長によって形成される。
そのため、基板作製コストが高額になるという欠点がある。
さらに、結晶品質を十分に高くすることが困難である。
【0004】
また、ＡＰＤからの信号を増幅したり、処理するための駆動回路をＡＰＤと一体化して同一チップ内に構成することが出来なかった。
後者のＧｅでは、アバランシェ領域をＧｅ内に形成しなければならず、Ｇｅはバンドキャップが上述したように狭いことから容易に熱的に励起されたキャリアが発生し、そのキャリアによってアバランシェ増幅が起き、光がない“暗い”場合でも“光子”計数してしまう。これは暗計数率（ダークカウントレート：ＤＣＲ）と呼ばれ、ＤＣＲが高くなるという問題があった。
また、光検出装置を長距離被写体検知システム（Laser Imaging Detection and Ranging：ＬｉＤＡＲ）として使用する場合等には、２次元的な距離情報が必要となり、複数のＳＰＡＤをアレイ状に配列して配置しなければならない。しかし、ＩｎＧａＡｓやＧｅを用いた検出装置の場合、複数のＳＰＡＤを同一チップ内にアレイ状に配列することが困難であった。
後者のＧｅでは、アバランシェ領域をＧｅ内に形成しなければならず、Ｇｅはバンドキャップが上述したように狭いことから容易に熱的に励起されたキャリアが発生し、そのキャリアによってアバランシェ増幅が起き、光がない“暗い”場合でも“光子”計数してしまう。これは暗計数率（ダークカウントレート：ＤＣＲ）と呼ばれ、ＤＣＲが高くなるという問題があった。
また、光検出装置を長距離被写体検知システム（Laser Imaging Detection and Ranging：ＬｉＤＡＲ）として使用する場合等には、２次元的な距離情報が必要となり、複数のＳＰＡＤをアレイ状に配列して配置しなければならない。しかし、ＩｎＧａＡｓやＧｅを用いた検出装置の場合、複数のＳＰＡＤを同一チップ内にアレイ状に配列することが困難であった。
【0005】
非特許文献１には、シリコン基板上に形成したゲルマニウム（Ｇｅ）層に単一光子検出ダイオード（ＳＰＡＤ）を形成することが開示されている。
非特許文献２には、Ｇｅ吸収層とＳｉ増倍層で構成され、ｐドープＳｉ電荷層で分離されて構成される増倍アバランシェフォトダイオード（ＳＡＣＭ－ＡＰＤ）が開示されている。
しかし、非特許文献１，２に開示されているＳＰＡＤは単一ダイオードの構造であって複数のダイオードをアレイ状に配列する構成ではなく、また、ＳＰＡＤを駆動する回路が同一基板上に形成されてはいない。
非特許文献２には、Ｇｅ吸収層とＳｉ増倍層で構成され、ｐドープＳｉ電荷層で分離されて構成される増倍アバランシェフォトダイオード（ＳＡＣＭ－ＡＰＤ）が開示されている。
しかし、非特許文献１，２に開示されているＳＰＡＤは単一ダイオードの構造であって複数のダイオードをアレイ状に配列する構成ではなく、また、ＳＰＡＤを駆動する回路が同一基板上に形成されてはいない。
【0006】
非特許文献３には、ＮＩＲ ＬｉＤＡＲレシーバで使用されるＮ＋ＰシングルエンドＳＰＡＤのアクティブリセット用の回路が開示されている。しかし、ＳＰＡＤとリセット用の回路を同一基板上でどのように構成させるのかについての詳細は開示されていない。
非特許文献４には、０°および６°オフカットシリコン（００１）上にゲルマニウム（Ｇｅ）をエピタキシャル成長させ、その特性評価結果を開示している。
非特許文献５には、２段階プロセスを使用してシリコン（１００）上にゲルマニウム（Ｇｅ）薄膜をエピタキシャル成長させることが開示されている。
非特許文献４には、０°および６°オフカットシリコン（００１）上にゲルマニウム（Ｇｅ）をエピタキシャル成長させ、その特性評価結果を開示している。
非特許文献５には、２段階プロセスを使用してシリコン（１００）上にゲルマニウム（Ｇｅ）薄膜をエピタキシャル成長させることが開示されている。
【0007】
非特許文献４，５はシリコン層上にエピタキシャル成長させたＧｅ層の特性について評価しているのみで、光検出装置の構成については何等開示されていない。
【先行技術文献】
【特許文献】
【0008】
【文献】特開２０２１－１５０３５９
【非特許文献】
【0009】
【文献】"High performance planar germanium-on-silicon single-photon avalanche diode detectors", Peter Vines, etc. 「nature communications, (2019)10;1086」
【文献】"Modelling Ge/Si Avalanche Photodiodes", F.Gity etc.「Science Foundation Ireland(SF1) under grand 07/SRC/11173」
【文献】"Active-Reset for the N+P Single-Ended SPAD Used in the NIR LiDAR Receivers」, A.Katz, etc.「IE3 TRANSACTIONS ON ELECTRON DEIVES, Vol. 66, No.12 December 2019」
【文献】"Comparative Studies of the Growth and Characterization of Germanium Epitaxial Film on Silicon(001) with 0°and 6°Offcut." Kwang Hong Lee, etc.「Journal of Electronic Materials, vol.42, No.6, 2013」
【文献】「Epitaxial Germanium thin films of Silicon(100) using two-step process」，Saloni Chaurasia, etc."VTC from IEEE Xplore"
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明は、基板作製コストをＩｎＧａＡｓと比べ、十分に低く抑え、且つアフターパルスも少なく、ＤＣＲも抑えたＳＰＡＤを備えた光検出装置とその製造方法を提供することを目的としている。
さらに、アレイ状に配列された複数のＳＰＡＤを駆動するシリコンベースのＣＭＯＳトランジスタ回路を同一基板上に配列して載置出来る光検出装置とその製造方法とを提供することもその目的とする。
さらに、アレイ状に配列された複数のＳＰＡＤを駆動するシリコンベースのＣＭＯＳトランジスタ回路を同一基板上に配列して載置出来る光検出装置とその製造方法とを提供することもその目的とする。
【課題を解決するための手段】
【0011】
本発明の光検出装置はＰ型のシリコン（Ｓｉ）基板と該シリコン（Ｓｉ）基板上にエピタキシャル成長により形成したＰ型のゲルマニウム（Ｇｅ）層とそのゲルマニウム（Ｇｅ）層上にＰ型シリコン（Ｓｉ）を表面活性化接合で接合されており、該Ｐ型シリコン（Ｓｉ）は水素イオン注入を用いたスマートカット技術で０．８μｍ乃至１．２μｍに薄膜化されている構造をもとに作られている。
薄膜化されたＰ型シリコン（Ｓｉ）にはイオン注入により赤外線を検出するアレイ状に配列された複数のＳＰＡＤと、このＳＰＡＤを駆動し検出した信号を増幅・処理するＣＭＯＳトランジスタ回路とが形成される。
該Ｐ型シリコン（Ｓｉ）のアバランシェダイオード部では、ボロン等のＩＩＩ族不純物によるイオン注入でドープされたＡＰＤ Ｐウエル層、リン等のＶ族不純物によるイオン注入でドープされたＡＰＤ Ｎウエル層、ＡＰＤ Ｎウエル層にはコンタクト抵抗を十分に下げるためヒ素等のＶ族不純物で高濃度にドープされたＮ＋拡散層が形成されている。また該Ｎ＋拡散層周辺にはエッジブレークダウンを回避するＮＷガードリング層がイオン注入により設置されている。
薄膜化されたＰ型シリコン（Ｓｉ）にはイオン注入により赤外線を検出するアレイ状に配列された複数のＳＰＡＤと、このＳＰＡＤを駆動し検出した信号を増幅・処理するＣＭＯＳトランジスタ回路とが形成される。
該Ｐ型シリコン（Ｓｉ）のアバランシェダイオード部では、ボロン等のＩＩＩ族不純物によるイオン注入でドープされたＡＰＤ Ｐウエル層、リン等のＶ族不純物によるイオン注入でドープされたＡＰＤ Ｎウエル層、ＡＰＤ Ｎウエル層にはコンタクト抵抗を十分に下げるためヒ素等のＶ族不純物で高濃度にドープされたＮ＋拡散層が形成されている。また該Ｎ＋拡散層周辺にはエッジブレークダウンを回避するＮＷガードリング層がイオン注入により設置されている。
【0012】
Ｎチャネルトランジスタ部にはボロン等のＩＩＩ族のイオン注入によるＰウエル層が、該Ｐウエル層内にはトランジスタのソース及びドレインを構成するヒ素等のＶ族のイオン注入により形成されるＮ＋拡散層がある。さらにＰウエル層とコンタクトをするためのボロン等によるＰ＋拡散層も形成されている。同様にＰチャネルトランジスタ部ではイオン注入によりＮウエル層、Ｐ＋拡散層、Ｎ＋拡散層が形成されている。
【0013】
これらのトランジスタの形成方法は既存のロジックＬＳＩの製造方法に従っており、本発明の光検出装置の製造を容易にし、且つ製造コスト低減を図ることができる。
【発明の効果】
【0014】
本発明の光検出装置によれば、赤外線による光電効果でのキャリア発生をゲルマニウム空乏層内で起こし、この発生したキャリアのアバランシェを高品質のシリコン内のＰＮ接合部で起こすことで、ＳＰＡＤのノイズであるＤＣＲを低減し、アフターパルスも低減することが可能となる。また、アバランシェダイオードは一つ一つ分離されており、複数のアバランシェダイオードをアレイ状に配置することが可能となり、２次元のイメージセンサを１チップで作ることが可能となる。
【0015】
更に通常のシリコンＣＭＯＳ回路が容易に搭載できるため、センサーダイオードのみならずセンサーから出力される電気信号を増幅・処理する回路を１チップ内に搭載でき、装置のサイズ・コストの低減を図ることが可能である。
加えて、本発明の光検出装置の製造方法はほぼ通常のＣＭＯＳロジックプロセスに準じており、製造の容易性及びコスト低減が担保される。
加えて、本発明の光検出装置の製造方法はほぼ通常のＣＭＯＳロジックプロセスに準じており、製造の容易性及びコスト低減が担保される。
【図面の簡単な説明】
【0016】
【図1】本発明の実施の形態に係る光検出装置の概略構成を示す図で、（ａ）は平面図、（ｂ）は断面図。
【図3】本発明による赤外線単一光子検出可能な光検出装置を製造する基本材料となるウエハの製造方法を示す図。
【図4(a)】赤外線単一光子検出可能な光撮像装置のウエハプロセスを説明する概略断面図（その１）。
【図4(b)】赤外線単一光子検出可能な光撮像装置のウエハプロセスを説明する概略断面図（その２）。
【図4(c)】赤外線単一光子検出可能な光撮像装置のウエハプロセスを説明する概略断面図（その３）。
【図4(d)】赤外線単一光子検出可能な光撮像装置のウエハプロセスを説明する概略断面図（その４）。
【図4(e)】赤外線単一光子検出可能な光撮像装置のウエハプロセスを説明する概略断面図（その５）。
【図4(f)】赤外線単一光子検出可能な光撮像装置のウエハプロセスを説明する概略断面図（その６）。
【図4(g)】赤外線単一光子検出可能な光撮像装置のウエハプロセスを説明する概略断面図（その７）。
【図4(h)】赤外線単一光子検出可能な光撮像装置のウエハプロセスを説明する概略断面図（その８）。
【図4(i)】赤外線単一光子検出可能な光撮像装置のウエハプロセスを説明する概略断面図（その９）。
【図4(j)】赤外線単一光子検出可能な光撮像装置のウエハプロセスを説明する概略断面図（その１０）。
【図4(k)】赤外線単一光子検出可能な光撮像装置のウエハプロセスを説明する概略断面図（その１１）。
【図4(l)】赤外線単一光子検出可能な光撮像装置のウエハプロセスを説明する概略断面図（その１２）。
【図4(m)】赤外線単一光子検出可能な光撮像装置のウエハプロセスを説明する概略断面図（その１３）。
【図4(n)】赤外線単一光子検出可能な光撮像装置のウエハプロセスを説明する概略断面図（その１４）。
【図4(o)】赤外線単一光子検出可能な光撮像装置のウエハプロセスを説明する概略断面図（その１５）。
【図4(p)】赤外線単一光子検出可能な光撮像装置のウエハプロセスを説明する概略断面図（その１６）。
【図5】ＡＰＤの主要部分のプロセスシミュレーションにより得たキャリア濃度プロファイルを示す図。
【図6】入射光の表面照射と裏面照射との説明図。
【発明を実施するための形態】
【0017】
以下、添付図面を参照して、本発明の実施の形態の詳細を説明する。
【0018】
図１は本発明の実施の形態に係る光検出装置１０の概略構成を示す図で、（ａ）は平面図、（ｂ）は断面図を示す。
本発明の光検出装置１０では、同一シリコンチップ１上に複数の単一光子検出ダイオード（ＳＰＡＤ）のピクセル２がアレイ状に配列され、その周辺にはこれらのピクセル２を駆動するＲｏｗ（行）制御回路４－１、Ｃｏｌｕｍｎ（列）制御回路４－２、及び信号処理回路４－３などで構成されるＣＭＯＳトランジスタ回路４が形成される。
本発明の光検出装置１０では、同一シリコンチップ１上に複数の単一光子検出ダイオード（ＳＰＡＤ）のピクセル２がアレイ状に配列され、その周辺にはこれらのピクセル２を駆動するＲｏｗ（行）制御回路４－１、Ｃｏｌｕｍｎ（列）制御回路４－２、及び信号処理回路４－３などで構成されるＣＭＯＳトランジスタ回路４が形成される。
【0019】
シリコンチップ１の表面の薄膜シリコン（Ｓｉ）層は後に詳細に説明するシャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）により、第１の領域と第２の領域とに区画され、第１の領域には、アレイ状に配列されたピクセル２が、第２の領域にはＣＭＯＳトランジスタ回路４が形成されている。
各ピクセル２間及びピクセル２とＲｏｗ制御回路４－１及びＣｏｌｕｍｎ制御回路４－２との間は金属配線３で結ばれている。
各ピクセル２間及びピクセル２とＲｏｗ制御回路４－１及びＣｏｌｕｍｎ制御回路４－２との間は金属配線３で結ばれている。
【0020】
図２は図１（ｂ）に示す断面構造の詳細を示す模式的断面図である。
本光検出装置は、Ｐ型にドープされたＰ型ゲルマニウムエピタキシャル層１０２がＰ型にドープされたシリコン基板１０１とＰ型薄膜シリコン層１０３とでサンドウィッチされたウエハをウエハプロセスの原材料として用い、イオン注入及び熱処理を行う事で赤外線単一光子を検出するフォトダイオード（ＳＰＡＤ）２０２とフォトダイオード２０２からの信号を増幅し処理するＣＭＯＳトランジスタ回路２０１を構成している。
なお、図２にはＣＭＯＳトランジスタ回路２０１及びフォトダイオード（ＳＰＡＤ）２０２は単位個数しか例示されていないが、実際の光検出装置では、図１に示すように、アレイ状に配列された複数のＳＰＡＤ２０２と、複数のＣＭＯＳトランジスタ回路２０１を組み合わせたＳＰＡＤ２０２の駆動用のＣＭＯＳトランジスタ回路が構成される。
さらにフォトダイオード２０２内の素子、ＣＭＯＳトランジスタ回路２０１内の素子、及びフォトダイオード２０２とＣＭＯＳトランジスタ回路２０１間の配線を既存のプロセス製造技術により形成することで、信号増幅できる増幅器や信号の処理ができるＣＭＯＳトランジスタ回路２０１を包含した一体型の赤外線単一光子検出可能な光検出装置が実現される。
本光検出装置は、Ｐ型にドープされたＰ型ゲルマニウムエピタキシャル層１０２がＰ型にドープされたシリコン基板１０１とＰ型薄膜シリコン層１０３とでサンドウィッチされたウエハをウエハプロセスの原材料として用い、イオン注入及び熱処理を行う事で赤外線単一光子を検出するフォトダイオード（ＳＰＡＤ）２０２とフォトダイオード２０２からの信号を増幅し処理するＣＭＯＳトランジスタ回路２０１を構成している。
なお、図２にはＣＭＯＳトランジスタ回路２０１及びフォトダイオード（ＳＰＡＤ）２０２は単位個数しか例示されていないが、実際の光検出装置では、図１に示すように、アレイ状に配列された複数のＳＰＡＤ２０２と、複数のＣＭＯＳトランジスタ回路２０１を組み合わせたＳＰＡＤ２０２の駆動用のＣＭＯＳトランジスタ回路が構成される。
さらにフォトダイオード２０２内の素子、ＣＭＯＳトランジスタ回路２０１内の素子、及びフォトダイオード２０２とＣＭＯＳトランジスタ回路２０１間の配線を既存のプロセス製造技術により形成することで、信号増幅できる増幅器や信号の処理ができるＣＭＯＳトランジスタ回路２０１を包含した一体型の赤外線単一光子検出可能な光検出装置が実現される。
【0021】
フォトダイオード（ＳＰＡＤ）２０２はＰ型シリコン基板１０１上に形成されており、Ｐ型シリコン基板１０１は汎用のシリコンウエハで、ボロン等ＩＩＩ族不純物でドープされており、そのキャリア濃度は１×１０１５ｃｍ－３乃至１×１０１９ｃｍ－３であり、望ましくは１×１０１８ｃｍ－３である。
【0022】
Ｐ型ゲルマニウムエピタキシャル層１０２はシリコン基板１０１上にエピタキシャル成長により形成された層でＰ型にドープされており、その濃度は１×１０１５ｃｍ－３乃至１×１０１６ｃｍ－３、望ましくは７×１０１５ｃｍ－３であり、厚さは４μｍ乃至７μｍ、望ましくは５．５μｍである。
【0023】
Ｐ型ゲルマニウムエピタキシャル層１０２上には、濃度１×１０１５ｃｍ－３乃至１×１０１６ｃｍ－３、望ましくは７×１０１５ｃｍ－３で厚さ０．８μｍ乃至１．２μｍ、望ましくは１．０μｍのＰ型薄膜シリコン層１０３が形成されている。このＰ型薄膜シリコン層１０３はＰ型ゲルマニウムエピタキシャル層１０２と表面活性化接合により常温真空中で接合される。
またＰ型薄膜シリコン層１０３は水素イオン注入を用いたスマートカット技術により薄くかつ均一な膜厚として実現される。
またＰ型薄膜シリコン層１０３は水素イオン注入を用いたスマートカット技術により薄くかつ均一な膜厚として実現される。
【0024】
フォトダイオード２０２の部分では、Ｐ型薄膜シリコン層１０３中に深い方から通常のイオン注入技術によりＡＰＤ Ｐウエル層１０５、ＡＰＤ Ｎウエル層１０６、Ｎ＋拡散層１０８が形成されており、Ｎ＋拡散層１０８を取り囲むようにガードリングＮウエル層１０７が配置されている。
【0025】
ＡＰＤ Ｐウエル層１０５はＰ型薄膜シリコン層１０３の表面から深さ０．７μｍから０．８μｍに位置し、濃度１×１０１６ｃｍ－３乃至１×１０１７ｃｍ－３、望ましくは７×１０１６ｃｍ－３のＰ型の拡散層であり、この層によりＰ型薄膜シリコン層１０３とＰ型ゲルマニウムエピタキシャル層１０２との接合部の電界を低減するよう制御することで、この界面で発生する暗電流を低減している。
【0026】
ＡＰＤ Ｎウエル層１０６はＰ型薄膜シリコン層１０３の表面から深さ０．２μｍから０．７μｍに位置し、濃度１×１０１５ｃｍ－３乃至１×１０１６ｃｍ－３、望ましくは７×１０１５ｃｍ－３のＮ型の拡散層である。
【0027】
ＡＰＤ Ｐウエル層１０５とＡＰＤ Ｎウエル層１０６とはともにＰＮ接合を形成しており、この接合部分にアバランシェ増幅が可能となるに十分な高電界がかかっている。
このＡＰＤ Ｎウエル層１０６と電気的に接続し十分に低い抵抗値で金属配線３とコンタクトを取るために、Ｐ型薄膜シリコン層１０３の表面から０．２μｍの深さで濃度１×１０１９ｃｍ－３乃至１×１０２１ｃｍ－３のＮ＋拡散層１０８が形成されている。このＮ＋拡散層１０８はのちに述べるＣＭＯＳトランジスタ回路２０１部に用いるＮ＋拡散層１０８と同時に形成しても良い。
このＡＰＤ Ｎウエル層１０６と電気的に接続し十分に低い抵抗値で金属配線３とコンタクトを取るために、Ｐ型薄膜シリコン層１０３の表面から０．２μｍの深さで濃度１×１０１９ｃｍ－３乃至１×１０２１ｃｍ－３のＮ＋拡散層１０８が形成されている。このＮ＋拡散層１０８はのちに述べるＣＭＯＳトランジスタ回路２０１部に用いるＮ＋拡散層１０８と同時に形成しても良い。
【0028】
さらに、このフォトダイオードのＮ＋拡散層１０８の周辺には、エッジブレークダウンを避けるために濃度１×１０１７ｃｍ－３乃至１×１０１９ｃｍ－３のガードリングＮウエル層１０７が配置される。
また各フォトダイオード２０２の周辺には、電気的分離を行うためにＳＴＩ（Shallow Trench Isolation）層１０４が配備されている。
また各フォトダイオード２０２の周辺には、電気的分離を行うためにＳＴＩ（Shallow Trench Isolation）層１０４が配備されている。
【0029】
ＣＭＯＳトランジスタ回路２０１は基本的にＰ型薄膜シリコン層１０３内に既存のＣＭＯＳ製造技術で作られる。
図２の１１０および１１１はそれぞれＮチャネルトランジスタが構成されるＰウエル層、Ｐチャネルトランジスタが構成されるＮウエル層である。各ウエル層内にはソースドレインを構成する高濃度の拡散層であるＮ＋拡散層１０８、及びＰ＋拡散層１０９が配置されている。
Ｎ＋拡散層１０８及びＰ＋拡散層１０９はまたウエル層１１０、１１１と低抵抗で接続をするウエルコンタクトとなっている。ＭＯＳＦＥＴのゲート電極は１１２であり、トランジスタの各電極は電極プラグ１１４により電気的に接続され、メタル配線１１５により光検出装置の回路構成がなされる。
図２の１１０および１１１はそれぞれＮチャネルトランジスタが構成されるＰウエル層、Ｐチャネルトランジスタが構成されるＮウエル層である。各ウエル層内にはソースドレインを構成する高濃度の拡散層であるＮ＋拡散層１０８、及びＰ＋拡散層１０９が配置されている。
Ｎ＋拡散層１０８及びＰ＋拡散層１０９はまたウエル層１１０、１１１と低抵抗で接続をするウエルコンタクトとなっている。ＭＯＳＦＥＴのゲート電極は１１２であり、トランジスタの各電極は電極プラグ１１４により電気的に接続され、メタル配線１１５により光検出装置の回路構成がなされる。
【0030】
図３は本発明による赤外線単一光子検出可能な光検出装置を製造する基本材料となるウエハの製造方法を示したものである。
まず、図３（ａ）に示すように、既存のボロン等ＩＩＩ族不純物が濃度１×１０１５ｃｍ－３乃至１×１０１９ｃｍ－３、望ましくは１×１０１８ｃｍ－３でドープされたＰ型シリコン基板３０１にＰ型ゲルマニウムエピタキシャル層３０２をエピタキシャル成長により形成する。
この時、Ｐ型ゲルマニウムエピタキシャル層３０２のキャリア濃度は１×１０１５ｃｍ－３乃至１×１０１６ｃｍ－３、望ましくは７×１０１５ｃｍ－３であり、厚さは４μｍ乃至７μｍ、望ましくは５．５μｍである。
まず、図３（ａ）に示すように、既存のボロン等ＩＩＩ族不純物が濃度１×１０１５ｃｍ－３乃至１×１０１９ｃｍ－３、望ましくは１×１０１８ｃｍ－３でドープされたＰ型シリコン基板３０１にＰ型ゲルマニウムエピタキシャル層３０２をエピタキシャル成長により形成する。
この時、Ｐ型ゲルマニウムエピタキシャル層３０２のキャリア濃度は１×１０１５ｃｍ－３乃至１×１０１６ｃｍ－３、望ましくは７×１０１５ｃｍ－３であり、厚さは４μｍ乃至７μｍ、望ましくは５．５μｍである。
【0031】
一方、図３（ｂ）に示すように、既存のボロン等ＩＩＩ族不純物が濃度１×１０１５ｃｍ－３乃至１×１０１６ｃｍ－３、望ましくは７×１０１５ｃｍ－３でドープされたＰ型シリコン基板３０３に、水素イオン（Ｈ＋）を１×１０１６ｃｍ－３乃至１×１０１７ｃｍ－３、望ましくは５×１０１６ｃｍ－３のドーズ量でエネルギ１１０ｋｅＶで注入する。
【0032】
これらの二つの基板３０１、３０３を図３（ｃ）に示したように表面活性化接合技術により真空中で接合する。この表面活性化接合では、二つの基板を図示しない真空チャンバに導入し、Ａｒイオンによりそれぞれの表面をスパッタリングした後、それぞれの表面を接合させ、３００Ｎ程度の圧力を６０秒程度加えることで二つの基板は機械的に接合される。
【0033】
この接合された基板を４００乃至６００℃の温度でアニールすることで、図３（ｄ）に示したように水素イオン注入部で劈開が起こり、Ｐ型ゲルマニウムエピタキシャル層３０２上に１μｍ程度のＰ型シリコン層３０３を形成することができる。
さらにＰ型シリコン層３０３側の表面平坦化のため化学機械研磨（ＣＭＰ）を施し、表面のダメージを取り除くためのウエットエッチングを行い、赤外線単一光子検出可能な光検出装置のウエハプロセスの原材料となるウエハが図３（ｅ）に示すように完成する。
さらにＰ型シリコン層３０３側の表面平坦化のため化学機械研磨（ＣＭＰ）を施し、表面のダメージを取り除くためのウエットエッチングを行い、赤外線単一光子検出可能な光検出装置のウエハプロセスの原材料となるウエハが図３（ｅ）に示すように完成する。
【0034】
図４は赤外線単一光子検出可能な光検出装置のウエハプロセスを説明する概略断面図である。
前記ゲルマニウム４０２をシリコン４０１、４０３で挟んだウエハをスターティングマテリアルとする。このウエハをＲＣＡ等の洗浄をした後、熱酸化により１０乃至３０ｎｍのパッド酸化膜４０４を成長させる。さらに１００乃至２００ｎｍ程度の窒化シリコン膜４０５を減圧ＣＶＤ法により堆積させる。その後、既存のフォトリソグラフィ技術とフォトレジスト４０６をマスクとしたエッチングにより窒化シリコン膜４０５およびパッド酸化膜４０４をパターニングすることで図４（ａ）の構造が得られる。
前記ゲルマニウム４０２をシリコン４０１、４０３で挟んだウエハをスターティングマテリアルとする。このウエハをＲＣＡ等の洗浄をした後、熱酸化により１０乃至３０ｎｍのパッド酸化膜４０４を成長させる。さらに１００乃至２００ｎｍ程度の窒化シリコン膜４０５を減圧ＣＶＤ法により堆積させる。その後、既存のフォトリソグラフィ技術とフォトレジスト４０６をマスクとしたエッチングにより窒化シリコン膜４０５およびパッド酸化膜４０４をパターニングすることで図４（ａ）の構造が得られる。
【0035】
その後、フォトレジスト４０６を除去し窒化シリコン膜４０５をハードマスクとしたエッチングによりシリコン膜４０３にシャロートレンチを形成する。ＲＣＡ洗浄等を施したのち熱酸化によりトレンチ表面に酸化シリコン膜を１０乃至２０ｎｍ形成する。さらに高密度プラズマＨＤＰ－ＣＶＤにより酸化シリコン膜を５００乃至７００ｎｍ堆積し、化学的機械研磨（ＣＭＰ）によって平坦化することで素子分離のためトレンチに内に埋め込まれたＳＴＩ酸化膜４０７を形成することができ、図４（ｂ）の断面構造が得られる。
【0036】
熱リン酸により窒化シリコン膜４０５を除去、フッ酸によりパッド酸化膜４０４を除去するとともにＳＴＩ酸化膜の高さをシリコン表面に合わせる。さらに熱酸化により１０乃至２０ｎｍの犠牲酸化を施すことで図４（ｃ）の構造を得る。この工程までは通常のＣＭＯＳ ＬＯＧＩＣプロセスに準拠する。次からは赤外線単一光子検出可能な光検出装置に特有な追加工程となる。
【0037】
まずＡＰＤ Ｐウエル層４０９を形成するため通常のフォトリソグラフィ技術でフォトレジスト４０６をマスクとし、ボロンイオンを加速エネルギ３１０ｋｅＶでドーズ量６×１０１１ｃｍ－２で注入する（図４（ｄ））。その後、フォトレジスト４０６を除去する。
【0038】
同様にＡＰＤ Ｎウエル層４１０を形成するため通常のフォトリソグラフィ技術でフォトレジスト４０６をマスクとし、リンイオンを加速エネルギ３３０ｋｅＶでドーズ量７×１０１１ｃｍ－２と加速エネルギ９０ｋｅＶでドーズ量２×１０１５ｃｍ－２とで注入する（図４（ｅ））。その後、フォトレジスト４０６を除去する。
【0039】
その後、ガードリングＮウエル層４１１を形成するため、同様に通常のフォトリソグラフィ技術でフォトレジスト４０６をマスクとし、リンイオンを加速エネルギ７０ｋｅＶでドーズ量４×１０１１ｃｍ－２と加速エネルギ２００ｋｅＶでドーズ量４×１０１１ｃｍ－２とで注入する（図４（ｆ））。その後フォトレジスト４０６を除去する。
【0040】
ＡＰＤ Ｐウエルフォトリソグラフィ工程からこの工程までが赤外線単一光子検出可能な光検出装置製造に必要な通常のＣＭＯＳ ＬＯＧＩＣプロセスに対しての追加工程となる。この工程以降は通常のＣＭＯＳ ＬＯＧＩＣプロセスに準ずることになるため詳細条件は省略する。
【0041】
まず、Ｎチャネルトランジスタを形成するために、これも通常のフォトリソグラフィ技術とフォトレジスト４０６をマスクとしてボロンをイオン注入することでＬｏｇｉｃ Ｐウエル層４１２が形成される（図４（ｇ））。この工程ではＮチャネルトランジスタの閾値を調整するボロンやＢＦ２のイオン注入も含まれる。イオン注入後にフォトレジスト４０６は除去される。
【0042】
さらに、Ｐチャネルトランジスタを形成するために、これも通常のフォトリソグラフィ技術とフォトレジスト４０６をマスクとしてリンをイオン注入することでＬｏｇｉｃ Ｎウエル層４１３が形成される（図４（ｈ））。この工程ではＰチャネルトランジスタの閾値を調整するリンのイオン注入も含まれる。イオン注入後にフォトレジスト４０６は除去される。
【0043】
その後、犠牲酸化膜４０８をフッ酸等により除去する。ＲＣＡ等の前洗浄を行った後、ゲート酸化膜４１４を熱酸化により形成する。ゲート電極４１５となるポリシリコンを減圧ＣＶＤで堆積し、通常のフォトリソグラフィ技術とエッチング技術によりゲート電極４１５をパターニングし、フォトレジスト４０６を除去することで図４（ｉ）の構造を得る。
【0044】
次にＮチャネルトランジスタのドレイン電界緩和とショートチャネル効果の抑制のためのｎ－部４１６を形成するため、通常のフォトリソグラフィ技術により図４（ｊ）に示されたようにＮチャネルトランジスタ部のフォトレジスト４０６が開口されたパターンを形成した後、ドレイン電界緩和のためのＬＤＤ（Lightly Doped Drain）を形成するためのヒ素のイオン注入とショートチャネル効果緩和のためのポケットを作るボロンあるいはＢＦ２のイオン注入を行い、フォトレジスト４０６を除去する。
【0045】
同様に図４（ｋ）に示すようにｐ－部４１７を形成するため、Ｐチャネルトランジスタ部のフォトレジスト４０６が開口されたパターンを形成した後、ＬＤＤとしてのＢＦ２イオン注入とポケットとしてのリンのイオン注入を行いフォトレジスト４０６を除去する。その後、酸化シリコン膜をＣＶＤ法により形成し異方性エッチングにより図４（ｌ）に示したようにゲート電極４１５の側壁にサイドウォールスペーサ４１８を形成する。
【0046】
次にＮチャネルトランジスタのＮ＋拡散層４１９を形成するため、図４（ｍ）に示すようにＮチャネルトランジスタ部が開口されたフォトレジスト４０６パターンを形成する。この時、同時にＡＰＤのＮ＋拡散層４１９も形成するため、ＡＰＤ上部にもフォトレジスト開口を行っている。このフォトレジスト４０６をマスクとしてヒ素のイオンを注入することでＮチャネルトランジスタのソースドレイン及びＡＰＤのＮ＋拡散層４１９が形成される。
【0047】
同様にＰチャネルトランジスタのソースドレインＰ＋拡散層４２０形成のため、図４（ｎ）に示すようにＰチャネルトランジスタ部が開口されたフォトレジスト４０６パターンを形成し、このフォトレジスト４０６をマスクとしてＢＦ２のイオン注入を行い、フォトレジスト４０６を除去する。さらに全面に酸化シリコン膜をＣＶＤ法等によって形成し、その後の低抵抗化のためのサリサイド工程でシリサイドが形成して欲しくない領域に酸化シリコン膜４２２が残るようにパターニングを行う。
シリサイドが形成して欲しくない領域とは本発明では具体的にＡＰＤ部分であるが、ＡＰＤ部分であっても後のコンタクトが形成される部分にはシリサイドが形成されるように図４（ｏ）の構造とする。
シリサイドが形成して欲しくない領域とは本発明では具体的にＡＰＤ部分であるが、ＡＰＤ部分であっても後のコンタクトが形成される部分にはシリサイドが形成されるように図４（ｏ）の構造とする。
【0048】
その後コバルト等をスパッタし、５００℃程度の比較的低温でコバルトとシリコンを反応させ、反応の起こらない酸化シリコン膜上のコバルトは選択エッチングで除去される。さらに熱処理を加えることでシリサイド化を進ませ、低抵抗のサリサイド層を作る。
【0049】
この後、既存の層間絶縁膜４２３の形成、コンタクト及びコンタクト中のタングステンプラグ４２４の形成、第１層目の配線層４２５の形成により図４（ｐ）の構造が得られる。ここには示していないが、この後、メタル層間膜、ヴィア形成、上層のメタル配線層の形成により、多層メタル配線構造を得る。さらに最上層のメタル層上にはチップの保護のための保護膜形成、電気的な導通のためにパッド上の保護膜を除去する工程を経たのち、ウエハを所望の厚さにするバックグラインドを行い、裏面の低抵抗化のための裏面ボロン注入を行い裏面のＰ＋拡散層を形成することで本発明の光検出装置のウエハプロセスは完了する。
【0050】
なお上述した実施の形態では、Ｐ型薄膜シリコン層１０３は、図３に示すように表面活性化接合技術と水素イオン注入によるスマートカット技術により形成しているが、本発明は、これに限定されるものではなく、Ｐ型ゲルマニウムエピタキシャル層１０２上にシリコンを１μｍ程度エピタキシャル成長させる方法で形成してもよい。
【0051】
図５には、上記プロセスにより形成されるＡＰＤの主要部分のプロセスシミュレーションにより得たキャリア濃度プロファイルを示す。横軸はシリコン膜４０３表面からの深さ、縦軸は拡散層の濃度を示している。図２で示された構造が本発明の製造方法によりほぼ実現できていることが分かる。
【0052】
なお、対象物からの入射光を検出するためにＳＰＡＤを照射する方法には表面照射と裏面照射とがある。本発明によるＳＰＡＤでは、図６に示すように表面のｎ＋接合１０８が０．５μｍと薄く、その下のＰ型ゲルマニウムエピタキシャル層１０２内に光電効果の起こる空乏層がある。Ｐ型薄膜シリコン層１０３は可視光を吸収するが、０．５μｍの厚さだけですべての可視光を吸収することは困難である。従って表面照射の場合には、可視光を遮蔽するための可視光遮光フィルタ１２０が必要である。
【0053】
次に裏面照射の場合について考察する。
Ｐ型ゲルマニウムエピタキシャル層１０２は５μｍ程度と薄く、その下のＰ型シリコン基板１０１はチップの機械的強度確保のため最低２００μｍ以上の厚さが必要である。可視光遮光フィルタを裏面に設けなくても、この厚いＰ型シリコン基板が可視光を吸収し、Ｐ型ゲルマニウムエピタキシャル層１０２に形成されている空乏層には届かない。
Ｐ型ゲルマニウムエピタキシャル層１０２は５μｍ程度と薄く、その下のＰ型シリコン基板１０１はチップの機械的強度確保のため最低２００μｍ以上の厚さが必要である。可視光遮光フィルタを裏面に設けなくても、この厚いＰ型シリコン基板が可視光を吸収し、Ｐ型ゲルマニウムエピタキシャル層１０２に形成されている空乏層には届かない。
【0054】
これに対し、波長１．１μｍ程度の赤外光はシリコン（Ｓｉ）では通過し、空乏層に到達する。従って、可視光遮光フィルタがなくても赤外線だけを選択的に感知するＳＰＡＤを実現できる。従ってフィルタを作成する工程が不必要となるため、工程簡略化やコスト低減が可能となる。
【符号の説明】
【0055】
１ シリコンチップ
２ ピクセル
３ 金属配線
４，２０１ ＣＭＯＳトランジスタ回路
４－１ Ｒｏｗ制御回路
４－２ Ｃｏｌｕｍｎ制御回路
４－３ 信号処理回路
１０ 光検出装置
１０１，３０１ Ｐ型シリコン基板
１０２，３０２ Ｐ型ゲルマニウムエピタキシャル層
１０３ Ｐ型薄膜シリコン層
１０４ ＳＴＩ層
１０５，４０９ ＡＰＤ Ｐウエル層
１０６，４１０ ＡＰＤ Ｎウエル層
１０７，４１１ ガードリングＮウエル層
１０８，４１９ Ｎ＋拡散層
１０９，４２０ Ｐ＋拡散層
１１０，１１１ ウエル層
１１２，４１５ ゲート電極
１１４ 電極プラグ
１１５ メタル配線
１２０ 可視光遮光フィルタ
２０２ フォトダイオード
３０３ Ｐ型シリコン基板、Ｐ型シリコン層
４０１ シリコン
４０２ ゲルマニウム
４０３ シリコン膜
４０４ パッド酸化膜
４０５ 窒化シリコン膜
４０６ フォトレジスト
４０７ ＳＴＩ酸化膜
４０８ 犠牲酸化膜
４１２ Ｌｏｇｉｃ Ｐウエル層
４１３ Ｌｏｇｉｃ Ｎウエル層
４１４ ゲート酸化膜
４１６ ｎ－部
４１７ ｐ－部
４１８ サイドウォールスペーサ
４２２ 酸化シリコン膜
４２３ 層間絶縁膜
４２４ タングステンプラグ
４２５ 配線層
２ ピクセル
３ 金属配線
４，２０１ ＣＭＯＳトランジスタ回路
４－１ Ｒｏｗ制御回路
４－２ Ｃｏｌｕｍｎ制御回路
４－３ 信号処理回路
１０ 光検出装置
１０１，３０１ Ｐ型シリコン基板
１０２，３０２ Ｐ型ゲルマニウムエピタキシャル層
１０３ Ｐ型薄膜シリコン層
１０４ ＳＴＩ層
１０５，４０９ ＡＰＤ Ｐウエル層
１０６，４１０ ＡＰＤ Ｎウエル層
１０７，４１１ ガードリングＮウエル層
１０８，４１９ Ｎ＋拡散層
１０９，４２０ Ｐ＋拡散層
１１０，１１１ ウエル層
１１２，４１５ ゲート電極
１１４ 電極プラグ
１１５ メタル配線
１２０ 可視光遮光フィルタ
２０２ フォトダイオード
３０３ Ｐ型シリコン基板、Ｐ型シリコン層
４０１ シリコン
４０２ ゲルマニウム
４０３ シリコン膜
４０４ パッド酸化膜
４０５ 窒化シリコン膜
４０６ フォトレジスト
４０７ ＳＴＩ酸化膜
４０８ 犠牲酸化膜
４１２ Ｌｏｇｉｃ Ｐウエル層
４１３ Ｌｏｇｉｃ Ｎウエル層
４１４ ゲート酸化膜
４１６ ｎ－部
４１７ ｐ－部
４１８ サイドウォールスペーサ
４２２ 酸化シリコン膜
４２３ 層間絶縁膜
４２４ タングステンプラグ
４２５ 配線層
【要約】
基板作製コストをＩｎＧａＡｓと比べ、十分に低く抑え、且つアフターパルスも少なく、ＤＣＲも抑えたＳＰＡＤを備えた光検出装置とその製造方法を提供する。
対象物からの入射光を検出する光検出装置において、（ｉ）Ｐ型シリコン（Ｓｉ）基板と、（ii）前記Ｐ型シリコン（Ｓｉ）基板の表面となる第１面にエピタキシャル成長により形成したＰ型ゲルマニウム（Ｇｅ）層と、（iii)前記Ｐ型ゲルマニウム（Ｇｅ）層上に形成したＰ型薄膜シリコン（Ｓｉ）層と、を含み、（iv）前記Ｐ型薄膜シリコン（Ｓｉ）層はシャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）により第１の領域と第２の領域とに区画され、前記第１の領域にはアレイ状に配列された複数の単一光子検出ダイオード（ＳＰＡＤ）が、前記第２の領域には前記ＳＰＡＤを駆動するＣＭＯＳトランジスタ回路が形成される。
対象物からの入射光を検出する光検出装置において、（ｉ）Ｐ型シリコン（Ｓｉ）基板と、（ii）前記Ｐ型シリコン（Ｓｉ）基板の表面となる第１面にエピタキシャル成長により形成したＰ型ゲルマニウム（Ｇｅ）層と、（iii)前記Ｐ型ゲルマニウム（Ｇｅ）層上に形成したＰ型薄膜シリコン（Ｓｉ）層と、を含み、（iv）前記Ｐ型薄膜シリコン（Ｓｉ）層はシャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）により第１の領域と第２の領域とに区画され、前記第１の領域にはアレイ状に配列された複数の単一光子検出ダイオード（ＳＰＡＤ）が、前記第２の領域には前記ＳＰＡＤを駆動するＣＭＯＳトランジスタ回路が形成される。
【図1】
【図2】
【図3】
【図4(a)】
【図4(b)】
【図4(c)】
【図4(d)】
【図4(e)】
【図4(f)】
【図4(g)】
【図4(h)】
【図4(i)】
【図4(j)】
【図4(k)】
【図4(l)】
【図4(m)】
【図4(n)】
【図4(o)】
【図4(p)】
【図5】
【図6】