特許 7099013 絶縁ゲート型半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-07-04

(45)【発行日】2022-07-12

(54)【発明の名称】絶縁ゲート型半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20220705BHJP

   H01L 29/06 20060101ALI20220705BHJP

   H01L 29/12 20060101ALI20220705BHJP

   H01L 29/739 20060101ALI20220705BHJP

   H01L 29/861 20060101ALI20220705BHJP

   H01L 29/868 20060101ALI20220705BHJP

   H01L 21/336 20060101ALI20220705BHJP

【ＦＩ】

H01L29/78 652K

H01L29/78 652P

H01L29/78 652F

H01L29/78 652T

H01L29/78 657D

H01L29/78 655D

H01L29/06 301F

H01L29/06 301G

H01L29/06 301V

H01L29/78 657A

H01L29/78 653A

H01L29/78 655B

H01L29/78 652M

H01L29/78 655G

H01L29/91 D

H01L29/78 658F

H01L29/91 F

【請求項の数】 4

(21)【出願番号】P 2018071074

(22)【出願日】2018-04-02

(65)【公開番号】P2019186261

(43)【公開日】2019-10-24

【審査請求日】2021-03-15

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100105854

【弁理士】

【氏名又は名称】廣瀬 一

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】吉川 功

【審査官】杉山 芳弘

(56)【参考文献】

【文献】特開２００２－０１６２５２（ＪＰ，Ａ）

【文献】特開２０１４－０２７１８２（ＪＰ，Ａ）

【文献】国際公開第２０１７／１４１９９８（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

第１導電型の電荷輸送領域と、
前記電荷輸送領域上に設けられた第２導電型の注入制御領域と、
前記注入制御領域上に設けられ、前記電荷輸送領域よりも高濃度で第１導電型の主電極領域と、
前記注入制御領域上に設けられ、前記注入制御領域よりも高濃度で第２導電型のベースコンタクト領域と、
前記主電極領域及び前記注入制御領域を貫通する第１トレンチに第１ゲート絶縁膜を介して埋め込まれたダミー電極と、
前記主電極領域及び前記注入制御領域を貫通する第２トレンチに、第２ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記主電極領域の少なくとも一部を露出するコンタクトホールを有して前記ゲート電極及び前記ダミー電極上に配置された層間絶縁膜と、
前記コンタクトホールを介して前記主電極領域に接する主電極と
を備え、
前記第１トレンチと前記第２トレンチはストライプ状であり、前記主電極領域と前記ベースコンタクト領域は前記第１トレンチと前記第２トレンチのストライプと交差するストライプ状であり、
前記第１トレンチと前記第２トレンチが隣り合う第１メサ部と、前記第１トレンチ同士が隣り合う第２メサ部とを有し、
前記第１メサ部では、前記コンタクトホールの位置が、前記第１メサ部の中央部よりも前記第１トレンチ側にずれており、
前記第２メサ部では、前記コンタクトホールは前記第２メサ部の中央部に左右対称に設けられることを特徴とする絶縁ゲート型半導体装置。

【請求項2】

前記ダミー電極上の前記層間絶縁膜の端部が前記第１メサ部の中央部側に張り出す幅が、前記ゲート電極上の前記層間絶縁膜の端部が前記第１メサ部の中央部側に張り出す幅よりも狭いことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。

【請求項3】

前記ダミー電極上の前記層間絶縁膜の端部の位置が、前記第１トレンチの側壁の位置と一致することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。

【請求項4】

前記第２メサ部において前記ダミー電極上の前記層間絶縁膜の端部が前記第２メサ部の中央部側に張り出す幅は、前記第１メサ部において前記ゲート電極上の前記層間絶縁膜の端部が前記第１メサ部の中央部側に張り出す幅よりも狭いことを特徴とする請求項１又は２に記載の絶縁ゲート型半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、トレンチゲート構造を有する絶縁ゲート型半導体装置に関する。

【背景技術】

【0002】

従来、トレンチゲート構造を有する絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）において、ゲート－コレクタ間の容量を低減するために、複数のトレンチのうちの一部のトレンチ（ダミートレンチ）に、エミッタ電極に電気的に接続したダミー電極を埋め込む構造が知られている（特許文献１及び２参照。）。ゲート電極及びダミー電極上には層間絶縁膜を介してエミッタ電極が配置される。エミッタ電極は、層間絶縁膜に設けられたコンタクトホールを介してトレンチ間に挟まれたエミッタ領域に接する。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１５－１８１１７８号公報

【文献】特開２０１１－１６５９２８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、特許文献１及び２では、層間絶縁膜のコンタクトホールが、互いに隣接するトレンチ間の中央部、即ち互いに隣接するトレンチから等距離に位置する。このため、エミッタ電極とエミッタ領域のコンタクトホールを介したコンタクト面積が小さくなり易い。コンタクト面積を増大するために、コンタクトホールを大きくすると、ゲート電極とエミッタ電極のショートが発生し易くなるという課題がある。

【0005】

上記課題に鑑み、本発明は、互いに隣接するトレンチにゲート電極及びダミー電極が埋め込まれた構造において、ゲート電極と主電極のショートを防止することができると共に、トレンチ間に挟まれた主電極領域と主電極のコンタクト面積を増大することができる絶縁ゲート型半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の一態様は、（ａ）主電流となるキャリアを輸送する第１導電型の電荷輸送領域と、（ｂ）電荷輸送領域上に設けられ、電荷輸送領域に注入される前記キャリアを制御する第２導電型の注入制御領域と、（ｃ）注入制御領域上に設けられ、電荷輸送領域よりも高濃度で第１導電型の主電極領域と、（ｄ）注入制御領域上に設けられ、注入制御領域よりも高濃度で第２導電型のベースコンタクト領域と、（ｅ）主電極領域及び注入制御領域を貫通する第１トレンチに第１ゲート絶縁膜を介して埋め込まれたダミー電極と、（ｆ）主電極領域及び注入制御領域を貫通し第１トレンチに隣接する第２トレンチに、第２ゲート絶縁膜を介して埋め込まれたゲート電極と、（ｇ）主電極領域の少なくとも一部を露出するコンタクトホールを有してゲート電極及びダミー電極上に配置された層間絶縁膜と、（ｈ）コンタクトホールを介して前記主電極領域に接する主電極とを備え、第１トレンチと第２トレンチはストライプ状であり、主電極領域とベースコンタクト領域は第１トレンチと第２トレンチのストライプと交差するストライプ状であり、コンタクトホールの位置が、第１及び第２トレンチの中央部よりも第１トレンチ側にずれている絶縁ゲート型半導体装置であることを要旨とする。

【発明の効果】

【0007】

本発明によれば、互いに隣接するトレンチにゲート電極及びダミー電極が埋め込まれた構造において、ゲート電極と主電極のショートを防止することができると共に、トレンチ間に挟まれた主電極領域と主電極のコンタクト面積を増大することができる絶縁ゲート型半導体装置を提供することができる。

【図面の簡単な説明】

【0008】

【図1】第１実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。

【図2】図１のＡ－Ａ方向から見た絶縁ゲート型半導体装置の水平方向の断面図である。

【図3】図１のＢ－Ｂ方向から見た絶縁ゲート型半導体装置の水平方向の断面図である。

【図4】図２及び図３のＢ－Ｂ方向から見た絶縁ゲート型半導体装置の垂直方向の断面図である。

【図5】比較例に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。

【図6】第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための工程断面図である。

【図7】第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図６に引き続く工程断面図である。

【図8】第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図７に引き続く工程断面図である。

【図9】第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図８に引き続く工程断面図である。

【図10】第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図９に引き続く工程断面図である。

【図11】第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１０に引き続く工程断面図である。

【図12】第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１１に引き続く工程断面図である。

【図13】第１実施形態の第１変形例に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。

【図14】第１実施形態の第２変形例に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。

【図15】第１実施形態の第３変形例に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。

【図16】第１実施形態の第４変形例に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。

【図17】第１実施形態の第５変形例に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。

【図18】第１実施形態の第６変形例に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。

【図19】第２実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。

【図20】図１９のＡ－Ａ方向から見た絶縁ゲート型半導体装置の水平方向の断面図である。

【図21】図２０のＢ－Ｂ方向から見た絶縁ゲート型半導体装置の垂直方向の断面図である。

【図22】第３実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。

【発明を実施するための形態】

【0009】

以下において、図面を参照して本発明の第１～第３実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

【0010】

本明細書において、絶縁ゲート型半導体装置の「一方の主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、ＭＩＳ制御静電誘導サイリスタ（ＳＩサイリスタ）等の絶縁ゲート型サイリスタにおいてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「他方の主電極領域」とは、ＦＥＴやＳＩＴにおいては上記一方の主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記一方の主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＭＩＳ制御ＳＩサイリスタ等においては上記一方の主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。

【0011】

このように、「一方の主電極領域」がソース領域であれば、「他方の主電極領域」はドレイン領域を意味し、一方の主電極領域と他方の主電極領域の間を「主電流」が流れる。「一方の主電極領域」がエミッタ領域であれば、「他方の主電極領域」はコレクタ領域を意味する。「一方の主電極領域」がアノード領域であれば、「他方の主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、ＭＩＳＦＥＴ等の場合、「一方の主電極領域」の機能と「他方の主電極領域」の機能を交換可能の場合がある。更に、本明細書において単に「主電極領域」と記載する場合は、技術的に適切な一方の主電極領域又は他方の主電極領域のいずれか一方を意味する包括的な表現である。同様に、本明細書において単に「主電極」と記載する場合は、一方の主電極領域に接続される「第１主電極」又は他方の主電極領域に接続される「第２主電極」のいずれか一方の導電体層を意味する包括的な表現である。

【0012】

また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。

【0013】

また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。

【0014】

（第１実施形態）
本発明の第１実施形態に係る絶縁ゲート型半導体装置として、図１に示すように、第１トレンチ（ダミートレンチ）５ａ及び第２トレンチ（ゲートトレンチ）５ｂを含むＩＧＢＴを例示する。図１ではダミートレンチ５ａ及びゲートトレンチ５ｂをそれぞれ含む２つの単位セル構造を例示する。なお、実際には、第１実施形態に係る絶縁ゲート型半導体装置は、これらの単位セル構造を例えばセルピッチＰ１で交互且つ周期的に複数個配列してマルチチャネル構造をなすことにより大電流を流す電力用半導体装置（パワーデバイス）とすることが可能である。

【0015】

第１実施形態に係る絶縁ゲート型半導体装置は、図１に示すように、第１導電型（ｎ^－型）の電荷輸送領域（ドリフト領域）１を備える。電荷輸送領域１は、主電流となるキャリアをドリフト電界で輸送することが可能な半導体領域である。電荷輸送領域１は、例えば電荷輸送領域１の下面に設けられたフィールドストップ層１０として機能するシリコン（Ｓｉ）からなる半導体基板上に形成されたエピタキシャル成長層である。電荷輸送領域１の上部には、第２導電型（ｐ型）の注入制御領域（ベース領域）２ａ，２ｂ，２ｃが設けられている。注入制御領域２ａ，２ｂ，２ｃは、電荷輸送領域１に注入されるキャリアを制御する半導体領域である。注入制御領域２ａ，２ｂ，２ｃの上部には、電荷輸送領域１よりも高濃度のｎ^＋型の主電極領域（エミッタ領域）３ａ，３ｂ，３ｃが設けられている。主電極領域３ａ，３ｂ，３ｃがｎ型の場合は、主電極領域３ａ，３ｂ，３ｃから電荷輸送領域１に注入されるキャリアは電子である。

【0016】

主電極領域３ａ，３ｂ，３ｃの上面から、主電極領域３ａ，３ｂ，３ｃ及び注入制御領域２ａ，２ｂ，２ｃを貫通して電荷輸送領域１の上部に達するようにダミートレンチ５ａ及びゲートトレンチ５ｂが隣接して設けられている。ダミートレンチ５ａ及びゲートトレンチ５ｂは間隔Ｓ２で離間する。ダミートレンチ５ａの幅Ｗ３とゲートトレンチ５ｂの幅Ｗ４は同一である。なお、ダミートレンチ５ａの幅Ｗ３はゲートトレンチ５ｂの幅Ｗ４よりも広くてもよく、ダミートレンチ５ａの幅Ｗ３はゲートトレンチ５ｂの幅Ｗ４よりも狭くてもよい。

【0017】

ダミートレンチ５ａ及びゲートトレンチ５ｂの底面及び側面にはゲート絶縁膜６が設けられている。ゲート絶縁膜６としては、シリコン酸化膜（ＳｉＯ_２膜）の他、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ_３Ｎ_４）膜、アルミニウム酸化物（Ａｌ_２Ｏ_３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ_２Ｏ_３）膜、ハフニウム酸化物（ＨｆＯ_２）膜、ジルコニウム酸化物（ＺｒＯ_２）膜、タンタル酸化物（Ｔａ_２Ｏ_５）膜、ビスマス酸化物（Ｂｉ_２Ｏ_３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。

【0018】

ダミートレンチ５ａの内側にはゲート絶縁膜６を介してダミー電極７ａが埋め込まれている。ダミー電極７ａはエミッタ電極９に電気的に接続されている。ダミー電極７ａは、スイッチング損失の原因であるゲート－コレクタ間の容量を低減する機能を有する。ゲートトレンチ５ｂの内側にはゲート絶縁膜６を介してゲート電極７ｂが埋め込まれている。ダミー電極７ａ及びゲート電極７ｂの材料としては、例えば燐（Ｐ）等の不純物を高濃度に添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。

【0019】

ダミー電極７ａ及びゲート電極７ｂ上には層間絶縁膜８が配置されている。層間絶縁膜８としては、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化膜（ＳｉＯ_２膜）が採用可能である。また、層間絶縁膜８としては、燐を添加したシリコン酸化膜（ＰＳＧ）、硼素を添加したシリコン酸化膜（ＢＳＧ）、硼素及び燐を添加したシリコン酸化膜（ＢＰＳＧ）、シリコン窒化物（Ｓｉ_３Ｎ_４）膜等でもよい。層間絶縁膜８には、主電極領域３ａ，３ｂ，３ｃの上面を露出するコンタクトホール８ａ，８ｂ，８ｃが設けられている。

【0020】

図１では便宜的に、ダミートレンチ５ａの位置とゲートトレンチ５ｂの位置の中央部を定義する、ダミートレンチ５ａの右側の側面及びゲートトレンチ５ｂの左側の側面のそれぞれから等距離（Ｓ２／２）の仮想的な直線Ｌ１を示している。層間絶縁膜８に開孔されるコンタクトホール８ｂの側壁の位置は、ダミートレンチ５ａ及びゲートトレンチ５ｂの中央部（直線Ｌ１）の位置に対して非対称となる。即ち、コンタクトホール８ｂの開孔位置は、ダミートレンチ５ａ及びゲートトレンチ５ｂの中央部（直線Ｌ１）の位置よりもダミートレンチ５ａ側にずれている。換言すれば、層間絶縁膜８のコンタクトホール８ｂの開孔位置を、ダミートレンチ５ａに近づけると共に、ゲートトレンチ５ｂの位置から遠ざけている。

【0021】

図１に示した断面において、ダミー電極７ａ上に矩形のパターンで示されている層間絶縁膜８の右側の端部が、ダミートレンチ５ａ上からダミートレンチ５ａ及びゲートトレンチ５ｂの中央部（直線Ｌ１）側へ水平方向に張り出す幅をＤ１とする。この幅Ｄ１は、ゲート電極７ｂ上の層間絶縁膜８の左側の端部が、ゲートトレンチ５ｂ上からダミートレンチ５ａ及びゲートトレンチ５ｂの中央部（直線Ｌ１）側へ水平方向に張り出す幅Ｄ２よりも狭い。例えば、幅Ｄ１は幅Ｄ２の１／２～１／３程度であり、セルピッチＰ１の１／２０程度である。ダミー電極７ａ上の層間絶縁膜８の幅Ｗ１は、ゲート電極７ｂ上の層間絶縁膜８の幅Ｗ２よりも狭い。

【0022】

主電極領域３ａ，３ｂ，３ｃ及び層間絶縁膜８上には主電極（エミッタ電極）９が配置されている。主電極９は、コンタクトホール８ａ，８ｂ，８ｃを介して主電極領域３ａ，３ｂ，３ｃに電気的に接続又は金属学的に接合されている。主電極９は、紙面の奥に位置するゲート表面電極（図示省略）と分離して配置されている。図１の断面構造において、主電極領域３ｂの上方の領域の範囲に狭く限定して着目すれば、主電極９はＴ字型の形状をなして主電極領域３ｂに金属学的に接合している。ゲート表面電極は、主電極９と同様の導電性の材料が使用可能である。

【0023】

図１の主電極領域３ａ，３ｂ，３ｃの断面構造を水平に切るＡ－Ａ方向から見た平面レイアウトを図２に示す。図２のＡ－Ａ方向から見た断面図が図１に対応する。図２に示すように、ダミー電極７ａ及びゲート電極７ｂの平面パターンはそれぞれストライプ状をなし、互いに平行に延伸する。図示を省略するが、ダミー電極７ａの平面パターンの長手方向（延伸方向）の端部近傍で、ダミー電極７ａは層間絶縁膜８に開孔されたコンタクトホールを介して主電極９に接続されている。

【0024】

図２の平面レイアウトが示すとおり、ｎ^＋型の主電極領域３ａ，３ｄ及びｐ^＋型のベースコンタクト領域４ａ，４ｄは、ダミー電極７ａ及びゲート電極７ｂの平面パターンの長手方向（延伸方向）に対し交差するストライプ状に配置されている。具体的には、ダミー電極７ａの左側の領域では、ダミー電極７ａ及びゲート電極７ｂの平面パターンの長手方向（延伸方向）に沿って、ｎ^＋型の主電極領域３ａ，３ｄ及びｐ^＋型のベースコンタクト領域４ａ，４ｄが交互に配置されている。ダミー電極７ａ及びゲート電極７ｂに挟まれた領域では、ダミー電極７ａ及びゲート電極７ｂの平面パターンの長手方向（延伸方向）に沿って、ｎ^＋型の主電極領域３ｂ，３ｅ及びｐ^＋型のベースコンタクト領域４ｂ，４ｅが交互に配置されている。ゲート電極７ｂの右側の領域では、ダミー電極７ａ及びゲート電極７ｂの平面パターンの長手方向（延伸方向）に沿って、ｎ^＋型の主電極領域３ｃ，３ｆ及びｐ^＋型のベースコンタクト領域４ｃ，４ｆが交互に配置されている。

【0025】

図１の層間絶縁膜８の断面構造を水平に切るＢ－Ｂ方向から見た平面レイアウトを図３に示す。図３のＡ－Ａ方向から見た断面図が図１に対応する。図３に示すように、層間絶縁膜８に開孔されるコンタクトホール８ａ，８ｂ，８ｃの平面パターンは、ストライプ状をなし、互いに平行に延伸する。

【0026】

ベースコンタクト領域（ボディ領域）４ａ，４ｂ，４ｃを切るように、図２及び図３のそれぞれのＢ－Ｂ方向から見た垂直方向の断面図が図４に対応する。図４に示すように、ベースコンタクト領域４ａ，４ｂ，４ｃは、注入制御領域２ａ，２ｂ，２ｃの上に設けられている。ベースコンタクト領域４ａ，４ｂ，４ｃは、層間絶縁膜８に開孔されたコンタクトホール８ａ，８ｂ，８ｃを介して主電極９に接する。

【0027】

図１に示した電荷輸送領域１の下にはｎ型のフィールドストップ層１０が設けられている。フィールドストップ層１０はＳｉ基板で構成することができる。なお、フィールドストップ層１０の代わりにバッファ層を設けた構造であってもよく、フィールドストップ層１０が無いノンパンチスルー構造であってもよい。フィールドストップ層１０の下にはｐ^＋型の他方の主電極領域（コレクタ領域）１１が配置され、コレクタ領域１１の下には第２主電極（コレクタ電極）１２が配置されている。コレクタ電極１２としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能である。

【0028】

第１実施形態に係る絶縁ゲート型半導体装置において、ゲート電極７ｂ、ゲート絶縁膜６及び注入制御領域２ａ，２ｂ，２ｃによって「絶縁ゲート構造」が構成されている。ゲートトレンチ５ｂに埋め込まれたゲート電極７ｂに印加される電圧によって、注入制御領域２ａ，２ｂ，２ｃのゲートトレンチ５ｂに面した表面電位がゲート絶縁膜６を介して静電的に制御され、チャネルが形成される。即ち、注入制御領域２ａ，２ｂ，２ｃが電荷輸送領域１に注入するキャリア（電子）の制御は、絶縁ゲート構造によって実現される。

【0029】

具体的には、コレクタ電極１２に正の電圧が印加されると同時に、主電極９が接地された状態で、ゲート電極７ｂに閾値以上の正の電圧を印加する。これにより、注入制御領域２ｂ，２ｃのゲート絶縁膜６に接する領域にチャネルが形成され、ＩＧＢＴはオン状態となる。オン状態では、電子が主電極領域３ｂ，３ｃから電荷輸送領域１に注入され、ホールがコレクタ領域１１から電荷輸送領域１に注入される。電荷輸送領域１内に注入されたホールと電子によって伝導度変調が生じ、電荷輸送領域１内の抵抗が小さくなる。この際、ゲート電極７ｂに隣接してダミー電極７ａが配置されているため、ゲート－コレクタ容量（帰還容量）の一部がコレクタ－エミッタ間容量に置換されるので、帰還容量が低減し、スイッチング速度が向上する。一方、ゲート電極７ｂに印加する電圧が閾値未満となると、注入制御領域２ｂ，２ｃに形成されていた電子のチャネルが消失し、ＩＧＢＴはオフ状態となる。オフ状態では、電荷輸送領域１内に蓄積していた電子がコレクタ領域１１から排出され、電荷輸送領域１内に蓄積していたホールがベースコンタクト領域４ｂ，４ｃから排出される。

【0030】

ここで、比較例に係る絶縁ゲート型半導体装置を説明する。比較例に係る絶縁ゲート型半導体装置は、図５に示すように、層間絶縁膜８に開孔されるコンタクトホール８ｂの側壁の位置が、中央部の直線Ｌ１の位置に関し左右対称に配置されている。換言すれば、ダミー電極７ａ上の層間絶縁膜８の右側の端部が張り出す幅Ｄ１と、ゲート電極７ｂ上の層間絶縁膜８の左側の端部が張り出す幅Ｄ２とが同等である。このため、コンタクトホール８ｂの幅Ｓ１が狭くなり易く、主電極９と主電極領域３ｂのコンタクト面積が小さくなり易い。一方、コンタクトホール８ｂの幅Ｓ１を大きくすると、ゲート電極７ｂ上の層間絶縁膜８の端部が張り出す幅Ｄ２が小さくなるため、ゲート電極７ｂと主電極９のショートが発生し易くなる。

【0031】

これに対して、第１実施形態に係る絶縁ゲート型半導体装置によれば、図１に示すように、層間絶縁膜８に開孔されるコンタクトホール８ｂの側壁の位置が、中央部の直線Ｌ１の位置に関して左右非対称とし、中央部の直線Ｌ１の位置よりもダミートレンチ５ａ側にずれている。換言すれば、ゲート電極７ｂ上の層間絶縁膜８の左側の端部が水平方向に張り出す幅Ｄ２を、ダミー電極７ａ上の層間絶縁膜８の右側の端部が水平方向に張り出す幅Ｄ１よりも相対的に広くしている。これにより、ゲート電極７ｂと主電極９のショートを防止することができ、コンタクトホール８ｂの位置ズレに対して堅牢なデバイスを実現可能となる。一方、ダミー電極７ａ上の層間絶縁膜８の端部が張り出す幅Ｄ１は相対的に狭くなるが、ダミー電極７ａは主電極９と電気的に接続しているため、電気的な不具合は生じない。

【0032】

更に、ゲート電極７ｂと主電極９のショートを防止できる程度にゲート電極７ｂ上の層間絶縁膜８の端部が水平方向に張り出す幅Ｄ２を確保しながら、ダミー電極７ａ上の層間絶縁膜８の端部が水平方向に張り出す幅Ｄ１を幅Ｄ２よりも狭くすることにより、コンタクトホール８ｂの幅Ｓ１を、図５に示した比較例に係る絶縁ゲート型半導体装置の幅Ｓ１よりも広くすることができる。この結果、主電極９と主電極領域３ｂのコンタクト面積を増大することができる。

【0033】

例えば、図５に示した比較例に係る絶縁ゲート型半導体装置において、ダミー電極７ａ上の層間絶縁膜８の端部が水平方向に張り出す幅Ｄ１がセルピッチＰ１の１０％とする。これに対して、第１実施形態に係る絶縁ゲート型半導体装置において、ダミー電極７ａ上の層間絶縁膜８の端部が水平方向に張り出す幅Ｄ１をセルピッチＰ１の５％と狭くする。これにより、図５に示した比較例に係る絶縁ゲート型半導体装置に対して、層間絶縁膜８に開孔されるコンタクトホール８ｂの幅Ｓ１を同等としつつ、セルピッチＰ１を狭くして、セルピッチＰ１を５％程度低減することができる。或いは、図５に示した比較例に係る絶縁ゲート型半導体装置に対して、セルピッチＰ１と同等としつつ、層間絶縁膜８のコンタクトホール８ｂの幅Ｓ１を広くして、コンタクト面積を２０％程度増大することができる。

【0034】

次に、図６～図１２を参照しながら、第１実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明する。なお、以下に述べる第１実施形態に係る絶縁ゲート型半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。

【0035】

まず、ｎ型のＳｉからなる半導体基板（Ｓｉ基板）を用意する。このＳｉ基板をフィールドストップ層１０として、図６に示すように、フィールドストップ層１０の上面にｎ^－型の電荷輸送領域１をエピタキシャル成長させる。

【0036】

次に、ｐ型を呈する不純物イオンを電荷輸送領域１の上面の全面にイオン注入する。続いて、ｎ型を呈する不純物イオンを電荷輸送領域１の上面にｐ型を呈する不純物イオンよりも浅い射影飛程となるように加速電圧を下げてイオン注入する。その後、熱処理を行うことにより注入されたｎ型を呈する不純物イオン及びｐ型を呈する不純物イオンを活性化及び熱拡散させる。この結果、図７に示すように、電荷輸送領域１の上部にｐ型の注入制御領域２及びｎ^＋型の主電極領域３がブランケット状に形成される。なお、ブランケット状の注入制御領域２及び主電極領域３は、電荷輸送領域１の上面に順次エピタキシャル成長してもよい。また、主電極領域３の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、ｐ型を呈する不純物イオンを主電極領域３の上面に、主電極領域３と同定度の射影飛程で選択的にイオン注入する。イオン注入後、イオン注入用マスクを除去して熱処理することにより、図２及び図４に示したｐ^＋型のベースコンタクト領域４ａ，４ｂ，４ｃのパターンを、主電極領域３の内部に選択的に形成する。

【0037】

次に、主電極領域３の上面にフォトレジスト膜１３を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、図８に示すようにダミートレンチ５ａ及びゲートトレンチ５ｂを選択的に形成する。ダミートレンチ５ａ及びゲートトレンチ５ｂを注入制御領域２及び主電極領域３を貫通する深さに形成することにより、図７に示した注入制御領域２は、図８に示した注入制御領域２ａ，２ｂ，２ｃに分離される。同時に、図７に示した主電極領域３は、図８に示した主電極領域３ａ，３ｂ，３ｃに分離される。実際には、主電極領域３ａ，３ｂ，３ｃが分離される工程で、図２及び図４に示したベースコンタクト領域４ａ，４ｂ，４ｃのパターンも分離される。即ち、ダミートレンチ５ａ及びゲートトレンチ５ｂは、主電極領域３ａ，３ｂ，３ｃ及び注入制御領域２ａ，２ｂ，２ｃを貫通し、電荷輸送領域１の上部に達する。その後、フォトレジスト膜１３を除去する。

【0038】

次に、図９に示すように、熱酸化法又は化学気相成長（ＣＶＤ）法等により、ダミートレンチ５ａ及びゲートトレンチ５ｂの底面及び側面と、主電極領域３ａ，３ｂ，３ｃ及びベースコンタクト領域４ａ，４ｂ，４ｃの上面に、ＳｉＯ_２膜等のゲート絶縁膜６を形成する。

【0039】

次に、ＣＶＤ法等により、ダミートレンチ５ａ及びゲートトレンチ５ｂの凹部が埋め込まれる厚さに、燐（Ｐ）等の不純物を高濃度に添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、エッチバック又は化学的機械研磨（ＣＭＰ）等の手法により表面を平坦化することにより、図１０に示すように、ドープドポリシリコン層（ＤＯＰＯＳ層）からなるダミー電極７ａ及びゲート電極７ｂで、それぞれダミートレンチ５ａ及びゲートトレンチ５ｂを埋め込む。平坦化によって、ダミートレンチ５ａ及びゲートトレンチ５ｂの外のゲート絶縁膜６も除去される。

【0040】

次に、ＣＶＤ法等により、ダミー電極７ａ、ゲート電極７ｂ、主電極領域３ａ，３ｂ，３ｃ及びベースコンタクト領域４ａ，４ｂ，４ｃの上面に層間絶縁膜８を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、層間絶縁膜８の一部を選択的に除去することで、層間絶縁膜８にコンタクトホール８ａ，８ｂ，８ｃを開孔し、主電極領域３ａ，３ｂ，３ｃの上面を露出させる。この際、層間絶縁膜８に開孔されるコンタクトホール８ｂの開孔位置を、ダミートレンチ５ａ及びゲートトレンチ５ｂの中央部（直線Ｌ１）に対して非対称とする。即ち、コンタクトホール８ｂの側壁の平面パターン上の位置が、ダミートレンチ５ａ及びゲートトレンチ５ｂの中央部（直線Ｌ１）よりもダミートレンチ５ａ側にずれるように形成する。なお、図示を省略するが、コンタクトホール８ａ，８ｂ，８ｃとは異なる箇所（例えば紙面上の奥の位置）において、ゲート電極７ｂの一部が露出するように、ゲートコンタクトホールも層間絶縁膜に開孔される。ゲート電極７ｂにゲート表面配線が接続される構造であれば、紙面上の奥の位置、又は手前の位置等でゲート表面配線の一部が露出するように、ゲートコンタクトホールが層間絶縁膜に開孔されても良い。

【0041】

次に、スパッタリング法又は蒸着法等により、層間絶縁膜８、主電極領域３ａ，３ｂ，３ｃ及びベースコンタクト領域４ａ，４ｂ，４ｃ上にＡｌ膜等の金属層を全面に堆積する。フォトリソグラフィ技術とＲＩＥ等を用いてＡｌ膜等の金属層をパターニングして主電極９及びゲート表面電極（図示省略）のパターンを形成する。この結果、主電極９とゲート表面電極のパターンは分離される。

【0042】

次に、ＣＭＰ等により、Ｓｉ基板であるフィールドストップ層１０の厚さを調整する。次に、ｐ型を呈する不純物イオンをフィールドストップ層１０の下面にイオン注入する。その後、熱処理により注入された不純物イオンを活性化及び熱拡散させることで、ｐ^＋型のコレクタ領域１１が形成される。その後、図１に示すように、スパッタリング法又は蒸着法等により、コレクタ領域１１の下面にＡｕ等からなるコレクタ電極１２を形成する。このようにして、第１実施形態に係る絶縁ゲート型半導体装置が完成する。

【0043】

なお、高耐圧の絶縁ゲート型半導体装置であれば、ｎ^－型の半導体基板（Ｓｉ基板）を電荷輸送領域１として用意し、この電荷輸送領域１の裏面にフィールドストップ層１０及びコレクタ領域１１をイオン注入、熱拡散、エピタキシャル成長等で形成してもよい。

【0044】

以上説明したように、第１実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、隣接するダミートレンチ５ａ及びゲートトレンチ５ｂを交互に周期的に配置した構造において、ゲート電極７ｂと主電極９のショートを防止することができると共に、ダミートレンチ５ａ及びゲートトレンチ５ｂ間のコンタクト面積を増大することができる絶縁ゲート型半導体装置を容易に実現可能となる。

【0045】

（第１変形例）
本発明の第１実施形態の第１変形例に係る絶縁ゲート型半導体装置は、図１３の断面図で水平方向に測られる、層間絶縁膜８に開孔されるコンタクトホール８ｂの幅Ｓ１を狭くした点が、図１に示した第１実施形態に係る絶縁ゲート型半導体装置と異なる。更に、図１３の断面図上で定義されるダミートレンチ５ａとゲートトレンチ５ｂの間隔Ｓ２及びセルピッチＰ１を狭くした点が、図１に示した第１実施形態に係る絶縁ゲート型半導体装置と異なる。ダミー電極７ａ上の層間絶縁膜８の端部が水平方向に張り出す幅Ｄ１は、図１に示した第１実施形態に係る絶縁ゲート型半導体装置の幅Ｄ１と同等である。ゲート電極７ｂ上の層間絶縁膜８の端部が水平方向に張り出す幅Ｄ２は、図１に示した第１実施形態に係る絶縁ゲート型半導体装置の幅Ｄ２と同等である。層間絶縁膜８に開孔されるコンタクトホール８ｂの幅Ｓ１は、図５に示した比較例に係る絶縁ゲート型半導体装置の幅Ｓ１と同等である。第１変形例に係る絶縁ゲート型半導体装置の他の構成は、図１に示した第１実施形態に係る絶縁ゲート型半導体装置と同様である。

【0046】

第１変形例に係る絶縁ゲート型半導体装置によれば、ゲート電極７ｂがショートを防止可能な程度にゲート電極７ｂ上の層間絶縁膜８の端部が水平方向に張り出す幅Ｄ２を確保しつつ、セルピッチＰ１を狭くすることで、セル数を増加することができる。この結果、チャネル密度を増大することができ、オン電圧を低減することができる。更に、ダミートレンチ５ａとゲートトレンチ５ｂの間隔Ｓ２を狭くすると共に、ダミートレンチ５ａ及びゲートトレンチ５ｂの幅Ｗ３，Ｗ４を狭くしてもよい。これにより、セルピッチＰ１を更に狭くすることができ、セル数を更に増加することができる。

【0047】

（第２変形例）
本発明の第１実施形態の第２変形例に係る絶縁ゲート型半導体装置は、図１４に示すように、層間絶縁膜８に開孔されるコンタクトホール８ｂの幅Ｓ１を狭くし、ゲート電極７ｂ上の層間絶縁膜８の端部が水平方向に張り出す幅Ｄ２を広くした点が、図１に示した第１実施形態に係る絶縁ゲート型半導体装置と異なる。層間絶縁膜８に開孔されるコンタクトホール８ｂの幅Ｓ１は、図５に示した比較例に係る絶縁ゲート型半導体装置の幅Ｓ１と同等である。ダミー電極７ａ上の層間絶縁膜８の端部が水平方向に張り出す幅Ｄ１は、図１に示した第１実施形態に係る絶縁ゲート型半導体装置の幅Ｄ１と同等である。ダミートレンチ５ａとゲートトレンチ５ｂの間隔Ｓ２及びセルピッチＰ１は、図１に示した第１実施形態に係る絶縁ゲート型半導体装置の間隔Ｓ２及びセルピッチＰ１と同等である。第２変形例に係る絶縁ゲート型半導体装置の他の構成は、図１に示した第１実施形態に係る絶縁ゲート型半導体装置と同様である。

【0048】

第２変形例に係る絶縁ゲート型半導体装置によれば、層間絶縁膜８に開孔されるコンタクトホール８ｂの幅Ｓ１を確保しつつ、ゲート電極７ｂ上の層間絶縁膜８の端部が水平方向に張り出す幅Ｄ２を更に広くすることで、ゲート電極７ｂと主電極９のショートを更に防止し、より堅牢なデバイスを実現可能となる。

【0049】

（第３変形例）
本発明の第１実施形態の第３変形例に係る絶縁ゲート型半導体装置は、図１５に示すように、ダミー電極７ａ上の層間絶縁膜８のパターンの端部の張り出し部が無い（層間絶縁膜８の端部が張り出す幅Ｄ１＝０である）点が、図１に示した第１実施形態に係る絶縁ゲート型半導体装置と異なる。更に、層間絶縁膜８に開孔されるコンタクトホール８ｂの幅Ｓ１を狭くし、ダミートレンチ５ａとゲートトレンチ５ｂの間隔Ｓ２及びセルピッチＰ１を狭くした点が、図１に示した第１実施形態に係る絶縁ゲート型半導体装置と異なる。ダミー電極７ａ上の層間絶縁膜８のパターンの端部の位置が、ダミートレンチ５ａの側壁の位置と一致する。ゲート電極７ｂ上の層間絶縁膜８の端部が水平方向に張り出す幅Ｄ２は、図１に示した第１実施形態に係る絶縁ゲート型半導体装置の幅Ｄ２と同等である。第３変形例に係る絶縁ゲート型半導体装置の他の構成は、図１に示した第１実施形態に係る絶縁ゲート型半導体装置と同様である。

【0050】

第３変形例に係る絶縁ゲート型半導体装置によれば、層間絶縁膜８に開孔されるコンタクトホール８ｂの幅Ｓ１を確保しつつ、セルピッチＰ１を更に狭くすることができる。例えば、図５に示した比較例に係る絶縁ゲート型半導体装置において、ダミー電極７ａ上の層間絶縁膜８の端部が水平方向に張り出す幅Ｄ１がセルピッチＰ１の１０％とする。これに対して、第３変形例に係る絶縁ゲート型半導体装置によれば、セルピッチを１０％程度低減することができる。或いは、セルピッチＰ１を狭くする代わりに、層間絶縁膜８に開孔されるコンタクトホール８ｂの幅Ｓ１を広くすることにより、コンタクト面積を４０％程度増加させることができる。

【0051】

（第４変形例）
本発明の第１実施形態の第４変形例に係る絶縁ゲート型半導体装置は、図１６に示すように、プラグ電極（コンタクトプラグ）１４を備える点が、図１に示した第１実施形態に係る絶縁ゲート型半導体装置と異なる。プラグ電極１４は、層間絶縁膜８に開孔されるコンタクトホール８ｂに露出する主電極領域３ｂ上に配置され、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高融点金属からなる。また、プラグ電極１４及び層間絶縁膜８上に高融点金属等のバリアメタルを配置してもよい。第４変形例に係る絶縁ゲート型半導体装置の他の構成は、図１に示した第１実施形態に係る絶縁ゲート型半導体装置と同様である。

【0052】

（第５変形例）
本発明の第１実施形態の第５変形例に係る絶縁ゲート型半導体装置は、図１７に示すように、ダミートレンチ５ａの左側にダミートレンチ５ｄ及びゲートトレンチ５ｃが配置されている構造が、図１に示した第１実施形態に係る絶縁ゲート型半導体装置と異なる。ダミートレンチ５ａ，５ｄが隣接して配置され、ダミートレンチ５ａ，５ｄを挟んでゲートトレンチ５ｂ，５ｃが配置されている。ダミートレンチ５ａ，５ｄ及びゲートトレンチ５ｂ，５ｃは、例えばストライプ状に平行に延伸する平面パターンを有し、延伸方向と直交する方向に配列されている。

【0053】

電荷輸送領域１の上部には、ｐ型の注入制御領域２ｄ，２ｅが更に設けられている。注入制御領域２ｄ，２ｅの上部には、ｎ^＋型の主電極領域３ｄ，３ｅが更に設けられている。ゲートトレンチ５ｃ及びダミートレンチ５ｄは、主電極領域３ｄ，３ｅ，３ａ及び注入制御領域２ｄ，２ｅ，２ａを貫通し、電荷輸送領域１の上部に達する。ゲートトレンチ５ｃにはゲート絶縁膜６を介してゲート電極７ｃが埋め込まれている。ダミートレンチ５ｄにはゲート絶縁膜６を介してダミー電極７ｄが埋め込まれている。ゲートトレンチ５ｃ及びダミートレンチ５ｄ上には層間絶縁膜８が配置されている。層間絶縁膜８には、主電極領域３ａ，３ｂ，３ｃ，３ｄ，３ｅの上面をそれぞれ露出するコンタクトホール８ａ，８ｂ，８ｃ，８ｄ，８ｅが設けられている。

【0054】

隣接するゲートトレンチ５ｃ及びダミートレンチ５ｄ間において、層間絶縁膜８に開孔されるコンタクトホール８ｅは、ゲートトレンチ５ｃ及びダミートレンチ５ｄの中央部（直線Ｌ２）に対して非対称とし、ゲートトレンチ５ｃ及びダミートレンチ５ｄの中央部（直線Ｌ２）よりもダミートレンチ５ｄ側にずれている。換言すれば、ゲート電極７ｃ上の層間絶縁膜８の左側の端部が水平方向に張り出す幅Ｄ４を、ダミー電極７ｄ上の層間絶縁膜８の右側の端部が水平方向に張り出す幅Ｄ３よりも相対的に広くしている。

【0055】

隣接するダミートレンチ５ａ，５ｄ間において、層間絶縁膜８に開孔されるコンタクトホール８ａは、ダミートレンチ５ａ，５ｄの中央部に対して左右対称に配置されている。なお、層間絶縁膜８に開孔されるコンタクトホール８ａは、ダミートレンチ５ａ，５ｄの中央部よりもダミートレンチ５ａ側にずれていてもよく、ダミートレンチ５ｄ側にずれていてもよい。第５変形例に係る絶縁ゲート型半導体装置の他の構成は、図１に示した第１実施形態に係る絶縁ゲート型半導体装置と同様である。

【0056】

第５変形例に係る絶縁ゲート型半導体装置の製造方法によれば、隣接するダミートレンチ５ａ，５ｄをゲートトレンチ５ｂ，５ｃで挟んだ構造において、層間絶縁膜８に開孔されるコンタクトホール８ｂ，８ｅの位置を、ダミートレンチ５ａ，５ｄ及びゲートトレンチ５ｂ，５ｃの中央部（直線Ｌ１，Ｌ２）よりもダミートレンチ５ａ，５ｄ側にずらす。これにより、ゲート電極７ｂ，７ｃと主電極９のショートを防止することができる。更に、層間絶縁膜８に開孔されるコンタクトホール８ｂ，８ｅの幅Ｓ１，Ｓ３を広げられるので、ダミートレンチ５ａとゲートトレンチ５ｂ間及びダミートレンチ５ｄとゲートトレンチ５ｃ間のコンタクト面積を増大することができる。

【0057】

（第６変形例）
本発明の第１実施形態の第６変形例に係る絶縁ゲート型半導体装置は、図１８に示す断面で見た場合に、ダミー電極７ａ，７ｄ上の層間絶縁膜８のパターンが繋がっている点が、図１７に示した第５変形例に係る絶縁ゲート型半導体装置と異なる。ダミー電極７ａ，７ｄに挟まれた主電極領域３ａはフローティング電位となる。第６変形例に係る絶縁ゲート型半導体装置の他の構成は、図１７に示した第５変形例に係る絶縁ゲート型半導体装置と同様である。

【0058】

（第２実施形態）
本発明の第２実施形態に係る絶縁ゲート型半導体装置として、ＩＧＢＴと還流ダイオード（ＦＷＤ）を１チップ化した逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）に適用した場合を例示する。第２実施形態に係る絶縁ゲート型半導体装置では、図１９に示すように、ｎ^－型の電荷輸送領域（ドリフト領域）２１の上部にｐ型の注入制御領域（ベース領域）２２が設けられている。注入制御領域２２の上部には、ｎ^＋型のエミッタ領域２３が設けられている。エミッタ領域２３及び注入制御領域２２を貫通して電荷輸送領域２１に達するようにダミートレンチ２５ａ，２５ｃ，２５ｅ，２５ｇ及びゲートトレンチ２５ｂ，２５ｄ，２５ｆ，２５ｈが交互に設けられている。

【0059】

ダミートレンチ２５ａ，２５ｃ，２５ｅ，２５ｇには、ゲート絶縁膜２６を介してダミー電極２７ａ，２７ｃ，２７ｅ，２７ｇが埋め込まれている。ゲートトレンチ２５ｂ，２５ｄ，２５ｆ，２５ｈにはゲート絶縁膜２６を介してゲート電極２７ｂ，２７ｄ，２７ｆ，２７ｈが埋め込まれている。ダミー電極２７ａ，２７ｃ，２７ｅ，２７ｇ及びゲート電極２７ｂ，２７ｄ，２７ｆ，２７ｈ上には層間絶縁膜２８が配置されている。層間絶縁膜２８上にはエミッタ電極２９が配置されている。

【0060】

層間絶縁膜２８には、コンタクトホール２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，２８ｆ，２８ｇが開孔されている。層間絶縁膜２８のコンタクトホール２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，２８ｆ，２８ｇは、隣接するダミートレンチ２５ａ，２５ｃ，２５ｅ，２５ｇ及びゲートトレンチ２５ｂ，２５ｄ，２５ｆ，２５ｈの中央部よりもダミートレンチ２５ａ，２５ｃ，２５ｅ，２５ｇ側にそれぞれずれている。

【0061】

図１９のエミッタ領域２３を水平に切るＡ－Ａ方向から見た平面レイアウトを図２０に示す。図２０のＡ－Ａ方向から見た断面図が図１９に対応する。図２０に示すように、ダミー電極２７ａ，２７ｃ，２７ｅ，２７ｇ及びゲート電極２７ｂ，２７ｄ，２７ｆ，２７ｈの平面パターンはそれぞれストライプ状をなし、互いに平行に延伸する。ダミー電極２７ａ，２７ｃ，２７ｅ，２７ｇ及びゲート電極２７ｂ，２７ｄ，２７ｆ，２７ｈの平面パターンの長手方向において、エミッタ領域２３及びベースコンタクト領域２４が交互に配置されている。

【0062】

図２１のそれぞれのＢ－Ｂ方向から見た垂直方向の断面図が図２２に対応する。図２２に示すように、ベースコンタクト領域２４は、注入制御領域２２の上部に設けられている。ベースコンタクト領域２４は、層間絶縁膜２８に設けられたコンタクトホール２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，２８ｆ，２８ｇを介してエミッタ電極２９に接する。

【0063】

電荷輸送領域２１の下面にはｎ型のフィールドストップ層３０が配置されている。フィールドストップ層３０の下面には、ｎ^＋型のカソード領域３１及びｐ^＋型のコレクタ領域３２が互いに接するように設けられている。カソード領域３１及びコレクタ領域３２の下面にはコレクタ電極（カソード電極）３３が配置されている。

【0064】

第２実施形態に係る絶縁ゲート型半導体装置によれば、ＲＣ－ＩＧＢＴに適用した場合において、層間絶縁膜２８のコンタクトホール２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，２８ｆ，２８ｇの開孔位置を、隣接するダミートレンチ２５ａ，２５ｃ，２５ｅ，２５ｇ及びゲートトレンチ２５ｂ，２５ｄ，２５ｆ，２５ｈの中央部よりもダミートレンチ２５ａ，２５ｃ，２５ｅ，２５ｇ側にそれぞれずらしている。これにより、ゲート電極２７ｂ，２７ｄ，２７ｆ，２７ｈとエミッタ電極２９のショートを防止することができると共に、エミッタ領域２３とエミッタ電極２９のコンタクト面積を増大することができる。

【0065】

（第３実施形態）
本発明の第３実施形態に係る絶縁ゲート型半導体装置として、逆阻止ＩＧＢＴ（ＲＢ－ＩＧＢＴ）に適用した場合を例示する。第３実施形態に係る絶縁ゲート型半導体装置とは、図２２に示すように、活性領域１０１と、活性領域１０１の周囲に配置された耐圧構造領域１０２とを有する。活性領域１０１において、ｎ^－型の電荷輸送領域（ドリフト領域）４１の上部に、ｐ型の注入制御領域（ベース領域）４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅ，４２ｆ，４２ｇ，４２ｈが設けられている。注入制御領域４２ｃ，４２ｄ，４２ｅ，４２ｆの上部には、ｎ^＋型のエミッタ領域４３ａ，４３ｂ，４３ｃ，４３ｄが設けられている。注入制御領域４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅ，４２ｆ，４２ｇ，４２ｈ及びエミッタ領域４３ａ，４３ｂ，４３ｃ，４３ｄを貫通し、電荷輸送領域１の上部に達するようにダミートレンチ４５ａ，４５ｃ，４５ｅ，４５ｇ及びゲートトレンチ４５ｂ，４５ｄ，４５ｆが交互に設けられている。

【0066】

ダミートレンチ４５ａ，４５ｃ，４５ｅ，４５ｇにはゲート絶縁膜４６を介してダミー電極４７ａ，４７ｃ，４７ｅ，４７ｇが埋め込まれている。ゲートトレンチ４５ｂ，４５ｄ，４５ｆにはゲート絶縁膜４６を介してゲート電極４７ｂ，４７ｄ，４７ｆが埋め込まれている。ダミー電極４７ａ，４７ｃ，４７ｅ，４７ｇ及びゲート電極４７ｂ，４７ｄ，４７ｆ上には層間絶縁膜４８が配置されている。層間絶縁膜４８上にはエミッタ電極４９が配置されている。層間絶縁膜４８にはコンタクトホール４８ａ，４８ｂ，４８ｃ，４８ｄ，４８ｅ，４８ｆが開孔されている。層間絶縁膜４８のコンタクトホール４８ａ，４８ｂ，４８ｃ，４８ｄ，４８ｅ，４８ｆは、隣接するダミートレンチ４５ａ，４５ｃ，４５ｅ，４５ｇ及びゲートトレンチ４５ｂ，４５ｄ，４５ｆの中央部よりもダミートレンチ４５ａ，４５ｃ，４５ｅ，４５ｇ側にそれぞれずれている。電荷輸送領域１の下面にはｎ型のフィールドストップ層５０が配置されている。フィールドストップ層５０の下面にはｐ^＋型のコレクタ領域５１が配置されている。コレクタ領域５１の下面には、コレクタ電極５２が配置されている。

【0067】

耐圧構造領域１０２において、電荷輸送領域４１の上部に、ｐ型のフィールド・リミッティング・リング（ＦＬＲ）領域４４ａ～４４ｄが環状の平面パターンで互いに離間して設けられている。耐圧構造領域１０２の外周端には、ｐ型の分離層４４ｅが環状の平面パターンで設けられている。ＦＬＲ領域４４ａ～４４ｄ及び分離層４４ｅ上にはエミッタ電極４９が配置されている。

【0068】

第３実施形態に係る絶縁ゲート型半導体装置によれば、ＲＢ－ＩＧＢＴに適用した場合において、層間絶縁膜４８のコンタクトホール４８ａ，４８ｂ，４８ｃ，４８ｄ，４８ｅ，４８ｆを、隣接するダミートレンチ４５ａ，４５ｃ，４５ｅ，４５ｇ及びゲートトレンチ４５ｂ，４５ｄ，４５ｆの中央部よりもダミートレンチ４５ａ，４５ｃ，４５ｅ，４５ｇ側にそれぞれずれして開孔する。これにより、ゲート電極４７ｂ，４７ｄ，４７ｆとエミッタ電極４９のショートを防止することができると共に、エミッタ領域４３とエミッタ電極４９のコンタクト面積を増大することができる。

【0069】

（その他の実施形態）
上記のように、本発明は第１～第３実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

【0070】

例えば、第１～第３実施形態に係る絶縁ゲート型半導体装置として、トレンチゲート型のＩＧＢＴを例示したが、これに限定されず、トレンチゲート型のＭＩＳＦＥＴ等の種々の絶縁ゲート型半導体装置に適用可能である。

【0071】

第１～第３実施形態に係る絶縁ゲート型半導体装置の説明では、他方の主電極領域となるコレクタ領域１１，３２，５１とこのコレクタ領域１１，３２，５１に電気的又は金属学的に接続されるコレクタ電極１２，５２が裏面（下面）にある構造を例示した。しかし、コレクタ領域１１，３２，５１に接続される深いシンカー領域等を用いれば、縦型構造を維持しながら、他方の主電極となるコレクタ電極１２，５２を、電荷輸送領域（ドリフト領域）１，２１，４１の上面側に設けることも可能である。シンカー領域等を用いる場合は、コレクタ領域１１，３２，５１は電荷輸送領域の下部の全面に設けられる必要もなく、電荷輸送領域の一部の領域に埋め込まれていてもよい。

【0072】

また、シンカー領域を用いる場合は、シンカー領域も他方の主電極領域として機能させることができ、更に、電荷輸送領域（ドリフト領域）１，２１，４１の上部に新たな「他方の主電極領域」となる新たなコレクタ領域（第２のコレクタ領域）を付加してもよい。或いは、電荷輸送領域を貫通する深い貫通孔をチップの周辺に設け、この貫通孔にＤＯＰＯＳや高融点金属を埋め込んでシリコン貫通電極（ＴＳＶ）を構成し、他方の主電極を上面側に設けてもよい。ＴＳＶは、貫通孔の側壁に不純物を拡散して構成してもよい。

【0073】

また、第１～第３実施形態に係る絶縁ゲート型半導体装置の説明では、Ｓｉを用いた絶縁ゲート型半導体装置を例示した。しかし、Ｓｉの他にも、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のＳｉよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）材料を用いた絶縁ゲート型半導体装置にも適用可能である。

【0074】

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0075】

１，２１，４１…電荷輸送領域（ドリフト領域）
２，２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２２，４２ａ-４２ｈ…注入制御領域（ベース領域）
３，３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，２３，４３ａ-４３ｄ…主電極領域（エミッタ領域）
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｆ，２４…ベースコンタクト領域（ボディ領域）
５ａ，５ｄ，２５ａ，２５ｃ，２５ｅ，２５ｇ，４５ａ，４５ｃ，４５ｅ，４５ｇ…ダミートレンチ
５ｂ，５ｃ，２５ｂ，２５ｄ，２５ｆ，２５ｈ，４５ｂ，４５ｄ，４５ｆ…ゲートトレンチ
６，２６，４６…ゲート絶縁膜
７ａ，７ｄ，２７ａ，２７ｃ，２７ｅ，２７ｇ，４７ａ，４７ｃ，４７ｅ，４７ｇ…ダミー電極
７ｂ，７ｃ，２７ｂ，２７ｄ，２７ｆ，２７ｈ，４７ｂ，４７ｄ，４７ｆ…ゲート電極
８，２８，４８…層間絶縁膜
８ａ，８ｂ，８ｃ，８ｄ，８ｅ，２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，２８ｆ，２８ｇ，４８ａ，４８ｂ，４８ｃ，４８ｄ，４８ｅ，４８ｆ…コンタクトホール
９，２９，４９…主電極（エミッタ電極）
１０，３０，５０…フィールドストップ層
１１，３２，５１…コレクタ領域（他方の主電極領域）
１２，５２…コレクタ電極（他方の主電極）
１３…フォトレジスト膜
１４…プラグ電極
３１…カソード領域
４４ａ，４４ｂ，４４ｃ，４４ｄ…ＦＬＲ領域
４４ｅ…分離層
１０１…活性領域
１０２…耐圧構造領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】