▶ ウィンボンド エレクトロニクス コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2022-07-11
(45)【発行日】2022-07-20
(54)【発明の名称】電圧生成回路
(51)【国際特許分類】
G05F 1/56 20060101AFI20220712BHJP
【ＦＩ】
G05F1/56 310C
G05F1/56 310D
【請求項の数】
17
(21)【出願番号】P 2021153901
(22)【出願日】2021-09-22
【審査請求日】2021-09-22
(73)【特許権者】
【識別番号】511062254
【氏名又は名称】ウィンボンド エレクトロニクス コーポレーション
(74)【代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】村上 洋樹
【審査官】麻生 哲朗
(56)【参考文献】
【文献】特開２０１３－２００７６７（ＪＰ，Ａ）
【文献】国際公開第２００９／０６０９０７（ＷＯ，Ａ１）
【文献】特開２００１－１１７６５４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０５Ｆ １／５６
(57)【特許請求の範囲】
【請求項1】
基準電圧を生成する基準電圧生成部と、半導体装置の内部回路のリーク電流に対応する監視用リーク電流を生成するリーク電流監視部と、
前記監視用リーク電流に基づき前記基準電圧を制御する制御部と、
前記制御部により制御された基準電圧を受け取り、当該制御された基準電圧に基づき前記内部回路に内部電圧を供給する内部電圧生成部と、
を含む電圧生成回路。
【請求項2】
電圧生成回路はさらに、前記制御された基準電圧が一定レベルに降下したことを検出する検出部を含み、前記制御部は、前記検出部の検出結果に基づき前記制御された基準電圧を制御する、請求項１に記載の電圧生成回路。
【請求項3】
前記一定レベルは、前記内部回路のＣＭＯＳトランジスタの最低動作電圧よりも高い電圧である、請求項２に記載の電圧生成回路。
【請求項4】
前記リーク電流監視部は、前記監視用リーク電流を生成するためのオフリークする監視用トランジスタを含み、当該監視用トランジスタのチャンネル幅は、前記内部回路のオフリークするトランジスタの総数のチャンネル幅に対して一定の比を持つように構成される、請求項１または２に記載の電圧生成回路。
【請求項5】
前記リーク電流監視部は、オフリークする監視用トランジスタを複数種類含み、各監視用トランジスタのチャンネル幅は、前記内部回路の対応するオフリークするトランジスタの総数のチャンネル幅に対して一定の比を持つように構成される、請求項１または２に記載の電圧生成回路。
【請求項6】
前記監視用トランジスタは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを直列に接続したＣＭＯＳトランジスタである、請求項４または５に記載の電圧生成回路。
【請求項7】
前記リーク電流監視部は、複数種のリーク回路を含み、複数種のリーク回路の中から選択されたリーク回路を動作させ、前記監視用リーク電流を生成する、請求項１または２に記載の電圧生成回路。
【請求項8】
前記リーク電流監視部は、外部から入力されるトリミング信号に基づきリーク回路を選択する、請求項７に記載の電圧生成回路。
【請求項9】
前記制御部は、定電流を生成する定電流回路を含み、当該定電流回路の出力ノードが前記リーク電流監視部に接続され、前記出力ノードから前記制御された基準電圧が出力される、請求項１または２に記載の電圧生成回路。
【請求項10】
前記監視用リーク電流が増加すると、前記制御された基準電圧が低下し、前記監視用リーク電流が低下すると、前記制御された基準電圧が増加する、請求項９に記載の電圧生成回路。
【請求項11】
前記定電流回路は、負の温度係数を持つ基準電圧に基づき前記定電流を生成する、請求項９に記載の電圧生成回路。
【請求項12】
前記定電流回路は、正の温度係数を持つ基準電圧に基づき前記定電流を生成する、請求項９に記載の電圧生成回路。
【請求項13】
前記制御部は、前記検出部によって前記制御された電圧が一定レベルに降下したことが検出された場合、前記制御された電圧を上昇させる、請求項２に記載の電圧生成回路。
【請求項14】
前記制御部は、前記検出部の検出結果に基づき前記定電流に追加の電流を付加する、請求項１３に記載の電圧生成回路。
【請求項15】
前記制御部は、前記検出部の検出結果に基づき前記制御された基準電圧を正の方向に上昇させる、請求項１３に記載の電圧生成回路。
【請求項16】
請求項１ないし１５いずれか１つに記載の電圧生成回路を含む半導体装置。
【請求項17】
半導体装置は、低消費電力で動作するスタンバイモードを含み、前記電圧生成回路は、スタンバイモードのとき前記内部回路に前記内部電圧を供給する、請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電圧を生成する電圧生成回路に関し、特にリーク電流を抑制した電圧生成回路に関する。
【背景技術】
【0002】
メモリやロジック等の半導体装置では、一般に、動作温度に対応する温度補償された電圧を生成し、温度補償された電圧を利用して回路を動作させることで回路の信頼性を維持している。例えば、メモリでは、データ読出しの際に、温度変化により読出し電流が低下してしまうと読出しマージンが低下し、正確なデータの読出しを行えなくなってしまう。このため、温度補償された電圧を用いてデータの読出しを行うことで、読出し電流の低下を防いでいる例えば、特許文献では、オンチップの温度センサやその結果から温度補償電圧を算出するためのロジックを必要としない回路規模を削減した電圧生成回路を開示している。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０２１－８２０９４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えば、抵抗変化型メモリ等の半導体デバイスは、低電圧および定電流で動作することができ、ＩｏＴなどのモバイルデバイスへの使用に適している。他方、モバイルデバイス等への適用範囲が広がると、同時に動作環境での温度範囲も拡大する。このため、半導体デバイスには、一般に温度補償された電圧を生成する電圧生成回路が搭載されている。
【0005】
図１は、従来の温度補償された電圧生成回路の一例を示す図である。同図に示すように、電圧生成回路１０は、外部電源電圧の変動に依存しない基準電圧Ｖｒｅｆを生成するバンドギャップリファレンス回路（以下、ＢＧＲ回路）２０と、ＢＧＲ回路２０から出力された基準電圧Ｖｒｅｆに基づき内部供給電圧ＩＮＴＶＤＤを生成する内部電圧生成回路３０とを含む。
【0006】
内部電圧生成回路３０は、オペアンプＯＰ、ＰＭＯＳトランジスタＱ１を含み、オペアンプＯＰの非反転入力端子（＋）には基準電圧Ｖｒｅｆが入力され、反転入力端子（－）には負帰還によりノードＮの電圧ＶＮが入力される。オペアンプＯＰの出力がトランジスタＱ１のゲートに接続され、ノードＮには、周辺回路４０の負荷が接続される。オペアンプＯＰは、ノードＮの電圧ＶＮが基準電圧Ｖｒｅｆに等しくなるように（ＶＮ＝Ｖｒｅｆ）トランジスタＱ１のゲート電圧を制御し、つまり、オペアンプＯＰは、ユニティゲインバッファとして機能する。その結果、トランジスタＱ１を流れる電流は、供給電圧ＶＤＤの変動に依存しない定電流となり、周辺回路４０には、このような定電流の内部供給電圧ＩＮＴＶＤＤが供給される（ＩＮＴＶＤＤ＝ＶＮ）。
【0007】
例えば、フラッシュメモリのように半導体デバイスがスタンバイモードで待機しているとき、動作温度が高温になると、周辺回路４０に流れるリーク電流が増加する。周辺回路４０には、ＣＭＯＳトランジスタなどを用いた種々の集積回路が形成されており、これらの回路のＰＮ接合リーク電流やトランジスタの閾値リーク電流は、温度の上昇に伴い増加する。また、リーク電流は電圧に依存するので、外因などで内部供給電圧ＩＮＴＶＤＤが増加すると、リーク電流も増加する。
【0008】
このようなリーク電流を抑制するため、半導体デバイスは、スタンバイモードよりもさらに消費電力を削減するためディープパワーダウンモード（ＤＰＤモード）を採用するものがある。ＤＰＤモードでは、内部電圧生成回路３０の動作を停止させ、例えば、供給電圧ＶＤＤとトランジスタＱ１との間にスイッチを設け、内部電圧生成回路３０の動作停止段階でＱ１が閉じることで供給電圧ＶＤＤの電力供給をカットする。
【0009】
しかしながら、ＤＰＤモードは電力消費を大幅に削減することができるが、その反面、ＤＰＤモードにより供給電圧ＶＤＤを遮断すると、周辺回路４０がフローティングになり、ＤＰＤモードから復帰する場合、周辺回路４０の回路素子や配線等の容量を充電しなければならず、ＤＰＤモードからの回復に時間がかかり、次の動作を迅速に行うことができないという課題がある。
【0010】
本発明は、こうした従来の課題を解決するものであり、ＤＰＤモードを用いることなくリーク電流を抑制することができる電圧生成回路を提供することを目的とする。
【課題を解決するための手段】
【0011】
本発明に係る電圧生成回路は、基準電圧を生成する基準電圧生成部と、半導体装置の内部回路のリーク電流に対応する監視用リーク電流を生成するリーク電流監視部と、前記監視用リーク電流に基づき前記基準電圧を制御する制御部と、前記制御部により制御された基準電圧を受け取り、当該制御された基準電圧に基づき前記内部回路に内部電圧を供給する内部電圧生成部とを含む。
【0012】
ある態様では、電圧生成回路はさらに、前記制御された基準電圧が一定レベルに降下したことを検出する検出部を含み、前記制御部は、前記検出部の検出結果に基づき前記制御された基準電圧を制御する。ある態様では、前記一定レベルは、前記内部回路のＣＭＯＳトランジスタの最低動作電圧よりも高い電圧である。ある態様では、前記リーク電流監視部は、前記監視用リーク電流を生成するためのオフリークする監視用トランジスタを含み、当該監視用トランジスタのチャンネル幅は、前記内部回路のオフリークするトランジスタの総数のチャンネル幅に対して一定の比を持つように構成される。ある態様では、前記リーク電流監視部は、オフリークする監視用トランジスタを複数種類含み、各監視用トランジスタのチャンネル幅は、前記内部回路の対応するオフリークするトランジスタの総数のチャンネル幅に対して一定の比を持つように構成される。ある態様では、前記監視用トランジスタは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを直列に接続したＣＭＯＳトランジスタである。ある態様では、前記リーク電流監視部は、複数種のリーク回路を含み、複数種のリーク回路の中から選択されたリーク回路を動作させ、前記監視用リーク電流を生成する。ある態様では、前記リーク電流監視部は、外部から入力されるトリミング信号に基づきリーク回路を選択する。ある態様では、前記制御部は、定電流を生成する定電流回路を含み、当該定電流回路の出力ノードが前記リーク電流監視部に接続され、前記出力ノードから前記制御された基準電圧が出力される。ある態様では、前記監視用リーク電流が増加すると、前記制御された基準電圧が低下し、前記監視用リーク電流が低下すると、前記制御された基準電圧が増加する。ある態様では、前記定電流回路は、負の温度係数を持つ基準電圧に基づき前記定電流を生成する。ある態様では、前記定電流回路は、正の温度係数を持つ基準電圧に基づき前記定電流を生成する。ある態様では、前記制御部は、前記検出部によって前記制御された電圧が一定レベルに降下したことが検出された場合、前記制御された電圧を上昇させる。ある態様では、前記制御部は、前記検出部の検出結果に基づき前記定電流に追加の電流を付加する。ある態様では、前記制御部は、前記検出部の検出結果に基づき前記制御された基準電圧を正の方向に上昇させる。
【0013】
本発明に係る半導体装置は、上記記載の電圧生成回路を含み、前記電圧生成回路は、スタンバイモードのとき前記内部回路に前記内部電圧を供給する。
【発明の効果】
【0014】
本発明によれば、内部回路のリーク電流を監視する監視用リーク電流に基づき基準電圧を制御し、当該制御された基準電圧に基づき内部回路に内部電圧を供給するようにしたので、温度補償された基準電圧を自律的に生成することができ、内部回路のリーク電流を最小限に抑制することができる。
【図面の簡単な説明】
【0015】
【図1】従来の電圧生成回路の構成を示す図である。
【図2】本発明の第１の実施例に係る電圧生成回路の構成を示す図である。
【図3】本発明の第２の実施例に係る電圧生成回路の構成を示すブロック図である。
【図4A】本実施例のリーク電流監視部の構成例を示す図である。
【図4B】本実施例のリーク電流監視部の構成例を示す図である。
【図5】本発明の第２の実施例に係る電圧生成回路を示す図である。
【図6】本発明の第３の実施例に係る電圧生成回路の構成を示すブロック図である。
【図7】本発明の第３の実施例に係る電圧生成回路の第１の例を示す図である。
【図8】本発明の第３の実施例に係る電圧生成回路の第２の例を示す図である。
【図9】本発明の第３の実施例に係る電圧生成回路の第３の例を示す図である。
【図10】本発明の第４の実施例に係る電圧生成回路を示す図である。
【図11】本発明の第５の実施例に係る電圧生成回路を示す図である。
【発明を実施するための形態】
【0016】
本発明に係る電圧生成回路は、フラッシュメモリ、ダイナミックメモリ、スタティックメモリ、抵抗変化型メモリ、磁気メモリ等の半導体メモリや、ロジック、信号処理等の半導体デバイスに搭載される。
【実施例】
【0017】
次に、本発明の実施例について図面を参照して詳細に説明する。図２は、本発明の第１の実施例に係る電圧生成回路の構成を示す図である。本実施例の電圧生成回路１００は、基準電圧生成回路（ＢＧＲ回路）１１０と、内部電圧生成回路１２０とを含んで構成される。電圧生成回路１００は、例えば、フラッシュメモリに搭載され、フラッシュメモリがスタンバイ状態にあるとき、周辺回路４０に内部供給電圧ＩＮＴＶＤＤを供給する。フラッシュメモリがスタンバイ状態のとき、周辺回路４０は、低消費電力モードになるが、その間、外部からコマンド等が入力された場合にはコマンドに応答して動作する。
【0018】
ＢＧＲ回路１１０は、半導体材料のシリコンの物性であるバンドギャップ電圧を利用して、温度や電源電圧の変動に対して依存性の少ない安定した基準電圧を生成する。ＢＧＲ回路１１０は、電源電圧ＶＤＤとＧＮＤ間に第１および第２の電流経路を含み、第１の電流経路は、直列に接続されたＰＭＯＳトランジスタＱ１０、抵抗Ｒ１、ＰＮＰバイポーラトランジスタＢＰ１を含み、第２の電流経路は、直列に接続されたＰＭＯＳトランジスタＱ１１（トランジスタＱ１０と同一構成）、抵抗Ｒ２（抵抗Ｒ１と同じ抵抗値）、抵抗Ｒｆ、ＰＮＰバイポーラトランジスタＢＰ２を含む。ＢＧＲ回路１１０はさらに、抵抗Ｒ１とバイポーラトランジスタＢＰ１の接続ノードＮ１を反転入力端子（－）に接続し、抵抗Ｒ２と抵抗Ｒｆの接続ノードＮ２を非反転入力端子（＋）に接続に接続し、出力端子をトランジスタＱ１０、Ｑ１１のゲートに共通接続するオペアンプ１１２を含む。
【0019】
バイポーラトランジスタＢＰ１とＢＰ２のエミッタ面積比は、１：ｎ（ｎは、１より大きい数）であり、バイポーラトランジスタＢＰ１の電流密度はバイポーラトランジスタＢＰ２のｎ倍である。なお、ここではバイポーラトランジスタを例示するが、バイポーラトランジスタに代えて面積比が１：ｎのダイオードを用いても良い。
【0020】
オペアンプ１１２は、ノードＮ１の電圧とノードＮ２の電圧とが等しくなるように、トランジスタＱ１０、Ｑ１１のゲート電圧を制御し、これにより、第１および第２の電流経路には等しい電流ＩＢが流れる。抵抗Ｒｆの端子間電圧ＶＲｆは、次式で表される。
ＶＲｆ＝ｋＴ／ｑＩｎ（ｎ）
ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量である。
ＶＲｆ＝ｋＴ／ｑＩｎ（ｎ）
ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量である。
【0021】
抵抗Ｒｆに流れる電流ＩＢは、次式で表される。
ＩＢ＝ＶＲｆ／Ｒｆ＝Ｔ／Ｒｆ×ｋ／ｑｌｎ（ｎ）
温度に依存する因数はＴ／Ｒｆであり、電流ＩＢは正の温度係数を有する。
ＩＢ＝ＶＲｆ／Ｒｆ＝Ｔ／Ｒｆ×ｋ／ｑｌｎ（ｎ）
温度に依存する因数はＴ／Ｒｆであり、電流ＩＢは正の温度係数を有する。
【0022】
また、抵抗Ｒ２の選択されたタップ位置の抵抗を抵抗Ｒ２’とすると、基準電圧Ｖｒｅｆ＿ＮＴｃは、次式で表される。
Ｖｒｅｆ＿ＮＴｃ＝ＶＮ２＋ＩＢＲ２’
ＶＮ２は、ノードＮ２の電圧である。
Ｖｒｅｆ＿ＮＴｃ＝ＶＮ２＋ＩＢＲ２’
ＶＮ２は、ノードＮ２の電圧である。
【0023】
好ましい態様では、抵抗Ｒ２は、負の温度係数を有する半導体材料から構成される。つまり、温度の上昇に伴い抵抗が低くなり、反対に温度の低下に伴い抵抗が高くなる。例えば、高濃度の不純物がドープされた導電性ポリシリコン層、Ｎ＋の拡散領域によって抵抗Ｒ２が構成される。本実施例では、抵抗Ｒ２のタップ位置を適宜選択することで、基準電圧Ｖｒｅｆ＿ＮＴｃに所望の負の温度係数を持たせる。タップ位置または負の温度係数は、予想される最大温度のときにどのくらいの大きさの基準電圧を内部電圧生成回路１２０に供給するのかに基づき決定される。
【0024】
内部電圧生成回路１２０は、図１に示す内部電圧生成回路３０と同様に構成される。ＢＧＲ回路１１０によって生成された基準電圧Ｖｒｅｆ＿ＮＴｃは、内部電圧生成回路１２０のオペアンプＯＰの非反転入力端子（＋）に入力され、反転入力端子（－）には負帰還によりノードＮの電圧ＶＮが入力される。内部電圧生成回路３０は、基準電圧Ｖｒｅｆ＿ＮＴｃに基づき生成された内部供給電圧ＩＮＴＶＤＤをノードＮから周辺回路４０に供給する。
【0025】
本実施例では、フラッシュメモリは、ＤＰＤモードを採用せず、すなわちスタンバイモードからＤＰＤモードに移行することなく、スタンバイモード時に周辺回路４０に生じるリーク電流を最小限に抑制する。スタンバイモードで待機しているとき、動作温度が高温になると、ＢＧＲ回路１１０で生成される基準電圧Ｖｒｅｆ＿ＮＴｃは、負の温度係数をもつため低下する。基準電圧Ｖｒｅｆ＿Ｎｔｃが低下することで、内部電圧生成回路１２０によって生成される内部供給電圧ＩＮＴＶＤＤも同様に低下する。周辺回路４０のＰＮ接合リークやトランジスタのオフリーク等によるリーク電流は、動作温度の上昇に伴い増加するが、これらのリーク電流は、内部供給電圧ＩＮＴＶＤＤに依存し、内部供給電圧ＩＮＴＶＤＤが低下すれば、それに応じてリーク電流も低下する。
【0026】
本実施例では、基準電圧Ｖｒｅｆ＿ＮＴｃが負の温度係数を有するため、温度が上昇すれば基準電圧Ｖｒｅｆ＿ＮＴｃが低下し、周辺回路４０のリーク電流の増加が相殺される。また、ＤＰＤモードを採用しないため、ＤＰＤモードから復帰するための遅延時間を考慮することなく次のアクティブ動作を実施させることができる。
【0027】
次に、本発明の第２の実施例について説明する。第１の実施例では、動作温度が上昇したときに、基準電圧Ｖｒｅｆ＿ＮＴｃが一定の電圧範囲内に収まるように、製造時または出荷時に抵抗Ｒ２のトリミングしなければならない。しかし、実際には、リーク電流の増加は線形ではなく、ある温度を境に指数関数的に増加するため、そのトリミングは非常に複雑でありかつ煩雑である。また、動作温度が想定温度を超えた場合には、基準電圧Ｖｒｅｆ＿ＮＴｃが上記一定の電圧範囲から逸脱してしまい、その結果、例えば、基準電圧Ｖｒｅｆ＿ＮＴｃが周辺回路４０のＣＭＯＳトランジスタの最低動作電圧よりも低くなると、周辺回路４０はスタンバイ状態で入力されたコマンド等に応答して動作することができなくなってしまう。そこで、第２の実施例は、基準電圧生成部１１０のトリミングすることなく、自律的に温度補償された基準電圧Ｖｒｅｆを生成することができる電圧生成回路を提供する。
【0028】
図３は、本発明の第２の実施例に係る電圧生成回路の構成を示すブロック図である。電圧生成回路２００は、基準電圧Ｖｒｅｆを生成する基準電圧生成部２１０と、スタンバイ状態の周辺回路２５０のリーク電流ＩＬＥＡＫ＿ＰＥＲＩを監視し対応するリーク電流ＩＬＥＡＫを生成するリーク電流監視部２２０と、基準電圧Ｖｒｅｆを受け取り、リーク電流監視部２２０で生成されたリーク電流ＩＬＥＡＫに基づき制御された基準電圧Ｖｒｅｆ＿Ｃを出力する出力電圧制御部２３０と、制御された基準電圧Ｖｒｅｆ＿Ｃに基づき内部供給電圧ＩＮＴＶＤＤを生成するスタンバイ電圧生成部２４０とを含んで構成される。周辺回路２５０は、スタンバイ状態のときスタンバイ電圧生成部２４０によって生成された内部供給電圧ＩＮＴＶＤＤによって低消費電力で動作し、アクティブ状態のときアクティブ電圧生成部２６０によって生成された内部供給電圧ＩＮＴＶＤＤによって動作する。
【0029】
基準電圧生成部２１０は、例えば、図２に示すようなＢＧＲ回路によって構成され、基準電圧Ｖｒｅｆを出力電圧制御部２３０に提供する。リーク電流監視部２２０は、スタンバイ状態の周辺回路２５０で生じるリーク電流ＩＬＥＡＬ＿ＰＥＲＩと一定の比（ｒａｔｉｏ）をもつリーク電流ＩＬＥＡＫを生成する。周辺回路２５０は、ＣＭＯＳトランジスタ等を用いた種々の回路を含み、これらの回路は、フラッシュメモリがスタンバイモードのとき、スタンバイ電圧生成部２４０からの内部供給電圧ＩＮＴＶＤＤによって動作可能な状態にある。他方、トランジスタの微細化と相まってトランジスタの閾値電圧の低下によりトランジスタのソース／ドレイン間を流れるオフリーク電流（ＰＮ接合リークやゲートリークも含む）増加するため、スタンバイ状態の周辺回路２５０のリーク電流を最小限に抑制する必要がある。
【0030】
ある態様では、リーク電流監視部２２０は、周辺回路２５０のリーク電流を監視するため、少なくとも１つのＰＭＯＳトランジスタとＮＭＯＳトランジスタとを直列に接続したＣＭＯＳトランジスタを含み、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれのチャンネル幅は、周辺回路２５０の全体のＣＭＯＳトランジスタのＰＭＯＳトランジスタとＮＭＯＳトランジスタの合計のチャンネル幅に対して一定の比Ｒを持つように構成される。言い換えれば、リーク電流監視部２２０のＣＭＯＳトランジスタのオフリーク電流ＩＬＥＡＫ×Ｒが周辺回路２５０のオフリーク電流ＩＬＥＡＫ＿ＰＥＲＩを近似する。
【0031】
リーク電流監視部２２０が生成するリーク電流ＩＬＥＡＫの精度をさらに向上させるため、周辺回路２５０のＣＭＯＳトランジスタの構成を考慮するようにしてもよい。つまり、ＣＭＯＳトランジスタのオフリークには、図４（Ａ）に示すように、入力信号がＨレベルのときにＰＭＯＳトランジスタがオフし、ＮＭＯＳトランジスタがオンする場合のオフリーク電流ＩＰＭＯＳと、図４（Ｂ）に示すように、入力信号がＬレベルのときにＰＭＯＳトランジスタがオンし、ＮＭＯＳトランジスタがオフする場合のオフリーク電流ＩＮＭＯＳとがある。オフリーク電流ＩＰＭＯＳとオフリーク電流ＩＮＭＯＳとはそれぞれ大きさが異なるので、周辺回路２５０のＰＭＯＳトランジスタがオフするＣＭＯＳトランジスタの総数Ｓ＿Ｐと、ＮＭＯＳトランジスタがオフするＣＭＯＳトランジスタの総数Ｓ＿Ｎとを算出し、図４（Ｃ）に示すような総数Ｓ＿ＰのＰＭＯＳトランジスタのチャンネル幅の合計に対して一定の比となる、ＰＭＯＳトランジスタがオフリークトランジスタとなるリーク回路Ａと、図４（Ｄ）に示すような総数Ｓ＿ＮのＮＭＯＳトランジスタのチャンネル幅の合計に対して一定の比となる、ＮＭＯＳトランジスタがオフリークトランジスタとなるリーク回路Ｂとをリーク電流監視部２２０が包含する。リーク回路Ａとリーク回路Ｂとが並列に接続され、リーク電流ＩＰＭＯＳとリーク電流ＩＮＭＯＳとの合計がリーク電流ＩＬＥＡＫとなる。
【0032】
リーク電流監視部２２０は、周辺回路２５０のさらなるリーク特性を考慮したリーク電流ＩＬＥＡＫを生成するため、複数種のリーク回路を含むようにしてもよい。周辺回路２５０には、ＣＭＯＳトランジスタを利用した種々の論理回路（インバータ、ＡＮＤゲート、ＮＡＮＤゲートなど）が形成され、それぞれの論理回路によってリーク電流の大きさが異なる。そこで、図４Ｂ（Ａ）に示すように、リーク特性の異なる種々のリーク回路Ａ、Ｂ、Ｃ～Ｎを用意しておき、周辺回路２５０の構成に合わせてトリミング信号Ｔｒｉｍによって選択したリーク回路を動作させるようにしてもよい。
【0033】
例えば、リーク回路Ａは、ＰＭＯＳトランジスタのオフリーク電流を生成し、リーク回路Ｂは、ＮＭＯＳトランジスタのオフリーク電流を生成し、リーク回路Ｃは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのオフリーク電流を生成し、リーク回路Ｎは、ＮＡＮＤゲートのＰＭＯＳトランジスタのオフリーク電流を生成する。トリミング信号Ｔｒｉｍは、例えば、ヒューズを溶断させることにより選択されたリーク回路Ａ～Ｎを動作させる。
【0034】
また、リーク回路Ａ、Ｂ、Ｃ、・・・、Ｎの各々は、周辺回路２５０の対応する論理回路のリーク電流の比をスケーリングするため、複数組のＣＭＯＳトランジスタを含み、複数組のＣＭＯＳトランジスタの中から選択された数のＣＭＯＳトランジスタが動作される。この選択は、トリミング信号Ｔｒｉｍによって行われる。例えば、並列に接続されたリーク回路ＡがＰ組ある場合、周辺回路２５０の対応するＣＭＯＳインバータのリーク電流に対して一定の比を得るために、トリミング信号ＴｒｉｍによってＰ組の中から選択された数のリーク回路Ａが動作される。例えば、トリミング信号Ｔｒｉｍによってヒューズを溶断させることで選択された数のリーク電流Ａを動作させる。
【0035】
リーク回路Ａ、Ｂ、Ｃ、・・・、Ｎは、並列に接続され、各リーク回路によって生成されたリーク電流ＩＡ、ＩＢ、ＩＣ、・・・、ＩＮの合計がリーク電流ＩＬＥＡＫとなる。動作温度が増加すると、リーク電流ＩＬＥＡＫが増加し、動作温度が低下すると、リーク電流ＩＬＥＡＫが低下する。
【0036】
こうして、リーク電流監視部２２０は、スタンバイ状態のときの周辺回路２５０のリーク電流ＩＬＥＡＫ＿ＰＥＲＩを監視したリーク電流ＩＬＥＡＫを生成し、生成したリーク電流ＩＬＥＡＫを出力電圧制御部２３０に提供する。
【0037】
出力電圧制御部２３０は、リーク電流ＩＬＥＡＫに基づき基準電圧Ｖｒｅｆを制御する。具体的には、出力電圧制御部２３０は、リーク電流ＩＬＥＡＫが増加すると、基準電圧Ｖｒｅｆ＿Ｃを低下させ、リーク電流ＩＬＥＡＫが減少すると、基準電圧Ｖｒｅｆ＿Ｃを増加させる。出力電圧制御部２３０によって制御された基準電圧Ｖｒｅｆ＿Ｃはスタンバイ電圧生成部２４０に提供される。
【0038】
スタンバイ電圧生成部２４０は、例えば、図２に示す内部電圧生成回路１２０と同様に構成される。スタンバイ電圧生成部２４０は、基準電圧Ｖｒｅｆ＿Ｃを受け取り、基準電圧Ｖｒｅｆ＿Ｃに等しくなるような内部供給電圧ＩＮＴＶＤＤを周辺回路２５０に提供する。周辺回路２５０の動作温度が上昇すると、基準電圧Ｖｒｅｆ＿Ｃが低下し、それに伴い内部供給電圧ＩＮＴＶＤＤが低下するため、周辺回路２５０のリーク電流ＩＬＥＡＫ＿ＰＥＲＩが抑制され、省電力化が図られる。スタンバイ状態からアクティブ状態に遷移すると、アクティブ電圧生成部２６０から内部供給電圧ＩＮＴＶＤＤが周辺回路２５０に供給される。
【0039】
図５は、第２の実施例に係る電圧生成回路２００の詳細な回路構成を示す図である。基準電圧生成部２１０は、ＢＧＲ回路を用いて基準電圧Ｖｒｅｆを生成し、この基準電圧Ｖｒｅｆを出力電圧制御部２３０に提供する。なお、基準電圧Ｖｒｅｆは、第１の実施例の基準電圧Ｖｒｅｆ＿ＮＴｃと異なり、正の温度係数を有する。
【0040】
出力電圧制御部２３０は、スタンバイ電圧生成部２４０と同様に定電流回路（ユニティゲインバッファＯＰ１、トランジスタＱ２）を含んで構成され、ノードＮ３には、外部電源電圧ＶＤＤの変動に依存しない電圧Ｖｒｅｆが生成される。ノードＮ３とノードＮ４との間に抵抗Ｒ３が接続され、ノードＮ４に定電流ＩＣが生成される。定電流ＩＣは、スタンバイ電圧生成部２４０によって生成される定電流ＩＣ＿ＰＥＲＩに対して一定の比を持つように構成される（ＩＬＥＡＫ＿ＰＥＲＩ：ＩＬＥＡＫ＝ＩＣ＿ＰＥＲＩ：ＩＣ）。すなわち、トランジスタＱ２のチャンネル幅は、トランジスタＱ１のチャンネル幅に対して一定の比に調整される。
【0041】
出力電圧制御部２３０のノードＮ４には、リーク電流監視部２２０が接続される。ここでは、リーク電流監視部２２０がリーク回路Ａを備える例が示されている。ノードＮ４に生成された定電流ＩＣは、リーク電流監視部２２０によって生成されたリーク電流ＩＬＥＡＫによってＧＮＤに流され、その結果、ノードＮ４には、定電流ＩＣとリーク電流ＩＬＥＡＫとの差（ＩＣ－ＩＬＥＡＫ）によって制御された基準電圧Ｖｒｅｆ＿Ｃが生成される。つまり、温度上昇によりリーク電流ＩＬＥＡＫが増加すると、基準電圧Ｖｒｅｆ＿Ｃが低下し、温度減少によりリーク電流ＩＬＥＡＫが減少すると、基準電圧Ｖｒｅｆ＿Ｃが増加し、温度変化に応じた制御された基準電圧Ｖｒｅｆ＿Ｃが自律的に生成される。
【0042】
次に、本発明の第３の実施例について説明する。第２の実施例では、温度変化に応じて自律的に基準電圧Ｖｒｅｆ＿Ｃを変化させたが、リーク電流は、ある温度を境に急激に大きくなるため、基準電圧Ｖｒｅｆ＿Ｃが周辺回路２５０のＣＭＯＳの最低動作電圧よりも低下するおそれがある。そこで、第３の実施例では、基準電圧Ｖｒｅｆ＿ＣがＣＭＯＳの最低動作電圧を下回らないようなフィードバック制御を行う。
【0043】
図６は、本発明の第３の実施例に係る電圧生成回路の構成を示すブロック図である。本実施例の電圧生成回路２００Ａは、電圧降下検出部３００と、出力電圧制御部３１０とを含み、それ以外の基準電圧生成部２１０、リーク電流監視部２２０、スタンバイ電圧生成部２４０は、第２の実施例と同様である。
【0044】
電圧降下検出部３００は、出力電圧制御部３１０が出力する温度補償された基準電圧Ｖｒｅｆ＿Ｃを監視し、基準電圧Ｖｒｅｆ＿ＣがＣＭＯＳの最低動作電圧Ｖｍｉｎの近傍の閾値電圧Ｖｔｈに降下したことを検出し（Ｖｒｅｆ＿Ｃ－Ｖｍｉｎ≦閾値電圧Ｖｔｈ）、その検出結果を出力電圧制御部３１０に提供する。
【0045】
出力電圧制御部３１０は、第２の実施例のときと同様にリーク電流監視部２２０のリーク電流ＩＬＥＡＫに応じた基準電圧Ｖｒｅｆ＿Ｃを出力するが、基準電圧Ｖｒｅｆ＿Ｃが閾値電圧Ｖｔｈに降下したことが検出された場合には、当該基準電圧Ｖｒｅｆ＿Ｃが閾値電圧Ｖｔｈよりも大きくなるように基準電圧Ｖｒｅｆ＿Ｃを制御する。ある態様では、出力電圧制御部３１０は、外部電源電圧ＶＤＤからノードＮ３に流れる定電流ＩＣを増加させることでリーク電流ＩＬＥＡＫを相殺させ、基準電圧Ｖｒｅｆ＿Ｃを増加させる。また、別の態様では、出力電圧制御部３１０は、ＤＣ電圧をオフセットさせることで基準電圧Ｖｒｅｆ＿Ｃを増加させる。これにより、スタンバイ電圧生成部２４０の内部供給電圧ＩＮＴＶＤＤがＣＭＯＳの最低動作電圧より低下することを防ぎ、周辺回路２５０の動作が保証される。
【0046】
図７は、本発明の第３の実施例に係る電圧生成回路２００Ａの第１の構成例を示す図であり、図５の構成と同一のものについては同一参照番号を附している。電圧降下検出部３００は、ノードＮ４の温度補償された基準電圧Ｖｒｅｆ＿Ｃを監視する。電圧降下検出部３００は、ノードＮ４にソースが接続されたＰＭＯＳトランジスタＱ３と、トランジスタＱ３とグランドとの間に接続された定電流を流す抵抗Ｒ４と、トランジスタＱ３と抵抗Ｒ４との間のノードＮ５に接続されたインバータＩＮとを含む。トランジスタＱ３のゲートは、グランドに接続され、トランジスタＱ３は導通状態である。
【0047】
基準電圧Ｖｒｅｆ＿ＣがＣＭＯＳの最低動作電圧よりも十分に高いとき、トランジスタＱ３は強く導通することでノードＮ５がＨレベルになり、インバータＩＮの出力がＬレベルになる。基準電圧Ｖｒｅｆ＿Ｃが低下し、Ｖｒｅｆ＿Ｃ－Ｖｍｉｎ≦Ｖｔｈになると、トランジスタＱ３のＶＧＳが小さくなり、トランジスタＱ３のドレイン電流が小さくなり、ノードＮ５がＬレベルになり、インバータＩＮの出力がＨレベルになる。
【0048】
出力電圧制御部３１０は、外部供給電圧ＶＤＤとノードＮ３との間にトランジスタＱ２と並列に接続されたＮＭＯＳトランジスタＱ４を含み、トランジスタＱ４のゲートは、電圧降下検出部３００のインバータＩＮの出力に接続される。基準電圧Ｖｒｅｆ＿Ｃが低下し、インバータＩＮの出力がＨになると、トランジスタＱ４が導通し、ノードＮ３に電流ＩＡＤＤが供給される。トランジスタＱ４のサイズは、電流ＩＡＤＤが温度上昇に伴い急激に増加したリーク電流ＩLＥＡＫを相殺し、かつ基準電圧Ｖｒｅｆ＿Ｃが電圧降下検出部３００によって検出されるレベルよりも高くなるように、調整される。
【0049】
基準電圧Ｖｒｅｆ＿ＣがＣＭＯＳの最低動作電圧よりも十分に増加すると、電圧降下検出部３００のインバータＩＮの出力がＬレベルになり、電流ＩＡＤＤの供給が停止される。なお、電流ＩＡＤＤの供給方法は、上記に限らず、他の方法により行っても良い。
【0050】
図８は、本発明の第３の実施例に係る電圧生成回路２００Ａの第２の構成例を示す図であり、図７の構成と同一のものについては同一参照番号を附している。第２の構成例では、出力電圧制御部３１０Ａは、電圧降下検出部３００のインバータＩＮの出力に応じて基準電圧Ｖｒｅｆ＿Ｃの電圧を正の方向に増加させる電圧オフセット部３２０を含む。電圧オフセット部３２０は、例えば、基準電圧Ｖｒｅｆ＿Ｃを外部電源電圧ＶＤＤに接続するためのプルアップ用のトランジスタを含み、当該トランジスタは、インバータＩＮのＨレベルの出力に応答して導通し、基準電圧Ｖｒｅｆ＿Ｃを正の方向にオフセットさせる。
【0051】
基準電圧Ｖｒｅｆ＿ＣがＣＭＯＳの最低動作電圧よりも十分に増加すると、電圧降下検出部３００のインバータＩＮの出力がＬレベルになり、電圧オフセット部３２０による電圧オフセットが停止される。なお、電圧オフセットの方法は、上記に限らず、他の方法により行っても良い。
【0052】
図９は、本発明の第３の実施例に係る電圧生成回路２００Ａの第３の構成例を示す図であり、図７および図８の構成と同一のものについては同一参照番号を附している。第３の構成例では、出力電圧制御部３２０Ｂは、図７に示す電流ＩＡＤＤを供給するためのトランジスタＱ４と、図８に示す基準電圧Ｖｒｅｆ＿Ｃを正の方向にオフセットさせるための電圧オフセット部３２０をそれぞれ含む。トランジスタＱ４および電圧オフセット部３２０は、電圧降下検出部３００によって基準電圧Ｖｒｅｆ＿Ｃの降下が検出されたことに応答して、ＣＭＯＳの最低動作電圧よりも低下しないように基準電圧Ｖｒｅｆ＿Ｃを増加させる。第３の構成例によれば、第１および第２の構成例と比較して基準電圧Ｖｒｅｆ＿Ｃを短時間で上昇させることができる。
【0053】
次に、本発明の第４の実施例について説明する。図１０は、第４の実施例に係る電圧生成回路の構成を示す図であり、図９の構成と同一のものについては同一参照番号を附している。本実施例の電圧生成回路４００では、出力電圧生成部４１０が基準電圧生成部２１０のＢＧＲ回路のトランジスタＱ１０、Ｑ２０とカレントミラーを構成するＰＭＯＳトランジスタＱ５を備える。トランジスタＱ５は、外部電源電圧ＶＤＤとトランジスタＱ２との間に接続され、トランジスタＱ５のゲートは、トランジスタＱ１０、Ｑ２０のゲートに共通に接続される。
【0054】
トランジスタＱ５は、トランジスタＱ１０／Ｑ２０に対して一定のカレントミラー比Ｋとなるサイズに構成され、出力電圧制御部４１０に流れる電流ＩＣは、ｉＢＧＲのＫ倍（Ｋは、１以上の値）となる。また、ＢＧＲ回路を流れる電流（ｉＢＧＲ）は、正の温度係数を有するため、出力電圧制御部４１０に流れる電流ＩＣも正の温度係数を有する。このため、温度が上昇すると電流ＩＣが増加し、同時にリーク電流監視部２３０で生成されるリーク電流ＩＬＥＡＫも増加し、その結果、基準電圧Ｖｒｅｆ＿Ｃが急激に低下することが防止される。なお、出力電圧制御部４１０は、電圧降下検出部３００の検出結果に応答して電流ＩＡＤＤを付加するトランジスタＱ４および電圧オフセット部３２０を備えているが、いずれか一方を備える構成であっても良い。
【0055】
次に、本発明の第５の実施例について説明する。図１１は、第５の実施例に係る電圧生成回路の構成を示す図であり、図１０の構成と同一のものについては同一参照番号を附している。本実施例の電圧生成回路５００では、基準電圧生成部２１０Ａは、第１の実施例と同様に構成される。すなわち、基準電圧市西部２１０Ａは、負の温度係数を有する基準電圧Ｖｒｅｆ＿ＮＴｃを出力電圧制御部４１０に提供する。
【0056】
本実施例では、温度が上昇すると、基準電圧Ｖｒｅｆ＿ＮＴｃが低下し、他方、電流ＩＣが増加し、リーク電流ＩＬＥＡＫも増加する。電流ＩＣの増加がリーク電流ＩＬＥＡＫによって相殺されるならば、基準電圧Ｖｒｅｆ＿Ｃは、基準電圧Ｖｒｅｆ＿ＮＴｃの低下により低下し、周辺回路２５０のリーク電流が抑制される。なお、出力電圧制御部４１０は、電圧降下検出部３００の検出結果に応答して電流ＩＡＤＤを付加するトランジスタＱ４および電圧オフセット部３２０を備えているが、いずれか一方を備える構成であっても良い。
【0057】
本実施例の電圧生成回路の特徴をまとめると次のようになる。
１．スタンバイ電圧生成部２４０の内部供給電圧ＩＮＴＶＤＤは、温度補償する全範囲でＣＭＯＳの最小動作電圧を保証する。
２．温度補償する範囲の最も高い温度で、スタンバイ電圧生成部２４０の内部供給電圧ＩＮＴＶＤＤが最小のＤＣレベルに制御される。
３．より低い内部供給電圧ＩＮＴＶＤＤを用いることで、周辺回路２５０内の集積回路のジャンクションリーク電流、ゲートリーク電流、トランジスタのオフリーク電流を最小限に抑制することができる。
４．ディープパワーダウンモード（ＤＰＤ）による電力供給のカットオフの代わりに、より低いレベルの内部供給電圧ＩＮＴＶＤＤを維持することで、ディープパワーモードのときと比べて、アクティブ動作への復帰時間を短くすることができる。
１．スタンバイ電圧生成部２４０の内部供給電圧ＩＮＴＶＤＤは、温度補償する全範囲でＣＭＯＳの最小動作電圧を保証する。
２．温度補償する範囲の最も高い温度で、スタンバイ電圧生成部２４０の内部供給電圧ＩＮＴＶＤＤが最小のＤＣレベルに制御される。
３．より低い内部供給電圧ＩＮＴＶＤＤを用いることで、周辺回路２５０内の集積回路のジャンクションリーク電流、ゲートリーク電流、トランジスタのオフリーク電流を最小限に抑制することができる。
４．ディープパワーダウンモード（ＤＰＤ）による電力供給のカットオフの代わりに、より低いレベルの内部供給電圧ＩＮＴＶＤＤを維持することで、ディープパワーモードのときと比べて、アクティブ動作への復帰時間を短くすることができる。
【0058】
なお、上記実施例では、本実施例の電圧生成回路をフラッシュメモリのスタンバイ状態に適用する例を示したが、これは一例であり、本発明は、スタンバイ状態とは無関係に内部回路への電圧供給に適用することができる。さらに本発明は、フラッシュメモリ以外の他の半導体デバイスの内部回路に所望の内部電圧を提供する電圧生成回路に適用することができる。
【0059】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【0060】
１００、２００、２００Ａ、４００、５００：電圧生成回路
２１０、２１０Ａ：基準電圧生成部
２２０：リーク電流監視部
２３０、３１０、３１０Ａ、３１０Ｂ、４１０：出力電圧制御部
２４０：スタンバイ電圧生成部
２５０：周辺回路
２６０：アクティブ電圧生成部
２１０、２１０Ａ：基準電圧生成部
２２０：リーク電流監視部
２３０、３１０、３１０Ａ、３１０Ｂ、４１０：出力電圧制御部
２４０：スタンバイ電圧生成部
２５０：周辺回路
２６０：アクティブ電圧生成部
【要約】
【課題】 ＤＰＤモードを用いることなくリーク電流を抑制することができる電圧生成回路を提供する。
【解決手段】 本発明の電圧生成回路２００Ａは、基準電圧Ｖｒｅｆを生成する基準電圧生成部２１０と、周辺回路２５０のリーク電流に対応するリーク電流ＩＬＥＡＫを生成するリーク電流監視部２２０と、リーク電流ＩＬＥＡＫに基づき基準電圧を制御し、制御した基準電圧Ｖｒｅｆ＿Ｃを出力する出力電圧制御部３１０と、制御された基準電圧Ｖｒｅｆ＿Ｃに基づき周辺回路２５０に内部供給電圧ＩＮＴＶＤＤを供給するスタンバイ電圧生成部２４０と、制御された基準電圧Ｖｒｅｆ＿Ｃが一定レベルに降下したことを検出する電圧降下検出部３００とを含む。出力電圧制御部３１０は、電圧降下検出部３００の検出結果に応じて制御された基準電圧Ｖｒｅｆ＿Ｃを制御する。
【選択図】 図６
【解決手段】 本発明の電圧生成回路２００Ａは、基準電圧Ｖｒｅｆを生成する基準電圧生成部２１０と、周辺回路２５０のリーク電流に対応するリーク電流ＩＬＥＡＫを生成するリーク電流監視部２２０と、リーク電流ＩＬＥＡＫに基づき基準電圧を制御し、制御した基準電圧Ｖｒｅｆ＿Ｃを出力する出力電圧制御部３１０と、制御された基準電圧Ｖｒｅｆ＿Ｃに基づき周辺回路２５０に内部供給電圧ＩＮＴＶＤＤを供給するスタンバイ電圧生成部２４０と、制御された基準電圧Ｖｒｅｆ＿Ｃが一定レベルに降下したことを検出する電圧降下検出部３００とを含む。出力電圧制御部３１０は、電圧降下検出部３００の検出結果に応じて制御された基準電圧Ｖｒｅｆ＿Ｃを制御する。
【選択図】 図６
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】