特許 7105183 インピーダンス整合装置及びインピーダンス整合方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-07-13

(45)【発行日】2022-07-22

(54)【発明の名称】インピーダンス整合装置及びインピーダンス整合方法

(51)【国際特許分類】

   H05H 1/46 20060101AFI20220714BHJP

   H03H 7/38 20060101ALI20220714BHJP

【ＦＩ】

H05H1/46 R

H03H7/38 B

【請求項の数】 6

(21)【出願番号】P 2018245076

(22)【出願日】2018-12-27

(65)【公開番号】P2020107487

(43)【公開日】2020-07-09

【審査請求日】2021-10-06

(73)【特許権者】

【識別番号】000000262

【氏名又は名称】株式会社ダイヘン

(74)【代理人】

【識別番号】100114557

【弁理士】

【氏名又は名称】河野 英仁

(74)【代理人】

【識別番号】100078868

【弁理士】

【氏名又は名称】河野 登夫

(72)【発明者】

【氏名】森井 龍哉

【審査官】藤本 加代子

(56)【参考文献】

【文献】特開２０１８－０８２３３２（ＪＰ，Ａ）

【文献】国際公開第２０１８／０６２１０９（ＷＯ，Ａ１）

【文献】特開２０１６－１１９６７１（ＪＰ，Ａ）

【文献】特開２００９－１３０８８１（ＪＰ，Ａ）

【文献】特開２００９－０６５０２３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０５Ｈ １／００－１／５４

Ｈ０３Ｈ ７／３８

Ｈ０３Ｈ ７／４０

(57)【特許請求の範囲】

【請求項1】

高周波電源と負荷との間に設けられ、前記高周波電源の出力端又は該出力端と同等の箇所から前記負荷側を見たインピーダンスに関する情報を取得して、該高周波電源と負荷とのインピーダンスの整合を図るインピーダンス整合装置であって、
キャパシタ及び半導体スイッチの直列回路が複数並列に接続された可変キャパシタと、
取得した前記インピーダンスに関する情報を用いて前記負荷側のインピーダンス又は反射係数を算出する算出部と、
該算出部が算出したインピーダンス又は反射係数を用いて、前記可変キャパシタに含まれる前記半導体スイッチがとるべきオン／オフの状態を決定し、決定した状態に基づいて前記半導体スイッチをオン／オフする制御部と
を備え、
該制御部は、前記半導体スイッチの一部と他の一部とで、オン／オフ何れかに制御するタイミングを異ならせるインピーダンス整合装置。

【請求項2】

前記制御部は、前記半導体スイッチ毎にオン／オフするタイミングを所定時間だけ異ならせる請求項１に記載のインピーダンス整合装置。

【請求項3】

前記制御部は、
前記半導体スイッチのオン／オフの状態を記憶し、
記憶したオン／オフの状態及び決定したオン／オフの状態に基づいて、オン／オフの状態を変化させるべき半導体スイッチを抽出し、
抽出した半導体スイッチの一部と他の一部とで、オン／オフするタイミングを異ならせる
請求項１又は請求項２に記載のインピーダンス整合装置。

【請求項4】

前記可変キャパシタに含まれる前記キャパシタの一部又は全部は、キャパシタンスの大きさが段階的に異なっている請求項１から請求項３の何れか１項に記載のインピーダンス整合装置。

【請求項5】

前記制御部は、前記キャパシタのキャパシタンスの大きさの降順又は昇順に、対応する半導体スイッチをオン／オフする請求項４に記載のインピーダンス整合装置。

【請求項6】

高周波電源と負荷との間に設けられる可変キャパシタによって、前記高周波電源と負荷とのインピーダンスの整合を図るインピーダンス整合方法であって、
前記可変キャパシタは、キャパシタ及び半導体スイッチの直列回路が複数並列に接続されており、
前記高周波電源の出力端又は該出力端と同等の箇所から前記負荷側を見たインピーダンスに関する情報を取得し、
取得した前記インピーダンスに関する情報を用いて前記負荷側のインピーダンス又は反射係数を算出し、
算出したインピーダンス又は反射係数を用いて、前記可変キャパシタに含まれる前記半導体スイッチがとるべきオン／オフの状態を決定し、
決定した状態に基づいて前記半導体スイッチをオン／オフする場合、前記半導体スイッチの一部と他の一部とで、オン／オフ何れかに制御するタイミングを異ならせるインピーダンス整合方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、高周波電源と負荷とのインピーダンスを整合させるインピーダンス整合装置及びインピーダンス整合方法に関する。

【背景技術】

【0002】

プラズマ処理装置等のインピーダンスが変動する負荷に対して高周波電源から電力を供給する場合、負荷に効率良く電力を供給するために、高周波電源の出力インピーダンスと、高周波電源から負荷側を見たインピーダンスとを整合させるインピーダンス整合装置が用いられる（例えば、特許文献１参照）。

【0003】

特許文献１に記載のインピーダンス整合装置は、キャパシタとＰＩＮ（P-Intrinsic-N ）ダイオードである半導体スイッチとの直列回路が複数並列に接続された可変キャパシタを含み、高周波電源と負荷との間に設けられている。特許文献１のインピーダンス整合装置は、制御器の制御信号で半導体スイッチを断続（オン／オフ）することにより、可変キャパシタのキャパシタンスを調整してインピーダンスを整合させるようになっている。

【0004】

ＰＩＮダイオードのように両端の電極に直流電圧を印加して高周波信号のスイッチングを制御する半導体スイッチを用いる場合、高周波信号が印加される電極から直流電圧の印加回路を高周波的に分離するために、チョークコイル（インダクタ）が用いられる（例えば、特許文献２参照）。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１２－１４２２８５号公報

【文献】特開２０１０－１０３１２３号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献１に記載の可変キャパシタに含まれる各ＰＩＮダイオードを夫々に対応するチョークコイルで制御器から高周波的に分離する場合、各チョークコイルの配置によっては、互いに電磁結合してＰＩＮダイオードの電極にノイズが重畳される。特に、複数のＰＩＮダイオードを同時にオン／オフ何れかに制御した場合、ＰＩＮダイオードのオン／オフ動作が不安定になる現象が観測されることがある。

【0007】

本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、高周波信号をスイッチングする半導体スイッチのノイズに起因する不安定なオン／オフ動作を防止することが可能なインピーダンス整合装置及びインピーダンス整合方法を提供することにある。

【課題を解決するための手段】

【0008】

本発明の一態様に係るインピーダンス整合装置は、高周波電源と負荷との間に設けられ、前記高周波電源の出力端又は該出力端と同等の箇所から前記負荷側を見たインピーダンスに関する情報を取得して、該高周波電源と負荷とのインピーダンスの整合を図るインピーダンス整合装置であって、キャパシタ及び半導体スイッチの直列回路が複数並列に接続された可変キャパシタと、取得した前記インピーダンスに関する情報を用いて前記負荷側のインピーダンス又は反射係数を算出する算出部と、該算出部が算出したインピーダンス又は反射係数を用いて、前記可変キャパシタに含まれる前記半導体スイッチがとるべきオン／オフの状態を決定し、決定した状態に基づいて前記半導体スイッチをオン／オフする制御部とを備え、該制御部は、前記半導体スイッチの一部と他の一部とで、オン／オフ何れかに制御するタイミングを異ならせる。

【0009】

本開示の一態様に係るインピーダンス整合方法は、高周波電源と負荷との間に設けられる可変キャパシタによって、前記高周波電源と負荷とのインピーダンスの整合を図るインピーダンス整合方法であって、前記可変キャパシタは、キャパシタ及び半導体スイッチの直列回路が複数並列に接続されており、前記高周波電源の出力端又は該出力端と同等の箇所から前記負荷側を見たインピーダンスに関する情報を取得し、取得した前記インピーダンスに関する情報を用いて前記負荷側のインピーダンス又は反射係数を算出し、算出したインピーダンス又は反射係数を用いて、前記可変キャパシタに含まれる前記半導体スイッチがとるべきオン／オフの状態を決定し、決定した状態に基づいて前記半導体スイッチをオン／オフする場合、前記半導体スイッチの一部と他の一部とで、オン／オフ何れかに制御するタイミングを異ならせる。

【0010】

本態様にあっては、キャパシタ及び半導体スイッチの直列回路が複数並列に接続された可変キャパシタが高周波電源と負荷との間に設けられており、高周波電源の出力端又は該出力端と同等の箇所から負荷側を見たインピーダンス又は反射係数に関する情報を外部から取得し、取得した情報を用いて現在の負荷側のインピーダンス又は反射係数を算出する。なお、高周波電源の出力端と同等の箇所とは、例えば、インピーダンス整合装置の入力端である。負荷側のインピーダンスを算出した場合は、調整後の負荷側のインピーダンスが高周波電源の出力インピーダンスに近づくように可変キャパシタのキャパシタンスを調整すべく、各半導体スイッチがとるべきオン／オフ状態を決定する。一方、反射係数を算出した場合は、実際の反射係数が０に近づくように可変キャパシタのキャパシタンスを調整すべく、各半導体スイッチがとるべきオン／オフ状態を決定する。その後、決定したオン／オフ状態に一致させるべく各半導体スイッチの実際のオン／オフ状態を新たにオン又はオフに調整する場合、全ての半導体スイッチの一部と他の一部とで、オン／オフ何れかに制御するタイミングに時間差を設ける。これにより、例えば装置内における配置関係に起因してオン／オフの制御時に不安定な動作に至る可能性がある半導体スイッチ同士で、オン／オフ何れかに制御されるタイミングが一致しないようになる。

【0011】

本発明の一態様に係るインピーダンス整合装置は、前記制御部は、前記半導体スイッチ毎にオン／オフするタイミングを所定時間だけ異ならせる。

【0012】

本態様にあっては、全ての半導体スイッチについて、オン／オフ何れかに制御するタイミングに順次所定の時間差を設ける。これにより、どの２つの半導体スイッチについても同時にオン／オフに制御されることがなく、制御が干渉し合うことが防止される。

【0013】

本発明の一態様に係るインピーダンス整合装置は、前記制御部は、前記半導体スイッチのオン／オフの状態を記憶し、記憶したオン／オフの状態及び決定したオン／オフの状態に基づいて、オン／オフの状態を変化させるべき半導体スイッチを抽出し、抽出した半導体スイッチの一部と他の一部とで、オン／オフするタイミングを異ならせる。

【0014】

本態様にあっては、各半導体スイッチの現在のオン／オフ状態を記憶しておき、記憶したオン／オフ状態と決定したオン／オフ状態とを比較することによって、オン／オフ状態を変化させるべき半導体スイッチを抽出する。そして、抽出した半導体スイッチの一部と他の一部とで、オン／オフ何れかに制御するタイミングに時間差を設ける。これにより、オン／オフ状態が変化する半導体スイッチのみについて、オン／オフの制御に時間差が設けられるため、オン／オフ状態が変化する半導体スイッチが少ない場合は、状態の変更に要する総時間が短縮される。

【0015】

本発明の一態様に係るインピーダンス整合装置は、前記可変キャパシタに含まれる前記キャパシタの一部又は全部は、キャパシタンスの大きさが段階的に異なっている。

【0016】

本態様にあっては、可変キャパシタに含まれるキャパシタの少なくとも一部は、キャパシタンスの大きさが段階的に異なる。このため、並列的に接続されるキャパシタの組み合わせによるキャパシタンスの調整範囲を比較的大きくすることができる。

【0017】

本発明の一態様に係るインピーダンス整合装置は、前記制御部は、前記キャパシタのキャパシタンスの大きさの降順又は昇順に、対応する半導体スイッチをオン／オフする。

【0018】

本態様にあっては、可変キャパシタに含まれるキャパシタのうち、キャパシタンスの大きさが大きいものから対応する半導体スイッチをオン／オフに制御するか、又はキャパシタンスの大きさが小さいものから対応する半導体スイッチをオン／オフに制御する。キャパシタンスが大きいものから対応する半導体スイッチをオン／オフに制御した場合は、可変キャパシタのキャパシタンスの大きさが目標のキャパシタンスに向けて収束するように調整される。キャパシタンスが小さいものから対応する半導体スイッチをオン／オフに制御した場合は、目標のキャパシタンスの変動が小さい領域にて、可変キャパシタのキャパシタンスの大きさが目標のキャパシタンスに向けて速やかに調整される。

【発明の効果】

【0019】

本発明によれば、高周波信号をスイッチングする半導体スイッチのノイズに起因する不安定なオン／オフ動作を防止することが可能となる。

【図面の簡単な説明】

【0020】

【図1】実施形態１に係るインピーダンス整合装置の構成例を示すブロック図である。

【図2】駆動回路の構成例を示す回路図である。

【図3】実施形態１に係るインピーダンス整合装置の動作を示すタイミングチャートである。

【図4】負荷側のインピーダンスを算出して平均化するＦＰＧＡの処理手順を示すフローチャートである。

【図5】インピーダンスの整合演算を行うＣＰＵの処理手順を示すフローチャートである。

【図6】実施形態１に係るインピーダンス整合装置で半導体スイッチのオン／オフを切り換えるＣＰＵの処理手順を示すフローチャートである。

【図7】実施形態２に係るインピーダンス整合装置における駆動回路の配置例を模式的に示す説明図である。

【図8】実施形態２に係るインピーダンス整合装置の動作を示すタイミングチャートである。

【図9】実施形態２に係るインピーダンス整合装置で半導体スイッチのオン／オフを切り換えるＣＰＵの処理手順を示すフローチャートである。

【発明を実施するための形態】

【0021】

以下、本発明をその実施形態を示す図面に基づいて詳述する。
（実施形態１）
図１は、実施形態１に係るインピーダンス整合装置１００の構成例を示すブロック図である。インピーダンス整合装置１００は、高周波電力を出力する高周波電源５及び高周波電力を消費する負荷７の間に設けられている。高周波電源５及びインピーダンス整合装置１００の間には、高周波電力を通過させると共に高周波電圧等のパラメータを検出する高周波検出部６が接続されている。即ち、高周波検出部６は、高周波電源５の出力端と、インピーダンス整合装置１００の入力端との間に介在してある。高周波検出部６がインピーダンス整合装置１００に含まれていてもよい。

【0022】

高周波電源５は、例えば２ＭＨｚ、１３．５６ＭＨｚ、２７ＭＨｚ、６０ＭＨｚ等の工業用のＲＦ帯（Radio Frequency）の高周波電力を出力する交流電源であり、出力インピーダンスは、例えば５０Ω等の規定の値に設定されている。高周波電源５は、インバータ回路（図示せず）を含み、該インバータ回路をスイッチング制御することにより、高周波の交流電力を生成する。

【0023】

高周波検出部６は、高周波電源５の出力端又は当該出力端と同等の箇所であるインピーダンス整合装置１の入力端から負荷７側を見た（以下、単に負荷７側を見た、又は負荷７側のと言う）インピーダンスを算出するためのパラメータ又は負荷７側を見た反射係数を算出するためのパラメータ（インピーダンスに関する情報に相当）を検出する。負荷７側を見たインピーダンスは、負荷７のインピーダンスと、インピーダンス整合装置１００との合成インピーダンスである。具体的には、高周波検出部６は、自身の位置における高周波電圧と、高周波電流と、高周波電圧と高周波電流との位相差とをパラメータとして検出する。又は、高周波検出部６は、負荷７に向かう高周波の進行波電力（又は進行波電圧）と負荷７から反射されて戻ってくる反射波電力（又は反射波電圧）とをパラメータとして検出する。これらの検出されたパラメータを用いて、後述する算出部２が周知の方法によって負荷７側のインピーダンス又は反射係数を算出する。

【0024】

負荷７は、高周波電源５から供給される高周波電力を用いて各種処理を行うものであり、例えば、プラズマ処理装置及び非接触電力伝送装置が挙げられる。プラズマ処理装置では、プラズマエッチング、プラズマＣＶＤ等の製造プロセスの進行に伴い、プラズマの状態が時々刻々と変化する。これにより、負荷７のインピーダンスが変動する。

【0025】

インピーダンス整合装置１００は、キャパシタンスが可変の可変キャパシタ１と、高周波検出部６から上記パラメータを取得して、負荷７側のインピーダンス又は反射係数を算出する算出部２と、該算出部２が算出したインピーダンス又は反射係数を用いて、可変キャパシタ１のキャパシタンスを制御する制御部３とを備える。インピーダンス整合装置１００は、更に、可変キャパシタ１が有する後述の半導体スイッチをオン／オフに設定するスイッチ状態設定部４を備え、制御部３がスイッチ状態設定部４を介して可変キャパシタ１のキャパシタンスを制御するようになっている。

【0026】

インピーダンス整合装置１００では、高周波検出部６へ延伸する伝送路１０１と、インダクタＬ１側の一端が負荷７に接続されたキャパシタＣ１及びインダクタＬ１の直列回路とが縦続接続されている。可変キャパシタ１は、実質的に２端子の回路であり、一端が伝送路１０１に、他端が接地電位に接続されている。即ち、可変キャパシタ１とキャパシタＣ１及びインダクタＬ１の直列回路とは、Ｌ型の整合回路を構成する。キャパシタＣ１を他の可変キャパシタ１と置き換えてもよい。

【0027】

ここでは、上記の整合回路がＬ型である場合について説明したが、逆Ｌ型であってもよいし、Ｔ型又はπ型であってもよい。更に、キャパシタＣ１及びインダクタＬ１の直列回路は、インピーダンス整合装置１００の外側（即ち、インピーダンス整合装置１００及び負荷７の間）に接続されていてもよい。以下では、高周波検出部６から伝送路１０１に高周波電力が入力される部位を入力部と言う。また、インダクタＬ１から負荷７に高周波電力が出力される部位を出力部と言う。

【0028】

可変キャパシタ１は、一端同士が伝送路１０１に接続されたキャパシタ１１，１２，・・１８と、各アノードがキャパシタ１１，１２，・・１８夫々の他端に接続されたＰＩＮダイオードである半導体スイッチ２１，２２，・・２８と、駆動回路３１，３２，・・３８とを有する。半導体スイッチ２１，２２，・・２８の他端であるカソードは、接地電位に接続されている。駆動回路３１，３２，・・３８夫々の出力端子Ｏｕｔ（後述の図２参照）は、キャパシタ１１，１２，・・１８と半導体スイッチ２１，２２，・・２８との接続点に各別に接続されている。キャパシタ１１，１２，・・１８の数、半導体スイッチ２１，２２，・・２８の数及び駆動回路３１，３２，・・３８の数は８つに限定されない。

【0029】

図２は、駆動回路３１の構成例を示す回路図である。他の駆動回路３２，３３，・・３８についても同様である。駆動回路３１は、ドレインがプラス電源Ｖ＋に接続されたＮチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ：以下トランジスタと言う）ＱＨと、ソースがマイナス電源Ｖ－に接続されたＮチャネル型のトランジスタＱＬとを有する。トランジスタＱＨのソース及びトランジスタＱＨのドレインの間には、抵抗器Ｒ及びスピードアップコンデンサＳＣの並列回路が接続されている。トランジスタＱＨ及びＱＬは、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）等の他のスイッチング素子であってもよい。

【0030】

駆動回路３１は、更に、トランジスタＱＬのドレイン及び接地電位の間に接続されたキャパシタＦＣと、トランジスタＱＬのドレイン及び出力端子Ｏｕｔの間に接続されたインダクタＦＬとを含むＬ型のフィルタＦを有する。トランジスタＱＨのゲート及びトランジスタＱＬのゲートには、スイッチ状態設定部４からハイレベル及びロウレベルの相補的な駆動信号が印加される。ハイレベルの駆動信号の電圧は、例えばプラス電源Ｖ＋の電圧と同等であればよい。ロウレベルの駆動信号の電圧は、例えばマイナス電源Ｖ－の電圧と同等であればよい。

【0031】

トランジスタＱＬのゲートにロウレベル（Ｌｏｗレベル）の駆動信号が印加され、トランジスタＱＨのゲートにハイレベル（Ｈｉｇｈレベル）の駆動信号が印加された場合、トランジスタＱＬがオフとなり、トランジスタＱＨがオンとなる。これにより、プラス電源Ｖ＋からトランジスタＱＨ、抵抗器Ｒ及びスピードアップコンデンサＳＣ、並びにフィルタＦに含まれるインダクタＦＬを介して半導体スイッチ２１に順方向電流が流れ、半導体スイッチ２１がオン状態となる。この結果、キャパシタ１１のキャパシタンスが、可変キャパシタ１全体のキャパシタンスに含まれることとなる。

【0032】

一方、トランジスタＱＨのゲートにロウレベルの駆動信号が印加され、トランジスタＱＬのゲートにハイレベルの駆動信号が印加された場合、トランジスタＱＨがオフとなり、トランジスタＱＬがオンとなる。これにより、マイナス電源Ｖ－からトランジスタＱＬ及びインダクタＦＬを介して半導体スイッチ２１のアノードに逆方向の電圧が印加され、半導体スイッチ２１がオフ状態となる。この結果、キャパシタ１１のキャパシタンスが、可変キャパシタ１全体のキャパシタンスに含まれなくなる。以上のようにして、可変キャパシタ１のキャパシタンスが調整される。

【0033】

図１に戻って、本実施形態１では、キャパシタ１１，１２，・・１８の一部又は全部のキャパシタンスが、段階的に大きくなるようにしてある。より具体的には、キャパシタ１１のキャパシタンスをＣｍｉｎとした場合、キャパシタ１１，１２，・・１８のキャパシタンスが、Ｃｍｉｎ×２^i-1 （ｉ＝１，２，・・８）で表されるようにすることが好ましい。このようにすることにより、可変キャパシタ１のキャパシタンスを、Ｃｍｉｎ刻みで２⁸ 通りの大きさに設定することができる。

【0034】

算出部２は、例えばＦＰＧＡ（Field Programmable Gate Array ）を含んでなり、高周波検出部６から、負荷７側のインピーダンスを算出するためのパラメータ又は負荷７側の反射係数を算出するためのパラメータを取得する。算出部２は、取得したこれらのパラメータを用いて、負荷７側のインピーダンス又は反射係数を算出して平均化し、平均化したインピーダンス又は反射係数を制御部３に向けて出力する。

【0035】

制御部３は、不図示のＣＰＵ（Central Processing Unit ）を有し、予めＲＯＭ（Read Only Memory ）に記憶された制御プログラムに従って各部の動作を制御すると共に、入出力、演算、時間の計測等の処理を行う。ＣＰＵによる各処理の手順を定めたコンピュータプログラムを、不図示の手段を用いて予めＲＡＭ（Random Access Memory ）にロードし、ロードされたコンピュータプログラムをＣＰＵで実行するようにしてもよいし、制御部３をマイクロコンピュータ又は専用のハードウェア回路で構成してもよい。

【0036】

制御部３は、算出部２で算出された負荷７側のインピーダンス又は反射係数を取り込む。負荷７側のインピーダンスを取り込んだ場合、制御部３は、負荷７側のインピーダンスを高周波電源５の出力インピーダンスに整合させるべく、可変キャパシタ１のキャパシタ１１，１２，・・１８の組み合わせを決定する。一方、負荷７側の反射係数を取り込んだ場合、制御部３は、入力部における反射係数を０に近づけるべく、可変キャパシタ１のキャパシタ１１，１２，・・１８の組み合わせを決定する。反射係数の大きさが、許容範囲内になれば整合したと見做す。このような制御により、高周波電源５から負荷７に効率よく電力が供給される。以下では、算出部２にて負荷７側のインピーダンスを算出し、算出されたインピーダンスを用いて、制御部３が可変キャパシタ１のキャパシタンスを算出してキャパシタ１１，１２，・・１８の組み合わせを決定するものとして説明する。決定されたキャパシタ１１，１２，・・１８の組み合わせは、半導体スイッチ２１，２２，・・２８がとるべきオン／オフ状態に対応している。

【0037】

スイッチ状態設定部４は、制御部３が決定したキャパシタ１１，１２，・・１８の組み合わせ、即ち半導体スイッチ２１，２２，・・２８がとるべきオン／オフ状態に応じて、制御部３から半導体スイッチ２１，２２，・・２８のオン／オフ状態が設定される。スイッチ状態設定部４に半導体スイッチ２１，２２，・・２８のオン／オフ状態が設定された場合、対応する駆動回路３１，３２，・・３８夫々に対して、上述の相補的な駆動信号が印加される。これにより、可変キャパシタ１の半導体スイッチ２１，２２，・・２８のオン／オフ状態が新たに制御される。そして、可変キャパシタ１のキャパシタンスは、制御部３が算出したキャパシタンスに調整される。

【0038】

次に、インピーダンス整合装置１００全体の動作の流れについて説明する。図３は、実施形態１に係るインピーダンス整合装置１００の動作を示すタイミングチャートである。図３に示す４つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてあり、上段から順に、半導体スイッチ２１，２２，・・２８の設定、負荷７側のインピーダンスの算出・平均化、インピーダンス更新フラグのセット／クリア、及びインピーダンスの整合演算夫々を行うタイミングを模式的に示す。図中のＢ１～Ｂ７は、半導体スイッチ２１，２２，・・２８のビット番号を表す。

【0039】

本実施形態１に係るインピーダンス整合装置１００では、図３の全体に示すシーケンスが、例えば１ｍｓに１回ずつ周期的に出現するが、シーケンスの周期が１ｍｓに限定されるものではない。この１ｍｓの間に、可変キャパシタ１のキャパシタンスが１回算出され、算出されたキャパシタンスに基づいて、半導体スイッチ２１，２２，・・２８の各ビットがオン又はオフに設定される。図３に示すタイミングチャートに対応する動作のうち、インピーダンスの算出・平均化及びインピーダンス更新フラグのセット／クリアは、算出部２に含まれるＦＰＧＡ（以下、単にＦＰＧＡと言う）が実行し、その他２つのタイミングチャートに対応する動作は、制御部３が有するＣＰＵ（以下、単にＣＰＵと言う）が実行する。

【0040】

時刻ｔ０からｔ８にわたって行われる半導体スイッチ２１，２２，・・２８の設定は、時刻ｔ０の１ｍｓ前に始まる１つ前の周期で決定されたオン／オフ状態に合わせてＣＰＵが時間Ｔ１毎に実行するものである。ここでは、最上位ビットである半導体スイッチ２８からビット番号の降順に半導体スイッチ２１，２２，・・２８が設定されるが、最下位ビットである半導体スイッチ２１からビット番号の昇順に設定されてもよい。半導体スイッチ２１，２２，・・２８の設定は、夫々時間Ｔ１の間の初期に行われる。時間Ｔ１の長さは、例えば最短で４μｓである。ＣＰＵは、ＦＰＧＡに対してマスク信号を与えており、時刻ｔ７で実行した半導体スイッチ２１（Ｂ１に対応）の設定が完了したときにマスク信号をオフにする。

【0041】

一方のＦＰＧＡは、ＣＰＵから与えられるマスク信号をセンスしており、マスク信号がオフになったときから、負荷７側のインピーダンスの算出・平均化を開始するまでの間に時間Ｔ２だけインターバルを設ける。時間Ｔ２の長さは、例えば３０μｓである。このインターバルは、時刻ｔ７の直後に実行された半導体スイッチ２１の設定によって、負荷７側のインピーダンスが安定化するまで待機する時間である。

【0042】

時刻ｔ９で上記のインターバルが終了した場合、ＦＰＧＡは、時間Ｔ３の間に高周波検出部６から負荷７側のインピーダンスを算出するためのパラメータを複数回にわたって取得し、取得する毎に負荷７側のインピーダンスを算出して平均化する。時間Ｔ３の長さは、例えば１５μｓである。時刻ｔ１０で最初の算出・平均化が終了した場合、ＦＰＧＡは、ＣＰＵが時刻ｔ０より前にクリアしたインピーダンスの更新フラグを１にセットする。以後、時刻ｔ１０及びｔ１１夫々から始まる時間Ｔ３の間に、ＦＰＧＡは負荷７側のインピーダンスの算出・平均化を繰り返す。この算出・平均化は、ＣＰＵによってマスク信号がオンされるまで繰り返される。

【0043】

他方のＣＰＵは、ＦＰＧＡによってセットされるインピーダンスの更新フラグをセンスしており、更新フラグが０にクリアされている間は、整合演算を行わない。時刻ｔ１２でインピーダンス更新フラグが１にセットされているのをセンスした場合、ＣＰＵは、インピーダンスの整合演算を行い、整合演算が終了した時刻ｔ１３にインピーダンス更新フラグを０にクリアすると共に、ＦＰＧＡに与えるマスク信号をオンにする。ここでの整合演算とは、ＦＰＧＡから平均化された負荷７側のインピーダンスを取り込み、負荷７側のインピーダンスを高周波電源５の出力インピーダンスに整合させるべく、可変キャパシタ１のキャパシタンスを算出して、半導体スイッチ２１，２２，・・２８がとるべきオン／オフ状態を決定する処理である。

【0044】

以下では、上述した算出部２及び制御部３の動作を、それを示すフローチャートを用いて説明する。図４は、負荷７側のインピーダンスを算出して平均化するＦＰＧＡの処理手順を示すフローチャートである。図５は、インピーダンスの整合演算を行うＣＰＵの処理手順を示すフローチャートである。図６は、実施形態１に係るインピーダンス整合装置１００で半導体スイッチ２１，２２，・・２８のオン／オフを切り換えるＣＰＵの処理手順を示すフローチャートである。図４の処理は、例えば１ｍｓより十分短い間隔をおいて開始され、ＦＰＧＡによって実行される。図５及び図６の処理は、例えば１ｍｓ毎に同時的に起動され、不図示のＲＯＭに予め格納されているコンピュータプログラムに従ってＣＰＵにより実行される。

【0045】

図４及び図５では、インピーダンス更新フラグを単に更新フラグと記載する。更新フラグの初期値は０である。図４及び図６では、マスク信号を単にマスクと記載する。マスク信号の初期値はオンである。図５及び図６では、半導体スイッチを単にスイッチと記載する。図４における初回フラグは、インピーダンスを算出及び平均化する処理の初回であることを示すフラグである。図６におけるｊは、半導体スイッチ２１，２２，・・２８のうち変化するビット数を記憶するためのものであり、ｋは、処理中のビット番号を記憶するためのものである。

【0046】

図４の処理が開始された場合、ＦＰＧＡは、マスク信号がオンであるか否かを判定し（Ｓ１１）、オンである場合（Ｓ１１：ＹＥＳ）、マスク信号がオフとなるまで待機する。マスク信号がオフとなってマスクが外された場合（Ｓ１１：ＮＯ）、ＦＰＧＡは、初回フラグを１にセットし（Ｓ１２）、不図示のタイマによる計時を開始する（Ｓ１３）。その後、ＦＰＧＡは、タイマの計時により時間Ｔ２が経過したか否かを判定し（Ｓ１４）、経過していない場合（Ｓ１４：ＮＯ）、時間Ｔ２が経過するまで待機する。この時間Ｔ２は上述のインターバルであり、例えば３０μｓの長さである。

【0047】

時間Ｔ２のインターバルが経過した場合（Ｓ１４：ＹＥＳ）、ＦＰＧＡは、タイマによる計時を開始しておき（Ｓ１５）、高周波検出部６からインピーダンスに関する情報、即ち負荷７側のインピーダンスを算出するためのパラメータを取得する（Ｓ１６）。次いで、ＦＰＧＡは、取得したパラメータを用いて負荷７側のインピーダンスを算出し（Ｓ１７）、算出したインピーダンスを逐次平均化する（Ｓ１８）。インピーダンスの１回の算出は、例えば１００ｎｓ以下の時間内に終了する。その後、ＦＰＧＡは、タイマの計時により時間Ｔ３が経過したか否かを判定し（Ｓ１９）、経過していない場合（Ｓ１９：ＮＯ）、ステップＳ１６に処理を移す。この時間Ｔ３は、例えば１５μｓの長さである。

【0048】

時間Ｔ３が経過した場合（Ｓ１９：ＹＥＳ）、ＦＰＧＡは、平均化した負荷７側のインピーダンス（より具体的には、インピーダンスを示すデータ）をＣＰＵに向けて出力する（Ｓ２０）。その後、ＦＰＧＡは、初回フラグが１にセットされているか否かを判定し（Ｓ２１）、１にセットされている場合（Ｓ２１：ＹＥＳ）、即ち、最初にインピーダンスの算出及び平均化を終えた場合、ＦＰＧＡは、インピーダンス更新フラグを１にセットする（Ｓ２２）と共に、初回フラグを０にクリアする（Ｓ２３）。

【0049】

ステップＳ２３の処理を終えた場合、又はステップＳ２１で初回フラグが１にセットされていなかった場合（Ｓ２１：ＮＯ）、ＦＰＧＡは、マスク信号がオンであるか否かを判定し（Ｓ２４）、依然としてオンではない場合（Ｓ２４：ＮＯ）、負荷７側のインピーダンスの算出及び平均化を繰り返すために、ステップＳ１５に処理を移す。一方、マスク信号がオンとなって再びマスクされた場合（Ｓ２４：ＹＥＳ）、ＦＰＧＡは、図４の処理を終了する。

【0050】

なお、ステップＳ１６で反射係数を算出するためのパラメータを取得し、ステップＳ１７で負荷側を見た反射係数を算出し、ステップＳ１８で反射係数を平均化し、ステップＳ２０で平均化した反射係数を出力するようにしてもよい。

【0051】

図５の処理が起動された場合、ＣＰＵは、インピーダンス更新フラグが１にセットされているか否かを判定し（Ｓ３１）、１にセットされていない場合（Ｓ３１：ＮＯ）、１にセットされるまで待機する。これに対し、インピーダンス更新フラグが１にセットされている場合（Ｓ３１：ＹＥＳ）、ＣＰＵは、算出部２から平均化されたインピーダンスを取り込み（Ｓ３２）、負荷７側のインピーダンスを高周波電源５の出力インピーダンスに整合させるべく、可変キャパシタ１のキャパシタンスを算出する（Ｓ３３）。次いで、ＣＰＵは、可変キャパシタ１のキャパシタンスが算出したキャパシタンスとなるように、半導体スイッチ２１，２２，・・２８がとるべきオン／オフ状態を決定する（Ｓ３４）。その後、ＣＰＵは、更新フラグを０にクリアし（Ｓ３５）、マスク信号をオンにして（Ｓ３６）図５の処理を終了する。

【0052】

なお、図４に示す処理によって反射係数が出力される場合は、図５のステップＳ３２で平均化された反射係数を取り込み、Ｓ３３では負荷７側を見た反射係数を０に近づけるべく、可変キャパシタ１のキャパシタンスを算出すればよい。

【0053】

図６の処理が起動された場合、ＣＰＵは、１周期前の処理で不図示のＲＡＭに記憶した半導体スイッチ２１，２２，・・２８のオン／オフ状態を読み出し（Ｓ４１）、図５のステップＳ３４で決定したオン／オフ状態と比較する（Ｓ４２）。次いで、ＣＰＵは、比較結果に基づいて、オンからオフに又はオフからオンに変化するビットを抽出する（Ｓ４３）と共に、変化するビット数をｊに代入する（Ｓ４４）。更に、ＣＰＵは、ｊが０であるか否か、即ち変化するビットが無いか否かを判定し（Ｓ４５）、ｊが０である場合（Ｓ４５：ＹＥＳ）、マスク信号をオフするために後述するステップＳ５５に処理を移す。一方、ｊが０ではない場合（Ｓ４５：ＮＯ）、ＣＰＵは、ｋを８に初期化する（Ｓ４６）。

【0054】

その後、ＣＰＵは、半導体スイッチ２１，２２，・・２８のうちのｋ番目のビットであるＢｋが、オンからオフに又はオフからオンに変化するビットであるか否かを判定する（Ｓ４７）。Ｂｋが変化するビットではない場合（Ｓ４７：ＮＯ）、ＣＰＵは、変化するビットをサーチするために、後述するステップＳ５３に処理を移す。一方、Ｂｋが変化するビットである場合（Ｓ４７：ＹＥＳ）、ＣＰＵは、不図示のタイマによる計時を開始しておき（Ｓ４８）、Ｂｋに対応するｋ番目の半導体スイッチについて実際にオン／オフを切り換える（Ｓ４９）。

【0055】

その後、ＣＰＵは、ｊを１だけデクリメントし（Ｓ５０）、ｊが０であるか否か、即ち変化する残りのビット数が０であるか否かを判定する（Ｓ５１）。ｊが０ではない場合（Ｓ５１：ＮＯ）、ＣＰＵは、タイマの計時により時間Ｔ１が経過したか否かを判定し（Ｓ５２）、経過していない場合（Ｓ５２：ＮＯ）、時間Ｔ１が経過するまで待機する。この時間Ｔ１は、前述のとおり最短で４μｓであり、半導体スイッチ２１，２２，・・２８のオン／オフ状態を１ビットずつ制御する場合の時間差となる。時間Ｔ１が経過した場合（Ｓ５２：ＹＥＳ）、ＣＰＵは、ｋを１だけデクリメントした（Ｓ５３）後、変化するビットを更にサーチするために、ステップＳ４７に処理を移す。

【0056】

ステップＳ５１でｊが０である場合（Ｓ５１：ＹＥＳ）、即ち変化する残りのビット数が０となった場合、ＣＰＵは、切り換え後の半導体スイッチ２１，２２，・・２８のオン／オフ状態を記憶し（Ｓ５４）、更にマスク信号をオフして（Ｓ５５）図６の処理を終了する。ここで記憶したオン／オフ状態は、次の１周期におけるステップＳ４１で読み出されることとなる。なお、ステップＳ５４で記憶した切り換え後のオン／オフ状態は、図５のステップＳ３４で決定したオン／オフ状態と一致する。

【0057】

上述の図６に示すフローチャートでは、半導体スイッチ２１，２２，・・２８のうち、オンからオフに又はオフからオンに変化するビットを抽出し、抽出したビットのみについて半導体スイッチ２１，２２，・・２８のオン／オフを切り換えたが、これに限定されるものではない。例えば、半導体スイッチ２１，２２，・・２８の各ビットが変化するか否かに関わらず、全てのビットについて半導体スイッチ２１，２２，・・２８のオン／オフを新たに設定してもよい。

【0058】

具体的には、図６に示す各ステップのうち、Ｓ４１－４３、Ｓ４５及びＳ４７を削除し（次の番号のステップに移るようにする）、ステップＳ４４でｊに８（総ビット数）を代入し、ステップＳ４９でＢｋに対応するｋ番目の半導体スイッチについてオン／オフを新たに設定すればよい。

【0059】

以上のように本実施形態１によれば、キャパシタ１１及び半導体スイッチ２１の直列回路と、キャパシタ１２及び半導体スイッチ２２の直列回路と、・・キャパシタ１８及び半導体スイッチ２８の直列回路とが並列に接続された可変キャパシタ１が高周波電源５と負荷７との間に設けられている。そして、高周波電源５の出力端又はインピーダンス整合装置の入力端から負荷７側を見たインピーダンスに関するパラメータを高周波検出部６から取得し（ステップＳ１６）、取得したパラメータを用いて、現在の負荷７側のインピーダンス又は反射係数を算出する（ステップＳ１７）。負荷７側のインピーダンスを算出した場合は、調整後の負荷７側のインピーダンスが高周波電源５の出力インピーダンスに近づくように可変キャパシタ１のキャパシタンスを調整すべく、半導体スイッチ２１，２２，・・２８がとるべきオン／オフ状態を決定する（ステップＳ３４）。一方、反射係数を算出した場合は、実際の反射係数が０に近づくように可変キャパシタ１のキャパシタンスを調整すべく、半導体スイッチ２１，２２，・・２８がとるべきオン／オフ状態を決定する。その後、決定したオン／オフ状態に一致させるべく半導体スイッチ２１，２２，・・２８の実際のオン／オフ状態を新たにオン又はオフに調整する場合（ステップＳ４９）、全ての半導体スイッチ２１，２２，・・２８の隣り合うビット同士（一部と他の一部に相当）で、オン／オフ何れかに制御するタイミングについて時間差を設ける（ステップＳ５２）。これにより、例えばインピーダンス整合装置１００内における各インダクタＦＬの配置関係に起因してオン／オフの制御時に不安定な動作に至る可能性がある半導体スイッチ２１，２２，・・２８同士で、オン／オフ何れかに制御されるタイミングが一致しないようになる。従って、高周波信号をスイッチングする半導体スイッチ２１，２２，・・２８のノイズに起因する不安定なオン／オフ動作を防止することが可能となる。

【0060】

また、実施形態１によれば、全ての半導体スイッチ２１，２２，・・２８について、オン／オフ何れかに制御するタイミングに順次時間Ｔ１の時間差を設ける（ステップＳ５２）。従って、どの２つの半導体スイッチについても同時にオン／オフに制御されることがないため、制御が干渉し合うのを防止することができる。

【0061】

更に、実施形態１によれば、半導体スイッチ２１，２２，・・２８の現在のオン／オフ状態を記憶しておき（ステップＳ５４）、記憶したオン／オフ状態と決定したオン／オフ状態とを比較することによって（ステップＳ４２）、オン／オフ状態を変化させるべき半導体スイッチを抽出する（ステップＳ４３）。そして、抽出した半導体スイッチの一部と他の一部とで、オン／オフ何れかに制御するタイミングに時間差を設ける（ステップＳ５２）。これにより、オン／オフ状態が変化する半導体スイッチのみについて、オン／オフの制御に時間差が設けられるため、オン／オフ状態が変化する半導体スイッチが少ない場合は、状態の変更に要する総時を短縮することができる。

【0062】

更に、実施形態１によれば、可変キャパシタ１に含まれるキャパシタ１１，１２，・・１８の少なくとも一部は、キャパシタンスの大きさが段階的に異なる。従って、並列的に接続されるキャパシタ１１，１２，・・１８の組み合わせによるキャパシタンスの調整範囲を比較的大きくすることができる。

【0063】

更に、実施形態１によれば、可変キャパシタ１に含まれるキャパシタ１１，１２，・・１８のうち、キャパシタンスの大きさが最も大きい最上位ビットから半導体スイッチ２１，２２，・・２８をオン／オフに制御するか、又はキャパシタンスの大きさが最も小さい最下位ビットから半導体スイッチ２１，２２，・・２８をオン／オフに制御する。最上位ビットから半導体スイッチ２１，２２，・・２８をオン／オフに制御した場合は、可変キャパシタ１のキャパシタンスの大きさが目標のキャパシタンスに向けて収束するように調整することができる。最下位ビットから半導体スイッチ２１，２２，・・２８をオン／オフに制御した場合は、目標のキャパシタンスの変動が小さい領域にて、可変キャパシタ１のキャパシタンスの大きさを目標のキャパシタンスに向けて速やかに調整することができる。

【0064】

（実施形態２）
実施形態１は、最上位ビット又は最下位ビットから時間Ｔ１の時間差で半導体スイッチ２１，２２，・・２８のオン／オフを順次切り換え又は設定する形態であるのに対し、実施形態２は、奇数ビットと偶数ビットに分けて半導体スイッチ２１，２２，・・２８のオン／オフを切り換え又は設定する形態である。実施形態２に係るインピーダンス整合装置のブロック構成は、実施形態１の場合と同様であるため、対応する箇所には同様の符号を付してその説明を省略する。

【0065】

図７は、実施形態２に係るインピーダンス整合装置１００における駆動回路３１，３２，・・３８の配置例を模式的に示す説明図である。ビット番号がＢ１からＢ４までの半導体スイッチ２１，２２，２３，２４夫々を駆動する駆動回路３１，３２，３３，３４は、ビット番号の昇順に縦一列に配置されている。また、ビット番号がＢ５からＢ８までの半導体スイッチ２５，２６，２７，２８夫々を駆動する駆動回路３５，３６，３７，３８は、ビット番号の昇順に縦一列に配置されている。これら二列の駆動回路３１，３２，３３，３４及び駆動回路３５，３６，３７，３８は、略平行に配置されている。

【0066】

上記のような配置の場合、隣り合うビット番号（Ｂ１とＢ２、Ｂ２とＢ３、Ｂ３とＢ４、Ｂ５とＢ６、Ｂ６とＢ７、Ｂ７とＢ８）に対応する駆動回路の間で、インダクタＦＬ，ＦＬ同士が干渉する場合がある。なお、配置された列（Ｂ１－Ｂ４の列とＢ５－Ｂ８の列）が異なる駆動回路の間では、インダクタＦＬ，ＦＬ同士が干渉しないものとしてよい。そこで、本実施形態２では、奇数ビットの半導体スイッチ２１，２３，２５，２７と偶数ビットの半導体スイッチ２２，２４，２６，２８とを時間Ｔ１の時間差でオン／オフに切り換え又は設定する。

【0067】

図８は、実施形態２に係るインピーダンス整合装置１００の動作を示すタイミングチャートである。図８に示す４つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてあり、上段から順に、半導体スイッチ２１，２２，・・２８の設定、負荷７側のインピーダンスの算出・平均化、インピーダンス更新フラグのセット／クリア、及びインピーダンスの整合演算夫々を行うタイミングを模式的に示す。図８に示すタイミングチャートに対応する動作を実行する主体（算出部２のＦＰＧＡ及び制御部３のＣＰＵ）は、実施形態１の場合と同様である。

【0068】

時刻ｔ２０からｔ２２にわたって行われる半導体スイッチ２１，２２，・・２８の設定は、時刻ｔ２０の１ｍｓ前に始まる１つ前の周期で決定されたオン／オフ状態に合わせてＣＰＵが時間Ｔ１毎に実行するものである。ここでは、奇数ビットの半導体スイッチ２１，２３，２５，２７が先に、偶数ビットの半導体スイッチ２２，２４，２６，２８が後に設定されるが、偶数ビットの半導体スイッチ２２，２４，２６，２８が先に設定されてもよい。また、全ての半導体スイッチ２１，２２，・・２８を任意の２つ以上のグループに分けておき、時間Ｔ１毎に順次グループ単位で半導体スイッチが設定されるようにしてもよい。

【0069】

ＣＰＵは、時刻ｔ２１で実行した偶数ビットの半導体スイッチ２２，２４，２６，２８の設定が完了したときにマスク信号をオフにする。一方のＦＰＧＡは、マスク信号がオフになったときから、負荷７側のインピーダンスの算出・平均化を開始するまでの間に時間Ｔ２だけインターバルを設ける。時刻ｔ２３で上記のインターバルが終了した場合、ＦＰＧＡは、時間Ｔ３の間に高周波検出部６から負荷７側のインピーダンスを算出するためのパラメータを複数回にわたって取得し、取得する毎に負荷７側のインピーダンスを算出して平均化する。時刻ｔ２４で最初の算出・平均化が終了した場合、ＦＰＧＡは、ＣＰＵが時刻ｔ２０より前にクリアしたインピーダンスの更新フラグを１にセットする。

【0070】

他方のＣＰＵは、時刻ｔ２５から始まる演算周期の開始時点でインピーダンス更新フラグが１にセットされていた場合、インピーダンスの整合演算を行い、半導体スイッチ２１，２２，・・２８がとるべきオン／オフ状態を決定して演算が終了した時刻ｔ２６にインピーダンス更新フラグを０にクリアする。上記以外のその他のタイミングについては、実施形態１の図３に示す場合と同様である。

【0071】

以下では、上述した算出部２及び制御部３の動作のうち、半導体スイッチ２１，２２，・・２８の設定を行う制御部３の動作を、それを示すフローチャートを用いて説明する。算出部２の動作及びインピーダンスの整合演算を行う制御部３の動作については、実施形態１の場合と同様であるため、ここでの説明を省略する。図９は、実施形態２に係るインピーダンス整合装置１００で半導体スイッチ２１，２２，・・２８のオン／オフを切り換えるＣＰＵの処理手順を示すフローチャートである。図９の処理は、例えば１ｍｓ毎に起動され、制御部３のＣＰＵにより実行される。

【0072】

図９の処理が起動された場合、ＣＰＵは、１周期前の処理で不図示のＲＡＭに記憶した半導体スイッチ２１，２２，・・２８のオン／オフ状態を読み出し（Ｓ６１）、インピーダンスの整合演算にて時刻ｔ２６の直前に決定したオン／オフ状態と比較する（Ｓ６２）。ＣＰＵは、更に、比較結果に基づいて、オンからオフに又はオフからオンに変化するビットを抽出する（Ｓ６３）。

【0073】

その後、ＣＰＵは、半導体スイッチ２１，２２，・・２８の奇数ビットの何れかに、オンからオフへ又はオフからオンへの変化が有るか否かを判定する（Ｓ６４）。変化が有る場合（Ｓ６４：ＹＥＳ）、ＣＰＵは、タイマによる計時を開始しておき（Ｓ６５）、変化する奇数ビットの半導体スイッチについて実際にオン／オフを切り換える（Ｓ６６）。

【0074】

その後、ＣＰＵは、半導体スイッチ２１，２２，・・２８の偶数ビットの何れかに、オンからオフへ又はオフからオンへの変化が有るか否かを判定する（Ｓ６７）。変化が有る場合（Ｓ６７：ＹＥＳ）、ＣＰＵは、タイマの計時により時間Ｔ１が経過したか否かを判定し（Ｓ６８）、経過していない場合（Ｓ６８：ＮＯ）、時間Ｔ１が経過するまで待機する。この時間Ｔ１は、前述のとおり最短で４μｓであり、半導体スイッチ２１，２２，・・２８のオン／オフ状態を奇数ビットと偶数ビットとに分けて制御する場合の時間差となる。

【0075】

時間Ｔ１が経過した場合（Ｓ６８：ＹＥＳ）、ＣＰＵは、変化する偶数ビットの半導体スイッチについて実際にオン／オフを切り換える（Ｓ６９）。このステップＳ６９の処理を終えた場合、又はステップＳ６７で偶数ビットの何れにも変化が無い場合（Ｓ６７：ＮＯ）、ＣＰＵは、切り換え後の半導体スイッチ２１，２２，・・２８のオン／オフ状態を記憶し（Ｓ７０）、更にマスク信号をオフして（Ｓ７１）図９の処理を終了する。ここで記憶したオン／オフ状態は、次の１周期におけるステップＳ６１で読み出されることとなる。

【0076】

ステップＳ６４で奇数ビットの何れにも変化が無い場合（Ｓ６４：ＮＯ）、ＣＰＵは、半導体スイッチ２１，２２，・・２８の偶数ビットの何れかに、オンからオフへ又はオフからオンへの変化が有るか否かを判定する（Ｓ７２）。変化が有る場合（Ｓ６７：ＹＥＳ）、ＣＰＵは、変化する偶数ビットの半導体スイッチについてオン／オフを切り換えるために、ステップＳ６９に処理を移す。一方、遇すビットの何れにも変化が無い場合（Ｓ７２：ＮＯ）、ＣＰＵは、マスク信号をオフするためにステップＳ７１に処理を移す。

【0077】

上述の図９に示すフローチャートでは、半導体スイッチ２１，２２，・・２８のうち、オンからオフに又はオフからオンに変化するビットを抽出し、抽出したビットのみについて半導体スイッチ２１，２２，・・２８のオン／オフを切り換えたが、これに限定されるものではない。例えば、半導体スイッチ２１，２２，・・２８の各ビットが変化するか否かに関わらず、全ての奇数ビット及び偶数ビットについて半導体スイッチ２１，２２，・・２８のオン／オフを新たに設定してもよい。

【0078】

具体的には、図９に示す各ステップのうち、Ｓ６１－６４、Ｓ６７及びＳ７２を削除し（次の番号のステップに移るようにする）、ステップＳ６６で奇数ビットの半導体スイッチ２１，２３，２５，２７についてオン／オフを新たに設定し、ステップＳ６９で偶数ビットの半導体スイッチ２２，２４，２６，２８についてオン／オフを新たに設定すればよい。

【0079】

以上のように本実施形態２によれば、決定したオン／オフ状態に一致させるべく半導体スイッチ２１，２２，・・２８の実際のオン／オフ状態を新たにオン又はオフに調整する場合（ステップＳ６６，Ｓ６９）、奇数ビットの半導体スイッチ２１，２３，２５，２７と偶数ビットの半導体スイッチ２２，２４，２６，２８（一部と他の一部に相当）とで、オン／オフ何れかに制御するタイミングについて時間差を設ける（ステップＳ６８）。これにより、例えばインピーダンス整合装置１００内における各インダクタＦＬの配置関係に起因してオン／オフの制御時に不安定な動作に至る可能性がある半導体スイッチ２１，２３，２５，２７と半導体スイッチ２２，２４，２６，２８とで、オン／オフ何れかに制御されるタイミングが一致しないようになる。従って、高周波信号をスイッチングする半導体スイッチ２１，２２，・・２８のノイズに起因する不安定なオン／オフ動作を防止することが可能となる。

【0080】

今回開示された実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。また、各実施形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。

【符号の説明】

【0081】

１００ インピーダンス整合装置
１０１ 伝送路
１ 可変キャパシタ
Ｃ１ キャパシタ
Ｌ１ インダクタ
１１、１２、１３、１４、１５、１６、１７、１８ キャパシタ
２１、２２、２３、２４、２５、２６、２７、２８ 半導体スイッチ
３１、３２、３３、３４、３５、３６、３７、３８ 駆動回路
ＱＨ、ＱＬ トランジスタ
Ｒ 抵抗器
ＳＣ スピードアップコンデンサ
Ｆ フィルタ
ＦＣ キャパシタ
ＦＬ インダクタ
２ 算出部
３ 制御部
４ スイッチ状態設定部
５ 高周波電源
６ 高周波検出部
７ 負荷

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】