特許 7105184 インピーダンス整合装置及びインピーダンス整合方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-07-13

(45)【発行日】2022-07-22

(54)【発明の名称】インピーダンス整合装置及びインピーダンス整合方法

(51)【国際特許分類】

   H05H 1/46 20060101AFI20220714BHJP

   H03H 7/38 20060101ALI20220714BHJP

【ＦＩ】

H05H1/46 R

H03H7/38 B

【請求項の数】 8

(21)【出願番号】P 2018245077

(22)【出願日】2018-12-27

(65)【公開番号】P2020107488

(43)【公開日】2020-07-09

【審査請求日】2021-10-06

(73)【特許権者】

【識別番号】000000262

【氏名又は名称】株式会社ダイヘン

(74)【代理人】

【識別番号】100114557

【弁理士】

【氏名又は名称】河野 英仁

(74)【代理人】

【識別番号】100078868

【弁理士】

【氏名又は名称】河野 登夫

(72)【発明者】

【氏名】森井 龍哉

【審査官】藤本 加代子

(56)【参考文献】

【文献】特開２０１７－０６９８２３（ＪＰ，Ａ）

【文献】特表２０１４－５０５９８３（ＪＰ，Ａ）

【文献】特開２０１２－１４２２８５（ＪＰ，Ａ）

【文献】特開平０９－１０２７６３（ＪＰ，Ａ）

【文献】特開２００９－１３０８８１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０５Ｈ １／００－１／５４

Ｈ０１Ｌ ２１／３０６５

Ｈ０３Ｈ ７／３０－７／５４

(57)【特許請求の範囲】

【請求項1】

高周波電源と負荷との間に設けられ、前記高周波電源の出力端又は該出力端と同等の箇所から前記負荷側を見たインピーダンスに関する情報を取得して、該高周波電源と負荷とのインピーダンスの整合を図るインピーダンス整合装置であって、
キャパシタ及び半導体スイッチの直列回路が複数並列に接続された第１キャパシタンス要素、又は、キャパシタ及び複数組み合わされた半導体スイッチが直列的に接続された第２キャパシタンス要素が、複数並列に接続されている可変キャパシタと、
取得した前記インピーダンスに関する情報を用いて前記負荷側のインピーダンス又は反射係数を算出する算出部と、
該算出部が算出したインピーダンス又は反射係数を用いて、前記第１キャパシタンス要素又は前記第２キャパシタンス要素がとるべきオン／オフの状態を決定し、決定した状態に基づいて前記半導体スイッチをオン／オフする制御部と
を備え、
該制御部は、前記第１キャパシタンス要素又は前記第２キャパシタンス要素について、複数の前記半導体スイッチのうち、オン／オフする半導体スイッチを所定の順序で巡回的に切り換えるインピーダンス整合装置。

【請求項2】

前記制御部は、前記第１キャパシタンス要素又は前記第２キャパシタンス要素について、一の半導体スイッチをＮ回（Ｎは２以上の整数）オン／オフする毎に、オン／オフする半導体スイッチを巡回的に切り換える請求項１に記載のインピーダンス整合装置。

【請求項3】

前記制御部は、前記第１キャパシタンス要素又は前記第２キャパシタンス要素について、一の半導体スイッチを所定時間の間だけオン／オフする毎に、オン／オフする半導体スイッチを巡回的に切り換える請求項１に記載のインピーダンス整合装置。

【請求項4】

前記第１キャパシタンス要素は、複数の前記キャパシタのキャパシタンスが同等の大きさであり、
前記制御部は、前記第１キャパシタンス要素について、複数の前記半導体スイッチをオフに制御した状態で、一の半導体スイッチをオフからオンに制御した後にオンからオフに制御する
請求項１から請求項３の何れか１項に記載のインピーダンス整合装置。

【請求項5】

前記第２キャパシタンス要素は、複数の前記半導体スイッチの全てが並列的に接続されているか、又は全てが直列的に接続されており、
前記制御部は、前記第２キャパシタンス要素について、
複数の前記半導体スイッチの全てが並列的に接続されている場合、複数の前記半導体スイッチをオフに制御した状態で、一の半導体スイッチをオフからオンに制御した後にオンからオフに制御し、
複数の前記半導体スイッチの全てが直列的に接続されている場合、複数の前記半導体スイッチをオンに制御した状態で、一の半導体スイッチをオンからオフに制御した後にオフからオンに制御する
請求項１から請求項４の何れか１項に記載のインピーダンス整合装置。

【請求項6】

前記可変キャパシタに含まれる前記キャパシタの一部又は全部は、キャパシタンスの大きさが段階的に異なっている請求項１から請求項５の何れか１項に記載のインピーダンス整合装置。

【請求項7】

前記第１キャパシタンス要素又は前記第２キャパシタンス要素の一部又は全部は、自身に含まれるキャパシタのキャパシタンスが大きいほど前記半導体スイッチの数が少ない請求項６に記載のインピーダンス整合装置。

【請求項8】

高周波電源と負荷との間に設けられる可変キャパシタによって、前記高周波電源と負荷とのインピーダンスの整合を図るインピーダンス整合方法であって、
前記可変キャパシタは、キャパシタ及び半導体スイッチの直列回路が複数並列に接続された第１キャパシタンス要素、又は、キャパシタ及び複数組み合わされた半導体スイッチが直列的に接続された第２キャパシタンス要素が、複数並列に接続されており、
前記高周波電源の出力端又は該出力端と同等の箇所から前記負荷側を見たインピーダンスに関する情報を取得し、
取得した前記インピーダンスに関する情報を用いて前記負荷側のインピーダンス又は反射係数を算出し、
算出したインピーダンス又は反射係数を用いて、前記第１キャパシタンス要素又は前記第２キャパシタンス要素がとるべきオン／オフの状態を決定し、
決定した状態に基づいて前記半導体スイッチをオン／オフし、
前記第１キャパシタンス要素又は前記第２キャパシタンス要素について、複数の前記半導体スイッチのうち、オン／オフする半導体スイッチを所定の順序で巡回的に切り換えるインピーダンス整合方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、高周波電源と負荷とのインピーダンスを整合させるインピーダンス整合装置及びインピーダンス整合方法に関する。

【背景技術】

【0002】

プラズマ処理装置等のインピーダンスが変動する負荷に対して高周波電源から電力を供給する場合、負荷に効率良く電力を供給するために、高周波電源の出力インピーダンスと、高周波電源から負荷側を見たインピーダンスとを整合させるインピーダンス整合装置が用いられる（例えば、特許文献１参照）。

【0003】

特許文献１に記載のインピーダンス整合装置は、キャパシタとＰＩＮ（P-Intrinsic-N ）ダイオードである半導体スイッチとの直列回路が複数並列に接続された可変キャパシタを含み、高周波電源と負荷との間に設けられている。特許文献１のインピーダンス整合装置は、制御器の制御信号で半導体スイッチを断続（オン／オフ）することにより、可変キャパシタのキャパシタンスを調整してインピーダンスを整合させるようになっている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１２－１４２２８５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、プラズマ処理装置のようにインピーダンスが頻繁に変動する負荷に対して高周波電力を供給する場合、負荷側のインピーダンスの変化に追従して可変キャパシタのキャパシタンスを逐次調整する必要があり、半導体スイッチをオン／オフする頻度が比較的高くなる。そしてこれに応じて、半導体スイッチのスイッチングロスによる温度上昇が大きくなるという問題があった。

【0006】

本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、半導体スイッチのスイッチングロスによる温度上昇を抑制することが可能なインピーダンス整合装置及びインピーダンス整合方法を提供することにある。

【課題を解決するための手段】

【0007】

本発明の一態様に係るインピーダンス整合装置は、高周波電源と負荷との間に設けられ、前記高周波電源の出力端又は該出力端と同等の箇所から前記負荷側を見たインピーダンスに関する情報を取得して、該高周波電源と負荷とのインピーダンスの整合を図るインピーダンス整合装置であって、キャパシタ及び半導体スイッチの直列回路が複数並列に接続された第１キャパシタンス要素、又は、キャパシタ及び複数組み合わされた半導体スイッチが直列的に接続された第２キャパシタンス要素が、複数並列に接続されている可変キャパシタと、取得した前記インピーダンスに関する情報を用いて前記負荷側のインピーダンス又は反射係数を算出する算出部と、該算出部が算出したインピーダンス又は反射係数を用いて、前記第１キャパシタンス要素又は前記第２キャパシタンス要素がとるべきオン／オフの状態を決定し、決定した状態に基づいて前記半導体スイッチをオン／オフする制御部とを備え、該制御部は、前記第１キャパシタンス要素又は前記第２キャパシタンス要素について、複数の前記半導体スイッチのうち、オン／オフする半導体スイッチを所定の順序で巡回的に切り換える。

【0008】

本開示の一態様に係るインピーダンス整合方法は、高周波電源と負荷との間に設けられる可変キャパシタによって、前記高周波電源と負荷とのインピーダンスの整合を図るインピーダンス整合方法であって、前記可変キャパシタは、キャパシタ及び半導体スイッチの直列回路が複数並列に接続された第１キャパシタンス要素、又は、キャパシタ及び複数組み合わされた半導体スイッチが直列的に接続された第２キャパシタンス要素が、複数並列に接続されており、前記高周波電源の出力端又は該出力端と同等の箇所から前記負荷側を見たインピーダンスに関する情報を取得し、取得した前記インピーダンスに関する情報を用いて前記負荷側のインピーダンス又は反射係数を算出し、算出したインピーダンス又は反射係数を用いて、前記第１キャパシタンス要素又は前記第２キャパシタンス要素がとるべきオン／オフの状態を決定し、決定した状態に基づいて前記半導体スイッチをオン／オフし、前記第１キャパシタンス要素又は前記第２キャパシタンス要素について、複数の前記半導体スイッチのうち、オン／オフする半導体スイッチを所定の順序で巡回的に切り換える。

【0009】

本態様にあっては、キャパシタ及び半導体スイッチの直列回路が複数並列に接続された第１キャパシタンス要素、又は、キャパシタと複数組み合わされた半導体スイッチを含む回路とが直列的に接続された第２キャパシタンス要素が、複数並列に接続されて、高周波電源と負荷との間に設けられている。そして、高周波電源の出力端又は該出力端と同等の箇所から負荷側を見たインピーダンスに関する情報を外部から取得し、取得した情報を用いて現在の負荷側のインピーダンス又は反射係数を算出する。なお、高周波電源の出力端と同等の箇所とは、例えば、インピーダンス整合装置の入力端である。負荷側のインピーダンスを算出した場合は、調整後の負荷側のインピーダンスが高周波電源の出力インピーダンスに近づくように可変キャパシタのキャパシタンスを調整すべく、各第１キャパシタンス要素又は各第２キャパシタンス要素がとるべきオン／オフ状態を決定する。一方、反射係数を算出した場合は、実際の反射係数が０に近づくように可変キャパシタのキャパシタンスを調整すべく、各第１キャパシタンス要素又は各第２キャパシタンス要素がとるべきオン／オフ状態を決定する。その後、決定したオン／オフ状態に対応させるべく各半導体スイッチの実際のオン／オフ状態を新たにオン又はオフに調整する場合、各第１キャパシタンス要素又は各第２キャパシタンス要素に含まれる複数の半導体スイッチのうち、オン／オフする対象の半導体スイッチを巡回的に切り換える。これにより、スイッチングロスによる発熱が複数の半導体スイッチに分散されるため、個々の半導体スイッチの温度上昇が抑えられる。

【0010】

本発明の一態様に係るインピーダンス整合装置は、前記制御部は、前記第１キャパシタンス要素又は前記第２キャパシタンス要素について、一の半導体スイッチをＮ回（Ｎは２以上の整数）オン／オフする毎に、オン／オフする半導体スイッチを巡回的に切り換える。

【0011】

本態様にあっては、各第１キャパシタンス要素又は各第２キャパシタンス要素に含まれる複数の半導体スイッチのうち、１つの半導体スイッチを累計でＮ回オンからオフに又はオフからオンにした場合、オン／オフする対象の半導体スイッチを、同じ第１又は第２キャパシタンス要素に含まれる複数の半導体スイッチの中で巡回的に切り換える。これにより、複数の半導体スイッチの夫々がオン／オフされる頻度が、各第１キャパシタンス要素又は各第２キャパシタンス要素に含まれる半導体スイッチの数に応じて低減される。

【0012】

本発明の一態様に係るインピーダンス整合装置は、前記制御部は、前記第１キャパシタンス要素又は前記第２キャパシタンス要素について、一の半導体スイッチを所定時間の間だけオン／オフする毎に、オン／オフする半導体スイッチを巡回的に切り換える。

【0013】

本態様にあっては、各第１キャパシタンス要素又は各第２キャパシタンス要素に含まれる複数の半導体スイッチのうち、１つの半導体スイッチを所定時間の間オンからオフに又はオフからオンにした場合、オン／オフする対象の半導体スイッチを、同じ第１又は第２キャパシタンス要素に含まれる複数の半導体スイッチの中で巡回的に切り換える。これにより、各半導体スイッチの夫々がオン／オフされる頻度が、各第１キャパシタンス要素又は各第２キャパシタンス要素に含まれる半導体スイッチの数に応じて低減される。

【0014】

本発明の一態様に係るインピーダンス整合装置は、前記第１キャパシタンス要素は、複数の前記キャパシタのキャパシタンスが同等の大きさであり、前記制御部は、前記第１キャパシタンス要素について、複数の前記半導体スイッチをオフに制御した状態で、一の半導体スイッチをオフからオンに制御した後にオンからオフに制御する。

【0015】

本態様にあっては、キャパシタ及び半導体スイッチの直列回路が複数並列に接続された第１キャパシタンス要素に含まれる複数のキャパシタのキャパシタンスの大きさが同等であり、複数の半導体スイッチを全てオフにした状態で、１つの半導体スイッチをオフからオンにし、その後オンからオフにする。これにより、第１キャパシタンス要素を外部から見たキャパシタンスは、０になるか又は１つのキャパシタのキャパシタンスと同じ大きさになる。

【0016】

本発明の一態様に係るインピーダンス整合装置は、前記第２キャパシタンス要素は、複数の前記半導体スイッチの全てが並列的に接続されているか、又は全てが直列的に接続されており、前記制御部は、前記第２キャパシタンス要素について、複数の前記半導体スイッチの全てが並列的に接続されている場合、複数の前記半導体スイッチをオフに制御した状態で、一の半導体スイッチをオフからオンに制御した後にオンからオフに制御し、複数の前記半導体スイッチの全てが直列的に接続されている場合、複数の前記半導体スイッチをオンに制御した状態で、一の半導体スイッチをオンからオフに制御した後にオフからオンに制御する。

【0017】

本態様にあっては、キャパシタと、複数組み合わされた半導体スイッチを含む回路とが直列的に接続された第２キャパシタンス要素について、複数の半導体スイッチが、全て並列的に接続されているか又は全て直列的に接続されている。複数の半導体スイッチが全て並列的に接続されている場合は、これら全ての半導体スイッチをオフにした状態で、１つの半導体スイッチをオフからオンにし、その後オンからオフにする。また、複数の半導体スイッチが全て直列的に接続されている場合は、これら全ての半導体スイッチをオンにした状態で、１つの半導体スイッチをオンからオフにし、その後オフからオンにする。これにより、第２キャパシタンス要素を外部から見たキャパシタンスは、０になるか又は１つのキャパシタのキャパシタンスと同じ大きさになる。

【0018】

本発明の一態様に係るインピーダンス整合装置は、前記可変キャパシタに含まれる前記キャパシタの一部又は全部は、キャパシタンスの大きさが段階的に異なっている。

【0019】

本態様にあっては、可変キャパシタに含まれるキャパシタの少なくとも一部は、キャパシタンスの大きさが段階的に異なる。このため、並列的に接続されるキャパシタの組み合わせによるキャパシタンスの調整範囲を比較的大きくすることができる。

【0020】

本発明の一態様に係るインピーダンス整合装置は、前記第１キャパシタンス要素又は前記第２キャパシタンス要素の一部又は全部は、自身に含まれるキャパシタのキャパシタンスが大きいほど前記半導体スイッチの数が少ない。

【0021】

本態様にあっては、自身に含まれるキャパシタのキャパシタンスが大きく、可変キャパシタに組み入れられる頻度が低い第１キャパシタンス要素又は前記第２キャパシタンス要素の一部又は全部について、半導体スイッチの数が少ないため、トータルの半導体スイッチの数を必要最小限にすることができる。

【発明の効果】

【0022】

本発明によれば、半導体スイッチのスイッチングロスによる温度上昇を抑制することが可能となる。

【図面の簡単な説明】

【0023】

【図1】実施形態１に係るインピーダンス整合装置の構成例を示すブロック図である。

【図2】実施形態１に係るインピーダンス整合装置におけるキャパシタンス要素及び駆動回路の構成例を示す回路図である。

【図3】実施形態１に係るインピーダンス整合装置の動作を示すタイミングチャートである。

【図4】負荷側のインピーダンスを算出して平均化するＦＰＧＡの処理手順を示すフローチャートである。

【図5】インピーダンスの整合演算を行うＣＰＵの処理手順を示すフローチャートである。

【図6】実施形態１に係るインピーダンス整合装置で半導体スイッチのオン／オフを切り換えるＣＰＵの処理手順を示すフローチャートである。

【図7】実施形態１に係るインピーダンス整合装置における半導体スイッチのオン／オフ動作を示すタイミングチャートである。

【図8】実施形態１に係るインピーダンス整合装置における半導体スイッチのオン／オフ動作を示す他のタイミングチャートである。

【図9】スイッチ切換のサブルーチンに係るＣＰＵの処理手順を示すフローチャートである。

【図10】オン／オフする対象の半導体スイッチを切り換えるＣＰＵの処理手順を示すフローチャートである。

【図11】実施形態２に係るインピーダンス整合装置におけるキャパシタンス要素及び駆動回路の構成例を示す回路図である。

【図12】実施形態３に係るインピーダンス整合装置におけるキャパシタンス要素及び駆動回路の構成例を示す回路図である。

【図13】実施形態３に係るインピーダンス整合装置における半導体スイッチのオン／オフ動作を示すタイミングチャートである。

【発明を実施するための形態】

【0024】

以下、本発明をその実施形態を示す図面に基づいて詳述する。
（実施形態１）
図１は、実施形態１に係るインピーダンス整合装置１００の構成例を示すブロック図である。インピーダンス整合装置１００は、高周波電力を出力する高周波電源５及び高周波電力を消費する負荷７の間に設けられている。高周波電源５及びインピーダンス整合装置１００の間には、高周波電力を通過させると共に高周波電圧等のパラメータを検出する高周波検出部６が接続されている。即ち、高周波検出部６は、高周波電源５の出力端と、インピーダンス整合装置１００の入力端との間に介在してある。高周波検出部６がインピーダンス整合装置１００に含まれていてもよい。

【0025】

高周波電源５は、例えば２ＭＨｚ、１３．５６ＭＨｚ、２７ＭＨｚ、６０ＭＨｚ等の工業用のＲＦ帯（Radio Frequency）の高周波電力を出力する交流電源であり、出力インピーダンスは、例えば５０Ω等の規定の値に設定されている。高周波電源５は、インバータ回路（図示せず）を含み、該インバータ回路をスイッチング制御することにより、高周波の交流電力を生成する。

【0026】

高周波検出部６は、高周波電源５の出力端又は当該出力端と同等の箇所であるインピーダンス整合装置１の入力端から負荷７側を見た（以下、単に負荷７側を見た、又は負荷７側のと言う）インピーダンスを算出するためのパラメータ又は負荷７側を見た反射係数を算出するためのパラメータ（インピーダンスに関する情報に相当）を検出する。負荷７側を見たインピーダンスは、負荷７のインピーダンスと、インピーダンス整合装置１００との合成インピーダンスである。具体的には、高周波検出部６は、自身の位置における高周波電圧と、高周波電流と、高周波電圧と高周波電流との位相差とをパラメータとして検出する。又は、高周波検出部６は、負荷７に向かう高周波の進行波電力（又は進行波電圧）と負荷７から反射されて戻ってくる反射波電力（又は反射波電圧）とをパラメータとして検出する。これらの検出されたパラメータを用いて、後述する算出部２が周知の方法によって負荷７側のインピーダンス又は反射係数を算出する。

【0027】

負荷７は、高周波電源５から供給される高周波電力を用いて各種処理を行うものであり、例えば、プラズマ処理装置及び非接触電力伝送装置が挙げられる。プラズマ処理装置では、プラズマエッチング、プラズマＣＶＤ等の製造プロセスの進行に伴い、プラズマの状態が時々刻々と変化する。これにより、負荷７のインピーダンスが変動する。

【0028】

インピーダンス整合装置１００は、キャパシタンスが可変の可変キャパシタ１と、高周波検出部６から上記パラメータを取得して、負荷７側のインピーダンス又は反射係数を算出する算出部２と、該算出部２が算出したインピーダンス又は反射係数を用いて、可変キャパシタ１のキャパシタンスを制御する制御部３とを備える。インピーダンス整合装置１００は、更に、可変キャパシタ１が有する後述の半導体スイッチをオン／オフに設定するスイッチ状態設定部４を備え、制御部３がスイッチ状態設定部４を介して可変キャパシタ１のキャパシタンスを制御するようになっている。

【0029】

インピーダンス整合装置１００では、高周波検出部６へ延伸する伝送路１０１と、インダクタＬ１側の一端が負荷７に接続されたキャパシタＣ１及びインダクタＬ１の直列回路とが縦続接続されている。可変キャパシタ１は、実質的に２端子の回路であり、一端が伝送路１０１に、他端が接地電位に接続されている。即ち、可変キャパシタ１とキャパシタＣ１及びインダクタＬ１の直列回路とは、Ｌ型の整合回路を構成する。キャパシタＣ１を他の可変キャパシタ１と置き換えてもよい。

【0030】

ここでは、上記の整合回路がＬ型である場合について説明したが、逆Ｌ型であってもよいし、Ｔ型又はπ型であってもよい。更に、キャパシタＣ１及びインダクタＬ１の直列回路は、インピーダンス整合装置１００の外側（即ち、インピーダンス整合装置１００及び負荷７の間）に接続されていてもよい。以下では、高周波検出部６から伝送路１０１に高周波電力が入力される部位を入力部と言う。また、インダクタＬ１から負荷７に高周波電力が出力される部位を出力部と言う。

【0031】

可変キャパシタ１は、一端同士が伝送路１０１に接続されたキャパシタンス要素（第１キャパシタンス要素に相当）３１，３２，・・３８と、該キャパシタンス要素３１，３２，・・３８夫々に含まれる半導体スイッチを駆動する駆動回路４１，４２，・・４８とを有する。キャパシタンス要素３１，３２，・・３８の他端同士は、接地電位に接続されている。キャパシタンス要素３１，３２，・・３８の数及び駆動回路４１，４２，・・４８の数は８つに限定されない。

【0032】

図２は、実施形態１に係るインピーダンス整合装置１００におけるキャパシタンス要素３１及び駆動回路４１の構成例を示す回路図である。キャパシタンス要素３１は、一端が伝送路１０１に接続されたキャパシタ１１ａ及びカソードが接地電位に接続された半導体スイッチ２１ａの直列回路と、一端が伝送路１０１に接続されたキャパシタ１１ｂ及びカソードが接地電位に接続された半導体スイッチ２１ｂの直列回路とが並列に接続されている。半導体スイッチ２１ａ及び２１ｂは、例えばＰＩＮダイオードである。キャパシタ１１ａ及び１１ｂは、キャパシタンスが同等の大きさである。ここでいう同等とは、大きさの違いが、例えば±２０％又はそれ以下であることを言う。この違いは、半導体スイッチ２１ａ及び２１ｂの何れかがオンの場合に、キャパシタンス要素３１の外部から見たキャパシタンスの偏差となって現れる。従って、この偏差が許容される範囲内で、キャパシタ１１ａ及び１１ｂのキャパシタンスの大きさに違いがあってもよい。

【0033】

他のキャパシタンス要素３２，３３，・・３８夫々の構成については、内部にキャパシタ１２ａ及び１２ｂ，１３ａ及び１３ｂ，・・１８ａ及び１８ｂが含まれる点と、半導体スイッチ２２ａ及び２２ｂ，２３ａ及び２３ｂ，・・２８ａ及び２８ｂが含まれる点とを除いて上記と同様である。１つのキャパシタンス要素に含まれるキャパシタの数及び半導体スイッチの数は２つに限定されず、３つ以上であってもよい。

【0034】

駆動回路４１は、構成が同一の駆動回路４１ａ及び４１ｂを含む。他の駆動回路４２，４３，・・４８についても同様である。駆動回路４１ａは、ドレインがプラス電源Ｖ＋に接続されたＮチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ：以下トランジスタと言う）ＱＨと、ソースがマイナス電源Ｖ－に接続されたＮチャネル型のトランジスタＱＬとを有する。トランジスタＱＨのソース及びトランジスタＱＨのドレインの間には、抵抗器Ｒ及びスピードアップコンデンサＳＣの並列回路が接続されている。トランジスタＱＨ及びＱＬは、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）等の他のスイッチング素子であってもよい。

【0035】

駆動回路４１ａは、更に、トランジスタＱＬのドレイン及び接地電位の間に接続されたキャパシタＦＣと、トランジスタＱＬのドレイン及び出力端子Ｏｕｔの間に接続されたインダクタＦＬとを含むＬ型のフィルタＦを有する。トランジスタＱＨのゲート及びトランジスタＱＬのゲートには、スイッチ状態設定部４からハイレベル及びロウレベルの相補的な駆動信号が印加される。ハイレベルの駆動信号の電圧は、例えばプラス電源Ｖ＋の電圧と同等であればよい。ロウレベルの駆動信号の電圧は、例えばマイナス電源Ｖ－の電圧と同等であればよい。

【0036】

トランジスタＱＬのゲートにロウレベル（Ｌｏｗレベル）の駆動信号が印加され、トランジスタＱＨのゲートにハイレベル（Ｈｉｇｈレベル）の駆動信号が印加された場合、トランジスタＱＬがオフとなり、トランジスタＱＨがオンとなる。これにより、プラス電源Ｖ＋からトランジスタＱＨ、抵抗器Ｒ及びスピードアップコンデンサＳＣ、並びにフィルタＦに含まれるインダクタＦＬを介して半導体スイッチ２１ａに順方向電流が流れ、半導体スイッチ２１ａがオン状態となる。この結果、キャパシタ１１ａのキャパシタンスが可変キャパシタ１全体のキャパシタンスに含まれることとなり、キャパシタ１１ａが可変キャパシタ１に組み入れられる。

【0037】

一方、トランジスタＱＨのゲートにロウレベルの駆動信号が印加され、トランジスタＱＬのゲートにハイレベルの駆動信号が印加された場合、トランジスタＱＨがオフとなり、トランジスタＱＬがオンとなる。これにより、マイナス電源Ｖ－からトランジスタＱＬ及びインダクタＦＬを介して半導体スイッチ２１ａのアノードに逆方向の電圧が印加され、半導体スイッチ２１ａがオフ状態となる。この結果、キャパシタ１１ａのキャパシタンスが可変キャパシタ１全体のキャパシタンスに含まれなくなる。以上のようにして、可変キャパシタ１のキャパシタンスが調整される。

【0038】

駆動回路４１ｂによる半導体スイッチ２１ｂへの電圧の印加についても上記と同様である。半導体スイッチ２１ａ及び２１ｂは、両方が同時にオン状態になることがないように制御される。具体的には、半導体スイッチ２１ａ及び２１ｂは、両方がオフである状態を基本とし、何れか一方がオフからオンに又はオンからオフに制御される。これにより、キャパシタ１１ａ及び１１ｂの何れか一方について、可変キャパシタ１への組み入れが制御される。以下、本実施形態１では、半導体スイッチ２１ａ及び２１ｂのうち、オンに制御される方を半導体スイッチ２１という（他の半導体スイッチ２２，２３，・・２８についても同様）。また、キャパシタ１１ａ及び１１ｂのうち、半導体スイッチ２１によって伝送路１０１及び接地電位間に接続される方をキャパシタ１１と言う（他のキャパシタ１２，１３，・・１８についても同様）。

【0039】

本実施形態１では、可変キャパシタ１に含まれるキャパシタ１１，１２，・・１８の一部又は全部のキャパシタンスが、段階的に大きくなるようにしてある。より具体的には、キャパシタ１１のキャパシタンスをＣｍｉｎとした場合、キャパシタ１１，１２，・・１８のキャパシタンスが、Ｃｍｉｎ×２i-1 （ｉ＝１，２，・・８）で表されるようにすることが好ましい。このようにすることにより、可変キャパシタ１のキャパシタンスを、Ｃｍｉｎ刻みで２⁸ 通りの大きさに設定することができる。

【0040】

また、キャパシタンス要素３１，３２，・・３８夫々に含まれるキャパシタ１１ａ及び１１ｂ，１２ａ及び１２ｂ，・・１８ａ及び１８ｂの数と、半導体スイッチ２１ａ及び２１ｂ，２２ａ及び２２ｂ，・・２８ａ及び２８ｂの数とは、一定数（ここでは２つ）に限定されない。例えば、キャパシタンスが大きいキャパシタを含むキャパシタンス要素については、可変キャパシタ１に組み入れられる頻度が小さいため、キャパシタの数及び半導体スイッチの数を図２に示したように２つにし、キャパシタンスが小さいキャパシタを含むキャパシタンス要素については、キャパシタの数及び半導体スイッチの数を３つにしてもよい。キャパシタンス要素３１，３２，・・３８の一部又は全部について、上述のとおり、キャパシタの大きさに応じてキャパシタの数及び半導体スイッチの数を変えてもよいし変えなくてもよい。

【0041】

図１に戻って、算出部２は、例えばＦＰＧＡ（Field Programmable Gate Array ）を含んでなり、高周波検出部６から、負荷７側のインピーダンスを算出するためのパラメータ又は負荷７側の反射係数を算出するためのパラメータを取得する。算出部２は、取得したこれらのパラメータを用いて、負荷７側のインピーダンス又は反射係数を算出して平均化し、平均化したインピーダンス又は反射係数を制御部３に向けて出力する。

【0042】

制御部３は、不図示のＣＰＵ（Central Processing Unit ）を有し、予めＲＯＭ（Read Only Memory ）に記憶された制御プログラムに従って各部の動作を制御すると共に、入出力、演算、時間の計測等の処理を行う。ＣＰＵによる各処理の手順を定めたコンピュータプログラムを、不図示の手段を用いて予めＲＡＭ（Random Access Memory ）にロードし、ロードされたコンピュータプログラムをＣＰＵで実行するようにしてもよいし、制御部３をマイクロコンピュータ又は専用のハードウェア回路で構成してもよい。

【0043】

制御部３は、算出部２で算出された負荷７側のインピーダンス又は反射係数を取り込む。負荷７側のインピーダンスを取り込んだ場合、制御部３は、負荷７側のインピーダンスを高周波電源５の出力インピーダンスに整合させるべく、可変キャパシタ１のキャパシタ１１，１２，・・１８の組み合わせを決定する。一方、負荷７側の反射係数を取り込んだ場合、制御部３は、入力部における反射係数を０に近づけるべく、可変キャパシタ１のキャパシタ１１，１２，・・１８の組み合わせを決定する。反射係数の大きさが、許容範囲内になれば整合したと見做す。このような制御により、高周波電源５から負荷７に効率よく電力が供給される。以下では、算出部２にて負荷７側のインピーダンスを算出し、算出されたインピーダンスを用いて、制御部３が可変キャパシタ１のキャパシタンスを算出してキャパシタ１１，１２，・・１８の組み合わせを決定するものとして説明する。決定されたキャパシタ１１，１２，・・１８の組み合わせは、半導体スイッチ２１，２２，・・２８がとるべきオン／オフ状態（以下、キャパシタンス要素３１，３２，・・３８がとるべきオン／オフ状態とも言う）に対応している。

【0044】

スイッチ状態設定部４は、制御部３が決定したキャパシタ１１，１２，・・１８の組み合わせ、即ちキャパシタンス要素３１，３２，・・３８がとるべきオン／オフ状態に応じて、制御部３から半導体スイッチ２１，２２，・・２８のオン／オフ状態が設定される。スイッチ状態設定部４に半導体スイッチ２１，２２，・・２８のオン／オフ状態が設定された場合、対応する駆動回路４１，４２，・・４８夫々に対して、上述の相補的な駆動信号が印加される。これにより、可変キャパシタ１の半導体スイッチ２１，２２，・・２８のオン／オフ状態が新たに制御される。そして、可変キャパシタ１のキャパシタンスは、制御部３が算出したキャパシタンスに調整される。

【0045】

次に、インピーダンス整合装置１００全体の動作の流れについて説明する。図３は、実施形態１に係るインピーダンス整合装置１００の動作を示すタイミングチャートである。図３に示す４つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてあり、上段から順に、半導体スイッチ２１，２２，・・２８の設定、負荷７側のインピーダンスの算出・平均化、インピーダンス更新フラグのセット／クリア、及びインピーダンスの整合演算夫々を行うタイミングを模式的に示す。以下では、Ｂ１，Ｂ２，・・Ｂ７夫々が、半導体スイッチ２１，２２，・・２８のビット番号を表すものとする。

【0046】

本実施形態１に係るインピーダンス整合装置１００では、図３の全体に示すシーケンスが、例えば１ｍｓに１回ずつ周期的に出現するが、シーケンスの周期が１ｍｓに限定されるものではない。この１ｍｓの間に、可変キャパシタ１のキャパシタンスが１回算出され、算出されたキャパシタンスに基づいて、半導体スイッチ２１，２２，・・２８の各ビットがオン又はオフに設定される。図３に示すタイミングチャートに対応する動作のうち、インピーダンスの算出・平均化及びインピーダンス更新フラグのセット／クリアは、算出部２に含まれるＦＰＧＡ（以下、単にＦＰＧＡと言う）が実行し、その他２つのタイミングチャートに対応する動作は、制御部３が有するＣＰＵ（以下、単にＣＰＵと言う）が実行する。

【0047】

時刻ｔ０からｔ１にわたって行われる半導体スイッチ２１，２２，・・２８の設定は、時刻ｔ０の１ｍｓ前に始まる１つ前の周期で決定されたオン／オフ状態に合わせてＣＰＵが時間Ｔ１の間に実行するものである。ここでは、最上位ビットである半導体スイッチ２８からビット番号の降順に半導体スイッチ２１，２２，・・２８が設定されるが、最下位ビットである半導体スイッチ２１からビット番号の昇順に設定されてもよい。ＣＰＵは、ＦＰＧＡに対してマスク信号を与えており、時刻ｔ１の直前に実行した半導体スイッチ２１（Ｂ１に対応）の設定が完了したときにマスク信号をオフにする。

【0048】

一方のＦＰＧＡは、ＣＰＵから与えられるマスク信号をセンスしており、マスク信号がオフになったときから、負荷７側のインピーダンスの算出・平均化を開始するまでの間に時間Ｔ２だけインターバルを設ける。時間Ｔ２の長さは、例えば３０μｓである。このインターバルは、時刻ｔ１の直前に実行された半導体スイッチ２１の設定によって、負荷７側のインピーダンスが安定化するまで待機する時間である。

【0049】

時刻ｔ２で上記のインターバルが終了した場合、ＦＰＧＡは、時間Ｔ３の間に高周波検出部６から負荷７側のインピーダンスを算出するためのパラメータを複数回にわたって取得し、取得する毎に負荷７側のインピーダンスを算出して平均化する。時間Ｔ３の長さは、例えば１５μｓである。時刻ｔ３で最初の算出・平均化が終了した場合、ＦＰＧＡは、ＣＰＵが時刻ｔ０より前にクリアしたインピーダンスの更新フラグを１にセットする。以後、時刻ｔ３及びｔ４夫々から始まる時間Ｔ３の間に、ＦＰＧＡは負荷７側のインピーダンスの算出・平均化を繰り返す。この算出・平均化は、ＣＰＵによってマスク信号がオンされるまで繰り返される。

【0050】

他方のＣＰＵは、ＦＰＧＡによってセットされるインピーダンスの更新フラグをセンスしており、更新フラグが０にクリアされている間は、整合演算を行わない。時刻ｔ５でインピーダンス更新フラグが１にセットされているのをセンスした場合、ＣＰＵは、インピーダンスの整合演算を行い、整合演算が終了した時刻ｔ６にインピーダンス更新フラグを０にクリアすると共に、ＦＰＧＡに与えるマスク信号をオンにする。ここでの整合演算とは、ＦＰＧＡから平均化された負荷７側のインピーダンスを取り込み、負荷７側のインピーダンスを高周波電源５の出力インピーダンスに整合させるべく、可変キャパシタ１のキャパシタンスを算出して、キャパシタンス要素３１，３２，・・３８がとるべきオン／オフ状態を決定する処理である。

【0051】

以下では、上述した算出部２及び制御部３の動作を、それを示すフローチャートを用いて説明する。半導体スイッチ２１，２２，・・２８の切り換えの詳細については後述する。図４は、負荷７側のインピーダンスを算出して平均化するＦＰＧＡの処理手順を示すフローチャートである。図５は、インピーダンスの整合演算を行うＣＰＵの処理手順を示すフローチャートである。図６は、実施形態１に係るインピーダンス整合装置１００で半導体スイッチ２１，２２，・・２８のオン／オフを切り換えるＣＰＵの処理手順を示すフローチャートである。図４の処理は、例えば１ｍｓより十分短い間隔をおいて開始され、ＦＰＧＡによって実行される。図５及び図６の処理は、例えば１ｍｓ毎に同時的に起動され、不図示のＲＯＭに予め格納されているコンピュータプログラムに従ってＣＰＵにより実行される。

【0052】

図４及び図５では、インピーダンス更新フラグを単に更新フラグと記載する。更新フラグの初期値は０である。図４及び図６では、マスク信号を単にマスクと記載する。マスク信号の初期値はオンである。図４における初回フラグは、インピーダンスを算出及び平均化する処理の初回であることを示すフラグである。図６におけるｊは、半導体スイッチ２１，２２，・・２８のうち変化するビット数を記憶するためのものであり、ｋは、処理中のビット番号を記憶するためのものである。

【0053】

図４の処理が開始された場合、ＦＰＧＡは、マスク信号がオンであるか否かを判定し（Ｓ１１）、オンである場合（Ｓ１１：ＹＥＳ）、マスク信号がオフとなるまで待機する。マスク信号がオフとなってマスクが外された場合（Ｓ１１：ＮＯ）、ＦＰＧＡは、初回フラグを１にセットし（Ｓ１２）、不図示のタイマによる計時を開始する（Ｓ１３）。その後、ＦＰＧＡは、タイマの計時により時間Ｔ２が経過したか否かを判定し（Ｓ１４）、経過していない場合（Ｓ１４：ＮＯ）、時間Ｔ２が経過するまで待機する。この時間Ｔ２は上述のインターバルであり、例えば３０μｓの長さである。

【0054】

時間Ｔ２のインターバルが経過した場合（Ｓ１４：ＹＥＳ）、ＦＰＧＡは、タイマによる計時を開始しておき（Ｓ１５）、高周波検出部６からインピーダンスに関する情報、即ち負荷７側のインピーダンスを算出するためのパラメータを取得する（Ｓ１６）。次いで、ＦＰＧＡは、取得したパラメータを用いて負荷７側のインピーダンスを算出し（Ｓ１７）、算出したインピーダンスを逐次平均化する（Ｓ１８）。インピーダンスの１回の算出は、例えば１００ｎｓ以下の時間内に終了する。その後、ＦＰＧＡは、タイマの計時により時間Ｔ３が経過したか否かを判定し（Ｓ１９）、経過していない場合（Ｓ１９：ＮＯ）、ステップＳ１６に処理を移す。この時間Ｔ３は、例えば１５μｓの長さである。

【0055】

時間Ｔ３が経過した場合（Ｓ１９：ＹＥＳ）、ＦＰＧＡは、平均化した負荷７側のインピーダンス（より具体的には、インピーダンスを示すデータ）をＣＰＵに向けて出力する（Ｓ２０）。その後、ＦＰＧＡは、初回フラグが１にセットされているか否かを判定し（Ｓ２１）、１にセットされている場合（Ｓ２１：ＹＥＳ）、即ち、最初にインピーダンスの算出及び平均化を終えた場合、ＦＰＧＡは、インピーダンス更新フラグを１にセットする（Ｓ２２）と共に、初回フラグを０にクリアする（Ｓ２３）。

【0056】

ステップＳ２３の処理を終えた場合、又はステップＳ２１で初回フラグが１にセットされていなかった場合（Ｓ２１：ＮＯ）、ＦＰＧＡは、マスク信号がオンであるか否かを判定し（Ｓ２４）、依然としてオンではない場合（Ｓ２４：ＮＯ）、負荷７側のインピーダンスの算出及び平均化を繰り返すために、ステップＳ１５に処理を移す。一方、マスク信号がオンとなって再びマスクされた場合（Ｓ２４：ＹＥＳ）、ＦＰＧＡは、図４の処理を終了する。

【0057】

なお、ステップＳ１６で反射係数を算出するためのパラメータを取得し、ステップＳ１７で負荷７側を見た反射係数を算出し、ステップＳ１８で反射係数を平均化し、ステップＳ２０で平均化した反射係数を出力するようにしてもよい。

【0058】

図５の処理が起動された場合、ＣＰＵは、インピーダンス更新フラグが１にセットされているか否かを判定し（Ｓ３１）、１にセットされていない場合（Ｓ３１：ＮＯ）、１にセットされるまで待機する。これに対し、インピーダンス更新フラグが１にセットされている場合（Ｓ３１：ＹＥＳ）、ＣＰＵは、算出部２から平均化されたインピーダンスを取り込み（Ｓ３２）、負荷７側のインピーダンスを高周波電源５の出力インピーダンスに整合させるべく、可変キャパシタ１のキャパシタンスを算出する（Ｓ３３）。次いで、ＣＰＵは、可変キャパシタ１のキャパシタンスが算出したキャパシタンスとなるように、キャパシタンス要素３１，３２，・・３８がとるべきオン／オフ状態、即ち半導体スイッチ２１，２２，・・２８がとるべきオン／オフ状態を決定する（Ｓ３４）。その後、ＣＰＵは、更新フラグを０にクリアし（Ｓ３５）、マスク信号をオンにして（Ｓ３６）図５の処理を終了する。

【0059】

なお、図４に示す処理によって反射係数が出力される場合は、図５のステップＳ３２で平均化された反射係数を取り込み、Ｓ３３では負荷７側を見た反射係数を０に近づけるべく、可変キャパシタ１のキャパシタンスを算出すればよい。

【0060】

図６の処理が起動された場合、ＣＰＵは、１周期前の処理で不図示のＲＡＭに記憶した半導体スイッチ２１，２２，・・２８のオン／オフ状態を読み出し（Ｓ４１）、図５のステップＳ３４で決定したオン／オフ状態と比較する（Ｓ４２）。次いで、ＣＰＵは、比較結果に基づいて、オンからオフに又はオフからオンに変化するビットを抽出する（Ｓ４３）と共に、変化するビット数をｊに代入する（Ｓ４４）。更に、ＣＰＵは、ｊが０であるか否か、即ち変化するビットが無いか否かを判定し（Ｓ４５）、ｊが０である場合（Ｓ４５：ＹＥＳ）、マスク信号をオフするために後述するステップＳ５３に処理を移す。一方、ｊが０ではない場合（Ｓ４５：ＮＯ）、ＣＰＵは、ｋを８に初期化する（Ｓ４６）。

【0061】

その後、ＣＰＵは、半導体スイッチ２１，２２，・・２８のうちのｋ番目のビットであるＢｋが、オンからオフに又はオフからオンに変化するビットであるか否かを判定する（Ｓ４７）。Ｂｋが変化するビットではない場合（Ｓ４７：ＮＯ）、ＣＰＵは、変化するビットをサーチするために、後述するステップＳ５１に処理を移す。一方、Ｂｋが変化するビットである場合（Ｓ４７：ＹＥＳ）、ＣＰＵは、Ｂｋに対応するｋ番目の半導体スイッチについて実際にオン／オフを切り換えるために、後述するスイッチ切換に係るサブルーチンを呼び出して実行する（Ｓ４８）。

【0062】

スイッチ切換に係るサブルーチンからリターンした場合、ＣＰＵは、ｊを１だけデクリメントし（Ｓ４９）、ｊが０であるか否か、即ち変化する残りのビット数が０であるか否かを判定する（Ｓ５０）。ｊが０ではない場合（Ｓ５０：ＮＯ）、ＣＰＵは、ｋを１だけデクリメントした（Ｓ５１）後、変化するビットを更にサーチするために、ステップＳ４７に処理を移す。

【0063】

ステップＳ５０でｊが０である場合（Ｓ５０：ＹＥＳ）、即ち変化する残りのビット数が０となった場合、ＣＰＵは、切り換え後の半導体スイッチ２１，２２，・・２８のオン／オフ状態を記憶し（Ｓ５２）、更にマスク信号をオフして（Ｓ５３）図６の処理を終了する。ここで記憶したオン／オフ状態は、次の１周期におけるステップＳ４１で読み出されることとなる。なお、ステップＳ５２で記憶した切り換え後のオン／オフ状態は、図５のステップＳ３４で決定したオン／オフ状態と一致する。

【0064】

上述の図６に示すフローチャートでは、半導体スイッチ２１，２２，・・２８のうち、オンからオフに又はオフからオンに変化するビットを抽出し、抽出したビットのみについて半導体スイッチ２１，２２，・・２８のオン／オフを切り換えたが、これに限定されるものではない。例えば、半導体スイッチ２１，２２，・・２８の各ビットが変化するか否かに関わらず、全てのビットについて半導体スイッチ２１，２２，・・２８のオン／オフを新たに設定してもよい。

【0065】

具体的には、図６に示す各ステップのうち、Ｓ４１－４３、Ｓ４５及びＳ４７を削除し（次の番号のステップに移るようにする）、ステップＳ４４でｊに８（総ビット数）を代入し、ステップＳ４８のスイッチ切換に係るサブルーチンでＢｋに対応するｋ番目の半導体スイッチについてオン／オフを新たに設定すればよい。

【0066】

次に、半導体スイッチ２１をオン／オフする方法、即ち半導体スイッチ２１ａ及び２１ｂの何れか一方をオン／オフする方法について説明する。図７は、実施形態１に係るインピーダンス整合装置１００における半導体スイッチ２１ａ及び２１ｂのオン／オフ動作を示すタイミングチャートである。図７に示す６つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてあり、上段から順に、インピーダンスの更新周期、インピーダンスの整合演算、第１スイッチのオン／オフ回数及びオン／オフ状態、並びに第２スイッチのオン／オフ回数及びオン／オフ状態を模式的に示す。但し、第１スイッチ及び第２スイッチ夫々は、半導体スイッチ２１ａ及び２１ｂを表す（半導体スイッチ２２ａ及び２２ｂ，・・半導体スイッチ２８ａ及び２８ｂを表す場合についても同様）。

【0067】

インピーダンスの更新周期は、１サイクルが例えば１ｍｓであり、図３の全体に示すシーケンスが出現する周期に相当する。インピーダンスの整合演算は、図３の最下段に示す整合演算に相当し、インピーダンスの更新周期に対応する時間内に実行される複数回の演算を図７では代表的に「演」と表してある。第１スイッチ又は第２スイッチのオン／オフ回数は、インピーダンスの更新に応じて第１スイッチ又は第２スイッチがオンからオフに又はオフからオンに制御された累計回数を表す。そして、その累計回数のカウントアップに応じて第１スイッチ又は第２スイッチのオン／オフ状態が図７に示すように変化する。

【0068】

図７に示す例では、第１スイッチ又は第２スイッチのオン／オフ回数が４になる時（４は図示せず）に、オン／オフする対象のスイッチが巡回的に切り換わる。具体的には、時刻ｔ１１で第２スイッチがオンからオフに制御されてオン／オフ回数が３から４になる時に、オン／オフする対象のスイッチが第２スイッチから第１スイッチに巡回的に切り換わる。この時点では、第１スイッチの状態に変化はない。オン／オフする対象のスイッチではなくなった第２スイッチはオフの状態が維持される。その後、インピーダンスが更新されて半導体スイッチ２１のオン／オフを切り換える必要が生じる都度、第１スイッチがオフからオンに又はオンからオフに制御され、その都度第１スイッチのオン／オフ回数がカウントアップされる。

【0069】

時刻ｔ１２では、第１スイッチがオンからオフに制御されてオン／オフ回数が３から４になる時に、オン／オフする対象のスイッチが第１スイッチから第２スイッチに巡回的に切り換わる。この時点では、第２スイッチの状態に変化はない。オン／オフする対象のスイッチではなくなった第１スイッチはオフの状態が維持される。その後、インピーダンスが更新されて半導体スイッチ２１のオン／オフを切り換える必要が生じる都度、第２スイッチがオフからオンに又はオンからオフに制御され、その都度第２スイッチのオン／オフ回数がカウントアップされる。以下同様に、オン／オフする対象のスイッチが、時刻ｔ１３にて第１スイッチに巡回的に切り換わり、時刻ｔ１４にて第１スイッチから第２スイッチに巡回的に切り換わる。

【0070】

図７に示す例では、第１スイッチ又は第２スイッチのオン／オフ回数が４になる時にオン／オフする対象のスイッチを切り換えたが、この回数「４」が２、６、８等の偶数である場合は、単にオン／オフの回数が減少又は増加するだけであり、図７と同様のタイミングチャートに表される。一方、上記の回数「４」が３、５等の奇数で有る場合は、図７に示すものとは異なるタイミングチャートで表される。

【0071】

図８は、実施形態１に係るインピーダンス整合装置１００における半導体スイッチ２１ａ及び２１ｂのオン／オフ動作を示す他のタイミングチャートである。図８に示すタイミングチャートは、図７に示す場合と比較して、第１スイッチ又は第２スイッチのオン／オフ回数が３になる時にオン／オフする対象のスイッチを切り換える点に違いがある。インピーダンスの更新周期及びインピーダンスの整合演算については図７に示す場合と同様であるため、図に関するその他の詳細な説明を省略する。

【0072】

例として、時刻ｔ２１で第２スイッチをオフからオンに制御するためにオン／オフ回数が２から３になる時（３は図示せず）に、オン／オフする対象のスイッチが第２スイッチから第１スイッチに巡回的に切り換わる。この時点で第２スイッチをオンにすると、以後第１スイッチのオン／オフが無効になるため、時刻ｔ２１では第２スイッチをオンにせずに第１スイッチをオンにする。従って、第１スイッチのオン／オフ回数が０ではなく１になる。その後、インピーダンスが更新されて半導体スイッチ２１のオン／オフを切り換える必要が生じる都度、第１スイッチがオンからオフに又はオフからオンに制御され、その都度第１スイッチのオン／オフ回数がカウントアップされる。但し、図８に示す例では、オン／オフする対象のスイッチを第２スイッチに切り換えるまでの間に、第１スイッチがオフからオンに制御されることはない。

【0073】

時刻ｔ２２では、第１スイッチをオフからオンに制御するためにオン／オフ回数が２から３になる時にオン／オフする対象のスイッチが第１スイッチから第２スイッチに巡回的に切り換わる。この時点で第１スイッチをオンにすると、以後第２スイッチのオン／オフが無効になるため、時刻ｔ２２では第１スイッチをオンにせずに第２スイッチをオンにする。従って、第２スイッチのオン／オフ回数が０ではなく１になる。その後、インピーダンスが更新されて半導体スイッチ２１のオン／オフを切り換える必要が生じる都度、第２スイッチがオンからオフに又はオフからオンに制御され、その都度第２スイッチのオン／オフ回数がカウントアップされる。以下同様に、オン／オフする対象のスイッチが、時刻ｔ２３にて第２スイッチから第１スイッチに巡回的に切り換わる。

【0074】

以下では、図７及び図８に示す制御部３の動作を、それを示すフローチャートを用いて説明する。図９は、スイッチ切換のサブルーチンに係るＣＰＵの処理手順を示すフローチャートである。図９に示すサブルーチンは、インピーダンスの更新周期の１サイクルの間に、図６に示すメインルーチンにおけるステップＳ４８にてビット毎に最大で計８回呼び出される。図中のＴｋ、Ｘｋ、Ｎｋ及びＳｋにおけるｋ（ｋ＝１，２，・・８）は、図６で導入した処理中のビット番号に対応している。

【0075】

Ｔｋは各ビット番号に対応するタイマである。このタイマは、１つの半導体スイッチについてオン／オフを制御し続ける上限の時間（図９では所定時間）を計時するものである。この上限の時間をビット後に変更してもよい。Ｘｋは各ビット番号に対応する切換カウンタ、即ちオン／オフ回数をカウントするカウンタである。Ｎｋは各ビット番号に対応するオン／オフ回数の上限値であり、図７及び図８夫々の例では４及び３である。この上限値は２以上の整数であり、ビット毎に変更してもよい。Ｓｋは、オン／オフを制御している半導体スイッチの通番をビット番号毎に巡回的に計数するものである。本実施形態１では、ビット毎に半導体スイッチを２個用いるため、Ｓｋの計数値は０，１，０，１，・・と巡回的に変化する。例えばビット毎に半導体スイッチを３個用いた場合、Ｓｋの計数値は０，１，２，０，１，２・・と巡回的に変化するが、２，１，０，２，１，０・・と変化させてもよい。図９では、半導体スイッチを単にスイッチと記載する。

【0076】

図９のサブルーチンが呼び出された場合、ＣＰＵは、タイマＴｋの計時により所定時間を経過したか否かを判定し（Ｓ６１）、経過していない場合（Ｓ６１：ＮＯ）、切換カウンタＸｋをインクリメントする（Ｓ６２）。その後、ＣＰＵは、ＸｋがＮｋになったか否かを判定し（Ｓ６３）、Ｎｋになった場合（Ｓ６３：ＹＥＳ）、Ｘｋを０に初期化し（Ｓ６４）、更にスイッチ番号Ｓｋに応じた半導体スイッチがオンであるか否かを判定する（Ｓ６５）。この判定は、対象の半導体スイッチに係るタイミングが、図７及び図８の何れの場合に対応するかを判定するためのものである。例えば、ｋ＝１の場合、図７の時刻ｔ１１及びｔ１２の間でこのサブルーチンが呼び出された場合は、Ｓｋ＝０であり、第１スイッチである半導体スイッチ２１ａがオンであるか否かが判定される。

【0077】

Ｓｋに応じた半導体スイッチがオンである場合（Ｓ６５：ＹＥＳ）、即ち図７に示すタイミングに対応する場合、ＣＰＵは、Ｓｋに応じた半導体スイッチをオフする（Ｓ６６）と共に、Ｓｋを巡回的にインクリメントする（Ｓ６７）。これにより、オン／オフする対象の半導体スイッチが巡回的に切り換わる。次いで、ＣＰＵは、タイマＴｋによる計時を開始した（Ｓ６８）後、呼び出されたメインルーチンにリターンする。

【0078】

ステップＳ６５でＳｋに応じた半導体スイッチがオンではない場合（Ｓ６５：ＮＯ）、即ち図８に示すタイミングに対応する場合、ＣＰＵは、Ｓｋに応じた半導体スイッチをオンせずに、Ｓｋを巡回的にインクリメントする（Ｓ６９）。これにより、オン／オフする対象の半導体スイッチが巡回的に切り換わる。次いで、ＣＰＵは、、新たなＳｋに応じた半導体スイッチをオンする（Ｓ７０）と共に、オン／オフ回数を計数する切換カウンタＸｋをインクリメントする（Ｓ７１）。その後、ＣＰＵは、タイマＴｋによる計時を開始するために、ステップＳ６８に処理を移す。

【0079】

一方、ステップＳ６３でＸｋがＮｋではない場合、即ち、オン／オフする対象の半導体スイッチを切り換えない場合、ＣＰＵは、スイッチ番号Ｓｋに応じた半導体スイッチをオンからオフに又はオフからオンに切り換えた（Ｓ７２）後に、呼び出されたメインルーチンにリターンする。

【0080】

上述の図９に示すサブルーチンでタイマＴｋの計時により所定時間を経過したか否かを判定するのは、図６に示すメインルーチンから呼び出された場合に限られていた。即ち、Ｂｋが変化するビットではない状態が継続する場合、タイマＴｋの計時により所定時間を経過したか否かを判定する機会がない状態が、長時間にわたって継続することがある。このような場合であっても、タイマＴｋによる割込処理、又は該割込処理から起動される処理にて、タイマＴｋの計時により所定時間を経過したか否かを判定することができる。この場合の処理手順について、以下に説明する。

【0081】

図１０は、オン／オフする対象の半導体スイッチを切り換えるＣＰＵの処理手順を示すフローチャートである。図１０の処理が開始又は起動された場合、ＣＰＵは、オン／オフ回数をカウントする切換カウンタＸｋを０に初期化する（Ｓ８１）と共に、スイッチ番号Ｓｋに応じた半導体スイッチがオフであるか否かを判定する（Ｓ８２）。この判定は、対象の半導体スイッチに係るタイミングが、図７及び図８の何れの場合に対応するかを判定するためのものである（図９のステップＳ６５参照）。

【0082】

Ｓｋに応じた半導体スイッチがオンである場合（Ｓ８２：ＹＥＳ）、即ち図７に示すタイミングに対応する場合、ＣＰＵは、Ｓｋに応じた半導体スイッチを強制的にオフする（Ｓ８３）と共に、Ｓｋを巡回的にインクリメントする（Ｓ８４）。これにより、オン／オフする対象の半導体スイッチが巡回的に切り換わる。次いで、ＣＰＵは、新たなＳｋに応じた半導体スイッチをオンする（Ｓ８５）と共に、オン／オフ回数を計数する切換カウンタＸｋをインクリメントする（Ｓ８６）。その後、ＣＰＵは、タイマＴｋによる計時を開始した（Ｓ８７）後、図１０の処理を終了する。

【0083】

一方、ステップＳ８２でＳｋに応じた半導体スイッチがオンではない場合（Ｓ８２：ＮＯ）、即ち図８に示すタイミングに対応する場合、ＣＰＵは、Ｓｋに応じた半導体スイッチをオンせずに、Ｓｋを巡回的にインクリメントする（Ｓ８８）。これにより、オン／オフする対象の半導体スイッチが巡回的に切り換わる。即ち、この場合は、単に、オン／オフする対象の半導体スイッチが切り換わるだけである。その後、ＣＰＵは、タイマＴｋによる計時を開始するために、ステップＳ８７に処理を移す。

【0084】

以上のように本実施形態１によれば、キャパシタ１１ａ及び半導体スイッチ２１ａの直列回路と、キャパシタ１１ｂ及び半導体スイッチ２１ｂの直列回路とが２つ並列に接続されたキャパシタンス要素３１と、同様に構成されたキャパシタ１２ａ，１２ｂ及び半導体スイッチ２２ａ，２２ｂを含むキャパシタンス要素３２と、・・キャパシタンス要素３８とが８つ並列に接続されて、高周波電源５と負荷７との間に設けられている。そして、高周波電源５の出力端又はインピーダンス整合装置の入力端から負荷７側を見たインピーダンスに関するパラメータを高周波検出部６から取得し（ステップＳ１６）、取得したパラメータを用いて、現在の負荷７側のインピーダンス又は反射係数を算出する（ステップＳ１７）。負荷７側のインピーダンスを算出した場合は、調整後の負荷７側のインピーダンスが高周波電源５の出力インピーダンスに近づくように可変キャパシタ１のキャパシタンスを調整すべく、キャパシタンス要素３１，３２，・・３８がとるべきオン／オフ状態を決定する（ステップＳ３４）。一方、反射係数を算出した場合は、実際の反射係数が０に近づくように可変キャパシタ１のキャパシタンスを調整すべく、キャパシタンス要素３１，３２，・・３８がとるべきオン／オフ状態を決定する。その後、決定したオン／オフ状態に対応させるべく半導体スイッチ２１ａ又は２１ｂ，２２ａ又は２２ｂ，・・２８ａ又は２８ｂの夫々について実際のオン／オフ状態を新たにオン又はオフに調整する場合（ステップＳ４９から呼び出すサブルーチン）、キャパシタンス要素３１，３２，・・３８夫々に含まれる半導体スイッチ２１ａ及び２１ｂ，２２ａ及び２２ｂ，・・２８ａ及び２８ｂのうち、オン／オフする対象の半導体スイッチを巡回的に切り換える。これにより、スイッチングロスによる発熱が半導体スイッチ２１ａ及び２１ｂ，２２ａ及び２２ｂ，・・２８ａ及び２８ｂに夫々分散されるため、個々の半導体スイッチの温度上昇が抑えられる。従って、半導体スイッチ２１ａ及び２１ｂ，２２ａ及び２２ｂ，・・２８ａ及び２８ｂのスイッチングロスによる温度上昇を抑制することが可能となる。

【0085】

また、実施形態１によれば、キャパシタンス要素３１，３２，・・３８夫々に含まれる複数（２つ）の半導体スイッチ２１ａ及び２１ｂ，２２ａ及び２２ｂ，・・２８ａ及び２８ｂのうち、１つの半導体スイッチ２１ａ又は２１ｂ，２２ａ又は２２ｂ，・・２８ａ又は２８ｂを夫々累計でＮ回（Ｎは２以上の整数）オンからオフに又はオフからオンにした場合、オン／オフする対象の半導体スイッチを、同じキャパシタンス要素３１，３２，・・３８夫々に含まれる複数（２つ）の半導体スイッチの中で巡回的に切り換える。従って、複数（２つ）の半導体スイッチ２１ａ及び２１ｂ，２２ａ及び２２ｂ，・・２８ａ及び２８ｂの夫々がオン／オフされる頻度を、キャパシタンス要素３１，３２，・・３８夫々に含まれる半導体スイッチの数に応じて低減することができる。

【0086】

更に、実施形態１によれば、キャパシタンス要素３１，３２，・・３８夫々に含まれる複数（２つ）の半導体スイッチ２１ａ及び２１ｂ，２２ａ及び２２ｂ，・・２８ａ及び２８ｂのうち、１つの半導体スイッチ２１ａ又は２１ｂ，２２ａ又は２２ｂ，・・２８ａ又は２８ｂを夫々所定時間の間オンからオフに又はオフからオンにした場合、オン／オフする対象の半導体スイッチを、同じキャパシタンス要素３１，３２，・・３８夫々に含まれる複数（２つ）の半導体スイッチの中で巡回的に切り換える。従って、複数（２つ）の半導体スイッチ２１ａ及び２１ｂ，２２ａ及び２２ｂ，・・２８ａ及び２８ｂの夫々がオン／オフされる頻度を、キャパシタンス要素３１，３２，・・３８夫々に含まれる半導体スイッチの数に応じて低減することができる。

【0087】

更に、実施形態１によれば、キャパシタンス要素３１，３２，・・３８夫々に含まれるキャパシタ１１ａ及び１１ｂ，１２ａ及び１２ｂ，・・１８ａ及び１８ｂのキャパシタンスの大きさが同等である。制御部３は、複数（２つ）の半導体スイッチ２１ａ及び２１ｂ，２２ａ及び２２ｂ，・・２８ａ及び２８ｂの夫々について両方をオフにした状態で、１つの半導体スイッチ２１ａ又は２１ｂ，２２ａ又は２２ｂ，・・２８ａ又は２８ｂを夫々オフからオンにし、その後オンからオフにする。従って、キャパシタンス要素３１，３２，・・３８夫々を外部から見たキャパシタンスを、０にするか又はキャパシタ１１ａ，１２ａ，・・１８ａのキャパシタンスと同じ大きさにすることができる。

【0088】

更に、実施形態１によれば、可変キャパシタ１に含まれるキャパシタ１１ａ及び１１ｂ，１２ａ及び１２ｂ，・・１８ａ及び１８ｂの少なくとも一部は、キャパシタンスの大きさが段階的に異なる。従って、並列的に接続されるキャパシタ１１ａ又は１１ｂ，１２ａ又は１２ｂ，・・１８ａ又は１８ｂの組み合わせによるキャパシタンスの調整範囲を比較的大きくすることができる。

【0089】

更に、実施形態１によれば、自身に含まれるキャパシタのキャパシタンスが大きく、可変キャパシタ１に組み入れられる頻度が低いキャパシタンス要素の一部又は全部について、半導体スイッチの数を少なくして、トータルの半導体スイッチの数を必要最小限にすることができる。

【0090】

（実施形態２）
実施形態１は、キャパシタ及び半導体スイッチの直列回路が２つ並列に接続されたキャパシタンス要素（第１キャパシタンス要素に相当）が８つ並列に接続されている形態であるのに対し、実施形態２は、キャパシタ及び並列的に接続された２つの半導体スイッチが直列的に接続されたキャパシタンス要素（第２キャパシタンス要素に相当）が８つ並列に接続されている形態である。実施形態２に係るインピーダンス整合装置のブロック構成は、実施形態１の場合と同様であるため、対応する箇所には同様の符号を付してその説明を省略する。

【0091】

図１１は、実施形態２に係るインピーダンス整合装置１００におけるキャパシタンス要素３１及び駆動回路４１の構成例を示す回路図である。キャパシタンス要素３１は、一端が伝送路１０１に接続されたキャパシタ１１と、カソードが接地電位に接続されたＰＩＮダイオードである半導体スイッチ２１ａ及び２１ｂとを含む。半導体スイッチ２１ａ及び２１ｂ夫々のアノードは、キャパシタＣ２ａ及びＣ２ｂを介してキャパシタ１１の他端に接続されている。キャパシタＣ２ａ及びＣ２ｂのキャパシタンスは、キャパシタＣ２ａ及びＣ２ｂ夫々とキャパシタ１１との合成キャパシタンスがキャパシタ１１のキャパシタンスに限りなく近くなるようにするため、キャパシタ１１のキャパシタンスより十分大きい。キャパシタＣ２ａ及びＣ２ｂ夫々は、半導体スイッチ２１ａ及び２１ｂに印加される電圧の直流分をカットするものであるため、何れか一方を導線に置き換えてもよい。

【0092】

他のキャパシタンス要素３２，３３，・・３８夫々の構成については、内部にキャパシタ１２，１３，・・１８が含まれる点と、半導体スイッチ２２ａ及び２２ｂ，２３ａ及び２３ｂ，・・２８ａ及び２８ｂが含まれる点とを除いて上記と同様である。１つのキャパシタンス要素に含まれる半導体スイッチの数は２つに限定されず、３つ以上であってもよい。また、キャパシタンス要素３１，３２，・・３８夫々に含まれる半導体スイッチ２１ａ及び２１ｂ，２２ａ及び２２ｂ，・・２８ａ及び２８ｂの数は、一定数（ここでは２つ）に限定されない。駆動回路４１の構成、及び他の駆動回路４２，４３，・・４８の構成は、その動作内容を含めて実施形態１の場合と同様である。

【0093】

上述の構成において、実施形態１の場合と同様に、半導体スイッチ２１ａ及び２１ｂは、両方が同時にオン状態になることがないように制御される。具体的には、半導体スイッチ２１ａ及び２１ｂは、両方がオフである状態を基本とし、何れか一方がオフからオンに又はオンからオフに制御される。これにより、キャパシタ１１ａ及び１１ｂの何れか一方について、可変キャパシタ１への組み入れが制御される。従って、スイッチ状態設定部４を介して駆動回路４１を制御する制御部３の動作は、実施形態１の場合と全く同じであり、図３から図１０までを用いて説明した内容がそのまま本実施形態２に適用される。

【0094】

以上のように本実施形態２によれば、キャパシタ１１及び並列的に接続された２つの半導体スイッチ２１ａ，２１ｂが直列的に接続されたキャパシタンス要素３１と、同様に構成されたキャパシタ１２及び半導体スイッチ２２ａ，２２ｂを含むキャパシタンス要素３２と、・・キャパシタンス要素３８とが８つ並列に接続されている。制御部３は、複数（２つ）の半導体スイッチ２１ａ及び２１ｂ，２２ａ及び２２ｂ，・・２８ａ及び２８ｂの夫々について両方をオフにした状態で、１つの半導体スイッチ２１ａ又は２１ｂ，２２ａ又は２２ｂ，・・２８ａ又は２８ｂを夫々オフからオンにし、その後オンからオフにする。従って、キャパシタンス要素３１，３２，・・３８夫々を外部から見たキャパシタンスを、０にするか又はキャパシタ１１，１２，・・１８のキャパシタンスと同じ大きさにすることができる。

【0095】

（実施形態３）
実施形態２は、キャパシタ及び並列的に接続された２つの半導体スイッチが直列的に接続されたキャパシタンス要素が８つ並列に接続されている形態であるのに対し、実施形態３は、キャパシタ及び直列的に接続された２つの半導体スイッチが直列的に接続されたキャパシタンス要素（第２キャパシタンス要素に相当）が８つ並列に接続されている形態である。実施形態３に係るインピーダンス整合装置のブロック構成は、実施形態１の場合と同様であるため、対応する箇所には同様の符号を付してその説明を省略する。

【0096】

図１２は、実施形態３に係るインピーダンス整合装置１００におけるキャパシタンス要素３１及び駆動回路４１の構成例を示す回路図である。キャパシタンス要素３１は、一端が伝送路１０１に接続されたキャパシタ１１と、キャパシタＣ２を介して直列的に接続されたＰＩＮダイオードである半導体スイッチ２１ａ及び２１ｂとを含む。半導体スイッチ２１ａのアノードは、キャパシタ１１の他端に接続されている。半導体スイッチ２１ｂのカソードは、接地電位に接続されている。半導体スイッチ２１ａのカソード及びキャパシタＣ２の接続点は、交流分をカットするためのチョークコイルであるインダクタＬ２を介して接地電位に接続されている。キャパシタＣ２のキャパシタンスは、キャパシタ１１との合成キャパシタンスがキャパシタ１１のキャパシタンスに限りなく近くなるようにするため、キャパシタ１１のキャパシタンスより十分大きい。

【0097】

他のキャパシタンス要素３２，３３，・・３８夫々の構成については、内部にキャパシタ１２，１３，・・１８が含まれる点と、半導体スイッチ２２ａ及び２２ｂ，２３ａ及び２３ｂ，・・２８ａ及び２８ｂが含まれる点とを除いて上記と同様である。１つのキャパシタンス要素に含まれる半導体スイッチの数は２つに限定されず、３つ以上であってもよい。また、キャパシタンス要素３１，３２，・・３８夫々に含まれる半導体スイッチ２１ａ及び２１ｂ，２２ａ及び２２ｂ，・・２８ａ及び２８ｂの数は、一定数（ここでは２つ）に限定されない。駆動回路４１の構成、及び他の駆動回路４２，４３，・・４８の構成は、その動作内容を含めて実施形態１の場合と同様である。

【0098】

上述の構成において、実施形態１及び２の場合とは異なり、半導体スイッチ２１ａ及び２１ｂは、両方が同時にオフ状態になることがないように制御される。具体的には、半導体スイッチ２１ａ及び２１ｂは、両方がオンである状態を基本とし、何れか一方がオンからオフに又はオフからオンに制御される。これにより、キャパシタ１１の可変キャパシタ１への組み入れが制御される。スイッチ状態設定部４を介して駆動回路４１を制御する制御部３の動作は、スイッチ切換に係るサブルーチンを実行する直前（図６のステップＳ４８の直前）まで実施形態１の場合と全く同じであり、図３から図６までを用いて説明した内容がそのまま本実施形態２に適用される。

【0099】

図１３は、実施形態３に係るインピーダンス整合装置１００における半導体スイッチ２１ａ及び２１ｂのオン／オフ動作を示すタイミングチャートである。図１３に示すタイミングチャートは、実施形態１の図７に示す場合と比較して、第１スイッチ及び第２スイッチのオン／オフ状態の変化態様に違いがある。インピーダンスの更新周期、インピーダンスの整合演算、並びに第１スイッチ及び第２スイッチのオン／オフ回数については図７に示す場合と同様であるため、図に関するその他の詳細な説明を省略する。

【0100】

図１３に示す例では、第１スイッチ又は第２スイッチのオン／オフ回数が４になる時（４は図示せず）に、オン／オフする対象のスイッチが巡回的に切り換わる。具体的には、時刻ｔ１１で第２スイッチがオフからオンに制御されてオン／オフ回数が３から４になる時に、オン／オフする対象のスイッチが第２スイッチから第１スイッチに巡回的に切り換わる。この時点では、第１スイッチの状態に変化はない。オン／オフする対象のスイッチではなくなった第２スイッチはオンの状態が維持される。その後、インピーダンスが更新されて半導体スイッチ２１のオン／オフを切り換える必要が生じる都度、第１スイッチがオンからオフに又はオフからオンに制御され、その都度第１スイッチのオン／オフ回数がカウントアップされる。

【0101】

時刻ｔ１２では、第１スイッチがオフからオンに制御されてオン／オフ回数が３から４になる時に、オン／オフする対象のスイッチが第１スイッチから第２スイッチに巡回的に切り換わる。この時点では、第２スイッチの状態に変化はない。オン／オフする対象のスイッチではなくなった第１スイッチはオンの状態が維持される。その後、インピーダンスが更新されて半導体スイッチ２１のオン／オフを切り換える必要が生じる都度、第２スイッチがオンからオフに又はオフからオンに制御され、その都度第２スイッチのオン／オフ回数がカウントアップされる。以下同様に、オン／オフする対象のスイッチが、時刻ｔ１３にて第１スイッチに巡回的に切り換わり、時刻ｔ１４にて第１スイッチから第２スイッチに巡回的に切り換わる。

【0102】

図１３における第１スイッチ及び第２スイッチのオン／オフ状態の変化態様を、実施形態１の図７に例示したものと比較すれば、図７におけるオンからオフへの変化及びオフからオンへの変化の夫々が、図１３ではオフからオンへの変化及びオンからオフへの変化に置き換わっていると言える。換言すれば、実施形態１の図９及び図１０に示す処理中の「オン」を「オフ」に、「オフ」を「オン」に置き換えることにより、図９及び図１０に示す処理が本実施形態３にも適用できる。

【0103】

より具体的に、図９では、ステップＳ６５にて「スイッチ番号Ｓｋに応じた半導体スイッチがオフであるか否かを判定」し、ステップＳ６６にて「Ｓｋに応じた半導体スイッチをオン」し、ステップＳ７０にて「新たなＳｋに応じた半導体スイッチをオフ」する。また、図１０では、ステップＳ８２にて「スイッチ番号Ｓｋに応じた半導体スイッチがオフであるか否かを判定」し、ステップＳ８３にて「Ｓｋに応じた半導体スイッチをオン」し、ステップＳ８５にて「新たなＳｋに応じた半導体スイッチをオフ」する。

【0104】

以上のように本実施形態３によれば、キャパシタ１１及び直列的に接続された２つの半導体スイッチ２１ａ，２１ｂが直列に接続されたキャパシタンス要素３１と、同様に構成されたキャパシタ１２及び半導体スイッチ２２ａ，２２ｂを含むキャパシタンス要素３２と、・・キャパシタンス要素３８とが８つ並列に接続されている。制御部３は、複数（２つ）の半導体スイッチ２１ａ及び２１ｂ，２２ａ及び２２ｂ，・・２８ａ及び２８ｂの夫々について両方をオンにした状態で、１つの半導体スイッチ２１ａ又は２１ｂ，２２ａ又は２２ｂ，・・２８ａ又は２８ｂを夫々オンからオフにし、その後オフからオンにする。従って、キャパシタンス要素３１，３２，・・３８夫々を外部から見たキャパシタンスを、０にするか又はキャパシタ１１，１２，・・１８のキャパシタンスと同じ大きさにすることができる。

【0105】

なお、実施形態２にあっては、１つのキャパシタ及び並列的に接続された複数の半導体スイッチを直列的に接続して１つのキャパシタンス要素とし、実施形態３にあっては、１つのキャパシタ及び直列的に接続された複数の半導体スイッチを直列的に接続して１つのキャパシタンス要素としたが、これらを組み合わせてもよい。具体的には、並列的に接続された複数の半導体スイッチと、直列的に接続された複数の半導体スイッチとの並列回路を、１つのキャパシタと直列的に接続して１つのキャパシタンス要素としてもよい。この場合、例えば、並列的に接続された複数の半導体スイッチのうちで、オン／オフする半導体スイッチを巡回的に切り換え、この巡回的な切り換えが一巡した場合、次は直列的に接続された複数の半導体スイッチのうちで、オン／オフする半導体スイッチを巡回的に切り換え、これらを繰り返せばよい。

【0106】

今回開示された実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。また、各実施形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。

【符号の説明】

【0107】

１００ インピーダンス整合装置
１０１ 伝送路
１ 可変キャパシタ
Ｃ１、Ｃ２、Ｃ２ａ、Ｃ２ｂ キャパシタ
Ｌ１、Ｌ２ インダクタ
１１、１２、１３、１４、１５、１６、１７、１８ キャパシタ
１１ａ、１２ａ、１３ａ、１４ａ、１５ａ、１６ａ、１７ａ、１８ａ キャパシタ
１１ｂ、１２ｂ、１３ｂ、１４ｂ、１５ｂ、１６ｂ、１７ｂ、１８ｂ キャパシタ
２１ａ、２２ａ、２３ａ、２４ａ、２５ａ、２６ａ、２７ａ、２８ａ 半導体スイッチ
２１ｂ、２２ｂ、２３ｂ、２４ｂ、２５ｂ、２６ｂ、２７ｂ、２８ｂ 半導体スイッチ
３１、３２、３３、３４、３５、３６、３７、３８ キャパシタンス要素
４１、４２、４３、４４、４５、４６、４７、４８ 駆動回路
ＱＨ、ＱＬ トランジスタ
Ｒ 抵抗器
ＳＣ スピードアップコンデンサ
Ｆ フィルタ
ＦＣ キャパシタ
ＦＬ インダクタ
２ 算出部
３ 制御部
４ スイッチ状態設定部
５ 高周波電源
６ 高周波検出部
７ 負荷

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】