特許 7107718 スイッチング素子の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-07-19

(45)【発行日】2022-07-27

(54)【発明の名称】スイッチング素子の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20220720BHJP

   H01L 29/78 20060101ALI20220720BHJP

   H01L 29/12 20060101ALI20220720BHJP

【ＦＩ】

H01L29/78 658A

H01L29/78 653A

H01L29/78 652J

H01L29/78 652K

H01L29/78 652F

H01L29/78 652S

H01L29/78 652T

【請求項の数】 5

(21)【出願番号】P 2018062788

(22)【出願日】2018-03-28

(65)【公開番号】P2019176013

(43)【公開日】2019-10-10

【審査請求日】2021-02-15

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(73)【特許権者】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】高谷 秀史

(72)【発明者】

【氏名】濱田 公守

(72)【発明者】

【氏名】大西 徹

(72)【発明者】

【氏名】金原 啓道

(72)【発明者】

【氏名】辻村 理俊

(72)【発明者】

【氏名】福岡 佑二

(72)【発明者】

【氏名】浦上 泰

(72)【発明者】

【氏名】副島 成雅

【審査官】恩田 和彦

(56)【参考文献】

【文献】特開２０１７－０３７９２１（ＪＰ，Ａ）

【文献】特開２０１７－０６３０８２（ＪＰ，Ａ）

【文献】特開平０４－１６２５７２（ＪＰ，Ａ）

【文献】国際公開第２０１６／１５７６０６（ＷＯ，Ａ１）

【文献】特開２０１７－１９５２２４（ＪＰ，Ａ）

【文献】特表２００４－５２２３１９（ＪＰ，Ａ）

【文献】国際公開第２０１７／０３３３１５（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

(57)【特許請求の範囲】

【請求項1】

スイッチング素子の製造方法であって、
前記スイッチング素子が、
半導体基板と、
前記半導体基板の上面に間隔を開けて平行に設けられている複数のトレンチと、
前記半導体基板の前記上面に設けられている複数の接続トレンチと、
複数の前記トレンチ内に配置されているゲート絶縁膜と、
複数の前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、
を有し、
複数の前記接続トレンチが、複数の前記トレンチのうちの少なくとも３つを接続するように伸びる第１接続トレンチと、複数の前記トレンチのうちの少なくとも３つを接続するように伸びる第２接続トレンチ、を有し、
前記第２接続トレンチが、前記第１接続トレンチとは複数の前記トレンチに沿う方向にずれた位置に配置されており、
前記第１接続トレンチの一方側の端部に接続された前記トレンチが、前記第２接続トレンチの前記一方側の端部に接続された前記トレンチとは異なり、
前記第１接続トレンチの他方側の端部に接続された前記トレンチが、前記第２接続トレンチの前記他方側の端部に接続された前記トレンチとは異なり、
前記半導体基板が、
複数の前記トレンチのそれぞれの側面の上端部において前記ゲート絶縁膜に接するｎ型の第１半導体領域と、
複数の前記トレンチのそれぞれの側面において前記第１半導体領域の下側で前記ゲート絶縁膜に接するｐ型のボディ領域と、
複数の前記トレンチのそれぞれの側面において前記ボディ領域の下側で前記ゲート絶縁膜に接し、前記ボディ領域によって前記第１半導体領域から分離されているｎ型の第２半導体領域と、
複数の前記トレンチのそれぞれの底面において前記ゲート絶縁膜に接し、前記第２半導体領域に接するｐ型の底部領域と、
前記第１接続トレンチの前記一方側の端面を構成する部分の前記トレンチの側面と前記第２接続トレンチの前記一方側の端面を構成する部分の前記トレンチの側面において前記ゲート絶縁膜に接しており、前記ボディ領域と前記底部領域を接続するｐ型の接続領域、
を有しており、
前記製造方法が、
前記半導体基板の前記上面に、複数の前記トレンチ、及び、複数の前記接続トレンチを形成する工程と、
前記半導体基板の前記上面の垂線に対して傾斜するとともに複数の前記接続トレンチに沿う第１方向に沿ってｐ型不純物を照射して前記第１接続トレンチの前記一方側の端面を構成する部分の前記トレンチの側面と前記第２接続トレンチの前記一方側の端面を構成する部分の前記トレンチの側面にｐ型不純物を注入することによって、前記接続領域を形成する工程、
を有するスイッチング素子の製造方法。

【請求項2】

前記ゲート絶縁膜と前記ゲート電極が、複数の前記接続トレンチ内に配置されており、
前記第１半導体領域が、複数の前記接続トレンチの側面の上端部において前記ゲート絶縁膜に接しており、
前記ボディ領域が、複数の前記接続トレンチの側面において前記第１半導体領域の下側で前記ゲート絶縁膜に接しており、
前記第２半導体領域が、複数の前記接続トレンチの側面において前記ボディ領域の下側で前記ゲート絶縁膜に接しており、
複数の前記接続トレンチが複数の前記トレンチを横断する交差部に面する角部の上端部に、ｐ型の無効領域を形成する工程をさらに有する、請求項１のスイッチング素子の製造方法。

【請求項3】

複数の前記トレンチが、第１トレンチ、第２トレンチ、第３トレンチ、第４トレンチ、及び、第５トレンチ、を有し、
前記第１接続トレンチが、前記第２トレンチを横断して前記第１トレンチから前記第３トレンチまで伸びており、
前記第２接続トレンチが、前記第４トレンチを横断して前記第３トレンチから前記第５トレンチまで伸びており、
前記接続領域を形成する前記工程では、前記第１接続トレンチの端面を構成する部分の前記第１トレンチの側面と前記第２接続トレンチの端面を構成する部分の前記第３トレンチの側面にｐ型不純物を注入することによって、前記接続領域を形成する、
請求項１または２のスイッチング素子の製造方法。

【請求項4】

前記垂線に対して前記第１方向とは反対側に傾斜するとともに複数の前記接続トレンチに沿う第２方向に沿ってｐ型不純物を照射して前記第１接続トレンチの端面を構成する部分の前記第３トレンチの側面と前記第２接続トレンチの端面を構成する部分の前記第５トレンチの側面にｐ型不純物を注入することによって、前記ボディ領域と前記底部領域を接続するｐ型領域を形成する工程をさらに有する、請求項３のスイッチング素子の製造方法。

【請求項5】

前記底部領域が、複数の前記接続トレンチのそれぞれの底面に沿って伸びる部分を有する、請求項１～４のいずれか一項のスイッチング素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、スイッチング素子の製造方法に関する。

【0002】

特許文献１には、トレンチゲート型のスイッチング素子が開示されている。このスイッチング素子は、トレンチの底面においてゲート絶縁膜に接するｐ型の底部領域を有している。さらに、トレンチの側面の一部に、底部領域とボディ領域を接続するｐ型の接続領域が設けられている。底部領域と接続領域を設けることで、スイッチング素子の耐圧を向上することができる。

【0003】

特許文献１に開示のスイッチング素子の製造方法では、半導体基板の上面に間隔を開けて第１トレンチと第２トレンチを形成するとともに、第１トレンチと第２トレンチを接続する接続トレンチを形成する。そして、半導体基板の上面の垂線に対して傾斜するとともに接続トレンチに沿う方向に沿ってｐ型不純物を照射して、接続トレンチの端面を構成する部分の第１トレンチの側面にｐ型不純物を注入する。その結果、接続領域が形成される。この製造方法によれば、ｐ型不純物の注入方向の傾斜角度をある程度大きくすることができるので、接続トレンチの端面（第１トレンチの側面の一部）にｐ型不純物を注入することができる。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１７－０６３０８２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１の製造方法では、第１トレンチと第２トレンチの間の間隔が狭いので、接続トレンチの長さが短い。このため、接続トレンチの端面にｐ型不純物を注入するときに、その注入方向の傾斜角度をそれほど大きくすることができない。その結果、接続トレンチの端面近傍の底面にｐ型不純物が多く注入される。このため、接続トレンチの端面近傍の底面に過度にｐ型不純物濃度が高い領域が形成される。トレンチの底面にｐ型不純物濃度が過度に高い領域が形成されると、スイッチング素子の動作時にその領域近傍で電界が集中する。このため、スイッチング素子の耐圧が低下する。第１トレンチと第２トレンチの間隔を広げれば、接続トレンチが長くなり、注入方向の傾斜角度を大きくすることは可能である。しかしながら、この場合には、第１トレンチと第２トレンチの間隔が広がるので、チャネル密度が低くなり、スイッチング素子の特性が悪化する。この問題に鑑み、本明細書では、トレンチの間隔に影響することなく、接続領域を好適に形成することが可能なスイッチング素子の製造方法を提案する。

【課題を解決するための手段】

【0006】

本明細書が開示する製造方法で製造するスイッチング素子は、半導体基板と、前記半導体基板の上面に間隔を開けて設けられている第１トレンチ、第２トレンチ、及び、第３トレンチと、前記半導体基板の前記上面に設けられているとともに前記第２トレンチを横断して前記第１トレンチから前記第３トレンチまで伸びている接続トレンチと、前記第１トレンチ、前記第２トレンチ、及び、前記第３トレンチ内に配置されているゲート絶縁膜と、前記第１トレンチ、前記第２トレンチ、及び、前記第３トレンチ内に配置されているとともに前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極を有している。前記半導体基板が、第１半導体領域、ボディ領域、第２半導体領域、底部領域、及び、接続領域を有している。前記第１半導体領域は、前記第１トレンチ、前記第２トレンチ、及び、前記第３トレンチのそれぞれの側面の上端部において前記ゲート絶縁膜に接するｎ型領域である。前記ボディ領域は、前記第１トレンチ、前記第２トレンチ、及び、前記第３トレンチのそれぞれの側面において前記第１半導体領域の下側で前記ゲート絶縁膜に接するｐ型領域である。前記第２半導体領域は、前記第１トレンチ、前記第２トレンチ、及び、前記第３トレンチのそれぞれの側面において前記ボディ領域の下側で前記ゲート絶縁膜に接し、前記ボディ領域によって前記第１半導体領域から分離されているｎ型領域である。前記底部領域は、前記第１トレンチ、前記第２トレンチ、及び、前記第３トレンチのそれぞれの底面において前記ゲート絶縁膜に接するとともに前記第２半導体領域に接するｐ型領域である。前記接続領域は、前記第１トレンチの側面において前記ゲート絶縁膜に接しており、前記ボディ領域と前記底部領域を接続するｐ型領域である。前記製造方法は、前記半導体基板の前記上面に、前記第１トレンチ、前記第２トレンチ、前記第３トレンチ、及び、前記接続トレンチを形成する工程と、前記半導体基板の前記上面の垂線に対して傾斜するとともに前記接続トレンチに沿う方向に沿ってｐ型不純物を照射して前記接続トレンチの端面を構成する部分の前記第１トレンチの側面にｐ型不純物を注入することによって、前記接続領域を形成する工程を有する。

【0007】

この製造方法では、第２トレンチを横断して第１トレンチから第３トレンチまで伸びる接続トレンチを形成する。すなわち、接続トレンチが少なくとも３つのトレンチを接続している。このように接続トレンチを形成すれば、第１～第３トレンチの間隔を広くすることなく、接続トレンチを長くすることができる。接続トレンチを長くすることができるので、その後の接続領域を形成する工程において、ｐ型不純物の照射方向を大きく傾斜させることができる。したがって、接続トレンチの端面（すなわち、第１トレンチの側面の一部）にｐ型不純物を注入するときに、接続トレンチの端面近傍の底面にｐ型不純物が注入されことが抑制される。したがって、スイッチング素子の耐圧の低下を抑制することができる。

【図面の簡単な説明】

【0008】

【図1】スイッチング素子１０の平面図（半導体基板１２の上面１２ａを示す図）。

【図2】図１のＩＩ－ＩＩ線における断面図。

【図3】図１のＩＩＩ－ＩＩＩ線における断面図。

【図4】図１のＩＶ－ＩＶ線における断面図。

【図5】図１のＶ－Ｖ線における断面図。

【図6】スイッチング素子１０の製造工程の説明図。

【図7】スイッチング素子１０の製造工程の説明図。

【図8】スイッチング素子１０の製造工程の説明図。

【図9】スイッチング素子１０の製造工程の説明図。

【図10】比較例の製造方法の説明図。

【図11】スイッチング素子１０の製造工程における角部へのｐ型不純物の注入を示す図。

【図12】変形例のスイッチング素子の平面図。

【発明を実施するための形態】

【0009】

図１～５に示すスイッチング素子１０は、半導体基板１２を有している。半導体基板１２は、ＳｉＣ（炭化珪素）によって構成されている。図１は、半導体基板１２の上面１２ａを示している。なお、以下の説明において、上面１２ａに平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。図１に示すように、半導体基板１２の上面１２ａには、第１トレンチ２２ａ、第２トレンチ２２ｂ、第３トレンチ２２ｃ、及び、接続トレンチ２２ｄが形成されている。なお、図示していないが、半導体基板１２の上面１２ａには、トレンチ２２ａ～２２ｄのセットが、複数形成されている。第１トレンチ２２ａ、第２トレンチ２２ｂ、及び、第３トレンチ２２ｃは、ｙ方向に沿って長く伸びている。第１トレンチ２２ａ、第２トレンチ２２ｂ、及び、第３トレンチ２２ｃは、上面１２ａにおいて互いに平行に伸びている。第２トレンチ２２ｂは、第１トレンチ２２ａと第３トレンチ２２ｃの間に配置されている。第１トレンチ２２ａ、第２トレンチ２２ｂ、及び、第３トレンチ２２ｃは、ｘ方向に一定の間隔を開けて配置されている。接続トレンチ２２ｄは、ｘ方向に沿って長く伸びている。接続トレンチ２２ｄは、第２トレンチ２２ｂを横切って第１トレンチ２２ａから第３トレンチ２２ｃまで伸びている。接続トレンチ２２ｄは、第１トレンチ２２ａ、第２トレンチ２２ｂ、及び、第３トレンチ２２ｃを互いに接続している。第１トレンチ２２ａ、第２トレンチ２２ｂ、第３トレンチ２２ｃ、及び、接続トレンチ２２ｄの深さは略等しい。

【0010】

図１～５に示すように、各トレンチ２２ａ～２２ｄ内には、ゲート絶縁膜２４とゲート電極２６が配置されている。ゲート絶縁膜２４は、各トレンチ２２ａ～２２ｄの内面を覆っている。ゲート電極２６は、トレンチ２２ａ～２２ｄの内部に配置されている。ゲート電極２６は、トレンチ２２ａ～２２ｄに跨って伸びている。ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。

【0011】

図２～５に示すように、半導体基板１２上に、層間絶縁膜２８と上部電極７０が設けられている。なお、図１においては、層間絶縁膜２８と上部電極７０の図示が省略されている。層間絶縁膜２８は、ゲート電極２６の上面を覆っている。上部電極７０は、層間絶縁膜２８と半導体基板１２の上面１２ａを覆っている。上部電極７０は、層間絶縁膜２８によって、ゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂに、下部電極７２が設けられている。下部電極７２は、下面１２ｂの略全域を覆っている。

【0012】

図１に示すように、半導体基板１２は、ソース領域３０、ボディコンタクト領域３１、及び、無効領域３９を有している。ソース領域３０、ボディコンタクト領域３１、及び、無効領域３９は、半導体基板１２の上面１２ａを含む範囲に設けられている。

【0013】

無効領域３９は、ｐ型不純物濃度が高いｐ型領域である。図１に示すように、無効領域３９は、接続トレンチ２２ｄが第１トレンチ２２ａ、第２トレンチ２２ｂ、及び、第３トレンチ２２ｃと接続された各接続部２３ａ、２３ｂ、２３ｃに面する角部に設けられている。図１、５に示すように、無効領域３９は、トレンチ２２ａ～２２ｄの上端部において、ゲート絶縁膜２４に接している。無効領域３９は、上部電極７０に接している。

【0014】

ソース領域３０は、ｎ型不純物濃度が高いｎ型領域である。図１に示すように、ソース領域３０は、無効領域３９が設けられている範囲（すなわち、角部）以外の範囲で、トレンチ２２ａ～２２ｄに隣接している。図１～４に示すように、ソース領域３０は、トレンチ２２ａ～２２ｄの上端部において、ゲート絶縁膜２４に接している。ソース領域３０は、上部電極７０に対してオーミック接触している。

【0015】

ボディコンタクト領域３１は、ｐ型不純物濃度が高いｐ型領域である。図１に示すように、ボディコンタクト領域３１は、各トレンチ２２ａ～２２ｄから離れた位置に配置されている。図２、４に示すように、ボディコンタクト領域３１は、上部電極７０に対してオーミック接触している。

【0016】

図２～５に示すように、ソース領域３０、ボディコンタクト領域３１、及び、無効領域３９の下側に、ボディ領域３２が配置されている。ボディ領域３２は、ボディコンタクト領域３１、及び、無効領域３９よりもｐ型不純物濃度が低いｐ型領域である。ボディ領域３２は、ソース領域３０、ボディコンタクト領域３１、及び、無効領域３９に対して下側から接している。ボディ領域３２は、ソース領域３０、及び、無効領域３９の下側で、トレンチ２２ａ～２２ｄ内のゲート絶縁膜２４に接している。

【0017】

図２～５に示すように、ボディ領域３２の下側に、ドリフト領域３４が配置されている。ドリフト領域３４は、ソース領域３０よりもｎ型不純物濃度が低いｎ型領域である。ドリフト領域３４は、ボディ領域３２に対して下側から接している。ドリフト領域３４は、ボディ領域３２によってソース領域３０から分離されている。ドリフト領域３４は、トレンチ２２ａ～２２ｄの下端よりも下側まで分布している。ドリフト領域３４は、ボディ領域３２の下側でトレンチ２２ａ～２２ｄ内のゲート絶縁膜２４に接している。

【0018】

図２～５に示すように、トレンチ２２ａ～２２ｄの底面を含む範囲に、ｐ型の底部領域３６が設けられている。底部領域３６は、トレンチ２２ａ～２２ｄの底面に沿って伸びている。底部領域３６は、トレンチ２２ａ～２２ｄの底面全域において、ゲート絶縁膜２４に接している。底部領域３６の周囲は、ドリフト領域３４に囲まれている。底部領域３６は、後述する接続領域３８が設けられている箇所を除いて、ドリフト領域３４によってボディ領域３２から分離されている。

【0019】

図１、３に示すように、接続トレンチ２２ｄの端面２２ｄ－１、２２ｄ－２に、ｐ型の接続領域３８が設けられている。なお、端面２２ｄ－１は、第１トレンチ２２ａの側面の一部であり、端面２２ｄ－２は、第３トレンチ２２ｃの側面の一部である。接続領域３８は、ボディ領域３２の下側に配置されており、ゲート絶縁膜２４に接している。接続領域３８は、端面２２ｄ－１、２２ｄ－２に沿って深さ方向に伸びている。接続領域３８の上端はボディ領域３２に接続されており、接続領域３８の下端は底部領域３６に接続されている。すなわち、接続領域３８を介して、底部領域３６がボディ領域３２に接続されている。接続領域３８の側面には、ドリフト領域３４が接している。

【0020】

図２～５に示すように、ドリフト領域３４の下側に、ドレイン領域３５が配置されている。ドレイン領域３５は、ドリフト領域３４よりもｎ型不純物濃度が高いｎ型領域である。ドレイン領域３５は、ドリフト領域３４に対して下側から接している。ドレイン領域３５は、半導体基板１２の下面１２ｂを含む範囲に設けられている。ドレイン領域３５は、下部電極７２に対してオーミック接触している。

【0021】

次に、スイッチング素子１０の動作について説明する。スイッチング素子１０の使用時に、下部電極７２に上部電極７０よりも高い電位が印加される。ゲート電極２６の電位をゲート閾値以上の値に上昇させると、ゲート絶縁膜２４近傍のボディ領域３２にチャネルが形成される。図２、４に示す断面では、ボディ領域３２にチャネルが形成されると、チャネルによってソース領域３０とドリフト領域３４が接続される。このため、電子が、ソース領域３０から、チャネルとドリフト領域３４を通ってドレイン領域３５へ流れる。すなわち、スイッチング素子１０がオンする。また、図５の断面では、ゲート絶縁膜２４に接する範囲において、ボディ領域３２の上部にｐ型の無効領域３９が設けられている。このため、図５の断面では、ゲート絶縁膜２４近傍のボディ領域３２にチャネルが形成されても、チャネルがソース領域３０へ繋がらない。このため、図５の断面では、チャネルに電流がほとんど流れない。このように、無効領域３９が設けられていることで、接続部２３ａ、２３ｂ、２３ｃに面する各角部に電流が流れないようになっている。各角部では、ｙ方向に伸びるトレンチ２２ａ、２２ｂ、２２ｃ内のゲート電極２６とｘ方向に伸びるトレンチ２２ｄ内のゲート電極２６の両方から電界が加わるため、角部以外の部分に比べてチャネルが形成され易い。すなわち、ゲート電極２６の電位を上昇させるときに、角部では、角部以外の部分よりも先にチャネルが形成される。角部に電流が流れると、スイッチング素子１０のゲート電圧－ドレイン電流特性の形が歪み、トラブルの原因となる。また、角部に電流が流れると、ゲート閾値のばらつきが生じやすい。また、後述するように、各角部には、接続領域３８を形成する工程において、散乱したｐ型不純物が注入される。このため、各角部では、ボディ領域３２のｐ型不純物濃度を正確に制御することができない。したがって、各角部に電流が流れると、スイッチング素子のゲート閾値を正確に制御することができない。無効領域３９によって各角部に電流が流れないようにすることで、スイッチング素子１０の特性を安定させることができる。

【0022】

ゲート電極２６の電位をゲート閾値未満に低下させると、チャネルが消失し、スイッチング素子１０がオフする。すると、ボディ領域３２からドリフト領域３４に空乏層が広がる。また、底部領域３６からもドリフト領域３４へ空乏層が広がる。底部領域３６からドリフト領域３４へ広がる空乏層によって、トレンチ２２ａ～２２ｄの下端近傍への電界集中が抑制される。特に、本実施形態では、底部領域３６が接続領域３８を介してボディ領域３２に接続されているので、底部領域３６の電位が低電位に固定される。したがって、底部領域３６からドリフト領域３４へ空乏層が広がり易い。このため、トレンチ２２ａ～２２ｄの下端近傍への電界集中がより効果的に抑制される。

【0023】

次に、スイッチング素子１０の製造方法について説明する。図６～８は、スイッチング素子１０の製造工程を示している。図６～８において、左側の断面は図２に対応する断面を示しており、右側の断面は図３に対応する断面を示している。

【0024】

スイッチング素子１０は、ドリフト領域３４と同じｎ型不純物濃度を有する半導体基板（加工前の半導体基板１２）から製造される。まず、図６に示すように、半導体基板に、ソース領域３０、ボディコンタクト領域３１、及び、ボディ領域３２を形成する。また、この段階で、無効領域３９も形成する。これらの領域は、イオン注入またはエピタキシャル成長等によって形成することができる。

【0025】

次に、図７に示すように、半導体基板の上面を選択的にエッチングすることによって、トレンチ２２ａ～２２ｄを形成する。

【0026】

次に、図８に示すように、半導体基板の上面をマスク９０で覆った状態で、半導体基板に向かって上面側からｐ型不純物を照射する。これによって、トレンチ２２ａ～２２ｄの底面にｐ型不純物を注入する。その結果、トレンチ２２ａ～２２ｄの底面に露出する範囲にｐ型の底部領域３６が形成される。

【0027】

次に、図９に示すように、半導体基板の上面をマスク９０で覆った状態で、半導体基板の上面に立てた垂線Ｓ１に対して照射方向を傾斜させて半導体基板に向かって上面側からｐ型不純物を照射する。ここでは、照射方向が接続トレンチ２２ｄに沿う方向となるように、照射方向を調整する。また、ここでは、照射方向の傾斜角度θ１（垂線Ｓ１に対する角度）を調整して、接続トレンチ２２ｄの端面２２ｄ－１にｐ型不純物を注入する。このように、トレンチ２２ｄの長さ方向に沿って照射方向を傾斜させることで、端面２２ｄ－１にｐ型不純物を注入することができる。これによって、端面２２ｄ－１に露出する範囲に、ｐ型の接続領域３８を形成する。トレンチ２２ａ～２２ｃの幅が狭いので、端面２２ｄ－１を除いて、トレンチ２２ａ～２２ｃの側面にはｐ型不純物は注入されない。なお、接続領域３８を底部領域３６と繋げるためには、接続トレンチ２２ｄの底面２２ｄ－３と端面２２ｄ－１の境界部２２ｄ－４にｐ型不純物を注入する必要がある。この場合、端面２２ｄ－１の近傍の底面２２ｄ－３にもｐ型不純物が注入される。

【0028】

仮に図１０に示すように接続トレンチ２２ｄの長さが短いとすると、照射方向の傾斜角度θ１を小さくする必要がある。この場合、端面２２ｄ－１に対する照射角度θ２が小さくなるので、端面２２ｄ－１へのｐ型不純物の注入効率が悪くなる。このため、ｐ型不純物の照射時間を長くする必要がある。また、図１０のように傾斜角度θ１が小さいと、底面２２ｄ－３に対する照射角度θ３が大きくなる。このため、底面２２ｄ－３にｐ型不純物が注入され易くなる。ｐ型不純物の照射時間が長くなるとともに底面２２ｄ－３へｐ型不純物が注入され易くなることで、端面２２ｄ－１近傍の底面２２ｄ－３に高濃度にｐ型不純物が注入される。その結果、端面２２ｄ－１近傍の底部領域３６内にｐ型不純物濃度が周囲よりも極端に高い高濃度領域４０が形成される。底部領域３６内に高濃度領域４０が形成されると、スイッチング素子がオフするときに高濃度領域４０周辺で電界が集中するため、スイッチング素子の耐圧が低くなる。

【0029】

これに対し、本実施形態では、接続トレンチ２２ｄが第２トレンチ２２ｂを横断して第１トレンチ２２ａから第３トレンチ２２ｃまで伸びているので、接続トレンチ２２ｄが長い。したがって、図９に示すように、ｐ型不純物の照射方向の傾斜角度θ１を大きくすることができる。このため、端面２２ｄ－１に対するｐ型不純物の照射角度θ２が大きく、端面２２ｄ－１に対して効率的にｐ型不純物を注入できる。したがって、ｐ型不純物の照射時間を短くすることができる。さらに、傾斜角度θ１が大きいので、底面２２ｄ－３に対するｐ型不純物の照射角度θ３が小さい。このため、底面２２ｄ－３に対してｐ型不純物が注入され難い。したがって、本実施形態の製造方法では、底部領域３６内に高濃度領域４０（図１０参照）が形成され難い。このため、本実施形態の製造方法によれば、耐圧が高いスイッチング素子１０を製造することができる。

【0030】

また、端面２２ｄ－１に対してｐ型不純物を注入するときに、一部のｐ型不純物が周辺部材との干渉によって散乱される。図１１に示すように、散乱されたｐ型不純物は、照射方向Ｄ１に対してずれた方向Ｄ２に沿って半導体基板に照射される。散乱されたｐ型不純物は、接続部２３ｂ、２３ｃに面する角部に注入され易い。特に、散乱されたｐ型不純物は、接続部２３ｂに面する角部に注入され易い。散乱されたｐ型不純物が角部に注入されると、角部に位置するボディ領域３２のｐ型不純物濃度を正確に制御することができない。このため、角部に位置するボディ領域３２の閾値（チャネルが形成されるときのゲート電圧）を正確に制御することができない。しかしながら、本実施形態では、角部の表層部に無効領域３９が設けられているので、角部のボディ領域３２（すなわち、チャネル）にほとんど電流が流れない。したがって、図１１のように角部にｐ型不純物が注入されても、スイッチング素子１０の特性にほとんど影響がない。このため、この製造方法によれば、スイッチング素子１０の量産時に特性のばらつきが生じ難い。

【0031】

図９に示すように端面２２ｄ－１に接続領域３８を形成したら、同様の工程によって端面２２ｄ－２に接続領域３８を形成する。次に、従来公知の方法によって、ゲート絶縁膜２４、ゲート電極２６、層間絶縁膜２８、上部電極７０、ドレイン領域３５、及び、下部電極７２を形成する。その後、半導体基板をチップに分割することで、図１に示すスイッチング素子１０が完成する。

【0032】

以上に説明したように、実施形態の製造方法では、第２トレンチ２２ｂを横切って第１トレンチ２２ａから第３トレンチ２２ｃまで伸びる接続トレンチ２２ｄを形成する。このため、トレンチ２２ａ～２２ｃの間の間隔を広げることなく、接続トレンチ２２ｄの長手方向の長さを長くすることができる。接続トレンチ２２ｄが長いので、接続領域３８を形成するためのイオン注入において照射方向の傾斜角度θ１を大きくすることができ、接続トレンチ２２ｄの底面２２ｄ－３へのｐ型不純物の注入を抑制することができる。したがって、実施形態の製造方法によれば、耐圧が高いスイッチング素子１０を製造することができる。

【0033】

なお、上述した実施形態では、スイッチング素子１０がオフするときに接続領域３８が空乏化しなかった。しかしながら、スイッチング素子１０がオフする過程において、接続領域３８が空乏化してもよい。このような構成でも、スイッチング素子１０がオフするときに底部領域３６からドリフト領域３４に空乏層が伸びる。

【0034】

また、上述した実施形態では接続トレンチ２２ｄが３つのトレンチ２２ａ～２２ｃを接続していた。しかしながら、接続トレンチが４つ以上のトレンチを接続していてもよい。

【0035】

また、図１２に示すように、第１トレンチ２２ａ、第２トレンチ２２ｂ、第３トレンチ２２ｃと同じピッチで、第４トレンチ２２ｅと第５トレンチ２２ｆを設けてもよい。また、第１トレンチ２２ａ、第２トレンチ２２ｂ、第３トレンチ２２ｃを接続する接続トレンチ２２ｄを複数設けてもよい。さらに、第３トレンチ２２ｃ、第４トレンチ２２ｅ、第５トレンチ２２ｆを接続する接続トレンチ２２ｇを設け、接続トレンチ２２ｇの端面に接続領域３８を設けてもよい。この場合、ｙ方向において、接続トレンチ２２ｇを２つの接続トレンチ２２ｄの間の位置に設けてもよい。この構成によれば、第３トレンチ２２ｃに対してｙ方向に狭い間隔で接続領域３８を設けることができる。したがって、第３トレンチ２２ｃの下部の底部領域３６にボディ領域３２からキャリアが供給され易くなる。

【0036】

本明細書が開示する技術要素について、以下に説明する。本明細書が開示する一例のスイッチング素子では、ゲート絶縁膜とゲート電極が接続トレンチ内に配置されていてもよく、第１半導体領域が接続トレンチの側面の上端部において前記ゲート絶縁膜に接していてもよく、ボディ領域が接続トレンチの側面において第１半導体領域の下側でゲート絶縁膜に接していてもよく、第２半導体領域が接続トレンチの側面においてボディ領域の下側でゲート絶縁膜に接していてもよい。このスイッチング素子の製造方法は、第２トレンチと接続トレンチの交差部に面する角部の上端部にｐ型の無効領域を形成する工程をさらに有していてもよい。

【0037】

なお、無効領域を形成する工程は、角部（すなわち、トレンチ）が形成される前に行ってもよいし、角部が形成された後に行ってもよい。すなわち、スイッチング素子が完成した段階で無効領域が角部の上端部に配置されていれば、無効領域はどのようなタイミングで形成してもよい。例えば、無効領域を形成した後に、無効領域が角部に位置するようにトレンチを形成してもよい。

【0038】

無効領域を角部に設けることで、スイッチング素子がオンするときに角部のチャネルに電流が流れることを防止することができる。これによって、スイッチング素子の特性を安定化することができる。

【0039】

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

【符号の説明】

【0040】

１０ ：スイッチング素子
１２ ：半導体基板
２２ａ ：第１トレンチ
２２ｂ ：第２トレンチ
２２ｃ ：第３トレンチ
２２ｄ ：接続トレンチ
２２ｄ－１ ：端面
２２ｄ－２ ：端面
２２ｄ－３ ：底面
２２ｄ－４ ：境界部
２３ａ ：接続部
２３ｂ ：接続部
２３ｃ ：接続部
２４ ：ゲート絶縁膜
２６ ：ゲート電極
２８ ：層間絶縁膜
３０ ：ソース領域
３１ ：ボディコンタクト領域
３２ ：ボディ領域
３４ ：ドリフト領域
３５ ：ドレイン領域
３６ ：底部領域
３８ ：接続領域
３９ ：無効領域
４０ ：高濃度領域
７０ ：上部電極
７２ ：下部電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】