知財求人 - 知財ポータルサイト「IP Force」
▶ ウェスタン デジタル テクノロジーズ インコーポレーテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-07-20
(45)【発行日】2022-07-28
(54)【発明の名称】隣接するメモリセルの干渉緩和
(51)【国際特許分類】
G11C 16/34 20060101AFI20220721BHJP
G11C 5/04 20060101ALI20220721BHJP
G11C 11/56 20060101ALI20220721BHJP
【ＦＩ】
G11C16/34 116
G11C5/04 210
G11C11/56 220
【請求項の数】
18
(21)【出願番号】P 2021097435
(22)【出願日】2021-06-10
(65)【公開番号】P2022070198
(43)【公開日】2022-05-12
【審査請求日】2021-06-10
(31)【優先権主張番号】63/105,696
(32)【優先日】2020-10-26
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/171,644
(32)【優先日】2021-02-09
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】504056130
【氏名又は名称】ウェスタン デジタル テクノロジーズ インコーポレーテッド
(74)【代理人】
【識別番号】110000110
【氏名又は名称】弁理士法人 快友国際特許事務所
(72)【発明者】
【氏名】アレクサンダー・バザラスキー
(72)【発明者】
【氏名】エラン・シャロン
(72)【発明者】
【氏名】アイダン・アルロッド
【審査官】後藤 彰
(56)【参考文献】
【文献】特表２００７－５１９１６２（ＪＰ，Ａ）
【文献】特表２０１７－５２３５８７（ＪＰ，Ａ）
【文献】特表２０１０－５４１１１９（ＪＰ，Ａ）
【文献】特開２００９－０６４４４０（ＪＰ，Ａ）
【文献】特開２００４－３２６８６６（ＪＰ，Ａ）
【文献】特開２０２０－０４７３１２（ＪＰ，Ａ）
【文献】米国特許出願公開第２００８／０１５８９４９（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １６／３４
Ｇ１１Ｃ １１／５６
Ｇ１１Ｃ ５／０４
(57)【特許請求の範囲】
【請求項1】
装置であって、記憶装置と、
前記記憶装置に接続された制御回路と、を備え、前記制御回路は、ブロック内の第１のワード線に接続された第１の不揮発性メモリセルと、前記第１のワード線に隣接する前記ブロック内の第２のワード線に接続された第２の不揮発性メモリセルと、を含む、メモリダイに接続するように構成され、前記制御回路は、
前記第１のメモリセルを感知し、
前記第１のメモリセルを感知することに基づいて、前記第１のメモリセルの各々に関するデータ状態情報を前記記憶装置に記憶し、前記記憶は、前記ブロック内のワード線の読み出しの組において前記第２のメモリセルを感知する前に行われ、
前記記憶されたデータ状態情報に基づいて、前記第２の不揮発性メモリセルの条件を判定する、ように構成され、
前記制御回路は、
前記記憶されたデータ状態情報を使用して、前記第２のメモリセルの各々に関するハードビットを判定し、
前記記憶されたデータ状態情報を使用して、前記第２のメモリセルの前記ハードビットに対する復号エラーに応じて、前記第２のメモリセルの各々に関するソフトビットを判定する、ように更に構成される、装置。
【請求項2】
前記記憶装置はデータラッチを備え、前記制御回路は、前記第１のメモリセルを感知することによる第１の感知情報を前記データラッチに記憶し、
前記第２のメモリセルを感知することによる第２の感知情報を前記データラッチに記憶し、それによって前記第１の感知情報を上書きし、
前記第１のメモリセルに関する前記記憶されたデータ状態情報を使用して、前記第１の感知情報を上書きした後の前記第２の不揮発性メモリセルの前記条件を判定する、ように更に構成される、請求項１に記載の装置。
【請求項3】
前記制御回路及び前記記憶装置は、前記メモリダイに接合された制御ダイ上に存在し、前記メモリダイは、前記第１のメモリセル及び前記第２のメモリセルに関連付けられたビット線を含み、
前記制御回路は、前記ビット線を感知することによって前記第１のメモリセル及び前記第２のメモリセルを感知するように更に構成される、請求項２に記載の装置。
【請求項4】
前記制御回路は、前記第２のワード線に接続された選択されたメモリセルに印加された基準電圧に基づいて、前記選択されたメモリセルの前記条件を判定し、前記基準電圧は、前記選択されたメモリセルに隣接するメモリセルの前記記憶されたデータ状態情報に対応する、前記選択されたメモリセルに対する干渉の補償を行う、ように構成される、請求項１に記載の装置。
【請求項5】
前記制御回路及び前記記憶装置は、前記メモリダイに固着された制御ダイ上に存在し、前記制御回路は、前記第２のワード線に接続された前記第２のメモリセルを感知し、
前記第２のメモリセルを前記メモリダイから感知することによる感知情報を前記記憶装置に転送し、
前記記憶されたデータ状態情報を使用して前記記憶装置内の前記感知情報の等化を実行し、前記等化は、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償し、
前記等化に基づいて、前記第２のメモリセルのデータ状態を判定する、ように更に構成される、請求項１に記載の装置。
【請求項6】
前記制御回路は、前記第２のメモリセルに記憶されたコードワードの復号の失敗前に、前記第１のメモリセルの各々に関する前記データ状態情報を前記記憶装置に記憶し、
前記第２のメモリセルに記憶された前記コードワードの復号の前記失敗に応じて、前記記憶されたデータ状態情報に基づいて、前記第２の不揮発性メモリセルの前記条件を判定する、ように構成される、請求項１に記載の装置。
【請求項7】
前記制御回路は、前記ブロック内の前記ワード線の前記読み出しにおいて前記第２のワード線を読み出す直前に前記第１のワード線を読み出すように構成される、請求項１に記載の装置。
【請求項8】
装置であって、記憶装置と、
前記記憶装置に接続された制御回路と、を備え、前記制御回路は、ブロック内の第１のワード線に接続された第１の不揮発性メモリセルと、前記第１のワード線に隣接する前記ブロック内の第２のワード線に接続された第２の不揮発性メモリセルと、を含む、メモリダイに接続するように構成され、前記制御回路は、
前記第１のメモリセルを感知し、
前記第１のメモリセルを感知することに基づいて、前記第１のメモリセルの各々に関するデータ状態情報を前記記憶装置に記憶し、前記記憶は、前記ブロック内のワード線の読み出しの組において前記第２のメモリセルを感知する前に行われ、
前記記憶されたデータ状態情報に基づいて、前記第２の不揮発性メモリセルの条件を判定する、ように構成され、
前記制御回路は、
前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルの各々に関するハードビットを判定し、
各第２のメモリセルに関する前記ハードビットをメモリコントローラに転送し、
前記メモリコントローラからのソフトビットの要求に応じて、前記ソフトビットを前記メモリコントローラに提供し、これは、
ソフトビット読み出し基準電圧を前記第２のワード線に印加し、
前記ソフトビット読み出し基準電圧の印加に応じて、各第２の不揮発性メモリセルを感知し、前記ソフトビット読み出し基準電圧の各々について、各第２のメモリセルに関するソフトビット感知データが生成され、
それぞれの第２のメモリセルに隣接する第１のメモリセルに関する前記記憶されたデータ状態情報を使用して、各それぞれの第２のメモリセルに使用するためのソフトビット感知データを選択し、
各それぞれの第２のメモリセルの前記選択されたソフトビット感知データに基づいて、前記第２のメモリセルの各々に関する前記ソフトビットを判定する、ことを含む、ように更に構成される、装置。
【請求項9】
方法であって、第１のワード線に接続された第１の不揮発性メモリセルを感知することであって、前記第１の不揮発性メモリセル及び前記第１のワード線は、制御ダイに固着されたメモリダイ上に存在し、前記感知することは、前記制御ダイ上の制御回路によって制御される、感知することと、
前記第１のメモリセルを感知することに基づいて、各それぞれの第１のメモリセルに関する第１の感知情報を前記制御ダイ上のデータラッチに記憶することと、
前記第１及び第２のワード線の逐次読み出しにおいて前記第１のワード線に隣接する第２のワード線に接続された第２の不揮発性メモリセルを感知する前に、前記データラッチ内の前記第１の感知情報に基づいて、前記制御ダイ上に、各それぞれの第１のメモリセルに関するデータ状態情報を記憶することであって、各それぞれの第１のメモリセルに関する前記データ状態情報は、前記それぞれの第１のメモリセルが存在する１つ以上のデータ状態の組を指定する、記憶することと、
前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償することと、
前記補償の結果として前記第２のメモリセルのデータ状態を判定することと、を含み、
前記補償の結果として前記第２のメモリセルのデータ状態を判定することは、
前記記憶されたデータ状態情報を使用して、前記第２のメモリセルの各々に関するハードビットを判定することと、
前記記憶されたデータ状態情報を使用して、前記第２のメモリセルの前記ハードビットに対する復号エラーに応じて、前記第２のメモリセルの各々に関するソフトビットを判定することと、を含む、方法。
【請求項10】
前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償することは、前記データラッチに前記第１の感知情報を、前記第２のメモリセルの第２の感知情報で上書きした後で、前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償することを含む、請求項９に記載の方法。
【請求項11】
前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償することは、異なるハードビット読み出し基準電圧を前記第２のワード線に印加して、それぞれの第２のメモリセルがハードビット基準レベルを上回る閾値電圧を有するか、又はハードビット基準レベルを下回る閾値電圧を有するかを試験することであって、前記異なるハードビット読み出し基準電圧の各々が異なる補償量を適用する、試験することと、
前記記憶されたデータ状態情報に基づく前記異なるハードビット読み出し基準電圧のうちの１つの各それぞれの第２のメモリセルを感知することと、
前記第２のメモリセルを感知することに基づいて、各それぞれの第２のメモリセルに関する第２の感知情報を前記制御ダイ上の前記データラッチに記憶することであって、前記第２の感知情報は前記第１の感知情報を上書きし、前記記憶された第２の感知情報は、隣接する第１のメモリセルによって引き起こされる前記それぞれの第２のメモリセルへの前記干渉に対応する補償量を提供する、ハードビット読み出し基準電圧に対応する、記憶することと、を含む、請求項９に記載の方法。
【請求項12】
前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償することは、異なるソフトビット読み出し基準電圧を前記第２のワード線に印加して、それぞれの第２のメモリセルがソフトビット基準レベルを上回る閾値電圧を有するか、又はソフトビット基準レベルを下回る閾値電圧を有するかを試験することであって、前記異なるソフトビット読み出し基準電圧の各々が異なる補償量を適用する、試験することと、
前記記憶されたデータ状態情報に基づく前記異なるソフトビット読み出し基準電圧のサブセットの各それぞれの第２のメモリセルを感知することと、
前記第２のメモリセルを感知することに基づいて、各それぞれの第２のメモリセルの第３の感知情報を前記制御ダイ上の前記データラッチに記憶することであって、前記第３の感知情報は前記第２の感知情報を上書きし、前記記憶された第３の感知情報は、前記隣接する第１のメモリセルによって引き起こされる前記それぞれの第２のメモリセルへの前記干渉に対応する補償量を提供する、ソフトビット読み出し基準電圧のサブセットに対応する、記憶することと、を含む、請求項１１に記載の方法。
【請求項13】
前記記憶されたデータ状態情報に基づいて、第２のメモリセルに対する前記第１のメモリセルの干渉を補償することは、前記データラッチ内の前記第１の感知情報を、前記第２のメモリセルの第２の感知情報で上書きすることと、
前記記憶されたデータ状態情報に基づいて、隣接する第１のメモリセルによって引き起こされる前記それぞれの第２のメモリセルに対する前記干渉に対応する各それぞれの第２のメモリセルに対する補償量を提供する前記第２の感知情報に対して、等化を実行することと、を含む、請求項９に記載の方法。
【請求項14】
不揮発性記憶システムであって、不揮発性メモリセルと、前記メモリセルに接続された複数のワード線と、前記メモリセルに関連付けられたビット線と、を含む、メモリダイと、
ボンドパッドによって前記メモリダイに接合された制御ダイであって、前記制御ダイは、
前記ボンドパッドによってビット線を感知するための感知手段であって、前記ビット線は、前記複数のワード線のうちの第１のワード線に接続された第１の不揮発性メモリセルと関連付けられる、感知手段と、
前記第１のワード線に隣接する第２のワード線に接続された第２のメモリセルに記憶されたコードワードの復号の失敗前に、前記第１のメモリセルの各々に関するデータ状態情報を記憶するデータ状態記憶手段であって、前記データ状態情報は、前記感知することに基づき、前記それぞれの第１のメモリセルが存在する１つ以上のデータ状態の範囲を指定する、データ状態記憶手段と、
前記記憶されたデータ状態情報に基づいて、データ状態依存補償を前記第２のメモリセルに適用する補償手段と、を備え、
前記補償手段は、
前記記憶されたデータ状態情報を使用して、前記第２のメモリセルの各々のハードビットを判定し、前記第２のメモリセルに関する前記ハードビットは、前記コードワードを形成し、
前記記憶されたデータ状態情報を使用して、前記コードワードの正常な復号の失敗に応じて、前記第２のメモリセルの各々に関するソフトビットを判定する、ように構成される、不揮発性記憶システム。
【請求項15】
前記データ状態記憶手段は、前記第１のメモリセルの第１のデータ状態を前記制御ダイ上のデータラッチに記憶し、
前記記憶されたデータ状態情報を使用して、前記第２のメモリセルの各々に関するハードビットを判定するときに、前記データラッチ内の前記第１のメモリセルの前記第１のデータ状態を、前記第２のメモリセルの第２のデータ状態で上書きする、ように構成される、請求項１４に記載の不揮発性記憶システム。
【請求項16】
前記補償手段は、異なるハードビット読み出し基準電圧を前記第２のメモリセルに印加するように構成され、前記異なるハードビット読み出し基準電圧の各々は、異なる量のデータ状態依存補償を適用し、前記感知手段は、隣接する第１のメモリセルから前記それぞれの第２のメモリセルへの干渉の補償を提供する、少なくとも１つのハードビット読み出し基準電圧について、各それぞれの第２のメモリセルに関する感知情報を提供するように構成され、
前記補償手段は、前記隣接する第１のメモリセルから前記それぞれの第２のメモリセルへの干渉の補償を提供する、前記感知情報を使用して、前記それぞれの第２のメモリセルの条件を判定する、ように構成される、請求項１４に記載の不揮発性記憶システム。
【請求項17】
前記補償手段は、異なるソフトビット基準電圧を前記第２のメモリセルに印加するように更に構成され、前記感知手段は、隣接する第１のメモリセルから前記それぞれの第２のメモリセルへの干渉の補償を提供する、少なくとも１つの前記ソフトビット基準電圧の組について、各それぞれの第２のメモリセルに関する感知情報を生成するように構成され、
前記補償手段は、前記隣接する第１のメモリセルから前記それぞれの第２のメモリセルへの干渉の補償を提供する、前記ソフトビット基準電圧の前記組に関する前記感知情報を使用して、前記それぞれの第２のメモリセルの条件を判定する、ように構成される、請求項１４に記載の不揮発性記憶システム。
【請求項18】
前記データ状態記憶手段は、前記第１のメモリセルの第１のデータ状態を前記制御ダイ上のデータラッチに記憶し、前記データラッチ内の前記第１のメモリセルの前記第１のデータ状態を、前記第２のメモリセルの第２のデータ状態で上書きするように構成され、状態依存補償を前記第１のメモリセルに適用する前記補償手段は、前記データラッチ内の前記第１のメモリセルの前記第１のデータ状態を、前記第２のメモリセルの第２のデータ状態で上書きした後、前記それぞれの第２のメモリセルに隣接する第１のメモリセルのデータ状態に対応する各それぞれの第２のメモリセルの状態依存補償の量を提供する前記第２のデータ状態に対して、等化を実行するように構成される、請求項１４に記載の不揮発性記憶システム。
【発明の詳細な説明】
【技術分野】
【0001】
（優先権の主張）
本出願は、参照によりその全体が本明細書に組み込まれる、２０２０年１０月２６日に出願されたＢａｚａｒｓｋｙらによる「ＡＤＪＡＣＥＮＴ ＭＥＭＯＲＹ ＣＥＬＬ ＩＮＴＥＲＦＥＲＥＮＣＥ ＭＩＴＩＧＡＴＩＯＮ」という名称の米国仮特許出願第６３／１０５，６９６号の優先権を主張する。
本出願は、参照によりその全体が本明細書に組み込まれる、２０２０年１０月２６日に出願されたＢａｚａｒｓｋｙらによる「ＡＤＪＡＣＥＮＴ ＭＥＭＯＲＹ ＣＥＬＬ ＩＮＴＥＲＦＥＲＥＮＣＥ ＭＩＴＩＧＡＴＩＯＮ」という名称の米国仮特許出願第６３／１０５，６９６号の優先権を主張する。
【背景技術】
【0002】
ポータブル消費者向け電子デバイスに対する需要の大きな高まりは、高容量記憶デバイスの必要性を推進している。フラッシュメモリなどの不揮発性半導体メモリデバイス（本明細書では、「不揮発性記憶システム」又は「不揮発性メモリシステム」とも呼ばれる）は、デジタル情報記憶及び交換に対するますます成長する需要を満たすために広く使用されている。それらの携帯性、汎用性、及び頑丈な設計は、それらの高い信頼性及び大きな能力と共に、このようなメモリデバイスを、例えば、デジタルカメラ、デジタル音楽プレーヤ、ビデオゲームコンソール、ＰＤＡ、携帯電話、並びにデスクトップコンピュータ、ラップトップコンピュータ、及びノートパッドコンピュータを含む、多種多様なホスト電子デバイスにおける使用に理想的なものにしてきた。典型的には、ホスト電子デバイスは、不揮発性記憶システムに電力を提供する。
【0003】
不揮発性半導体メモリデバイスは、データを記憶するようにプログラムされ得る不揮発性メモリセルを含む。典型的には、メモリセルは、多数のデータ状態にプログラムされる。より多くのデータ状態を使用することにより、メモリセル毎により多くのビットが記憶されることが可能になる。例えば、メモリセル毎に２ビットを記憶するために４つのデータ状態が使用されてもよく、メモリセル毎に３ビットを記憶するために８つのデータ状態が使用されてもよく、メモリセル毎に４ビットを記憶するために１６個のデータ状態が使用されてもよい。メモリセルからデータを読み戻すためには、読み出し基準電圧を使用して、メモリセルが現時点でどのデータ状態にあるかを判定することが典型的である。
【0004】
多重状態メモリアーキテクチャから得られる容量の増加に加えて、メモリセルの物理的寸法を徐々に縮小させてきた歴史の結果として、消費者は、顕著な利点を見てきた。より小さいメモリセルを所与のダイエリア上により高密度に詰めることができ、ユーザは、古いメモリ技術と同じ価格でより多くのメモリ容量にアクセスすることが可能になる。固定されたダイサイズでより高いメモリ容量の利点を達成するために、これらのより小さいメモリセルは、より密接に一緒に詰め込まれなければならない。しかしながら、そうすることにより、より多くの動作エラーが生じ得る。エラーは、データを回復するための処理時間の増加、又は場合によっては、記憶されたデータの破損をもたらし得る。
【0005】
メモリセルがプログラムされると、そのプログラミング状態を高度の信頼性で読み戻すことができることが重要である。しかしながら、感知されたプログラミング状態は、時々、隣接するメモリセルからの干渉を含む要因により、意図されたプログラミング状態から変動し得る。隣接するメモリセルからのこの干渉は、より小さいメモリセルがより密接に一緒に詰め込まれている場合に増加する。
【図面の簡単な説明】
【0006】
同様に番号付けされた要素は、異なる図で共通の構成要素を指す。
【0007】
【図1A】ホストに接続された記憶システムの一実施形態のブロック図である。
【0008】
【図1B】フロントエンドプロセッサ回路の一実施形態のブロック図である。
【0009】
【図2A】バックエンドプロセッサ回路の一実施形態のブロック図である。
【0010】
【図2B】メモリパッケージの一実施形態のブロック図である。
【0011】
【図3A】集積メモリアセンブリの一実施形態の機能ブロック図である。
【0012】
【図3B】集積メモリアセンブリの読み出し／書き込み回路及びＥＣＣの一実施形態のブロック図である。
【0013】
【図4】感知ブロックの一実施形態を示すブロック図である。
【0014】
【図5A】基板上に積層された集積メモリアセンブリの一実施形態の側面図を示す。
【0015】
【図5B】基板上に積層された集積メモリアセンブリの一実施形態の側面図を示す。
【0016】
【図6】メモリ構造を含み得るモノリシック３次元メモリアレイの例示的な一実施形態の一部の斜視図である。
【0017】
【図6A】メモリ構造の１つの例示的な構成を説明するブロック図である。
【0018】
【図6B】メモリ構造からの１つのブロックの一部の上面図を示すブロック図である。
【0019】
【0020】
【0021】
【図7】各メモリセルが４ビットのデータを記憶するときのメモリアレイの例示的な閾値電圧分布を示す。
【0022】
【図8】標的セルに対する隣接するセルの干渉の概念を図で説明する。
【0023】
【図9】隣接するワード線からの記憶された状態情報を使用して、標的ワード線上のメモリセルの条件を判定するプロセスのフローチャートの一実施形態を示す。
【0024】
【図10】記憶されたデータ状態情報を使用して、各標的メモリセルに関するハードビット及びソフトビットの両方を判定するプロセスの一実施形態のフローチャートである。
【0025】
【図11】読み出し基準電圧が記憶されたデータ状態情報に基づく、メモリセルを読み出すプロセスの一実施形態のフローチャートである。
【0026】
【図12】ソフトビット基準電圧が記憶されたデータ状態情報に基づく、メモリセルからソフトビットを読み出すプロセスの一実施形態のフローチャートである。
【0027】
【図13A】隣接するメモリセルに関するデータ状態情報を記憶するプロセスの一実施形態を示すフローチャートである。
【0028】
【図13B】データ状態情報を使用して、標的メモリセルに補償を提供するプロセスの一実施形態を示すフローチャートである。
【0029】
【図14】標的メモリセルから読み出されたデータの等化を適用するプロセスの一実施形態のフローチャートである。
【発明を実施するための形態】
【0030】
ここで、本技術が、図面を参照して説明され、それは実施形態において、不揮発性記憶システムにおける隣接するワード線の干渉の緩和に関する。不揮発性記憶システムにおける記憶装置の基本ユニットは、メモリセルである。標的メモリセル内の電荷トラップ層などの電荷蓄積領域によって蓄積された見かけ電荷のシフトは、１つ以上の隣接するメモリセルによって蓄積された電荷に基づく干渉を理由にして生じ得る。シフトを考慮するために、隣接するセルの異なる可能な条件に基づいて、異なる補償が適用されてもよい。
【0031】
一実施形態では、不揮発性記憶システムは、不揮発性メモリセルを含むメモリダイと、メモリセルのメモリ動作（例えば、読み出し、書き込み、消去）を介してチップレベル制御を提供する制御回路を含む制御ダイと、を有する。チップレベル制御回路を、メモリセルから別個のダイ上に配置することは、多数の利点を提供する。メモリセル及びチップレベル制御回路が同じダイ上に存在する代替設計における基本的なトレードオフは、メモリセルに充てられるエリアの量、及びチップレベル制御回路に充てられるエリアの量である。このようなトレードオフは、チップレベル制御回路の機能を制限する必要性をもたらすことが多い。また、トレードオフは、多くの場合、感知メモリセルから情報を一時的に記憶するために使用されるデータラッチなどの、非常に限られた量の記憶装置をもたらすことである。
【0032】
メモリセルから別個のダイ上にチップレベル制御回路を配置する別の利点は、異なる処理技術が使用され得ることである。例えば、ＮＡＮＤなどのいくつかのメモリセルは、ＮＭＯＳ構造を使用するのに対し、チップレベル制御回路は、多くの場合、ＣＭＯＳベースである。例えば、ステートマシン内のセンスアンプ回路、電荷ポンプ、及び論理素子などのチップレベル制御回路は、多くの場合、ＰＭＯＳデバイスを採用する。ＣＭＯＳダイを製造するための処理動作は、ＮＭＯＳ ＮＡＮＤメモリセル技術又は他のＮＭＯＳメモリセル技術に関して最適化された処理動作とは多くの態様で異なる。メモリダイは、ＮＭＯＳベースのメモリアレイ構造のために最適化することができ、制御ダイは、ＣＭＯＳ素子及びＣＭＯＳ処理のために最適化される。更に、別個の制御ダイを有することにより、チップレベル制御回路のためのより多くのスペースが可能になる。このことにより、メモリセルを保持する同じダイに制限されている場合に容易には組み込むことができなかった追加機能を組み込むことができる。
【0033】
一実施形態では、補償は、メモリダイ上の不揮発性メモリセルに接続するように構成された制御ダイ上の制御回路によって適用される。一実施形態では、制御回路は、隣接するメモリセルによって引き起こされる標的メモリセルに対する干渉を補償する。いくつかの実施形態では、補償は、隣接するメモリセルのデータ状態に基づく。この補償は、標的メモリセルを読み出す前に隣接するメモリセルが読み出される逐次読み出し中に行われてもよい。いくつかの実施形態では、データラッチは、メモリセルのデータ状態を記憶するために使用される。しかしながら、標的メモリセルを読み出すことは、データラッチ内の隣接するメモリセルのデータ状態情報を上書きし得る。
【0034】
制御ダイは、メモリダイ内の標的ワード線に隣接するワード線に接続された隣接するメモリセルを感知する制御回路を有する。制御回路は、それらのメモリセルを感知することに基づいて、隣接するメモリセルに関するデータ状態情報を記憶する。制御回路は、記憶されたデータ状態情報に基づいて、標的ワード線に接続された標的不揮発性メモリセルの条件を判定する。一実施形態では、制御回路は、記憶されたデータ状態情報を使用して、隣接するメモリセルダイによって引き起こされる干渉の補償を適用する。いくつかの実施形態では、データ状態情報は、標的メモリセル内のデータが正常に復号されなかった回復プロセス中に使用される。
【0035】
制御ダイ上に隣接するメモリセルからのデータ状態情報を保存することにより、例えば、標的メモリセル内のデータが正常に復号されなかった場合、隣接するメモリセルを再度感知する必要性を軽減する。したがって、標的メモリセルからデータを回復するプロセスの時間が節約される。しかしながら、保存されたデータ状態情報は、標的メモリセルの第１の感知中に使用されてもよいことに留意されたい。すなわち、保存されたデータ状態情報を使用して、標的セル内のデータの復号の事前の失敗なしに、標的セルを読み出すことができる。
【0036】
同じダイ上にメモリセル及びチップレベル制御回路の両方を有するアーキテクチャ内の隣接するメモリセルからのデータ状態情報を保存することは非実用的であり得る。上述したように、このようなアーキテクチャでは、典型的には、データラッチなどの記憶装置のためのメモリダイ上のスペースの量が非常に限られている。しかしながら、チップレベル制御回路を別個の制御ダイ上に配置することにより、制御ダイ上にデータラッチなどの記憶装置のためのより多くの空間が存在し得る。したがって、制御ダイ上のそのような記憶装置は、隣接するメモリセルのデータ状態情報を記憶するために使用され得る。
【0037】
いくつかの実施形態では、データラッチは、隣接するメモリセルを感知することによる感知情報を記憶するために使用される。次いで、隣接するメモリセルに関する状態情報は、標的メモリセルの前に隣接するメモリセルを感知する逐次読み出しで標的メモリセルを感知する前に、制御ダイ上に保存される。標的メモリセルが感知されると、標的メモリセルからの感知情報は、データラッチ内の隣接するメモリセルからの感知情報を上書きすることができる。しかしながら、保存された状態情報は、例えばエラー回復プロセス中に標的メモリセルを感知する際に補償を適用するために使用されてもよい。隣接するメモリセルに関する状態情報が保存されていない場合、時間（及び電力）を使用して、隣接するメモリセルを再読み出しして、標的メモリセルを感知する際に補償を適用することができる状態情報を得る。
【0038】
制御ダイは、標的メモリセル内のデータの読み出しに関連して補償を適用するために、隣接するメモリセルの状態情報を様々な方法で使用することができる。一実施形態では、補償は、標的メモリセルに接続されたワード線に異なる読み出し基準電圧を印加することと、次いで、各読み出し基準電圧に関して各標的メモリセルを感知することと、を含む。したがって、各基準電圧の感知データは、最初に、各標的メモリセルに対して生成される。制御ダイは、隣接するメモリセルの状態に基づいて、各標的メモリセルに使用するための感知データを選択する。したがって、読み出し基準電圧は、隣接するメモリセルからの干渉を補償するように選択されてもよい。
【0039】
一実施形態では、制御ダイは、標的メモリセルから感知されるデータに等化を適用し、等化は、隣接するメモリセルの状態に基づく。等化は、隣接するメモリセルからの干渉を補償するように使用されてもよい。なお、制御ダイは、感知されたデータ又は状態情報を、例えば、等化を実行するメモリコントローラに送信する必要はないことに留意されたい。
【0040】
本発明は、多くの異なる形態で具現化され得、本明細書に記載される実施形態に限定されるものとして解釈されるべきではないことが理解される。むしろ、これらの実施形態は、本開示が完璧かつ完全であり、本発明を当業者に十分に伝えるように提供される。実際、本発明は、添付の「特許請求の範囲」によって定義される本発明の範囲及び趣旨内に含まれる、これらの実施形態の代替物、修正、及び均等物を網羅することが意図される。更に、本発明の以下の詳細な説明において、本発明の完璧な理解を提供するために、数多くの具体的な詳細が記載される。しかしながら、本発明が、そのような具体的な詳細を伴わずに実施され得ることは、当業者には明らかであろう。
【0041】
【0042】
図１Ａは、ホスト１２０に接続された記憶システム１００の一実施形態のブロック図である。記憶システム１００は、本明細書に開示される技術を実装することができる。多くの異なる種類の記憶システムを、本明細書に開示される技術と共に使用することができる。１つの例示的な記憶システムは、ソリッドステートドライブ（「ＳＳＤ」）である。しかしながら、他の種類の記憶システムも使用することができる。記憶システム１００は、メモリコントローラ１０２と、データを記憶するためのメモリパッケージ１０４と、ローカルメモリ（例えば、ＤＲＡＭ／ＲｅＲＡＭ）１０６と、を備える。メモリコントローラ１０２は、フロントエンドプロセッサ回路（ＦＥＰ）１１０と、１つ以上のバックエンドプロセッサ回路（ＢＥＰ）１１２と、を備える。一実施形態では、ＦＥＰ１１０回路は、ＡＳＩＣ上に実装される。一実施形態では、各ＢＥＰ回路１１２は、別個のＡＳＩＣ上に実装される。ＢＥＰ回路１１２及びＦＥＰ回路１１０の各々のＡＳＩＣは、メモリコントローラ１０２がＳｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ（「ＳｏＣ」）として製造されるように、同じ半導体上に実装される。ＦＥＰ１１０及びＢＥＰ１１２は両方とも、それら自体のプロセッサを含む。一実施形態では、ＦＥＰ１１０及びＢＥＰ１１２は、ＦＥＰ１１０がマスターであり、各ＢＥＰ１１２がスレーブであるマスタースレーブ構成として機能する。例えば、ＦＥＰ回路１１０は、メモリ管理（例えば、ガベージコレクション、ウェアレベリングなど）、論理アドレスから物理アドレスへの変換、ホストとの通信、ＤＲＡＭ（ローカル揮発性メモリ）の管理、及びＳＳＤ（又は他の不揮発性記憶システム）の全体動作の管理を実行するフラッシュ変換層を実装する。ＢＥＰ回路１１２は、ＦＥＰ回路１１０の要求において、集積メモリアセンブリ／ダイ内のメモリ動作を管理する。いくつかの実施形態では、集積メモリアセンブリは、メモリパッケージと呼ばれる。例えば、ＢＥＰ回路１１２は、読み出しプロセス、消去プロセス、及びプログラミングプロセスを実行することができる。加えて、ＢＥＰ回路１１２は、バッファ管理を実行し、ＦＥＰ回路１１０によって要求される特定の電圧レベルを設定し、エラー訂正（ＥＣＣ）を実行し、メモリパッケージへのトグルモードインターフェースを制御するなどを行うことができる。一実施形態では、各ＢＥＰ回路１１２は、それ自体のメモリパッケージの組に関与する。メモリコントローラ１０２は、制御回路の一例である。
【0043】
一実施形態では、複数のメモリパッケージ１０４が存在する。各メモリパッケージ１０４は、１つ以上のメモリダイを含んでもよい。一実施形態では、メモリパッケージ１０４内の各メモリダイは、ＮＡＮＤフラッシュメモリ（２次元ＮＡＮＤフラッシュメモリ及び／又は３次元ＮＡＮＤフラッシュメモリを含む）を利用する。他の実施形態では、メモリパッケージ１０４は、他の種類のメモリを含むことができる。例えば、メモリパッケージは、相変化メモリ（Phase change memory、ＰＣＭ）メモリを含むことができる。
【0044】
メモリコントローラ１０２は、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）を介したＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）を実装するインターフェース１３０を使用してホスト１２０と通信する。記憶システム１００を用いた作業の場合、ホスト１２０は、ホストプロセッサ１２２と、ホストメモリ１２４と、ＰＣＩｅインターフェース１２６と、を含み、これらは、バス１２８を介して通信する。ホストメモリ１２４は、ホストの物理メモリであり、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ、又は別の種類の記憶装置であり得る。ホスト１２０は、記憶システム１００の外部にあり、記憶システム１００とは別個である。一実施形態では、記憶システム１００はホスト１２０内に埋め込まれる。
【0045】
図１Ｂは、ＦＥＰ回路１１０の一実施形態のブロック図である。図１Ｂは、ホスト１２０と通信するＰＣＩｅインターフェース１５０と、そのＰＣＩｅインターフェースと通信するホストプロセッサ１５２と、を示す。ホストプロセッサ１５２は、この実装形態に好適な、当該技術分野において既知の任意の種類のプロセッサであり得る。ホストプロセッサ１５２は、ネットワークオンチップ（ＮＯＣ）１５４と通信する。ＮＯＣは、典型的には、ＳｏＣ内のコア間の集積回路上の通信サブシステムである。ＮＯＣは、同期クロックドメイン及び非同期クロックドメインにまたがるか、又はクロックなしの非同期論理を使用することができる。ＮＯＣ技術は、ネットワーキング理論及び方法をオンチップ通信に適用し、従来のバス及びクロスバー相互接続に顕著な改善をもたらす。ＮＯＣは、他の設計と比較して、ＳｏＣの拡張性、及び複雑なＳｏＣの電力効率を向上させる。ＮＯＣのワイヤ及びリンクは、多くの信号によって共有される。ＮＯＣ内の全てのリンクが異なるデータパケット上で同時に動作することができるため、高レベルの並列性が達成される。したがって、統合サブシステムの複雑性が増大し続けると、ＮＯＣは、以前の通信アーキテクチャ（例えば、専用のポイントツーポイント信号ワイヤ、共有バス、又はブリッジを有するセグメント化バス）と比較して、向上した性能（スループットなど）及び拡張性をもたらす。メモリプロセッサ１５６、ＳＲＡＭ１６０、及びＤＲＡＭコントローラ１６２は、ＮＯＣ１５４に接続され、これと通信している。ＤＲＡＭコントローラ１６２は、ＤＲＡＭ（例えば、ＤＲＡＭ１０６）を動作及び通信するために使用される。ＳＲＡＭ１６０は、メモリプロセッサ１５６によって使用されるローカルＲＡＭメモリである。メモリプロセッサ１５６は、ＦＥＰ回路を実行し、様々なメモリ動作を実行するために使用される。また、ＮＯＣと通信しているのは、２つのＰＣＩｅインターフェース１６４及び１６６である。図１Ｂの実施形態では、メモリコントローラ１０２は、２つのＢＥＰ回路１１２を含む。したがって、２つのＰＣＩｅインターフェース１６４／１６６が存在する。各ＰＣＩｅインターフェースは、ＢＥＰ回路１１２のうちの１つと通信する。他の実施形態では、２つより多い又は少ないＢＥＰ回路１１２が存在し得る。したがって、３つ以上のＰＣＩｅインターフェースが存在し得る。
【0046】
図２Ａは、ＢＥＰ回路１１２の一実施形態のブロック図である。図２Ａは、ＦＥＰ回路１１０と通信するためのＰＣＩｅインターフェース２００を示す（例えば、図１ＢのＰＣＩｅインターフェース１６４及び１６６のうちの１つと通信する）。ＰＣＩｅインターフェース２００は、２つのＮＯＣ２０２及び２０４と通信する。一実施形態では、２つのＮＯＣを、１つの大きなＮＯＣと組み合わせることができる。各ＮＯＣ（２０２／２０４）は、ＸＯＲエンジン（２２４／２５４）、ＥＣＣエンジン（２２６／２５６）を介して、ＳＲＡＭ（２３０／２６０）、バッファ（２３２／２６２）、プロセッサ（２２０／２５０）、及びデータ経路コントローラ（２２２／２５２）に接続される。
【0047】
ＥＣＣエンジン２２６／２５６は、当該技術分野において既知のように、エラー訂正を実行するために使用される。本明細書では、ＥＣＣエンジン２２６／２５６は、コントローラＥＣＣエンジンと呼ばれることがある。ＸＯＲエンジン２２４／２５４は、データをＸＯＲ演算するために使用され、その結果、データは、プログラミングエラーがある場合に回復され得る様式で組み合わされ、記憶され得る。一実施形態では、ＸＯＲエンジン２２４／２５４は、ＥＣＣエンジン２２６／２５６を使用して復号できないデータを回復することができる。
【0048】
データ経路コントローラ２２２は、集積メモリアセンブリを有する４つのチャネルを介して通信するためのメモリインターフェース２２８に接続される。したがって、上部ＮＯＣ２０２は、集積メモリアセンブリと通信するための４つのチャネルのためのメモリインターフェース２２８に関連付けられ、底部ＮＯＣ２０４は、集積メモリアセンブリと通信するための４つの追加のチャネルのためのメモリインターフェース２５８と関連付けられる。一実施形態では、各メモリインターフェース２２８／２５８は、４つのトグルモードインターフェース（ＴＭインターフェース）、４つのバッファ、及び４つのスケジューラを含む。チャネルの各々について、１つのスケジューラ、バッファ、及びＴＭインターフェースが存在する。プロセッサは、当該技術分野において既知の任意の標準的なプロセッサであり得る。データ経路コントローラ２２２／２５２は、プロセッサ、ＦＰＧＡ、マイクロプロセッサ、又は他の種類のコントローラであり得る。ＸＯＲエンジン２２４／２５４及びＥＣＣエンジン２２６／２５６は、ハードウェアアクセレレータとして知られる専用ハードウェア回路である。他の実施形態では、ＸＯＲエンジン２２４／２５４、ＥＣＣエンジン２２６／２５６は、ソフトウェアで実装され得る。スケジューラ、バッファ、及びＴＭインターフェースは、ハードウェア回路である。他の実施形態では、メモリインターフェース（メモリダイと通信するための電気回路）は、図２Ａに示されるものとは異なる構造であり得る。加えて、図１Ｂ及び図２Ａとは異なる構造を有するコントローラもまた、本明細書に記載される技術と共に使用することができる。
【0049】
図２Ｂは、メモリバス（データ線及びチップイネイブル線）３２２に接続された複数の集積メモリアセンブリ３０６を含むメモリパッケージ１０４の一実施形態のブロック図である。各集積メモリアセンブリは、制御ダイ及び１つ以上のメモリダイを有する。メモリダイは、メモリセルを含む。制御ダイは、メモリ構造に対してチップレベル制御を実行するための制御回路を含む。データバス３２２は、ＢＥＰ回路１１２のＴＭインターフェースと通信するためのトグルモードインターフェース２２８に接続する（例えば、図２Ａを参照）。いくつかの実施形態では、メモリパッケージは、メモリバス及びＴＭインターフェースに接続された小型コントローラを含むことができる。メモリパッケージは、１つ以上の集積メモリアセンブリ３０６を有することができる。合計で、メモリパッケージ１０４は、８個又は１６個のメモリダイを有してもよい。しかしながら、他の数のメモリダイもまた実装することができる。本明細書に記載する技術は、任意の特定の数のメモリダイに限定されない。
【0050】
図３Ａは、集積メモリアセンブリ３０６の一実施形態の機能ブロック図を示す。集積メモリアセンブリ３０６は、記憶システム１００内のメモリパッケージ１０４に使用されてもよい。一実施形態では、集積メモリアセンブリ３０６は、２種類の半導体ダイ（又はより簡潔に「ダイ」）を含む。メモリダイ３０２は、メモリ構造３２６を含む。メモリ構造３２６は、不揮発性メモリセルを含んでもよい。メモリ構造３２６は、行デコーダ（図３Ａには図示せず）を介してワード線によって、及び列デコーダ（図３Ａには図示せず）を介してビット線によってアドレス可能である。デコーダは、メモリダイ３０２又は制御ダイ３０４のいずれかに存在してもよい。
【0051】
制御ダイ３０４は、制御回路３１０を含む。制御回路３１０内の構成要素は、電気回路である。制御回路３１０は、メモリダイのチップレベル制御を実行するように構成される。いくつかの実施形態では、制御ダイ３０４は、メモリダイ３０２内のメモリ構造３２６に接続するように構成される。例えば、制御回路３１０は、メモリダイ３０２内のメモリ構造３２６内の不揮発性メモリセルに接続されるように構成される。いくつかの実施形態では、制御回路３１０は、本明細書に開示されるように、標的メモリセルに対する隣接するメモリセルの干渉を補償するように構成される。いくつかの実施形態では、メモリダイ３０２及び制御ダイ３０４は一緒に固着される（例えば、接合される）。制御回路３１０は、ステートマシン３１２、アドレスデコーダ３１４、電力制御回路３１６、メモリコントローラインターフェース３１５、記憶領域３１８、及びＥＣＣエンジン３３０を含む。記憶領域３１８は、読み出し基準電圧などのパラメータを記憶してもよい。いくつかの実施形態では、記憶領域３１８は、隣接するメモリセルに関する状態情報を記憶するために使用される。この状態情報は、本明細書に開示されるように、標的メモリセルに対する隣接するメモリセルのインターフェースを補償するために使用され得る。
【0052】
制御回路３１０はまた、読み出し／書き込み回路３２８を含む。別の実施形態では、読み出し／書き込み回路３２８の一部は、制御ダイ３０４上に位置し、読み出し／書き込み回路３２８の一部は、メモリダイ３０２上に位置する。読み出し／書き込み回路３２８は、複数の感知ブロックを含み得、複数のメモリセル内のデータのページ（又は複数のページ）が並列に読み出し又はプログラムされることを可能にし得る。一実施形態では、各感知ブロックは、センスアンプと、ビット線に接続された１組のラッチと、を含む。ラッチは、読み書きされたデータを記憶する。感知ブロックは、ビット線ドライバを含む。いくつかの実施形態では、ラッチの一部は、隣接するメモリセルから状態情報を記憶するために使用され、これは、標的メモリセルに対する隣接するメモリセルの干渉を補償するために使用され得る。
【0053】
コマンド及びデータは、メモリコントローラインターフェース３１５（「通信インターフェース」とも呼ばれる）を介してコントローラ１０２と制御ダイ３０４との間で転送される。メモリコントローラインターフェース３１５は、メモリコントローラ１０２と通信するための電気インターフェースである。メモリコントローラインターフェース３１５の例としては、トグルモードインターフェース及びオープンＮＡＮＤフラッシュインターフェース（ＯＮＦＩ）が挙げられる。他のＩ／Ｏインターフェースも使用され得る。例えば、メモリコントローラインターフェース３１５は、メモリコントローラ１０２用のメモリインターフェース２２８／２５８のトグルモードインターフェースに接続するトグルモードインターフェースを実装してもよい。一実施形態では、メモリコントローラインターフェース３１５は、チャネル３２２（データバスとも呼ばれる）と通信するために接続する１組の入力及び／又は出力（input and/or output、Ｉ／Ｏ）ピンを含む。一実施形態では、通信チャネル３２２は、トグルモードインターフェースの一部としてメモリコントローラ１０２に接続する。
【0054】
制御回路３１０は、読み出し／書き込み回路３２８と協働して、メモリ構造３２６上でメモリ動作（例えば、書き込み、読み出し、消去、及びその他）を実行する。一実施形態では、制御回路３１０は、ステートマシン３１２と、オンチップアドレスデコーダ３１４と、電力制御モジュール３１６と、メモリコントローラインターフェース３１５と、記憶領域３１８と、を含む。ステートマシン３１２は、メモリ動作のチップレベル制御を提供する。一実施形態では、ステートマシン３１２は、ソフトウェアによってプログラム可能である。他の実施形態では、ステートマシン３１２は、ソフトウェアを使用せず、ハードウェア（例えば電気回路）内に完全に実装される。いくつかの実施形態では、ステートマシン３１２をマイクロコントローラ又はマイクロプロセッサに置き換えることができる。
【0055】
オンチップアドレスデコーダ３１４は、コントローラ１０２によって使用されるアドレスと、デコーダによって使用されるハードウェアアドレスとのアドレスインターフェースを提供する。電力制御モジュール３１６は、メモリ動作中にワード線及びビット線に供給される電力及び電圧を制御する。電力制御モジュール３１６は、電圧を生成するための電荷ポンプを含み得る。
【0056】
記憶領域３１８は、メモリ構造３２６を動作させるためのパラメータを記憶するために使用されてもよい。記憶領域３１８は、揮発性メモリ又は不揮発性メモリを含んでもよい。いくつかの実施形態では、パラメータは、読み出し基準電圧を含む。メモリ構造３２６は、記憶領域３２６ａを有し、記憶領域３２６ａはまた、メモリ構造３２６を動作させるためのパラメータのコピーを含んでもよい。いくつかの実施形態では、メモリダイ３０２が電源オンされると、パラメータは記憶領域３２６ａから記憶領域３１８にコピーされる。
【0057】
エラー訂正コード（error correction code、ＥＣＣ）エンジン３３０は、正しいコードワードを復号及びエラーするように構成されている。本明細書では、ＥＣＣエンジン３３０は、オンダイＥＣＣエンジンと呼ばれることがある。一実施形態では、オンダイのＥＣＣエンジン３３０は、メモリコントローラ１０２からのデータビットを、データビット及びパリティビットを含むコードワードに符号化するように構成される。制御回路は、メモリ構造３２６内にコードワードを記憶する。一実施形態では、オンダイのＥＣＣエンジン３３０は、メモリ構造３２６から読み戻されるコードワードを復号するように構成される。いくつかの実施形態では、オンダイのＥＣＣエンジン３３０は、本明細書に開示されるように、等化を実行することによって、標的メモリセルに対する隣接するメモリセルの干渉を補償するように構成される。
【0058】
経路３５２は、制御回路３１０内の１つ以上の構成要素とメモリダイ３０２上のメモリ構造との間の経路である。経路は、信号（例えば、電圧、電流）を提供又は受信するために使用され得る。経路は、導電性経路を含む。経路は、ボンドパッド、金属相互接続、ビア、トランジスタ、導電性材料、及び電気信号を転送又は搬送し得る他の材料のうちの１つ以上を含み得るが、これらに限定されない。経路は、電力制御モジュール３１６からの読み出し基準電圧を、メモリ構造３２６内で読み取られるメモリセルに接続された選択されたワード線に提供するために使用されてもよい。経路は、読み出し動作中に、電力制御モジュール３１６からの読み出しパス電圧を、選択されていないワード線に提供するために使用されてもよい。経路は、メモリ構造内のビット線に接続して、ビット線が読み出し／書き込み回路３２８によって感知されることを可能にし得る。
【0059】
本明細書で使用するとき、装置という用語としては、制御ダイ３０４、集積メモリアセンブリ３０６、メモリパッケージ１０４、記憶システム１００、又は記憶システム１００を含むホストシステム１２０を含み得るが、これらに限定されない。制御ダイ３０４の制御回路３１０内の構成要素の任意のサブセットは、制御回路と見なすことができる。別の代替例では、制御回路は、コントローラ１０２と、フローチャートにおいて以下に記載される機能を実行する制御ダイ３０４の制御回路３１０と、を含む。制御回路は、ハードウェアのみ、又はハードウェアとソフトウェア（ファームウェアを含む）との組み合わせを含むことができる。例えば、ファームウェアによってプログラムされたコントローラは、制御回路の一例である。制御回路は、プロセッサ、プログラマブルゲートアレイ（ＰＧＡ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、集積回路、又は他の種類の回路を含むことができる。
【0060】
一実施形態では、メモリ構造３２６は、ウェハなど単一基板上に複数のメモリレベルが形成される不揮発性メモリセルのモノリシック３次元メモリアレイを備える。メモリ構造は、シリコン（又は他の種類の）基板上に配置された活性領域を有する、１つ以上の物理レベルのメモリセルアレイにモノリシックに形成される、任意の種類の不揮発性メモリを備え得る。一例では、メモリ構造３２６の不揮発性メモリセルは、例えば米国特許第９，７２１，６６２号に記載されているような電荷トラップ材料を有する垂直ＮＡＮＤストリングを備え、その全体が参照により本明細書に組み込まれる。別の実施形態では、メモリ構造３２６は、不揮発性メモリセルの２次元メモリアレイを備える。一例では、不揮発性メモリセルは、例えば米国特許第９，０８２，５０２号に記載されているような浮動ゲートを利用するＮＡＮＤフラッシュメモリセルであり、その全体が参照により本明細書に組み込まれる。他の種類のメモリセル（例えば、ＮＯＲ型フラッシュメモリ）も使用することができる。
【0061】
メモリ構造３２６に含まれるメモリアレイアーキテクチャ又はメモリセルの正確な種類は、上記の例に限定されない。多くの異なる種類のメモリアレイアーキテクチャ又はメモリセル技術を使用して、メモリ構造３２６を形成することができる。本明細書で提案された新たに特許請求される実施形態の目的には、特定の不揮発性メモリ技術は必要とされない。メモリ構造３２６のメモリセルに適した技術の他の例として、ＲｅＲＡＭメモリ、磁気抵抗メモリ（例えば、ＭＲＡＭ、スピントランスファートルクＭＲＡＭ、スピン軌道トルクＭＲＡＭ）、相変化メモリ（例えばＰＣＭ）などが挙げられる。メモリ構造３２６のアーキテクチャに好適な技術の例として、２次元アレイ、３次元アレイ、クロスポイントアレイ、積層型２次元アレイ、垂直ビット線アレイなどが挙げられる。
【0062】
ＲｅＲＡＭ又はＰＣＭＲＡＭ、クロスポイントメモリの一例として、Ｘ線及びＹ線（例えば、ワード線及びビット線）によってアクセスされるクロスポイントアレイに配置された可逆抵抗スイッチング素子が挙げられる。別の実施形態では、メモリセルは、導電性ブリッジメモリ素子を含み得る。導電性ブリッジメモリ素子はまた、プログラム可能なメタライゼーションセルと呼ばれ得る。導電性ブリッジメモリ素子は、固体電解質内のイオンの物理的再配置に基づく状態変化素子として使用され得る。場合によっては、導電性ブリッジメモリ素子は、２つの電極間に固体電解質薄膜を有する、２つの固体金属電極を含んでもよく、一方は、比較的不活性であり（例えば、タングステン）、他方は、他の電気化学的に活性である（例えば、銀又は銅）。温度が上昇すると、イオンの移動度も増加し、導電性ブリッジメモリセルのプログラミング閾値が低下する。したがって、導電性ブリッジメモリ素子は、温度に対して広範囲のプログラミング閾値を有し得る。
【0063】
磁気抵抗メモリ（Magnetoresistive memory、ＭＲＡＭ）は、磁気記憶素子によってデータを記憶する。素子は、各々が薄い絶縁層によって分離された磁化を保持することができる、２つの強磁性プレートから形成される。２つのプレートのうちの１つは、特定の極性に設定された永久磁石である。他方のプレートの磁化は、メモリを記憶するために外場の磁化と一致するように変更することができる。記憶デバイスは、このようなメモリセルのグリッドから構築される。プログラミングのための一実施形態では、各メモリセルは、互いに直角に、セルに平行に、セルの１つ上及び１つ下に配置された一対の書き込み線の間にある。電流がそれらを通過すると、誘導磁場が生成される。
【0064】
相変化メモリ（ＰＣＭ）は、カルコゲナイドガラス特有の挙動を利用する。一実施形態は、Ｇｅ２Ｓｂ２Ｔｅ５合金を使用して、位相変化材料を電気加熱することによって相変化を達成する。複数回のプログラミングは、異なる振幅及び／又は長さの電気パルスであって、異なる抵抗値の相変化材料をもたらす。
【0065】
当業者であれば、本明細書に記載されるこの技術は単一の特定のメモリ構造に限定されず、本明細書に記載され、当業者によって理解されるように、技術の趣旨及び範囲内で、多くの関連するメモリ構造をカバーすることを、理解するであろう。
【0066】
図３Ｂは、制御ダイ３０４の読み出し／書き込み回路３２８及びＥＣＣエンジン３３０の一実施形態のブロック図である。読み出し／書き込み回路３２８は、センスアンプ３５０及び管理回路４８０を含む。管理回路４８０は、ラッチ３６０及びデータ状態情報記憶装置３９２を有する。ラッチ３６０は、データラッチ３６０ａ及びパリティラッチ３６０ｂを含んでもよい。一実施形態では、データラッチ３６０ａは、コードワードのデータビットを記憶し、パリティラッチは、コードワードのパリティビットを記憶する。図３Ｂは、４組のデータラッチ３６０（１）、３６０（２）、３６０（３）、３６０（４）を示す。各組は、異なるページのコードワードを記憶するために使用されてもよい。４ビットがメモリセル毎に記憶される実施形態では、４つのページが、１組のメモリセルに記憶される。４つのページは、下部ページ（ＬＰ）、下部中央ページ（ＬＭＰ）、上部中央ページ（ＵＭＰ）、及び上部ページ（ＵＰ）と呼ばれることがある。別の実施形態では、センスアンプ３５０はメモリダイ３０２上にあるが、ラッチ３６０は制御ダイ３０４上にある。
【0067】
データ状態情報記憶装置３９２は、メモリセルに関するデータ状態情報を記憶するために使用される。一実施形態では、記憶装置３９２はラッチを含み、ラッチは、ラッチ３６０に構造が類似していてもよい。しかしながら、記憶装置３９２は、例えば、ＳＲＡＭ又はＤＲＡＭなどのラッチ以外のメモリの種類であってもよい。一実施形態では、データ状態情報は、ラッチ３６０内の情報に基づく。一例として、データ状態情報は、ラッチ３６０内の情報のコピーである。例えば、図３Ｂでは、ラッチ３６０内のセル毎に４ビットが存在する。したがって、記憶装置３９２は、セル毎にこれらの４ビットのコピーを含んでもよい。しかしながら、しかしながら、データ状態情報は、ラッチ３６０内の情報よりもメモリセル当たりのビット数を少なくすることができる。例えば、記憶装置３９２は、メモリセル毎に単一ビットを含んでもよく、これは、２組のデータ状態のうちのどちらがセルに存在しているかを示す。典型的には、各組は、データ状態の連続する組である。例えば、データ状態Ｓ０～Ｓ１５に関して（図７を参照）、「０」のビット値はＳ０～Ｓ７を指定することができ、「１」のビット値はＳ８～Ｓ１５を指定することができる。別の例として、「０」のビット値はＳ０～Ｓ１１を指定することができ、「１」のビット値はＳ１２～Ｓ１５を指定することができる。したがって、組は同じサイズである必要はない。これらの実施例では、「０」のデータ状態情報値は補償なしに対応し得、一方、「１」のデータ状態情報値は何らかのレベルの補償に対応し得る。データ状態情報は、この実施例では、１６個のデータ状態が存在する１ビット、２ビット、３ビット、又は４ビットを含むことができる。したがって、２ビットでは、「００」は補償なしに対応し得、一方、「０１」、「１０」、及び「１１」は３つの異なる補償レベルに対応し得る。本明細書では、「補償なし」を提供することは、あるレベルの補償（例えば、ゼロ補償）と見なすことができる。
【0068】
いくつかの実施形態では、次のメモリセルの組が感知されると、ラッチ３６０内の情報が上書きされてもよいことに留意されたい。しかしながら、記憶装置３９２内の保存された状態情報は、標的メモリセルに補償を適用するために使用されてもよい。したがって、隣接するメモリセルを再感知する必要なく、補償を標的メモリセルに適用することができる。（図３Ａの集積メモリアセンブリ３０６とは対照的に）メモリセル及びチップレベル制御回路が同じダイ上に存在する代替アーキテクチャにおける非常に限られた量のスペースを考えると、代替アーキテクチャに関する状態情報を節約することは非実用的であり得る。
【0069】
オンダイのＥＣＣエンジン３３０は、メモリコントローラ１０２から受信したデータビットを符号化することができる。一実施形態では、オンダイのＥＣＣエンジン３３０は、データビット及びパリティビットを各々が含むコードワードを形成する。一実施形態では、メモリコントローラ１０２は、コードワードを制御ダイ３０４に提供する。制御回路３１０は、メモリ構造３２６内の不揮発性メモリセルにコードワードを記憶する。メモリコントローラ１０２からのデータを読み出す要求に応じて、制御回路３１０は、メモリ構造３２６からコードワードを読み出す。オンダイのＥＣＣエンジン３３０はまた、メモリ構造３２６から読み出されたコードワードを復号及びエラー訂正することもできる。いくつかの実施形態では、オンダイのＥＣＣエンジン３３０は、記憶されているデータの各ユニット（例えば、ページ）のパリティビットを計算する。パリティビット（エラー訂正コードとも呼ばれる）は、データのユニット（例えば、ページ）と共に記憶され得る。データのユニットとその関連パリティビットとの組み合わせは、コードワードと呼ばれる。一実施形態において、パリティビットは、データのユニット（例えば、ページ）から遠隔に記憶される。
【0070】
オンダイのＥＣＣエンジン３３０は、エンコーダ３８０、デコーダ３９０、及び等化３８５を含む。エンコーダ３８０は、リードソロモンエンコーダ、Ｂｏｓｅ－Ｃｈａｕｄｈｕｒｉ－Ｈｏｃｑｕｅｎｇｈｅｍ（ＢＣＨ）エンコーダ、低密度パリティチェック（ＬＤＰＣ）エンコーダ、ターボコードエンコーダ、１つ以上の他のＥＣＣ符号化スキームを符号化するように構成されたエンコーダ、又はそれらの任意の組み合わせなどのＥＣＣスキームを使用してデータを符号化するように構成される。エンコーダ３８０は、データビット３８２及びパリティビット３８４を含むコードワードを形成してもよい。データビットは、メモリコントローラ１０２によって提供され得る。
【0071】
デコーダ３９０は、メモリダイ３０２に記憶されたコードワードを復号するように構成される。一実施形態では、センスアンプ３５０は、コードワードを読み出すためにメモリ構造３２６内のビット線を感知する。センスアンプ３５０は、ビット線を管理回路４８０に感知する結果を提供することができる。次いで、管理回路４８０は、センスアンプ３５０からの情報に基づいて、生の（まだエラー訂正されていない）コードワードを判定し、ラッチ３６０内に記憶することができる。
【0072】
デコーダ３９０は、生のコードワード内のエラーを検出し、訂正することができる。一実施形態では、デコーダ３９０は、ハードビットデコーダを実装する。一実施形態では、デコーダ３９０は、ソフトビットデコーダを実装する。デコーダ３９０は、ハードビットデコーダ及びソフトビットデコーダの両方を実装してもよい。例えば、制御ダイ３０４は、最初に、ハードビットデコーダを用いてコードワードを復号することを試みることができる。失敗した場合、次いで、制御ダイ３０４は、ソフトビットデコーダを使用して復号を試みることができる。
【0073】
等化３８５は、一実施形態では、標的メモリセルに対する隣接するメモリセルからの干渉を補償するために使用される。等化３８５は、記憶装置３９２内の情報に基づいてもよい。一実施形態では、等化は線形最小平均二乗誤差（ＬＭＭＳＥ）クロスカップリング推定及び等化を使用する。等化技術は、隣接するセル（又は隣接する複数のセル）が、妨害の線形モデル（ＬＭＭＳＥなど）に基づいて、標的セルの読み出しを妨害する程度を判定することを含む。次いで、実際の感知及び隣接するセル（単数又は複数）が標的セルの読み出しを妨害する程度に基づいて、標的セル内に実際に記憶されたデータから推定を行うことができる。
【0074】
図４は、感知ブロック３４０の一実施形態を示すブロック図である。感知ブロックは、読み出し／書き込み回路３２８の一部である。個別の感知ブロック３４０は、感知回路又はセンスアンプ３５０（１）～３５０（４）と呼ばれる１つ以上のコア部分と、管理回路４８０と呼ばれる共通部分とに区画化されてもよい。一実施形態では、各ビット線に結合された別個の感知回路と、１組の複数（例えば、４個又は８個）の感知回路のための１つの共通の管理回路４８０とが存在する。グループ内の各感知回路は、データバス４５４を介して関連する管理回路と通信する。したがって、１組の記憶素子（メモリセル）の感知回路と通信する１つ以上の管理回路が存在する。
【0075】
一例として、センスアンプ３５０（１）は、接続されたビット線における伝導電流が所定の閾値レベルを上回るか下回るかを判定することによって感知を行う感知回路４６０を備える。感知は、読み出し動作又は検証動作において発生し得る。感知回路はまた、プログラム動作におけるプログラム電圧の印加中にビット線電圧を供給する。他の回路（例えば、ステートマシン３１２の制御下の電力制御３１６）は、読み出し又はプログラム中にワード線への電圧の印加を制御し得ることに留意されたい。したがって、ステートマシン３１２は、読み出し基準電圧（並びに他の電圧）のワード線へのタイミングを制御するために、電力制御３１６を制御してもよい。
【0076】
感知回路４６０は、Ｖｂｌセレクタ４６２、感知ノード４６４、比較回路４６６、及びトリップラッチ４６８を含み得る。プログラム電圧の印加中、Ｖｂｌセレクタ４６２は、プログラムイネーブル電圧（例えば、Ｖ＿ｐｇｍ＿ｅｎａｂｌｅ）又はプログラム禁止電圧（例えば、Ｖｂｌ＿ｉｎｈ）を、メモリセルに接続されたビット線に渡すことができる。
【0077】
トランジスタ４７０（例えば、ｎＭＯＳ）は、トランジスタの制御ゲート電圧を十分に高く、例えば、Ｖｂｌセレクタから渡されたＶｂｌよりも高く設定することによって、Ｖｂｌセレクタ４６２からＶｂｌを渡すためのパスゲートとして構成され得る。例えば、セレクタ４７２は、電源電圧Ｖｄｄ、例えば、３～４Ｖをトランジスタ４７０の制御ゲートに渡すことができる。
【0078】
センスアンプ３５０（１）は、ビット線に電圧が印加されるタイミングを制御するように構成されている。読み出し動作及び検証動作などの感知動作中、ビット線電圧は、セレクタ４７２が渡された電圧に基づいてトランジスタ４７０によって設定される。ビット線電圧は、トランジスタの制御ゲート電圧からそのＶｔ（例えば、３Ｖ）を引いたものとほぼ等しい。例えば、Ｖｂｌ＋Ｖｔがセレクタ４７２によって渡される場合、ビット線電圧はＶｂｌとなる。これは、ソース線が０Ｖにあると仮定する。トランジスタ４７０は、制御ゲート電圧に従ってビット線電圧をクランプし、パスゲートではなくソースフォロワとして作用する。Ｖｂｌセレクタ４６２は、トランジスタ４７０上の制御ゲート電圧よりも高いＶｄｄなどの比較的高い電圧を渡して、ソースフォロワモードを提供することができる。感知中、トランジスタ４７０は、ビット線を充電する。
【0079】
１つのアプローチでは、各センスアンプのセレクタ４７２は、Ｖｂｌ又はＶｄｄを渡すために、他のセンスアンプのセレクタとは別個に制御することができる。各センスアンプのＶｂｌセレクタ４６２はまた、他のセンスアンプのＶｂｌセレクタとは別個に制御することができる。
【0080】
感知中、感知ノード４６４は、Ｖｓｅｎｓｅ＿ｉｎｉｔ＝３Ｖなどの初期電圧まで充電される。感知ノードは次に、トランジスタ４７０を介してビット線に接続され、感知ノードの減衰量は、メモリセルが導電性状態にあるか、又は非導電性状態にあるかを判定するために使用される。一実施形態では、ビット線内を流れる電流が感知ノード（例えば、感知コンデンサ）を放電する。感知ノードが減衰することができる時間の長さは、本明細書では「積分時間」と呼ばれることがある。比較回路４６６は、感知ノード電圧を感知時間でトリップ電圧と比較するために使用される。感知ノード電圧がトリップ電圧Ｖｔｒｉｐを下回って減衰する場合、メモリセルは導電性状態となり、そのＶｔは検証信号の電圧以下である。感知ノード電圧がＶｔｒｉｐを下回って減衰しない場合、メモリセルは非導電性状態となり、そのＶｔは検証信号の電圧を上回る。センスアンプ３５０（１）は、メモリセルが導電性又は非導電性状態であるかどうかに基づいて比較回路４６６によって設定されるトリップラッチ４６８を含む。トリップラッチ内のデータは、プロセッサ４８２によって読み出されるビットであり得る。
【0081】
管理回路４８０は、プロセッサ４８２、４組の例示的なデータラッチ４８４、４８５、４８６、４８７、及びデータラッチの組とデータバス３２２（データバスは、メモリコントローラ１０２に接続され得る）との間に結合されたＩ／Ｏインターフェース４８８を備える。例えば、個々のラッチＬＤＬ、ＬＭＤＬ、ＵＭＤＬ、及びＵＤＬを含む１組のデータラッチが、各センスアンプのために提供され得る。場合によっては、より少ない又は追加のデータラッチが使用されてもよい。ＬＤＬは、データの下部ページのビットを記憶し、ＬＭＤＬは、データの下部中央ページのビットを記憶し、ＵＭＤＬは、データの上部中央ページのビットを記憶し、ＵＤＬは、データの上部ページのビットを記憶する。これは、メモリセルメモリデバイス毎に１６レベル又は４ビットである。一実施形態では、メモリセル毎に８レベル又は３ビットが存在する。
【0082】
プロセッサ４８２は、感知されたメモリセルに記憶されたデータを判定し、データラッチの組内に判定されたデータを記憶するように、計算を実施する。例えば、プロセッサ４８２は、生のコードワード内のビットを判定し、ラッチ４８４～４８７内に生コードワードのビットを記憶してもよい。データラッチ４８４～４８７の各組は、読み出し動作中にプロセッサ４８２によって判定されたデータビットを記憶し、メモリにプログラムされることを意味する書き込みデータを表すプログラム動作中にデータバス３２２からインポートされたデータビットを記憶するために使用される。Ｉ／Ｏインターフェース４８８は、データラッチ４８４～４８７とデータバス３２２との間のインターフェースを提供する。
【0083】
プロセッサ４８２はまた、ラッチ４８４～４８７内の情報に基づいて、それぞれのメモリセルに関するデータ状態情報を判定してもよい。データ状態情報は、記憶装置３９２に保存されてもよい。
【0084】
読み出し中、システムの動作は、アドレス指定されたメモリセルへの異なる制御ゲート電圧の供給を制御するステートマシン３１２の制御下にある。メモリによってサポートされる様々なメモリ状態に対応する様々な所定の制御ゲート電圧をステップ実行すると、感知回路はこれらの電圧のうちの１つでトリップすることができ、対応する出力は、データバス４５４を介してプロセッサ４８２に感知回路から提供されることになる。その時点で、プロセッサ４８２は、感知回路のトリップイベント（単数又は複数）及び入力線４９０を介したステートマシンからの印加された制御ゲート電圧に関する情報を考慮することによって、結果として得られるメモリ状態を判定する。次いで、メモリ状態のバイナリ符号化を計算し、結果として得られるデータビットをデータラッチ４８４～４８７に記憶する。
【0085】
いくつかの実装形態は、複数のプロセッサ４８２を含むことができる。一実施形態では、各プロセッサ４８２は、出力線の各々が一緒に有線ＯＲ接続されるように、出力線（図示せず）を含む。いくつかの実施形態では、出力線は、有線ＯＲ線に接続される前に反転される。この構成により、有線ＯＲを受信するステートマシンは、プログラムされている全てのビットが所望のレベルに到達したことを判定することができるため、プログラミングプロセスが完了したときのプログラム検証テスト中に迅速に判定できる。例えば、各ビットがその所望のレベルに到達したとき、そのビットの論理ゼロは、有線ＯＲ線（又は、データ１が反転）に送信される。全てのビットがデータ０（又は、データ１が反転）を出力すると、ステートマシンはプログラミングプロセスを終了することを知る。各プロセッサは４つのセンスアンプと通信するため、ステートマシンは有線ＯＲ線を４回読み出す必要があり、又は、論理は、関連するビット線の結果を蓄積するためにプロセッサ４８２に追加されて、ステートマシンが有線ＯＲ線を一度に読み出す必要がある。同様に、論理レベルを正しく選択することによって、グローバルステートマシンは、第１のビットがその状態を変更し、それに応答してアルゴリズムを変更するときを検出することができる。
【0086】
メモリセルの動作をプログラム又は検証する間、プログラムされるデータ（書き込みデータ）は、メモリセル実装当たり４ビットで、ＬＤＬ、ＬＭＤＬ、ＵＭＤＬ、及びＵＤＬラッチ内のデータバス３２２からデータラッチ４８４～４８７の組内に記憶される。
【0087】
データラッチ４８４～４８７の各組は、各センスアンプのデータラッチのスタックとして実装されてもよい。いくつかの実装形態では、データラッチはシフトレジスタとして実装されているため、そこに記憶されたパラレルデータはデータバス３２２のシリアルデータに変換され、逆もまた同様である。メモリセルの読み出し／書き込みブロックに対応する全てのデータラッチを一緒にリンクして、データのブロックがシリアル転送によって入力又は出力され得るように、ブロックシフトレジスタを形成することができる。具体的には、読み出し／書き込み回路のバンクは、データラッチの組の各々が、読み出し／書き込みブロック全体のシフトレジスタの一部であるかのように、データバスの中又は外のデータをシーケンス内でシフトさせるように適合される。
【0088】
いくつかの実施形態では、集積メモリアセンブリ３０６内に、２つ以上の制御ダイ３０４及び２つ以上のメモリダイ３０２が存在する。いくつかの実施形態では、集積メモリアセンブリ３０６は、複数の制御ダイ３０４及び複数のメモリダイ３０２のスタックを含む。図５Ａは、基板５０２上に積層された集積メモリアセンブリ３０６（例えば、制御ダイ３０４及びメモリダイ３０２を含むスタック）の一実施形態の側面図を示す。集積メモリアセンブリ３０６は、３つの制御ダイ３０４及び３つのメモリダイ３０２を有する。いくつかの実施形態では、４つ以上のメモリダイ３０２及び４つ以上の制御ダイ３０４が存在する。
【0089】
各制御ダイ３０４は、メモリダイ３０２のうちの少なくとも１つに固着（例えば、接合）される。ボンドパッド５７０、５７４のうちの一部が示されている。更に多くのボンドパッドが存在し得る。一緒に接合される２つのダイ３０２と３０４との間の空間は、エポキシ又は他の樹脂若しくはポリマーから形成され得る固体層５４８で充填される。この固体層５４８は、ダイ３０２と３０４と間の電気的接続を保護し、ダイを一緒に更に固定する。様々な材料を固体層５４８として使用し得るが、実施形態では、米国カリフォルニア州にオフィスを構える、Ｈｅｎｋｅｌ社のＨｙｓｏｌエポキシ樹脂であってもよい。
【0090】
集積メモリアセンブリ３０６は、例えば、ステップ状にオフセットして積層されてもよく、各レベルのボンドパッドは、被覆されておらず、上からアクセス可能である。ボンドパッドに接続されたワイヤボンド５０６は、制御ダイ３０４を基板５０２に接続した。多数のこのようなワイヤボンドは、各制御ダイ３０４の幅にわたって（すなわち、図５Ａのページ内に）形成されてもよい。
【0091】
メモリダイ貫通シリコンビア（ＴＳＶ）５１２を使用して、メモリダイ３０２を介して信号をルーティングすることができる。制御ダイ貫通シリコンビア（ＴＳＶ）５１４を使用して、制御ダイ３０４を介して信号をルーティングすることができる。ＴＳＶ５１２、５１４は、半導体ダイ３０２、３０４内の集積回路の形成前、形成中、又は形成後に形成されてもよい。ＴＳＶは、ウェハを貫通する孔をエッチングすることによって形成されてもよい。次いで、孔は、金属拡散に対するバリアで裏打ちされてもよい。バリア層は、次にシード層で裏打ちされてもよく、シード層は、銅などの導電体でめっきされてもよいが、アルミニウム、スズ、ニッケル、金、ドープポリシリコン、及びこれらの合金又は組み合わせなどの他の好適な材料を使用することができる。
【0092】
はんだボール５０８は、任意選択的に、基板５０２の下面上のコンタクトパッド５１０に固着されてもよい。はんだボール５０８は、集積メモリアセンブリ３０６をプリント回路基板などのホストデバイスに電気的かつ機械的に結合するために使用されてもよい。集積メモリアセンブリ３０６がＬＧＡパッケージとして使用される場合、はんだボール５０８は省略されてもよい。はんだボール５０８は、集積メモリアセンブリ３０６とメモリコントローラ１０２との間のインターフェースの一部を形成してもよい。
【0093】
図５Ｂは、基板５０２上に積層された集積メモリアセンブリ３０６の一実施形態の側面図を示す。集積メモリアセンブリ３０６は、３つの制御ダイ３０４及び３つのメモリダイ３０２を有する。いくつかの実施形態では、３つよりもはるかに多くのメモリダイ３０２及び３つよりもはるかに多くの制御ダイ３０４が存在する。この実施例では、各制御ダイ３０４は、少なくとも１つのメモリダイ３０２に接合される。任意選択的に、制御ダイ３０４は、２つのメモリダイ３０２に接合されてもよい。
【0094】
ボンドパッド５７０、５７４のうちの一部が示されている。更に多くのボンドパッドが存在し得る。一緒に接合される２つのダイ３０２と３０４との間の空間は、エポキシ又は他の樹脂若しくはポリマーから形成され得る固体層５４８で充填される。図５Ａの例とは対照的に、図５Ｂの集積メモリアセンブリ３０６は、ステップ状のオフセットを有さない。メモリダイ貫通シリコンビア（ＴＳＶ）５１２を使用して、メモリダイ３０２を介して信号をルーティングすることができる。制御ダイ貫通シリコンビア（ＴＳＶ）５１４を使用して、制御ダイ３０４を介して信号をルーティングすることができる。
【0095】
はんだボール５０８は、任意選択的に、基板５０２の下面上のコンタクトパッド５１０に固着されてもよい。はんだボール５０８は、集積メモリアセンブリ３０６をプリント回路基板などのホストデバイスに電気的かつ機械的に結合するために使用されてもよい。集積メモリアセンブリ３０６がＬＧＡパッケージとして使用される場合、はんだボール５０８は省略されてもよい。
【0096】
上で簡単に述べたように、制御ダイ３０４及びメモリダイ３０２は、一緒に接合されてもよい。各ダイ３０２、３０４上のボンドパッドを使用して、２つのダイを一緒に接合することができる。一部の実施形態では、ボンドパッドは、はんだ又は他の追加材料なしで、いわゆるＣｕ～Ｃｕ接合プロセスにおいて互いに直接接合される。Ｃｕ～Ｃｕ接合プロセスでは、ボンドパッドは、高度に平坦であるように制御され、周囲の微粒子がほとんどない高度に制御された環境で形成され、微粒子は、そうしないと、ボンドパッド上に沈降し、密接な接合を妨げる可能性がある。このような適切に制御された条件下で、ボンドパッドは、互いに位置合わせされ、互いに押し付けられて、表面張力に基づいて相互接合を形成する。このような接合は室温で形成されてもよいが、熱が適用されてもよい。Ｃｕ～Ｃｕ接合を使用する実施形態では、ボンドパッドは、約５μｍ平方であり得、５μｍ～５μｍのピッチで互いに離間され得る。このプロセスは、本明細書ではＣｕ～Ｃｕ接合と称されるが、この用語はまた、ボンドパッドがＣｕ以外の材料で形成される場合にも適用され得る。
【0097】
ボンドパッドの面積が小さい場合、半導体ダイを一緒に接合することは困難であり得る。ボンドパッドのサイズ及びボンドパッド間ピッチは、ボンドパッドを含む半導体ダイの表面上にフィルム層を提供することによって、更に低減され得る。フィルム層は、ボンドパッドの周囲に設けられる。ダイが一緒になると、ボンドパッドは互いに接合し得、それぞれのダイ上のフィルム層が互いに接合し得る。このような接合技法は、ハイブリッド接合と呼ばれることがある。ハイブリッド接合を使用する実施形態では、ボンドパッドは、約５μｍ平方であり得、１μｍ～５μｍのピッチで互いに離間され得る。いっそうより小さいサイズ及びピッチを有するボンドパッドを提供する接合技法が使用されてもよい。
【0098】
いくつかの実施形態は、ダイ３０２、３０４の表面上にフィルムを含み得る。このようなフィルムが最初に提供されない場合、ダイ間の空間は、エポキシ又は他の樹脂若しくはポリマーでアンダーフィルされてもよい。アンダーフィル材料は液体として塗布されてもよく、それはその後固体層に固化する。このアンダーフィルステップは、ダイ３０２と３０４と間の電気的接続を保護し、ダイを一緒に更に固定する。様々な材料をアンダーフィル材料として使用し得るが、実施形態では、米国カリフォルニア州にオフィスを構える、Ｈｅｎｋｅｌ社のＨｙｓｏｌエポキシ樹脂であってもよい。
【0099】
図６は、複数の不揮発性メモリセルを含む、メモリ構造３２６を備え得るモノリシック３次元メモリアレイの例示的な一実施形態の一部の斜視図である。例えば、図６は、メモリを備える１つのブロックの一部を示す。図示された構造は、交互の誘電体層及び導電層のスタックの上方に位置決めされた１組のビット線ＢＬを含み、誘電体層及び導電層を通って延在する垂直列の材料を備えている。例えば、誘電体層のうちの１つがＤとしてマークされ、導電層（ワード線層とも呼ばれる）のうちの１つがＷとしてマークされている。ワード線層は、メモリセルに接続された１つ以上のワード線を含む。例えば、ワード線は、メモリセルの制御ゲートに接続され得る。交互の誘電体層及び導電層の数は、特定の実装要件に基づいて変動し得る。１組の実施形態は、１０８～３０４個の交互の誘電体層及び導電層を含む。例示的な一実施形態は、９６個のデータワード線層、８個の選択層、６個のダミーワード線層、及び１１０個の誘電体層を含む。１０８～３０４個よりも多くの又は少ない層を使用することもできる。実施形態では、交互の誘電体層及び導電層は、ローカルインターコネクトＬＩによって、４つの「フィンガ」又はサブブロックに分割される。図６は、２つのフィンガ及び２つのローカルインターコネクトＬＩを示している。交互の誘電体層及びワード線層の下には、ソース線層ＳＬがある。垂直列の材料（メモリホールとしても知られている）は、交互の誘電体層及び導電層のスタック内に形成される。例えば、垂直列／メモリホールのうちの１つがＭＨとしてマークされている。図６では、誘電体層がシースルーとして描画されているので、読者は交互の誘電体層及び導電層のスタックに位置決めされたメモリホールを見ることができることに留意されたい。一実施形態では、メモリセルの垂直列を生成するために、垂直列／メモリホールを電荷トラップ材料を含む材料で充填することによって、ＮＡＮＤストリングが形成される。各メモリセルは、１つ以上のビットのデータを記憶することができる。３次元モノリシックメモリ構造３２６の更なる詳細は、図６Ａ～図６Ｄに関して以下に提供される。
【0100】
図６Ａは、２つの平面６０２及び６０４に分割されたメモリ構造３２６の１つの例示的な構成を説明するブロック図である。次いで、各平面はＭ個のブロックに分割される。一実施例では、各平面は、約２０００個のブロックを有する。しかしながら、異なる数のブロック及び平面を使用することもできる。一実施形態では、２つの平面メモリに関して、ブロックＩＤは、通常、偶数ブロックが１つの平面に属し、奇数ブロックが別の平面に属するようになっている。したがって、平面６０２はブロック０、２、４、６、・・・を含み、平面６０４はブロック１、３、５、７、・・・を含む。一実施形態では、メモリセルのブロックは消去ユニットである。すなわち、ブロックの全てのメモリセルは、一緒に消去される。他の実施形態では、メモリ構造３２６を編成して信号化回路及び選択回路を有効にするなど、他の理由でメモリセルをブロックにグループ化することができる。
【0101】
図６Ｂ～図６Ｄは、例示的な３Ｄ ＮＡＮＤ構造を示す。図６Ｂは、メモリ構造３２６からの１つのブロックの一部の上面図を示すブロック図である。図６Ｂに示すブロックの一部は、図６Ａのブロック２の部分６０６に対応する。図６Ｂに示すように、図６Ｂに示すブロックは、６３３の方向に延在する。一実施形態では、メモリアレイは、６０個の層を有する。他の実施形態は、６０個よりも少ない又はそれよりも多い層を有する。しかしながら、図６Ｂは、最上層のみを示している。
【0102】
図６Ｂは、垂直列を表す複数の円を示す。垂直列の各々は、複数の選択トランジスタ及び複数のメモリセルを含む。一実施形態では、各垂直列は、ＮＡＮＤストリングを実装する。例えば、図６Ｂは、垂直列６２２、６３２、６４２、及び６５２を示す。垂直列６２２は、ＮＡＮＤストリング６８２を実装する。垂直列６３２は、ＮＡＮＤストリング６８４を実装する。垂直列６４２は、ＮＡＮＤストリング６８６を実装する。垂直列６５２は、ＮＡＮＤストリング６８８を実装する。垂直列の詳細は、以下に記載する。図６Ｂに示すブロックは矢印６３３の方向及び矢印６３３の方向に延在するため、このブロックは、図６Ｂに示すよりも多くの垂直列を含む。
【0103】
図６Ｂはまた、ビット線６１１、６１２、６１３、６１４、．．．６１９などビット線６１５の組を示す。図６Ｂは、ブロックの一部のみを示すため、２４本のビット線を示す。２５本以上のビット線がブロックの垂直列に接続されていることが企図される。垂直列を表す円の各々は、１本のビット線への接続を示す「ｘ」を有する。例えば、ビット線６１４は垂直列６２２、６３２、６４２、及び６５２に接続されている。
【0104】
図６Ｂに示すブロックは、様々な層を垂直列の下にあるソース線に接続する、ローカルインターコネクト（６６２、６６４、６６６、６６８、及び６６９）の組を含む。ローカルインターコネクト６６２、６６４、６６６、６６８、及び６６９はまた、ブロックの各層を４つの領域に分割する役割を果たす。例えば、図６Ｂに示す最上層は、フィンガ又はサブブロックと呼ばれる領域６２０、６３０、６４０、及び６５０に分割される。メモリセルを実装するブロックの層において、４つの領域は、ローカルインターコネクトによって分離されるワード線サブブロックと呼ばれる。一実施形態では、共通のレベルのブロック上のワード線サブブロックは、ブロックの終端が互いに接続して単一のワード線を形成する。別の実施形態では、同じレベルのワード線サブブロックは、互いに接続していない。例示的な一実装形態では、ビット線は、領域６２０、６３０、６４０、及び６５０の各々で１つの垂直列にのみ接続する。当該実施形態では、各ブロックは１６行の活性列を有し、各ビット線は、各ブロックで４行に接続する。一実施形態では、共通のビット線に接続された４行の全ては、同じワード線に（互いに接続されている同レベルの異なるワード線サブブロックを介して）接続される。したがって、システムは、ソース側選択線及びドレイン側選択線を使用して、メモリ動作（プログラム、検証、読み出し、及び／又は消去）に供される４つのうちの１つ（又は別のサブセット）を選択する。
【0105】
図６Ｂは、４行の垂直列を有する各領域、４領域、及びブロック内の１６行の垂直列を示しているが、これらの正確な数字は例示的な実施形態である。他の実施形態は、１ブロック当たりより多くの領域又はより少ない領域、１領域当たりより多くの又はより少ない行の垂直列、及び１ブロック当たりより多くの又はより少ない行の垂直列を含むことができる。
【0106】
図６Ｂはまた、垂直列が千鳥状であることを示している。他の実施形態では、異なるパターンの千鳥配置を使用することができる。いくつかの実施形態では、垂直列は千鳥状ではない。
【0107】
図６Ｃは、図６Ｂの線ＡＡに沿った断面図を示す３次元メモリ構造３２６の一実施形態の一部を示す。この断面図は、垂直列６３２及び６３４及び領域６３０（図６Ｂを参照）を切断する。図６Ｃの構造は、４つのドレイン側選択層ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３と、４つのソース側選択層ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、及びＳＧＳ３と、４つのダミーワード線層ＤＤ０、ＤＤ１、ＤＳ０、及びＤＳ１と、データメモリセルに接続するための４８個のデータワード線層ＷＬＬ０～ＷＬＬ４７と、を含む。他の実施形態は、４つよりも多くの又は少ないドレイン側選択層と、４つよりも多くの又は少ないソース側選択層と、４つよりも多くの又は少ないダミーワード線層と、４８個よりも多くの又は少ないワード線層（例えば、９６個のワード線層）と、を実装し得る。垂直列６３２及び６３４は、ドレイン側選択層、ソース側選択層、ダミーワード線層、及びワード線層を通って突出して示される。一実施形態では、各垂直列は、ＮＡＮＤストリングを含む。例えば、垂直列６３２は、ＮＡＮＤストリング６８４を備える。垂直列及び下に列挙される層の下には、基板１０１、基板上の絶縁膜６５４、及びソース線ＳＬが存在する。垂直列６３２のＮＡＮＤストリングは、スタックの底部にソース端を有し、スタックの上部にドレイン端を有する。図６Ｂと一致するように、図６Ｃは、コネクタ６１７を介してビット線６１４に接続された垂直列６３２を示す。ローカルインターコネクト６６４及び６６６も示す。
【0108】
参照を容易にするために、ドレイン側選択層ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３、ソース側選択層ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、及びＳＧＳ３、ダミーワード線層ＤＤ０、ＤＤ１、ＤＳ０、及びＤＳ１、並びにワード線層ＷＬＬ０～ＷＬＬ４７は、集合的に導電層と呼ばれる。一実施形態では、導電層は、スズとタングステンの組み合わせから作製される。他の実施形態では、ドープポリシリコン、タングステンなど金属、又は金属シリサイドなど他の材料を使用して、導電層を形成することができる。いくつかの実施形態では、異なる導電層は、異なる材料から形成され得る。導電層の間には、誘電体層ＤＬ０～ＤＬ５９がある。例えば、誘電体層ＤＬ４９はワード線層ＷＬＬ４３よりも上にあり、ワード線層ＷＬＬ４４よりも下にある。一実施形態では、誘電体層は、ＳｉＯ２で作製される。他の実施形態では、他の誘電材料を使用して、誘電体層を形成することができる。
【0109】
不揮発性メモリセルは、スタック内で交互に存在する導電層及び誘電体層を通って延在する垂直列に沿って形成される。一実施形態では、メモリセルは、ＮＡＮＤストリング内に配置される。ワード線層ＷＬＬ０～ＷＬＬ４７は、メモリセル（データメモリセルとも称す）に接続する。ダミーワード線層ＤＤ０、ＤＤ１、ＤＳ０、及びＤＳ１は、ダミーメモリセルに接続される。ダミーメモリセルはユーザデータを記憶しないが、データメモリセルは、ユーザデータを記憶するのに適格である。ドレイン側選択層ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３は、ビット線からＮＡＮＤストリングを電気的に接続し、切断するために使用される。ソース側選択層ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、及びＳＧＳ３は、ソース線ＳＬからＮＡＮＤストリングを電気的に接続し、切断するために使用される。
【0110】
いくつかの実施形態では、ワード線は逐次読み出され、これは、ワード線が低から高（例えば、ＷＬＬ０からＷＬＬ４７）又は高から低（例えば、ＷＬＬ４７からＷＬＬ０）のいずれかでから読み出されることを意味する。逐次読み出す場合、ワード線の組全体を読み出す必要はない。逐次読み出し中に隣接するメモリセルによって引き起こされる標的メモリセルに対する干渉の補償を提供するための技術が、本明細書で開示される。
【0111】
いくつかの実施形態では、個々のワード線の読み出しは、サブブロックの別個の読み出しに分解される。再び図６Ｂを参照すると、ブロックは４つのサブブロック６２０、６３０、６４０、６５０に分割される。したがって、１つのワード線層上の４つのサブブロックは、隣接するワード線層上の４つのサブブロックを読み出す前に読み出されてもよい。いくつかの実施形態では、データ状態情報は、サブブロックベースで補償を提供するために使用される。例えば、ＷＬＬ３５におけるメモリセルに関するデータ状態情報は、４つのサブブロック６２０～６５０の各々について保持される。次に、ＷＬＬ３６でサブブロック６２０を読み出すとき、ＷＬＬ３５におけるサブブロック６２０のデータ状態情報を使用して、ＷＬＬ３５におけるサブブロック６２０内の隣接するメモリセルからの干渉を補償する。ＷＬＬ３６でサブブロック６３０を読み出すとき、ＷＬＬ３５におけるサブブロック６３０のデータ状態情報を使用して、ＷＬＬ３５におけるサブブロック６２０内の隣接するメモリセルからの干渉を補償する。
【0112】
図６Ｄは、垂直列６３２の一部を含む、図６Ｃの領域６２９の断面図を示す。一実施形態では、垂直列は円形であり、４つの層を含む。しかしながら、他の実施形態では、４つより多い又は少ない層を含むことができ、他の形状を使用することができる。一実施形態では、垂直列６３２は、ＳｉＯ２など誘電体で作製された内側コア層６７０を含む。他の材料も使用され得る。内側コア６７０を取り囲むのは、ポリシリコンチャネル６７１である。ポリシリコン以外の材料も使用され得る。なお、ビット線には、チャネル６７１が接続することに留意されたい。チャネル６７１を取り囲むのは、トンネリング誘電体６７２である。一実施形態では、トンネリング誘電体６７２は、ＯＮＯ構造を有する。トンネリング誘電体６７２を取り囲むのは、（例えば）窒化ケイ素など電荷トラップ層６７３である。他のメモリ材料及び構造も使用され得る。本明細書に記載する技術は、任意の特定の材料又は構造に限定されない。
【0113】
図６Ｄは、誘電体層ＤＬＬ４９、ＤＬＬ５０、ＤＬＬ５１、ＤＬＬ５２、及びＤＬＬ５３、並びにワード線層ＷＬＬ４３、ＷＬＬ４４、ＷＬＬ４５、ＷＬＬ４６、及びＷＬＬ４７を示す。ワード線層の各々は、酸化アルミニウム層６７７によって取り囲まれたワード線領域６７６を含み、酸化アルミニウム層６７７はブロック酸化物（ＳｉＯ２）層６７８によって取り囲まれる。ワード線層と垂直列との物理的相互作用によってメモリセルが形成される。したがって、一実施形態では、メモリセルは、チャネル６７１と、トンネリング誘電体６７２と、電荷トラップ層６７３と、ブロック酸化物層６７８と、酸化アルミニウム層６７７と、ワード線領域６７６と、を含む。例えば、ワード線層ＷＬＬ４７及び垂直列６３２の一部は、メモリセルＭＣ１を備える。ワード線層ＷＬＬ４６及び垂直列６３２の一部は、メモリセルＭＣ２を備える。ワード線層ＷＬＬ４５及び垂直列６３２の一部は、メモリセルＭＣ３を備える。ワード線層ＷＬＬ４４及び垂直列６３２の一部は、メモリセルＭＣ４を備える。ワード線層ＷＬＬ４３及び垂直列６３２の一部は、メモリセルＭＣ５を備える。他のアーキテクチャでは、メモリセルは、異なる構造を有してもよい。しかしながら、メモリセルは、依然として記憶ユニットである。
【0114】
メモリセルがプログラムされるとき、電子は、メモリセルに関連する電荷トラップ層６７３の一部に蓄積される。これらの電子は、ワード線領域６７６上の適切な電圧に応答して、トンネリング誘電体６７２を通ってチャネル６７１から電荷トラップ層６７３に引き込まれる。メモリセルの閾値電圧（Ｖｔｈ）は、蓄積電荷量に比例して増加する。一実施形態では、プログラミングは、電荷トラップ層への電子のファウラーノルドハイムトンネリングによって達成される。消去動作中、チャネル又はホールに戻った電子は、電荷トラップ層に注入されて電子と再結合する。一実施形態では、消去は、ゲート誘起ドレイン漏れ（ＧＩＤＬ）など物理的機構を介して電荷トラップ層へのホール注入を使用して達成される。
【0115】
良好なプログラミングプロセスの最後に、必要に応じて、メモリセルの閾値電圧は、プログラムされたメモリセルの閾値電圧の１つ以上の分布内、又は消去されたメモリセルの閾値電圧の分布内にあるべきである。図７は、各メモリセルが４ビットのデータを記憶するときのメモリアレイの例示的な閾値電圧分布を示す。しかしながら、他の実施形態は、メモリセル当たり他のデータ容量（例えば、メモリセル当たり１、２、３、又は５ビットのデータなど）を使用し得る。図７は、メモリセルからデータを読み出すための１５個のハードビット（ＨＢ）読み出し基準電圧Ｖｒ１～Ｖｒ１５を示す。メモリセルの組は、同じワード線に接続されてもよい。各ＨＢ読み出し基準レベルは、２つの隣接する閾値電圧分布を区別するために使用される。換言すれば、各ＨＢ読み出し基準レベルは、２つの隣接するデータ状態を区別するために使用される。例えば、ＨＢ読み出し基準レベルＶｒ４は、データ状態Ｓ３とＳ４とを区別するために使用される。所与のメモリセルの閾値電圧がこの１５個の読み出し基準電圧よりも高いか低いかを試験する（例えば、感知動作を実施する）ことによって、システムは、メモリセルがどのデータ状態（即ち、Ｓ０、Ｓ１、Ｓ２、Ｓ３、・・・）にあるのかを判定することができる。
【0116】
図７は、データ状態Ｓ０～Ｓ１５間にいくらかの重なりが存在し得ることを示す。重複は、メモリセルが電荷を失う（したがって閾値電圧で低下する）ことなどの要因に起因して生じ得る。図７は、４ビットがメモリセル毎に記憶されている例を示す。したがって、１組のメモリセルに４つのページが記憶されてもよい。メモリセルの組は、同じワード線に接続されてもよい。これらのページは、下部ページ、下部中央ページ、上部中央ページ、及び上部ページと呼ばれることがある。一実施形態では、下部ページを読み出すために、メモリセルは、４つの異なるＨＢ読み出し基準電圧を使用して感知される。例えば、メモリセルは、Ｖｒ１、Ｖｒ４、Ｖｒ６、及びＶｒ１１で感知され得る。
【0117】
読み出し動作又は検証動作中にメモリセルの伝導電流を測定する多くの方法がある。一実施例では、メモリセルの伝導電流は、センスアンプ内の専用コンデンサを放電又は充電する速度によって測定される。別の実施例では、選択されたメモリセルの伝導電流は、メモリセルを含むＮＡＮＤストリングが対応するビット線を放電することを可能にする（又は可能にしない）。ビット線の電圧は、それが放電されていたかどうかを調べるために一定時間後に測定される。本明細書に記載される技術は、検証／読み出しのための当該技術分野で既知の様々な方法と共に使用され得ることに留意されたい。当該技術分野で既知の他の読み出し及び検証技術も使用することができる。
【0118】
図７はまた、ＨＢ基準電圧の４つに関連付けられたソフトビット（ＳＢ）基準電圧を示す。Ｖｒ１、Ｖｒ４、Ｖｒ６、及びＶｒ１１の各々の周囲にグループ化された１組のＳＢ基準電圧が存在する。例えば、ＳＢ基準電圧Ｖｒ１＿ｓ１、Ｖｒ１＿ｓ２、Ｖｒ１＿ｓ３、及びＶｒ１＿ｓ４の組をＨＢ基準電圧Ｖｒ１の周りにグループ化する。ＳＢ基準レベルＶｒ４＿ｓ１、Ｖｒ４＿ｓ２、Ｖｒ４＿ｓ３、及びＶｒ４＿ｓ４の組をＨＢ基準電圧Ｖｒ４の周りにグループ化する。ＳＢ基準レベルＶｒ６＿ｓ１、Ｖｒ６＿ｓ２、Ｖｒ６＿ｓ３、及びＶｒ６＿ｓ４の組をＨＢ基準電圧Ｖｒ６の周りにグループ化する。ＳＢ基準レベルＶｒ１１＿ｓ１、Ｖｒ１１＿ｓ２、Ｖｒ１１＿ｓ３、及びＶｒ１１＿ｓ４の組をＨＢ基準電圧Ｖｒ１１の周りにグループ化する。他のＨＢ基準電圧に関連付けられたＳＢ基準電圧が存在し得るが、これらは図７には示されていない。図７では、それぞれの対応するＨＢ基準電圧に関連付けられた４つのＳＢ基準電圧が存在するが、ＨＢ基準電圧に関連付けられたよりも多くの又はより少ないＳＢ基準レベルが存在し得る。
【0119】
本明細書に開示されるいくつかの実施形態は、状態がメモリセルの閾値電圧（Ｖｔ）によって表されるメモリセルを対象とするが、メモリセルの状態は、抵抗又はコンダクタンスを含むがこれらに限定されない別の物理的パラメータによって表され得ることに留意されたい。例えば、図７では、データ状態はＶｔ分布によって表される。しかしながら、他の種類のメモリセルでは、データ状態は、抵抗分布又はコンダクタンス分布によって表されてもよい。
【0120】
いくつかの実施形態では、ソフトビット基準電圧は、ＥＣＣエンジンが、ハードビット基準電圧を使用して感知されたデータを使用してメモリセルに記憶されたコードワードを復号できないときに、メモリセル内のデータを読み出すために使用される。典型的には、各ハードビット基準電圧に対するソフトビット基準電圧の組が存在する。ソフトビット基準電圧は、ハードビット基準電圧に対応するわずかに高い電圧及びわずかに低い電圧での基準電圧である。ソフトビット基準電圧の組は、デコーダの訂正能力を増大させる「ソフト」信頼性情報を生成するために使用される。ソフトビット基準電圧での感知は、「ソフトビット」を生成し、これは、ハードビット基準レベルに近いメモリセルの物理パラメータ（例えば、Ｖｔ、抵抗）が、そのメモリセルに関するハードビットの信頼性をより低くするか、又はハードビット基準レベルから離れたメモリセルの物理パラメータが、そのメモリセルのハードビットの信頼性をより高くするかを示す。換言すれば、ソフト信頼性情報が、メモリセルがハードビット基準レベルに近い物理パラメータ（例えば、Ｖｔ、抵抗）の値を有することを示す場合、これは、ソフト信頼性情報が、メモリセルがハードビット基準レベルから遠い物理パラメータ（例えば、Ｖｔ、抵抗）の値を有することを示す場合よりも信頼性が低いと考えられる。
【0121】
隣接するメモリセルの干渉は、連続電荷トラップ層、並びに電荷蓄積領域間の帯電カップリングに起因する寄生セル効果から生じ得る。隣接するメモリセルの干渉は、読み出し動作中にエラーを引き起こし得る。隣接するメモリセルが、電荷蓄積領域内のより多くの電子を伴うより高いレベルの状態にあるとき、選択されたワード線上のより低レベルのメモリセルは、寄生セルがより高いワード線干渉をもたらすようにオンになることがより困難であり得る。加えて、メモリセルの電荷蓄積領域に蓄積された電荷は、隣接するメモリセルの浮遊ゲート又は他の電荷蓄積領域（例えば、誘電体電荷蓄積領域）に蓄積された電荷に関連する電界カップリングのために、見かけのシフトを受けることができる。メモリアレイ内の任意のメモリセルの浮遊ゲート上の電荷による電界は、アレイ内の任意の他のメモリセルの浮遊ゲートに結合することができるが、効果は、最も明白であり、隣接するメモリセルで顕著である。隣接するメモリセルは、標的セルと同じビット線上にある隣接メモリセル、標的セルと同じワード線上の隣接メモリセル、又は（標的セルのＢＬ及びＷＬへの）隣接するビット線及び隣接ワード線の両方の上にあり、したがって、対角線方向に互いに隣接している隣接メモリセルを含み得る。電荷の見かけのシフトは、標的メモリセルのメモリ状態を読み出す際にエラーを生じ得る。いくつかの実施形態では、補償は、既に読み出されたメモリセルのデータ状態に基づく。したがって、補償がベースとなる隣接するセルは、以前に読み出された隣接するセルに限定され得る。
【0122】
図８は、隣接するメモリセルからの標的メモリセルに対する干渉の概念を図で説明する。図８は、例示的な隣接するワード線ＷＬｎ－１及びＷＬｎを有する図６Ｄの簡略図を示す。いくつかの実施形態では、読み出しは、ＷＬｎ－１が、ＷＬｎの前に読み出されるように逐次的である。標的メモリセル（ＭＣ）及び隣接するＭＣの位置が示されている。メモリホールＭＨは、内側コア層６７０、チャネル層６７１、トンネリング誘電体層６７２、電荷トラップ層６７３、及びブロッキング層６７８を含む。ＷＬｎの標的メモリセルは、隣接するメモリセルからの干渉ｒを受ける可能性がある。干渉ｒは、ＷＬｎ－１で蓄積された電子と、ＷＬｎで蓄積された電子との間の静電カップリングを表す。ＷＬｎ－１におけるメモリセルがより高い状態にあるとき、より多くの静電カップリングがもたらされる。一実施形態では、干渉ｒは、ＷＬｎ－１及びＷＬｎについて隣接する電荷蓄積領域に蓄積された電荷の間のカップリング比である。干渉ｒは、隣接する電荷蓄積領域の静電容量を、ＷＬｎの電荷蓄積領域とそれを取り囲む他の全ての電極との全ての容量カップリングの合計で割ったものに相当する。標的メモリセルはまた、他の隣接するセルからの干渉も受け得ることに留意されたい。例えば、標的メモリセルはまた、ＷＬｎ＋１上の隣接するセルからも受け得る。また、隣接するメモリホール上の隣接するセルは、標的セルに対する干渉を生じさせることができる。
【0123】
読み出し中のカップリング効果を訂正するための１つのスキームは、標的メモリセルをＷＬｎ上で読み出すときに、ＷＬｎ－１上の隣接するメモリセルの条件（例えば、データ状態）を考慮する。一実施形態では、補償は、選択されたワード線ＷＬｎに印加される読み出し基準電圧の選択によって行われ、選択されたワード線ＷＬｎの読み出す間のエラーを低減又は排除する。一実施形態では、選択されたワード線ＷＬｎは、異なるレベルの補償を提供するために、複数の読み出し基準電圧でバイアスされる。これは、各メモリセルに対して複数の感知結果を生成することができる。次に、隣接するＭＣの状態に基づいて、感知結果のうちの１つが使用され、他は廃棄される。
【0124】
図９は、隣接するワード線からの記憶された状態情報を使用して、標的ワード線上のメモリセルの条件を判定するプロセス９００のフローチャートの一実施形態を示す。一実施形態では、プロセス９００は、制御ダイ３０４上の制御回路３１０によって実行される。プロセス９００は、隣接するワード線（例えば、ＷＬｎ－１）及び標的ワード線（例えば、ＷＬｎ）と呼ばれるワード線のうちの２つに焦点を当てる。隣接するワード線に接続されたメモリセルは、隣接するメモリセルと呼ばれることがある。標的ワード線に接続されたメモリセルは、標的メモリセルと呼ばれることがある。プロセス９００は、標的ワード線を読み出す前に隣接するワード線を読み出すことを含むブロック内のワード線の組を読み出すときに実行される。一実施形態では、プロセス９００は、隣接するワード線が標的ワード線を読み出す直前に読み出される逐次読み出しで実行される。
【0125】
ステップ９０２は、制御ダイ３０４が、隣接するワード線に接続された隣接するメモリセルを感知することを含む。センスアンプ３５０を使用して、隣接するメモリセルに関連付けられたビット線を感知する。管理回路４８０は、各隣接するメモリセルのハードビットを判定し、それらのハードビットをラッチ３６０に記憶してもよい。
【0126】
ステップ９０４は、制御ダイ３０４が、制御ダイ上に、隣接するワード線に接続された各メモリセルに関するデータ状態情報を記憶することを含む。管理回路４８０は、記憶装置３９２内にデータ状態情報を記憶してもよい。一実施形態では、データ状態情報は、隣接するワード線及び標的ワード線を含むブロック内のワード線の読み出しの組内の標的ワード線を感知する前に記憶される。一実施形態では、データ状態情報は、標的ワード線を読み出す直前に隣接するワード線を読み出す逐次読み出しで標的ワード線を感知する前に記憶される。一実施形態では、データ状態情報は、第２のメモリセルに記憶されたコードワードの復号の失敗前に記憶される。
【0127】
ステップ９０６は、制御ダイ３０４が、隣接するメモリセルに関する記憶されたデータ状態情報に基づいて、標的メモリセルの条件を判定することを含む。一実施形態では、各それぞれの標的メモリセルの隣接するメモリセルは、同じＮＡＮＤストリング上にある（図８を参照）。いくつかの実施形態では、２つ以上の隣接するメモリセルに関するデータ状態情報は、特定の標的メモリセルと関連して使用されてもよい。
【0128】
条件としては、データ状態（例えば、図７のＳ０～Ｓ１５）、ハードビット、又はソフトビットを挙げることができるが、これらに限定されない。記憶されたデータ状態情報は、多数の方法で使用されてもよい。いくつかの実施形態では、記憶されたデータ状態情報は、標的メモリセルに対する隣接するメモリセルの干渉を補償するために使用される。いくつかの実施形態では、記憶されたデータ状態情報は、標的メモリセルを感知するためにどの読み出し基準電圧が使用されるかを選択するために使用される。いくつかの実施形態では、記憶されたデータ状態情報は、標的メモリセルから感知されたデータに等化を適用するために使用される。
【0129】
いくつかの実施形態では、記憶されたデータ状態情報は、各標的メモリセルに関するハードビット及びソフトビットの両方を判定するために使用される。これにより、データ状態情報を取得するために、隣接するメモリセルを複数回再感知しなければならない可能性が軽減される。図１０は、記憶されたデータ状態情報を使用して、各標的メモリセルに関するハードビット及びソフトビットの両方を判定するプロセス１０００の一実施形態のフローチャートである。
【0130】
ステップ１００２は、メモリコントローラ１０２が、制御ダイ３０４に、ＷＬｎ（標的ＷＬ）の読み出しコマンドを発行することを含む。ステップ１００４は、制御ダイ３０４が、ＷＬｎに接続された標的メモリセルを感知するときに、ＷＬｎ－１（隣接するＷＬ）からの記憶されたデータ状態情報を使用して、ハードビット読み出し基準電圧をオフセットすることを含む。記憶されたデータ状態を使用してハードビット読み出し基準電圧をオフセットする更なる詳細が、図１１に関連して論じられる。
【0131】
ステップ１００６は、制御ダイが、ＷＬｎのハードビットをメモリコントローラ１０２に渡すことを含む。ハードビットは、１つ以上のコードワードを形成する。
【0132】
ステップ１００８は、メモリコントローラ１０２が、ＷＬｎのコードワード（単数又は複数）を復号することを含む。ステップ１０１０は、条件付きであり、その結果は復号が成功したかどうかに依存する。ＷＬｎのコードワード（単数又は複数）の復号が成功した場合、ステップ１０１２で、メモリコントローラ１０２が、コードワード（単数又は複数）のデータをホスト１２０に送信する。ＷＬｎのコードワード（単数又は複数）の復号が成功しなかった場合、ステップ１０１４で、メモリコントローラ１０２は、制御ダイ３０４に、ＷＬｎに接続されたメモリセルに関するソフトビットを提供するように命令する。
【0133】
ステップ１０１６は、制御ダイ３０４が、ＷＬｎに接続された標的メモリセルを感知するときに、ＷＬｎ－１からの記憶されたデータ情報を使用して、ソフトビット読み出し基準電圧をオフセットすることを含む。記憶されたデータ状態を使用してソフトビット読み出し基準電圧をオフセットする更なる詳細が、図１２に関連して論じられる。
【0134】
いくつかの実施形態では、記憶されたデータ状態情報に基づく補償は、隣接するメモリセルからの干渉を補償する標的メモリセルに、ハードビット読み出し基準電圧を印加することを含む。図１１は、ＨＢ読み出し基準電圧が記憶されたデータ状態情報に基づく、メモリセルを読み出すプロセス１１００の一実施形態のフローチャートである。プロセス１１００は、ハードビットを判定するために使用され、プロセス１０００のステップ１００４で使用されてもよい。プロセス１１００は、プロセス９００のステップ９０６で使用されてもよい。なお、プロセス１１００におけるステップは、説明の便宜上、特定の順序で描写されることに留意されたい。場合によっては、ステップは異なる順序で生じ得る。
【0135】
ステップ１１０２は、制御ダイ３０４が、データ状態のためのＨＢ基準電圧の組を形成することを含む。各ＨＢ基準電圧は、異なる量の隣接するデータ状態補償を提供する。例えば、各ＨＢ基準電圧は、標的セルに対する隣接するセルの干渉に対して異なる補償量を提供する。ハードビット基準電圧は、図７に関して論じられる。各メモリセルに関するハードビットを判定するために、異なるデータ状態に関連付けられたＨＢ読み出し基準電圧（例えば、Ｖｒ１、Ｖｒ４、Ｖｒ６、及びＶｒ１１）を適用することができる。しかしながら、ステップ１１０２は、１つのデータ状態のみを対象とする。ステップ１１０２における異なるＨＢ読み出し基準電圧は、特定の状態に対するＨＢ読み出し基準電圧への増加又は減少を含み得る（及び増加又は減少なし）。例えば、ステップ１１０２における電圧は、Ｖｒ１及びＶｒ１＋Ｖｃｏｍｐを含んでもよく、Ｖｃｏｍｐは正又は負の大きさを有してもよい。この実施例では、Ｖｃｏｍｐは、標的メモリセルに対する隣接するメモリセルの干渉の補償を提供する。ステップ１１０２では、３つ以上のＨＢ基準電圧が存在してもよい。一実施形態では、データ状態情報は、隣接するメモリセル毎に２ビットを含み、その場合、追加の異なるレベルの補償を提供するために、Ｖｒ１、Ｖｒ１＋Ｖｃｏｍｐ１、Ｖｒ１＋Ｖｃｏｍｐ２、及びＶｒ１＋Ｖｃｏｍｐ３を使用することができる。データ状態情報は、隣接するメモリセル毎に２ビットを超えるビットを含むことができる。
【0136】
ステップ１１０４は、制御ダイ３０４が、ＨＢ読み出し基準電圧を標的ワード線に印加することを含む。ステップ１１０６は、このＨＢ基準電圧がこの標的メモリセルに適用可能であるかどうかの判定である。この判定は、隣接するメモリセルに関するデータ状態情報に基づいて行われる。図８は、ＷＬｎ上の標的メモリセル及びＷＬｎ－１上の隣接するメモリセルの１つの例を示す。一実施形態では、制御ダイ３０４は、（標的メモリセルと同じＮＡＮＤストリング上の）ＷＬｎ－１上の隣接するメモリセルに関するデータ状態情報にアクセスし、これはＨＢ基準電圧が適用可能であるかどうかを判定するために使用される。この判定は、標的メモリセルに隣接する２つ以上のメモリセルに基づくことができる。例えば、隣接メモリホールに関連付けられた（異なるＮＡＮＤストリング上の）「対角」の隣接するセルからのデータ状態情報は、ステップ１１０６で考慮され得る。
【0137】
このＨＢ基準電圧が適用可能である場合、ステップ１１０８で、標的メモリセルを感知する。また、感知の結果も記憶される。図４の考察に記載されるように、センスアンプ３５０内のトリップラッチ４６８は、ＳＢ基準電圧の印加に応じてトリップしてもよい。プロセッサ４８２は、トリップラッチ４６８を読み出し、その結果を記憶してもよい。したがって、制御ダイ３０４は、隣接するメモリセルのデータ状態に基づいて、標的メモリセルに関する感知情報を記憶する。一実施形態では、プロセッサ４８２は、感知情報をラッチに記憶する。場合によっては、ラッチは、ＵＤＬラッチ、ＵＭＤＬラッチ、ＬＭＤＬラッチ、又はＬＤＬラッチのうちの１つであり得る。しかしながら、感知情報は、作業ラッチ内に記憶されてもよい。任意選択的に、標的メモリは、全てのＨＢ基準レベルに対して感知され得、感知情報のうちの一部は廃棄されることに留意されたい。例えば、センスアンプ３５０は、全てのＨＢ読み出し基準電圧に対して動作することができるが、プロセッサ４８２は、所望の補償レベルに対応しない結果を無視することができる。
【0138】
ステップ１１１０は、このデータ状態の別のＨＢ基準電圧が存在するかどうかの判定である。そうである場合、ステップ１１０４で次のＨＢ基準電圧を印加する。この他のＨＢ基準電圧は、このデータ状態に対してこれまでに適用された他のものとは異なるレベルの補償を提供する。上述のように、ステップ１１０８では、このデータ状態のために、２つ以上のＨＢ基準電圧に対して、標的メモリセルを感知することが可能である。しかしながら、ＨＢ基準電圧のうちの１つのみに関する感知情報は、記憶される必要がある。すなわち、ステップ１１０４におけるＨＢ基準電圧のうちの１つは、この標的メモリセルに対する所望の補償を提供する。
【0139】
ステップ１１１２は、別のデータ状態のＨＢ基準電圧が存在するかどうかの判定である。上述したように、プロセス１１００は、ステップ１１０４の異なる反復でＳ１、Ｓ４、Ｓ６、及びＳ１１に関連付けられたＨＢ基準電圧を印加することができる。ＨＢに対する全ての関連状態についてＨＢ基準電圧のためのステップ１１０４～１１１２を実行した後、制御ダイ３０４は、ステップ１１１４において、各標的メモリセルに対するＨＢの判定を終了させることができる。各標的メモリセルのＨＢを判定するための手順は、実際には、各ビットの感知情報がステップ１１０８で判定されるときに実行され得ることに留意されたい。一実施形態では、プロセッサ４８２は、２つのラッチを使用して、感知情報を記憶する（ステップ１１０８で保持される）。感知情報の第１のビットは、例えば、ＵＤＬラッチ内に配置されてもよい。（次のデータ状態についての）感知情報の次のビットは、作業ラッチ内に配置されてもよい。次いで、ＸＯＲ（又は他の論理動作）が、２つのラッチ内の感知情報に対して実行されてもよく、結果は、ＵＤＬラッチ内に配置される。（第３のデータ状態についての）感知情報の次のビットが、作業ラッチ内に配置され、別のＸＯＲが、２つのラッチの内容物上で実行される。この場合も、結果は、ＵＤＬラッチ内に配置される。プロセス１１００の最後に、ＵＤＬラッチは、下部ページの標的メモリセルに関するハードビットを含む。このプロセス（又はＨＤＬラッチ内の下部ページのＨＢを記憶する任意の他のプロセス）は、以前の読み出し動作のために、ＵＤＬラッチの内容物を上書きすることに留意されたい。しかしながら、例えば、記憶装置３９２内に状態情報を保存することにより、隣接するメモリセルに関する状態情報は、利用可能なままである。
【0140】
いくつかの実施形態では、記憶されたデータ状態情報に基づく補償は、隣接するメモリセルからの干渉を補償する標的メモリセルに、ソフトビット基準電圧を印加することを含む。図１２は、ソフトビット基準電圧が記憶されたデータ状態情報に基づく、メモリセルからソフトビットを読み出すプロセス１２００の一実施形態のフローチャートである。プロセス１２００は、標的メモリセルのソフトビットを判定するために使用され、プロセス１０００のステップ１０１６で使用されてもよい。プロセス１２００は、プロセス９００のステップ９０６で使用されてもよい。このプロセスは、単一の標的メモリセルに関して説明されるが、標的ワード線に接続された全ての標的メモリセルに対して並列に実行されてもよい。なお、プロセス１２００におけるステップは、説明の便宜上、特定の順序で描写されることに留意されたい。場合によっては、ステップは異なる順序で生じ得る。
【0141】
ステップ１２０２は、制御ダイ３０４が、ＳＢ基準電圧の組を形成することを含む。プロセス１２００の考察は、Ｖｒ１に関連付けられたＳＢ基準レベルの適用に焦点を当てている（図７を参照）。補償が適用されなかった場合、組Ｖｒ１＿ｓ１、Ｖｒ１＿ｓ２、Ｖｒ１、Ｖｒ１＿ｓ３、及びＶｒ１＿ｓ４を標的ワード線に適用してもよい。一実施形態では、この組は、これらの電圧の各々にＶｃｏｍｐを加えることによって拡張される。Ｖｃｏｍｐの大きさに応じて、これは、いくつかの重複した大きさの電圧をもたらす場合がある。しかしながら、重複する大きさは、組に含まれない。ＳＢ基準電圧の組は、標的メモリセルに適用可能ないくつかの電圧、及び適用可能ではないいくつかの電圧を含む。
【0142】
ステップ１２０４は、制御ダイ３０４が、ＳＢ基準電圧のうちの１つを標的ワード線に印加することを含む。ステップ１２０６は、このＳＢ基準電圧がこの標的メモリセルに適用可能であるかどうかの判定である。このＳＢ基準電圧が適用可能である場合、ステップ１２０８で、標的メモリセルを感知する。図４の考察に記載されるように、センスアンプ３５０内のトリップラッチ４６８は、ＳＢ基準電圧の印加に応じてトリップしてもよい。プロセッサ４８２は、トリップラッチ４６８を読み出し、その結果を記憶してもよい。
【0143】
ステップ１２１０は、標的ワード線に印加するためのより高いＳＢ基準電圧が存在するかどうかの判定を含む。そうである場合、ステップ１２０４で次のＳＢ基準電圧が標的ワード線に印加される。全てのＳＢ基準電圧が印加された後（ステップ１２１０ではない）、次いで、制御ダイは１２１２、標的メモリセルのＳＢを判定する。
【0144】
本明細書に記載されるように、感知メモリセルからの結果は、データラッチ内に記憶され得る。以下では、隣接するメモリセルを感知し、隣接するメモリセルに関するデータ状態情報を記憶する一実施形態について説明し、データラッチを動作させるための更なる詳細を提供する。図１３Ａは、隣接するメモリセルに関するデータ状態情報を記憶するプロセス１３００の一実施形態を示すフローチャートである。プロセス１３００は、プロセス９００のステップ９０２及び９０４の一実施形態についての更なる詳細を提供する。いくつかの実施形態では、制御ダイ３０４は、ボンドパッド５７０、５７４によってメモリダイ３０２に接合される（図５Ａ、図５Ｂを参照）。ボンドパッドのうちの一部は、メモリダイ３０２内のメモリ構造３２６内のビット線に接続される。
【0145】
ステップ１３０２は、制御ダイ３０４が、ボンドパッドによって、隣接するメモリセルに関連付けられたビット線を感知することを含む。例えば、経路３５２のうちの一部（図３Ａを参照）は、メモリ構造３２６内のビット線に接続して、ビット線が読み出し／書き込み回路３２８によって感知されることを可能にし得る。
【0146】
ステップ１３０４は、制御ダイ３０４が、隣接するメモリセルの感知情報を制御ダイ３０４上のラッチに記憶することを含む。一例として、管理回路４８０は、隣接するメモリセルのハードビットをラッチ３６０に記憶する（図３Ｂを参照）。別の例として、プロセッサ４８２は、隣接するメモリセルのラッチ４８４のうちの１つのハードビットを記憶する。この実施例では、この例では、各メモリセル毎に、４つのハードビットが記憶される。ＵＤＬラッチは、下部ページに関するＨＢを記憶し、他のラッチは各々、異なるページに関するハードビットを記憶する。
【0147】
ステップ１３０６は、制御ダイ３０４が、隣接するメモリセルに関するデータ状態情報を記憶することを含む。データ状態情報は、記憶装置３９２に記憶されてもよい。一実施形態では、データ状態情報は、隣接するメモリセル毎に少なくとも１つのビットを含む。データ状態情報は、隣接するメモリセルがどのデータ状態にあるかに基づく。例えば、１６データ状態（又は４ＨＢ）の例では、隣接するメモリセルは、Ｓ０～Ｓ１５のうちの１つに存在する。１つの選択肢は、４つのハードビットを記録することであり、これにより、１６データ状態のうちの１つを指定する。しかしながら、データ状態情報が正確なデータ状態を指定する必要はない。一実施形態では、データ状態情報は、単一ビットを含み、これは、２組のデータ状態のうちのどちらがセルに存在しているかを示す。典型的には、各組は、データ状態の連続する組である。例えば、「０」のビット値はＳ０～Ｓ７を指定することができ、「１」のビット値はＳ８～Ｓ１５を指定することができる。別の例として、「０」のビット値はＳ０～Ｓ１１を指定することができ、「１」のビット値はＳ１２～Ｓ１５を指定することができる。したがって、組は同じサイズである必要はない。これらの実施例では、「０」のデータ状態情報値は補償なしに対応し得、一方、「１」のデータ状態情報値は何らかのレベル補償に対応し得る。データ状態情報は、この実施例では、１６個のデータ状態が存在する１ビット、２ビット、３ビット、又は４ビットを含むことができる。したがって、２ビットでは、「００」は補償なしに対応し得、一方、「０１」、「１０」、及び「１１」は３つの異なる補償レベルに対応し得る。
【0148】
図１３Ａは、データ状態情報を使用して、標的メモリセルに補償を提供するプロセス１３５０の一実施形態を示すフローチャートである。プロセス１３５０は、プロセス９００のステップ９０６の一実施形態についての更なる詳細を提供する。一実施形態では、プロセス１３５０は、逐次読み出し中にプロセス１３００の後に実行される。
【0149】
ステップ１３５２は、ハードビットを判定するために標的メモリセルを感知する際に補償を使用するかどうかの判定を含む。補償を使用することにより、エラー率を低減するのに役立ち、コードワードが正常に復号される確率を増加させることができる。しかしながら、補償を使用しないことにより、感知動作を単純化することができる。補償が使用されない場合、感知動作をより速く、使用する電力をより少なくすることができる。補償を使用するかどうかの決定は、ブロック内又はメモリダイ上で既に読み取られたメモリセルのエラー率に基づいてもよい。
【0150】
ステップ１３５４は、制御ダイ３０４が、補償を適用することなく、標的メモリセルに関連付けられたビット線を感知することを含む。例えば、データ状態のために複数のＨＢ読み出し基準電圧を印加するのではなく、１つのＨＢ読み出し基準電圧のみがデータ状態に印加され、それによって時間及び電力が節約される。ステップ１３０２と同様に、感知はボンドパッドによってもよい。
【0151】
ステップ１３５６は、制御ダイ３０４が、標的メモリセルに関連付けられたビット線を感知することを含む。ステップ１３０２と同様に、感知はボンドパッドによってもよい。保存されたデータ状態情報は、プロセス１１００に記載されるように使用されてもよい。したがって、異なるレベルの補償を提供する複数のＨＢ基準電圧が、標的ＷＬに印加される。
【0152】
ステップ１３５８は、ステップ１３５４又は１３５６のいずれかに続いて実行される。ステップ１３５８は、制御ダイ３０４が、標的メモリセルの感知情報を制御ダイ３０４上のラッチに記憶することを含む。このステップはステップ１３０４と同様であってもよい。標的メモリセルに関する感知情報は、プロセス１３００中に隣接するメモリセルのラッチに記憶された感知情報を上書きすることができることに留意されたい。
【0153】
ステップ１３６０は、制御ダイ３０４が、隣接するメモリセルに関する記憶されたデータ状態情報を使用して、標的メモリセルを再感知することを含む。一実施形態では、ステップ１３５６は、ハードビットを感知し、ステップ１３６０は、復号の失敗に応答してソフトビットを感知する（プロセス１０００を参照）。一実施形態では、ステップ１３５４は、ハードビットを感知し、ステップ１３６０はまた、復号の失敗に応答してハードソフトビットを感知する。ステップ１３５４又は１３５６のどちらが実行されたかにかかわらず、隣接するメモリセルからのデータラッチ内の情報が、ステップ１３５８で上書きされたことに留意されたい。しかしながら、隣接するメモリセルに関する保存された状態情報は、依然として利用可能である。本明細書に記載されるように、スペース制限により、そのような状態情報を保存することは、メモリセル及びチップレベル制御回路が同じダイ上にある設計において非実用的であり得る。
【0154】
隣接するメモリセルのデータ状態に基づいて標的メモリセルに提供され得る多くの異なる種類の補償が存在する。既に上述したのは、標的ワード線に印加された読み出し基準電圧（ＨＢ又はＳＢ）の大きさの形態の補償である。一実施形態では、補償は、標的メモリセルから読み出されたデータの等化の形態である。等化は、標的メモリセルに対する隣接するメモリセルの干渉を補償するように使用されてもよい。
【0155】
図１４は、標的メモリセルから読み出されたデータの等化を適用するプロセス１４００の一実施形態のフローチャートである。プロセス１４００は、プロセス９００のステップ９０６で使用されてもよい。したがって、プロセス１４００の前に、隣接するワード線上のメモリセルが読み出され、隣接するメモリセルに関するデータ状態情報が記憶されている。
【0156】
ステップ１４０２は、制御ダイ３０４が、標的ワード線に接続されたメモリセルを感知することを含む。ステップ１４０４は、制御ダイ３０４が、標的メモリセルに関する初期状態情報を判定することを含む。ステップ１４０４は、制御ダイ３０４が、標的メモリセル内に記憶されたデータの１つ以上の生のコードワードを判定することを含んでもよい。
【0157】
ステップ１４０６は、制御ダイ３０４が、記憶されたデータ状態情報に基づいて、等化を実行することを含む。一実施形態では、等化は線形最小平均二乗誤差（ＬＭＭＳＥ）クロスカップリング推定及び等化を使用する。この技術は、標的セル及び隣接するセルの第２の順序統計、具体的には、隣接するセルの読み出し閾値電圧の共分散マトリックス、並びに標的セル及びそれらの隣接するセルの相互相関ベクトルに基づく。等化技術は、隣接するセル（又は隣接する複数のセル）が、妨害の線形モデル（ＬＭＭＳＥなど）に基づいて、標的セルの読み出しを妨害する程度を判定することを含む。次いで、実際の感知（例えば、ステップ１４０２～１４０４）及び隣接するセル（単数又は複数）が標的セルの読み出しを妨害する程度に基づいて、標的セル内に実際に記憶されたデータから推定を行うことができる。このような等化を実行する更なる詳細は、「Ｐｏｓｔ－Ｆａｃｔｏ Ｃｏｒｒｅｃｔｉｏｎ ｆｏｒ Ｃｒｏｓｓ Ｃｏｕｐｌｉｎｇ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｙ」と題されたＡｌｒｏｄらの米国特許第７，７５１，２３７号に記載されており、これは、参照として本明細書に組み込まれている。ステップ１４０６における等化は、標的セル内のデータを感知した後に実行され、標的セルの感知を実行するために任意の補償が適用される必要はないことに留意されたい。
【0158】
上記を考慮すると、第１の実施形態は、記憶装置と、記憶装置に接続された制御回路と、を備える装置を含むことが分かり得る。制御回路は、ブロック内の第１のワード線に接続された第１の不揮発性メモリセルと、第１のワード線に隣接するブロック内の第２のワード線に接続された第２の不揮発性メモリセルと、を含む、メモリダイに接続するように構成される。制御回路は、第１のメモリセルを感知するように構成される。制御回路は、第１のメモリセルを感知することに基づいて、第１のメモリセルの各々に関するデータ状態情報を、記憶装置に記憶するように構成される。記憶は、ブロック内のワード線の読み出しの組内の第２のメモリセルを感知する前に行われる。制御回路は、記憶されたデータ状態情報に基づいて、第２の不揮発性メモリセルの条件を判定するように構成される。
【0159】
第２の実施形態では、第１の実施形態の増進のために、制御回路は、記憶されたデータ状態情報を使用して、第２メモリセルの各々に関するハードビットを判定するように更に構成されている。制御回路は、記憶されたデータ状態情報を使用して、第２のメモリセルのハードビットに対する復号エラーに応じて、第２のメモリセルの各々に関するソフトビットを判定するように更に構成される。
【0160】
第３の実施形態では、第１の実施形態又は第２の実施形態の増進のために、記憶装置はデータラッチを備える。制御回路は、第１のメモリセルを感知することによる第１の感知情報をデータラッチに記憶するように更に構成される。制御回路は、第２のメモリセルを感知することによる第２の感知情報をデータラッチに記憶し、それによって第１の感知情報を上書きするように更に構成される。制御回路は、第１のメモリセルに関する記憶されたデータ状態情報を使用して、第１の感知情報を上書きした後の第２の不揮発性メモリセルの条件を判定するように更に構成される。
【0161】
第４の実施形態では、第３の実施形態の増進のために、制御回路及び記憶装置は、メモリダイに接合された制御ダイ上に存在する。メモリダイは、第１のメモリセル及び第２のメモリセルに関連付けられたビット線を含む。制御回路は、ビット線を感知することによって第１のメモリセル及び第２のメモリセルを感知するように更に構成される。
【0162】
第５の実施形態では、第１～第４の実施形態のうちのいずれかの増進のために、制御回路は、第２のワード線に接続された選択されたメモリセルに印加された基準電圧に基づいて、選択されたメモリセルの条件を判定し、基準電圧は、選択されたメモリセルに隣接するメモリセルの記憶されたデータ状態情報に対応する、選択されたメモリセルに対する干渉の補償を行うように更に構成される。
【0163】
第６の実施形態では、第１～第５の実施形態のうちのいずれかの増進のために、制御回路及び記憶装置は、メモリダイに固着された制御ダイ上に存在する。制御回路は、第２のワード線に接続された第２のメモリセルを感知し、第２のメモリセルをメモリダイから感知することによる感知情報を記憶装置に転送するように更に構成される。制御回路は、記憶されたデータ状態情報を使用して、記憶装置内の感知情報の等化を実行するように更に構成される。等化は、第２のメモリセルに対する第１のメモリセルの干渉を補償する。制御回路は、等化に基づいて、第２のメモリセルのデータ状態を判定するように更に構成される。
【0164】
第７の実施形態では、第１～第６の実施形態のうちのいずれか１つの増進のために、制御回路は、記憶されたデータ状態情報に基づいて、第２のメモリセルの各々に関するハードビットを判定し、各第２のメモリセルに関するハードビットをメモリコントローラに転送するように更に構成される。制御回路は、メモリコントローラからのソフトビットの要求に応じて、ソフトビットをメモリコントローラに提供するように更に構成される。ソフトビットを提供するために、制御回路は、ソフトビット読み出し基準電圧を第２のワード線に印加し、ソフトビット読み出し基準電圧の印加に応じて、各第２の不揮発性メモリセルを感知し、ソフトビット読み出し基準電圧の各々について、各第２のメモリセルに関するソフトビット感知データが生成され、それぞれの第２のメモリセルに隣接する第１のメモリセルに関する記憶されたデータ状態情報を使用して、各それぞれの第２のメモリセルに使用するためのソフトビット感知データを選択し、各それぞれの第２のメモリセルの選択されたソフトビット感知データに基づいて、第２のメモリセルの各々に関するソフトビットを判定するように更に構成される。
【0165】
第８の実施形態では、第１～第７の実施形態のうちのいずれかの増進のために、制御回路は、第２のメモリセルに記憶されたコードワードの復号の失敗前に、第１のメモリセルの各々に関するデータ状態情報を記憶装置に記憶するように構成される。制御回路は、第２のメモリセルに記憶されたコードワードの復号の失敗に応じて、記憶されたデータ状態情報に基づいて、第２の不揮発性メモリセルの条件を判定するように構成される。
【0166】
第９の実施形態では、第１～第８の実施形態のうちのいずれかの増進のために、制御回路が、ブロック内のワード線の読み出しにおいて第２のワード線を読み出す直前に第１のワード線を読み出すように構成される。
【0167】
一実施形態は、第１のワード線に接続された第１の不揮発性メモリセルを感知することを含む方法を含む。第１の不揮発性メモリセル及び第１のワード線は、制御ダイに固着されたメモリダイ上に存在する。感知することは、制御ダイ上の制御回路によって制御される。本方法は、第１のメモリセルを感知することに基づいて、各それぞれの第１のメモリセルに関する第１の感知情報を制御ダイ上のデータラッチに記憶することを含む。本発明は、第１及び第２のワード線の逐次読み出しにおいて第１のワード線に隣接する第２のワード線に接続された第２の不揮発性メモリセルを感知する前に、データラッチ内の第１の感知情報に基づいて、制御ダイ上に、各それぞれの第１のメモリセルに関するデータ状態情報を記憶することを含む。各それぞれの第１のメモリセルに関するデータ状態情報は、それぞれの第１のメモリセルが存在する１つ以上のデータ状態の組を指定する。本発明は、記憶されたデータ状態情報に基づいて、第２の不揮発性メモリセルに対する第１のメモリセルの干渉を補償することを含む。本発明は、補償の結果として第２の不揮発性メモリセルのデータ状態を判定することを含む。
【0168】
一実施形態は、メモリダイと、ボンドパッドによってメモリダイに接合された制御ダイと、を含む不揮発性記憶システムを含む。メモリダイは、不揮発性メモリセルと、メモリセルに接続された複数のワード線と、メモリセルに関連付けられたビット線と、を含む。制御ダイは、ボンドパッドによって、第１の不揮発性メモリセルに関連付けられたビット線を感知するための感知手段を含む。第１の不揮発性メモリセルは、複数のワード線の第１のワード線に接続される。制御ダイは、第１のワード線に隣接する第２のワード線に接続された第２のメモリセルに記憶されたコードワードの復号の失敗前に、第１のメモリセルの各々に関するデータ状態情報を記憶するデータ状態記憶手段を含む。データ状態情報は、感知することに基づき、それぞれの第１のメモリセルが存在する１つ以上のデータ状態の範囲を指定する。制御ダイは、記憶されたデータ状態情報に基づいて、データ状態依存補償を第２のメモリセルに適用する補償手段を含む。
【0169】
実施形態では、感知手段は、ステートマシン３１２、アドレスデコーダ３１４、電力制御３１６、読み出し／書き込み回路３２８、感知ブロック３４０、センスアンプ３５０、感知回路４６０、感知ノード４６４、比較回路４６６、及び／又はトリップラッチのうちの１つ以上を含む。
【0170】
実施形態では、データ状態記憶手段は、管理回路４８０、プロセッサ４８２、記憶装置３９２、ステートマシン３１２、ＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、集積回路、又は他の種類の回路のうちの１つ以上を含む。
【0171】
実施形態では、記憶されたデータ状態情報に基づいて、データ状態依存補償を第２のメモリセルに適用する補償手段は、ステートマシン３１２、ＥＣＣエンジン３３０、電力制御３１６、読み出し／書き込み回路３２８、センスアンプ３５０、管理回路４８０、プロセッサ、ＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、集積回路、又は他の種類の回路のうちの１つ以上を含む。実施形態では、記憶されたデータ状態情報に基づいて、データ状態依存補償を第２のメモリセルに適用する補償手段は、プロセス１１００を実行する。実施形態では、記憶されたデータ状態情報に基づいて、データ状態依存補償を第２のメモリセルに適用する補償手段は、プロセス１２００を実行する。
【0172】
本発明の前述の詳細な説明は、例示及び説明の目的のために提示したものである。前述の詳細な説明は、網羅的であること、又は開示した正確な形態に本発明を限定することを意図したものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明した実施形態は、本発明の原理及びその実際の用途を最良に説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、本発明を最良に利用することを可能にする。本発明の範囲は、本明細書に添付の請求項によって定義されることが意図されている。
以下に記載の事項は、出願当初の特許請求の範囲に記載されている。
（項目１）
装置であって、
記憶装置と、
前記記憶装置に接続された制御回路と、を備え、前記制御回路は、ブロック内の第１のワード線に接続された第１の不揮発性メモリセルと、前記第１のワード線に隣接する前記ブロック内の第２のワード線に接続された第２の不揮発性メモリセルと、を含む、メモリダイに接続するように構成され、前記制御回路は、
前記第１のメモリセルを感知し、
前記第１のメモリセルを感知することに基づいて、前記第１のメモリセルの各々に関するデータ状態情報を前記記憶装置に記憶し、前記記憶は、前記ブロック内のワード線の読み出しの組において前記第２のメモリセルを感知する前に行われ、
前記記憶されたデータ状態情報に基づいて、前記第２の不揮発性メモリセルの条件を判定する、ように構成される、装置。
（項目２）
前記制御回路は、
前記記憶されたデータ状態情報を使用して、前記第２のメモリセルの各々に関するハードビットを判定し、
前記記憶されたデータ状態情報を使用して、前記第２のメモリセルの前記ハードビットに対する復号エラーに応じて、前記第２のメモリセルの各々に関するソフトビットを判定する、ように更に構成される、項目１に記載の装置。
（項目３）
前記記憶装置はデータラッチを備え、前記制御回路は、
前記第１のメモリセルを感知することによる第１の感知情報を前記データラッチに記憶し、
前記第２のメモリセルを感知することによる第２の感知情報を前記データラッチに記憶し、それによって前記第１の感知情報を上書きし、
前記第１のメモリセルに関する前記記憶されたデータ状態情報を使用して、前記第１の感知情報を上書きした後の前記第２の不揮発性メモリセルの前記条件を判定する、ように更に構成される、項目１に記載の装置。
（項目４）
前記制御回路及び前記記憶装置は、前記メモリダイに接合された制御ダイ上に存在し、
前記メモリダイは、前記第１のメモリセル及び前記第２のメモリセルに関連付けられたビット線を含み、
前記制御回路は、前記ビット線を感知することによって前記第１のメモリセル及び前記第２のメモリセルを感知するように更に構成される、項目３に記載の装置。
（項目５）
前記制御回路は、
前記第２のワード線に接続された選択されたメモリセルに印加された基準電圧に基づいて、前記選択されたメモリセルの前記条件を判定し、前記基準電圧は、前記選択されたメモリセルに隣接するメモリセルの前記記憶されたデータ状態情報に対応する、前記選択されたメモリセルに対する干渉の補償を行う、ように構成される、項目１に記載の装置。
（項目６）
前記制御回路及び前記記憶装置は、前記メモリダイに固着された制御ダイ上に存在し、前記制御回路は、
前記第２のワード線に接続された前記第２のメモリセルを感知し、
前記第２のメモリセルを前記メモリダイから感知することによる感知情報を前記記憶装置に転送し、
前記記憶されたデータ状態情報を使用して前記記憶装置内の前記感知情報の等化を実行し、前記等化は、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償し、
前記等化に基づいて、前記第２のメモリセルのデータ状態を判定する、ように更に構成される、項目１に記載の装置。
（項目７）
前記制御回路は、
前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルの各々に関するハードビットを判定し、
各第２のメモリセルに関する前記ハードビットをメモリコントローラに転送し、
前記メモリコントローラからのソフトビットの要求に応じて、前記ソフトビットを前記メモリコントローラに提供し、これは、
ソフトビット読み出し基準電圧を前記第２のワード線に印加し、
前記ソフトビット読み出し基準電圧の印加に応じて、各第２の不揮発性メモリセルを感知し、前記ソフトビット読み出し基準電圧の各々について、各第２のメモリセルに関するソフトビット感知データが生成され、
それぞれの第２のメモリセルに隣接する第１のメモリセルに関する前記記憶されたデータ状態情報を使用して、各それぞれの第２のメモリセルに使用するためのソフトビット感知データを選択し、
各それぞれの第２のメモリセルの前記選択されたソフトビット感知データに基づいて、前記第２のメモリセルの各々に関する前記ソフトビットを判定する、ことを含む、ように更に構成される、項目１に記載の装置。
（項目８）
前記制御回路は、
前記第２のメモリセルに記憶されたコードワードの復号の失敗前に、前記第１のメモリセルの各々に関する前記データ状態情報を前記記憶装置に記憶し、
前記第２のメモリセルに記憶された前記コードワードの復号の前記失敗に応じて、前記記憶されたデータ状態情報に基づいて、前記第２の不揮発性メモリセルの前記条件を判定する、ように構成される、項目１に記載の装置。
（項目９）
前記制御回路は、前記ブロック内の前記ワード線の前記読み出しにおいて前記第２のワード線を読み出す直前に前記第１のワード線を読み出すように構成される、項目１に記載の装置。
（項目１０）
方法であって、
第１のワード線に接続された第１の不揮発性メモリセルを感知することであって、前記第１の不揮発性メモリセル及び前記第１のワード線は、制御ダイに固着されたメモリダイ上に存在し、前記感知することは、前記制御ダイ上の制御回路によって制御される、感知することと、
前記第１のメモリセルを感知することに基づいて、各それぞれの第１のメモリセルに関する第１の感知情報を前記制御ダイ上のデータラッチに記憶することと、
前記第１及び第２のワード線の逐次読み出しにおいて前記第１のワード線に隣接する第２のワード線に接続された第２の不揮発性メモリセルを感知する前に、前記データラッチ内の前記第１の感知情報に基づいて、前記制御ダイ上に、各それぞれの第１のメモリセルに関するデータ状態情報を記憶することであって、各それぞれの第１のメモリセルに関する前記データ状態情報は、前記それぞれの第１のメモリセルが存在する１つ以上のデータ状態の組を指定する、記憶することと、
前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償することと、
前記補償の結果として前記第２のメモリセルのデータ状態を判定することと、を含む、方法。
（項目１１）
前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償することは、
前記データラッチに前記第１の感知情報を、前記第２のメモリセルの第２の感知情報で上書きした後で、前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償することを含む、項目１０に記載の方法。
（項目１２）
前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償することは、
異なるハードビット読み出し基準電圧を前記第２のワード線に印加して、それぞれの第２のメモリセルがハードビット基準レベルを上回る閾値電圧を有するか、又はハードビット基準レベルを下回る閾値電圧を有するかを試験することであって、前記異なるハードビット読み出し基準電圧の各々が異なる補償量を適用する、試験することと、
前記記憶されたデータ状態情報に基づく前記異なるハードビット読み出し基準電圧のうちの１つの各それぞれの第２のメモリセルを感知することと、
前記第２のメモリセルを感知することに基づいて、各それぞれの第２のメモリセルに関する第２の感知情報を前記制御ダイ上の前記データラッチに記憶することであって、前記第２の感知情報は前記第１の感知情報を上書きし、前記記憶された第２の感知情報は、隣接する第１のメモリセルによって引き起こされる前記それぞれの第２のメモリセルへの前記干渉に対応する補償量を提供する、ハードビット読み出し基準電圧に対応する、記憶することと、を含む、項目１０に記載の方法。
（項目１３）
前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償することは、
異なるソフトビット読み出し基準電圧を前記第２のワード線に印加して、それぞれの第２のメモリセルがソフトビット基準レベルを上回る閾値電圧を有するか、又はソフトビット基準レベルを下回る閾値電圧を有するかを試験することであって、前記異なるソフトビット読み出し基準電圧の各々が異なる補償量を適用する、試験することと、
前記記憶されたデータ状態情報に基づく前記異なるソフトビット読み出し基準電圧のサブセットの各それぞれの第２のメモリセルを感知することと、
前記第２のメモリセルを感知することに基づいて、各それぞれの第２のメモリセルの第３の感知情報を前記制御ダイ上の前記データラッチに記憶することであって、前記第３の感知情報は前記第２の感知情報を上書きし、前記記憶された第３の感知情報は、前記隣接する第１のメモリセルによって引き起こされる前記それぞれの第２のメモリセルへの前記干渉に対応する補償量を提供する、ソフトビット読み出し基準電圧のサブセットに対応する、記憶することと、を含む、項目１２に記載の方法。
（項目１４）
前記記憶されたデータ状態情報に基づいて、第２のメモリセルに対する前記第１のメモリセルの干渉を補償することは、
前記データラッチ内の前記第１の感知情報を、前記第２のメモリセルの第２の感知情報で上書きすることと、
前記記憶されたデータ状態情報に基づいて、隣接する第１のメモリセルによって引き起こされる前記それぞれの第２のメモリセルに対する前記干渉に対応する各それぞれの第２のメモリセルに対する補償量を提供する前記第２の感知情報に対して、等化を実行することと、を含む、項目１０に記載の方法。
（項目１５）
不揮発性記憶システムであって、
不揮発性メモリセルと、前記メモリセルに接続された複数のワード線と、前記メモリセルに関連付けられたビット線と、を含む、メモリダイと、
ボンドパッドによって前記メモリダイに接合された制御ダイであって、前記制御ダイは、
前記ボンドパッドによってビット線を感知するための感知手段であって、前記ビット線は、前記複数のワード線のうちの第１のワード線に接続された第１の不揮発性メモリセルと関連付けられる、感知手段と、
前記第１のワード線に隣接する第２のワード線に接続された第２のメモリセルに記憶されたコードワードの復号の失敗前に、前記第１のメモリセルの各々に関するデータ状態情報を記憶するデータ状態記憶手段であって、前記データ状態情報は、前記感知することに基づき、前記それぞれの第１のメモリセルが存在する１つ以上のデータ状態の範囲を指定する、データ状態記憶手段と、
前記記憶されたデータ状態情報に基づいて、データ状態依存補償を前記第２のメモリセルに適用する補償手段と、を備える、不揮発性記憶システム。
（項目１６）
前記補償手段は、
前記記憶されたデータ状態情報を使用して、前記第２のメモリセルの各々のハードビットを判定し、前記第２のメモリセルに関する前記ハードビットは、前記コードワードを形成し、
前記記憶されたデータ状態情報を使用して、前記コードワードの正常な復号の失敗に応じて、前記第２のメモリセルの各々に関するソフトビットを判定する、ように構成される、項目１５に記載の不揮発性記憶システム。
（項目１７）
前記データ状態記憶手段は、
前記第１のメモリセルの第１のデータ状態を前記制御ダイ上のデータラッチに記憶し、
前記記憶されたデータ状態情報を使用して、前記第２のメモリセルの各々に関するハードビットを判定するときに、前記データラッチ内の前記第１のメモリセルの前記第１のデータ状態を、前記第２のメモリセルの第２のデータ状態で上書きする、ように構成される、項目１６に記載の不揮発性記憶システム。
（項目１８）
前記補償手段は、異なるハードビット読み出し基準電圧を前記第２のメモリセルに印加するように構成され、前記異なるハードビット読み出し基準電圧の各々は、異なる量のデータ状態依存補償を適用し、
前記感知手段は、隣接する第１のメモリセルから前記それぞれの第２のメモリセルへの干渉の補償を提供する、少なくとも１つのハードビット読み出し基準電圧について、各それぞれの第２のメモリセルに関する感知情報を提供するように構成され、
前記補償手段は、前記隣接する第１のメモリセルから前記それぞれの第２のメモリセルへの干渉の補償を提供する、前記感知情報を使用して、前記それぞれの第２のメモリセルの条件を判定する、ように構成される、項目１６に記載の不揮発性記憶システム。
（項目１９）
前記補償手段は、異なるソフトビット基準電圧を前記第２のメモリセルに印加するように更に構成され、
前記感知手段は、隣接する第１のメモリセルから前記それぞれの第２のメモリセルへの干渉の補償を提供する、少なくとも１つの前記ソフトビット基準電圧の組について、各それぞれの第２のメモリセルに関する感知情報を生成するように構成され、
前記補償手段は、前記隣接する第１のメモリセルから前記それぞれの第２のメモリセルへの干渉の補償を提供する、前記ソフトビット基準電圧の前記組に関する前記感知情報を使用して、前記それぞれの第２のメモリセルの条件を判定する、ように構成される、項目１５に記載の不揮発性記憶システム。
（項目２０）
前記データ状態記憶手段は、前記第１のメモリセルの第１のデータ状態を前記制御ダイ上のデータラッチに記憶し、前記データラッチ内の前記第１のメモリセルの前記第１のデータ状態を、前記第２のメモリセルの第２のデータ状態で上書きするように構成され、
状態依存補償を前記第１のメモリセルに適用する前記補償手段は、前記データラッチ内の前記第１のメモリセルの前記第１のデータ状態を、前記第２のメモリセルの第２のデータ状態で上書きした後、前記それぞれの第２のメモリセルに隣接する第１のメモリセルのデータ状態に対応する各それぞれの第２のメモリセルの状態依存補償の量を提供する前記第２のデータ状態に対して、等化を実行するように構成される、項目１５に記載の不揮発性記憶システム。
以下に記載の事項は、出願当初の特許請求の範囲に記載されている。
（項目１）
装置であって、
記憶装置と、
前記記憶装置に接続された制御回路と、を備え、前記制御回路は、ブロック内の第１のワード線に接続された第１の不揮発性メモリセルと、前記第１のワード線に隣接する前記ブロック内の第２のワード線に接続された第２の不揮発性メモリセルと、を含む、メモリダイに接続するように構成され、前記制御回路は、
前記第１のメモリセルを感知し、
前記第１のメモリセルを感知することに基づいて、前記第１のメモリセルの各々に関するデータ状態情報を前記記憶装置に記憶し、前記記憶は、前記ブロック内のワード線の読み出しの組において前記第２のメモリセルを感知する前に行われ、
前記記憶されたデータ状態情報に基づいて、前記第２の不揮発性メモリセルの条件を判定する、ように構成される、装置。
（項目２）
前記制御回路は、
前記記憶されたデータ状態情報を使用して、前記第２のメモリセルの各々に関するハードビットを判定し、
前記記憶されたデータ状態情報を使用して、前記第２のメモリセルの前記ハードビットに対する復号エラーに応じて、前記第２のメモリセルの各々に関するソフトビットを判定する、ように更に構成される、項目１に記載の装置。
（項目３）
前記記憶装置はデータラッチを備え、前記制御回路は、
前記第１のメモリセルを感知することによる第１の感知情報を前記データラッチに記憶し、
前記第２のメモリセルを感知することによる第２の感知情報を前記データラッチに記憶し、それによって前記第１の感知情報を上書きし、
前記第１のメモリセルに関する前記記憶されたデータ状態情報を使用して、前記第１の感知情報を上書きした後の前記第２の不揮発性メモリセルの前記条件を判定する、ように更に構成される、項目１に記載の装置。
（項目４）
前記制御回路及び前記記憶装置は、前記メモリダイに接合された制御ダイ上に存在し、
前記メモリダイは、前記第１のメモリセル及び前記第２のメモリセルに関連付けられたビット線を含み、
前記制御回路は、前記ビット線を感知することによって前記第１のメモリセル及び前記第２のメモリセルを感知するように更に構成される、項目３に記載の装置。
（項目５）
前記制御回路は、
前記第２のワード線に接続された選択されたメモリセルに印加された基準電圧に基づいて、前記選択されたメモリセルの前記条件を判定し、前記基準電圧は、前記選択されたメモリセルに隣接するメモリセルの前記記憶されたデータ状態情報に対応する、前記選択されたメモリセルに対する干渉の補償を行う、ように構成される、項目１に記載の装置。
（項目６）
前記制御回路及び前記記憶装置は、前記メモリダイに固着された制御ダイ上に存在し、前記制御回路は、
前記第２のワード線に接続された前記第２のメモリセルを感知し、
前記第２のメモリセルを前記メモリダイから感知することによる感知情報を前記記憶装置に転送し、
前記記憶されたデータ状態情報を使用して前記記憶装置内の前記感知情報の等化を実行し、前記等化は、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償し、
前記等化に基づいて、前記第２のメモリセルのデータ状態を判定する、ように更に構成される、項目１に記載の装置。
（項目７）
前記制御回路は、
前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルの各々に関するハードビットを判定し、
各第２のメモリセルに関する前記ハードビットをメモリコントローラに転送し、
前記メモリコントローラからのソフトビットの要求に応じて、前記ソフトビットを前記メモリコントローラに提供し、これは、
ソフトビット読み出し基準電圧を前記第２のワード線に印加し、
前記ソフトビット読み出し基準電圧の印加に応じて、各第２の不揮発性メモリセルを感知し、前記ソフトビット読み出し基準電圧の各々について、各第２のメモリセルに関するソフトビット感知データが生成され、
それぞれの第２のメモリセルに隣接する第１のメモリセルに関する前記記憶されたデータ状態情報を使用して、各それぞれの第２のメモリセルに使用するためのソフトビット感知データを選択し、
各それぞれの第２のメモリセルの前記選択されたソフトビット感知データに基づいて、前記第２のメモリセルの各々に関する前記ソフトビットを判定する、ことを含む、ように更に構成される、項目１に記載の装置。
（項目８）
前記制御回路は、
前記第２のメモリセルに記憶されたコードワードの復号の失敗前に、前記第１のメモリセルの各々に関する前記データ状態情報を前記記憶装置に記憶し、
前記第２のメモリセルに記憶された前記コードワードの復号の前記失敗に応じて、前記記憶されたデータ状態情報に基づいて、前記第２の不揮発性メモリセルの前記条件を判定する、ように構成される、項目１に記載の装置。
（項目９）
前記制御回路は、前記ブロック内の前記ワード線の前記読み出しにおいて前記第２のワード線を読み出す直前に前記第１のワード線を読み出すように構成される、項目１に記載の装置。
（項目１０）
方法であって、
第１のワード線に接続された第１の不揮発性メモリセルを感知することであって、前記第１の不揮発性メモリセル及び前記第１のワード線は、制御ダイに固着されたメモリダイ上に存在し、前記感知することは、前記制御ダイ上の制御回路によって制御される、感知することと、
前記第１のメモリセルを感知することに基づいて、各それぞれの第１のメモリセルに関する第１の感知情報を前記制御ダイ上のデータラッチに記憶することと、
前記第１及び第２のワード線の逐次読み出しにおいて前記第１のワード線に隣接する第２のワード線に接続された第２の不揮発性メモリセルを感知する前に、前記データラッチ内の前記第１の感知情報に基づいて、前記制御ダイ上に、各それぞれの第１のメモリセルに関するデータ状態情報を記憶することであって、各それぞれの第１のメモリセルに関する前記データ状態情報は、前記それぞれの第１のメモリセルが存在する１つ以上のデータ状態の組を指定する、記憶することと、
前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償することと、
前記補償の結果として前記第２のメモリセルのデータ状態を判定することと、を含む、方法。
（項目１１）
前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償することは、
前記データラッチに前記第１の感知情報を、前記第２のメモリセルの第２の感知情報で上書きした後で、前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償することを含む、項目１０に記載の方法。
（項目１２）
前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償することは、
異なるハードビット読み出し基準電圧を前記第２のワード線に印加して、それぞれの第２のメモリセルがハードビット基準レベルを上回る閾値電圧を有するか、又はハードビット基準レベルを下回る閾値電圧を有するかを試験することであって、前記異なるハードビット読み出し基準電圧の各々が異なる補償量を適用する、試験することと、
前記記憶されたデータ状態情報に基づく前記異なるハードビット読み出し基準電圧のうちの１つの各それぞれの第２のメモリセルを感知することと、
前記第２のメモリセルを感知することに基づいて、各それぞれの第２のメモリセルに関する第２の感知情報を前記制御ダイ上の前記データラッチに記憶することであって、前記第２の感知情報は前記第１の感知情報を上書きし、前記記憶された第２の感知情報は、隣接する第１のメモリセルによって引き起こされる前記それぞれの第２のメモリセルへの前記干渉に対応する補償量を提供する、ハードビット読み出し基準電圧に対応する、記憶することと、を含む、項目１０に記載の方法。
（項目１３）
前記記憶されたデータ状態情報に基づいて、前記第２のメモリセルに対する前記第１のメモリセルの干渉を補償することは、
異なるソフトビット読み出し基準電圧を前記第２のワード線に印加して、それぞれの第２のメモリセルがソフトビット基準レベルを上回る閾値電圧を有するか、又はソフトビット基準レベルを下回る閾値電圧を有するかを試験することであって、前記異なるソフトビット読み出し基準電圧の各々が異なる補償量を適用する、試験することと、
前記記憶されたデータ状態情報に基づく前記異なるソフトビット読み出し基準電圧のサブセットの各それぞれの第２のメモリセルを感知することと、
前記第２のメモリセルを感知することに基づいて、各それぞれの第２のメモリセルの第３の感知情報を前記制御ダイ上の前記データラッチに記憶することであって、前記第３の感知情報は前記第２の感知情報を上書きし、前記記憶された第３の感知情報は、前記隣接する第１のメモリセルによって引き起こされる前記それぞれの第２のメモリセルへの前記干渉に対応する補償量を提供する、ソフトビット読み出し基準電圧のサブセットに対応する、記憶することと、を含む、項目１２に記載の方法。
（項目１４）
前記記憶されたデータ状態情報に基づいて、第２のメモリセルに対する前記第１のメモリセルの干渉を補償することは、
前記データラッチ内の前記第１の感知情報を、前記第２のメモリセルの第２の感知情報で上書きすることと、
前記記憶されたデータ状態情報に基づいて、隣接する第１のメモリセルによって引き起こされる前記それぞれの第２のメモリセルに対する前記干渉に対応する各それぞれの第２のメモリセルに対する補償量を提供する前記第２の感知情報に対して、等化を実行することと、を含む、項目１０に記載の方法。
（項目１５）
不揮発性記憶システムであって、
不揮発性メモリセルと、前記メモリセルに接続された複数のワード線と、前記メモリセルに関連付けられたビット線と、を含む、メモリダイと、
ボンドパッドによって前記メモリダイに接合された制御ダイであって、前記制御ダイは、
前記ボンドパッドによってビット線を感知するための感知手段であって、前記ビット線は、前記複数のワード線のうちの第１のワード線に接続された第１の不揮発性メモリセルと関連付けられる、感知手段と、
前記第１のワード線に隣接する第２のワード線に接続された第２のメモリセルに記憶されたコードワードの復号の失敗前に、前記第１のメモリセルの各々に関するデータ状態情報を記憶するデータ状態記憶手段であって、前記データ状態情報は、前記感知することに基づき、前記それぞれの第１のメモリセルが存在する１つ以上のデータ状態の範囲を指定する、データ状態記憶手段と、
前記記憶されたデータ状態情報に基づいて、データ状態依存補償を前記第２のメモリセルに適用する補償手段と、を備える、不揮発性記憶システム。
（項目１６）
前記補償手段は、
前記記憶されたデータ状態情報を使用して、前記第２のメモリセルの各々のハードビットを判定し、前記第２のメモリセルに関する前記ハードビットは、前記コードワードを形成し、
前記記憶されたデータ状態情報を使用して、前記コードワードの正常な復号の失敗に応じて、前記第２のメモリセルの各々に関するソフトビットを判定する、ように構成される、項目１５に記載の不揮発性記憶システム。
（項目１７）
前記データ状態記憶手段は、
前記第１のメモリセルの第１のデータ状態を前記制御ダイ上のデータラッチに記憶し、
前記記憶されたデータ状態情報を使用して、前記第２のメモリセルの各々に関するハードビットを判定するときに、前記データラッチ内の前記第１のメモリセルの前記第１のデータ状態を、前記第２のメモリセルの第２のデータ状態で上書きする、ように構成される、項目１６に記載の不揮発性記憶システム。
（項目１８）
前記補償手段は、異なるハードビット読み出し基準電圧を前記第２のメモリセルに印加するように構成され、前記異なるハードビット読み出し基準電圧の各々は、異なる量のデータ状態依存補償を適用し、
前記感知手段は、隣接する第１のメモリセルから前記それぞれの第２のメモリセルへの干渉の補償を提供する、少なくとも１つのハードビット読み出し基準電圧について、各それぞれの第２のメモリセルに関する感知情報を提供するように構成され、
前記補償手段は、前記隣接する第１のメモリセルから前記それぞれの第２のメモリセルへの干渉の補償を提供する、前記感知情報を使用して、前記それぞれの第２のメモリセルの条件を判定する、ように構成される、項目１６に記載の不揮発性記憶システム。
（項目１９）
前記補償手段は、異なるソフトビット基準電圧を前記第２のメモリセルに印加するように更に構成され、
前記感知手段は、隣接する第１のメモリセルから前記それぞれの第２のメモリセルへの干渉の補償を提供する、少なくとも１つの前記ソフトビット基準電圧の組について、各それぞれの第２のメモリセルに関する感知情報を生成するように構成され、
前記補償手段は、前記隣接する第１のメモリセルから前記それぞれの第２のメモリセルへの干渉の補償を提供する、前記ソフトビット基準電圧の前記組に関する前記感知情報を使用して、前記それぞれの第２のメモリセルの条件を判定する、ように構成される、項目１５に記載の不揮発性記憶システム。
（項目２０）
前記データ状態記憶手段は、前記第１のメモリセルの第１のデータ状態を前記制御ダイ上のデータラッチに記憶し、前記データラッチ内の前記第１のメモリセルの前記第１のデータ状態を、前記第２のメモリセルの第２のデータ状態で上書きするように構成され、
状態依存補償を前記第１のメモリセルに適用する前記補償手段は、前記データラッチ内の前記第１のメモリセルの前記第１のデータ状態を、前記第２のメモリセルの第２のデータ状態で上書きした後、前記それぞれの第２のメモリセルに隣接する第１のメモリセルのデータ状態に対応する各それぞれの第２のメモリセルの状態依存補償の量を提供する前記第２のデータ状態に対して、等化を実行するように構成される、項目１５に記載の不揮発性記憶システム。
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5A】
【図5B】
【図6】
【図6A】
【図6B】
【図6C】
【図6D】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図14】
