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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-07-26
(45)【発行日】2022-08-03
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/60 20060101AFI20220727BHJP
【ＦＩ】
H01L21/60 301N
【請求項の数】
13
(21)【出願番号】P 2018143294
(22)【出願日】2018-07-31
(65)【公開番号】P2020021790
(43)【公開日】2020-02-06
【審査請求日】2021-01-15
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】齊藤 健太郎
(72)【発明者】
【氏名】森山 卓史
(72)【発明者】
【氏名】出口 善宣
【審査官】堀江 義隆
(56)【参考文献】
【文献】米国特許出願公開第２００８／０１８２１２０（ＵＳ，Ａ１）
【文献】米国特許第０８０１３４５５（ＵＳ，Ｂ２）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／６０
Ｈ０１Ｌ ２１／６６
(57)【特許請求の範囲】
【請求項1】
平面視において外周辺を有する半導体基板と、前記半導体基板の上方に形成された少なくとも一対の第１ボンディングパッド及び第２ボンディングパッドとを備え、
前記第２ボンディングパッドは、平面視において、前記第１ボンディングパッドを１８０°回転させた形状を有しており、
前記第１ボンディングパッド及び前記第２ボンディングパッドは、前記外周辺に交差する第１方向において、互いに対向するように配置されており、
前記第１ボンディングパッドは、第１矩形形状の第１部分と、第２矩形形状の第２部分に区分されており、
前記第１部分及び前記第２部分は、前記第１部分と前記第２部分との境界である第１境界が前記外周辺に直交するように、前記外周辺に沿って並んでおり、
前記第１ボンディングパッドは、前記外周辺に平行な第１辺を含み、
前記第１部分は、前記第１辺から前記外周辺に向かって第１距離だけ延びており、
前記第２部分は、前記第１辺から前記外周辺に向かって第２距離だけ延びており、
前記第１距離は、前記第２距離よりも大きく、
前記第１部分は、第１プローブ領域を含み、
前記第２部分は、第１ワイヤボンディング領域を含み、
前記第１プローブ領域及び前記第１ワイヤボンディング領域は、前記第１プローブ領域と前記第１プローブ領域との境界である第２境界が前記外周辺に直交するように、互いに連なっている、半導体装置。
【請求項2】
前記第１ボンディングパッドは、前記第２ボンディングパッドよりも前記外周辺から離れた位置にある、請求項１に記載の半導体装置。
【請求項3】
前記第２ボンディングパッドとは反対側にある前記第１部分の辺及び前記第２ボンディングパッドとは反対側にある前記第２部分の辺は、互いに連なっている、請求項２に記載の半導体装置。
【請求項4】
前記外周辺に沿う第２方向における前記第２部分の幅は、前記第２方向における前記第１部分の幅よりも広い、請求項３に記載の半導体装置。
【請求項5】
前記第２部分は、第１矩形領域及び第２矩形領域に区分されており、前記第１矩形領域と前記第２矩形領域との境界である第３境界は、前記外周辺に直交しており、
前記第１矩形領域は、前記第２矩形領域よりも前記第１部分側にあり、
前記第１部分及び前記第１矩形領域は、前記第１プローブ領域を構成しており、
前記第２矩形領域は、前記第１ワイヤボンディング領域を構成している、請求項４に記載の半導体装置。
【請求項6】
前記第１ボンディングパッドに電気的に接続された第１ビアプラグをさらに備え、前記第１ビアプラグは、平面視において、前記第１部分の前記第２ボンディングパッド側の端部に重なるように配置されている、請求項４に記載の半導体装置。
【請求項7】
前記第１ボンディングパッドは、電源パッドである、請求項６に記載の半導体装置。
【請求項8】
前記第２ボンディングパッドに電気的に接続された第２ビアプラグをさらに備え、前記第２ビアプラグは、前記第１方向における位置が、前記第１方向における前記第１ビアプラグの位置と一致するように配置される、請求項７に記載の半導体装置。
【請求項9】
前記半導体基板上には、複数の前記一対の第１ボンディングパッド及び第２ボンディングパッドが形成されており、前記一対の第１ボンディングパッド及び第２ボンディングパッドの各々は、前記第２方向に沿って配列されている、請求項４に記載の半導体装置。
【請求項10】
平面視において外周辺を有する半導体基板と、
前記半導体基板の上方に形成された少なくとも一対の第１ボンディングパッド及び第２ボンディングパッドとを備え、
前記第２ボンディングパッドは、平面視において、前記第１ボンディングパッドを１８０°回転させた形状を有しており、
前記第１ボンディングパッド及び前記第２ボンディングパッドは、前記外周辺に交差する第１方向において、互いに対向するように配置されており、
前記第１ボンディングパッドは、前記外周辺に沿う第２方向において、矩形形状の第１部分及び第２部分を有しており、
前記第１方向における前記第１部分の幅は、前記第１方向における前記第２部分の幅よりも広く、
前記半導体基板の上方に形成された第３ボンディングパッドをさらに備え、
前記第３ボンディングパッドは、平面視において、矩形形状を有しており、
前記第３ボンディングパッドは、前記第２方向において、前記一対の第１ボンディングパッド及び第２ボンディングパッドと隣り合って配置されている、半導体装置。
【請求項11】
前記第１方向における前記第３ボンディングパッドの幅は、前記第１方向における前記一対の第１ボンディングパッド及び第２ボンディングパッドの幅と等しい、請求項１０に記載の半導体装置。
【請求項12】
前記第１方向における前記第３ボンディングパッドの幅は、前記第１方向における前記一対の第１ボンディングパッド及び第２ボンディングパッドの幅よりも狭い、請求項１０に記載の半導体装置。
【請求項13】
前記第１ボンディングパッドに電気的に接続された第１ビアプラグと、前記第２ボンディングパッドに電気的に接続された第２ビアプラグと、
前記第３ボンディングパッドに電気的に接続された第３ビアプラグとをさらに備え、
前記第１ビアプラグは、平面視において、前記第１部分の前記第２ボンディングパッド側の端部に重なるように配置されており、
前記第１方向における前記第１ビアプラグと前記外周辺との間の距離、前記第１方向における前記第２ビアプラグと前記外周辺との間の距離及び前記第１方向における前記第３ビアプラグと前記外周辺との間の距離は、互いに等しくなっている、請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
従来から、特開２０１０－２７２６２２号公報（特許文献１）に記載の半導体装置が知られている。特許文献１に記載の半導体装置は、基板と、基板上に形成された複数のボンディングパッドとを有している。
【0003】
ボンディングパッドは、平面視において、プローブ領域と、ワイヤボンディング領域とに区分されている。プローブ領域は、検査用のプローブが接触する領域である。ワイヤボンディング領域は、ボンディングワイヤを接合させるための領域である。プローブ領域及びワイヤボンディング領域は、基板の外周辺に交差する方向（第１方向）に沿って配置されている。
【0004】
ボンディングパッドは、第１方向に交差する第２方向に沿って配置されている。第２方向において隣り合って配置されている２つのボンディングパッドの間には、間隔が設けられている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１０－２７２６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献１に記載の半導体装置においては、第２方向において隣り合って配置される２つのボンディングパッドの間に間隔があるために、第２方向におけるボンディングパッドの形成に必要な幅に改善の余地がある。
【0007】
その他の課題及び新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
一実施形態に係る半導体装置は、平面視において外周辺を有する半導体基板と、半導体基板の上方に形成された少なくとも一対の第１ボンディングパッド及び第２ボンディングパッドとを備えている。第２ボンディングパッドは、平面視において、第１ボンディングパッドを１８０°回転させた形状を有している。第１ボンディングパッド及び第２ボンディングパッドは、外周辺に交差する第１方向において互いに対向するように配置されている。第１ボンディングパッドは、外周辺に沿う第２方向において、矩形形状の第１部分及び第２部分を有している。第１方向における第１部分の幅は、第１方向における第２部分の幅よりも広い。
【発明の効果】
【0009】
一実施形態に係る半導体装置によると、半導体基板の外周辺に沿う方向におけるボンディングパッドの形成に必要な幅を狭めることができる。
【図面の簡単な説明】
【0010】
【図1】第１実施形態に係る半導体装置の上面図である。
【図2】第１実施形態に係る半導体装置の拡大上面図である。
【図3】第１実施形態に係る半導体装置におけるボンディングパッドＢＰ１の拡大上面図である。
【図4】第１実施形態に係る半導体装置の断面図である。
【図6】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図7】フロントエンド工程Ｓ１後における第１実施形態に係る半導体装置の断面図である。
【図8】プリメタル絶縁膜形成工程Ｓ２１後における第１実施形態に係る半導体装置の断面図である。
【図9】コンタクトプラグ形成工程Ｓ２２後における第１実施形態に係る半導体装置の断面図である。
【図10】第１層間絶縁膜形成工程Ｓ２３後における第１実施形態に係る半導体装置の断面図である。
【図11】第１配線形成工程Ｓ２４後における第１実施形態に係る半導体装置の断面図である。
【図12】第２層間絶縁膜形成工程Ｓ２５後における第１実施形態に係る半導体装置の断面図である。
【図13】第２配線形成工程Ｓ２６後における第１実施形態に係る半導体装置の断面図である。
【図14】第３層間絶縁膜形成工程Ｓ２７後における第１実施形態に係る半導体装置の断面図である。
【図15】ビアプラグ形成工程Ｓ２８後における第１実施形態に係る半導体装置の断面図である。
【図16】ボンディングパッド形成工程Ｓ２９後における第１実施形態に係る半導体装置の断面図である。
【図17】比較例に係る半導体装置の上面図である。
【図18】比較例に係る半導体装置の拡大上面図である。
【図19】第２実施形態に係る半導体装置の拡大上面図である。
【図20】電源配線ＰＬＶＤＤが併せて図示された比較例に係る半導体装置の拡大上面図である。
【図21】電源配線ＰＬＶＤＤが併せて図示された第２実施形態に係る半導体装置の拡大上面図である。
【図22】第３実施形態に係る半導体装置の拡大上面図である。
【図23】第４実施形態に係る半導体装置の拡大上面図である。
【図24】第４実施形態の第１変形例に係る半導体装置の拡大上面図である。
【図25】第４実施形態の第２変形例に係る半導体装置の拡大上面図である。
【発明を実施するための形態】
【0011】
実施形態の詳細を、図面を参照しながら説明する。以下の図面においては、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さない。以下に記載する実施形態の少なくとも一部は、任意に組み合わせてもよい。
【0012】
（第１実施形態）
以下に、第１実施形態に係る半導体装置の構成を説明する。
以下に、第１実施形態に係る半導体装置の構成を説明する。
【0013】
図１、図２、図３及び図４に示されるように、第１実施形態に係る半導体装置は、半導体基板ＳＵＢと、一対のボンディングパッドＢＰ１及びボンディングパッドＢＰ２とを有している。一対となるボンディングパッドＢＰ１及びボンディングパッドＢＰ２の数は、複数であってもよい。一対となっているボンディングパッドＢＰ１及びボンディングパッドＢＰ２は、後述する第２方向ＤＲ２に沿って複数配置されている。
【0014】
第１実施形態に係る半導体装置は、さらに、ゲート絶縁膜ＧＩと、ゲートＧＴと、サイドウォールスペーサＳＷＳと、素子分離膜ＩＳＬと、プリメタル絶縁膜ＰＭＤと、コンタクトプラグＣＰと、層間絶縁膜ＩＬＤ１～層間絶縁膜ＩＬＤ３と、配線ＷＬ１及び配線ＷＬ２と、ビアプラグＶＰ１及びビアプラグＶＰ２と、パッシベーション膜ＰＶとを有している。
【0015】
半導体基板ＳＵＢは、例えば、単結晶のシリコン（Ｓｉ）で形成されている。半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。第１面ＦＳ及び第２面ＳＳは、半導体基板ＳＵＢの主面を構成している。第２面ＳＳは、第１面ＦＳの反対面である。半導体基板ＳＵＢは、平面視において（第１面ＦＳに直交する方向からみて）、外周辺ＯＣを有している。外周辺ＯＣは、半導体基板ＳＵＢの外周を構成する辺である。以下においては、外周辺ＯＣに交差する方向を第１方向ＤＲ１といい、外周辺ＯＣに沿う方向を第２方向ＤＲ２という。
【0016】
半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲと、ウェル領域ＷＲとを有している。ソース領域ＳＲ及びドレイン領域ＤＲの導電型は、第１導電型である。ウェル領域ＷＲの導電型は、第２導電型である。第２導電型は、第１導電型の反対の導電型である。例えば、第１導電型がｎ型である場合、第２導電型はｐ型である。
【0017】
ソース領域ＳＲ及びドレイン領域ＤＲは、第１面ＦＳに形成されている。ソース領域ＳＲ及びドレイン領域ＤＲは、互いに離間して形成されている。
【0018】
ソース領域ＳＲは、第１部分ＳＲａと第２部分ＳＲｂとを有している。第１部分ＳＲａは、第２部分ＳＲｂよりもドレイン領域ＤＲ側にある。第１部分ＳＲａにおける不純物濃度は、第２部分ＳＲｂにおける不純物濃度よりも低い。すなわち、ソース領域ＳＲは、ＬＤＤ（Lightly Doped Diffusion）構造を有している。
【0019】
ドレイン領域ＤＲは、第１部分ＤＲａと第２部分ＤＲｂとを有している。第１部分ＤＲａは、第２部分ＤＲｂよりもソース領域ＳＲ側にある。第１部分ＤＲａにおける不純物濃度は、第２部分ＤＲｂにおける不純物濃度よりも低い。すなわち、ドレイン領域ＤＲは、ＬＤＤ構造を有している。
【0020】
ウェル領域ＷＲは、ソース領域ＳＲ及びドレイン領域ＤＲを取り囲むように、第１面ＦＳに形成されている。ウェル領域ＷＲは、第１面ＦＳにおいて、ソース領域ＳＲ及びドレイン領域ＤＲに挟み込まれている部分（チャネル領域）を有している。
【0021】
ゲート絶縁膜ＧＩは、例えば、シリコン酸化物（ＳｉＯ２）で形成されている。ゲート絶縁膜ＧＩは、第１面ＦＳ上に形成されている。より具体的には、ゲート絶縁膜ＧＩは、チャネル領域上に形成されている。
【0022】
ゲートＧＴは、例えば、不純物がドープされた多結晶のシリコンで形成されている。ゲートＧＴは、ゲート絶縁膜ＧＩ上に形成されている。これにより、ゲートＧＴは、ゲート絶縁膜ＧＩで絶縁されながら、チャネル領域と対向している。
【0023】
サイドウォールスペーサＳＷＳは、例えば、シリコン窒化物（Ｓｉ３Ｎ４）で形成されている。サイドウォールスペーサＳＷＳは、ゲートＧＴの両側面に形成されている。このことを別の観点からいえば、サイドウォールスペーサＳＷＳは、第１部分ＳＲａ上及び第１部分ＤＲａ上に形成されている。
【0024】
上記のソース領域ＳＲ、ドレイン領域ＤＲ、ウェル領域ＷＲ、ゲート絶縁膜ＧＩ及びゲートＧＴは、トランジスタＴｒを構成している。
【0025】
素子分離膜ＩＳＬは、第１面ＦＳに形成されている。より具体的には、素子分離膜ＩＳＬは、第１面ＦＳに形成された溝に埋め込まれている。素子分離膜ＩＳＬは、例えば、シリコン酸化物で形成されている。すなわち、素子分離膜ＩＳＬは、ＳＴＩ（Shallow Trench Isolation）である。素子分離膜ＩＳＬは、トランジスタＴｒを周囲から絶縁分離している。
【0026】
プリメタル絶縁膜ＰＭＤは、トランジスタＴｒを覆うように、半導体基板ＳＵＢ（第１面ＦＳ）上に形成されている。プリメタル絶縁膜ＰＭＤは、例えば、シリコン酸化物で形成されている。プリメタル絶縁膜ＰＭＤ中には、コンタクトホールが形成されている。
【0027】
コンタクトプラグＣＰは、それぞれ、ソース領域ＳＲ及びドレイン領域ＤＲに電気的に接続されている。なお、図示されていないが、コンタクトプラグＣＰは、ゲートＧＴにも電気的に接続されている。コンタクトプラグＣＰは、プリメタル絶縁膜ＰＭＤ中に形成されたコンタクトホールに埋め込まれている。コンタクトプラグＣＰは、例えば、タングステン（Ｗ）で形成されている。
【0028】
層間絶縁膜ＩＬＤ１は、プリメタル絶縁膜ＰＭＤ上に形成されている。層間絶縁膜ＩＬＤ１は、シリコン酸化物で形成されている。層間絶縁膜ＩＬＤ１中には、配線溝が形成されている。配線溝は、層間絶縁膜ＩＬＤ１を厚さ方向に貫通している。
【0029】
配線ＷＬ１は、層間絶縁膜ＩＬＤ１中に形成された配線溝に埋め込まれている。配線ＷＬ１は、例えば、銅（Ｃｕ）又は銅合金で形成されている。
【0030】
層間絶縁膜ＩＬＤ２は、層間絶縁膜ＩＬＤ１上に形成されている。層間絶縁膜ＩＬＤ２は、例えばシリコン酸化物で形成されている。層間絶縁膜ＩＬＤ２中には、配線溝と、ビアホールとが形成されている。配線溝は、層間絶縁膜ＩＬＤ２の表面に形成されている。ビアホールは、配線溝が形成された層間絶縁膜ＩＬＤ２の部分を厚さ方向に貫通するように形成されている。
【0031】
配線ＷＬ２は、ビアプラグ部ＷＬ２ａと、配線部ＷＬ２ｂとを有している。ビアプラグ部ＷＬ２ａ及び配線部ＷＬ２ｂは、一体に形成されている。ビアプラグ部ＷＬ２ａは、層間絶縁膜ＩＬＤ２中に形成されたビアホールに埋め込まれている。配線部ＷＬ２ｂは、層間絶縁膜ＩＬＤ２中に形成された配線溝に埋め込まれている。配線ＷＬ２は、銅又は銅合金で形成されている。ビアプラグ部ＷＬ２ａは、配線ＷＬ１に電気的に接続されている。配線部ＷＬ２ｂは、上層の配線層に含まれるビアプラグ部ＷＬ２ａに電気的に接続されている。
【0032】
層間絶縁膜ＩＬＤ２及び配線ＷＬ２で構成される配線層は、第１面ＦＳ（第２面ＳＳ）に交差する方向に順次積層されることにより、多層配線構造となっている。
【0033】
層間絶縁膜ＩＬＤ３は、半導体基板ＳＵＢから最も離れた配線層に含まれる層間絶縁膜ＩＬＤ２上に形成されている。層間絶縁膜ＩＬＤ３は、例えば、シリコン酸化物で形成されている。層間絶縁膜ＩＬＤ３中には、ビアホールが形成されている。ビアホールは、層間絶縁膜ＩＬＤ３を厚さ方向に貫通している。
【0034】
ビアプラグＶＰ１及びビアプラグＶＰ２は、層間絶縁膜ＩＬＤ３中に形成されたビアホールに埋め込まれている。ビアプラグＶＰ１及びビアプラグＶＰ２は、例えば、タングステンで形成されている。ビアプラグＶＰ１及びビアプラグＶＰ２は、半導体基板ＳＵＢから最も離れた配線層に含まれる配線ＷＬ２に電気的に接続されている。
【0035】
ボンディングパッドＢＰ１及びボンディングパッドＢＰ２は、半導体基板ＳＵＢの上方に形成されている。より具体的には、ボンディングパッドＢＰ１及びボンディングパッドＢＰ２は、層間絶縁膜ＩＬＤ３上に形成されている。
【0036】
ボンディングパッドＢＰ１は、ビアプラグＶＰ１に電気的に接続されており、ボンディングパッドＢＰ２は、ビアプラグＶＰ２に電気的に接続されている。ボンディングパッドＢＰ１及びボンディングパッドＢＰ２は、例えば、アルミニウム（Ａｌ）及びアルミニウム合金で形成されている。
【0037】
ボンディングパッドＢＰ２は、平面視において、ボンディングパッドＢＰ１を１８０°回転させた形状を有している。すなわち、ボンディングパッドＢＰ２は、第１面ＦＳに直交する回転軸周りにボンディングパッドＢＰ１を１８０°回転させた形状を有している。なお、ボンディングパッドＢＰ２の形状が平面視においてボンディングパッドＢＰ１を１８０°回転させた形状と厳密に一致していなくても、その相違が製造誤差の範囲内であれば、「ボンディングパッドＢＰ２は、平面視において、ボンディングパッドＢＰ１を１８０°回転させた形状を有している」に含まれる。ボンディングパッドＢＰ１及びボンディングパッドＢＰ２は、第１方向ＤＲ１において互いに対向している。第２方向ＤＲ２におけるボンディングパッドＢＰ１の両端の位置は、第２方向ＤＲ２におけるボンディングパッドＢＰ２の両端の位置と一致している。ボンディングパッドＢＰ１は、第１方向ＤＲ１において、ボンディングパッドＢＰ２よりも外周辺ＯＣから離れた位置にある。
【0038】
ボンディングパッドＢＰ１は、第２方向ＤＲ２において、第１部分ＢＰ１ａと、第２部分ＢＰ１ｂとに区分されている。すなわち、第１部分ＢＰ１ａ及び第２部分ＢＰ１ｂは、第２方向ＤＲ２において、互いに隣接している。第１部分ＢＰ１ａ及び第２部分ＢＰ１ｂは、矩形形状を有している。
【0039】
第１部分ＢＰ１ａは、幅Ｗ１及び幅Ｗ２を有している。幅Ｗ１は、第１方向ＤＲ１における第１部分ＢＰ１ａの幅であり、幅Ｗ２は、第２方向ＤＲ２における第１部分ＢＰ１ａの幅である。
【0040】
第２部分ＢＰ１ｂは、幅Ｗ３及び幅Ｗ４を有している。幅Ｗ４は、第１方向ＤＲ１における第２部分ＢＰ１ｂの幅であり、幅Ｗ４は、第２方向ＤＲ２における第２部分ＢＰ１ｂの幅である。後述するように、第１部分ＢＰ１ａはプローブ領域の一部を構成しており、プローブは第１方向ＤＲ１に沿って押圧されるため、プローブがプローブ領域からはみ出さないように、幅Ｗ１は幅Ｗ３よりも広くなっている。幅Ｗ４は、好ましくは、幅Ｗ２よりも広くなっている。
【0041】
ボンディングパッドＢＰ２側にある第１部分ＢＰ１ａの辺は、ボンディングパッドＢＰ２側にある第２部分ＢＰ１ｂの辺よりも外周辺ＯＣに近い位置にある。
【0042】
ボンディングパッドＢＰ２とは反対側にある第１部分ＢＰ１ａの辺及びボンディングパッドＢＰ２とは反対側にある第２部分ＢＰ１ｂの辺は、互いに連なっていることが好ましい。すなわち、ボンディングパッドＢＰ２とは反対側にある第１部分ＢＰ１ａの辺及びボンディングパッドＢＰ２とは反対側にある第２部分ＢＰ１ｂの辺は、１つの直線上にあることが好ましい。このことを別の観点からいえば、ボンディングパッドＢＰ１及びボンディングパッドＢＰ２は、平面視において、Ｌ字型を有していてもよい。
【0043】
第２部分ＢＰ１ｂは、第２方向ＤＲ２において、第１矩形領域Ｒ１と、第２矩形領域Ｒ２とに区分されている。第１矩形領域Ｒ１及び第２矩形領域Ｒ２は、平面視において矩形形状を有している。第１矩形領域Ｒ１及び第２矩形領域Ｒ２の第１方向ＤＲ１における幅は、幅Ｗ３に等しい。第１矩形領域Ｒ１は、第２矩形領域Ｒ２よりも第１部分ＢＰ１ａ側にある。第２矩形領域Ｒ２の第２方向ＤＲ２における幅は、幅Ｗ５である。第１矩形領域Ｒ１の第２方向ＤＲ２における幅と幅Ｗ２の和は、幅Ｗ５に等しい。すなわち、ボンディングパッドＢＰ１及びボンディングパッドＢＰ２の第２方向における幅は、幅Ｗ５の２倍に等しい。
【0044】
第１部分ＢＰ１ａ及び第１矩形領域Ｒ１は、パッシベーション膜ＰＶで覆われている部分を除き、プローブ領域を構成している。プローブ領域とは、検査用のプローブが接触する領域である。プローブ領域には、プローブ痕ＰＭが形成されている。プローブ痕ＰＭの長手方向は、第１方向ＤＲ１に沿っている。第２矩形領域Ｒ２は、パッシベーション膜ＰＶで覆われている部分を除き、ワイヤボンディング領域を構成している。ワイヤボンディング領域とは、ボンディングワイヤを接合させるための領域である。
【0045】
プローブ領域とワイヤボンディング領域とは、例えば、プローブ領域とワイヤボンディング領域との境界に沿ってボンディングパッドＢＰの表面に形成された凹部ＲＰによって区別されていてもよい。図５に示されるように、ボンディングパッドＢＰの表面は、凹部ＲＰにおいて窪んでいる。また、層間絶縁膜ＩＬＤ３は、凹部ＲＰの下方において開口している。
【0046】
図２に示されるように、ビアプラグＶＰ１は、平面視において、ボンディングパッドＢＰ１のボンディングパッドＢＰ２とは反対側の端部と重なるように配置されている。ビアプラグＶＰ２は、平面視において、ボンディングパッドＢＰ２のボンディングパッドＢＰ１とは反対側の端部と重なるように配置されている。
【0047】
パッシベーション膜ＰＶは、ボンディングパッドＢＰ１の周縁部及びボンディングパッドＢＰ２の周縁部を覆うように、層間絶縁膜ＩＬＤ３上に形成されている。すなわち、ボンディングパッドＢＰ１及びボンディングパッドＢＰ２の大部分は、パッシベーション膜ＰＶに形成された開口から露出している。パッシベーション膜ＰＶは、例えば、シリコン窒化物で形成されている。なお、パッシベーション膜ＰＶには、突出部ＰＰが形成されていてもよい。突出部ＰＰは、プローブ領域とワイヤボンディング領域との境界に配置されている。すなわち、プローブ領域とワイヤボンディング領域との境界は、突出部ＰＰの位置を確認することにより特定することができる。
【0048】
以下に、第１実施形態に係る半導体装置の製造方法を説明する。
図６に示されるように、第１実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。
図６に示されるように、第１実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。
【0049】
図７に示されるように、フロントエンド工程Ｓ１においては、ソース領域ＳＲ、ドレイン領域ＤＲ、ウェル領域ＷＲ、ゲート絶縁膜ＧＩ、ゲートＧＴ、サイドウォールスペーサＳＷＳ及び素子分離膜ＩＳＬの形成が行われる。
【0050】
ソース領域ＳＲ、ドレイン領域ＤＲ及びウェル領域ＷＲの形成は、イオン注入により行われる。ゲート絶縁膜ＧＩの形成は、第１面ＦＳを熱酸化することにより行われる。ゲートＧＴの形成は、ゲートＧＴを構成する材料をＣＶＤ（Chemical Vapor Deposition）等で成膜するとともに、成膜されたゲートＧＴを構成する材料をフォトリソグラフィ及びエッチングでパターンニングすることにより行われる。
【0051】
サイドウォールスペーサＳＷＳの形成は、サイドウォールスペーサＳＷＳを構成する材料をＣＶＤ等で成膜するとともに、成膜されたサイドウォールスペーサＳＷＳを構成する材料をエッチバックすることにより行われる。素子分離膜ＩＳＬの形成は、ＲＩＥ（Reactive Ion Etching）等の異方性のドライエッチングで第１面ＦＳに形成した溝にＣＶＤ等で素子分離膜ＩＳＬを構成する材料を埋め込むとともに、当該溝からはみ出した素子分離膜ＩＳＬを構成する材料をＣＭＰ（Chemical Mechanical Polishing）で除去することにより行われる。
【0052】
バックエンド工程Ｓ２は、プリメタル絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、第１層間絶縁膜形成工程Ｓ２３と、第１配線形成工程Ｓ２４と、第２層間絶縁膜形成工程Ｓ２５と、第２配線形成工程Ｓ２６と、第３層間絶縁膜形成工程Ｓ２７とを有している。バックエンド工程Ｓ２は、さらに、ビアプラグ形成工程Ｓ２８と、ボンディングパッド形成工程Ｓ２９と、パッシベーション膜形成工程Ｓ３０とを有している。
【0053】
プリメタル絶縁膜形成工程Ｓ２１においては、図８に示されるように、プリメタル絶縁膜ＰＭＤの形成が行われる。プリメタル絶縁膜ＰＭＤの形成は、プリメタル絶縁膜ＰＭＤを構成する材料をＣＶＤ等で成膜するとともに、成膜されたプリメタル絶縁膜ＰＭＤを構成する材料をＣＭＰ等で平坦化することにより行われる。
【0054】
コンタクトプラグ形成工程Ｓ２２においては、図９に示されるように、コンタクトプラグＣＰの形成が行われる。コンタクトプラグＣＰの形成に際しては、第１に、プリメタル絶縁膜ＰＭＤ中にＲＩＥ等の異方性ドライエッチングによりコンタクトホールが形成される。コンタクトプラグＣＰの形成に際しては、第２に、当該コンタクトホール中にＣＶＤ等でコンタクトプラグＣＰを構成する材料が埋め込まれる。コンタクトプラグＣＰの形成に際しては、第３に、当該コンタクトホールからはみ出したコンタクトプラグＣＰを構成する材料がＣＭＰ等で除去される。
【0055】
第１層間絶縁膜形成工程Ｓ２３においては、図１０に示されるように、層間絶縁膜ＩＬＤ１の形成が行われる。層間絶縁膜ＩＬＤ１の形成は、例えば、ＣＶＤ等で層間絶縁膜ＩＬＤ１を構成する材料を成膜することにより行われる。第１配線形成工程Ｓ２４においては、図１１に示されるように、配線ＷＬ１が形成される。配線ＷＬ１の形成は、例えば、シングルダマシン法で行われる。
【0056】
第２層間絶縁膜形成工程Ｓ２５においては、図１２に示されるように、層間絶縁膜ＩＬＤ２の形成が行われる。層間絶縁膜ＩＬＤ２の形成は、例えばＣＶＤ等で層間絶縁膜ＩＬＤ２を構成する材料を成膜することにより行われる。
【0057】
第２配線形成工程Ｓ２６においては、図１３に示されるように、配線ＷＬ２の形成が行われる。配線ＷＬ２の形成は、例えばデュアルダマシン法で行われる。第２層間絶縁膜形成工程Ｓ２５及び第２配線形成工程Ｓ２６は、多層の配線構造を形成するために、複数回繰り返される。
【0058】
第３層間絶縁膜形成工程Ｓ２７においては、図１４に示されるように、層間絶縁膜ＩＬＤ３の形成が行われる。層間絶縁膜ＩＬＤ３の形成は、例えばＣＶＤ等で層間絶縁膜ＩＬＤ３を構成する材料を成膜することにより行われる。
【0059】
ビアプラグ形成工程Ｓ２８においては、図１５に示されるように、ビアプラグＶＰ１及びビアプラグＶＰ２の形成が行われる。ビアプラグＶＰ１及びビアプラグＶＰ２の形成に際しては、第１に、層間絶縁膜ＩＬＤ３中にＲＩＥ等の異方性ドライエッチングによりビアホールが形成される。ビアプラグＶＰ１及びビアプラグＶＰ２の形成に際しては、第２に、当該ビアホール中にＣＶＤ等でビアプラグＶＰ１及びビアプラグＶＰ２を構成する材料が埋め込まれる。ビアプラグＶＰ１及びビアプラグＶＰ２の形成に際しては、第３に、当該ビアホールからはみ出したビアプラグＶＰ１及びビアプラグＶＰ２を構成する材料がＣＭＰ等で除去される。
【0060】
ボンディングパッド形成工程Ｓ２９においては、図１６に示されるように、ボンディングパッドＢＰ１及びボンディングパッドＢＰ２の形成が行われる。ボンディングパッドＢＰ１及びボンディングパッドＢＰ２の形成は、ボンディングパッドＢＰ１及びボンディングパッドＢＰ２を構成する材料をスパッタリング等で成膜するとともに、成膜されたボンディングパッドＢＰ１及びボンディングパッドＢＰ２を構成する材料をフォトリソグラフィ及びエッチングでパターンニングすることにより行われる。
【0061】
パッシベーション膜形成工程Ｓ３０においては、パッシベーション膜ＰＶの形成が行われる。パッシベーション膜ＰＶの形成は、パッシベーション膜ＰＶを構成する材料をＣＶＤ等で成膜するとともに、成膜されたパッシベーション膜ＰＶを構成する材料をフォトリソグラフィ及びエッチングでパターンニングすることにより行われる。
【0062】
以上により、図１、図２及び図３に示される第１実施形態に係る半導体装置の構造が形成される。なお、パッシベーション膜形成工程Ｓ３０が行われた後に、第１実施形態に係る半導体装置に対して電気検査を行うことにより、プローブ痕ＰＢが形成される。
【0063】
以下に、第１実施形態に係る半導体装置の効果を、比較例と対比しながら説明する。
図１７及び図１８に示されるように、比較例に係る半導体装置は、ボンディングパッドＢＰ１及びボンディングパッドＢＰ２に代えてボンディングパッドＢＰを有している点を除き、第１実施形態に係る半導体装置と共通している。なお、比較例に係る半導体装置においては、ビアプラグＶＰは、平面視において外周辺ＯＣ側にあるボンディングパッドＢＰの端部と重なるように配置されている。
図１７及び図１８に示されるように、比較例に係る半導体装置は、ボンディングパッドＢＰ１及びボンディングパッドＢＰ２に代えてボンディングパッドＢＰを有している点を除き、第１実施形態に係る半導体装置と共通している。なお、比較例に係る半導体装置においては、ビアプラグＶＰは、平面視において外周辺ＯＣ側にあるボンディングパッドＢＰの端部と重なるように配置されている。
【0064】
半導体基板ＳＵＢは、コア領域ＲＣＯＲＥと、入出力モジュールＲＩＯとを有している。コア領域ＲＣＯＲＥは、メモリ回路（ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ等）、ロジック回路（ＣＰＵ（Central Processing Unit）等）を構成するトランジスタの不純物拡散領域が形成される領域である。入出力モジュールＲＩＯは、入出力回路を構成するトランジスタの不純物拡散領域が形成される領域である。
【0065】
コア領域ＲＣＯＲＥは、半導体基板ＳＵＢの中央付近に形成されている。入出力モジュールＲＩＯは、平面視において、ボンディングパッドＢＰと重なるように形成されている。そのため、ボンディングパッドＢＰの第２方向ＤＲ２における幅が入出力モジュールＲＩＯの第２方向ＤＲ２における幅よりも大きい場合、第２方向ＤＲ２に沿って隣り合う２つの入出力モジュールＲＩＯの間に、無駄なスペースが残ってしまう。このような無駄なスペースを可及的に減少させるためには、ボンディングパッドを形成するために必要な幅を第２方向ＤＲ２において狭める必要がある。
【0066】
ボンディングパッドＢＰは、平面視において、矩形形状を有している。ボンディングパッドＢＰは、第１方向ＤＲ１に沿って、第１部分ＢＰａと、第２部分ＢＰｂとに区分されている。第１部分ＢＰａ及び第２部分ＢＰｂは、それぞれ、プローブ領域及びワイヤボンディング領域を構成している。第１部分ＢＰａは、第１方向ＤＲ１において、幅Ｗ１を有している。第２部分ＢＰｂは、第１方向ＤＲ１において、幅Ｗ３を有している。第１部分ＢＰａ及び第２部分ＢＰｂは、第２方向ＤＲ２において、幅Ｗ５を有している。
【0067】
ボンディングパッドＢＰは、第２方向ＤＲ２に沿って配列されている。第２方向ＤＲ２において隣り合う２つのボンディングパッドＢＰの間の間隔は、間隔Ｌとなっている。そのため、比較例に係る半導体装置においては、これら２つのボンディングパッドＢＰを形成するためには、第２方向ＤＲ２において、幅Ｗ５の２倍に間隔Ｌを加えた幅が必要となる。
【0068】
上記のとおり、第１実施形態に係る半導体装置においては、ボンディングパッドＢＰ１及びボンディングパッドＢＰ２を形成するためには、第２方向ＤＲ２において、幅Ｗ５の２倍の幅があれば足りる。そのため、第１実施形態に係る半導体装置によると、ボンディングパッドを形成するために必要な幅を第２方向ＤＲ２において狭めることができる。
【0069】
なお、第１実施形態に係る半導体装置におけるプローブ領域の面積は、図３中においてハッチングで囲まれた領域の面積分だけ、比較例に係る半導体装置におけるプローブ領域の面積よりも小さくなっている。しかしながら、プローブは第１方向ＤＲ１に沿ってプローブ領域に押圧されるため、プローブ領域の四隅近傍にある当該領域にプローブが当たることは殆ど想定されない。そのため、第１実施形態に係る半導体装置においてプローブ領域の面積が減少していることは、実質的に問題にならない。
【0070】
第１実施形態に係る半導体装置においては、ボンディングパッドＢＰ１のワイヤボンディング領域とボンディングパッドＢＰ２のワイヤボンディング領域とが、平面視においてジグザグ状に配置されることになる。そのため、第１実施形態に係る半導体装置においては、ワイヤボンディング領域間の距離が長くなり、その結果、ボンディングワイヤ間のショートが生じにくくなる。
【0071】
第１実施形態に係る半導体装置においては、幅Ｗ４が幅Ｗ２よりも広く、かつ、ボンディングパッドＢＰ２側にある第１部分ＢＰ１ａの辺がボンディングパッドＢＰ２側にある第２部分ＢＰ１ｂの辺よりも外周辺ＯＣに近い位置にある。そのため、第１実施形態に係る半導体装置においては、ボンディングパッドＢＰ１及びボンディングパッドＢＰ２を、第２方向ＤＲ２に沿ってずらして配置する必要がない。これにより、第２方向ＤＲ２においてボンディングパッドを形成するために必要な幅が狭められている。
【0072】
（第２実施形態）
以下に、第２実施形態に係る半導体装置の構成を説明する。なお、第１実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さない。
以下に、第２実施形態に係る半導体装置の構成を説明する。なお、第１実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さない。
【0073】
第２実施形態に係る半導体装置は、半導体基板ＳＵＢと、一対のボンディングパッドＢＰ１及びボンディングパッドＢＰ２とを有している。第２実施形態に係る半導体装置は、さらに、ゲート絶縁膜ＧＩと、ゲートＧＴと、サイドウォールスペーサＳＷＳと、素子分離膜ＩＳＬと、プリメタル絶縁膜ＰＭＤと、コンタクトプラグＣＰと、層間絶縁膜ＩＬＤ１～層間絶縁膜ＩＬＤ３と、配線ＷＬ１及び配線ＷＬ２と、ビアプラグＶＰ１と、ビアプラグＶＰ２と、パッシベーション膜ＰＶとを有している。これらの点に関して、第２実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と共通している。
【0074】
第２実施形態に係る半導体装置においては、図１９に示されるように、ビアプラグＶＰ１が、平面視において、第１部分ＢＰ１ａのボンディングパッドＢＰ２側の端部に重なるように配置されている。この点に関して、第２実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と異なっている。なお、第２実施形態に係る半導体装置においては、ボンディングパッドＢＰ１は、好ましくは、電源パッド（トランジスタＴｒに固定電圧を供給するためのパッド）である。
【0075】
第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と同様であるため、その説明は省略する。
【0076】
以下に、第２実施形態に係る半導体装置の効果を、比較例と対比しながら説明する。なお、第１実施形態に係る半導体装置の効果と異なる点を主に説明し、重複する説明は繰り返さない。
【0077】
一般的に、電源配線（図２０及び図２１中においては、ＶＤＤ用の電源配線ＰＬＶＤＤのみが図示されているが、その他の種類の電源配線についても同様に形成されている）は、ボンディングパッドの下を通り、かつ、半導体基板ＳＵＢの外周に沿って周回するように配置されている。
【0078】
上記のとおり、比較例に係る半導体装置においては、ビアプラグＶＰは、平面視において、外周辺ＯＣ側にあるボンディングパッドＢＰの端部と重なるように配置されている。そのため、図２０に示されるように、ビアプラグＶＰと電源配線ＰＬＶＤＤとを下層配線を用いて接続しようとする場合、当該下層配線の配線長が長くなってしまう。その結果、当該下層配線における電圧により、トランジスタＴｒに供給される電圧が想定よりも低くなってしまう。
【0079】
他方で、図２１に示されるように、第２実施形態に係る半導体装置においては、ビアプラグＶＰ１が第１部分ＢＰ１ａのボンディングパッドＢＰ２側の端部に重なるように配置されているため、ビアプラグＶＰ１と電源配線ＰＬＶＤＤとを接続するための下層配線の配線長を短くすることができる。すなわち、当該下層配線における電圧降下を抑制することができる。なお、第２実施形態に係る半導体装置においては、当該下層配線を引き回す必要が無くなった部分に空間ができるため、当該空間を利用して配線間容量素子を配置することもできる。
【0080】
（第３実施形態）
以下に、第３実施形態に係る半導体装置の構成を説明する。なお、第２実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さない。
以下に、第３実施形態に係る半導体装置の構成を説明する。なお、第２実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さない。
【0081】
第３実施形態に係る半導体装置は、半導体基板ＳＵＢと、一対のボンディングパッドＢＰ１及びボンディングパッドＢＰ２とを有している。第３実施形態に係る半導体装置は、さらに、ゲート絶縁膜ＧＩと、ゲートＧＴと、サイドウォールスペーサＳＷＳと、素子分離膜ＩＳＬと、プリメタル絶縁膜ＰＭＤと、コンタクトプラグＣＰと、層間絶縁膜ＩＬＤ１～層間絶縁膜ＩＬＤ３と、配線ＷＬ１及び配線ＷＬ２と、ビアプラグＶＰ１と、ビアプラグＶＰ２と、パッシベーション膜ＰＶとを有している。
【0082】
ビアプラグＶＰ１が、平面視において、第１部分ＢＰ１ａのボンディングパッドＢＰ２側の端部に重なるように配置されている。これらの点に関して、第３実施形態に係る半導体装置の構成は、第２実施形態に係る半導体装置の構成と共通している。
【0083】
図２２に示されるように、第３実施形態に係る半導体装置においては、第１方向ＤＲ１におけるビアプラグＶＰ２と外周辺ＯＣとの間の距離が、第１方向ＤＲ１におけるビアプラグＶＰ１と外周辺ＯＣとの間の距離に等しくなっている。すなわち、第３実施形態に係る半導体装置においては、第１方向ＤＲ１におけるビアプラグＶＰ１の位置と第１方向ＤＲ１におけるビアプラグＶＰ２との位置が一致している。この点に関して、第２実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と異なっている。
【0084】
なお、第３実施形態に係る半導体装置の製造方法は、第２実施形態に係る半導体装置の製造方法（第１実施形態に係る半導体装置の製造方法）と同様であるため、その説明は省略する。
【0085】
以下に、第３実施形態に係る半導体装置の効果を説明する。なお、第２実施形態に係る半導体装置の効果と異なる点を主に説明し、重複する説明は繰り返さない。
【0086】
第２実施形態に係る半導体装置においては、ビアプラグＶＰ１の第１方向ＤＲ１における位置とビアプラグＶＰ２の第１方向ＤＲ１における位置とが一致していないため、ボンディングパッドＢＰ１に接続される入出力モジュールＲＩＯ及びボンディングパッドＢＰ２に接続される入出力モジュールＲＩＯに同一の入出力モジュールＲＩＯを用いることができない。すなわち、２種類の入出力モジュールＲＩＯが必要になる。これは、ビアプラグに接続される入出力モジュールＲＩＯに含まれる不純物拡散領域の位置が入出力モジュールＲＩＯ内で変わってしまうためである。
【0087】
他方で、第３実施形態に係る半導体装置においては、ビアプラグＶＰ１の第１方向ＤＲ１における位置とビアプラグＶＰ２の第１方向ＤＲ１における位置とが一致している。そのため、第３実施形態に係る半導体装置では、ボンディングパッドＢＰ１に接続される入出力モジュールＲＩＯ及びボンディングパッドＢＰ２に接続される入出力モジュールＲＩＯに同一の入出力モジュールＲＩＯを用いることができる。
【0088】
（第４実施形態）
以下に、第４実施形態に係る半導体装置の構成を説明する。なお、第１実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さない。
以下に、第４実施形態に係る半導体装置の構成を説明する。なお、第１実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さない。
【0089】
第４実施形態に係る半導体装置は、半導体基板ＳＵＢと、一対のボンディングパッドＢＰ１及びボンディングパッドＢＰ２とを有している。一対となるボンディングパッドＢＰ１及びボンディングパッドＢＰ２の数は、複数である。
【0090】
第４実施形態に係る半導体装置は、さらに、ゲート絶縁膜ＧＩと、ゲートＧＴと、サイドウォールスペーサＳＷＳと、素子分離膜ＩＳＬと、プリメタル絶縁膜ＰＭＤと、コンタクトプラグＣＰと、層間絶縁膜ＩＬＤ１～層間絶縁膜ＩＬＤ３と、配線ＷＬ１及び配線ＷＬ２と、ビアプラグＶＰ１と、ビアプラグＶＰ２と、パッシベーション膜ＰＶとを有している。これらの点に関して、第４実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と共通している。
【0091】
図２３に示されるように、第４実施形態に係る半導体装置は、ボンディングパッドＢＰ３をさらに有している。すなわち、第４実施形態に係る半導体装置においては、ボンディングパッドの数が３以上の奇数となっている。ボンディングパッドＢＰ３は、平面視において矩形形状を有している。ボンディングパッドＢＰ３の第１方向ＤＲ１における幅は、一対となっているボンディングパッドＢＰ１及びボンディングパッドＢＰ２の第１方向ＤＲ１における幅と等しくなっている。
【0092】
ボンディングパッドＢＰ３は、第１方向ＤＲ１に沿って隣り合う第１部分ＢＰ３ａ及び第２部分ＢＰ３ｂを有している。第１部分ＢＰ３ａは、ボンディングパッドＢＰ３のプローブ領域を構成しており、第２部分ＢＰ３ｂは、ボンディングパッドＢＰ３のワイヤボンディング領域を構成している。
【0093】
第１部分ＢＰ３ａは、第２部分ＢＰ３ｂよりも外周辺ＯＣから離れた位置にある。すなわち、第２部分ＢＰ３ｂが第２部分ＢＲ１ｂと第２方向ＤＲ２に沿って隣り合って配置されることにより、ボンディングパッドＢＰ１のワイヤボンディング領域、ボンディングパッドＢＰ２のワイヤボンディング領域及びボンディングパッドＢＰ３のワイヤボンディング領域が、ジグザグ状に配置されている。これらの点に関して、第４実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と異なっている。
【0094】
なお、ボンディングパッドＢＰ３は、ビアプラグＶＰ３に電気的に接続されている。ビアプラグＶＰ３は、平面視において第２部分ＢＰ３ｂの第１部分ＢＰ３ａとは反対側の端部と重なるように配置されている。
【0095】
第４実施形態に係る半導体装置の製造方法は、ビアプラグ形成工程Ｓ２８においてビアプラグＶＰ３がさらに形成され、ボンディングパッド形成工程Ｓ２９においてボンディングパッドＢＰ３がさらに形成される点を除いて同様であるため、その詳細な説明は省略する。
【0096】
以下に、第４実施形態に係る半導体装置の効果を説明する。なお、第１実施形態に係る半導体装置の効果と異なる点を主に説明し、重複する説明は繰り返さない。
【0097】
第４実施形態に係る半導体装置においては、ボンディングパッドの数が３以上の奇数の場合であっても、ボンディングパッドを形成するために必要な幅を第２方向ＤＲ２において狭めることができる。また、第４実施形態に係る半導体装置においては、ボンディングパッドＢＰ３の第１方向ＤＲ１における幅は、一対となっているボンディングパッドＢＰ１及びボンディングパッドＢＰ２の第１方向ＤＲ１における幅と等しくなっている。そのため、ボンディングパッドＢＰ３に対するワイヤボンディング及びプローブの位置合わせに関し、マージンを確保することができる。
【0098】
（第４実施形態の第１変形例）
第４実施形態の第１変形例に係る半導体装置は、図２４に示されるように、ボンディングパッドＢＰ３の第１方向ＤＲ１における幅は、一対となっているボンディングパッドＢＰ１及びボンディングパッドＢＰ２の第１方向ＤＲ１における幅よりも狭くなっている点に関して、第４実施形態に係る半導体装置と異なっている。
第４実施形態の第１変形例に係る半導体装置は、図２４に示されるように、ボンディングパッドＢＰ３の第１方向ＤＲ１における幅は、一対となっているボンディングパッドＢＰ１及びボンディングパッドＢＰ２の第１方向ＤＲ１における幅よりも狭くなっている点に関して、第４実施形態に係る半導体装置と異なっている。
【0099】
ボンディングパッドの下方に形成されているトランジスタとボンディングパッドが形成されていない領域の下方に形成されているトランジスタとでは、トランジスタに作用する応力が変化し、トランジスタ特性が変動する。そのため、第４実施形態の第１変形例に係る半導体装置によると、ボンディングパッドを形成しない領域を広げることができ、当該領域の下方に応力の影響を受けやすいトランジスタを配置する領域を確保することができる。
【0100】
（第４実施形態の第２変形例）
第４実施形態の第２変形例に係る半導体装置においては、図２５に示されるように、第３実施形態に係る半導体装置と同様に、第１方向ＤＲ１におけるビアプラグＶＰ１の位置と第１方向ＤＲ１におけるビアプラグＶＰ２との位置が一致している。さらに、第４実施形態に係る半導体装置の半導体装置においては、ビアプラグＶＰ３の第１方向ＤＲ１における位置が、第１方向ＤＲ１におけるビアプラグＶＰ１の位置及び第１方向ＤＲ１におけるビアプラグＶＰ２との位置に一致している。
第４実施形態の第２変形例に係る半導体装置においては、図２５に示されるように、第３実施形態に係る半導体装置と同様に、第１方向ＤＲ１におけるビアプラグＶＰ１の位置と第１方向ＤＲ１におけるビアプラグＶＰ２との位置が一致している。さらに、第４実施形態に係る半導体装置の半導体装置においては、ビアプラグＶＰ３の第１方向ＤＲ１における位置が、第１方向ＤＲ１におけるビアプラグＶＰ１の位置及び第１方向ＤＲ１におけるビアプラグＶＰ２との位置に一致している。
【0101】
そのため、ボンディングパッドＢＰ１に接続される入出力モジュールＲＩＯ、ボンディングパッドＢＰ２に接続される入出力モジュールＲＩＯ及びボンディングパッドＢＰ３に接続される入出力モジュールＲＩＯに、共通した入出力モジュールＲＩＯを用いることが可能となる。
【0102】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0103】
ＢＰ，ＢＰ１，ＢＰ２，ＢＰ３ ボンディングパッド、ＢＰ１ａ，ＢＰ３ａ，ＢＰ３ｂ 第１部分、ＢＰ１ｂ，ＢＰ３ｂ，ＢＰｂ，ＢＲ１ｂ 第２部分、ＣＰ コンタクトプラグ、ＤＲ ドレイン領域、ＤＲａ 第１部分、ＤＲｂ 第２部分、ＤＲ１ 第１方向、ＤＲ２ 第２方向、ＦＳ 第１面、ＧＩ ゲート絶縁膜、ＧＴ ゲート、ＩＬＤ１，ＩＬＤ２，ＩＬＤ３ 層間絶縁膜、ＩＳＬ 素子分離膜、Ｌ 間隔、ＯＣ 外周辺、ＰＢ プローブ痕、ＰＬＶＤＤ 電源配線、ＰＭＤ プリメタル絶縁膜、ＰＰ 突出部、ＰＶ パッシベーション膜、Ｒ１ 第１矩形領域、Ｒ２ 第２矩形領域、ＲＣＯＲＥ コア領域、ＲＩＯ 入出力モジュール、ＲＰ 凹部、ＳＳ 第２面、ＳＵＢ 半導体基板、ＳＷＳ サイドウォールスペーサ、ＳＲ ソース領域、ＳＲａ 第１部分、ＳＲｂ 第２部分、Ｓ１ フロントエンド工程、Ｓ２ バックエンド工程、Ｓ２１ プリメタル絶縁膜形成工程、Ｓ２２ コンタクトプラグ形成工程、Ｓ２３ 第１層間絶縁膜形成工程、Ｓ２４ 第１配線形成工程、Ｓ２５ 第２層間絶縁膜形成工程、Ｓ２６ 第２配線形成工程、Ｓ２７ 第３層間絶縁膜形成工程、Ｓ２８ ビアプラグ形成工程、Ｓ２９ ボンディングパッド形成工程、Ｓ３０ パッシベーション膜形成工程、Ｔｒ トランジスタ、ＶＰ，ＶＰ１，ＶＰ２，ＶＰ３ ビアプラグ、Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５ 幅、ＷＬ１，ＷＬ２ 配線、ＷＬ２ａ ビアプラグ部、ＷＬ２ｂ 配線部、ＷＲ ウェル領域。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】