(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-07-29
(45)【発行日】2022-08-08
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20220801BHJP
H01L 29/78 20060101ALI20220801BHJP
H01L 29/06 20060101ALI20220801BHJP
【FI】
H01L29/78 301G
H01L29/06 301F
H01L29/78 301D
(21)【出願番号】P 2018050085
(22)【出願日】2018-03-16
【審査請求日】2021-02-12
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(73)【特許権者】
【識別番号】317011920
【氏名又は名称】東芝デバイス&ストレージ株式会社
(74)【代理人】
【識別番号】100108062
【氏名又は名称】日向寺 雅彦
(74)【代理人】
【識別番号】100168332
【氏名又は名称】小崎 純一
(74)【代理人】
【識別番号】100146592
【氏名又は名称】市川 浩
(74)【代理人】
【識別番号】100157901
【氏名又は名称】白井 達哲
(74)【代理人】
【識別番号】100172188
【氏名又は名称】内田 敬人
(72)【発明者】
【氏名】篠原 大輔
【審査官】市川 武宜
(56)【参考文献】
【文献】特開2017-028116(JP,A)
【文献】特開2015-162581(JP,A)
【文献】特開2014-107302(JP,A)
【文献】特開2010-080892(JP,A)
【文献】特開2017-123498(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/336
H01L 29/06
H01L 29/78
(57)【特許請求の範囲】
【請求項1】
半導体部分と、
前記半導体部分上に設けられ、第1導電形の第1半導体領域と、
前記半導体部分上に設けられ、第2導電形の第2半導体領域と、
前記第1半導体領域に接続されたソースコンタクトと、
前記第2半導体領域に接続されたドレインコンタクトと、
前記ソースコンタクトと前記ドレインコンタクトとの間に配置され、前記第1半導体領域の直上域から前記第2半導体領域の直上域にわたって設けられた絶縁膜と、
前記絶縁膜上に設けられ、前記第1半導体領域の直上域を含む領域に配置された第1電極と、
前記絶縁膜上に設けられ、前記第2半導体領域の直上域の一部に配置され、前記第1電極から離隔した第2電極と、
を備え、
前記絶縁膜は、
前記第1半導体領域の直上域を含む領域に配置された第1部分と、
前記第2半導体領域の直上域の一部に配置され、前記第1部分よりも厚い第2部分と、
前記第2部分よりも薄く前記第1部分よりも厚い第3部分と、
前記第3部分よりも厚く、少なくとも一部が前記第2電極と前記ドレインコンタクトとの間に配置された第4部分と、
を有し、
前記第1部分、前記第2部分、前記第3部分及び前記第4部分は、前記第1半導体領域から前記第2半導体領域に向かう第1方向に沿ってこの順に配列されており、
前記第1電極は少なくとも前記第1部分の直上域に配置されており、
前記第2電極は少なくとも前記第3部分の直上域に配置されて
おり、
前記第3部分の上面は前記第2半導体領域の上面よりも上方に位置する半導体装置。
【請求項2】
前記絶縁膜は、前記第4部分よりも薄く前記第1部分よりも厚い第5部分をさらに有する請求項1記載の半導体装置。
【請求項3】
前記第1電極は、前記第1部分の直上域のみに配置されている請求項1または2に記載の半導体装置。
【請求項4】
前記第1電極の一部は、前記第2部分の直上域に配置されている請求項1または2に記載の半導体装置。
【請求項5】
前記第2電極は、前記第3部分の直上域のみに配置されている請求項1~4のいずれか1つに記載の半導体装置。
【請求項6】
前記第2電極の一部は、前記第4部分の直上域に配置されている請求項1~4のいずれか1つに記載の半導体装置。
【請求項7】
前記第1電極と前記第2電極には、相互に異なる電位を印加可能な請求項1~6のいずれか1つに記載の半導体装置。
【請求項8】
半導体部分と、
前記半導体部分上に設けられ、第1導電形の第1半導体領域と、
前記半導体部分上に設けられ、第2導電形の第2半導体領域と、
前記第1半導体領域に接続されたソースコンタクトと、
前記第2半導体領域に接続されたドレインコンタクトと、
前記ソースコンタクトと前記ドレインコンタクトとの間に配置され、前記第1半導体領域の直上域から前記第2半導体領域の直上域にわたって設けられた絶縁膜と、
前記絶縁膜上に設けられた電極と、
を備え、
前記絶縁膜は、
前記第1半導体領域の直上域を含む領域に配置された第1部分と、
前記第2半導体領域の直上域の一部に配置され、前記第1部分よりも厚い第2部分と、
前記第2部分よりも薄く前記第1部分よりも厚い第3部分と、
前記第3部分よりも厚く、少なくとも一部が前記電極と前記ドレインコンタクトとの間に配置された第4部分と、
を有し、
前記第1部分、前記第2部分、前記第3部分及び前記第4部分は、前記第1半導体領域から前記第2半導体領域に向かう第1方向に沿ってこの順に配列されており、
前記電極は、前記第1部分、前記第2部分、前記第3部分及び前記第4部分の直上域に配置されて
おり、
前記第3部分の上面は前記第2半導体領域の上面よりも上方に位置する半導体装置。
【請求項9】
前記第1部分の下面は、前記第2部分、前記第3部分及び前記第4部分の下面よりも上方に位置する請求項1~8のいずれか1つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置に関する。
【背景技術】
【0002】
従来より、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor:金属酸化物半導体電界効果トランジスタ)においては、低いオン抵抗と高い耐圧の両立が要望されている。
【先行技術文献】
【特許文献】
【0003】
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態の目的は、低いオン抵抗と高い耐圧を両立できる半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、半導体部分と、前記半導体部分上に設けられ、第1導電形の第1半導体領域と、前記半導体部分上に設けられ、第2導電形の第2半導体領域と、前記第1半導体領域に接続されたソースコンタクトと、前記第2半導体領域に接続されたドレインコンタクトと、前記ソースコンタクトと前記ドレインコンタクトとの間に配置され、前記第1半導体領域の直上域から前記第2半導体領域の直上域にわたって設けられた絶縁膜と、前記絶縁膜上に設けられ、前記第1半導体領域の直上域を含む領域に配置された第1電極と、前記絶縁膜上に設けられ、前記第2半導体領域の直上域の一部に配置され、前記第1電極から離隔した第2電極と、を備える。前記絶縁膜は、前記第1半導体領域の直上域を含む領域に配置された第1部分と、前記第2半導体領域の直上域の一部に配置され、前記第1部分よりも厚い第2部分と、前記第2部分よりも薄く前記第1部分よりも厚い第3部分と、前記第3部分よりも厚く、少なくとも一部が前記第2電極と前記ドレインコンタクトとの間に配置された第4部分と、を有する。前記第1部分、前記第2部分、前記第3部分及び前記第4部分は、前記第1半導体領域から前記第2半導体領域に向かう第1方向に沿ってこの順に配列されている。前記第1電極は少なくとも前記第1部分の直上域に配置されている。前記第2電極は少なくとも前記第3部分の直上域に配置されている。
【図面の簡単な説明】
【0006】
【
図1】第1の実施形態に係る半導体装置を示す断面図である。
【
図2】第2の実施形態に係る半導体装置を示す断面図である。
【
図3】第3の実施形態に係る半導体装置を示す断面図である。
【
図4】第4の実施形態に係る半導体装置を示す断面図である。
【
図5】第5の実施形態に係る半導体装置を示す断面図である。
【
図6】第6の実施形態に係る半導体装置を示す断面図である。
【
図7】第1の比較例に係る半導体装置を示す断面図である。
【
図8】第2の比較例に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【0007】
(第1の実施形態)
先ず、第1の実施形態について説明する。
図1は、本実施形態に係る半導体装置を示す断面図である。
【0008】
本実施形態に係る半導体装置は、MOSFETを含み、例えば、DMOS(Diffused MOSFET)を含み、特に、FP(Field Plate)構造型のDMOSを含む。なお、本実施形態に係る半導体装置は、LDMOS(Lateral DMOS)、DEMOS(Drain Extended MOS)、又は、EDMOS(Extended Drain MOS)を含んでいてもよい。
【0009】
図1に示すように、本実施形態に係る半導体装置1においては、例えばシリコン(Si)の単結晶からなるシリコン基板10が設けられており、シリコン基板10上には、シリコン層11が設けられている。シリコン層11の導電形はp形又はn形である。シリコン層11上には、導電形がp形のpウェル12と、導電形がn形のドリフト層13が設けられている。pウェル12とドリフト層13は、相互に離隔していてもよい。この場合、pウェル12とドリフト層13との間には、シリコン層11の部分11aが介在している。なお、pウェル12とドリフト層13は互いに接していてもよい。
図1には、pウェル12とドリフト層13が離隔している例を示している。
【0010】
pウェル12の上層部分の一部には、導電形がn+形のソースコンタクト層16と、導電形がp+形のボディコンタクト層17が形成されている。なお、「n+形」との表記は「n形」よりもドナーとなる不純物の濃度が高いことを表し、「p+形」との表記は「p形」よりもアクセプタとなる不純物の濃度が高いことを表す。ソースコンタクト層16とボディコンタクト層17は相互に接しており、シリコン層11から離隔している。なお、ボディコンタクト層17は設けられていなくてもよい。
【0011】
ドリフト層13の上層部分の一部には、導電形がn+形のドレインコンタクト層18が形成されている。ドレインコンタクト層18はシリコン層11から離隔している。なお、上述の各部の導電形は逆でもよい。
【0012】
シリコン層11は、例えば、シリコン基板10の上面を起点としたエピタキシャル成長法により形成されたものであってもよいが、これには限定されない。pウェル12、ドリフト層13、ソースコンタクト層16、ボディコンタクト層17及びドレインコンタクト層18は、シリコン層11に対して不純物をイオン注入することにより形成されたものである。
【0013】
シリコン層11がp形である場合は、シリコン層11の部分11a、及び、pウェル12における部分11aとソースコンタクト層16との間に配置された部分12aが、チャネル領域を構成する。一方、シリコン層11がn形である場合は、pウェル12の部分12aがチャネル領域を構成する。
【0014】
シリコン層11上には、例えばシリコン酸化物(SiO)からなる絶縁膜20が設けられている。絶縁膜20は、pウェル12の部分12aの直上域、シリコン層11の部分11aの直上域、及び、ドリフト層13の直上域にわたって配置されている。絶縁膜20においては、部分21、部分22、部分23及び部分24が一体的に設けられており、ソースコンタクト層16からドレインコンタクト層18に向かう方向に沿って、この順に配列されている。
【0015】
部分21は、部分12aの直上域、部分11aの直上域、及び、ドリフト層13における部分11a側の部分の直上域にわたって配置されている。部分22、23及び24は、ドリフト層13の直上域の一部に配置されている。部分22及び部分24は略同じ厚さであり、部分21よりも厚い。部分23は部分22及び部分24よりも薄く、部分21よりも厚い。すなわち、部分21~24の厚さをそれぞれt21~t24とすると、t21<t23<t22≒t24である。
【0016】
絶縁膜20の下面は略平坦であるが、厳密には、部分21の下面は、部分22、23及び24の下面よりもやや上方に位置する。一方、部分22、23及び24の下面は、略同一平面を構成する。部分22、23及び24の下部は、シリコン層11内にわずかに進入している。但し、これには限定されず、部分21の下面も、部分22、23及び24の下面と略同一平面を構成していてもよい。また、部分21~24の下面の位置が、相互に異なっていてもよい。
【0017】
絶縁膜20上には、ゲート電極30が設けられている。ゲート電極30は導電性材料からなり、例えば、ポリシリコン又は金属により形成されている。ゲート電極30は、絶縁膜20の部分21の全体、部分22の全体、部分23の全体、及び、部分24における部分23側の部分の直上域に配置されている。すなわち、ゲート電極30におけるドレインコンタクト層18側の端部30aは、絶縁膜20の部分24上に乗り上げている。
【0018】
シリコン層11上には、例えばシリコン酸化物からなる層間絶縁膜35が設けられている。層間絶縁膜35は、絶縁膜20及びゲート電極30を覆っている。層間絶縁膜35内には、ソースコンタクト36及びドレインコンタクト37が設けられている。ソースコンタクト36の下端はソースコンタクト層16及びボディコンタクト層17に接続されている。ドレインコンタクト37の下端はドレインコンタクト層18に接続されている。絶縁膜20の一部は、ソースコンタクト36とドレインコンタクト37の間に配置されている。
【0019】
次に、本実施形態に係る半導体装置1の動作について説明する。
半導体装置1においては、ドレインコンタクト37にドレイン電位、例えば、+50Vを印加し、ソースコンタクト36にソース電位、例えば、接地電位(0V)を印加する。ドレイン電位は、ドレインコンタクト層18を介してドリフト層13に伝達される。ソース電位は、ソースコンタクト層16に伝達される。これにより、空乏層が形成される。
【0020】
このとき、ゲート電極30の電位がソース電位であると、ドレインコンタクト37とソースコンタクト36との間に電流は流れず、半導体装置1はオフ状態となる。この場合、ゲート電極30とドリフト層13との間には、ゲート-ドレイン電圧が印加される。一方、ゲート電極30に所定の正電位を印加すると、チャネル領域における絶縁膜20の近傍に反転層が形成されて、ドレインコンタクト37、ドレインコンタクト層18、ドリフト層13、シリコン層11の部分11a、pウェル12の部分12a、ソースコンタクト層16及びソースコンタクト36の経路で電流が流れる。これにより、半導体装置1はオン状態となる。
【0021】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置1においては、オフ状態において、ゲート電極30とドリフト層13によって絶縁膜20の部分21に印加される電圧を低減することができる。この結果、ゲート-ドレイン間の耐圧を高めることができる。
【0022】
また、半導体装置1においては、絶縁膜20の下面が略平坦であり、シリコン層11内にほとんど進入していないため、オン状態においてドリフト層13内を流れるSD電流を絶縁膜20が妨害することが少ない。これにより、オン抵抗を低減することができる。
【0023】
更に、半導体装置1においては、ゲート電極30がチャネル領域上からドリフト層13上に延出しているため、ドリフト層13に印加される電界の集中を緩和することができる。これにより、耐圧が向上する。また、この場合、ゲート電極30におけるドレインコンタクト層18側の端部30aとドリフト層13との間で、ゲート-ドレイン電圧が最も高くなる。しかしながら、ゲート電極30の端部30aは絶縁膜20の部分24上に乗り上げており、端部30aとドリフト層13との間には厚い部分24が介在する。このため、この部分の耐圧を向上させることができ、半導体装置1全体の耐圧を向上させることができる。
【0024】
更にまた、半導体装置1においては、絶縁膜20の部分22と部分24との間に、部分22及び24よりも薄い部分23が設けられている。これにより、ゲート電極30の下面に、ドレイン側に突き出した3つの角部30b、30c、30dが形成される。オフ状態のときは、これらの3つの角部30b、30c、30dに電界が集中するため、電界の集中が分散されて、1ヶ所のみに集中することを回避できる。これによっても、半導体装置1全体の耐圧が向上する。また、ゲート電極30が部分22及び24よりも薄い部分23上にも設けられているため、ゲート電極30のドリフト層13に対する支配力が増加し、ゲート電極30のフィールドプレート効果が向上する。
【0025】
(第2の実施形態)
次に、第2の実施形態について説明する。
図2は、本実施形態に係る半導体装置を示す断面図である。
【0026】
図2に示すように、本実施形態に係る半導体装置2は、前述の第1の実施形態に係る半導体装置1(
図1参照)と比較して、ゲート電極が2つ設けられている点が異なっている。すなわち、半導体装置2においては、絶縁膜20上に、ゲート電極31及びゲート電極32が、相互に離隔して設けられている。ゲート電極31はゲート電極32よりもソースコンタクト層16側に配置されており、ゲート電極32はゲート電極31よりもドレインコンタクト層18側に配置されている。ゲート電極31とゲート電極32には、相互に異なる電位を印加してもよく、同じ電位を印加してもよい。
【0027】
ゲート電極31は、絶縁膜20の部分21の直上域のみに配置されており、チャネル領域の直上域を含む領域に配置されている。ゲート電極32は、絶縁膜20の部分23における部分24側の部分の直上域、及び、部分24における部分23側の部分の直上域に配置されている。すなわち、ゲート電極32におけるドレインコンタクト層18側の端部32aは、部分24上に乗り上げている。
【0028】
本実施形態によれば、2つのゲート電極31及び32を設け、相互に独立して電位を印加することにより、半導体装置2の動作の自由度が向上する。
また、ゲート電極32のドレイン側の端部32aが、部分23よりも厚い部分24上に乗り上げていることにより、ゲート電極32とドリフト層13との間の耐圧を向上させることができる。更に、ゲート電極32の下面には、ドレイン側に突出した2ヶ所の角部が形成されるため、電界の集中を分散し、全体の耐圧を向上させることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。
【0029】
(第3の実施形態)
次に、第3の実施形態について説明する。
図3は、本実施形態に係る半導体装置を示す断面図である。
【0030】
図3に示すように、本実施形態に係る半導体装置3は、前述の第2の実施形態に係る半導体装置2(
図2参照)と比較して、ゲート電極32におけるソースコンタクト層16側の端部32bが絶縁膜20の部分22上に乗り上げている点が異なっている。すなわち、ゲート電極32が、絶縁膜20の部分22における部分23側の端部、部分23、部分24における部分の直上域に配置されている。
本実施形態における上記以外の構成、動作及び効果は、前述の第2の実施形態と同様である。
【0031】
(第4の実施形態)
次に、第4の実施形態について説明する。
図4は、本実施形態に係る半導体装置を示す断面図である。
【0032】
図4に示すように、本実施形態に係る半導体装置4は、前述の第2の実施形態に係る半導体装置2(
図2参照)と比較して、ゲート電極32が絶縁膜20の部分23上のみに配置されている点が異なっている。すなわち、ゲート電極32の端部は、部分24上及び部分22上には乗り上げていない。
本実施形態における上記以外の構成、動作及び効果は、前述の第2の実施形態と同様である。
【0033】
(第5の実施形態)
次に、第5の実施形態について説明する。
図5は、本実施形態に係る半導体装置を示す断面図である。
【0034】
図5に示すように、本実施形態に係る半導体装置5は、前述の第2の実施形態に係る半導体装置2(
図2参照)と比較して、絶縁膜20に部分25が設けられている点、及び、ゲート電極31におけるドレインコンタクト層18側の端部31aが、絶縁膜20の部分22上に乗り上げている点が異なっている。すなわち、ゲート電極31は、絶縁膜20の部分21の直上域、及び、部分22における部分21側の部分の直上域に配置されている。
【0035】
部分25は、絶縁膜20における最もドレイン側の位置に配置されている。すなわち、絶縁膜20においては、ソースコンタクト層16からドレインコンタクト層18に向かう方向に沿って、部分21、部分22、部分23、部分24、及び、部分25が、この順に配列されている。部分21~25は、例えばシリコン酸化物により形成されている。部分25の厚さは部分23と同程度であり、部分21よりも厚く、部分22及び部分24よりも薄い。すなわち、部分25の厚さをt25とすると、t21<t23≒t25<t22≒t24である。また、部分25の下面は、部分22~24の下面と略同一平面を構成し、部分21の下面よりもやや下方に位置する。
【0036】
本実施形態によれば、ゲート電極31のドレイン側の端部31aが、部分21よりも厚い部分22上に乗り上げていることにより、ゲート電極31とドリフト層13との間の耐圧を向上させることができる。また、ゲート電極31の下面には、ドレイン側に突出した2ヶ所の角部が形成されるため、電界の集中を分散し、全体の耐圧を向上させることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第2の実施形態と同様である。
【0037】
(第6の実施形態)
次に、第6の実施形態について説明する。
図6は、本実施形態に係る半導体装置を示す断面図である。
【0038】
図6に示すように、本実施形態に係る半導体装置6は、前述の第2の実施形態に係る半導体装置2(
図2参照)と比較して、絶縁膜20に部分25が設けられている点が異なっている。
本実施形態における上記以外の構成、動作及び効果は、前述の第2の実施形態と同様である。
【0039】
(第1の比較例)
次に、第1の比較例について説明する。
図7は、第1の比較例に係る半導体装置を示す断面図である。
【0040】
図7に示すように、第1の比較例に係る半導体装置101においては、ゲート絶縁膜120とドレインコンタクト層18との間に、STI(Shallow Trench Isolation)121が設けられている。STI121はゲート絶縁膜120よりも厚く、STI121の大部分はドリフト層13内に配置されている。
【0041】
これにより、ゲート電極30におけるドレイン側の端部とドリフト層13との距離を長くし、耐圧の向上を図ることができる。しかしながら、半導体装置101においては、ドレインコンタクト層18からソースコンタクト層16に流れるSD電流は、STI121を迂回するためにSTI121の下方を通過する。このため、SD電流には縦方向の抵抗成分が発生し、オン抵抗が高くなる。
【0042】
(第2の比較例)
次に、第2の比較例について説明する。
図8は、第2の比較例に係る半導体装置を示す断面図である。
【0043】
図8に示すように、第2の比較例に係る半導体装置102においては、ドリフト層13上に絶縁膜122が設けられている。絶縁膜122はゲート絶縁膜120よりも厚く、絶縁膜122の大部分は、シリコン層11の上面よりも上方に配置されている。そして、ゲート電極30におけるドレイン側の部分は、絶縁膜122上に乗り上げている。
【0044】
半導体装置102によれば、絶縁膜122はドリフト層13内にほとんど進入していないため、SD電流を妨げることが少ない。このため、オン抵抗の低減が期待できる。また、ゲート電極30の一部が絶縁膜122上に配置されていることにより、この部分がフィールドプレートとして機能し、ゲート電極30とドリフト層13との間に発生する電界の集中を緩和する。この結果、耐圧の向上が期待できる。しかしながら、絶縁膜122を厚くするほど、フィールドプレートの効果が減少し、絶縁膜122を薄くするほど、絶縁膜122自体の耐圧が低下するという問題がある。
【0045】
(試験例)
次に、第6の実施形態に係る半導体装置と上述の各比較例に係る半導体装置の特性を比較した試験例について説明する。
第6の実施形態に係る半導体装置6(
図6参照)、第1の比較例に係る半導体装置101(
図7参照)、第2の比較例に係る半導体装置102(
図8参照)について、シミュレーションを行い、
ソース-ドレイン間の耐圧の値B[V]、及び、オン抵抗の値R[mΩmm
2]を算出した。また、下記数式1に基づいて、性能指標FOMを算出した。性能指標FOMは低いほど良く、理論値は0.85である。結果を表1に示す。
【0046】
【0047】
【0048】
表1に示すように、第6の実施形態に係る半導体装置6は、第1及び第2の比較例と比較して、高い耐圧と低いオン抵抗を両立できた。
【0049】
以上説明した実施形態によれば、低いオン抵抗と高い耐圧を両立できる半導体装置を実現することができる。
【0050】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。
【符号の説明】
【0051】
1、2、3、4、5、6:半導体装置
10:シリコン基板
11:シリコン層
11a:部分
12:pウェル
12a:部分
13:ドリフト層
16:ソースコンタクト層
17:ボディコンタクト層
18:ドレインコンタクト層
20:絶縁膜
21、22、23、24、25:部分
30:ゲート電極
30a:端部
30b、30c、30d:角部
31:ゲート電極
31a:端部
32:ゲート電極
32a、32b:端部
35:層間絶縁膜
36:ソースコンタクト
37:ドレインコンタクト
101、102:半導体装置
120:ゲート絶縁膜
121:STI
122:絶縁膜