特許 7115951 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-08-01

(45)【発行日】2022-08-09

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20220802BHJP

   H01L 27/04 20060101ALI20220802BHJP

   H01L 21/027 20060101ALI20220802BHJP

   H01L 21/336 20060101ALI20220802BHJP

   H01L 29/78 20060101ALI20220802BHJP

【ＦＩ】

H01L27/04 H

H01L21/30 574

H01L27/04 P

H01L29/78 301R

【請求項の数】 6

(21)【出願番号】P 2018184627

(22)【出願日】2018-09-28

(65)【公開番号】P2020053653

(43)【公開日】2020-04-02

【審査請求日】2021-08-10

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】岩崎 淳

【審査官】市川 武宜

(56)【参考文献】

【文献】特開２０１８－１５２５４５（ＪＰ，Ａ）

【文献】特開２０１７－１４３１３６（ＪＰ，Ａ）

【文献】特開２０１２－０５４３７８（ＪＰ，Ａ）

【文献】特開２０１８－０９８４７６（ＪＰ，Ａ）

【文献】特開２００５－２９４７８８（ＪＰ，Ａ）

【文献】特表２０１４－５１４７４５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／０２７

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

半導体基板上に形成された、前記半導体基板表面よりも高い位置に上面を有する素子分離絶縁膜と、
前記素子分離絶縁膜上面に形成され、平面視において半導体素子形成予定領域の外周を切れ目無く囲み、前記素子分離絶縁膜上面よりも高い位置に上面を有する外壁部と、
前記外壁部および前記外壁部の内側の前記素子分離絶縁膜上に形成された第１の絶縁膜と、
前記外壁部の内側の第１の絶縁膜上に形成された複数の半導体素子と、
前記複数の半導体素子上に形成された第２の絶縁膜と、
前記複数の半導体素子上の前記第２の絶縁膜に形成されたコンタクトホールと、
前記コンタクトホール上に形成され、前記複数の半導体素子を接続する配線金属と、
を備える半導体装置。

【請求項2】

前記外壁部が前記複数の半導体素子を構成している膜とは材質が異なる別の膜を含む請求項１に記載の半導体装置。

【請求項3】

前記外壁部の上面は、前記素子分離絶縁膜の上面よりも０．４μｍ以上高い請求項１に記載の半導体装置。

【請求項4】

前記外壁部の内側面と前記複数の半導体素子の外周との距離が０．４μｍ以上である請求項３に記載の半導体装置。

【請求項5】

半導体基板上に、前記半導体基板表面よりも高い位置に上面を有する素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の上面の半導体素子形成予定領域の外周に、前記素子分離絶縁膜の上面よりも高い位置に上面を有する外壁部を形成する工程と、
前記外壁部および前記外壁部の内側の前記素子分離絶縁膜上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に半導体薄膜を形成する工程と、
前記半導体薄膜上に有機反射防止層を塗布する工程と、
前記半導体基板を回転させ、前記外壁部の内側の領域に有機反射防止層を形成する工程と、
前記有機反射防止層上にフォトレジスト膜を形成し、露光及び現像によって前記半導体素子形成予定領域以外の領域の前記フォトレジスト膜を除去する工程と、
前記フォトレジスト膜をマスクとして前記半導体素子形成予定領域以外の領域の前記有機反射防止層をエッチングする工程と、
前記フォトレジスト膜をマスクとして、前記半導体素子形成予定領域以外の領域の前記半導体薄膜をエッチングし、前記半導体素子形成予定領域に半導体素子を形成する工程と、
を有する半導体装置の製造方法。

【請求項6】

前記外壁部は、前記半導体素子とは別の材質の膜を堆積し、エッチングすることによって形成する請求項５に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

半導体装置の製造に不可欠なフォトリソグラフィ工程では、半導体基板にフォトレジスト膜を塗布し、回路パターンが描かれたレチクルマスクを介して露光処理を行い、回路パターン形成を行う。その際、フォトレジスト膜の内部では露光時の入射光と、基板からの反射光が干渉することにより、照射光の波長に基づき定在波が形成される。

【0003】

定在波の影響は、フォトレジストの膜厚によって周期的に変動する。そのため、半導体基板上に段差があり、その段差の上部及び下部でフォトレジスト膜の膜厚が変化する場合、定在波の影響が変わり、段差の上部及び下部におけるパターンの加工寸法が変化する。また段差近傍のフォトレジスト膜の膜厚が遷移する領域においては、パターンの加工寸法のばらつきが発生する。さらに、段差が少なく平坦性が高い半導体基板上においても、フォトレジスト膜のランダムな膜厚ばらつきが存在するので、微細パターンで構成された半導体装置においては定在波の影響による加工寸法のばらつきとそれによる特性変化が無視できない。

【0004】

半導体基板に搭載するアナログＩＣのような半導体集積回路装置は、複数の同一もしくは相似形状をもつ半導体素子を組み合わせた半導体装置を用い、その複数の半導体素子の高い比精度を利用して出力特性を高精度化する事が多い。このような半導体装置において、フォトリソグラフィ工程における定在波の影響は、特に好ましくない。

【0005】

特許文献１には、このような定在波の影響に基づくパターンの回路寸法変動を最小にするために、フォトレジスト膜の膜厚を定在波の周期性に一致するように形成し、定在波の影響を抑制する技術が示されている。

【0006】

また、ＡＲＣ（Ａｎｔｉ Ｒｅｆｒａｃｔｉｖｅ Ｃｏａｔｉｎｇ）とも呼ばれる反射防止層をフォトレジスト膜の下に形成することで、露光時の反射光を低減し、定在波の影響を抑制する技術も示されている。このような反射防止層の素材としては、チタン、酸化クロム、カーボン、アモルファス－シリコン等の無機反射防止層と、吸光性物質と高分子化合物とからなるアクリル樹脂、ノボラック樹脂等の有機反射防止層が知られている。前者は膜の形成に真空蒸着装置、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置、スパッタリング装置等の設備を必要とし工程負荷が大きいのに対し、後者はフォトレジスト膜と同様にスピンコートで塗布でき、利便性が高く広く用いられている形成方法である。

【先行技術文献】

【特許文献】

【0007】

【文献】特開平１０－２５６１４９号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら、特許文献１に示されるような、フォトレジスト膜の膜厚を定在波の周期性に一致するように形成する方法は、半導体装置のレイアウトの変更や下地段差のばらつきによって膜厚がその周期性からずれやすく、パターン寸法のばらつきを低減することが難しい。

【0009】

また、有機反射防止層は、粘性が低いためにフォトリソグラフィ工程におけるスピンコート時に散逸しやすく、半導体基板上に形成された段差の上部に形成することが難しい。そのため、複数の同一もしくは相似形状をもつ半導体素子を半導体基板上の段差の上部に形成する場合、フォトレジスト膜の膜厚ばらつきの影響を受け、その半導体素子組み合わせて構成する半導体装置を高精度化することが困難である。

【0010】

本発明は、上記の点に鑑み、半導体装置を構成する複数の同一もしくは相似形状をもつ半導体素子の比精度の向上と半導体装置の特性の高精度化を実現し、半導体集積回路装置の歩留まりを向上できる半導体装置及び半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0011】

上記の課題を解決するために、本発明は以下のような半導体装置とする。

【0012】

すなわち、半導体基板上に形成された第１の上面から所定の高さの位置の第２の上面を有する第１の絶縁膜と、前記第２の上面に形成された複数の半導体素子と、前記第２の上面に形成され、平面視において前記複数の半導体素子の外周を切れ目無く囲み、前記第２の上面よりも高い位置に第３の上面を有する外壁部と、前記複数の半導体素子上に形成された第２の絶縁膜と、前記複数の半導体素子上の前記第２の絶縁膜に形成されたコンタクトホールと、前記コンタクトホール上に形成され、前記複数の半導体素子を接続する配線金属と、を備える半導体装置とする。

【0013】

また、本発明は以下のような半導体装置の製造方法とする。

【0014】

すなわち、半導体基板上に第１の上面よりも高い所定の高さの位置に第２の上面を有する第１の絶縁膜を形成する工程と、前記第２の上面の半導体素子形成予定領域の外周に、前記第２の上面よりも高い位置に第３の上面を有する外壁部を形成する工程と、前記第２の上面に半導体薄膜を形成する工程と、前記半導体薄膜上に有機反射防止層を塗布する工程と、前記半導体基板を回転させ、前記外壁部の内側の領域に有機反射防止層を形成する工程と、前記有機反射防止層上にフォトレジスト膜を形成し、露光及び現像によって前記半導体素子形成予定領域以外の領域の前記フォトレジスト膜を除去する工程と、前記フォトレジスト膜をマスクとして前記半導体素子形成予定領域以外の領域の前記有機反射防止層をエッチングする工程と、前記フォトレジストマスクをマスクとして、前記半導体素子形成予定領域以外の領域の前記半導体薄膜をエッチングし、前記半導体素子を形成する工程と、を有する半導体装置の製造方法とする。

【発明の効果】

【0015】

本発明によれば、半導体基板上の段差の上部の半導体素子形成予定領域を切れ目無く囲むように外壁部を設け、フォトリソグラフィ工程時にその外壁部の内側の領域に有機反射防止層を形成する事によって、高い形状比精度の半導体素子の加工形成が実現できる。それによって、半導体装置を構成する複数の同一もしくは相似形状をもつ半導体素子の比精度が向上し、半導体集積回路装置の歩留まりの向上が実現できる。

【図面の簡単な説明】

【0016】

【図1】本発明の第１の実施形態に係る半導体装置の模式平面図である。

【図2】第１の実施形態の半導体装置の模式断面図である。

【図3】図１、２の半導体装置を構成するブリーダー抵抗回路の回路図である。

【図4】第１の実施形態である半導体装置の製造工程を示す断面図である。

【図5】第１の実施形態である半導体装置の製造工程を示す断面図である。

【図6】第１の実施形態である半導体装置の製造工程を示す断面図である。

【図7】第１の実施形態である半導体装置の製造工程を示す断面図である。

【図8】第１の実施形態である半導体装置の製造工程を示す断面図である。

【図9】第１の実施形態である半導体装置の製造工程を示す断面図である。

【図10】第１の実施形態である半導体装置の製造工程を示す断面図である。

【図11】第２の実施形態の半導体装置の模式断面図である。

【図12】第２の実施形態である半導体装置の製造工程を示す断面図である。

【図13】第２の実施形態である半導体装置の製造工程を示す断面図である。

【図14】第２の実施形態である半導体装置の製造工程を示す断面図である。

【図15】第２の実施形態である半導体装置の製造工程を示す断面図である。

【図16】第２の実施形態である半導体装置の製造工程を示す断面図である。

【図17】第２の実施形態である半導体装置の製造工程を示す断面図である。

【図18】（ａ）は半導体基板上の段差に有機反射防止層を塗布した様子を示す断面図であり、（ｂ）は半導体基板を高速で回転させた後の有機反射防止層の様子を示す断面図である。

【発明を実施するための形態】

【0017】

本発明の実施形態を説明する前に実施形態の理解を容易にするために、発明者によって見出された、表面に高い段差を有する半導体基板上に形成される有機反射防止層の、段差の上部における散逸について説明する。

【0018】

有機反射防止層は、光に対する反射防止機能を得るために一定以上の厚さが必要であるが、一般に感光性が低いためエッチングによってパターニングする必要があり、エッチング性を考慮すると一定以下の厚さが望ましい。そこで一般に１００ｎｍ程度の厚さに設定されることが多いが、有機反射防止層の粘度がフォトレジスト膜の１／１０以下程度なので、高い段差を有する半導体基板の段差下部の被覆が可能であるものの段差上部の被覆が困難である。

【0019】

図１８（ａ）、（ｂ）は、厚さの厚い素子分離絶縁膜４７ａと厚さの薄い素子領域絶縁膜４７ｂによって、高さｙ₄の段差が形成された半導体基板４０の表面において、有機反射防止層を形成する様子を示す模式断面図である。図１８（ａ）は、高さｙ₄が０．４μｍである場合に有機反射防止層４１ａを半導体基板４０の上方から滴下し、スピンコートにおいて低速で半導体基板４０を回転させ、半導体基板４０上に広げた状態を示している。この状態においては、有機反射防止層４１ａは、段差上部及び下部の両者を被覆しているが、膜厚均一性は十分ではない。図１８（ｂ）は、図１８（ａ）の状態から有機反射防止層４１ａの膜厚均一性を向上させるために、スピンコートにおいてさらに高速に半導体基板４０を回転させた後の状態を示している。この場合、半導体基板４０上の段差下部において膜厚均一性の高い有機反射防止層４１ａの形成が可能であるが、粘度が低いために段差上部において有機反射防止層が散逸する。従って、段差下部の素子領域絶縁膜４７ｂにおける素子などのパターニング時に有機反射防止層４１ａの効果を得ることは可能であるが、段差上部の素子分離絶縁膜４７ａ上における素子などのパターニング時に有機反射防止層の効果を得ることが困難である。

【0020】

そのため、素子分離絶縁膜４７ａ上において有機反射防止層の効果を得たい場合は、段差の高さｙ₄が０．４μｍ未満となるように素子分離絶縁膜４７ａを形成し、有機反射防止層の散逸を抑制することが必要である。本発明は、このような知見を元に、半導体基板上に高い段差が形成されている場合においても段差上部の有機反射防止層の散逸を抑制し段差上部に形成する半導体素子の比精度ばらつきを低減するために考案された。

【0021】

続いて、表面に形成される段差の高さが０．４μｍ以上である半導体基板に本発明を適用し、段差下部のみならず上部においても有機反射防止層の効果を得るための実施形態について図面を適宜参照しながら説明する。なお、以下の説明で用いられる図面は、本発明の特徴を分かりやすくするために、一部省略、拡大、透視して示している場合があり、また実際の寸法比とは異なっていることがある。

【0022】

（第１実施形態）
図１は、本発明の第１の実施形態を示す半導体装置１００の模式平面図であり、一部の特徴的な部分を透視して示している。また、図２は、図１において半導体装置１００をＡ－Ａ’線に沿って切断した場合の模式断面図である。

【0023】

第１の実施形態の半導体装置１００は、図１に示すように、半導体基板１０上の膜厚が薄い素子領域絶縁膜１７ｂが形成された低い上面（第１の上面）を有する絶縁膜領域と、膜厚が厚い素子分離絶縁膜１７ａが形成された高い上面（第２の上面）を有する絶縁膜領域が設けられている。素子分離絶縁膜１７ａ上には、複数の薄膜抵抗素子１６ａ、コンタクトホール１４及び配線金属１５ａ、１５ｂ、１５ｃ、１５ｄからなるブリーダー抵抗回路１６が形成されている。また、薄膜抵抗素子１６ａの外側には、距離ｘ₁₁を介して薄膜抵抗素子１６ａを切れ目無く囲む外壁部１３が形成されている。

【0024】

図２の断面図に示すように、異なる厚さの素子領域絶縁膜１７ｂと素子分離絶縁膜１７ａによって、半導体基板１０上のそれらの絶縁膜の境界に段差が形成されている。素子領域絶縁膜１７ｂと素子分離絶縁膜１７ａ上には層間絶縁膜１７ｃが形成され、その段差は、素子領域絶縁膜１７ｂが形成されている領域の上面Ｓ₁₁と素子分離絶縁膜１７ａが形成されている領域の上面Ｓ₁₂で形成される高さｙ₁₁の段差として引き継がれる。

【0025】

薄膜抵抗素子１６ａは、層間絶縁膜１７ｃ上に形成され、多結晶シリコン膜で構成されている。また、薄膜抵抗素子１６ａは、図１に示すように幅や長さなどの平面形状を全て同一に設定されている。このようにすることで、薄膜抵抗素子１６ａ形成のためのエッチング加工時に幅や長さなどの形状ばらつきが発生したとしても、それぞれの薄膜抵抗素子１６ａがその影響を等しく受ける。そのため、薄膜抵抗素子１６ａの抵抗値は形状ばらつきによってばらつくものの、薄膜抵抗素子１６ａ同士の抵抗比率、すなわち比精度のばらつきは抑制される。薄膜抵抗素子の比精度は、薄膜抵抗素子で構成される半導体装置の特性の精度に影響する。薄膜抵抗素子の形状ばらつきに影響する別の大きなパラメータは、薄膜抵抗素子を形作るためのフォトリソグラフィ工程によるものが挙げられる。薄膜抵抗素子形成時の下地段差、すなわち図２における高さｙ₁₁の段差が大きいほどフォトリソグラフィ工程における形状ばらつきが発生しやすい。

【0026】

素子分離絶縁膜１７ａは、薄膜抵抗素子１６ａと半導体基板１０との間に構成される寄生容量を抑制するため、膜厚が厚いことが望ましい。第１の実施形態においては、素子分離絶縁膜１７ａの厚さは、０．８μｍとしており、素子分離絶縁膜１７ａと素子領域絶縁膜１７ｂとの間で形成される段差の高さｙ₁₁は、０．４μｍとなる。後に説明する外壁部１３がなければ、この高さｙ₁₁が０．４μｍ以上に高くなると、薄膜抵抗素子の形状ばらつきを低減するための有機反射防止層の素子分離絶縁膜１７ａ上における散逸が顕著となる。

【0027】

層間絶縁膜１７ｄは、素子分離絶縁膜１７ａ、素子領域絶縁膜１７ｂ及び薄膜抵抗素子１６ａ上に形成され、薄膜抵抗素子１６ａの一方の端部と他方の端部上の層間絶縁膜１７ｄにコンタクトホール１４（図１参照）が形成される。薄膜抵抗素子１６ａはコンタクトホール１４を介して配線金属１５ａ、１５ｂ、１５ｃ、１５ｄ（図１参照）によって相互に接続され、ブリーダー抵抗回路１６を構成する。層間絶縁膜１７ｃ上には、パッシベーション膜１８が形成されている。

【0028】

続いて第１の実施形態における半導体装置１００の特徴的な構成要素である外壁部１３とその役割について説明する。

【0029】

図２に示すように、ブリーダー抵抗回路１６の周囲には、多結晶シリコン膜１２ａと層間絶縁膜１７ｃとからなる外壁部１３が、薄膜抵抗素子１６ａから距離ｘ₁₁以上離間して形成されている。外壁部１３の上面Ｓ₁₃（第３の上面）は、上面Ｓ₁₂から高さｙ₁₂だけ高い位置に設定され、第１の実施形態においてその高さｙ₁₂は、０．４μｍとしている。このような外壁部１３を構成するため、素子分離絶縁膜１７ａ上に、多結晶シリコン膜１２ａが形成され、その多結晶シリコン膜１２ａと薄膜抵抗素子１６ａを絶縁分離するために多結晶シリコン膜１２ａ上に層間絶縁膜１７ｃが形成されている。層間絶縁膜１７ｃは、多結晶シリコン膜と異なる膜であり、多結晶シリコン膜からなる薄膜抵抗素子の加工形成時に多結晶シリコン膜１２ａを覆い、多結晶シリコン膜１２ａを保護する役割がある。しかしながら薄膜抵抗素子の加工形成時に保護する必要のない絶縁膜などの薄膜抵抗素子とは別の膜である場合、層間絶縁膜１７ｃは必ずしも必要とはならない。第１の実施形態においては、高さｙ₁₂を、層間絶縁膜１７ｃの下の多結晶シリコン膜１２ａの膜厚で制御されるが、高さｙ₁₂が形成できるのであればどのような構成でも構わない。

【0030】

図１、２のような構成により、外壁部１３は、薄膜抵抗素子１６ａを形成する前に設けられため、外壁部１３がない場合の図１８（ｂ）のような有機反射防止層の散逸を抑制し、外壁部１３で囲まれた領域内において、安定的な膜厚の有機反射防止層の形成に寄与する。但し、外壁部１３の内側からｘ₁₁までの距離においては、スピンコート時に遠心力によって反射防止層が厚くなる傾向にある。従って、薄膜抵抗素子１６ａは、外壁部１３の内側面から距離ｘ₁₁を隔てた内側の領域に形成する事が望ましい。ここで、距離ｘ₁₁として必要とされる長さは、外壁部１３の高さと同等の０．４μｍ以上が好適であることが実験により確認されている。そして、外壁部１３の内側に安定的な膜厚の有機反射防止層を形成し薄膜抵抗素子１６ａのパターニングを行う事は、露光時の定在波現象を抑制し、薄膜抵抗素子の微小な形状ばらつきを低減することを可能とする。

【0031】

図３は、複数の同一形状の薄膜抵抗素子を配線金属１５ａ、１５ｂ、１５ｃ、１５ｄで接続したブリーダー抵抗回路１６（図１参照）の一例の回路図である。図３のブリーダー抵抗回路端子において端子Ａと端子Ｃの間に電圧が印加されると、複数の薄膜抵抗素子からなる抵抗Ｒ１の組み合わせによる抵抗値の比率によって、印加電圧値の１／３の分圧電圧値が端子Ｂより出力される。この分圧電圧値の精度は、抵抗Ｒ１の抵抗値の比精度に依存し、薄膜抵抗素子の形状比精度に影響される。図１の第１の実施形態の薄膜抵抗素子１６ａは、外壁部１３で有機反射防止膜の散逸が抑制され、高い形状比精度を備える。そのため、第１の実施形態の薄膜抵抗素子１６ａを有するブリーダー抵抗回路１６の分圧電圧値の精度が向上し、ブリーダー抵抗回路１６を有する半導体集積回路装置の歩留まり向上が実現できる。

【0032】

続いて、図４から図１０に基づいて、第１の実施形態に係る半導体装置の製造方法について、特徴的な工程を中心に説明する。

【0033】

まず、図４に示すように、半導体基板１０の表面にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いて、膜厚の厚い素子分離絶縁膜１７ａと膜厚の薄い素子領域絶縁膜１７ｂを形成する。後に素子分離絶縁膜１７ａ上に薄膜抵抗素子が形成されるが、この厚い素子分離絶縁膜１７ａが、薄膜抵抗素子と半導体基板１０との間の寄生容量を抑制する。一方、素子領域絶縁膜１７ｂが形成されている領域には後にトランジスタなどの素子が形成される。素子分離絶縁膜１７ａと素子領域絶縁膜１７ｂの境界には、それらの膜厚差に応じた高さの段差が形成される。ここでは、素子分離絶縁膜１７ａの膜厚を０．８μｍとし、素子領域絶縁膜１７ｂの厚さを０．１μｍ以下の十分薄い膜厚に設定することで、約０．４μｍの高さｙ₁₁の段差が得られる
次に、図５に示すように、多結晶シリコン膜１２ａを０．４μｍの厚さで半導体基板１０上に全面に堆積した後、外壁部１３形成予定領域以外の多結晶シリコン膜１２ａを除去する。この多結晶シリコン膜１２ａは、ＭＯＳトランジスタのゲート電極などと併用してもよく、外壁部１３を形成できるものであれば他の材質の膜でも構わない。この多結晶シリコン膜１２ａの厚さが後に形成される外壁部の高さｙ₁₂と同じとなるが、この高さは高さｙ₁₁と同じもしくはそれよりも高い事が望ましく、ここでは０．４μｍとしている。次に、半導体基板１０上全面に層間絶縁膜１７ｃを堆積する。このように構成する事で、薄膜抵抗素子を形成する前の状態の図５において、上面Ｓ₁₁を有する段差下部と、そこから高さｙ₁₁の位置の上面Ｓ₁₂を有する段差上部と、上面Ｓ₁₂から高さｙ₁₂の位置に上面Ｓ₁₃を有する外壁部１３とが形成される。

【0034】

次に、図６に示すように、半導体基板１０上に薄膜抵抗素子を構成する膜となる半導体薄膜を堆積する。例えば、半導体薄膜として多結晶シリコン膜１２ｂを選ぶ。このとき、多結晶シリコン膜１２ｂの膜厚をどのように設定して堆積しても、外壁部１３近傍の多結晶シリコン膜１２ｂは、高さｙ₁₂の段差が形成される。

【0035】

次に、図７に示すように、薄膜抵抗素子の形成において定在波現象を抑制するための有機反射防止層１１ａを半導体基板１０上全面に塗布し、スピンコート法によって半導体基板１０を回転させ、有機反射防止層１１ａの膜厚均一性を安定化させる。このとき、有機反射防止層１１ａは、素子領域絶縁膜１７ｂが形成されている段差下部とともに、外壁部１３に囲まれた素子分離絶縁膜１７ａの段差上部にも散逸せずに形成される。外壁部１３の内側近傍や素子分離絶縁膜１７ａと素子領域絶縁膜１７ｂとの境界においては、スピンコート時の遠心力により有機反射防止層１１ａの膜厚は、やや厚くなる。

【0036】

次に、図８に示すように、フォトレジスト膜１１ｂを半導体基板１０上全面に塗布し、露光及び現像などのフォトリソグラフィ技術により、薄膜抵抗素子形成予定領域以外の領域のフォトレジスト膜１１ｂを除去する。露光時には、フォトレジスト膜１１ｂの下に有機反射防止層１１ａが形成されているので、定在波現象が抑制され、形状精度の高い露光パターンを得ることができる。但し、薄膜抵抗素子形成予定領域は、有機反射防止層１１ａの膜厚がやや厚くなっている外壁部１３の内側から距離ｘ₁₁の間の距離以上に離間させて形成する。この場合、距離ｘ₁₁は０．４μｍとする。これは、有機反射防止層１１ａの厚さの違いによって定在波現象の影響が変わり、パターン寸法ばらつきが発生することを抑制するためである。

【0037】

次に、図９に示すように、フォトレジスト膜１１ｂをマスクとして、薄膜抵抗素子形成予定領域以外の有機反射防止層１１ａをエッチング技術により除去する。

【0038】

次に、図１０に示すように、フォトレジスト膜１１ｂをマスクとして、薄膜抵抗素子形成予定領域以外の多結晶シリコン膜をエッチング技術により除去し、薄膜抵抗素子１６ａを形成する。

【0039】

以降、図示しないが、フォトレジスト膜１１ｂ及び有機反射防止層１１ａの除去、層間絶縁膜１７ｄの堆積とコンタクトホール１４の形成、金属膜の堆積及び配線金属１５ａ、１５ｂ、１５ｃ、１５ｄの加工形成、パッシベーション膜１８の堆積とパッシベーション開口部の形成等の工程を経て、図１や図２に示す半導体装置１００を完成させる。

【0040】

第１の実施形態の半導体装置の製造方法においては、半導体基板上の段差上部に半導体素子を形成する前に、外壁部を設ける工程を付加することにより、それに続く半導体素子形成の工程における有機反射防止膜の散逸を抑制し、定在波現象の影響を抑制することができる。そのため、高い形状比精度の半導体素子の形成が実現でき、半導体集積回路装置の歩留まりの向上が実現できる。

【0041】

（第２実施形態）
図１１は、本発明の第２の実施形態を示す半導体装置２００の模式断面図であり、第１の実施形態における図２に相当するものである。第２の実施形態を示す半導体装置２００の模式平面図については、図１と実質的に同様なので図示を省略している。第１の実施形態に対する第２の実施形態の特徴は、第１実施形態において追加形成する外壁部を、素子分離絶縁膜を加工して形成したことにある。このような構造は、素子分離絶縁膜が厚く、素子分離絶縁膜と素子領域絶縁膜との間に形成される段差がさらに高い０．８μｍ以上の場合に効果的である。

【0042】

第２の実施形態の半導体装置２００は、半導体基板２０上の素子領域絶縁膜２７ｂが形成された低い上面（第１の上面）の絶縁膜領域と、素子分離絶縁膜２７ａが形成された高い上面の絶縁膜領域を有し、素子分離絶縁膜２７ａ上に、複数の薄膜抵抗素子２６ａ、コンタクトホール（不図示）及び配線金属（不図示）からなるブリーダー抵抗回路２６が形成されていることは第１の実施形態と同様である。第２の実施形態においては、ブリーダー抵抗回路２６の外側の、距離ｘ₂₁を介して薄膜抵抗素子２６ａを切れ目無く囲む外壁部２３は、素子分離絶縁膜２７ａを加工し、その一部を利用して形成している。

【0043】

ブリーダー抵抗回路２６は、素子分離絶縁膜２７ａの上面Ｓ₂₃ではなく、素子分離絶縁膜２７ａをエッチング加工して形成された凹部２９の内側の上面Ｓ₂₂（第２の上面）に、外壁部２３の内側面から距離ｘ₂₁以上離間して形成されている。素子分離絶縁膜２７ａの上面Ｓ₂₃は、外壁部２３の上面（第３の上面）をなし、素子領域絶縁膜２７ｂの上面Ｓ₂₁や、素子分離絶縁膜２７ａの凹部２９の内の上面Ｓ₂₂よりも高い位置となっている。上面Ｓ₂₁と上面Ｓ₂₃との間の高さｙ₂₁は０．８μｍであり、第１の実施形態における高さｙ₁₁より高い。

【0044】

素子領域絶縁膜２７ｂから０．８μｍ以上の高い段差を有する素子分離絶縁膜２７ａ上に、第１の実施形態のような外壁部を追加形成すると表面段差がさらに高くなり、有機反射防止層やフォトレジスト膜の被覆にばらつきが発生しやすくなる。そのため、第２の実施形態においては、素子分離絶縁膜２７ａに凹部２９を形成し、段差の増大の抑制と外壁部の形成を両立させている。一方、Ｓ₂₂とＳ₂₃との間の外壁部２３の高さｙ₂₂は０．４μｍとし、第１の実施形態におけるｙ₁₂である０．４μｍと同等に調整している。また、ｘ₂₁も第１の実施形態と同様に０．４μｍとしている。

【0045】

図１１のような構成とすることにより、外壁部２３は、薄膜抵抗素子２６ａを形成する前に設けられているため、有機反射防止層の散逸を抑制し、外壁部２３の内側における安定的な膜厚の有機反射防止層の形成に寄与する。そして、外壁部２３の内側に安定的な膜厚の有機反射防止層を形成し薄膜抵抗素子２６ａのパターニングを行う事は、露光時の定在波現象を抑制し、薄膜抵抗素子の微小な形状ばらつきを低減することを可能とする。

【0046】

続いて、図１２から図１７に基づいて、第２の実施形態に係る半導体装置の製造方法について、第１の実施形態に対し特徴的な工程を中心に説明する。

【0047】

まず、図１２に示すように、半導体基板２０の表面にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いて、上面Ｓ₂₃を有する膜厚の厚い素子分離絶縁膜２７ａと上面Ｓ₂₁を有する膜厚の薄い素子領域絶縁膜２７ｂを形成する。素子分離絶縁膜２７ａと素子領域絶縁膜２７ｂとの境界における高さｙ₂₁は、第１実施形態における高さｙ₁₁より高くなった場合で、０．８μｍ以上を想定している。

【0048】

次に、図１３に示すように、フォトレジスト膜２１ａを半導体基板２０上全面に塗布した後に、薄膜抵抗素子形成予定領域のフォトレジスト膜をフォトリソグラフィ技術により開口する。さらに、ドライエッチングもしくはウェットエッチングなどの方法によりそのフォトレジスト開口部に露出した素子分離絶縁膜２７ａを上面Ｓ₂₃からエッチングし、内部に上面Ｓ₂₂を有する凹部２９を形成する。このときに素子分離絶縁膜２７ａにおける凹部２９の外側のエッチングされない部分が、薄膜抵抗素子形成予定領域を囲む外壁部２３となり、そのエッチング深さが、外壁部２３の高さｙ₂₂となる。ここでは、高さｙ₂₂は、第１の実施形態における外壁部の高さｙ₁₂と同様に０．４μｍとしている。

【0049】

外壁部２３を形成した後は、第１の実施形態と同様に、多結晶シリコン膜２２ｂの堆積（図１４）、有機反射防止層２１ｂの形成（図１５）、フォトレジスト膜２１ｃの形成（図１６）、有機反射防止層２１ｂのエッチング（不図示）、薄膜抵抗素子２６ａの形成（図１７）を経て、図１１に示す半導体装置２００を完成させる。

【0050】

第２の実施形態の半導体装置の製造方法においては、半導体基板上の段差上部に半導体素子を形成する前に、素子分離絶縁膜を加工して外壁部を設けることにより、それに続く半導体素子形成の工程における有機反射防止膜の散逸を抑制し、定在波の影響を抑制することができる。この方法は、素子分離絶縁膜形成で発生する段差を増大させずに外壁部を形成することができるので、フォトレジスト膜や有機反射防止膜の被覆性を損なわない。従って、素子領域絶縁膜と素子分離絶縁膜との間の段差の高さが０．８μｍを越えるような半導体装置に対して効果的である。そして、高い形状比精度の半導体素子の形成が実現でき、半導体集積回路装置の歩留まりの向上が実現できる。

【0051】

また、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更や組み合わせが可能であることは言うまでもない。

【0052】

例えば、図１における複数の薄膜抵抗素子１６ａは、多結晶シリコン膜からなるとしていたが金属薄膜でもよく、また形状は全て同一としていたが、大きさの異なる相似形状の薄膜抵抗素子が組み合わされていても構わない。そのため、図３で説明した同一形状の薄膜抵抗素子に限らず、相似形状の薄膜抵抗素子の形状比率を利用して分圧電圧を出力するブリーダー抵抗回路においても、本発明は高い効果を発揮出来る。

【0053】

また、これまでの実施形態においては、高い形状比精度が求められる複数の半導体素子を、薄膜抵抗素子として説明したがこれに限られるものではない。例えば、素子分離絶縁膜上に形成される容量素子や薄膜トランジスタを、半導体素子として複数構成する半導体装置であっても構わない。すなわち、本発明は、複数の同一もしくは相似形状をもつ半導体素子の比精度の向上が求められる半導体装置に適用でき、その半導体装置を備えた半導体集積回路装置の歩留まりを向上させることができる。

【符号の説明】

【0054】

１０、２０、４０ 半導体基板
１１ａ、２１ｂ、４１ａ 有機反射防止層
１１ｂ、２１ａ、２１ｃ フォトレジスト膜
１２ａ、１２ｂ、２２ｂ 多結晶シリコン膜
１３、２３ 外壁部
１４ コンタクトホール
１５ａ、１５ｂ、１５ｃ、１５ｄ 配線金属
１６、２６ ブリーダー抵抗回路
１６ａ、２６ａ 薄膜抵抗素子
１７ａ、２７ａ、４７ａ 素子分離絶縁膜
１７ｂ、２７ｂ、４７ｂ 素子領域絶縁膜
１７ｃ、１７ｄ 層間絶縁膜
１８ パッシベーション膜
２９ 凹部
Ｓ₁₁、Ｓ₁₂、Ｓ₁₃、Ｓ₂₁、Ｓ₂₂、Ｓ₂₃ 上面

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】