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特許7116785抵抗ランダムアクセスメモリセルのアレイに書き込み及び読み出しするための回路
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-08-02
(45)【発行日】2022-08-10
(54)【発明の名称】抵抗ランダムアクセスメモリセルのアレイに書き込み及び読み出しするための回路
(51)【国際特許分類】
   H01L 21/8239 20060101AFI20220803BHJP
   H01L 27/105 20060101ALI20220803BHJP
   G11C 13/00 20060101ALI20220803BHJP
   H01L 45/00 20060101ALI20220803BHJP
   H01L 49/00 20060101ALI20220803BHJP
【FI】
H01L27/105 448
G11C13/00 230
G11C13/00 270H
G11C13/00 270J
H01L45/00 Z
H01L49/00 Z
【請求項の数】 1
(21)【出願番号】P 2020514596
(86)(22)【出願日】2018-07-16
(65)【公表番号】
(43)【公表日】2020-11-19
(86)【国際出願番号】 US2018042342
(87)【国際公開番号】W WO2019050625
(87)【国際公開日】2019-03-14
【審査請求日】2021-03-18
(31)【優先権主張番号】15/701,071
(32)【優先日】2017-09-11
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】500147506
【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド
【氏名又は名称原語表記】SILICON STORAGE TECHNOLOGY, INC.
(74)【代理人】
【識別番号】110000626
【氏名又は名称】弁理士法人英知国際特許商標事務所
(72)【発明者】
【氏名】トラン、ヒュー バン
(72)【発明者】
【氏名】リ、アン
(72)【発明者】
【氏名】ブー、サン
(72)【発明者】
【氏名】ホン、スタンレー
(72)【発明者】
【氏名】ゾウ、フェン
(72)【発明者】
【氏名】リウ、シアン
(72)【発明者】
【氏名】ドー、ナン
【審査官】小山 満
(56)【参考文献】
【文献】特開2017-147016(JP,A)
【文献】特開2014-093530(JP,A)
【文献】米国特許出願公開第2013/0121056(US,A1)
【文献】米国特許第06272054(US,B1)
【文献】米国特許出願公開第2013/0119340(US,A1)
【文献】米国特許出願公開第2007/0268742(US,A1)
【文献】特開2008-016098(JP,A)
【文献】米国特許出願公開第2014/0133211(US,A1)
【文献】特開2011-198430(JP,A)
【文献】米国特許出願公開第2010/0073034(US,A1)
【文献】特開平09-185893(JP,A)
【文献】米国特許出願公開第2014/0211538(US,A1)
【文献】米国特許出願公開第2017/0236581(US,A1)
【文献】米国特許出願公開第2014/0126265(US,A1)
【文献】国際公開第2013/071129(WO,A1)
【文献】米国特許出願公開第2008/0007993(US,A1)
【文献】米国特許出願公開第2011/0235401(US,A1)
【文献】米国特許第05721705(US,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/8239
G11C 13/00
H01L 45/00
H01L 49/00
(57)【特許請求の範囲】
【請求項1】
不揮発性メモリシステムであって、
行及び列に編成された抵抗ランダムアクセスメモリ(RRAM)セルのアレイであって、各セルは、上部電極と、下部電極と、前記上部電極と前記下部電極との間のスイッチング層と、を含む、アレイと、
複数のビット線であって、それぞれのビット線はRRAMセルの列に結合されている、複数のビット線と、
複数のワード線であって、それぞれのワード線はRRAMセルの行に結合されている、複数のワード線と、
複数のソース線であって、それぞれのソース線はRRAMセルの2つの隣接する行に結合されている、複数のソース線と、
時間ベースの電流モニタであって、選択されたセル上での形成動作中に、前記選択されたセルに結合されたビット線に印加された前記電流を監視し、漏れ電流を相殺する電流を供給するための時間ベースの電流モニタと、を備える、不揮発性メモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
抵抗ランダムアクセスメモリセルに書き込み及び読み出しするための回路の多数の実施形態が開示される。抵抗アクセスメモリセルのアレイの様々なアーキテクチャ及びレイアウトも開示される。
【背景技術】
【0002】
抵抗ランダムアクセスメモリ(resistive random access memory、RRAM)は、不揮発性メモリの一種である。一般に、RRAMメモリセルは、2つの導電性電極の間に挟まれた抵抗性誘電材料層をそれぞれ含む。誘電材料は、通常絶縁性である。しかしながら、誘電体層の両端に適切な電圧を印加することにより、誘電材料層を貫通する導電路(典型的にフィラメントと呼ばれる)を形成することができる。ひとたびフィラメントが形成されると、誘電体層の両端に適切な電圧を印加することにより、フィラメントを「リセット」(すなわち、破壊又は断線され、RRAMセルの両端間が高抵抗状態になる)及びセット(すなわち、再形成され、RRAMセルの両端間が低抵抗状態になる)することができる。低抵抗状態及び高抵抗状態を利用して、抵抗状態に応じて「1」又は「0」のデジタル信号を表示することができ、それにより、情報ビットを記憶することができる再プログラム可能な不揮発性メモリセルを提供する。
【0003】
図1は、RRAMメモリセル1の従来の構成を示す。メモリセル1は、上部電極3及び下部電極4をそれぞれ形成する2つの導電材料層の間に挟まれた抵抗性誘電材料層2を含む。
【0004】
図2A図2Dは、誘電材料層2の切り替え機構を示す。具体的には、図2Aは、製作後の初期状態における抵抗性誘電材料層2を示し、層2は、比較的高い抵抗を呈する。図2Bは、層2の両端に適切な電圧を印加することによる、層2を貫通する導電性フィラメント7の形成を示す。フィラメント7は、層2を貫通する導電路であり、これにより、層2は、両端間で比較的低い電圧を呈する(フィラメント7の比較的高い導電度のため)。図2Cは、層2の両端に「リセット」電圧を印加することにより引き起こされる、フィラメント7の断線8の形成を示す。断線8の区域は、比較的高い抵抗を有し、そのため、層2は、両端間で比較的高い電圧を呈する。図2Dは、層2の両端に「セット」電圧を印加することにより引き起こされる、断線8の区域におけるフィラメント7の復元を示す。フィラメント7の復元は、層2が両端間で比較的低い抵抗を呈することを意味する。図2B及び2Dの「形成」状態又は「セット」状態における層2の比較的低い抵抗は、それぞれデジタル信号状態(例えば、「1」)を表すことができ、図2Cの「リセット」状態における層2の比較的高い抵抗は、異なるデジタル信号状態(例えば、「0」)を表すことができる。RRAMセル1は、繰り返し「リセット」及び「セット」することができ、そのため、RRAMセル1は、理想的な再プログラム可能な不揮発性メモリセルを形成する。
【0005】
このタイプのRRAMメモリセルの1つの欠点は、フィラメントを形成するために必要とされる電圧及び電流が、比較的高い(並びに、メモリセルをセット及びリセットするために必要とされる電圧よりも著しく高いことがある)ことである。
【0006】
この問題を解決するために、出願者らは以前に、参照により本明細書に組み込まれる米国特許出願公開第2016/0181517号として公開された米国特許出願公開第14/582,089号を出願した。この出願は、セルのフィラメントを形成するためにより低い電圧及び電流を必要とする改善されたRRAMメモリセルを提示した。具体的には、この出願は、セルの導電性フィラメントを形成するために必要な電圧を低減する様式で構成された電極及び抵抗性誘電体層を有する、幾何学的に改良されたRRAMセルを開示した。出願者は、電極間のある点において抵抗性誘電体層内に鋭角部を設けることにより、フィラメントを効果的に形成するために必要な電圧及び電流を著しく低減することを発見した。この設計は、図3図6を参照して以下に説明される。
【0007】
図3は、それぞれ直角に接する細長い第1の部分12a及び第2の部分12bを有する抵抗性誘電体層12を含むRRAMメモリセル10の一般構造を例示する。具体的には、2つの部分12a及び12bが鋭角部12cで接するように、第1の部分12aは、細長く、水平に延在し、第2の部分12bは、細長く、垂直に延在する(すなわち、抵抗性誘電体層12は、「L」字形状を有する)。第1の電極14を、水平層部分12aの上、かつ垂直層部分12bの左に配設する。第2の電極16を、水平層部分12aの下、かつ垂直層部分12bの右に配設する。したがって、第1の層部分12a及び第2の層部分12bの各々は、電極14と電極16との間に配設され、電極14及び電極16と電気的に接触している。電極14及び電極16は、W、Al、Cu、Ti、Pt、TaN、TiNなどの適切な導電材料から形成することができ、抵抗性誘電体層12は、HfOx、TaOx、TiOx、WOx、VOx、CuOxなどの遷移金属酸化物、又はそうした材料などの複数の層から作製される)。あるいは、抵抗性誘電体層12は、1つ又は複数の遷移金属酸化物の副層を含む別々の副層の複合体であってもよい(例えば、層12は、TaOx層とHfOx層との間にHf層が配設された、複数の層であってもよい)。鋭角部12cで層12を貫通するフィラメントの形成は、鋭角部12cにおける高い電場のため、誘電体層12が平面状である場合よりも低い電圧で発生し得ることが発見されている。
【0008】
図4A図4Cは、本発明のRRAMメモリセル10及び関連回路を形成する際の工程を示す。プロセスは、選択したトランジスタを基板18上に形成することから始まる。トランジスタは、基板18内に形成されたソース領域20/ドレイン領域22、及びそれらの間のチャネル領域上に配設され、チャネル領域から絶縁されているゲート24を含む。図4Aに例示するように、ドレイン22上に導電ブロック26及び28、並びに導電プラグ30を形成する。
【0009】
導電材料32の層をプラグ30の上に形成する(例えば、当技術分野でよく知られているフォトリソグラフィ技法を使用して)。次いで、導電材料34のブロックを、導電材料32の層のごく一部分の上に形成する。層32とブロック34が接する角部は、プラズマ処理により磨かれてもよい。次いで、遷移金属酸化物層36を、層32上に、及びブロック34の垂直部分上に堆積する。これに続いて、導電材料の堆積及びCMPエッチバックを行って、導電材料38のブロックを層36上に形成する。結果得られた構造を図4Bに示す。
【0010】
導電プラグ40を導電ブロック38上に形成する。導電線(例えば、ビット線)42をプラグ40上に形成し、プラグ40に接続する。この結果得られた構造体を図4Cに示す。層32及びブロック34は、RRAMセル10の下部電極16を形成し、層36は、RRAMセル10の抵抗性誘電体層12を形成し、ブロック38は、RRAMセル10の上部電極14を形成する。図4Cは、RRAMメモリセルの概略図を更に含み、RRAMセルは、その選択トランジスタを有するRRAMセル10に対応し、BLは電極42であり、WLは電極24であり、SLは電極20である。
【0011】
図5A図5Cは、本発明のRRAMメモリセル10及び関連回路の代替的な実施形態を形成する際の工程を示す。プロセスは、選択したトランジスタを基板18上に上述のように形成することから始まる(基板18内に形成されるソース領域20/ドレイン領域22、及びそれらの間のチャネル領域上に配設され、チャネル領域から絶縁されているゲート24)。図5Aに例示するように、ドレイン22上に導電ブロック44を形成する。
【0012】
導電材料46の層をブロック44上に形成する。遷移金属酸化物層48を、ブロック46上に、ブロック46の垂直側面のうちの1つに沿って、ブロック46から離れる方向に堆積する。これに続いて、導電材料50の層を堆積及びCMPエッチバックにより形成する。結果得られた構造を図5Bに示す。それゆえに、層48/層50の交点である別の鋭角端部に対向する材料46の鋭角端部46aが存在する。これは、頂角部46aの局所場を高め、それにより必要な形成電圧を低減させる。
【0013】
導電プラグ52を導電層50上に形成する。導電線(例えば、ビット線)54をプラグ52上に形成し、プラグ52に接続する。この結果得られた構造体を図5Cに示す。層46は、RRAMセル10の下部電極16を形成し、層48は、RRAMセル10の抵抗性誘電体層12を形成し、層50は、RRAMセル10の上部電極14を形成する。
【0014】
非限定的な例として、初期状態におけるRRAMセル10を図6Aに示す。電極14及び電極16は、CUで形成され、抵抗性誘電体層12は、HfOxで形成される。図6Bに示すように鋭角部12cを貫通する導電性フィラメント56を形成するために、約3~6Vの電位差を電極14と電極16との間に印加する。図6Cに示すようにフィラメント56の断線58を形成することによりRRAMセル10をリセットするために、約1~4Vの電位差を電極14と電極16との間に印加する。図6Dに示すようにフィラメント56の断線58を取り除くことによりRRAMセル10をセットするために、約1~4Vの電位差を電極16と電極14との間に印加する(すなわち、形成電圧及びリセット電圧に対して逆極性)。
【0015】
RRAMセル技術は先行技術で知られているが、必要とされるものは、改善されたアレイアーキテクチャ及びレイアウトである。更に必要とされるものは、RRAMメモリセル1及び10などのRRAMセルに対する読み出し及び書き込み動作を実行するための改善された回路である。
【発明の概要】
【0016】
本明細書に開示される発明は、抵抗ランダムアクセスメモリセルにおいて書き込み動作及び読み出し動作を実行するための回路の多数の実施形態を含む。本発明は、抵抗ランダムアクセスメモリセルのアレイのための改善されたアーキテクチャ及びレイアウトを更に含む。
【0017】
【0018】
【0019】
【0020】
【0021】
【0022】
【0023】
【0024】
【0025】
【0026】
【0027】
【0028】
【0029】
【0030】
【0031】
【0032】
【0033】
【0034】
【0035】
【0036】
【0037】
【0038】
【0039】
【0040】
【0041】
【0042】
【0043】
【0044】
【0045】
【0046】
【0047】
【0048】
【0049】
【0050】
【0051】
【0052】
【0053】
【0054】
【0055】
【0056】
【0057】
【0058】
【0059】
【図面の簡単な説明】
【0060】
図1】従来の抵抗ランダムアクセスメモリ(RRAM)セルの横断面図である。
図2A】製作後の初期状態における従来のRRAMセルの抵抗性誘電体層の横断面図である。
図2B】形成された状態における従来のRRAMセルの抵抗性誘電体層の横断面図である。
図2C】リセット状態における従来のRRAMセルの抵抗性誘電体層の横断面図である。
図2D】セット状態における従来のRRAMセルの抵抗性誘電体層の横断面図である。
図3】出願人によって発明され、以前の特許出願に記載されたRRAMセルの側断面図である。
図4A図3のRRAMセルの形成におけるステップを示す横断面図である。
図4B図3のRRAMセルの形成におけるステップを示す横断面図である。
図4C図3のRRAMセルの形成におけるステップを示す横断面図である。
図5A図3のRRAMセルの代替的な実施形態の形成におけるステップを示す横断面図である。
図5B図3のRRAMセルの代替的な実施形態の形成におけるステップを示す横断面図である。
図5C図3のRRAMセルの代替的な実施形態の形成におけるステップを示す横断面図である。
図6A】初期状態における図3のRRAMセルの側断面図である。
図6B】形成された状態における図3のRRAMセルの側断面図である。
図6C】リセット状態における図3のRRAMセルの側断面図である。
図6D】セット状態における図3のRRAMセルの側断面図である。
図7A】RRAMセルを示す。
図7B】選択トランジスタを有するRRAMセルを示す。
図8】RRAMセルのアレイと、読み出し及び書き込み動作を実行するための回路とを備える例示的なダイを示す。
図9】RRAMセルのアレイの先行技術アーキテクチャを示す。
図10】RRAMセルのアレイの一実施形態を示す。
図11】RRAMセルのアレイの別の実施形態を示す。
図12】RRAMセルのアレイの別の実施形態を示す。
図13】RRAMセルのアレイの別の実施形態を示す。
図14】RRAMセルのアレイの別の実施形態を示す。
図15】RRAMセルのアレイの別の実施形態を示す。
図16】RRAMセルのアレイの別の実施形態を示す。
図17】RRAMセルのアレイの別の実施形態を示す。
図18】RRAMセルのアレイの別の実施形態を示す。
図19】検証中形成(form-while-verify)回路の一実施形態を示す。
図20】検証中形成(form-while-verify)回路の別の実施形態を示す。
図21】検証中セット(set-while-verify)回路の一実施形態を示す。
図22】検証中セット(set-while-verify)回路の別の実施形態を示す。
図23】検証中リセット(reset-while-verify)回路の一実施形態を示す。
図24】検証中リセット(reset-while-verify)回路の別の実施形態を示す。
図25】RRAMセルのアレイについての感知アーキテクチャを示す。
図26】RRAMセルのアレイについての別の感知アーキテクチャを示す。
図27】選択されたRRAMセルと共に使用するための感知増幅器の一実施形態を示す。
図28】選択されたRRAMセルと共に使用するための感知増幅器の別の実施形態を示す。
図29】選択されたRRAMセルと共に使用するための電流モニタの一実施形態を示す。
図30】選択されたRRAMセルと共に使用するための電流発生器の一実施形態を示す。
図31】書き込み検証ハイブリッドアルゴリズムを示す。
図32図31の書き込み検証ハイブリッドアルゴリズムについての例示的な波形を示す。
図33】並行書き込みの方法を示す。
図34】並行形成の方法を示す。
図35】RRAMセルのアレイの一実施形態の平面図のレイアウトを示す。
図36】RRAMセルのアレイの別の実施形態の平面図のレイアウトを示す。
図37】RRAMセルのアレイの別の実施形態の平面図のレイアウトを示す。
【発明を実施するための形態】
【0061】
図7Aは、RRAMセル700の一実施形態を示す。RRAMセル700は、上部電極710、下部電極740、リザーバ層720、及びスイッチング層730を含む。一実施形態では、上部電極710及び下部電極740はTiNで構築され、リザーバ層720はTiで構築され、スイッチング層730はHfOxで構築される。代替的に、上部電極710及び下部電極740は、Pt、W、Ta、Al、Ru、又はIrで構築することもできる。スイッチング層730は、TaOx、AlOx、又はWoxなどで構築されてもよい。スイッチング層730はまた、任意の単層酸化物から、又はTiなどの脱酸素剤金属で構築されてもよく、あるいは、HfO2/Al2O3、HfO2/Hf/TaOx、又はHfO2/Ti/TiOxなどの異なる酸化物及び金属を櫛通りする複数の層で構築されてもよい。
【0062】
図7Bに示すように、RRAMセル700は、(セル選択目的のために)セレクタ750に接続され、RRAMメモリセル(ビットセル)を生成する。この図面では、セレクタ750は、トランジスタであって、そのドレインは、RRAMセル700の下部電極740に接続し、そのゲートは、RRAMセル700が位置するアレイのワード線に接続し、そのソースは、このアレイのソース線に接続されている。RRAMセル700の上部電極710は、アレイのビット線に接続する。セレクタの代替的な実施形態は、双方向ダイオード又はスイッチを含むことができる。
【0063】
前述のように、RRAMセルでのセット動作は、セルに「1」を書き込むために実行することができ、リセット動作は、セルに「0」を書き込むために実行することができる。
【0064】
表1を参照すると、以下の例示的な電圧及び電流をメモリセル700に印加して、形成、セット、及びリセット動作を実行することができる。
【表1】
【0065】
RRAMのアレイが生成される場合、ビット線、ワード線、及びソース線は、形成、セット、又はリセット動作についてのセルを選択するために、及び/又は、形成、セット、又はリセット動作についてのセルを選択しないために、利用することができる。ワード線、ソース線、及びビット線は、形成/セット/リセット/読み出し動作についてのRRAMメモリセルを選択するために使用される。選択されたワード線は、RRAMセルの下部電極を形成/読み出し/セットで接地に結合し、リセットでリセット電圧に結合するために使用される。選択されたビット線は、形成/セット/読み出し動作で形成/セットバイアスを提供し、リセットで接地レベルを提供するために使用される。選択されたソース線は、形成/セット/読み出し動作で接地レベルを提供し、リセット動作でリセットバイアスを提供するために使用される。選択されない端子(SL/BL/WL)については、ディスターブ(望ましくないセル挙動)を防止するために適切な禁止バイアスが使用される。これらの線に印加することができる電圧及び電流の実施例を表2及び3に示す。
【表2】
【表3】
【0066】
表2及び3のアレイ動作1及びアレイ動作2では、読み出し2は、読み出し1の逆読み出しであり、読み出し動作中にBL端子とSL端子とが交換されることを意味する。アレイ動作1では、高電圧が、形成及びセット動作のためにビット線に印加され、リセット動作のためにソース線に印加される。アレイ動作2では、高電圧が、形成及びセット動作のためにソース線に印加され、リセット動作のためにビット線に印加される。表1及び2において、「形成-V」は、電流コンプライアンスを有する(固定の、傾斜した、又は段階的漸増/漸減で)電圧バイアスで形成することを意味する。「形成-I」は、電圧コンプライアンスを有する(固定の、傾斜した、又は段階的漸増/漸減で)電流バイアスで形成することを意味する。形成-V又は形成-Iでは、選択されていないワード線は、選択されていない選択トランジスタの破壊を増大させるバイアスレベルでバイアスが加えられる。
【0067】
図8は、本明細書に記載される本発明の実施形態を利用することができるRRAMシステムの一実施形態を示す。ダイ800は、データを記憶するためのメモリアレイ801、802、803、及び804であって、各メモリアレイは、図1図7を参照して上記で説明したタイプのメモリセル又は他の既知のタイプのRRAMセルのうちの1つを、任意選択で、利用する、メモリアレイ801、802、803、及び804と、メモリアレイ801及び802又は803及び804内の行にそれぞれアクセスして読み出し又は書き込みを行うために使用される(すなわち、形成、セット、又はリセットの動作につき選択された)行デコーダ回路805及び806と、メモリアレイ801、802、803及び804内の列にそれぞれアクセスして読み出し又は書き込みを行うために使用される、列デコーダ回路806、807、808及び809と、メモリアレイ801及び803からデータを読み出すか又はそれらにデータを書き込むために使用される感知及び書き込み回路810、並びにメモリアレイ802及び804からデータを読み出すか又はそれらにデータを書き込むために使用される感知及び書き込み回路811と、読み出し及び書き込み制御ロジック812と、読み出し及び書き込みアナログ回路813と、冗長性などの様々な制御機能を提供するためのロジック814と、内蔵の自己検査を含む検査を実行するための検査回路815と、ダイ800を含有するチップ内の他のノードに接続するためのインターフェースピン816と、を備える。
【0068】
ここで、図8のメモリアレイ801、802、803、及び804に使用することができる異なるアレイアーキテクチャについて、図9図18を参照して説明する。これらのアレイ内のRRAMメモリセルは、図1図7のセルアーキテクチャ、又は他の既知のRRAMセルアーキテクチャのいずれにも従うことができる。
【0069】
図9は、RRAMメモリアレイ900の先行技術アーキテクチャを示す。RRAMメモリセルは、アレイ900内の行及び列に配置される。メモリセルは、ワード線(アレイ900内のセルの行を活性化する)及びビット線(アレイ900内のセルの列を活性化したビット線)を活性化することによって選択される。このアーキテクチャでは、セルの隣接する行はソース線を共有する。例えば、例示的なセル901及び902はどちらも、ソース線908(SL0と標示される)に結合される。セル901はワード線906(WL0)及びビット線905(BL0)に結合され、セル902はワード線907(WL1)及びビット線905(BL1)に結合される。ここで、セル901は選択(制御)トランジスタ903に結合され、セル902は選択トランジスタ904に結合される。ワード線906は、選択トランジスタ903のゲートを制御し、ワード線907はトランジスタ904のゲートを制御する。この構成は、各RRAMセルにつき1つの選択トランジスタが存在するので、「1T1R」構成と呼ぶことができる。
【0070】
図10は、改良されたアレイアーキテクチャの一実施形態を示す。RRAMアレイ1000は、RRAMアレイ900と同じ多くの要素を備えており、それらの要素はここでは再び説明しない。アレイ1000は、アレイ900とは異なり、複数の埋め込まれた接地要素1001を備える。ここで、各埋め込み接地要素1001は、RRAMセルの(ダミー)列と、ユーザアレイメモリデータの一部として実際に使用されない選択トランジスタとを備える。RRAMセルは、任意選択で、金属又はビア層によって短絡される。代替的に、RRAMセルを除去し、選択トランジスタのドレインをアレイ接地列に直接接続することができる。むしろ、これらの列は、一緒に結合されてアレイ接地として機能することができ、読み出し又は書き込み動作中にソース線にバイアスを供給することを意味する。この構成は、各RRAMセルにつき1つの選択トランジスタが存在し、アレイ内の接地要素も埋め込まれているので、この構成は、「埋め込みアレイ接地を有した1T1R」構成と呼ぶことができる。
【0071】
図11は、改良されたアレイアーキテクチャの別の実施形態を示す。RRAMアレイ1100は、RRAMアレイ900と同じ多くの要素を備えており、それらの要素はここでは再び説明しない。アレイ900とは異なり、アレイ1100は、セルの隣接する行の各対の間に分離トランジスタの行1101を備える。分離トランジスタの各行1101は、実際のセルの動作で機能を実行しないが、代わりに、単にセルの行の対の間に電気的分離を提供する。任意選択で、各行1101は、行1101を選択的に接地に引き付けるスイッチ1102に結合される。この構成は、各RRAMセルにつき1.5個の制御トランジスタが存在するので、「1.5T1R」構成と呼ぶことができる。
【0072】
図12は、改良されたアレイアーキテクチャの別の実施形態を示す。RRAMアレイ1200は、RRAMアレイ900と同じ多くの要素を備えており、それらの要素はここでは再び説明しない。アレイ1200は、アレイ900とは異なり、複数の埋め込まれた接地要素1201を備える。ここで、各埋め込み接地要素1201は、ユーザデータの書き込み又は読み取りに実際に使用されないRRAMセルの列及び制御トランジスタを備える。むしろ、これらの列は、接地として機能するように一緒に結合することができる。加えて、セルの各列は、ただ1つのビット線の代わりに、(一緒に結合される)一対のビット線に結合される。例えば、図12に示される最も左側の列では、セルの列は、ビット線1202(BL0A)及び1203(BL0B)に結合され、ビット線1202及び1203は一緒に結合されている。この構成は、各列がビット線の対に接続され、アレイも埋め込み接地要素を備えるため、「埋め込みアレイ接地を有した1T1R BL対」と呼ぶことができる。この構成は、例えば、1個のロジックメモリビットセルを実装するための差動RRAMセル(セル1223/1224)として機能する。
【0073】
図13は、改良されたアレイアーキテクチャの別の実施形態を示す。RRAMアレイ1300は、RRAMアレイ900と同じ多くの要素を備えており、それらの要素はここでは再び説明しない。アレイ1300は、アレイ900とは異なり、ただ1対の隣接する行の代わりに、2対の隣接する行に結合されたソース線を利用する。ソース線は、ワード線に対して垂直に(直交して)走る。したがって、例示的なソース線1301(SL0)は、第1の2つの行の4つのセル対、及び第2の2つの行の4つのセル対、すなわち、合計8個のセルに結合される。この構成は、共有の直交ソース線を利用するので、「共有直交SL 1T1R」構成と呼ぶことができる。
【0074】
図14は、改良されたアレイアーキテクチャの別の実施形態を示す。RRAMアレイ1400は、RRAMアレイ900と同じ多くの要素を備えており、それらの要素はここでは再び説明しない。アレイ1400は、アレイ900とは異なり、ただ1対の隣接する行の代わりに、2対の隣接する行に結合された直交ソース線を利用する。したがって、例示的なソース線1401(SL0)は、第1の2つの行の4つのセル対、及び第2の2つの行の4つのセル対、即ち、合計8個のセルに結合される。加えて、隣接する行のセルの各対は、2ビットの代わりに1ビットのデータを記憶するために使用され、それらのセルは共通のワード線を共有する。例えば、セル対1402が示される。セル対1402は、セル1403及び1404、並びに選択トランジスタ1405及び1406を備える。選択トランジスタ1405及び1406はそれぞれ、それらのゲートを介してワード線1407(WL0)に接続される。この構成は、一緒に1ビットのデータを記憶する2つのRRAMセル毎に2つのトランジスタを利用するので、「2T2R」構成と呼ぶことができる。
【0075】
図15は、改良されたアレイアーキテクチャの別の実施形態を示す。RRAMアレイ1500は、RRAMアレイ900と同じ多くの要素を備えており、それらの要素はここでは再び説明しない。アレイ1500は、アレイ900とは異なり、ソース線を全く利用せず、各メモリセルは、同じワード線に結合された2つの制御トランジスタに結合される。例えば、例示的なセル1501は、制御トランジスタ1502及び1503に結合される。制御トランジスタ1502及び1503のゲートは、ワード線1504(WL0)に結合される。この構成は、各RRAMセルにつき2つのトランジスタを利用するので、「2T1R」構成と呼ぶことができる。
【0076】
図16は、改良されたアレイアーキテクチャの別の実施形態を示す。RRAMアレイ1600は、RRAMアレイ1600が直交ソース線を利用することを除いて、図15のRRAMアレイ1500と同一である。直交ソース線の方向は、ビット線の方向と同じである。具体的には、RRAMセルの各列はソース線を共有する。例えば、例示的なセル1601及びセル1601と同じ列内の他の全てのセルは、ソース線1602(SL0)に結合される。この構成は、各RRAMセルにつき2つのトランジスタを利用し、ソース線と対応するビット線との間に対称な経路を含むので、「2T1R対称」構成と呼ぶことができる。
【0077】
図17は、改良されたアレイアーキテクチャの別の実施形態を示す。RRAMアレイ1700は、RRAMアレイ900と同じ多くの要素を備えており、それらの要素はここでは再び説明しない。アレイ1700は、アレイ900とは異なり、ただ1対の隣接する行の代わりに、2対の隣接する行に結合されたソース線を利用する。加えて、ソース線はワード線に直交する。したがって、例示的なソース線1710(SL0)は、第1の2つの行の4つのセル対、及び第2の2つの行の4つのセル対、すなわち、合計8個のセルに結合される。加えて、行の4個のRRAMセルは、同じ制御トランジスタを共有する。例えば、例示的なRRAMセル1701、1702、1703、及び1704はそれぞれ、ゲートがワード線1711(WL0)に結合された制御トランジスタ1705に結合される。制御トランジスタの一方の端子はRRAMセル1701、1702、1703、及び1704に結合され、他方の端子はソース線1710(SL0)に結合される。RRAMセル1701、1702、1703、及び1704は、ビット線1706(BL0)、1707(BL1)、1708(BL2)、及び1709(BL3)にそれぞれ結合される。この構成は、4個のRRAMセルにつき1つのトランジスタ及び1つのソース線を利用するので、「1T4RSLv」構成と呼ぶことができる。
【0078】
図18は、改良されたアレイアーキテクチャの別の実施形態を示す。RRAMアレイ1800は、RRAMアレイ1800が各(ロジック)メモリビットにつき4個のRRAMセルを使用することを除いては、図17のRRAMアレイ700と同一である。例えば、例示的なセル1801、1802、1803、及び1804は、同じビットを記憶するように完全に同じに動作される。それらは同じビット線、ここではビット線1805(BL0A、BL0B、BL0C、及びBL0D)に結合される。この構成は、4個のセル、1個の制御トランジスタ、及び1ビットを記憶する1つのソース線を利用するので、「1ビット=1T4RSLv」と呼ぶことができる。
【0079】
図19は、自己計時型の折り返し形成電流比較を使用する検証中形成(form-while-verify)回路1900を示しており、これは、RRAMセル1904上で形成動作を実行し、形成動作中にRRAMセル電流(Icell)を目標形成電流(Iform_target)と自動的かつ継続的に比較することによって形成が完了すると、動作を自動的に停止する。検証中形成回路1900は、制御PMOSトランジスタ1901と、形成電圧源V_form-1960と、上部コンプライアンス電流源I_comp_top 1902と、ymux(y-マルチプレクサ)PMOSトランジスタ1903(RAMセル1904が位置する列を選択するための列デコーダ回路の一部であるか、あるいは、ymuxは、フルCMOSマルチプレクサであり得る)と、選択トランジスタ1905と、正バイアススイッチ1909と、接地バイアススイッチ1910と、イネーブリングNMOSトランジスタ1911と、カスコーディング(分離)PMOSトランジスタ1912と、NMOSトランジスタ1913及び1914と、参照電流源I FORMREF 1915と、インバータ1921と、インバータ1916及び1917と、を備える。
【0080】
選択トランジスタ1905は、イネーブリング(デコーディング)トランジスタ、及び/又は、動作中にRRAMセル1904内のスイッチング電流を制限するために、RRAMセルの下部電極上の形成下部コンプライアンス電流、例えば、0.0002~100uA、をミラーリングするためのミラートランジスタとしての役割を果たす。形成動作中、RRAMセルに流れる電流(したがって、フィラメントの比率及びサイズの増大)は、上部コンプライアンス電流源1902及び選択トランジスタ1905の下部コンプライアンスによって制約される。形成動作(電流波形整形)中、上部コンプライアンス電流源I_comp_top 1902及び/又はトランジスタ1905の下部電流コンプライアンスは、固定の、傾斜した、又は階段状可変漸増/漸減での電流バイアスであってもよい。PMOSトランジスタ1912は、結果として生じる電流(=I_comp_top-Icell)をダイオードNMOSトランジスタ1913に折り返すカスコーディングトランジスタとして機能する。PMOSトランジスタ1912のゲートでのバイアスは、ノードIO_W 1922でのバイアス電圧を決定する。
【0081】
形成動作の開始時に、DONEX 1930信号は「0」である。これは、PMOSトランジスタ1901をオンにして、形成電圧源V_formsup1960をIO_W 1922及びビット線1908に渡す。形成電圧源V_formsup1960は、形成動作(電圧波形整形)中、固定電圧、傾斜電圧、又は階段状可変漸増/漸減での電圧であってもよい。この時点のRRAMセル1904は、非常に高い抵抗(例えば、メガオーム範囲)を有し、これは、フィラメントをまだ含まないことを意味し、PMOSトランジスタ1903は、この時点で開放回路に接続されているように見える。したがって、IO_W 1922での電圧は、急速に増加し始める。IO_W 1922での高電圧は、最終的に、フィラメントをRRAMセル1904内に生じさせ、その時点でRRAMセル1904の抵抗が著しく低下し、電流がRRAMセル1904を通って流れ始める。これにより、NMOSトランジスタ1913及び1914内の電流が減少し始める。一方、電流源1915は、形成セル電流が目標近くに到達すると、インバータ1916の入力での電圧1920を増大させる(電流源1915未満に向かって減少するトランジスタ1913及び1914内の電流につながる)。形成セル電流の目標に到達した時点で、その電圧は「0」状態から「1」状態に反転し、インバータ1917の出力をまた、「0」から「1」へと変化させ、形成動作が完了することを示す。この時点で、フィラメントは、下部をRRAMセルの上部電極に効果的に短絡させる。この状態の変化はPMOSトランジスタ1901をオフにし、これは、順に、形成電圧がRRAMセル1904に印加されるのを停止する。形成されたセルの抵抗率は、初期の未形成のセルに対して5~100倍のオーダでの減少である。
【0082】
数値例は以下の通りである。電流源I_comp_top 1902は、30uAに設定される。RRAMセルの初期Icellは、0.1uAと想定される。基準電流I-FORMREF 1915は、10uAに設定される。形成目標電流Iform_target=I_comp_top-I FORMREFであり、例えば、30uA-10uA=~20uAである。動作の開始時に、電流=電流1902-Icell、すなわち、=30uA-0.1uA=29.9uAが、KCL(キルヒホッフの電流の法則)法則によってダイオード接続NMOSトランジスタ1913に流れ込む。この電流はミラーNMOSトランジスタ1914内にミラーリングされる。トランジスタ1914内の電流は、基準形成電流1915と比較される。トランジスタ1914内の電流(29.9uA)は基準電流1915(10uA)よりも大きいので、ノード1920上の電圧は接地に引き付けられ、したがって、信号DONExは低い。低い状態にあるDONExは、PMOSトランジスタ1901をオンにし、形成電圧源(V_formsup 1960)が完全なIO_W 1922ノードを通過してビット線BL 1903に到達することを可能にする。この形成電源電圧は、RRAMセル1904を起動してフィラメントの形成を開始する。フィラメントが形成されるにつれて、RRAMセルの抵抗率が低下し、Icellを0.1uAの初期電流から増大させる。Icell=20uAの時点で、トランジスタ1913に流れる電流=30uA-20uA=10uAである。この時点で、電圧1920は増大し始める。Icell=20.1uAの時点で、トランジスタ1913に流れる電流=30uA-20.1uA=9.9uAである。この時点で、電圧1920は、例えば、インバータ1916のトリップ点よりも高くなり、DONEX 1930信号を高くし、PMOSトランジスタ1901を遮断し、次に、形成電源電圧V_formsup 1960を遮断する。したがって、ビット線1908上の電圧は、接地に向かって急速に減少し、形成動作を停止する。
【0083】
図20は、自己計時ビット線電圧比較を使用した、検証中形成回路2000を示しており、これは、RRAMセル2004上で形成動作を実行し、形成動作中にRRAMセルの(muxを介して結合された)ビット線上の電圧を目標形成電流圧と自動的かつ継続的に比較することによって形成が完了すると、動作を自動的に停止する。検証中形成回路2000は、制御PMOSトランジスタ2001と、上部コンプライアンス電流源I_comp_top 2002と、PMOSトランジスタ1903(RAMセル2004が位置決めされている列を選択するための列デコーダ回路の一部である)と、選択トランジスタ2005と、正バイアススイッチ2009と、接地バイアススイッチ2010と、NMOSトランジスタ2011と、インバータ2015と、コンパレータ2012と、を備える。コンパレータ2012の負入力は、基準電圧VFORMREF 2021である。選択トランジスタ2005は、イネーブリング(デコーディング)トランジスタ、及び/又は、動作中にRRAMセル2004内のACスイッチング電流を制限するために、RRAMセルの下部電極上の形成下部コンプライアンス電流をミラーリングするためのミラートランジスタとしての役割を果たす。上部コンプライアンス電流2002は、RRAMセル2004.の目標形成電流Icellを決定する。回路2000は、回路1900について先に説明した、同じ又は類似の構成要素又は動作の詳細(電流又は電圧波形の整形など)を含み、これらの構成要素の動作の詳細は、効率性のためにここでは再度説明しない。
【0084】
形成動作の開始時に、DONEX 2030信号は「0」である。これは、PMOSトランジスタ2001をオンにして、(形成電圧源V_formsup 1960をノードIO_W 1922及びビット線1908に渡すため)、かつNMOSトランジスタ2011をオンにする。この時点のRRAMセル2004は、非常に高い抵抗(例えば、メガオーム)を有し、PMOSトランジスタ2003は、この時点で開放回路に接続されているように見える。したがって、ノードIO_W 2022での電圧は、急速に増加し始める。IO_Wでの高電圧は、最終的に、RRAMセル2004内にフィラメントを形成させ、その時点でRRAMセル2004の抵抗が著しく低下し、電流がRRAMセル2004を通って流れ始める。セル電流Icellがコンプライアンス電流I_comp_top 2002と同程度の値に到達すると、電圧IO_W 2022は減少し始める。IO_Wの電圧がVFORMREF 2021未満になると、コンパレータ2012の出力DONEX 2030は、「0」から「1」に反転して、形成動作が完了することを示す。この時点で、形成されたセル電流Icellは、コンプライアンス電流I_comp_top 2002に匹敵する。信号DONEXの状態のこの変化はPMOSトランジスタ2001をオフにし、これは、順に、形成電圧がRRAMセル2004に印加されるのを停止する。
【0085】
代替的に、上部コンプライアンス電流2002は、抵抗器又は抵抗器として作用するトランジスタなどの抵抗器負荷によって置き換えることができる。
【0086】
図21は、自己計時型の折り返しセット電流の比較を使用する検証中セット(set-while-verify)回路2100を示しており、これは、RRAMセル2108上でセット動作を実行し、形成動作中にRRAMセル電流(Icell)を目標セット電流(Iset_target)と自動的かつ継続的に時間的に比較することによってセットが完了すると、動作を自動的に停止する。検証中セット回路2100は、制御PMOSトランジスタ2101と、セット電源電圧V-SETSUP 2160と、上部コンプライアンス電流源IC_comp_top 2102と、ネイティブNMOSトランジスタ2103と、スイッチ2104及び2105と、コンパレータ2106と、ymux NMOSトランジスタ2107と、選択トランジスタ2109と、スイッチ2112及び2113と、NMOSトランジスタ2114と、カスコーディングPMOSトランジスタ2115と、ミラーNMOSトランジスタ2116及び2117と、電流源2118と、インバータ2121と、インバータ2119及び2120と、を備える。選択トランジスタ2109は、イネーブリング(デコーディング)トランジスタ、及び/又は、セット動作中にRRAMセル2108内のスイッチング電流を制限するために、RRAMセルの下部電極上の形成下部コンプライアンス電流、例えば、0.0002~100uAをミラーリングするためのミラートランジスタとしての役割を果たす。セット動作中、RRAMセル内を流れる電流(したがって、フィラメントの比率及びサイズが増大する)は、上部コンプライアンス電流2102及び選択トランジスタ2109内の下部コンプライアンスによって制約される。セット動作中、上部コンプライアンス電流I_comp_top 2102及び/又はトランジスタ2109内の下部電流コンプライアンスは、固定の、傾斜した、又は階段状可変漸増/漸減での電流バイアスであってもよい(セット電流波形整形)。PMOSトランジスタ2115は、結果として生じる電流(=I_comp_top-Icell)をダイオードNMOSトランジスタ2116に折り返すカスコーディングトランジスタとして機能する。PMOSトランジスタ2115のゲートでのバイアスは、ノードIO_W 2134でのバイアス電圧を決定する。
【0087】
セット動作の開始時に、DONEX 2142信号は「0」である。PMOS 2101がオンにされ、NMOSトランジスタ2114がオンにされる。セット電源V_setsup 2160は、ノードIOW_S 2134に入る。セット電圧源V_SETSUP 2160は、セット動作中、固定電圧、傾斜電圧、階段状可変漸増/漸減での電圧であってもよい。コンパレータ2106は、トランジスタ2103による閉ループ制御作用によって、VSETREF_BL 2040に等しいセットバイアス電圧をノードIOW_2132に重ね合わせる。この電圧は、RRAMセル2108の上部電極に結合するビット線BL 2138まで通過される。代替的に、コンパレータ2106を使用する代わりに、トランジスタ2103のゲートに(スイッチ2104によって有効にされた)基準クランプ電圧VCLAMP_BL 2162を印加して、トランジスタ2103のソースフォロア作用によりノードIOW 2132にセットバイアス電圧を重ね合わせることができる。代替的に、セット動作中、VSETREF_BL 2140又はVCLAMP_BL 2162のいずれかの波形電圧整形によって、BL 2212上のセット電圧は、固定電圧、傾斜電圧、階段状可変漸増/漸減での電圧であってもよい。この時点におけるRRAMセル2108は、高い抵抗、例えば、数百キロオーム、を有し、極めて低い電流、例えば数百nA~数uA、を引き出し、これは、(リセット動作から)RRAMセルが不完全な又は部分的なフィラメントを有することを意味する。いくつかの時点で、BL電圧2138をRRAMセル2108に印加すると、フィラメントの残りの開放部分がセットされ始める。これは、フィラメントが不完全なフィラメントから完全なフィラメントまでサイズが成長し始めることを意味し、これは、RRAMセルの下部電極と上部電極との間の導通路を電気的に完成させ始め、RRAM2108の抵抗が下がり、RRAM2108がより大きな電流(Icell)を引き出し始めることを意味する。これにより、トランジスタ2116及び2117内の折り返し電流(=Icomp_top 2102-Icell)が降下を開始する。セットされたセル電流Icellが、上部コンプライアンス電流I_comp_top 2102と比較可能な値に到達すると、トランジスタ2116/2117内の電流は、基準電流I-SETREF 2118を下回る。この時点で、電流源2118は、インバータ2119の入力での電圧を増加させる。いくつかの時点では、この電圧が「0」状態から「1」状態に反転して、インバータ2120の出力も「0」から「1」に変化させ、セット動作が完了することを示す。状態のこの変化はPMOSトランジスタ2101をオフにし、これは、順に、V_SETSUP電圧2160がRRAMセルの上部電極に印加されることを停止する。
【0088】
図22は、検証中セット(set-while-verify)回路2200を示しており、セット動作をRRAMセル2208上で実行し、セット動作中にRRAMセルのビット線に結合された電圧を目標基準セット電圧と自動的かつ継続的に比較することによってセットが完了すると、自動的に動作を停止する。検証中セット回路2200は、図示の構成で、制御PMOSトランジスタ2201と、上部コンプライアンス電流源I_comp_top 2202と、ネイティブNMOSトランジスタ2206と、スイッチ2203及び2205と、コンパレータ2204と、ymux NMOSトランジスタ2207と、選択トランジスタ2209と、スイッチ2212及び2213と、スイッチ2216と、インバータ2215と、スイッチ2217と、コンパレータ2218と、を備える。回路2200は、回路2100について先に説明した、同じ又は類似の構成要素又は動作の詳細(電流又は電圧波形の整形など)の多くを含み、これらの構成要素又は動作の詳細は、効率性のためにここでは再度説明しない。
【0089】
セット動作の開始時に、信号DONEX 2230は「0」である。制御PMOS 2201はオンにされ、セットされた電源電圧V_SETSUP 2260をノードIOW_S 2234に渡す。IOW_S 2234での電圧は増大し始める。この時点でのRRAMセル2208は、高い抵抗を有し、小さいか又は低い電流を引き出す。ノードIOW_S 2234上の立ち上がり電圧は、ノードIOW 2232を、コンパレータ2204の入力上の基準レベルVSETREF_BL 2240によって決定されるセットバイアス電圧まで増大させる(スイッチ2205が閉じられ、スイッチ2203が開かれた場合)。この電圧IOW 2232は、ymux NMOSトランジスタ2207を通ってビット線BL 2212に移動する。いくつかの時点で、十分に高いRRAMセル2208の上部電極へのセットバイアス電圧の印加によって、フィラメントの残りの開放部分がセットを開始され、RRAM 2208の抵抗が下がり、RRAM 2208がより大きい(Icell)電流を引き出し始める。目標セットのセル電流Icellが上部コンプライアンス電流I_comp_top 2202に匹敵する値に到達すると、これにより、IOW_S 2234上の電圧が低下し始める。電圧IOW_S 2234が基準電圧VSETREF 2221未満に低下すると、コンパレータ2218の出力は、「0」から「1」に反転して、セット動作が完了することを示す。状態のこの変化はPMOSトランジスタ2201をオフにし、これは、順に、V_SETSUP電圧2260が印加されるのを停止する。これにより、ビット線BL 2212上の電圧が接地レベルに向かっていき、セット動作を停止させる。
【0090】
代替的に、上部コンプライアンス電流2202は、抵抗器又は抵抗器として作用するトランジスタなどの抵抗器負荷によって置き換えることができる。
【0091】
図23は、検証中リセット(reset-while-verify)回路2300を示しており、リセット動作をRRAMセル2302上で実行し、リセット動作中にRRAMセルのビット線に結合された電圧を目標基準リセット電圧と自動的かつ継続的に比較することによってリセットが完了すると、自動的に動作を停止する。検証中リセット回路2300は、図示の構成で、ymux NMOSトランジスタ2301と、選択トランジスタ2303と、スイッチ2307及び2308と、NMOSトランジスタ2309と、リセット負荷Rload 2342(抵抗器又は抵抗器として作用するトランジスタのいずれか)と、コンパレータ2310と、を備える。
【0092】
動作の開始時に、RRAMセルの抵抗は低く(セット動作後)、信号DONEX 2330は「0」であり、NMOSスイッチ2308はオンである。ビット線BL 2306は、接地に向かって引き付けられる。リセット電圧源がソース線2305に印加され、オンであるWL 2304でNMOSトランジスタ2303を通ってRRAMセル2302の下部電極に移動される。リセット電圧源は、セット動作中、固定電圧、傾斜電圧、階段状可変漸増/漸減での電圧であってもよい。元のセット状態からの高いセル電流は、ノードIOW 2334をリセットバイアスレベル(=Icell*Rload)の方に引き付ける。この電圧はリセット基準電圧VRSTREF 2321よりも大きく設定される。いくつかの時点で、RRAMセル2302がリセットされ、そのフィラメントの一部分が破壊される。RRAMセル2302の抵抗は、その後、劇的に上昇する。この時点で、Rload 2342によって低く引き付けられているノードIOW 2334は、VRSTREF 2321レベル未満になり、DONEX 2330を「0」から「1」に反転させる。これは、次に、スイッチ2308をオフにし、ノードIOW 2334が浮遊され、リセット動作を有効に停止する。
【0093】
図24は、検証中リセット(reset-while-verify)回路2400を示しており、リセット動作をRRAMセル2402上で実行し、リセット動作中にセル電流(Icell)を目標リセット電流(Ireset_target)と自動的かつ継続的に比較することによってリセットが完了すると、動作を自動的に停止する。検証中リセット回路2400は、図示の構成で、ymux NMOSトランジスタ2401と、選択トランジスタ2403と、スイッチ2405及び2406と、NMOSトランジスタ2407、2408及び2409と、電流源I-RSTREF 2410と、インバータ2421と、インバータ2411及び2412と、を備える。トランジスタ2408は、ダイオード接続であり、選択されたRRAMセルのビット線に接続され、かつ、動作中にセル電流を直接感知する役割を果たす。
【0094】
動作の開始時に、RRAMセルの抵抗は低く(セット動作後)、信号DONEX 2430は「0」であり、NMOSスイッチ2407はオンであり、ノードIOWをダイオード接続NMOSトランジスタ2408のドレイン/ゲートに接続する。ビット線2436は、ymux NMOSトランジスタ2401によってIOW 2434に接続される。リセット電圧源がソース線2404に印加される。初期に高電流のセル(セット動作後)は、感知トランジスタ2408に直接流れ、トランジスタ2409内にミラーリングされる。この電流は、基準リセット電流I-RSTREF 2410と比較される。その初期セル(セット)電流が基準リセット電流I-RSTREF 2410よりも大きいことにより、ノード2440は接地に引き付けられ、DONEX 2430を効果的に「0」に等しく引き付ける。リセット電圧源がRRAMセル2402の下部電極に結合された後のいくつかの時点で、RRAMセル2402がリセットされ、そのフィラメントの一部が破壊される。RRAMセル2402の抵抗は、その後、劇的に上昇する。セル電流が、基準リセット電流I-RSTREF 2410よりも小さい時点で、電流源2410は、ノード2440(インバータ2411の入力上の電圧)を「0」から「1」に反転させ、インバータ2412の出力も「0」から「1」に反転させ、リセット動作の終了を示す。これは、トランジスタ2407をオフにし、ノードIOW 2434及びBL 2436を浮遊させ、リセット動作を有効に停止する。
【0095】
セット又は形成動作中に電流を直接感知するためにダイオード接続トランジスタを使用する別の実施形態。この場合、ダイオード接続PMOSは、選択されたRRAMセルのビット線に接続される。PMOSのソースは、セット又は形成の電圧源に接続される。ダイオード接続PMOS内の電流は、セット/形成基準電流と比較される電流コンパレータ内にミラーリングされる。ダイオード接続PMOS内の電流が、基準セット/形成電流とパリティに到達すると、セット/形成動作は停止する。
【0096】
セット又は形成動作中に電流を直接感知するために負荷(抵抗器、又は抵抗器として作用するトランジスタ)を使用する別の実施形態。この場合、負荷の第1の端子は、選択されたRRAMセルのビット線に接続される。負荷の第2の端子は、セット又は形成の電圧源に接続される。第1の端子上の電圧は、動作中に感知ノードとして機能して、動作を自動的に停止する。
【0097】
図25は、フラッシュメモリシステム2500(ダイ800上に実装することができる)を示す。フラッシュメモリシステム2500は、アレイ2501及び2502(図8のアレイ801及び803に対応する)と、行デコーダ2503及び2504(行デコーダ805及び806に対応する)と、列デコーダ2505及び2506(列デコーダ806及び808に対応する)と、感知回路2510(感知回路810に対応する)と、を備える。フラッシュメモリシステム2500は、基準アレイ2509と、感知回路電流基準2508と、を更に備える。
【0098】
アレイ2501内のフラッシュメモリセルの各列は、アレイ2501内の全ての列につき1つのビット線が存在するように、ビット線に結合される。同様に、アレイ2502内のフラッシュメモリセルの各列は、アレイ2502内の全ての列につき1つのビット線が存在するように、ビット線に結合される。列デコーダ2505及び2506は、選択されたアドレスについての読み出し動作中に、選択されたビット線を感知回路2510に接続する。感知回路2510は、複数の感知増幅器回路2507a、2507b、...、2507nを備えており、nは、同時に読み出すことができるビット線の数であり、フラッシュメモリシステム2500のIO幅と呼ばれる(典型的には、nは32又は64である)。これらの感知増幅器回路は、感知増幅器回路2507と総称される。
【0099】
この実施形態では、基準アレイ2509は、アレイ2501及び2502のフラッシュメモリセルと構造が同一であるが、ユーザデータを記憶するために実際に使用されないダミーフラッシュメモリセルのアレイである。基準アレイ2509は、アレイ2501及び2502の両方を感知するための読み出し基準バイアスを生成する役割を果たす。代替的な実施形態では、基準アレイ2509は、フラッシュメモリセルを有さない標準的な基準トランジスタを備える。これらの標準的な基準トランジスタは、感知回路2510のための異なるトリップ点(すなわち、「0」から「1」を区別する電流又は電圧レベル)を提供するように、異なってサイズ決めされ、及び/又は、バイアスがかけられる。別の代替的な実施形態では、基準アレイ2509は、フラッシュメモリセルを有さない標準的な基準抵抗器を備える。これらの標準的な基準抵抗器は、感知回路2510のための異なるトリップ点を提供するように異なってサイズ決めされる。
【0100】
感知回路電流基準2508は、ダミーフラッシュメモリセルのうちの1つ以上に結合され、電流を生成する。この電流は、電流ミラーリング技術を使用して、感知増幅器回路2507のそれぞれでミラーリングされる。ミラーリングされた基準電流は、選択されたメモリセルに記憶されたデータの値を示す出力を生成するための、アレイ2501又は2502から選択されたメモリセルに対して比較されたそれらである。
【0101】
図26は、別のフラッシュメモリシステム2600(ダイ800上に実装され得る)を示す。フラッシュメモリシステム2600は、フラッシュメモリシステム2500のように、アレイ2501及び2502と、行デコーダ2503及び2504と、列デコーダ2505及び2506と、を備える。フラッシュメモリシステム2600は、基準アレイ2601及び2602と、感知回路2603と、を更に備える。
【0102】
アレイ2501内のフラッシュメモリセルの各列は、アレイ2501内の全ての列につき1つのビット線が存在するように、ビット線に結合される。同様に、アレイ2502内のフラッシュメモリセルの各列は、アレイ2502内の全ての列につき1つのビット線が存在するように、ビット線に結合される。列デコーダ2505及び2506は、選択されたアドレスについての読み出し動作中に、選択されたビット線を感知回路2603に接続する。感知回路2603は、複数の感知増幅器回路2604a、2604b、...、2604nを備えており、nは、同時に読み出すことができるビット線の数であり、フラッシュメモリシステム2600のIO幅と呼ばれる(典型的には、nは32又は64である)。これらの感知増幅器回路は、感知増幅器回路2604と総称される。
【0103】
この実施形態では、基準アレイ2601及び2602は両方とも、アレイ2501及び2502のフラッシュメモリセルと構造は同一であるが、ユーザデータを記憶するために実際に使用されないダミーフラッシュメモリセルのアレイである。選択されたメモリセルがアレイ2501内にあるとき、各感知増幅器回路2604は、基準アレイ2602内のメモリセルに接続され、このメモリセルは、基準メモリセルとして機能する。選択されたメモリセルがアレイ2502内にあるとき、各感知増幅器回路2604は、基準メモリセルとして機能する基準アレイ2601内のメモリセルに接続される。したがって、フラッシュメモリシステム2600は、フラッシュメモリシステム2500とは異なり、感知回路電流基準2508又は電流ミラーの使用を必要としない。別の代替的な実施形態では、基準アレイ2601及び2602は、フラッシュメモリセルを有さない標準的な参照トランジスタを備える。これらの標準的な基準トランジスタは、感知回路2603の異なるトリップ点を提供するように、異なってサイズ決めされ、及び/又はバイアスがかけられる。別の代替的な実施形態では、基準アレイ2601及び2602は、フラッシュメモリセルを有さない標準的な基準抵抗器を備える。これらの標準的な基準抵抗器は、感知回路2603の異なるトリップ点を提供するように異なってサイズ決めされる。
【0104】
図27は、感知増幅器2700を示す。感知増幅器2700は、データ読み出しブロック2701と、参照読み出しブロック2702と、差動増幅器ブロック2703と、を備える。
【0105】
データ読み込みブロック2701は、読み出し動作のために選択されたセルであるRRAMセル2711に接続する。データ読み出しブロック2701は、図示のように構成された、感知負荷PMOSトランジスタ2704、2705、及び2709と、NMOSネイティブトランジスタ2710と、NMOSトランジスタ2706及び2707と、コンパレータ2708と、を備える。トランジスタ2710及び2713(ノード2724に接続するそれらのゲート)は、感知ノード2720及び基準ノード2721をメモリセルのビット線から分離するカスコーディングトランジスタとして機能する。トランジスタ2710及び2713と共にトランジスタ2704/2705/2706/2707の機能は、固定ビット線読み出しバイアス電圧をかける働きをする。これは、参照トランジスタをビット線のクランプ複製トランジスタとして複製することによって、以下のように機能する。固定された読み出しビット線基準電圧(例えば、0.2V)がNMOSトランジスタ(基準トランジスタ)2706のゲートにかけられ、これにより、このデバイス内を流れる固定電流が生じる。この電流は、ダイオード接続PMOSトランジスタ2704から、PMOSトランジスタ2705内及びNMOSトランジスタ(複製トランジスタ)2707内にミラーリングされる。同じ電流が基準トランジスタ2706及び複製トランジスタ2707に流れるので、複製トランジスタ2707のゲートは、固定読み出しビット線基準電圧である基準トランジスタ2706のゲート電圧と同じでなければならない。そして、トランジスタ2710のゲート電圧はトランジスタ2713のゲート電圧と同じであるので、トランジスタ2713のソースのゲート電圧はトランジスタ2710のゲート電圧と同様である。
【0106】
参照読み出しブロック2702は、PMOSトランジスタ2712と、ネイティブNMOSトランジスタ2713と、基準回路2714と、を備える。ここで、基準回路2714は、基準読み出しセル又は基準電流源を備えることができる。
【0107】
差動増幅器2703は、一緒にコンパレータを形成する入力クロス結合PMOSトランジスタ2715及び2716並びに入力クロス結合NMOSトランジスタ2717及び2718と、(クロス結合NMOSトランジスタ2717及び2718の過渡バイアステール電流としても作用する)NMOSイネーブリングトランジスタ2719と、を備える。
【0108】
動作中、差動増幅器ブロック2703は、基準読み出しブロック2702によって提供されるデータ読み出しブロック2701基準ノード2721によって提供される感知ノード2720を比較して、出力2722を生成する。基準ノード2721で引き出された読み出し基準電流が、感知ノード2720で引き出されたメモリセル電流を超える(選択されたRRAMセル2711に「0」が記憶されていることを示す)場合は、その後、出力2722が低くなる。基準ノード2721で引き出された読み出し基準電流が、感知ノード2720で引き出されたメモリセル電流よりも小さい(選択されたメモリRRAMセル2711に「1」が記憶されていることを示す)場合は、出力2722が高くなる。
【0109】
図28は、感知増幅器2800を示す。感知増幅器2800は、データ読み出しブロック2801と、参照読み出しブロック2802と、差動増幅器ブロック2803と、を備える。
【0110】
データ読み出しブロック2801は、読み出し動作のために選択されたセルであるRRAMセル2811に接続する。データ読み出しブロック2801は、感知負荷PMOSトランジスタ2809と、NMOSネイティブトランジスタ2810と、を備える。データ読み出しブロック2801は、読み出し動作中にビット線バイアスを提供するオペアンプ2826を更に備える。オペアンプ2826は、PMOSトランジスタ2804、2805及び2806と、NMOSトランジスタ2807及び2808と、を備える。オペアンプ2826は、トランジスタ2806のゲート電圧をトランジスタ2905のゲート電圧(入力読み出しビット線基準電圧に等しい)と同じに維持することによって、ビット線2811上に読み出しビット線基準電圧を重ね合わせる。カスコーディングトランジスタ2810及び2813は、主アレイビット線及び基準ビット線上で同様のソース電圧を維持するために同じゲート電圧を有する。
【0111】
参照読み出しブロック2802は、PMOSトランジスタ2812と、ネイティブNMOSトランジスタ2813と、基準回路2814と、を備える。ここで、基準回路2814は、基準読み出しセル又は基準電流源を備えることができる。
【0112】
差動増幅器2803は、コンパレータを一緒に形成する入力クロス結合PMOSトランジスタ2815及び2816並びに入力クロス結合NMOSトランジスタ2817及び2818と、NMOSイネーブリングトランジスタ2821と、を備える。差動増幅器2803は、入力NMOSトランジスタ2819及び2820と、バイアスPMOSトランジスタ2822、2823、2824、及び2825と、を更に備える。
【0113】
差動増幅器2803は、キャパシタ2826によってデータ読み出しブロック2801に結合され、差動増幅器2803は、キャパシタ2827によって参照読み出しブロック2802に結合される。
【0114】
動作中、差動増幅器ブロック2803は、データ読み出しブロック2801によって提供される感知ノード2827を、参照読み出しブロック2802によって提供される基準ノード2828と比較して、出力2829を生成する。基準ノード2828で引き出された読み出し基準電流が、感知ノード2827で引き出されたメモリセル電流を超える(選択されたRRAMセル2811に「0」が記憶されていることを示す)場合は、出力2829が低くなる。基準ノード2828で引き出された読み出し基準電流が、感知ノード2827で引き出されたメモリセル電流よりも小さい(選択されたメモリRRAMセル2811に「1」が記憶されていることを示す)場合は、出力2829が高くなる。
【0115】
図29は、電流測定(モニタ)ユニット2900を示す。電流測定ユニット2900は、漏れ補償PMOSトランジスタ2901と、スイッチ2902と、キャパシタ2903と、プリチャージPMOSトランジスタ2904と、列デコーダymux(Yマルチプレクサ)2905と、選択されたRRAMセル2906と、バッファネイティブNMOSトランジスタ2907と、コンパレータ2908と、を備える。電流測定ユニット2900は、傾斜速度を測定することによって、数百ピコアンペアからナノアンペアのオーダの非常に小さい電流を検出することができる。具体的には、まず、漏れ補償ステップが以下のように行われる。RRAMセル2906はオフ(ワード線がオフ)であり、PMOSトランジスタ2901は、スイッチ2902を閉じた状態でPMOSトランジスタ2901を接続するダイオードによってオフ状態でノード2910上の漏れを測定する。バイアスドレイン/ゲート電圧は、トランジスタ2901内を流れる漏れ電流によって確立される。次いで、スイッチ2902はオフにされ、この時点で、トランジスタ2901は、バイアスドレイン/ゲート電圧をそのゲート上に保持し、したがって、高電源からノード2910への漏れ電流の流れが生成され、接地に流れるノード2910上のオフ状態の漏れを効果的に相殺する。次に選択されたymux 2905は、ノード2910をRRAMセル2906に接続している。次に、PMOSトランジスタ2901は、キャパシタ2903を高基準電圧に充電し、その後、PMOSトランジスタはオフにされる。RRAMセル2906によって引き出された電流は、その後、キャパシタ2903を放電し、ある時点で、ノード2910上の電圧が、コンパレータ2908の基準電圧2912を下回り、コンパレータ2908の出力を反転させる。速度は、式I=C*T/VによってRRAMセル電流を決定し、したがって、タイミングを測定することによって電流を決定することができる。例えば、1na=10pF*1V/10msである。
【0116】
図30は、電流発生器3000を示しており、これは、形成動作中に必要とされるI-form電流を、広い範囲、例えば、数nA~100uA、で発生させるのに有用である。電流発生器3000は、PMOSトランジスタ3001及び3005と、NMOSトランジスタ3002及び3004と、を備える。電流発生器3000は、幅-長さ比を調整することができる、可変PMOSトランジスタ3003及び3007と、可変NMOSトランジスタ3006と、を更に備える。トランジスタの幅単位のm因子をイネーブリング/トリミングすることなど、可変PMOSトランジスタ3003(m=1~100)及び3007(m=1~100)、並びに可変NMOSトランジスタ3006(m=1~100)を調整することによって、出力電流IOutは、入力電流IInの10,000倍の大きさに増幅される。
【0117】
図31は、書き込み検証ハイブリッドアルゴリズム3100を示す。まず、アドレスXについてデータをクロックインする(ステップ3101)。書き込み及びストローブが実行される前に、検証読み取りが実行される(ステップ3102)。検証読み出し、書き込み、ストローブ制御は、内部制御(感知制御及び内部セット/リセット/形成バイアス制御など)と外部制御(書き込み、ポーリング、及び読み出しコマンド入力のための制御/アドレス/データピンからの)との組み合わせである。供給源(VSUPx、VREF、IREF)は、外部又は内部から提供される。固定、傾斜、階段状電流及び電圧バイアスは、外部供給整形及び内部アナログ発生器の組み合わせ、又は内部アナログ発生器のいずれかによって行われる。状態レジスタがポーリングされる(ステップ3103)。状態レジスタ内の「終了(Done)」ビットが「1」を示す場合は、その後、動作が完了し、システムは、次のデータ及びアドレスの対がクロックインされるのを待つ。「終了(Done)」ビットが「0」を示す場合は、その後、システムプロセスは書き込み動作を実行する(ステップ3104)。「終了(Done)」ビットは、内部感知回路(図25図29)によって目標に到達するセル電流を検証した結果である。
【0118】
図32は、図31の書き込み検証ハイブリッドアルゴリズム3100の例示的な波形を示す。外部供給源VSUPxは、アナログ回路(VREF、IREF)のためと同様にセット/リセット/形成のための供給源を提供し、バイアスを阻止するように提供される。制御/アドレス/データピンは、マクロに包括的である。
【0119】
図33は、並行書き込みの方法3300を示す。並行書き込み(形成/セット/リセット)検証は、図19図24に説明されるような書き込み動作中に、ターゲットに到達するRRAMセルの検証が自動的になされることを意味する。ステップ3301で、システムは、電流IcellがI target-I offsetであるかどうかを判断する。はいの場合、システムはステップ3304に進む。いいえの場合、システムはステップ3302に進む。ステップ3302で、システムは、並行書き込み検証動作(書き込み動作中に並行して検証すること)中に、並行書き込み検証Icellが、I target-I offsetであるかどうかを判断する。いいえの場合、その後、システムはステップ3303に進む。はいの場合、システムはステップ3304に進む。ステップ3303で、システムは、書き込みタイミングが所定のタイミングを超えているかどうか(タイムアウト=はい、又は、いいえ)を判断する。はいの場合、ステップ3304に進む。いいえの場合、システムはステップ3302を繰り返す。ステップ3304で、システムは、Icell=Itarget+/-Imar(目標はマージン内)であることを検証する。はいの場合、その後、この方法は完了する。いいえの場合、システムはステップ3305に進む。ステップ3305で、システムは、並行書き込み検証IcellがIcell=I target+/-I marであるかどうかを判断する(書き込み動作中に並行して検証する)。はいの場合、この方法は完了する。いいえの場合、システムはステップ3306に進む。ステップ3306で、システムは、書き込みタイミングが所定のタイミングを超えているかどうか(タイムアウト=はい、又は、いいえ)を判断する。はいの場合、この方法は完了する。いいえの場合、システムはステップ3305を繰り返す。上記の方法では、書き込み電流及び/又は電圧バイアスは、固定の、傾斜した、又は粗い、及び/又は微細な漸増/漸減の階段パルスを含むことができる。加えて、パルス書き込みのタイミングは、可変のパルス幅であってもよい。目標セル電流は、Ioffsetに対して大きく、Imar(Imargin)に対して小さくなることができる。
【0120】
図34は、検証後書き込み(形成/セット/リセット)の方法3400を示す。ステップ3041で、システムは、Icell=I target-I offset.であるかどうかを判定する。はいの場合、システムはステップ3402に進む。いいえの場合、システムはステップ3403に進む。ステップ3402で、システムは、Icell=Itarget+/Imarかどうか(目標セル電流が許容可能なマージン内にある)を判断する。はいの場合、この方法は完了する。いいえの場合、システムはステップ3404に進む。ステップ3403で、システムは粗い漸増V/I/T=V/I/Tinit+V/I/Tinccrudeを書き込み(大きな電圧、電流、及び/又は時間パルスステップ)、その後、ステップに3401に戻る。ステップ3404で、システムは微細な漸増V/I/T=V/I/Tinit+V/I/Tincfineを書き込み(微細な電圧、電流、及び/又は時間パルスステップ)、ステップ3402に戻る。
【0121】
図35は、図9に示されるアレイ900の例示的なレイアウトである、例示的なRRAMセルの平面図レイアウト3500を示す。例示的なRRAMセル3504は、ビット線3501(BL0)、ワード線3502(WL0)、及びソース線3503(SL0)に結合される。ビット線での上部の2個のセルの拡散領域3505a及び下部の2個のセルの拡散領域3505bが分離される。拡散3506は、2つの隣接する行のセルの全てのソース線を一緒に接続する。
【0122】
図36は、図10に示されるアレイ1000の例示的な接地線レイアウト、及び図15に示されるアレイの例示的なセルレイアウトを有した、例示的なRRAMセル平面図レイアウト3600を示す。例示的なRRAMセル3604は、ビット線3601(BL0)、ワード線3602(WL0)、及びソース線3603(SL0)に結合される。アレイは、アレイ全体にわたって埋め込まれた接地線3605(図10の接地線の例示的なレイアウト)などの接地線を含む。セルレイアウト3606は、図15のセル1501/1502/1503に対応する。
【0123】
図37は、図14に示すアレイ1400の例示的なレイアウトである、例示的なRRAMセル平面図レイアウト3700を示す。例示的なRRAMセル3704は、ビット線3701(BL0)、ワード線3702(WL0)、及びソース線3703(SL0)に結合される。
【0124】
本明細書における本発明に対する言及は、いかなる請求項又は請求項の用語の範囲も限定することを意図するものではなく、代わりに請求項の1つ以上によって包含されることがある1つ以上の特徴に言及することを意図するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。本明細書で使用される、用語「~上に(over)」及び「~の上に(on)」は共に、「直接的に~の上に」(中間材料、要素、又は間隙がそれらの間に配設されていない)及び「間接的に~の上に」(中間材料、要素、又は間隙がそれらの間に配設されている)を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」(中間の材料、要素、又は間隙が間に配設されていない)及び「間接的に隣接する」(中間の材料、要素、又は間隙が間に配設されている)を含む。例えば、「基板上に」要素を形成することは、中間材料/要素が介在せずに直接的に基板の上にその要素を形成することも、1つ以上の中間材料/要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。
図1
図2A
図2B
図2C
図2D
図3
図4A
図4B
図4C
図5A
図5B
図5C
図6A
図6B
図6C
図6D
図7A
図7B
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21
図22
図23
図24
図25
図26
図27
図28
図29
図30
図31
図32
図33
図34
図35
図36
図37