特許 7116787 プログラミング動作を最適化することによって推論エンジンを実装するためのシステム及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-08-02

(45)【発行日】2022-08-10

(54)【発明の名称】プログラミング動作を最適化することによって推論エンジンを実装するためのシステム及び方法

(51)【国際特許分類】

   G11C 16/34 20060101AFI20220803BHJP

   G11C 16/28 20060101ALI20220803BHJP

   G11C 16/04 20060101ALI20220803BHJP

【ＦＩ】

G11C16/34 106

G11C16/34 140

G11C16/28

G11C16/04 146

【請求項の数】 12

(21)【出願番号】P 2020515179

(86)(22)【出願日】2018-07-03

(65)【公表番号】

(43)【公表日】2020-12-03

(86)【国際出願番号】 US2018040811

(87)【国際公開番号】W WO2019055105

(87)【国際公開日】2019-03-21

【審査請求日】2021-03-18

(31)【優先権主張番号】62/558,816

(32)【優先日】2017-09-14

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/025,039

(32)【優先日】2018-07-02

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】ティワリ、ビピン

(72)【発明者】

【氏名】ドー、ナン

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２００８－０７７７２５（ＪＰ，Ａ）

【文献】特表２００１－５１６９３３（ＪＰ，Ａ）

【文献】特開２００７－０８７４４１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １６／０４

Ｇ１１Ｃ １６／３４

Ｇ１１Ｃ １６／２８

(57)【特許請求の範囲】

【請求項1】

メモリデバイスであって、
行及び列に配置された複数のメモリセルと、
前記メモリセルの列のうちの１つにそれぞれ接続された複数のビット線と、
各々が第１及び第２の入力及び出力を有する複数の差動検知増幅器であって、前記差動検知増幅器の各々について、
前記差動検知増幅器は、前記第１及び第２の入力に対する信号振幅の差に基づく振幅を有する前記出力に出力信号を生成するように構成され、
前記第１の入力は、前記ビット線のうちの１つに接続され、
前記第２の入力は、前記ビット線のうちの別の１つに接続される、複数の差動検知増幅器と、
前記ビット線のうちの第１に接続された前記メモリセルのうちの第１、及び前記ビット線のうちの第２に接続された前記メモリセルのうちの第２にプログラム動作を実行するように構成されたコントローラであって、
１つ以上のプログラミング電圧を前記第１のメモリセルに印加することと、
前記差動検知増幅器のうちの第１の、前記出力の信号が第１の振幅を有するように、前記第１及び第２のメモリセルに１つ以上の読み出し電圧を印加することと、
前記第１の振幅が目標値と一致しないと判定し、それに応じて、１つ以上のプログラミング電圧を前記第２のメモリセルに印加することと、によって、前記第１及び第２のビット線は、前記差動検知増幅器のうちの前記第１の、前記第１及び第２の入力にそれぞれ接続される、コントローラと、を備える、メモリデバイス。

【請求項2】

前記コントローラは、前記１つ以上のプログラミング電圧を前記第２のメモリセルに前記印加した後に、
前記差動検知増幅器のうちの前記第１の、前記出力の信号が第２の振幅を有するように、前記第１及び第２のメモリセルに１つ以上の読み出し電圧を印加し、
前記第２の振幅は前記目標値と一致すると判定するように更に構成される、請求項１に記載のメモリデバイス。

【請求項3】

メモリデバイスであって、
行及び列に配置された複数のメモリセルと、
前記メモリセルの列のうちの１つにそれぞれ接続された複数のビット線と、
各々が第１及び第２の入力及び出力を有する複数の差動検知増幅器であって、前記差動検知増幅器の各々について、
前記差動検知増幅器は、前記第１及び第２の入力に対する信号振幅の差に基づく振幅を有する前記出力に出力信号を生成するように構成され、
前記第１の入力は、前記ビット線のうちの１つに接続され、
前記第２の入力は、前記ビット線のうちの別の１つに接続される、複数の差動検知増幅器と、
前記ビット線のうちの第１に接続された前記メモリセルのうちの第１、及び前記ビット線のうちの第２に接続された前記メモリセルのうちの第２にプログラム動作を実行するように構成されたコントローラであって、
ａ）１つ以上のプログラミング電圧を前記第１のメモリセルに印加することと、
ｂ）前記差動検知増幅器のうちの第１の、前記出力の信号が第１の振幅を有するように、前記第１及び第２のメモリセルに１つ以上の読み出し電圧を印加することと、
ｃ）前記第１の振幅が目標値と一致する場合、前記プログラム動作を停止することと、
ｄ）前記第１の振幅の絶対値が目標値より小さい場合、工程（ａ）～（ｃ）を繰り返すことと、
ｅ）前記第１の振幅の前記絶対値が前記目標値より大きいと判定し、それに応じて、
ｆ）１つ以上のプログラミング電圧を前記第２のメモリセルに印加する、
ｇ）前記差動検知増幅器のうちの前記第１の、前記出力の信号が第２の振幅を有するように、前記第１及び第２のメモリセルに１つ以上の読み出し電圧を印加する、
ｈ）前記第２の振幅の絶対値が前記目標値と一致する場合、前記プログラム動作を停止する、並びに
ｉ）前記第２の振幅の絶対値が前記目標値より大きい場合、工程（ｆ）～（ｈ）を繰り返すことと、によって、前記第１及び第２のビット線は、前記差動検知増幅器のうちの前記第１の、前記第１及び第２の入力にそれぞれ接続される、コントローラと、を備える、メモリデバイス。

【請求項4】

メモリデバイスであって、
行及び列に配置された複数のメモリセルと、
前記メモリセルの列のうちの１つにそれぞれ接続された複数のビット線と、
前記ビット線の信号振幅を検出するように構成された１つ以上の検知増幅器と、
前記ビット線のうちの２つのビット線の信号振幅の差にそれぞれ基づいて出力信号を生成するように構成された計算回路と、
前記ビット線のうちの第１に接続された前記メモリセルのうちの第１、及び前記ビット線のうちの第２に接続された前記メモリセルのうちの第２にプログラム動作を実行するように構成されたコントローラであって、
１つ以上のプログラミング電圧を前記第１のメモリセルに印加することと、
前記出力信号のうちの第１が第１の振幅を有するように、前記第１及び第２のメモリセルに１つ以上の読み出し電圧を印加することと、
前記第１の振幅が目標値と一致しないと判定し、それに応じて、１つ以上のプログラミング電圧を前記第２のメモリセルに印加することと、によって、前記出力信号のうちの前記第１は、前記第１及び第２のビット線の信号振幅の差に基づく、コントローラと、を備える、メモリデバイス。

【請求項5】

前記コントローラは、前記１つ以上のプログラミング電圧を前記第２のメモリセルに前記印加した後に、
前記出力信号のうちの前記第１が第２の振幅を有するように、前記第１及び第２のメモリセルに１つ以上の読み出し電圧を印加し、
前記第２の振幅が前記目標値と一致すると判定するように更に構成される、請求項４に記載のメモリデバイス。

【請求項6】

メモリデバイスであって、
行及び列に配置された複数のメモリセルと、
前記メモリセルの列のうちの１つにそれぞれ接続された複数のビット線と、
前記ビット線の信号振幅を検出するように構成された１つ以上の検知増幅器と、
前記ビット線のうちの２つのビット線の信号振幅の差にそれぞれ基づいて出力信号を生成するように構成された計算回路と、
前記ビット線のうちの第１に接続された前記メモリセルのうちの第１、及び前記ビット線のうちの第２に接続された前記メモリセルのうちの第２にプログラム動作を実行するように構成されたコントローラであって、
ａ）１つ以上のプログラミング電圧を前記第１のメモリセルに印加することと、
ｂ）前記出力信号のうちの第１が第１の振幅を有するように、前記第１及び第２のメモリセルに１つ以上の読み出し電圧を印加することと、
ｃ）前記第１の振幅が目標値と一致する場合、前記プログラム動作を停止することと、
ｄ）前記第１の振幅の絶対値が前記目標値より小さい場合、工程（ａ）～（ｃ）を繰り返すことと、
ｅ）前記第１の振幅の前記絶対値が前記目標値より大きいと判定し、それに応じて、
ｆ）１つ以上のプログラミング電圧を前記第２のメモリセルに印加すること、
ｇ）前記出力信号のうちの前記第１が第２の振幅を有するように、前記第１及び第２のメモリセルに１つ以上の読み出し電圧を印加すること、
ｈ）前記第２の振幅の絶対値が前記目標値と一致する場合、前記プログラム動作を停止すること、
ｉ）前記第２の振幅の絶対値が前記目標値より大きい場合、工程（ｆ）～（ｈ）を繰り返すことと、によって、前記出力信号のうちの前記第１は、前記第１及び第２のビット線の信号振幅の差に基づく、コントローラと、を備える、メモリデバイス。

【請求項7】

行及び列に配置された複数のメモリセルと、前記メモリセルの列のうちの１つにそれぞれ接続された複数のビット線と、それぞれが第１及び第２の入力及び出力を有する複数の差動検知増幅器であって、前記差動検知増幅器の各々について、前記差動検知増幅器は、前記第１及び第２の入力に対する信号振幅の差に基づく振幅を有する前記出力に出力信号を生成するように構成され、前記第１の入力は、前記ビット線のうちの１つに接続され、前記第２の入力は、前記ビット線のうちの別の１つに接続される、複数の差動検知増幅器と、を有するメモリデバイスをプログラミングする方法であって、前記方法は、
前記ビット線のうちの第１に接続された前記メモリセルのうちの第１、及び前記ビット線のうちの第２に接続された前記メモリセルのうちの第２にプログラム動作を実行することであって、
１つ以上のプログラミング電圧を前記第１のメモリセルに印加することと、
前記差動検知増幅器のうちの第１の、前記出力の信号が第１の振幅を有するように、前記第１及び第２のメモリセルに１つ以上の読み出し電圧を印加することと、
前記第１の振幅が目標値と一致しないと判定し、それに応じて、１つ以上のプログラミング電圧を前記第２のメモリセルに印加することと、によって、前記第１及び第２のビット線は、前記差動検知増幅器のうちの前記第１の、前記第１及び第２の入力にそれぞれ接続される、実行することを含む、方法。

【請求項8】

前記１つ以上のプログラミング電圧を前記第２のメモリセルに前記印加した後に、前記方法は、
前記差動検知増幅器のうちの前記第１の、前記出力の信号が第２の振幅を有するように、前記第１及び第２のメモリセルに１つ以上の読み出し電圧を印加することと、
前記第２の振幅が前記目標値と一致すると判定することと、を更に含む、請求項７に記載の方法。

【請求項9】

行及び列に配置された複数のメモリセルと、前記メモリセルの列のうちの１つにそれぞれ接続された複数のビット線と、それぞれが第１及び第２の入力及び出力を有する複数の差動検知増幅器であって、前記差動検知増幅器の各々について、前記差動検知増幅器は、前記第１及び第２の入力に対する信号振幅の差に基づく振幅を有する前記出力に出力信号を生成するように構成され、前記第１の入力は、前記ビット線のうちの１つに接続され、前記第２の入力は、前記ビット線のうちの別の１つに接続される、複数の差動検知増幅器と、を有するメモリデバイスをプログラミングする方法であって、前記方法は、
前記ビット線のうちの第１に接続された前記メモリセルのうちの第１、及び前記ビット線のうちの第２に接続された前記メモリセルのうちの第２にプログラム動作を実行することであって、
ａ）１つ以上のプログラミング電圧を前記第１のメモリセルに印加することと、
ｂ）前記差動検知増幅器のうちの第１の、前記出力の信号が第１の振幅を有するように、前記第１及び第２のメモリセルに１つ以上の読み出し電圧を印加することと、
ｃ）前記第１の振幅が目標値と一致する場合、前記プログラム動作を停止することと、
ｄ）前記第１の振幅の絶対値が前記目標値より小さい場合、工程（ａ）～（ｃ）を繰り返すことと、
ｅ）前記第１の振幅の前記絶対値が前記目標値より大きいと判定し、それに応じて、
ｆ）１つ以上のプログラミング電圧を前記第２のメモリセルに印加すること、
ｇ）前記差動検知増幅器のうちの前記第１の、前記出力の信号が第２の振幅を有するように、前記第１及び第２のメモリセルに１つ以上の読み出し電圧を印加すること、
ｈ）前記第２の振幅の絶対値が前記目標値と一致する場合、前記プログラム動作を停止すること、
ｉ）前記第２の振幅の絶対値が前記目標値より大きい場合、工程（ｆ）～（ｈ）を繰り返すことと、によって、前記第１及び第２のビット線は、前記差動検知増幅器のうちの前記第１の、前記第１及び第２の入力にそれぞれ接続される、実行すること、を含む、方法。

【請求項10】

行及び列に配置された複数のメモリセルと、前記メモリセルの列のうちの１つにそれぞれ接続された複数のビット線と、を有するメモリデバイスをプログラミングする方法であって、前記方法は、
前記ビット線のうちの第１に接続された前記メモリセルのうちの第１、及び前記ビット線のうちの第２に接続された前記メモリセルのうちの第２にプログラム動作を実行することであって、
１つ以上のプログラミング電圧を前記第１のメモリセルに印加することと、
前記第１及び第２のメモリセルに１つ以上の読み出し電圧を印加して、前記第１及び第２のビット線に第１の読み出し信号を生成することと、
前記第１の読み出し信号の振幅の差が目標値と一致しないと判定し、それに応じて、１つ以上のプログラミング電圧を前記第２のメモリセルに印加することと、によって、実行すること、を含む、方法。

【請求項11】

前記１つ以上のプログラミング電圧を前記第２のメモリセルに前記印加した後に、前記方法は、
前記第１及び第２のメモリセルに１つ以上の読み出し電圧を印加して、前記第１及び第２のビット線に第２の読み出し信号を生成することと、
前記第２の読み出し信号の振幅の差が前記目標値と一致することを判定することと、を更に含む、請求項１０に記載の方法。

【請求項12】

行及び列に配置された複数のメモリセルと、前記メモリセルの列のうちの１つにそれぞれ接続された複数のビット線と、を有するメモリデバイスをプログラミングする方法であって、前記方法は、
前記ビット線のうちの第１に接続された前記メモリセルのうちの第１、及び前記ビット線のうちの第２に接続された前記メモリセルのうちの第２にプログラム動作を実行することであって、
ａ）１つ以上のプログラミング電圧を前記第１のメモリセルに印加することと、
ｂ）前記第１及び第２のメモリセルに１つ以上の読み出し電圧を印加して、前記第１及び第２のビット線に第１の読み出し信号を生成することと、
ｃ）前記第１の読み出し信号の振幅の差が目標値と一致する場合、前記プログラム動作を停止することと、
ｄ）前記第１の読み出し信号の前記振幅の差の絶対値が前記目標値より小さい場合、工程（ａ）～（ｃ）を繰り返すことと、
ｅ）前記第１の読み出し信号の前記振幅の差の前記絶対値が前記目標値より大きいと判定し、それに応じて、
ｆ）１つ以上のプログラミング電圧を前記第２のメモリセルに印加すること、
ｇ）前記第１及び第２のメモリセルに１つ以上の読み出し電圧を印加して、前記第１及び第２のビット線に第２の読み出し信号を生成すること、
ｈ）前記第２の読み出し信号の振幅の差が前記目標値と一致する場合、前記プログラム動作を停止すること、
ｉ）前記第２の読み出し信号の前記振幅の差の絶対値が前記目標値より大きい場合、工程（ｆ）～（ｈ）を繰り返すことと、によって、実行すること、を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願）
本出願は、２０１７年９月１４日出願の米国仮特許出願第６２／５５８，８１６号及び２０１８年７月２日出願の米国特許出願第１６／０２５，０３９号の利益を主張するものである。

【0002】

（発明の分野）
本発明は、不揮発性メモリアレイに関する。

【背景技術】

【0003】

分割ゲート型不揮発性メモリセル、及びかかるセルのアレイは周知である。例えば、米国特許第５，０２９，１３０号（「’１３０特許」）は、分割ゲート不揮発性メモリセルのアレイを開示する。メモリセルを図１に示す。各メモリセル１０は、半導体基板１２内に形成され、チャネル領域１８をその間に有するソース領域及びドレイン領域１４／１６を含む。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方及びドレイン領域１６の一部の上方に形成され、それから絶縁される（かつその伝導率を制御する）。制御ゲート２２（ワード線ゲート又は選択ゲートとも呼ばれる）は、チャネル領域１８の第２の部分の上方に配設され、そこから絶縁される（かつその伝導率を制御する）第１の部分２２ａと、浮遊ゲート２０の上方に延在する第２の部分２２ｂと、を有する。浮遊ゲート２０及び制御ゲート２２は、ゲート酸化物２６によって基板１２から絶縁される。

【0004】

メモリセルは、制御ゲート２２に高圧正電圧を印加することによって消去され（ここで電子は、浮遊ゲートから除去される）、それにより、ファウラーノルドハイムトンネリングによって浮遊ゲート２０から制御ゲート２２まで中間絶縁体２４を通って浮遊ゲート２０の電子をトンネリングさせる。

【0005】

メモリセルは、制御ゲート２２に正電圧、及びドレイン１６に正電圧を印加することによってプログラムされる（ここで電子は、浮遊ゲートに印加される）。電子電流は、ソース１４からドレイン１６に向かって流れることになる。電子は、制御ゲート２２と浮遊ゲート２０との間の間隙に達すると、加速し発熱する。熱せられた電子のいくらかは、浮遊ゲート２０からの静電引力に起因してゲート酸化物２６を通って浮遊ゲート２０のに注入される。

【0006】

メモリセルは、ドレイン１６及び制御ゲート２２に正の読み出し電圧を印加することによって読み出される（制御ゲート下のチャネル領域をオンにする）。浮遊ゲート２０が正に帯電する（すなわち、電子を消去し、ドレイン１６に正に結合する）場合、浮遊ゲート２０下のチャネル領域の部分は、次に同様にオンになり、電流は、チャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）場合、次に浮遊ゲート２０下のチャネル領域の部分は、ほとんど又は完全にオフになり、電流は、チャネル領域１８を流れず（又はわずかに流れる）、プログラムされた状態又は「０」の状態として検知される。

【0007】

メモリアレイのアーキテクチャを図２に示す。メモリセル１０は、行及び列に配置される。各列において、メモリセルは、端から端まで鏡像的に配置され、その結果、それらのメモリセルは、それぞれが共通ソース領域１４（Ｓ）を共有するメモリセルの対として形成され、メモリセル対の隣接するセットはそれぞれ共通ドレイン領域１６（Ｄ）を共有する。任意の所与のメモリセルの行のソース領域１４（Ｓ）は全て、ソース線１４ａによって電気的に接続される。任意選択的に、ソース線１４ａのグループ、又はメモリアレイ内の全てのソース線１４ａは、共通のソース線１４ｂによって互いに電気的に接続することができる。任意の所与のメモリセルの列のドレイン領域１６（Ｄ）は全て、ビット線１６ａによって電気的に接続される。任意の所与のメモリセルの行の制御ゲート２２は全て、制御ゲート線２２ａ（ワード線又は選択ゲート線とも呼ばれる）によって電気的に接続される。したがって、メモリセルを個々にプログラム及び読み出しすることができる一方、メモリセル消去は１行ずつ実行される（メモリセルの各行は、制御ゲート線２２ａへの高電圧の印加によって一緒に消去される）。特定のメモリセルが消去されるべき場合、同じ行内のメモリセル全てもまた消去されなければならない。行デコーダ及び列デコーダは、入力行及び列アドレスをデコードし、制御ゲート線２２ａ及びビット線１６ａにそれぞれ適切な電圧を提供する。検知増幅器は、読み出し動作中にビット線の電圧又は電流を検知する。

【0008】

当業者は、ソース及びドレインに互換性があり得ることを理解しており、ここで浮遊ゲートは、図３に示されるようにドレインの代わりにソースの上方に部分的に延在し得る。図４は、メモリセル１０、ソース線１４ａ、ビット線１６ａ、及び制御ゲート線２２ａを含む対応するメモリセルアーキテクチャを最も良く示している。これらの図から自明のように、同じ行のメモリセル１０は、同じソース線１４ａ及び同じ制御ゲート線２２ａを共有する一方で、同じ列の全てのセルのドレインは、同じビット線１６ａに電気的に接続されている。アレイの設計は、デジタルアプリケーション用に最適化されており、例えば、１．６Ｖ及び７．６Ｖを選択した制御ゲート線２２ａ及びソース線１４ａにそれぞれ印加し、選択したビット線１６ａを接地することによるなど、選択したセルの個々のプログラミングを可能にする。同じ対の中の選択されていないメモリセルを妨害することは、選択されていないビット線１６ａに２ボルト超の電圧を印加し、残りの線を接地することによって回避される。消去に関与しているプロセス（浮遊ゲート２０から制御ゲート２２までの電子のファウラーノルドハイムトンネリング）は、ドレイン電圧（すなわち、同じソース線１４ａを共有する行方向で２つの隣接するセルにより異なり得る電圧のみ）に弱く影響を受けるだけであるので、メモリセル１０を個々に消去することはできない。

【0009】

３つ以上のゲートを有する分割ゲートメモリセルもまた既知である。例えば、図５に示されるように、ソース領域１４、ドレイン領域１６、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０、チャネル領域１８の第２の部分の上方にある制御ゲート２２、浮遊ゲート２０の上方にある結合ゲート２８、及びソース領域１４の上方にある消去ゲート３０を有するメモリセルが、知られている。結合ゲートは、制御ゲートと呼ばれることもあるが、本明細書では明確にするために結合ゲートとのみ呼ばれることに留意されたい（よって、チャネル領域１８の一部分を制御するために使用される制御ゲート２２と区別され得る）。プログラミングは、浮遊ゲート２０にそれ自体を注入するチャネル領域１８からの熱せられた電子によって示される。消去は、消去ゲート３０に高圧正電圧を印加することにより、浮遊ゲート２０から消去ゲート３０への電子トンネリングによって示される。

【0010】

４ゲートのメモリセルアレイのアーキテクチャは、図６に示されるように構成され得る。この実施形態では、それぞれの水平の制御ゲート線２２ａは、メモリセルのその行の制御ゲート２２全てを電気的に一緒に接続する。それぞれの水平の結合ゲート線２８ａは、メモリセルのその行の結合ゲート２８全てを電気的に一緒に接続する。それぞれの水平のソース線１４ａは、ソース領域１４を共有するメモリセルの２つの行に対するソース領域１４全てを電気的に一緒に接続する。それぞれのビット線１６ａは、メモリセルのその列のドレイン領域１６を電気的に一緒に接続する。それぞれの消去ゲート線３０ａは、消去ゲート３０を共有するメモリセルの２つの行に対する消去ゲート３０全てを電気的に一緒に接続する。以前のアーキテクチャと同様に、個々のメモリセルは、独立してプログラム及び読み出しを行うことができる。しかしながら、セルを個々に消去する方法はない。消去は、消去ゲート線３０ａに高圧正電圧を印加することによって実行され、このことは同じ消去ゲート線３０ａを共有するメモリセルの両方の行の同時消去をもたらす。例示的な動作電圧は、以下の表１のものを挙げることができ、選択線（Ｓｅｌ．）は、ターゲットメモリセルを含むものであり、非選択線（Ｕｎｓｅｌ．）は、ターゲットメモリセルを含まない残りの線である。

【表1】

【0011】

３つの導電ゲートを有する分割ゲート不揮発性メモリセル、及びこのようなセルのアレイも既知である。例えば、米国特許第７，３１５，０５６号（「’０５６特許」）は、分割ゲート不揮発性メモリセルのアレイを開示する。メモリセルを図７に示す。各メモリセル１０は、半導体基板１２内に形成され、チャネル領域１８をその間に有するソース領域及びドレイン領域１４／１６を含む。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に配置され、そこから絶縁されて（そしてその導電性を制御して）おり、またソース領域１４の一部の上方に形成されている。制御ゲート２２は、チャネル領域１８の第２の部分の上方に配設され、そこから絶縁される（かつその伝導率を制御する）第１の部分２２ａと、浮遊ゲート２０の上方に延在する第２の部分２２ｂと、を有する。プログラム／消去ゲート３２は、ソース領域１４の上方に配設されて浮遊ゲート２０に横方向に隣接する第１の部分３２ａと、浮遊ゲート２０の上方に延在する第２の部分３２ｂと、を有する。

【0012】

高圧正電圧をＰＥゲート３２に印加することによって、メモリセルが消去される（電子が浮遊ゲートから除去される）。これによって、浮遊ゲート２０の電子は、中間絶縁物を通って浮遊ゲート２０からＰＥゲート３２までファウラーノルデハイムトンネリングを介してトンネルする。

【0013】

制御ゲート２２に正電圧を、ソース領域１４に正電圧を、ＰＥゲート３２に正電圧を印加することによって、メモリセルがプログラムされる（浮遊ゲートに電子が印加される）。ドレイン１６からソース１４に向かって電子電流が流れる。電子は、制御ゲート２２と浮遊ゲート２０との間の間隙に達すると、加速し発熱する。熱せられた電子の一部は、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。

【0014】

メモリセルは、ドレイン１６及び制御ゲート２２に正の読み出し電圧を印加することによって読み出される（制御ゲート下のチャネル領域をオンにする）。浮遊ゲート２０がプラスに帯電すると（すなわち電子が消去されて、ソース１４に正に結合すると）、浮遊ゲート２０の下のチャネル領域の部分もターンオンして、電流がチャネル領域１８をわたって流れ、消去又は「１」状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）場合、次に浮遊ゲート２０下のチャネル領域の部分は、ほとんど又は完全にオフになり、電流は、チャネル領域１８を流れず（又はわずかに流れる）、プログラムされた状態又は「０」の状態として検出される。

【0015】

典型的な動作電圧は以下のようにすることができる。

【表2】

【0016】

メモリアレイのアーキテクチャを図８に示す。メモリセル１０は、行及び列に配置される。各列において、メモリセルは端から端まで鏡像的に配置され、その結果、それらのメモリセルは、それぞれが共通ソース領域１４を共有するメモリセルの対として形成され、メモリセル対の隣接するセットはそれぞれ共通ドレイン領域１６を共有する。任意の所与のメモリセルの行のソース領域１４は全て、ソース線１４ａによって共に電気的に接続される。任意の所与のメモリセルの列のドレイン領域１６は全て、ビット線１６ａによって共に電気的に接続される。任意の所与のメモリセルの行の制御ゲート２２は全て、制御ゲート線２２ａによって共に電気的に接続される。任意の所与の行のメモリセルのＰＥゲート３２は全て、ＰＥゲート線３２ａによって共に電気的に接続されている。したがって、メモリセルを個々にプログラムして読み出すことができる一方で、行対によってメモリセル消去が行われる（ＰＥゲート３２を共有するメモリセルの各行対は、ＰＥゲート線３２ａに高電圧を印加することにより共に消去される）。特定のメモリセルを消去する場合、２つの行にある全てのメモリセルも消去される。

【0017】

近年、マルチビットストレージ又はアナログ信号記憶装置のいずれかの特定の値（アナログ値を含む）にプログラムされる各メモリセルを必要とする、分割ゲート不揮発性メモリセルのための新しいアプリケーションが開発されている。プログラミングは、１つ以上の短いプログラム電圧パルスを使用してメモリセルをプログラミングすることによって実行することができ、続いてプログラムは、メモリセルのプログラム状態を確認するための動作を検証する。セルが十分にプログラムされている場合、１つ以上の追加のプログラムパルスが印加される。これは、プログラム検証動作は、セルが所望のプログラム状態を達成したことを確認するまで継続する。

【0018】

しかしながら、プログラム検証動作が、セルがオーバープログラムされた（すなわち、オーバーシュート）と判定する場合、そのメモリセルのみを消去する方法はない。メモリセルの行全体、複数行、ブロック、又はアレイ全体は、オーバープログラムされたセルに対処するために消去されるであろう。次いで、全ての消去されたセルのプログラミングは、最初から再びやり直す必要がある。

【0019】

周囲のメモリセルを消去する必要なく、オーバープログラムされたメモリセルの補償を可能にするメモリセルアレイが必要とされている。

【発明の概要】

【0020】

前述の問題及び必要性は、行及び列に配置された複数のメモリセルと、メモリセルの列のうちの１つにそれぞれ接続された複数のビット線と、それぞれが第１及び第２の入力及び出力を有する複数の差動検知増幅器と、を含むメモリデバイスによって対処される。差動検知増幅器の各々について、差動検知増幅器は、第１及び第２の入力に対する信号振幅の差に基づく振幅を有する出力に出力信号を生成するように構成され、第１の入力は、ビット線のうちの１つに接続され、第２の入力は、ビット線のうちの別の１つに接続される。

【0021】

メモリデバイスは、行及び列に配置された複数のメモリセルと、メモリセルの列のうちの１つにそれぞれ接続された複数のビット線と、ビット線の信号振幅を検出するように構成された１つ以上の検知増幅器と、ビット線のうちの２つのビット線の信号振幅の差にそれぞれ基づいて出力信号を生成するように構成された計算回路と、を含む。

【0022】

行及び列に配置された複数のメモリセルと、メモリセルの列のうちの１つにそれぞれ接続された複数のビット線と、それぞれが第１及び第２の入力及び出力を有する複数の差動検知増幅器であって、差動検知増幅器の各々について、差動検知増幅器は、第１及び第２の入力に対する信号振幅の差に基づく振幅を有する出力に出力信号を生成するように構成され、第１の入力は、ビット線のうちの１つに接続され、第２の入力は、ビット線のうちの別の１つに接続される、複数の差動検知増幅器と、を有するメモリデバイスをプログラミングする方法である。本方法は、ビット線のうちの第１に接続されたメモリセルのうちの第１、及びビット線のうちの第２に接続されたメモリセルのうちの第２にプログラム動作を実行することであって、第１及び第２のビット線は、１つ以上のプログラミング電圧を第１のメモリセルに印加することと、第１の差動検知増幅器の出力の信号が第２の振幅を有するように、第１及び第２のメモリセルに１つ以上の読み出し電圧を印加することと、第１の振幅が目標値と一致しないと判定し、それに応じて、１つ以上のプログラミング電圧を第２のメモリセルに印加することと、によって、差動検知増幅器のうちの第１の、第１及び第２の入力にそれぞれ接続される、実行すること、を含む。

【0023】

行及び列に配置された複数のメモリセルと、メモリセルの列のうちの１つにそれぞれ接続された複数のビット線と、それぞれが第１及び第２の入力及び出力を有する複数の差動検知増幅器であって、差動検知増幅器の各々について、差動検知増幅器は、第１及び第２の入力に対する信号振幅の差に基づく振幅を有する出力に出力信号を生成するように構成され、第１の入力は、ビット線のうちの１つに接続され、第２の入力は、ビット線のうちの別の１つに接続される、複数の差動検知増幅器と、を有するメモリデバイスをプログラミングする方法である。本方法は、ビット線のうちの第１に接続されたメモリセルのうちの第１、及びビット線のうちの第２に接続されたメモリセルのうちの第２にプログラム動作を実行することであって、第１及び第２のビット線は、
ａ）１つ以上のプログラミング電圧を第１のメモリセルに印加することと、
ｂ）第１の差動検知増幅器の出力の信号が第１の振幅を有するように、第１及び第２のメモリセルに１つ以上の読み出し電圧を印加することと、
ｃ）第１の振幅が目標値と一致する場合、プログラム動作を停止することと、
ｄ）第１の振幅の絶対値が目標値より小さい場合、工程（ａ）～（ｃ）を繰り返すことと、
ｅ）第１の振幅の絶対値が目標値より大きいと判定し、それに応じて、
ｆ）１つ以上のプログラミング電圧を第２のメモリセルに印加すること、
ｇ）第１の差動検知増幅器の出力の信号が第２の振幅を有するように、第１及び第２のメモリセルに１つ以上の読み出し電圧を印加すること、並びに
ｈ）第２の振幅の絶対値が目標値と一致する場合、プログラム動作を停止すること、
ｉ）第２の振幅の絶対値が目標値より大きい場合、工程（ｆ）～（ｈ）を繰り返すことと、によって、差動検知増幅器のうちの第１の、第１及び第２の入力にそれぞれ接続される、実行すること、を含む。

【0024】

行及び列に配置された複数のメモリセルと、メモリセルの列のうちの１つにそれぞれ接続された複数のビット線と、を有するメモリデバイスをプログラミングする方法であって、方法は、ビット線のうちの第１に接続されたメモリセルのうちの第１、及びビット線のうちの第２に接続されたメモリセルのうちの第２にプログラム動作を実行することであって、１つ以上のプログラミング電圧を第１のメモリセルに印加することと、第１及び第２のメモリセルに１つ以上の読み出し電圧を印加して、第１及び第２のビット線に第１の読み出し信号を生成することと、第１の読み出し信号の振幅の差が目標値と一致しないと判定し、それに応じて、１つ以上のプログラミング電圧を第２のメモリセルに印加することと、によって、実行すること、を含む、方法である。

【0025】

行及び列に配置された複数のメモリセルと、メモリセルの列のうちの１つにそれぞれ接続された複数のビット線と、を有するメモリデバイスをプログラミングする方法である。本方法は、ビット線のうちの第１に接続されたメモリセルのうちの第１、及びビット線のうちの第２に接続されたメモリセルのうちの第２にプログラム動作を実行することであって、
ａ）１つ以上のプログラミング電圧を第１のメモリセルに印加することと、
ｂ）第１及び第２のメモリセルに１つ以上の読み出し電圧を印加して、第１及び第２のビット線に第１の読み出し信号を生成することと、
ｃ）第１の読み出し信号の振幅の差が目標値と一致する場合、プログラム動作を停止することと、
ｄ）第１の読み出し信号の振幅の差の絶対値が目標値より小さい場合、工程（ａ）～（ｃ）を繰り返すことと、
ｅ）第１の読み出し信号の振幅の差の絶対値が目標値より大きいと判定し、それに応じて、
ｆ）１つ以上のプログラミング電圧を第２のメモリセルに印加すること、
ｇ）第１及び第２のメモリセルに１つ以上の読み出し電圧を印加して、第１及び第２のビット線に第２の読み出し信号を生成すること、並びに
ｈ）第２の読み出し信号の振幅の差が目標値と一致する場合、プログラム動作を停止すること、
ｉ）第２の読み出し信号の振幅の差の絶対値が目標値より大きい場合、工程（ｆ）～（ｈ）を繰り返すことと、によって、実行すること、を含む。

【0026】

本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。

【0027】

【0028】

【0029】

【0030】

【0031】

【0032】

【0033】

【0034】

【0035】

【0036】

【図面の簡単な説明】

【0037】

【図1】従来の２ゲート不揮発性メモリセルの横断面図である。

【図2】図１の従来の２ゲート不揮発性メモリセルのアーキテクチャの概略図である。

【図3】従来の２ゲート不揮発性メモリセルの対の横断面図である。

【図4】図３の従来の２ゲート不揮発性メモリセルのアーキテクチャの概略図である。

【図5】従来の４ゲート不揮発性メモリセルの横断面図である。

【図6】図５の従来の４ゲート不揮発性メモリセルのアーキテクチャの概略図である。

【図7】従来の３ゲート不揮発性メモリセルの横断面図である。

【図8】図７の従来の３ゲート不揮発性メモリセルのアーキテクチャの概略図である。

【図9】差動検知増幅器に接続されたスーパーセルの概略図である。

【図10】差動検知増幅器に接続されたスーパーセルのアレイの概略図である。

【図11】スーパーセルのアレイの別の実施形態の概略図である。

【発明を実施するための形態】

【0038】

本発明は、オーバープログラムされているメモリセル、又はアンダープログラムされているメモリセルの単一セル補償を提供する分割ゲート不揮発性メモリセルのアレイ用の新規アーキテクチャ構成を含む。アーキテクチャは、メモリセルの対（「スーパーセル」４０と総称される各対）を含み、メモリセル対の読み出し出力は、図９に示すように差動検知増幅器４２への入力として提供される。差動検知増幅器４２の出力４２ａは、負（－）増幅器入力の信号の振幅によって減算された正（＋）増幅器入力の信号の振幅に基づく。したがって、セル１０Ａ（すなわち、そのビット線１６ａ）の出力は、正（＋）増幅器入力に接続され、セル１０Ｂ（すなわち、そのビット線１６ａ）の出力は、負（－）増幅器入力に接続され、これにより、差動検知増幅器４２の出力４２ａの信号の振幅は、セル１０Ｂによって生成された信号の振幅によって減算されたセル１０Ａによって生成された信号の振幅から導出される。差動検知増幅器は、好ましくは、ビット線の信号を（減算の前又は後のいずれかに）増幅するので、より容易に検出及び使用されることに留意されたい。そのため、出力４２ａの信号の振幅は、入力１６ａの信号間の実際の差である必要はなく、むしろ、入力１６ａの信号振幅間の差に基づいて（例えば、比例して、オフセットして、直線的に増加して、そうでなければ除かれて）増幅値を有することになる。

【0039】

セル１０Ａが所望の目標正プログラミング状態にプログラムされている場合、セル１０Ａをプログラムするために電圧の１つ以のプログラミングパルスが使用される。１つ以上の介在する読み出し動作は、セル１０のプログラミング状態を確認するために使用される。所望のプログラミング状態が達成されるまで、プロセスを繰り返す。しかしながら、セル１０Ａがオーバープログラムされる場合、セル１０Ｂをオーバーシュートにほぼ等しいレベルにプログラミングすることによって補償することができる。そして、差動検知増幅器４２によるセル１０Ａの出力からセル１０Ｂの出力が効果的に減算されると、（差動検知増幅器４２の出力４２ａとして）所望のプログラミング出力が達成される。セル１０Ａがオーバープログラムされる場合、この解決策は、セル１０Ａを消去し、もう一度やり直すことを回避する。セル１０Ｂがオーバープログラムされる場合、セル１０Ａは、元のプログラミングされた状態にセル１０Ｂのオーバーシュートの量を加えたレベルにほぼ等しいレベルに再びプログラムすることができる。セル１０Ａ及び１０Ｂのこの交互プログラミングは、スーパーセル４０の正確な所望のプログラミング状態が達成されるまで継続することができる。

【0040】

同様に、所望の負のプログラミング状態が存在する場合、セル１０Ｂは、（１つ以上の介在読み出し動作によって確認されるように）差動検知増幅器４２への負入力として提供されるため、その状態を達成するようにプログラムされる。セル１０Ｂがその状態を達成しようとするようにオーバープログラムされる場合、セル１０Ａは、スーパーセル４０の正確な所望のプログラミング状態（差動検知増幅器４２によるセル１０Ｂの（負の）出力にセル１０Ａの出力が効果的に加えられるとき）が達成されるまで、オーバーシュートなどにほぼ等しいレベルにプログラムされる。したがって、いずれの場合も（所望のプログラミング状態は正又は負である）、出力４２ａの出力信号の絶対値が目標値と一致するまで、第１のセルのプログラミングが実行される。第１のセルが代わりにオーバープログラムされる（すなわち、出力信号の絶対値が目標値を超える）場合、第２のセルは、目標値と一致するまで出力信号の絶対値を低減するようにプログラムされる。

【0041】

図１０は、コントローラ４４の制御下で動作するスーパーセル４０のアレイ構成を示し（すなわち、コントローラ４４は、メモリセルを読み出し、プログラミングし、消去するためのワード線、ビット線、ソース線などの様々なメモリアレイ線に様々な電圧を提供する行及び列アドレスデコーダ４６及び４７などの回路を制御する）、各スーパーセル４０は、メモリセル１０Ａ及び１０Ｂの対を含む。メモリセルは、行及び列に配置され、図１，３，５及び７に関連して上述した２ゲート、３ゲート、又は４ゲートメモリセルなどの任意の不揮発性メモリセルであってもよい。メモリアレイは、ワード線ＷＬ０～ＷＬｎ（各々が１行のメモリセルの制御ゲート２２に接続され、動作電圧を供給する行アドレスデコーダ４６に接続される）及びビット線ＢＬ０～ＢＬｍ（各々が１列のメモリセルのドレイン領域１６に接続され、動作電圧を供給する列アドレスデコーダ４７に接続される）を含む。具体的には、ビット線ＢＬ０及びＢＬ１は、第１の２列のメモリセルに接続され、そのようなセルの各行は、１つのスーパーセル４０を形成する一対のメモリセル１０Ａ及び１０Ｂを含む。したがって、ビット線ＢＬ０及びＢＬ１に接続されたスーパーセル４０の列が存在する。差動検知増幅器４２－１～４２－ｐが存在し、差動検知増幅器４２－１は、ビット線ＢＬ０及びＢＬ１に接続され（ビット線ＢＬ０が差動検知増幅器４２－１の正入力に接続され、ビット線ＢＬ１が差動検知増幅器４２－１の負入力に接続される）、ビット線ＢＬ２及びＢＬ３に接続された差動検知増幅器４２－２などがある。適切なワード線ＷＬを活性化することにより、各スーパーセル４０は、個々にプログラムされ、読み出されることができる。例えば、読み出し電圧（読み出し電圧の下に保持された全ての他のワード線を有する）にＷＬ０を配置すると、スーパーセル４０の第１の行は、差動検知増幅器４２－１～４２－ｐによって個々に読み出すことができる。

【0042】

左上のスーパーセル４０（すなわち、ワード線ＷＬ０及びＷＬ１及びビット線ＢＬ０及びＢＬ１に接続されたメモリセル１０Ａ及び１０Ｂを有するスーパーセル４０）の例示的なプログラム動作は、１つ以上のプログラミング電圧をセル１０Ａに印加することによって開始することができる。次いで、１つ以上の読み出し電圧がスーパーセル４０に印加されて、所望のプログラム状態が達成されたかどうかを判定する（すなわち、差動検知増幅器４２－１の出力４２ａの信号の振幅は目標値と一致する）。一致は、信号振幅が正確に目標値であるか、又は目標値の周囲の特定の範囲内にある信号振幅を含む。一致する場合、プログラミングは停止する。アンダーシュートのために一致がない場合、上記プログラミング及び読み出しが繰り返される。オーバーシュートのために一致がない場合、オーバーシュートを補償するために１つ以上のプログラミング電圧がセル１０Ｂに印加される。次いで、１つ以上の読み出し電圧がスーパーセルに印加されて、所望のプログラム状態が達成されたかどうかを判定する（すなわち、差動検知増幅器４２－１の出力４２ａの信号の振幅は目標値と一致する）。上記のオーバーシュート又はアンダーシュートプログラミング及び読み出しは、差動検知増幅器出力の信号の振幅が目標値と一致するまで継続する。

【0043】

図１１は、読み出し動作中にビット線電圧を個々に検知及び増幅する従来の検知増幅器４８を含む代替実施形態を示す。次いで、検知された電圧を計算回路５０に提供し、これは偶数番号のビット線の信号値から奇数番号のビット線の信号値の減算を実行して、スーパーセル４０の読み出し値を判定する。

【0044】

本発明は、本明細書に図示した上記実施形態（複数可）に限定されるものではなく、任意の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。単一の材料層は、複数のそのような又は類似の材料層として形成することができ、そして、逆もまた同様である。最後に、計算回路５０は、検知増幅器４８とは別個のものとして示されているが、計算回路５０は、検知増幅器回路４８の一部として組み込まれ得る。あるいは、計算回路５０は、コントローラ４４の一部として組み込まれ得る。スーパーセルは、同じ行内の２つの隣接するメモリセルとして示されているが、スーパーセルは、異なる行内に２つのメモリセルを含み得る。例えば、スーパーセル４０は、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセルと、ワード線ＷＬ１及びＢＬ１に接続されたメモリセルとを含み得る。実際に、ビット線ＢＬ０及びＢＬ１のためのスーパーセル４０を形成するためにメモリセルを対にすることは、ビット線ＢＬ０に接続されたメモリセルのうちのいずれか１つを、ビット線ＢＬ１に接続されたメモリセルのうちの任意の１つと対にすることを含み得る。

【0045】

本明細書で使用される、用語「～上方に（over）」及び「～の上に（on）」は共に、「直接的に～の上に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「間接的に～の上に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「取り付けられた」は、「直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板上方に」要素を形成することは、中間材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】