特許 7118130 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-08-04

(45)【発行日】2022-08-15

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20220805BHJP

   G09G 3/20 20060101ALI20220805BHJP

   H01L 27/32 20060101ALI20220805BHJP

   H05B 33/02 20060101ALI20220805BHJP

   H01L 51/50 20060101ALI20220805BHJP

【ＦＩ】

G09G3/3233

G09G3/20 624B

G09G3/20 611H

G09G3/20 621F

G09G3/20 611A

G09G3/20 660U

G09G3/20 650J

G09G3/20 642C

G09G3/20 611J

H01L27/32

H05B33/02

H05B33/14 A

【請求項の数】 13

(21)【出願番号】P 2020501609

(86)(22)【出願日】2019-01-25

(86)【国際出願番号】 JP2019002540

(87)【国際公開番号】W WO2019163402

(87)【国際公開日】2019-08-29

【審査請求日】2021-12-22

(31)【優先権主張番号】P 2018027890

(32)【優先日】2018-02-20

(33)【優先権主張国・地域又は機関】JP

【早期審査対象出願】

(73)【特許権者】

【識別番号】316005926

【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】豊村 直史

【審査官】橋本 直明

(56)【参考文献】

【文献】特開２０１３－２２８５３１（ＪＰ，Ａ）

【文献】特開２００８－１７５９４５（ＪＰ，Ａ）

【文献】特開２０１７－０９０７１２（ＪＰ，Ａ）

【文献】特開２００７－０１１３２２（ＪＰ，Ａ）

【文献】国際公開第２０１２／０５６４９７（ＷＯ，Ａ１）

【文献】特開２００８－２４９７４４（ＪＰ，Ａ）

【文献】特開２０１４－０７１４５０（ＪＰ，Ａ）

【文献】特開２００９－０１４９３３（ＪＰ，Ａ）

【文献】特開２００７－２９８９７３（ＪＰ，Ａ）

【文献】特開２０１６－０３８４２５（ＪＰ，Ａ）

【文献】特開２０１５－０２５９７８（ＪＰ，Ａ）

【文献】国際公開第２０１３／０７６７７４（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１７／０１４８３８４（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／０３４５８８３（ＵＳ，Ａ１）

【文献】韓国公開特許第１０－２００５－００５２０３３（ＫＲ，Ａ）

【文献】韓国公開特許第１０－２０１２－００４０８６７（ＫＲ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｇ ３／３２３３

Ｇ０９Ｇ ３／２０

Ｈ０１Ｌ ２７／３２

Ｈ０５Ｂ ３３／０２

Ｈ０１Ｌ ５１／５０

(57)【特許請求の範囲】

【請求項1】

信号電圧を画素に供給する第１データ線および第２データ線と、
前記第１データ線に一方の電極が接続され、前記第２データ線に他方の電極が接続される第１容量と、
第１電圧を前記第１データ線に供給する第１トランジスタと、
前記第１電圧とは異なる第２電圧を前記第２データ線に供給する第２トランジスタと、
発光素子と、
第２容量と、
ゲートノードに前記第２容量が接続され、前記第２容量に蓄積された電圧に応じた電流を前記発光素子に供給する駆動トランジスタと、
前記第２容量への前記信号電圧の書き込みを制御する第３トランジスタと、
前記第３トランジスタを介して供給された前記信号電圧の前記第２容量への書き込みを制御する第４トランジスタと、
前記駆動トランジスタと前記発光素子のアノードとの間の接続を制御する第５トランジスタと、
ソースノード及びドレインノードのうち一方が前記駆動トランジスタと前記第５トランジスタとの接続点に接続され、前記ソースノード及び前記ドレインノードのうち他方が前記第３トランジスタと前記第２データ線と前記第１容量とを介して前記第１データ線に接続された第６トランジスタと、
を備え、
前記第４トランジスタは、前記第３トランジスタと前記第２容量との間に直列接続されている
表示装置。

【請求項2】

信号電圧を画素に供給する第１データ線および第２データ線と、
前記第１データ線に一方の電極が接続され、前記第２データ線に他方の電極が接続される第１容量と、
第１電圧を前記第１データ線に供給する第１トランジスタと、
前記第１電圧とは異なる第２電圧を前記第２データ線に供給する第２トランジスタと、
発光素子と、
第２容量と、
ゲートノードに前記第２容量が接続され、前記第２容量に蓄積された電圧に応じた電流を前記発光素子に供給する駆動トランジスタと、
前記第２容量への前記信号電圧の書き込みを制御する第３トランジスタと、
前記第３トランジスタを介して供給された前記信号電圧の前記第２容量への書き込みを制御する第４トランジスタと、
前記駆動トランジスタと前記発光素子のアノードとの間の接続を制御する第５トランジスタと、
ソースノード及びドレインノードのうち一方が前記駆動トランジスタと前記第５トランジスタとの接続点に接続され、前記ソースノード及び前記ドレインノードのうち他方が前記第３トランジスタと前記第２データ線と前記第１容量とを介して前記第１データ線に接続された第６トランジスタと、
を備え、
前記第３トランジスタは、少なくとも前記第４トランジスタを介して前記第２容量に接続される、
表示装置。

【請求項3】

信号電圧を画素に供給する第１データ線および第２データ線と、
前記第１データ線に一方の電極が接続され、前記第２データ線に他方の電極が接続される第１容量と、
第１電圧を前記第１データ線に供給する第１トランジスタと、
前記第１電圧とは異なる第２電圧を前記第２データ線に供給する第２トランジスタと、
発光素子と、
第２容量と、
ゲートノードに前記第２容量が接続され、前記第２容量に蓄積された電圧に応じた電流を前記発光素子に供給する駆動トランジスタと、
前記第２容量への前記信号電圧の書き込みを制御する第３トランジスタと、
前記第３トランジスタを介して供給された前記信号電圧の前記第２容量への書き込みを制御する第４トランジスタと、
前記駆動トランジスタと前記発光素子のアノードとの間の接続を制御する第５トランジスタと、
ソースノード及びドレインノードのうち一方が前記駆動トランジスタと前記第５トランジスタとの接続点に接続され、前記ソースノード及び前記ドレインノードのうち他方が前記第３トランジスタと前記第２データ線と前記第１容量とを介して前記第１データ線に接続された第６トランジスタと、
を備え、
前記第４トランジスタのソースノード及びドレインノードのうちの一方は、前記第２容量の一方の電極と電気的に接続され、前記ソースノード及びドレインノードのうちの他方は、前記第３トランジスタのソースノード又はドレインノードと電気的に接続される、
表示装置。

【請求項4】

前記第６トランジスタのソースノード及びドレインノードのうちの一方は、前記駆動トランジスタのソースノード及びドレインノードのうちの一方と前記第５トランジスタのソースノード及びドレインノードのうちの一方との間に接続される
請求項１～３の何れか１項に記載の表示装置。

【請求項5】

前記第６トランジスタのソースノード及びドレインノードのうちの他方は、前記第４トランジスタのソースノード及びドレインノードのうちの一方に直接接続され、
前記第４トランジスタのソースノード及びドレインノードのうちの他方は、前記駆動トランジスタのゲートノードに直接接続される、
請求項４に記載の表示装置。

【請求項6】

前記第１トランジスタは、前記第１電圧を前記第１容量の一方の電極に供給し、
前記第２トランジスタは、前記第２電圧を前記第１容量の他方の電極に供給する、
請求項１～５の何れか１項に記載の表示装置。

【請求項7】

前記第１トランジスタは、前記第１電圧により前記第１容量の一方の電極を初期化し、
前記第２トランジスタは、前記第２電圧により前記第１容量の他方の電極を初期化する、
請求項１～６の何れか１項に記載の表示装置。

【請求項8】

前記第１トランジスタのゲートノードは、第１制御線に接続され、
前記第２トランジスタのゲートノードは、第２制御線に接続され、
前記第３トランジスタのゲートノードは、第３制御線に接続され、
前記第４トランジスタのゲートノードは、第４制御線に接続される、
請求項１～７のいずれか１項に記載の表示装置。

【請求項9】

前記駆動トランジスタ、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、および前記第４トランジスタは、いずれもＰチャネル型のトランジスタである、請求項１～８の何れか１項に記載の表示装置。

【請求項10】

前記第６トランジスタのゲートノードは、第５制御線に接続される、請求項１～９の何れか１項に記載の表示装置。

【請求項11】

前記第６トランジスタは、Ｐチャネル型のトランジスタである、請求項１～１０の何れか１項に記載の表示装置。

【請求項12】

前記第５トランジスタのゲートノードは、第６制御線に接続される、請求項１～１１の何れか１項に記載の表示装置。

【請求項13】

前記第５トランジスタは、Ｐチャネル型のトランジスタである、請求項１～１２の何れか１項に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、画素回路、表示装置、画素回路の駆動方法および電子機器に関する。

【背景技術】

【0002】

近年、表示装置の分野では、発光部を含む画素が行列状（マトリクス状）に配置されて成る平面型（フラットパネル型）の表示装置が主流となっている。平面型の表示装置の一つとして、発光部に流れる電流値に応じて発光輝度が変化する、所謂、電流駆動型の電気光学素子、例えば、有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子を用いる有機ＥＬ表示装置がある。

【0003】

この有機ＥＬ表示装置に代表される平面型の表示装置にあっては、電気光学素子を駆動する駆動トランジスタのトランジスタ特性（例えば、閾値電圧）が、プロセスの変動などによって画素毎にばらつく場合がある。その駆動トランジスタの特性の補正動作を行うに当たって、駆動トランジスタのゲートノードに対する初期化電圧の書込み時間の短縮化を可能にした表示装置の技術が、例えば特許文献１に開示されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１５－３４８６１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

このような有機ＥＬ表示装置においては、静止画表示時に映像信号の出力を止めて低消費電力化する駆動方法が一般的になりつつある。静止画表示時に映像信号の出力を止める際に、画素回路では有機ＥＬ素子に一定の電流を供給し続ける必要があり、駆動トランジスタの動作点が変わると輝度が変化してしまう。ＭＯＳやＬＴＰＳ（Low Temperature Polycrystalline Silicon、低温ポリシリコン）などはリーク電流が比較的大きく、駆動トランジスタの動作点を保持するためにトランジスタの数を増やしてしまうと、狭ピッチでの画素レイアウトが困難になり、ディスプレイの高精細化の妨げになってしまう。

【0006】

そこで、本開示では、素子数を増加させず、また増加させたとしても増加を最小限に抑えつつ、トランジスタのリークによる輝度低下の抑制が可能な、新規かつ改良された画素回路、表示装置、画素回路の駆動方法および電子機器を提案する。

【課題を解決するための手段】

【0007】

本開示によれば、発光素子と、前記発光素子へ電流を供給する駆動トランジスタと、前記発光素子のアノードの電位を所定の電位に設定する第１リセットトランジスタと、前記駆動トランジスタのゲートノードでの信号電圧の書き込みを制御する第１書込みトランジスタと、一端が前記駆動トランジスタのゲートノードに接続され、前記駆動トランジスタの閾値電圧を保持する保持容量と、前記駆動トランジスタのゲートノードと、前記第１書込みトランジスタとの間に直列に接続される第２書込みトランジスタと、を備える、画素回路が提供される。

【0008】

また本開示によれば、発光素子と、前記発光素子へ電流を供給する駆動トランジスタと、前記発光素子のアノードの電位を所定の電位に設定する第１リセットトランジスタと、前記駆動トランジスタのゲートノードでの信号電圧の書き込みを制御する第１書込みトランジスタと、一端が前記駆動トランジスタのゲートノードに接続され、前記駆動トランジスタの閾値電圧を保持する保持容量と、前記駆動トランジスタのゲートノードと、前記第１書込みトランジスタとの間に直列に接続される第２書込みトランジスタと、を備える、画素回路において、発光が終了した後の第１期間において、前記第１書込みトランジスタ及び前記第２書込みトランジスタをオンにして、前記第１期間の後の第２期間において、前記駆動トランジスタの閾値電圧を補正し、前記第２期間の後の第３期間において、前記駆動トランジスタに信号電圧を書込み、前記第３期間の後の第４期間において、前記第１書込みトランジスタ及び第２書込みトランジスタをオフにして、前記駆動トランジスタを通じて前記発光素子に電流を流して前記発光素子を発光させる、画素回路の駆動方法が提供される。

【発明の効果】

【0009】

以上説明したように本開示によれば、素子数を増加させず、また増加させたとしても増加を最小限に抑えつつ、トランジスタのリークによる輝度低下の抑制が可能なことが可能な、新規かつ改良された画素回路、表示装置、画素回路の駆動方法および電子機器を提供することが出来る。

【0010】

なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。

【図面の簡単な説明】

【0011】

【図1】本開示の実施の形態に係る表示装置１００の構成例を示す説明図である。

【図2】同実施の形態に係る表示装置１００のより詳細な構成例を示す説明図である。

【図3】画素回路の一例を示す説明図である。

【図4】画素回路の一例を示す説明図である。

【図5】画素回路の一例を示す説明図である。

【図6】画素回路の一例を示す説明図である。

【図7】画素回路の一例を示す説明図である。

【図8】画素回路の一例を示す説明図である。

【図9】同実施の形態に係る画素回路の例を示す説明図である。

【図10】図９に示した画素回路の駆動の様子を示す説明図である。

【図11】同実施の形態に係る画素回路の例を示す説明図である。

【図12】図１１に示した画素回路の駆動の様子を示す説明図である。

【図13】同実施の形態に係る画素回路の例を示す説明図である。

【図14】図１３に示した画素回路の駆動の様子を示す説明図である。

【発明を実施するための形態】

【0012】

以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

【0013】

なお、説明は以下の順序で行うものとする。
１．本開示の実施の形態
１．１．本開示の表示装置、表示装置の駆動方法、及び、電子機器、全般に関する説明
１．２．構成例及び動作例
２．まとめ

【0014】

＜１．本開示の実施の形態＞
［１．１．本開示の表示装置、表示装置の駆動方法、及び、電子機器、全般に関する説明］
本開示の表示装置は、発光部を駆動する駆動トランジスタの他に、サンプリングトランジスタ及び保持容量を有する画素回路が配置されて成る平面型（フラットパネル型）の表示装置である。平面型の表示装置としては、有機ＥＬ表示装置、液晶表示装置、プラズマ表示装置などを例示することができる。これらの表示装置のうち、有機ＥＬ表示装置は、有機材料のエレクトロルミネッセンスを利用し、有機薄膜に電界をかけると発光する現象を用いた有機ＥＬ素子を画素の発光素子（電気光学素子）として用いている。

【0015】

画素の発光部として有機ＥＬ素子を用いた有機ＥＬ表示装置は次のような特長を持っている。すなわち、有機ＥＬ素子が１０Ｖ以下の印加電圧で駆動できるために、有機ＥＬ表示装置は低消費電力である。有機ＥＬ素子が自発光型の素子であるために、有機ＥＬ表示装置は、同じ平面型の表示装置である液晶表示装置に比べて、画像の視認性が高く、しかも、バックライト等の照明部材を必要としないために軽量化及び薄型化が容易である。更に、有機ＥＬ素子の応答速度が数マイクロ秒程度と非常に高速であるために、有機ＥＬ表示装置は動画表示時の残像が発生しない。

【0016】

有機ＥＬ素子は、自発光型の素子であるとともに、電流駆動型の電気光学素子である。電流駆動型の電気光学素子としては、有機ＥＬ素子の他に、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子などを例示することができる。

【0017】

有機ＥＬ表示装置等の平面型の表示装置は、表示部を備える各種の電子機器において、その表示部（表示装置）として用いることができる。各種の電子機器としては、テレビジョンシステムの他、ヘッドマウントディスプレイ、デジタルカメラ、ビデオカメラ、ゲーム機、ノート型パーソナルコンピュータ、電子書籍等の携帯情報機器、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）や携帯電話機等の携帯通信機器などを例示することができる。

【0018】

本開示の表示装置、表示装置の駆動方法、及び、電子機器にあっては、駆動部について、駆動トランジスタのゲートノードをフローティング状態にした後ソースノードをフローティング状態にする構成とすることができる。また、駆動部について、駆動トランジスタのソースノードをフローティング状態にしたままサンプリングトランジスタによる信号電圧の書込みを行う構成とすることができる。初期化電圧については、信号電圧と異なるタイミングで信号線に供給され、信号線からサンプリングトランジスタによるサンプリングによって駆動トランジスタのゲートノードに書き込まれる構成とすることができる。

【0019】

上述した好ましい構成を含む本開示の表示装置、表示装置の駆動方法、及び、電子機器にあっては、画素回路について、シリコンのような半導体上に形成する構成とすることができる。また、駆動トランジスタについて、Ｐチャネル型のトランジスタから成る構成とすることができる。駆動トランジスタとして、Ｎチャネル型のトランジスタではなく、Ｐチャネル型のトランジスタを用いるのは次の理由による。

【0020】

トランジスタをガラス基板のような絶縁体上ではなく、シリコンのような半導体上に形成する場合、トランジスタは、ソース／ゲート／ドレインの３端子ではなく、ソース／ゲート／ドレイン／バックゲート（ベース）の４端子となる。そして、駆動トランジスタとしてＮチャネル型のトランジスタを用いた場合、バックゲート（基板）電圧が０Ｖとなり、駆動トランジスタの閾値電圧の画素毎のばらつきを補正する動作などに悪影響を及ぼすことになる。

【0021】

また、トランジスタの特性ばらつきは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を持つＮチャネル型のトランジスタに比べて、ＬＤＤ領域を持たないＰチャネル型のトランジスタの方が小さく、画素の微細化、ひいては、表示装置の高精細化を図る上で有利である。このような理由などから、シリコンのような半導体上への形成を想定した場合、駆動トランジスタとして、Ｎチャネル型のトランジスタではなく、Ｐチャネル型のトランジスタを用いるのが好ましい。

【0022】

上述した好ましい構成を含む本開示の表示装置、表示装置の駆動方法、及び、電子機器にあっては、サンプリングトランジスタについても、Ｐチャネル型のトランジスタから成る構成とすることができる。

【0023】

あるいは又、上述した好ましい構成を含む本開示の表示装置、表示装置の駆動方法、及び、電子機器にあっては、画素回路について、発光部の発光／非発光を制御する発光制御トランジスタを有する構成とすることができる。このとき、発光制御トランジスタについても、Ｐチャネル型のトランジスタから成る構成とすることができる。

【0024】

あるいは又、上述した好ましい構成を含む本開示の表示装置、表示装置の駆動方法、及び、電子機器にあっては、保持容量について、駆動トランジスタのゲートノードとソースノードとの間に接続された構成とすることができる。また、画素回路について、駆動トランジスタのソースノードと固定電位のノードとの間に接続された補助容量を有する構成とすることができる。

【0025】

あるいは又、上述した好ましい構成を含む本開示の表示装置、表示装置の駆動方法、及び、電子機器にあっては、画素回路について、駆動トランジスタのドレインノードと発光部のカソードノードとの間に接続されたスイッチングトランジスタを有する構成とすることができる。このとき、スイッチングトランジスタについても、Ｐチャネル型のトランジスタから成る構成とすることができる。また、駆動部について、発光部の非発光期間にスイッチングトランジスタを導通状態にする構成とすることができる。

【0026】

あるいは又、上述した好ましい構成を含む本開示の表示装置、表示装置の駆動方法、及び、電子機器にあっては、駆動部は、スイッチングトランジスタを駆動する信号を、サンプリングトランジスタによる初期化電圧のサンプリングタイミングよりも前にアクティブ状態にする。そして、発光制御トランジスタを駆動する信号をアクティブ状態にした後に非アクティブ状態にする構成とすることができる。このとき、駆動部について、発光制御トランジスタを駆動する信号を非アクティブ状態にする前に、サンプリングトランジスタによる初期化電圧のサンプリングを完了する構成とすることができる。

【0027】

［１．２．構成例および動作例］
続いて、本開示の実施の形態に係る表示装置の構成例を説明する。図１は、本開示の実施の形態に係る表示装置１００の構成例を示す説明図である。以下、図１を用いて本開示の実施の形態に係る表示装置１００の構成例を説明する。

【0028】

画素部１１０は、有機ＥＬ素子その他の自発光素子がそれぞれ設けられた画素がマトリクス状に配置された構成を有する。画素部１１０は、マトリックス状に配置した画素に対して、走査線がライン単位で水平方向に設けられ、また走査線と直交するように信号線が列毎に設けられる。

【0029】

水平セレクタ１２０は、所定のサンプリングパルスを順次転送し、このサンプリングパルスで画像データを順次ラッチすることにより、この画像データを各信号線に振り分ける。また水平セレクタ１２０は、各信号線に振り分けた画像データをそれぞれアナログディジタル変換処理し、これにより各信号線に接続された各画素の発光輝度を時分割により示す駆動信号を生成する。水平セレクタ１２０は、この駆動信号を対応する信号線に出力する。

【0030】

垂直スキャナ１３０は、この水平セレクタ１２０による信号線の駆動に応動して、各画素の駆動信号を生成して走査線ＳＣＮに出力する。これにより表示装置１００は、垂直スキャナ１３０により画素部１１０に配置された各画素を順次駆動し、水平セレクタ１２０より設定される各信号線の信号レベルで各画素を発光させ、所望の画像を画素部１１０で表示する。

【0031】

図２は、本開示の実施の形態に係る表示装置１００のより詳細な構成例を示す説明図である。以下、図２を用いて本開示の実施の形態に係る表示装置１００の構成例を説明する。

【0032】

画素部１１０には、赤色を表示する画素１１１Ｒ、緑色を表示する画素１１１Ｇ、青色を表示する画素１１１Ｂがマトリクス状に配置されている。

【0033】

そして垂直スキャナ１３０は、オートゼロスキャナ１３１、駆動スキャナ１３２及び書き込みスキャナ１３３を有する。それぞれのスキャナから信号が画素部１１０にマトリクス状に配置された画素に供給されることで、それぞれの画素に設けられるＴＦＴのオン、オフ動作が行われる。

【0034】

画素部１１０に設けられる各画素は様々な形態が考えられる。例えば、３つのＮチャネル型のトランジスタ及び１つのキャパシタからなる画素回路を図３に示す。図３に示した画素回路は、Ｎチャネル型のトランジスタＴ１、Ｔ２、Ｔ３と、キャパシタＣ１と、有機ＥＬ素子ＥＬと、からなる画素回路である。当該画素回路の駆動の詳細については、例えば特開２００８－２２５３４５号公報などに掲載されており、詳細な説明は割愛するが、トランジスタＴ１は、有機ＥＬ素子ＥＬへの電流の供給のための駆動トランジスタであり、トランジスタＴ２は、映像信号書き込み用の書込みトランジスタであり、トランジスタＴ３は、有機ＥＬ素子ＥＬの消光およびアノード電位のリセット用のリセットトランジスタである。この図３に示した画素回路は、駆動トランジスタであるトランジスタＴ１の閾値電圧補正（Ｖｔｈ補正）と、移動度のばらつきを補正する機能を有する回路である。

【0035】

昨今、主にモバイル用途のパネルなどで、静止画表示時に映像信号出力を止めることで低消費電力化する駆動方法が一般的になりつつある。つまり、静止画表示時には低周波数駆動を行う駆動方法が採られつつある。この場合、画素回路では有機ＥＬ素子に一定の電流を供給し続ける必要がある。すなわち、静止画表示時には駆動トランジスタ（図３に示した画素回路におけるトランジスタＴ１）の動作点が変わってはならない。酸化物ＴＦＴはリーク特性に優れておりこの駆動との相性が良い。一方、ＭＯＳやＬＴＰＳなどはリーク電流が比較的大きく、駆動トランジスタの動作点を保持する事が困難であり、静止画の表示中に輝度が低下してしまう。

【0036】

そこで、トランジスタのリーク電流を抑制するために、図３に示した画素回路におけるトランジスタＴ２、Ｔ３に対して、それぞれ直列にＮチャネル型のトランジスタを追加する方法が考えられる。図４は、画素回路の構成例を示す説明図であり、図３に示した画素回路に、Ｎチャネル型のトランジスタＴ４、Ｔ５が追加された構成を有する画素回路である。このようにトランジスタＴ４、Ｔ５を追加することで、それぞれ、駆動トランジスタであるトランジスタＴ１のゲートと、信号Ｖｓｉｇが供給される信号線との間、有機ＥＬ素子ＥＬのアノードとリセット電圧Ｖｓｓを供給する信号線との間のトランジスタの数が２つになる。

【0037】

このように、書込みトランジスタ及びリセットトランジスタを、直列に２つ接続したトランジスタとすることで、駆動トランジスタのリーク電流を抑制し、静止画の表示中の輝度低下を抑制することが出来る。

【0038】

ここまではＮチャネル型のトランジスタを用いて画素回路を構成する例を示したが、Ｐチャネル型のトランジスタを用いて画素回路を構成する場合においても、トランジスタを直列に接続することでトランジスタのリーク電流を抑制する方法を採ることができる。

【0039】

図５は、５つのＰチャネル型のトランジスタ及び１つのキャパシタからなる画素回路の例を示す説明図である。図５に示した画素回路は、Ｐチャネル型のトランジスタＴ１１、Ｔ１２、Ｔ１３、Ｔ１４、Ｔ１５と、キャパシタＣｓと、有機ＥＬ素子ＥＬと、からなる画素回路である。また図５には、各画素の駆動の際に動作するトランジスタＴ１６、Ｔ１７、トランスファーゲートＴＦも示されている。

【0040】

当該画素回路の駆動の詳細については、例えば特開２０１５－１５２７７５号公報などに掲載されており、詳細な説明は割愛するが、トランジスタＴ１はゲートが信号線ＤＳに接続されており、ドレインが有機ＥＬ素子ＥＬのアノードに接続されており、ソースがトランジスタＴ２のドレインに接続されている。トランジスタＴ２のゲートには、トランジスタＴ３を介して映像信号Ｖｓｉｇが供給され、ソースが電源電圧ＶＣＣＰに接続されている。トランジスタＴ３はゲートが信号線ＷＳに接続されている。トランジスタＴ４はゲートが信号線ＡＺ１に接続されている。トランジスタＴ５はゲートが信号線ＡＺ２に接続されている。

【0041】

また、画素回路の駆動を高速化させるために、補正用の容量線を別途設けて、その容量線を複数画素に分割することで容量を小さくし、補正スピードを上げることを目的とした画素回路も提案されている。図６は、６つのＰチャネル型のトランジスタ及び１つのキャパシタからなる画素回路の例を示す説明図である。図６に示した画素回路は、Ｐチャネル型のトランジスタＴ１１～Ｔ１５、Ｔ１８と、有機ＥＬ素子ＥＬと、容量素子Ｃｓと、を含んで構成される。当該画素回路の駆動の詳細については、例えば特開２０１６－３８４２５号公報などに掲載されており、詳細な説明は割愛する。

【0042】

図５、図６に示した画素回路における駆動トランジスタはトランジスタＴ１２であり、図５、図６に示した画素回路においても、静止画表示時には駆動トランジスタであるトランジスタＴ１２の動作点が変わってはならない。

【0043】

そこで、図５、図６に示した画素回路に対して、トランジスタを追加することでトランジスタのリーク電流を抑制し、静止画の表示中の輝度低下を抑制する方法を採ることができる。

【0044】

図７は、図５に示した画素回路に対してトランジスタを追加することでトランジスタのリーク電流の抑制を図った画素回路の構成例を示す説明図である。図７に示した画素回路は、図５に示した画素回路に、Ｐチャネル型のトランジスタＴ２１、Ｔ２２、Ｔ２３を追加した構成を有している。このようにトランジスタＴ２１、Ｔ２２、Ｔ２３を追加することで、それぞれ、駆動トランジスタであるトランジスタＴ２１のゲートと、信号Ｖｓｉｇが供給される信号線との間、有機ＥＬ素子ＥＬのアノードとリセット電圧Ｖｓｓを供給する信号線との間、ゲートと有機ＥＬ素子ＥＬのアノードとの間のトランジスタの数が２つになる。それぞれのトランジスタの数が増えることで、トランジスタからのリーク電流を抑制することが出来る。

【0045】

図８は、図５に示した画素回路に対してトランジスタを追加することでトランジスタのリーク電流の抑制を図った画素回路の構成例を示す説明図である。図８に示した画素回路は、図６に示した画素回路に、Ｐチャネル型のトランジスタＴ２１、Ｔ２２、Ｔ２３を追加した構成を有している。このようにトランジスタＴ２１、Ｔ２２、Ｔ２３を追加することで、それぞれ、駆動トランジスタであるトランジスタＴ２１のゲートと容量線との間、有機ＥＬ素子ＥＬのアノードとリセット電圧Ｖｓｓを供給する信号線との間、有機ＥＬ素子ＥＬのアノードと容量線との間のトランジスタの数が２つになり、リーク電流を抑制することが出来る。

【0046】

しかし、図４に示した画素回路では、図３に示した画素回路に比べて２つ、図７、図８に示した画素回路では、図５、図６に示した画素回路に比べて３つ、トランジスタが増加することになる。このように、駆動トランジスタの動作点を保持するために画素回路のトランジスタの数を増加させると、狭ピッチでの画素レイアウトが困難になり、ディスプレイの高精細化の妨げになってしまう。

【0047】

そこで本件開示者は、上述した点に鑑み、有機ＥＬ素子を用いた表示装置の画素回路において、トランジスタの数を増加させず、また増加させたとしても増加を最小限に抑えながら、リーク電流を抑制して、静止画表示時における駆動トランジスタの動作点を保持できる技術について鋭意検討を行った。その結果、本件開示者は、以下で説明するように、有機ＥＬ素子を用いた表示装置の画素回路において、トランジスタの数を増加させず、また増加させたとしても増加を最小限に抑えながら、リーク電流を抑制して、静止画表示時における駆動トランジスタの動作点を保持できる技術を考案するに至った。

【0048】

（４トランジスタ構成の画素回路）
本開示の実施の形態として、まず、３つのＮチャネル型のトランジスタで構成する画素回路の例を説明する。図９は、本開示の実施の形態に係る画素回路の例を示す説明図である。図９に示した画素回路は、Ｎチャネル型のトランジスタＴ３１、Ｔ３２、Ｔ３３、Ｔ３４と、キャパシタＣ３１と、有機ＥＬ素子ＥＬと、を含んで構成される。図９に示した画素回路は、図３に示した画素回路をベースとするものである。

【0049】

トランジスタＴ３１は、有機ＥＬ素子ＥＬへの電流の供給のための駆動トランジスタであり、トランジスタＴ３２は、映像信号書き込み用の書込みトランジスタであり、トランジスタＴ３３は、有機ＥＬ素子ＥＬの消光およびアノード電位のリセット用のリセットトランジスタである。この図９に示した画素回路は、駆動トランジスタであるトランジスタＴ１の閾値電圧補正（Ｖｔｈ補正）と、移動度のばらつきを補正する機能を有する回路である。

【0050】

図９に示した画素回路は、図３に示した画素回路をベースとするものであるが、図４に示した画素回路とは異なり、図３に示した画素回路からＮチャネル型のトランジスタを１つだけ追加している。図９に示した画素回路は、トランジスタＴ３４が設けられていることで、それぞれ、駆動トランジスタであるトランジスタＴ３１のゲートと、信号Ｖｓｉｇ、Ｖｓｓ、Ｖｏｆｓが供給される信号線１５１との間、有機ＥＬ素子ＥＬのアノードとリセット電圧Ｖｓｓを供給する信号線との間のトランジスタの数が２つになる。

【0051】

このように画素回路を構成することで、駆動トランジスタのリーク電流を抑制し、静止画の表示中の輝度低下を抑制することが出来る。

【0052】

図１０は、図９に示した画素回路の駆動の様子を示す説明図である。図１０を用いて図９に示した画素回路の駆動例を説明する。

【0053】

時刻ｔ１の時点まで発光期間が継続し、時刻ｔ１で発光期間が終了し、消光期間に入る。時刻ｔ１になると、信号線ＷＳ１、ＷＳ２、ＡＺがいずれもローからハイになる。信号線ＷＳ１、ＷＳ２、ＡＺがいずれもローからハイになることで、それぞれ、トランジスタＴ３２、Ｔ３３、Ｔ３４がオンとなる。トランジスタＴ３２、Ｔ３３、Ｔ３４がオンとなることで、トランジスタＴ３１のゲート電位Ｖｇと、トランジスタＴ３１のソース電位（有機ＥＬ素子ＥＬのアノード電位）Ｖｓが低下を始め、いずれも信号線１５１の電位ＶＳＳまで低下する。

【0054】

時刻ｔ２の時点で消光期間が終了し、信号線ＡＺがハイからローになる。信号線ＡＺがローになることでトランジスタＴ３３がオフになり、有機ＥＬ素子ＥＬのアノードが信号線１５１から切り離される。

【0055】

続いて時刻ｔ３の時点でＶｔｈ補正期間が始まり、信号線１５１の電位がＶｓｓからＶｏｆｓに上昇する。信号線１５１の電位がＶｓｓからＶｏｆｓに上昇することでトランジスタＴ３１のゲート電位ＶｇがＶｏｆｓまで上昇を始める。また、トランジスタＴ３１のゲートと容量Ｃ３１を介して接続されているトランジスタＴ３１のソース電位が、信号線１５１の電位の上昇に伴って、ＶｏｆｓからトランジスタＴ３１の閾値電圧Ｖｔｈを引いた値に達するまで、徐々に上昇する。

【0056】

時刻ｔ４の時点でＶｔｈ補正期間が終了し、信号線ＷＳ１がハイからローになる。信号線ＡＺがローになることでトランジスタＴ３２がオフになり、トランジスタＴ３１のゲートが信号線１５１から切り離される。

【0057】

時刻ｔ４以降、信号線１５１の電位がＶｏｆｓから映像信号の電位Ｖｓｉｇに変化し、その後時刻ｔ５になると信号書き込みおよび移動補正期間に入る。時刻ｔ５になると信号線ＷＳ１がローからハイになる。信号線ＡＺがハイになることでトランジスタＴ３２がオンになり、トランジスタＴ３１のゲートが信号線１５１と接続される。この期間では、トランジスタＴ３１の出力電流をキャパシタＣ３１に負帰還することで、トランジスタＴ３１のゲート／ソース間電圧Ｖｇｓは移動度μを反映した値となり、一定時間経過後には完全に移動度μを補正したゲート／ソース間電圧Ｖｇｓの値となる。

【0058】

これにより、トランジスタＴ３１のゲート電位ＶｇがＶｓｉｇまで上昇を始める。また、トランジスタＴ３１のゲートと容量Ｃ３１を介して接続されているトランジスタＴ３１のソース電位が、信号線１５１の電位の上昇に伴って上昇する。

【0059】

続いて時刻ｔ６になると信号書き込みおよび移動補正期間が終了し、発光期間に入る。時刻ｔ６になると信号線ＷＳ１、ＷＳ２がローになる。信号線ＷＳ１、ＷＳ２がローになることでトランジスタＴ３２、Ｔ３４がオフになり、トランジスタＴ３１のゲートおよび有機ＥＬ素子ＥＬのアノードが信号線１５１から切り離される。これによりトランジスタＴ３１のゲート電位の上昇が可能となり、キャパシタＣ３１に保持されたゲート／ソース間電圧Ｖｇｓの値を一定に保ちつつ、トランジスタＴ３１のゲート電位Ｖｇの上昇に連動してトランジスタＴ３１のソース電位Ｖｓの電位も上昇する。これにより有機ＥＬ素子ＥＬの逆バイアス状態が解消し、トランジスタＴ３１はゲート／ソース間電圧Ｖｇｓに応じたドレイン電流を有機ＥＬ素子ＥＬに流す。トランジスタＴ３１から電流が流れることにより、有機ＥＬ素子ＥＬが発光する。なお、信号線１５１の電位は、発光期間における任意のタイミングでＶｓｓに低下する。

【0060】

このように、図９に示した画素回路は、トランジスタＴ３４が設けられていても、駆動トランジスタであるトランジスタＴ３１の閾値電圧の補正や移動度ばらつきの補正を問題なく行うことが出来る。そして図９に示した画素回路は、駆動トランジスタのリーク電流を抑制し、静止画の表示中の輝度低下を抑制することが出来る。

【0061】

（５トランジスタ構成の画素回路）
本開示の実施の形態として、続いて、５つのＰチャネル型のトランジスタで構成する画素回路の例を説明する。図１１は、本開示の実施の形態に係る画素回路の例を示す説明図である。図１１に示した画素回路は、Ｐチャネル型のトランジスタＴ４１、Ｔ４２、Ｔ４３、Ｔ４４、Ｔ４５と、キャパシタＣ４１と、有機ＥＬ素子ＥＬと、を含んで構成される。図１１に示した画素回路は、図４に示した画素回路をベースとするものである。また、図１１には、容量素子Ｃｓｉｇと、Ｐチャネル型のトランジスタＴ４６、Ｔ４７、Ｔ４８が示されている。これらのトランジスタＴ４６、Ｔ４７、Ｔ４８は、トランスファーゲートＴＦの出力電圧をシフトさせるレベルシフト回路として機能する。

【0062】

トランジスタＴ４１はゲートが信号線ＤＳに接続されており、ドレインが有機ＥＬ素子ＥＬのアノードに接続されており、ソースがトランジスタＴ４２のドレインに接続されている。トランジスタＴ４２は駆動トランジスタである。トランジスタＴ４２のゲートには、トランジスタＴ４３、Ｔ４４を介して映像信号Ｖｓｉｇが供給され、ソースが電源電圧ＶＣＣＰに接続されている。トランジスタＴ４３、Ｔ４４は書込みトランジスタである。トランジスタＴ４３はゲートが信号線ＷＳ１に接続されている。またトランジスタＴ４３のソースは信号線１６１と接続されている。トランジスタＴ４４はゲートが信号線ＷＳ２に接続されている。またトランジスタＴ４４のソースはトランジスタＴ４３のドレインと接続されている。トランジスタＴ４５はゲートが信号線ｃｍｐに接続されている。

【0063】

また、トランジスタＴ４６は、信号線１６１への電位Ｖｓｓの供給を制御するものであり、ゲートが信号線Ｖｇ＿Ｖｓｓに接続されている。トランジスタＴ４７は、信号線１６１への電位Ｖｏｆｓの供給を制御するものであり、ゲートが信号線Ｖｇ＿Ｖｏｆｓに接続されている。トランジスタＴ４８は、信号線１６１への電位Ｖｒｓｔの供給を制御するものであり、ゲートが信号線Ｖｇ＿Ｖｒｓｔに接続されている。なお、Ｖｏｆｓ＞Ｖｓｓであるとする。

【0064】

図１１に示した画素回路は、図４に示した画素回路をベースとするものであるが、図７に示した画素回路とは異なり、図４に示した画素回路からトランジスタの数が増加していない。図１１に示した画素回路は、トランジスタＴ４３により、それぞれ、駆動トランジスタであるトランジスタＴ４２のゲートと信号線１６１との間、トランジスタＴ４２のドレインと信号線１６１を供給する信号線との間、駆動トランジスタであるトランジスタＴ４２のゲートとドレインとの間のトランジスタの数が２つになる。

【0065】

このように画素回路を構成することで、駆動トランジスタのリーク電流を抑制し、静止画の表示中の輝度低下を抑制することが出来る。

【0066】

図１２は、図１１に示した画素回路の駆動の様子を示す説明図である。図１２を用いて図１１に示した画素回路の駆動例を説明する。

【0067】

発光期間中の時刻ｔ１の時点で、信号線Ｖｇ＿Ｖｓｓ及び信号線Ｖｇ＿Ｖｒｓｔがハイからローになる。信号線Ｖｇ＿Ｖｓｓ及び信号線Ｖｇ＿Ｖｒｓｔがハイからローになることで、それぞれ、トランジスタＴ４６、Ｔ４８がオンとなる。またこの時点では信号線ＤＳがローであるため、トランジスタＴ４１もオンとなっている。

【0068】

その後、時刻ｔ２の時点で発光期間が終了し、消光時間に入る。時刻ｔ２の時点で、信号線ＷＳ１及び信号線ｃｍｐがハイからローになる。信号線ＷＳ１及び信号線ｃｍｐがハイからローになることで、トランジスタＴ４３、Ｔ４５がオンとなる。トランジスタＴ４３、Ｔ４５がオンとなることで、トランジスタＴ４１、Ｔ４６がオンとなっていることにより、トランジスタＴ４２のドレイン電位Ｖｄ及び有機ＥＬ素子ＥＬのアノード電位ＶａｎｏｄｅがＶｓｓまで低下する。

【0069】

その後、時刻ｔ３の時点で消光期間が終了し、Ｖｔｈ補正準備期間に入る。時刻ｔ３の時点で、信号線ＤＳがローからハイになり、信号線ＷＳ２がハイからローになり、信号線Ｖｇ＿Ｖｓｓがローからハイになり、信号線Ｖｇ＿Ｖｏｆｓがハイからローになる。信号線ＤＳがローからハイになることでトランジスタＴ４１がオフになり、トランジスタＴ４２のドレインと、有機ＥＬ素子ＥＬのアノードとが切り離される。また信号線ＷＳ２がハイからローになることでトランジスタＴ４４がオンになる。また信号線Ｖｇ＿ＶｓｓがローからハイになることでトランジスタＴ４６がオフになる。また信号線Ｖｇ＿ＶｏｆｓがハイからローになることでトランジスタＴ４７がオンになる。

【0070】

これにより、トランジスタＴ４２のゲート電位ＶｇがＶｏｆｓまで低下し、またトランジスタＴ４２のドレイン電位ＶｄがＶｏｆｓまで上昇する。なお、トランジスタＴ４１がオフになり、トランジスタＴ４２のドレインと、有機ＥＬ素子ＥＬのアノードとが切り離されているので、有機ＥＬ素子ＥＬのアノード電位に変化はない。

【0071】

その後、時刻ｔ４の時点でＶｔｈ補正準備期間が終了し、Ｖｔｈ補正期間に入る。時刻ｔ４の時点で、信号線Ｖｇ＿Ｖｏｆｓがローからハイになる。信号線Ｖｇ＿ＶｏｆｓがローからハイになることでトランジスタＴ４７がオフになる。これにより、トランジスタＴ４２のゲート電位Ｖｇ及びドレイン電位Ｖｄが、電源電圧ＶＣＣＰからトランジスタＴ４２の閾値電圧Ｖｔｈを引いた電位まで上昇する。

【0072】

その後、時刻ｔ５の時点でＶｔｈ補正期間が終了する。時刻ｔ５の時点で信号線ｃｍｐがローからハイになる。信号線ｃｍｐがローからハイになることでトランジスタＴ４５がオフになる。トランジスタＴ４５がオフになることでトランジスタＴ４２のドレインが信号線１６１から切り離される。

【0073】

その後、時刻ｔ６の時点で信号書き込み期間に入る。時刻ｔ６の時点で信号線Ｖｇ＿Ｖｒｓｔがローからハイになる。また時刻ｔ６の時点で信号線Ｖｇ＿Ｖｓｉｇがハイからローになる。信号線Ｖｇ＿ＶｒｓｔがローからハイになることでトランジスタＴ４８がオフになる。また信号線Ｖｇ＿Ｖｓｉｇがハイからローになることで信号線１６１に映像信号の信号電圧Ｖｓｉｇが供給される。

【0074】

この時点では、引き続いてトランジスタＴ４５がオフになっており、トランジスタＴ４２のドレインが信号線１６１から切り離されている。従って、信号線１６１に信号電圧Ｖｓｉｇが供給されると、トランジスタＴ４２のゲート電位ＶｇとトランジスタＴ４２のドレイン電位Ｖｄとの電位差が映像信号の信号電圧Ｖｓｉｇになるまで、トランジスタＴ４２のゲート電位Ｖｇが低下する。これにより、トランジスタＴ４２に映像信号が書き込まれる。

【0075】

その後、時刻ｔ７の時点で信号書き込み期間が終了し、発光期間に入る。時刻ｔ７の時点で、信号線ＤＳがハイからローになる。また時刻ｔ７の時点で、信号線ＷＳ１、ＷＳ２がローからハイになる。また時刻ｔ７の時点で、信号線Ｖｇ＿Ｖｓｉｇがローからハイになる。これにより、トランジスタＴ４１がオンになり、トランジスタＴ４３、Ｔ４４がオフになり、信号線１６１への映像信号の供給が停止される。トランジスタＴ４１がオンになることで、トランジスタＴ４２のドレイン電位Ｖｄと、有機ＥＬ素子ＥＬのアノード電位Ｖａｎｏｄｅとが等しくなる。トランジスタＴ４２のドレイン電位Ｖｄが低下することで、トランジスタＴ４２は電流を有機ＥＬ素子ＥＬに流す。トランジスタＴ４２から電流が流れることにより、有機ＥＬ素子ＥＬが発光する。

【0076】

このように、図１１に示した画素回路は、図５に示した画素回路から１画素あたりのトランジスタの数を増加させることなく、駆動トランジスタであるトランジスタＴ４２の閾値電圧の補正を問題なく行うことが出来る。そして図１１に示した画素回路は、図５に示した画素回路から１画素あたりのトランジスタの数を増加させることなく、駆動トランジスタのリーク電流を抑制し、静止画の表示中の輝度低下を抑制することが出来る。

【0077】

（６トランジスタ構成の画素回路）
本開示の実施の形態として、続いて、６つのＰチャネル型のトランジスタで構成する画素回路の例を説明する。図１３は、本開示の実施の形態に係る画素回路の例を示す説明図である。図１３に示した画素回路は、Ｐチャネル型のトランジスタＴ５１、Ｔ５２、Ｔ５３、Ｔ５４、Ｔ５５、Ｔ５６と、キャパシタＣｓ１、Ｃｓ２と、有機ＥＬ素子ＥＬと、を含んで構成される。図１３に示した画素回路は、図５に示した画素回路をベースとするものである。また、図１３には、Ｐチャネル型のトランジスタＴ５７、Ｔ５８が示されている。これらのトランジスタＴ５７、Ｔ５８は、トランスファーゲートＴＦの出力電圧をシフトさせるレベルシフト回路として機能する。

【0078】

トランジスタＴ５１はゲートが信号線ＤＳに接続されており、ドレインが有機ＥＬ素子ＥＬのアノードに接続されており、ソースがトランジスタＴ５２のドレインに接続されている。トランジスタＴ５２は駆動トランジスタである。トランジスタＴ５２のゲートには、トランジスタＴ５３、Ｔ５４、Ｔ５６を介して映像信号Ｖｓｉｇが供給され、ソースが電源電圧ＶＣＣＰに接続されている。トランジスタＴ５３、Ｔ５４は書込みトランジスタである。トランジスタＴ５３はゲートが信号線ＷＳ１に接続されている。またトランジスタＴ５３のソースは信号線１７１と接続されている。トランジスタＴ５４はゲートが信号線ＷＳ２に接続されている。またトランジスタＴ５４のソースはトランジスタＴ５３のドレインと接続されている。トランジスタＴ５５はゲートが信号線ｃｍｐに接続されている。トランジスタＴ５６は、信号線１７１と容量線１７２との間に設けられており、ゲートが信号線Ｖｇ＿ＲＳＴと接続されている。

【0079】

また、トランジスタＴ５７は、信号線１７１への電位Ｖｓｓの供給を制御するものであり、ゲートが信号線Ｖｇ＿Ｖｓｓに接続されている。トランジスタＴ５８は、信号線１７１への電位Ｖｏｆｓの供給を制御するものであり、ゲートが信号線Ｖｇ＿Ｖｏｆｓに接続されている。なお、Ｖｏｆｓ＞Ｖｓｓであるとする。

【0080】

図１３に示した画素回路は、図６に示した画素回路をベースとするものであるが、図８に示した画素回路とは異なり、図６に示した画素回路からトランジスタの数が増加していない。図１３に示した画素回路は、トランジスタＴ５３により、それぞれ、駆動トランジスタであるトランジスタＴ５２のゲートと容量線１７２との間、トランジスタＴ５２のドレインと容量線１７２との間、トランジスタＴ５２のゲートとドレインとの間のトランジスタの数が２つになる。

【0081】

このように画素回路を構成することで、駆動トランジスタのリーク電流を抑制し、静止画の表示中の輝度低下を抑制することが出来る。

【0082】

図１４は、図１３に示した画素回路の駆動の様子を示す説明図である。図１４を用いて図１３に示した画素回路の駆動例を説明する。

【0083】

発光期間中の時刻ｔ１の時点で、信号線Ｖｇ＿Ｖｓｓ及び信号線Ｖｇ＿ＲＳＴがハイからローになる。信号線Ｖｇ＿Ｖｓｓ及び信号線Ｖｇ＿ＲＳＴがハイからローになることで、それぞれ、トランジスタＴ５７、Ｔ５６がオンとなる。またこの時点では信号線ＤＳがローであるため、トランジスタＴ５１もオンとなっている。

【0084】

その後、時刻ｔ２の時点で発光期間が終了し、消光時間に入る。時刻ｔ２の時点で、信号線ＷＳ１及び信号線ｃｍｐがハイからローになる。信号線ＷＳ１及び信号線ｃｍｐがハイからローになることで、トランジスタＴ５３、Ｔ５５がオンとなる。トランジスタＴ５３、Ｔ５５がオンとなることで、トランジスタＴ５１、Ｔ５６がオンとなっていることにより、トランジスタＴ５２のドレイン電位Ｖｄ及び有機ＥＬ素子ＥＬのアノード電位ＶａｎｏｄｅがＶｓｓまで低下する。

【0085】

その後、時刻ｔ３の時点で消光期間が終了し、Ｖｔｈ補正準備期間に入る。時刻ｔ３の時点で、信号線ＤＳがローからハイになり、信号線ＷＳ２がハイからローになり、信号線Ｖｇ＿Ｖｓｓがローからハイになり、信号線Ｖｇ＿Ｖｏｆｓがハイからローになる。信号線ＤＳがローからハイになることでトランジスタＴ５１がオフになり、トランジスタＴ５２のドレインと、有機ＥＬ素子ＥＬのアノードとが切り離される。また信号線ＷＳ２がハイからローになることでトランジスタＴ５４がオンになる。また信号線Ｖｇ＿ＶｓｓがローからハイになることでトランジスタＴ５７がオフになる。また信号線Ｖｇ＿ＶｏｆｓがハイからローになることでトランジスタＴ５８がオンになる。

【0086】

これにより、トランジスタＴ５２のゲート電位ＶｇがＶｏｆｓまで低下し、またトランジスタＴ５２のドレイン電位ＶｄがＶｏｆｓまで上昇する。なお、トランジスタＴ５１がオフになり、トランジスタＴ５２のドレインと、有機ＥＬ素子ＥＬのアノードとが切り離されているので、有機ＥＬ素子ＥＬのアノード電位に変化はない。

【0087】

その後、時刻ｔ４の時点でＶｔｈ補正準備期間が終了し、Ｖｔｈ補正期間に入る。時刻ｔ４の時点で、信号線Ｖｇ＿Ｖｏｆｓ及びＶｇ＿ＲＳＴがローからハイになる。信号線Ｖｇ＿ＶｏｆｓがローからハイになることでトランジスタＴ５８がオフになる。また信号線Ｖｇ＿ＲＳＴがローからハイになることでトランジスタＴ５６がオフになる。これにより、トランジスタＴ５２のゲート電位Ｖｇ及びドレイン電位Ｖｄが、電源電圧ＶＣＣＰからトランジスタＴ５２の閾値電圧Ｖｔｈを引いた電位まで上昇する。

【0088】

その後、時刻ｔ５の時点でＶｔｈ補正期間が終了する。時刻ｔ５の時点で信号線ｃｍｐがローからハイになる。信号線ｃｍｐがローからハイになることでトランジスタＴ５５がオフになる。トランジスタＴ５５がオフになることでトランジスタＴ５２のドレインが容量線１７２から切り離される。

【0089】

その後、時刻ｔ６の時点で信号書き込み期間に入る。時刻ｔ６の時点で信号線Ｖｇ＿Ｖｓｉｇがハイからローになる。信号線Ｖｇ＿Ｖｓｉｇがハイからローになることで信号線１７１に映像信号の信号電圧Ｖｓｉｇが供給される。

【0090】

この時点では、引き続いてトランジスタＴ５５がオフになっており、トランジスタＴ５２のドレインが容量線１７２から切り離されている。従って、信号線１７１に信号電圧Ｖｓｉｇが供給されると、トランジスタＴ５２のゲート電位ＶｇとトランジスタＴ５２のドレイン電位Ｖｄとの電位差が映像信号の信号電圧Ｖｓｉｇになるまで、トランジスタＴ５２のゲート電位Ｖｇが低下する。これにより、トランジスタＴ５２に映像信号が書き込まれる。

【0091】

その後、時刻ｔ７の時点で信号書き込み期間が終了し、発光期間に入る。時刻ｔ７の時点で、信号線ＤＳがハイからローになる。また時刻ｔ７の時点で、信号線ＷＳ１、ＷＳ２がローからハイになる。また時刻ｔ７の時点で、信号線Ｖｇ＿Ｖｓｉｇがローからハイになる。これにより、トランジスタＴ５１がオンになり、トランジスタＴ５３、Ｔ５４がオフになり、信号線１７１への映像信号の供給が停止される。トランジスタＴ５１がオンになることで、トランジスタＴ５２のドレイン電位Ｖｄと、有機ＥＬ素子ＥＬのアノード電位Ｖａｎｏｄｅとが等しくなる。トランジスタＴ５２のドレイン電位Ｖｄが低下することで、トランジスタＴ５２は電流を有機ＥＬ素子ＥＬに流す。トランジスタＴ５２から電流が流れることにより、有機ＥＬ素子ＥＬが発光する。

【0092】

このように、図１３に示した画素回路は、図６に示した画素回路から１画素あたりのトランジスタの数を増加させることなく、駆動トランジスタであるトランジスタＴ５２の閾値電圧の補正を問題なく行うことが出来る。そして図１３に示した画素回路は、図６に示した画素回路から１画素あたりのトランジスタの数を増加させることなく、駆動トランジスタのリーク電流を抑制し、静止画の表示中の輝度低下を抑制することが出来る。

【0093】

＜２．まとめ＞
以上説明したように本開示の実施の形態によれば、有機ＥＬ素子を用いた表示装置の画素回路において、駆動トランジスタのゲートノードと有機ＥＬ素子のアノードノードとの間を、トランジスタを介して接続し、さらに信号線などの複数画素で共有する配線との間にトランジスタを設けた画素回路が提供される。

【0094】

本開示の実施の形態に係る画素回路は、このようにトランジスタを設けることで、駆動トランジスタのゲートノードや、有機ＥＬ素子のアノードノードから、各種信号線までの間を２つのトランジスタで接続する。このようにノード間を２つのトランジスタで接続することにより、本開示の実施の形態に係る画素回路は、トランジスタの数を増加させずに、また、仮に増加させたとしても最低限の増加によって、リーク電流による各々のノードの動作点変動を抑制し、低周波数駆動時の輝度劣化を抑制することができる。

【0095】

そして、本開示の実施の形態に係る画素回路を備えた表示装置、及びそのような表示装置を備えた電子機器も同様に提供される。そのような電子機器には、テレビ、スマートフォン等の携帯電話、タブレット型携帯端末、パーソナルコンピュータ、携帯型ゲーム機、携帯型音楽再生装置、デジタルスチルカメラ、デジタルビデオカメラ、腕時計型携帯端末、ウェアラブルデバイスなどがある。

【0096】

以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。

【0097】

また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。

【0098】

なお、以下のような構成も本開示の技術的範囲に属する。
（１）
発光素子と、
前記発光素子へ電流を供給する駆動トランジスタと、
前記発光素子のアノードの電位を所定の電位に設定する第１リセットトランジスタと、
前記駆動トランジスタのゲートノードでの信号電圧の書き込みを制御する第１書込みトランジスタと、
一端が前記駆動トランジスタのゲートノードに接続され、前記駆動トランジスタの閾値電圧を保持する保持容量と、
前記駆動トランジスタのゲートノードと、前記第１書込みトランジスタとの間に直列に接続される第２書込みトランジスタと、
を備える、画素回路。
（２）
前記駆動トランジスタと前記発光素子のアノードとの間の接続を制御する発光制御トランジスタをさらに備える、前記（１）に記載の画素回路。
（３）
前記信号電圧が供給される信号線と、前記駆動トランジスタの閾値電圧を補正する容量が接続される容量線との間に設けられる第２リセットトランジスタをさらに備える、前記（２）に記載の画素回路。
（４）
前記駆動トランジスタ、前記第１リセットトランジスタ、前記第１書込みトランジスタ、前記第２書込みトランジスタは、いずれもＮチャネル型のトランジスタである、前記（１）～（３）のいずれかに記載の画素回路。
（５）
前記駆動トランジスタ、前記第１リセットトランジスタ、前記第１書込みトランジスタ、前記第２書込みトランジスタは、いずれもＰチャネル型のトランジスタである、前記（１）～（３）のいずれかに記載の画素回路。
（６）
前記（１）～（５）のいずれかに記載の画素回路を備える、表示装置。
（７）
前記（６）に記載の表示装置を備える、電子機器。
（８）
発光素子と、
前記発光素子へ電流を供給する駆動トランジスタと、
前記発光素子のアノードの電位を所定の電位に設定する第１リセットトランジスタと、
前記駆動トランジスタのゲートノードでの信号電圧の書き込みを制御する第１書込みトランジスタと、
一端が前記駆動トランジスタのゲートノードに接続され、前記駆動トランジスタの閾値電圧を保持する保持容量と、
前記駆動トランジスタのゲートノードと、前記第１書込みトランジスタとの間に直列に接続される第２書込みトランジスタと、
を備える、画素回路において、
発光が終了した後の第１期間において、前記第１書込みトランジスタ及び前記第２書込みトランジスタをオンにして、
前記第１期間の後の第２期間において、前記駆動トランジスタの閾値電圧を補正し、
前記第２期間の後の第３期間において、前記駆動トランジスタに信号電圧を書込み、
前記第３期間の後の第４期間において、前記第１書込みトランジスタ及び第２書込みトランジスタをオフにして、前記駆動トランジスタを通じて前記発光素子に電流を流して前記発光素子を発光させる、画素回路の駆動方法。
（９）
前記第１期間において、前記第１書込みトランジスタをオンにした後に前記第２書込みトランジスタをオンにする、前記（８）に記載の画素回路の駆動方法。
（１０）
前記画素回路は、前記駆動トランジスタと前記発光素子のアノードとの間の接続を制御する発光制御トランジスタをさらに備える、前記（８）または（９）に記載の画素回路の駆動方法。
（１１）
前記画素回路は、前記信号電圧が供給される信号線と、前記駆動トランジスタの閾値電圧を補正する容量が接続される容量線との間に設けられる第２リセットトランジスタをさらに備える、前記（１０）に記載の画素回路の駆動方法。

【符号の説明】

【0099】

１００ ：表示装置
１１０ ：画素部
１１１Ｂ ：画素
１１１Ｇ ：画素
１１１Ｒ ：画素
１２０ ：水平セレクタ
１３０ ：垂直スキャナ
１３１ ：オートゼロスキャナ
１３２ ：駆動スキャナ
１３３ ：書き込みスキャナ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】