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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-08-05
(45)【発行日】2022-08-16
(54)【発明の名称】センサ配置およびセンサ測定の方法
(51)【国際特許分類】
G01N 27/12 20060101AFI20220808BHJP
H03M 1/50 20060101ALI20220808BHJP
【ＦＩ】
G01N27/12 D
H03M1/50
【請求項の数】
14
(21)【出願番号】P 2020562635
(86)(22)【出願日】2019-05-16
(65)【公表番号】
(43)【公表日】2021-09-02
(86)【国際出願番号】 EP2019062676
(87)【国際公開番号】W WO2019219842
(87)【国際公開日】2019-11-21
【審査請求日】2020-12-25
(31)【優先権主張番号】18172903.9
(32)【優先日】2018-05-17
(33)【優先権主張国・地域又は機関】EP
(73)【特許権者】
【識別番号】520364750
【氏名又は名称】アムス インターナショナル エージー
(74)【代理人】
【識別番号】110001416
【氏名又は名称】特許業務法人 信栄特許事務所
(72)【発明者】
【氏名】ランガナタン、ロヒット
(72)【発明者】
【氏名】アデュスマリ、ラヴィ・クマール
【審査官】小澤 理
(56)【参考文献】
【文献】特開昭６０－０６９５４３（ＪＰ，Ａ）
【文献】特開昭５２－１３１４４７（ＪＰ，Ａ）
【文献】NAGARAJAN, P. R. et al.，An Improved Direct Digital Converter for Bridge-Connected Resistive Sensors， IEEE SENSORS JOURNAL，2016年，Vol.16, No. 10，p.3679-3688
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０１Ｎ ２７／００ － ２７／２４
Ｈ０３Ｍ １／５０
ＪＳＴＰｌｕｓ／ＪＭＥＤＰｌｕｓ／ＪＳＴ７５８０（ＪＤｒｅａｍＩＩＩ）
(57)【特許請求の範囲】
【請求項1】
第１と第２の印加電圧（Ｖ１，Ｖ２）を交互に提供するためのソース出力（１５）を有する切替可能な電圧ソース（１２）と、積分器入力（１６）と積分器出力（２１）を有する積分器（１３）と、
前記ソース出力（１５）に結合された第１の端子（４１）を有するセンサ抵抗器（１１）と、
前記センサ抵抗器（１１）の第２の端子（４２）に結合された第１の端子と、前記積分器入力（１６）に結合された第２の端子とを有する基準抵抗器（１７）と、
前記積分器出力（２１）に結合された第１の比較器入力（２５）を有する比較器（１４）と、
を備え、
前記積分器（１３）は、
前記積分器入力（１６）に結合された第１の増幅器入力と、前記積分器出力（２１）に結合された増幅器出力とを有する増幅器（２０）と、
前記第１の増幅器入力を前記増幅器出力に結合する積分コンデンサ（２２）と、
を備え、
共通モード電圧（ＶＣＭ）が前記増幅器（２０）の第２の増幅器入力に提供され、
前記共通モード電圧（ＶＣＭ）は、前記第１の印加電圧（Ｖ１）と前記第２の印加電圧（Ｖ２）との間にある、
センサ配置。
【請求項2】
前記センサ抵抗器（１１）の前記第１の端子（４１）を前記センサ抵抗器（１１）の前記第２の端子（４２）に結合するスイッチ（１９）を備えた、請求項１に記載のセンサ配置。
【請求項3】
前記比較器（１４）は、第１と第２の比較器基準電圧（ＶＨ，ＶＬ）が交互に提供される第２の比較器入力（２６）を備えている、請求項１又は２に記載のセンサ配置。
【請求項4】
前記比較器（１４）の比較器出力（２８）に結合された第１のラッチ入力（３０）と、第１のラッチ出力（３２）と、を有するラッチ（２９）を備えた、請求項１から３のうちいずれか一項に記載のセンサ配置。
【請求項5】
出力（１３６）を有するとともに、前記ラッチ（２９）の前記第１のラッチ出力（３２）又は前記比較器（１４）の前記比較器出力（２８）に結合された入力を有する論理回路（１３５）を備えた、請求項４に記載のセンサ配置。
【請求項6】
前記ラッチ（２９）の前記第１のラッチ出力（３２）又は前記論理回路（１３５）の前記出力（１３６）に結合された演算回路（３６）を備えた、請求項５に記載のセンサ配置。
【請求項7】
前記ラッチ（２９）の出力側または前記論理回路（１３５）の出力側に結合された第１のカウンタ入力（３４）と、前記演算回路（３６）に結合された出力と、
を有する同期カウンタ （３３）を備えた、
請求項６に記載のセンサ配置。
【請求項8】
その入力側で前記ラッチ（２９）の出力側又は前記論理回路（１３５）の出力側に結合されつつ、その出力側で前記切替可能な電圧ソース（１２）に結合された制御ロジック（３７）を備えた、請求項５から７のうちいずれか一項に記載のセンサ配置。
【請求項9】
前記切替可能な電圧ソース（１２）は、前記ソース出力（１５）に結合された出力を有するバッファ（９２）を備えた、
請求項１から８のうちいずれか一項に記載のセンサ配置。
【請求項10】
前記切替可能な電圧ソース（１２）は、分圧器（９３）と、
前記分圧器（９３）の第１のタップ（９６）を前記バッファ（９２）の入力に結合する第１のスイッチ（９４）と、
前記分圧器（９３）の第２のタップ（９７）を前記バッファ（９２）の入力に結合する第２のスイッチ（９５）と、を備えた、請求項９に記載のセンサ配置。
【請求項11】
前記センサ配置は、バンドギャップ回路（９０）を備え、前記切替可能な電圧ソース（１２）は、
前記バンドギャップ回路（９０）の出力に結合された入力と、前記分圧器（９３）を介して基準電位端子（１００）に結合された出力とを有する増幅器回路（１０４）を備える、請求項１０に記載のセンサ配置。
【請求項12】
第１と第２の印加電圧（Ｖ１，Ｖ２）を交互にセンサ抵抗器（１１）に提供するステップと、積分器入力（１６）と積分器出力（２１）を有する積分器（１３）によって積分器入力電流（ＩＮ）を積分するステップと、ここで、前記積分器入力電流（ＩＮ）は、前記センサ抵抗器（１１）と基準抵抗器（１７）を通って前記積分器入力（１６）へと流れ、
前記積分器（１３）によって積分器出力電圧（ＯＰＯＵＴ）を提供するステップと、
比較器（１４）によって前記積分器出力電圧（ＯＰＯＵＴ）を比較するステップと、
を含んだセンサ測定の方法であって、
前記積分器（１３）は、
前記積分器入力（１６）に結合された第１の増幅器入力と、前記積分器出力（２１）に結合された増幅器出力とを有する増幅器（２０）と、
前記第１の増幅器入力を前記増幅器出力に結合する積分コンデンサ（２２）と、
を備え、
前記方法は、
共通モード電圧（ＶＣＭ）を前記増幅器（２０）の第２の増幅器入力に提供するステップをさらに含み、
前記共通モード電圧（ＶＣＭ）は、前記第１の印加電圧（Ｖ１）と前記第２の印加電圧（Ｖ２）との間にある、
センサ測定の方法。
【請求項13】
前記第１の印加電圧（Ｖ１）は、第１の位相（Ａ）で前記センサ抵抗器（１１）に提供され、前記第２の印加電圧（Ｖ２）は、第２の位相（Ｂ）で前記センサ抵抗器（１１）に提供され、
前記積分器入力電流（ＩＮ）は、前記第１の位相（Ａ）では前記第２の位相（Ｂ）と比べて異なる方向を有する、請求項１２に記載の方法。
【請求項14】
基準動作モードにおいて、スイッチ（１９）は、前記センサ抵抗器（１１）の第１の端子（４１）を前記センサ抵抗器（１１）の第２の端子（４１）に接続する通電状態に設定され、前記第１と第２の印加電圧（Ｖ１，Ｖ２）は、前記スイッチ（１９）に交互に提供され、
前記積分器入力電流（ＩＮ）は、前記スイッチ（１９）と前記基準抵抗器（１７）を通って前記積分器入力（１６）へと流れる、請求項１２または１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、センサ配置およびセンサ測定の方法に関する。
【背景技術】
【0002】
センサはセンサ抵抗器を備えることが多く、その一方でセンサ抵抗器の抵抗値は測定するパラメータに依存する。温度センサは温度に応じた抵抗値を有するセンサ抵抗器を含み得る。そのようなセンサ抵抗器は、例えば感温材料としてプラチナを含む。さらに、ガスセンサもセンサ抵抗器を含み得るが、センサ抵抗器の抵抗値はガスの濃度に応じたものである。そのようなセンサ抵抗器の一例は、ＳｎＯ２またはＺｎＯをガス感応材料として含む金属酸化物半導体抵抗器である。センサ抵抗器の抵抗値は、測定するガスの濃度に応じて高い値を得る可能性がある。センサ抵抗器の端子からの、または同端子への漏洩電流があり得、ガスセンサ測定の誤差を招き得る。
【発明の概要】
【発明が解決しようとする課題】
【0003】
漏洩電流の影響を低減するセンサ配置およびセンサ測定の方法を提供することを目的とする。
【課題を解決するための手段】
【0004】
これらの目的は、独立請求項の発明主題によって達成される。さらなる展開および実施形態は、従属請求項に記載されている。
【0005】
上記の定義は、特に明記しない限り以下の説明にも適用される。
【0006】
一実施形態において、センサ配置は、第１の印加電圧と第２の印加電圧を交互に提供するためのソース出力を有する切替可能な電圧ソースと、積分器入力を有する積分器と、前記ソース出力に結合された第１の端子を有するセンサ抵抗器と、前記センサ抵抗器の第２の端子に結合された第１の端子と前記積分器入力に結合された第２の端子とを有する基準抵抗器と、前記積分器の積分器出力に結合された第１の比較器入力を有する比較器を備えている。
【0007】
有利には、切替可能な電圧ソースのソース出力はセンサ抵抗器の第１の端子に直接接続されている。したがって、第１と第２の印加電圧はセンサ抵抗器の第１の端子に直接印加される。切替可能な電圧ソースは、第１と第２の印加電圧を、随意で低出力抵抗でセンサ抵抗器の第１の端子に提供するように構成される。したがって、センサ抵抗器の第１の端子からセンサ配置の任意のノードに流れる漏洩電流は、切替可能な電圧ソースによって直接提供され、第１と第２の印加電圧の値に影響せず、したがってセンサ抵抗器の抵抗値の測定に影響しない。
【0008】
一実施形態において、前記センサ配置は、前記センサ抵抗器の前記第１の端子を前記センサ抵抗器の前記第２の端子に結合するスイッチを備えている。
【0009】
一実施形態において、前記積分器は、前記積分器入力に結合された第１の増幅器入力と、前記積分器出力に結合された増幅器出力を有する増幅器を備えている。前記積分器は、前記第１の増幅器入力を前記増幅器出力に結合する積分コンデンサを備えている。
【0010】
一実施形態において、切替可能な電圧ソースは、第１の位相での第１の印加電圧と、第２の位相での第２の印加電圧を提供する。積分器入力電流は積分器入力へと流れる。積分器入力電流は、第１の位相では第２の位相と比べて異なる方向を有する。積分器入力電流は、第１の位相から第２の位相への遷移で、および第２の位相からさらなる第１の位相への遷移でその方向を変える。積分器入力電流は第１と第２の位相のうち一方の位相で正であり、第１と第２の位相のうち他方の位相で負である。
【0011】
一実施形態において、前記比較器は、第１の比較器基準電圧と第２の比較器基準電圧が交互に提供される第２の比較器入力を備えている。第２の比較器入力は切替可能な電圧ソースのさらなるソース出力に結合されてよい。
【0012】
一実施形態において、センサ配置は、前記比較器の比較器出力に結合された第１のラッチ入力を有するラッチを備えている。ラッチは第１のラッチ出力を備えている。
【0013】
一実施形態において、前記センサ配置は、出力を有する論理回路を備えている。前記論理回路の入力は、前記ラッチの前記第１のラッチ出力に結合されている。別の方法として、前記論理回路の入力は、前記比較器の前記比較器出力に結合されている。
【0014】
一実施形態において、センサ配置は、前記ラッチの前記第１のラッチ出力に結合された、および／または前記論理回路の前記出力に結合された演算回路を備えている。演算回路は、第１のラッチ出力で提供されるパルスをカウントするカウンタを備えてよい。演算回路は、結果信号、例えば、カウンタの値の関数としての第１のデジタル信号および／または第２のデジタル信号を提供するための出力を備えてよい。カウンタの値はカウンタ値と名付けられてよい。
【0015】
一実施形態において、前記センサ配置は、前記ラッチの出力側に、および／または前記論理回路の出力側に結合された第１のカウンタ入力を有する同期カウンタを備えている。第１のカウンタ入力はラッチの第１のラッチ出力に、および／または論理回路の出力に結合されてよい。同期カウンタは、第１のラッチ出力で提供されたパルスから開始する第２のクロック信号のパルスをカウントするように構成されてよい。同期カウンタの出力は演算回路に結合されてよい。したがって、演算回路は、結果信号、例えば、演算回路のカウンタの値の関数としての、および同期カウンタの値の関数としての第１のデジタル信号および／または第２のデジタル信号を提供するための出力を備えてよい。
【0016】
一実施形態において、前記センサ配置は、その入力側で前記ラッチの出力側に、または前記論理回路の出力側に結合され、その出力側で前記切替可能な電圧ソースに結合された制御ロジックを備えている。制御ロジックの入力側は第１のラッチ出力に接続されてよい。制御ロジックは切替可能な電圧ソースを制御または駆動してよい。
【0017】
一実施形態において、前記切替可能な電圧ソースは、前記ソース出力に結合された出力を有するバッファを備えている。バッファの出力はソース出力に直接接続されてよい。
【0018】
一実施形態において、前記切替可能な電圧ソースは、分圧器と、前記分圧器の第１のタップを前記バッファの入力に結合する第１のスイッチと、前記分圧器の第２のタップを前記バッファの前記入力に結合する第２のスイッチを備えている。第１の印加電圧は第１のタップで提供され、第２の印加電圧は第２のタップで提供される。第１のスイッチが通電状態に設定されると、第１の印加電圧が、バッファおよびソース出力を介してセンサ抵抗器の第１の端子に提供される。第２のスイッチが通電状態に設定されると、第２の印加電圧が、バッファおよびソース出力を介してセンサ抵抗器の第１の端子に提供される。
【0019】
一実施形態において、前記センサ配置はバンドギャップ回路を備えている。前記切替可能な電圧ソースは、前記バンドギャップ回路の出力に結合された入力と、前記分圧器を介して基準電位端子に結合された出力を有する増幅器回路を備えている。
【0020】
一実施形態において、センサ測定の方法は、
第１の印加電圧と第２の印加電圧をセンサ抵抗器に交互に提供するステップと、
積分器によって積分器入力電流を積分するステップと、ここで、前記積分器入力電流は、前記センサ抵抗器と基準抵抗器を通って前記積分器の積分器入力へと流れ、
前記積分器によって積分器出力電圧を提供するステップと、
比較器によって前記積分器出力電圧を比較ステップと、を含む。
第１の印加電圧と第２の印加電圧をセンサ抵抗器に交互に提供するステップと、
積分器によって積分器入力電流を積分するステップと、ここで、前記積分器入力電流は、前記センサ抵抗器と基準抵抗器を通って前記積分器の積分器入力へと流れ、
前記積分器によって積分器出力電圧を提供するステップと、
比較器によって前記積分器出力電圧を比較ステップと、を含む。
【0021】
一実施形態において、この方法は測定動作モードで実行される。測定動作モードにあるセンサ配置によって第１のデジタル信号が生成される。第１のデジタル信号は、センサ抵抗器の抵抗値と基準抵抗器の抵抗値に応じたものである。第１のデジタル信号は、ガス濃度等の測定すべきパラメータに応じたものである。
【0022】
一実施形態において、第１と第２の印加電圧が切替可能な電圧ソースによってセンサ抵抗器の第１の端子に提供される。基準抵抗器は、センサ抵抗器の第２の端子に結合された第１の端子と、積分器入力に結合された第２の端子を有する。比較器の第１の比較器入力は積分器の積分器出力に結合されている。
【0023】
一実施形態において、前記第１の印加電圧は前記センサ抵抗器に第１の位相で提供され、前記第２の印加電圧は前記センサ抵抗器に第２の位相で提供される。前記積分器入力電流は、前記第１の位相では、前記第２の位相と比べて異なる方向を有する。
【0024】
一実施形態において、基準動作モードにおいて、スイッチは、前記センサ抵抗器の第１の端子を前記センサ抵抗器の第２の端子に接続する通電状態に設定される。前記第１と第２の印加電圧は、前記スイッチを介して前記基準抵抗器へと交互に提供される。前記積分器入力電流は、前記スイッチと前記基準抵抗器を通って前記積分器入力に流れる。
【0025】
一実施形態において、基準動作モードにあるセンサ配置によって第２のデジタル信号が生成される。第２のデジタル信号は基準抵抗器の抵抗値に応じたものである。第２のデジタル信号はセンサ抵抗器の抵抗値とは無関係である。センサ抵抗器の抵抗値は、第１と第２のデジタル値の関数として決定され得る。
【0026】
センサ測定の方法は、例えば、上記に規定した実施形態のうち１つによるセンサ配置によって実施され得る。センサ測定の方法は、センサ配置の動作方法として実現され得る。
【0027】
一実施形態において、センサ配置は漏洩補償ガスセンサを実現する。センサ配置は、略称ＥＳＤである静電放電事象（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ ｅｖｅｎｔ）と、各測定でのパッド漏洩の影響を解消する回路として実装される。パッド漏洩とは、例えば、ボンドパッド、ボンドワイヤ、フリップチップ接続等で流れる漏洩電流である。この技法は、漏洩電流が例えば信号電流に相当する程度になる（信号電流未満であるが）広範なガスセンサフロントエンドを可能にする。漏洩解消は測定毎に実行される。方法は、漏洩のプロセス変動および漏洩の温度ドリフトに関して漏洩を解消する。センサ配置は例えばガスセンサ向けのソリューションである。広範なセンサ抵抗（＞１００ＭΩ）が要件である場合、センサ電流はより一層小さくなる。パッド漏洩およびＥＳＤ漏洩は、例えば信号電流に相当するものになり得る。この場合も、センサ配置は、漏洩電流が必要とする広範なガスセンサ抵抗のための高測定精度を得る。
【0028】
以下の、実施形態の図の説明は、センサ配置およびセンサ測定の方法の態様をさらに示し説明し得る。同一の構造および同一の効果を有するデバイスおよび回路部品はそれぞれ同等の参照記号で出現する。デバイスまたは回路部品が異なる図においてそれらの機能に関して互いに対応する限り、以下の図それぞれにおいてその説明は繰り返されない。
【図面の簡単な説明】
【0029】
【図1A】センサ配置の一実施形態の一例の図である。
【図1B】センサ配置の一実施形態の一例の図である。
【図1C】センサ配置の一実施形態の一例の図である。
【図2A】センサ配置の一実施形態の一例の詳細図である。
【図2B】センサ配置の一実施形態の一例の詳細図である。
【図3】センサ配置で達成されるシミュレーション結果の一例の図である。
【図4A】センサ配置の一実施形態のさらなる一例の図である。
【図4B】センサ配置の一実施形態のさらなる一例の図である。
【図4C】センサ配置の一実施形態のさらなる一例の図である。
【発明を実施するための形態】
【0030】
図１Ａは、センサ抵抗器１１、切替可能な電圧ソース１２、積分器１３および比較器１４を備えたセンサ配置１０の一実施形態の一例を示す。センサ抵抗器１１は、切替可能な電圧ソース１２のソース出力１５と積分器１３の積分器入力１６との間に配置されている。さらに、センサ配置１０は基準抵抗器１７を備えている。センサ抵抗器１１は、第１と第２の端子４１，４２を備えている。センサ抵抗器１１の第１の端子４１はソース出力１５に直接、恒久的に接続されている。センサ抵抗器１１の第２の端子４２は基準抵抗器１７の第１の端子に直接、恒久的に接続されている。基準抵抗器１７の第２の端子は積分器入力１６に直接、恒久的に接続されている。センサ抵抗器１１の第２の端子４２の、基準抵抗器１７の第１の端子への接続は、接続線、ボンドワイヤ、ボンドパッド、バンプ、フリップチップ接続からなる群のうち少なくとも１つを含んでよい。センサ抵抗器１１の第１の端子４１の、ソース出力１５への接続は、接続線、ボンドワイヤ、ボンドパッド、バンプ、フリップチップ接続からなる群のうち少なくとも１つを含んでよい。
【0031】
センサ抵抗器１１と基準抵抗器１７は直列回路１８を形成してよい。センサ抵抗器１１と基準抵抗器１７の直列回路１８はソース出力１５と積分器入力１６の間に配置されている。
【0032】
さらに、センサ配置１０は、センサ抵抗器１１の第１の端子４１をセンサ抵抗器１１の第２の端子４２に接続するスイッチ１９を備えている。したがって、直列回路１８は基準抵抗器１７と、センサ抵抗器１１とスイッチ１９の並列回路を備えている。
【0033】
積分器１３は、積分器入力１６に結合された第１の増幅器入力を有する増幅器２０を備えている。第１の増幅器入力は、積分器入力１６に、したがって、基準抵抗器１７の第２の端子に、直接、恒久的に接続されている。さらに、増幅器２０の増幅器出力は積分器出力２１に結合されている。積分器１３は、積分器入力１６を積分器出力２１に結合する積分コンデンサ２２を備えている。増幅器２０は制御入力２３を備えている。さらに、センサ配置１０は、その出力側で増幅器２０の制御入力２３に接続されたデジタル－アナログコンバータ２４を備えている。積分器１３の積分器出力２１は比較器１４の第１の比較器入力２５に結合されている。比較器１４の第２の比較器入力２６は、切替可能な電圧ソース１２のさらなるソース出力２７に結合されてもよい。
【0034】
センサ配置１０は、比較器１４の比較器出力２８に結合された第１のラッチ入力３０を有するラッチ２９を備えている。第１のラッチ入力３０は、Ｄ－入力として実現され得る。さらに、ラッチ２９は、図示していないクロックジェネレータに接続された第２のラッチ入力３１を備えてよい。第２のラッチ入力３１はクロック入力であってよい。ラッチ２９は第１のラッチ出力３２を備えている。第１のラッチ出力３２はＱ出力であってよい。ラッチ２９はＤ－ラッチとして、Ｄ－フリップフロップとして、および／またはトランスペアレントＤ－フリップフロップとして実現されてよい。
【0035】
センサ配置１０は、第１のラッチ出力３２に接続された第１のカウンタ入力３４を有する同期カウンタ３３を備えている。第１のカウンタ入力３４はリセット入力として実現されてよい。同期カウンタ３３は、図示していないさらなるクロック発振器に接続された第２のカウンタ入力３５を有する。同期カウンタ３３は、同期化されたカウンタまたは同期カウンタとして実現されても、または、別法としてカウンタと置き換えられてもよい。
【0036】
さらに、センサ配置１０は演算回路３６を備えている。演算回路３６は、その入力側で第１のラッチ出力３２に接続されている。さらに、演算回路３６は、その入力側で、同期カウンタ３３の出力に接続されている。演算回路３６は、第１のラッチ出力３２に結合され得るカウンタ３８を備えている。
【0037】
付加的に、センサ配置１０は制御ロジック３７を備えている。制御ロジック３７は、その入力側で第１のラッチ出力３２に接続されている。制御ロジック３７のさらなる入力は、図示していないクロックジェネレータに接続されている。制御ロジック３７はクロックジェネレータを備えてよい。制御ロジック３７は、その出力側で、スイッチ１９の制御端子に接続されている。制御ロジック３７は、その出力側で、デジタル－アナログコンバータ２４の制御端子に接続されている。さらに、制御ロジック３７は、その出力側で切替可能な電圧ソース１２に接続されている。
【0038】
切替可能な電圧ソース１２はソース出力１５で第１と第２の印加電圧Ｖ１，Ｖ２を交互に提供する。第１の位相Ａでは、切替可能な電圧ソース１２は第１の印加電圧Ｖ１を提供する。第２の位相Ｂでは、切替可能な電圧ソース１２は第２の印加電圧Ｖ２を提供する。第１と第２の印加電圧Ｖ１，Ｖ２はセンサ抵抗器１１の第１の端子４１に印加される。第１と第２の印加電圧Ｖ１，Ｖ２は、センサ抵抗器１１と基準抵抗器１７の直列回路１８に提供される。
【0039】
測定動作モードにおいて、スイッチ１９はスイッチ制御信号Φ３によって非通電状態に設定される。制御ロジック３７はスイッチ制御信号Φ３を生成する。したがって、積分器入力電流ＩＮは、センサ抵抗器１１および基準抵抗器１７を介してソース出力１５から積分器入力１６に流れる。積分器入力１６で、積分器入力電圧ＶＩＮはタップされ得る。積分器入力電圧ＶＩＮは増幅器２０の第１の入力に印加される。
【0040】
基準動作モード中に、スイッチ１９はスイッチ制御信号Φ３によって通電状態に設定される。したがって、積分器入力電流ＩＮはスイッチ１９および基準抵抗器１７を介してソース出力１５から積分器入力１６へと流れる。
【0041】
共通モード電圧ＶＣＭが増幅器２０の第２の入力に提供される。増幅器２０は、積分器出力２１で積分器出力電圧ＯＰＯＵＴを生成する。積分器出力電圧ＯＰＯＵＴは基準抵抗器１７を介して積分器入力１６へと流れる積分器入力電流ＩＮの関数である。増幅器２０の動作により、積分器入力電圧ＶＩＮは共通モード電圧ＶＣＭにほぼ等しい。制御ロジック３７はトリム信号ＯＳＴＲＩＭをデジタル－アナログコンバータ２４の入力に提供する。デジタル－アナログコンバータ２５は制御信号ＳＣを生成し、それを増幅器２０の制御入力２３に提供するが、それはトリム信号ＯＳＴＲＩＭの関数である。増幅器２０の閾値が制御信号ＳＣの関数として設定される。
【0042】
積分器１３は、積分器出力信号ＯＰＯＵＴを比較器１４の第１の比較器入力２５に提供する。第１と第２の比較器基準電圧ＶＨ，ＶＬは第２の比較器入力２６に交互に提供される。第１と第２の比較器基準電圧ＶＨ，ＶＬは切替可能な電圧ソース１２によって生成される。第１の比較器基準電圧ＶＨは第２の位相Ｂ中に提供され、第２の比較器基準電圧ＶＬは第１の位相Ａ中に提供される。
【0043】
比較器１４の出力信号ＳＣＯはラッチ２９の第１のラッチ入力３０に提供される。第１のクロック信号ＣＬＫ１がラッチ２９の第２のラッチ入力３１に印加される。ラッチ２９は、第１のラッチ信号ＱＬを、比較器出力信号ＳＣＯおよび第１のクロック信号ＣＬＫ１の関数として生成する。第１のラッチ信号ＱＬは出力信号Ｃ１と等しくてよい。
【0044】
出力信号Ｃ１は、同期カウンタ３３、制御ロジック３７および演算回路３６に提供される。出力信号Ｃ１は、同期カウンタ３３の第１のカウンタ入力３４に提供される。第２のクロック信号ＣＬＫ２が同期カウンタ３３の第２のカウンタ入力３５に印加される。同期カウンタ３３は、カウンタ出力信号Ｃ２を、第２のクロック信号ＣＬＫ２と出力信号Ｃ１の関数として生成する。出力信号Ｃ１は同期カウンタ３３のリセットを実行する。カウンタ出力信号Ｃ２は演算回路３６に提供される。同期カウンタ３３は変換時間Ａｔｉｍｅの終了を示す信号ＳＡＴを受け取った後にカウントを停止する。したがって、カウンタ出力信号Ｃ２は変換時間Ａｔｉｍｅの終了時に生成される。カウンタ出力信号Ｃ２は、出力信号Ｃ１のパルスと、変換時間Ａｔｉｍｅの終了の間の第２のクロック信号ＣＬＫ２のパルス数の関数であるか、またはそれに等しい。
【0045】
演算回路３６は、第１および／または第２のデジタル信号ＳＤ１，ＳＤ２を演算する。第１および／または第２のデジタル信号ＳＤ１，ＳＤ２は、アナログ－デジタルコンバータカウンタ結果とも呼ばれ、略称でＡＤＣ＿Ｃｏｕｎｔである。
【0046】
出力信号Ｃ１および第１のクロック信号ＣＬＫ１は制御ロジック３７に提供される。制御ロジック３７は、制御信号Φ１からΦ３を生成する。制御信号Φ１からΦ３はクロック信号とも呼ばれ得る。第１と第２の制御信号Φ１，Φ２は切替可能な電圧ソース１２に提供される。スイッチ制御信号Φ３は、スイッチ１９の制御端子に提供される。信号についてはさらに、図１Ｂから図１Ｄで説明する。
【0047】
センサ配置１０は広範なガスセンサ抵抗測定のためのパッド／ＥＳＤ漏洩補償回路として製造される。センサ配置１０は、漏洩が信号電流ＩＳＩＧ未満である限り、またはＥＳＤ／パッド漏洩が信号電流ＩＳＩＧに相当する程度になる場合に高精度で動作し得る。センサ抵抗測定は、（漏洩が信号電流ＩＳＩＧの百分率である限り）漏洩電流により有意な誤差を有さない。
【0048】
基準抵抗器１７、積分器１３および比較器２４等のセンサ配置１０の部品は、厳密に１以上の半導体本体上で製造される。センサ抵抗器１１は、半導体本体とは別個に実現されてもよい。センサ配置１０は、センサデバイスまたはセンサ装置とも名付けられ得る。センサ抵抗器１１は半導体本体に対してオフチップで実現されてもよい。
【0049】
図示していない別の実施形態では、センサ配置１０はラッチ２９の第１のラッチ出力３２に直接接続された、または例えば図４Ａおよび図４Ｃに示すように例えばさらなるラッチまたはもう１つの回路によってラッチ２９の第１のラッチ出力３２に結合された論理回路を備えている。論理回路は出力信号Ｃ１を生成する。論理回路は、比較器出力信号ＳＣＯの立ち上がりエッジの後で、また付加的に立下りエッジの後で、第１のクロック信号ＣＬＫ１の単一のパルスを変換することによって出力信号Ｃ１を提供する。出力信号Ｃ１は比較器出力信号ＳＣＯの立ち上がりエッジの後および立下りエッジの後の第１のクロック信号ＣＬＫ１の単一パルスに等しい。
【0050】
別の方法として、論理回路の入力は比較器１４の比較器出力２８に結合または直接接続されていてよい。この場合ラッチ２９は省略されてもよい。
【0051】
別の方法として、スイッチ１９が省略されてもよい。したがって、センサ抵抗器１１は基準抵抗器１７との直列接続で連続的に測定される。
【0052】
別の実施形態では、図示していないセンサ配置１０はさらなる比較器を備えている。積分器１３の積分器出力２１はさらなる比較器の第１の比較器入力に結合されている。比較器１４とさらなる比較器はウィンドウ比較器を形成する。ラッチ２９または論理回路は、その入力側でさらなる比較器の比較器出力に結合されている。さらなる比較器の第２の比較器入力は、切替可能な電圧ソース１２の付加的なソース出力に結合されてよい。
第２の比較器基準電圧ＶＬはさらなる比較器の第２の比較器入力に連続的に提供される。第１の比較器基準電圧ＶＨは比較器１４の第２の比較器入力２６に連続的に提供される。したがって、積分器出力電圧ＯＰＯＵＴは、比較器１４とさらなる比較器によって、または比較器１４のみによって（図１Ａに示すように）のいずれかで、第１の比較器基準電圧と第２の比較器基準電圧ＶＨ，ＶＬと比較される。したがって、センサ配置１０は比較器１４の第２の比較器入力２６を異なる基準電圧に切り替えることなく実現され得る。第２の比較器入力２６は非ゼロ電圧を受け取る。
第２の比較器基準電圧ＶＬはさらなる比較器の第２の比較器入力に連続的に提供される。第１の比較器基準電圧ＶＨは比較器１４の第２の比較器入力２６に連続的に提供される。したがって、積分器出力電圧ＯＰＯＵＴは、比較器１４とさらなる比較器によって、または比較器１４のみによって（図１Ａに示すように）のいずれかで、第１の比較器基準電圧と第２の比較器基準電圧ＶＨ，ＶＬと比較される。したがって、センサ配置１０は比較器１４の第２の比較器入力２６を異なる基準電圧に切り替えることなく実現され得る。第２の比較器入力２６は非ゼロ電圧を受け取る。
【0053】
図１Ｂは、図１Ａに示したセンサ配置１０の第１の位相Ａでの実施形態の一例を示す。第１の位相Ａで第１の印加電圧Ｖ１がセンサ抵抗器１１に提供される。第１の印加電圧Ｖ１は以下式によって計算され得る。
Ｖ１＝ＶＣＭ＋ＶＦ
式中、ＶＣＭは共通モード電圧であり、ＶＦは距離電圧である。第１の位相Ａにおいて、積分器入力電流ＩＮは電流Ｉｆａｌｌに等しい。積分器出力電圧ＯＰＯＵＴは第１の位相Ａ中に降下する。センサ抵抗器１１の第１の端子４１に第１の漏洩電流ＩＬ１が、また、センサ抵抗器１１の第２の端子４２に第２の漏洩電流ＩＬ２があり得る。図１Ｂにおいて、第１の漏洩電流と第２の漏洩電流ＩＬ１，ＩＬ２は矢印として図示されている。センサ抵抗器１１は空気等のガスと接触しているため、また、空気は通常湿気含有量を有するため、漏洩電流ＩＬ１，ＩＬ２は端子４１，４２からセンサ配置１０の他の部分へと流れ得る。センサ抵抗器１１の封止は不感なガスセンサをもたらし得るため、これらの漏洩電流ＩＬ１，ＩＬ２は完全には回避され得ない。
Ｖ１＝ＶＣＭ＋ＶＦ
式中、ＶＣＭは共通モード電圧であり、ＶＦは距離電圧である。第１の位相Ａにおいて、積分器入力電流ＩＮは電流Ｉｆａｌｌに等しい。積分器出力電圧ＯＰＯＵＴは第１の位相Ａ中に降下する。センサ抵抗器１１の第１の端子４１に第１の漏洩電流ＩＬ１が、また、センサ抵抗器１１の第２の端子４２に第２の漏洩電流ＩＬ２があり得る。図１Ｂにおいて、第１の漏洩電流と第２の漏洩電流ＩＬ１，ＩＬ２は矢印として図示されている。センサ抵抗器１１は空気等のガスと接触しているため、また、空気は通常湿気含有量を有するため、漏洩電流ＩＬ１，ＩＬ２は端子４１，４２からセンサ配置１０の他の部分へと流れ得る。センサ抵抗器１１の封止は不感なガスセンサをもたらし得るため、これらの漏洩電流ＩＬ１，ＩＬ２は完全には回避され得ない。
【0054】
積分器入力電圧ＶＩＮは共通モード電圧ＶＣＭにほぼ等しい。漏洩がない場合、信号電流ＩＳＩＧはセンサ抵抗器１１および基準抵抗器１７を介して流れるが、それは以下によって与えられる。
式中、ＲＳはセンサ抵抗器１１の抵抗値であり、ＲＲＥＦは基準抵抗器１７の抵抗値である。上記の式は測定動作モードで有効である。基準動作モードでは、スイッチ１９の抵抗値はゼロと想定され得る。したがって、信号電流ＩＳＩＧは以下の式に従う。
式中、ＩＳＩＧ’は基準動作モードでの信号電流の値である。
【数1】
【数2】
【0055】
図１Ｃは、第２の位相Ｂでのセンサ配置１０の実施形態の一例を示す。第２の位相Ｂにおいて、積分器入力電流ＩＮは、積分器出力電圧ＯＰＯＵＴが上昇するように負の値を有する。第２の印加電圧Ｖ２は以下の式に従って計算され得る。
Ｖ２＝ＶＣＭ－ＶＦ
第１と第２の印加電圧Ｖ１，Ｖ２は異なっている。第１の印加電圧Ｖ１は第２の印加電圧Ｖ２より高い。共通モード電圧ＶＣＭは第１の印加電圧Ｖ１と第２の印加電圧Ｖ２の間である。第１と第２の印加電圧Ｖ１，Ｖ２は、図２Ｂに示したバッファ９２によって第１の端子４１上にフォースされ、それは、第１の漏洩電流ＩＬ１を駆動し印加電圧をフォースされた状態に維持することができる。センサ抵抗器１１の他方の側は、第２の漏洩電流ＩＬ２を有する中間ノードである。バッファ９２は電圧－基準演算増幅器として実現される。電流ＩｆａｌｌとＩｒｉｓｅ（方向が図１Ｂおよび１Ｃに矢印で示されている）は、以下の式に従って計算され得る。
Ｉｆａｌｌ＝ＩＳＩＧ－ＩＬ２、Ｉｒｉｓｅ＝ＩＳＩＧ＋ＩＬ２
式中、ＩＳＩＧはセンサ抵抗器１１を通って流れる信号電流である。信号電流ＩＳＩＧの方向は第１の位相Ａから第２の位相Ｂに変化する。
Ｖ２＝ＶＣＭ－ＶＦ
第１と第２の印加電圧Ｖ１，Ｖ２は異なっている。第１の印加電圧Ｖ１は第２の印加電圧Ｖ２より高い。共通モード電圧ＶＣＭは第１の印加電圧Ｖ１と第２の印加電圧Ｖ２の間である。第１と第２の印加電圧Ｖ１，Ｖ２は、図２Ｂに示したバッファ９２によって第１の端子４１上にフォースされ、それは、第１の漏洩電流ＩＬ１を駆動し印加電圧をフォースされた状態に維持することができる。センサ抵抗器１１の他方の側は、第２の漏洩電流ＩＬ２を有する中間ノードである。バッファ９２は電圧－基準演算増幅器として実現される。電流ＩｆａｌｌとＩｒｉｓｅ（方向が図１Ｂおよび１Ｃに矢印で示されている）は、以下の式に従って計算され得る。
Ｉｆａｌｌ＝ＩＳＩＧ－ＩＬ２、Ｉｒｉｓｅ＝ＩＳＩＧ＋ＩＬ２
式中、ＩＳＩＧはセンサ抵抗器１１を通って流れる信号電流である。信号電流ＩＳＩＧの方向は第１の位相Ａから第２の位相Ｂに変化する。
【0056】
図１Ｄは、図１Ａから図１Ｃのセンサ配置１０の信号の例を示す。第１のクロック信号ＣＬＫ１は第２のクロック信号ＣＬＫ２よりも小さい周波数値を有する。第１のクロック信号ＣＬＫ１は第１の周期Ｔ１を有する。第２のクロック信号ＣＬＫ２は第２の周期Ｔ２を有する。第２の周期Ｔ２は第１の周期Ｔ１よりも小さい。第１のクロック信号ＣＬＫ１は例えば１ＭＨｚの値を有し得る一方で、第２のクロック信号ＣＬＫ２は４ＭＨｚの値を有し得る。センサ抵抗器１１の抵抗値の測定は、積分時間とも呼ばれる所定の変換時間Ａｔｉｍｅで実行されてよい。
【0057】
測定は第２の位相Ｂで開始してよい。第１の位相Ａと第２の位相Ｂは交番する。一周期は、１つの第１の位相Ａと１つの第２の位相Ｂで構成される。第２の位相Ｂでは、積分器出力電圧ＯＰＯＵＴは、第１の時点ｔ１での第２の基準電圧ＶＬの値で開始する。第２の位相Ｂ中に、第１の比較器基準電圧ＶＨが第２の比較器入力２６に提供される。比較器出力信号ＳＣＯは第１の論理値、例えば値０を有してよい。積分器出力電圧ＯＰＯＵＴは第２の比較器基準電圧ＶＬから第１の比較器電圧ＶＨに上昇する。第２の時点ｔ２（またはその寸前に）で、上昇する積分器出力電圧ＯＰＯＵＴは第１の比較器基準電圧ＶＨの値を得る。したがって比較器出力信号ＳＣＯはその値を変える。比較器出力信号ＳＣＯは、第２の時点ｔ２において第２の論理値、例えば値１を有し得る。ラッチ２９は、比較器出力信号ＳＣＯの値の変化から生じる、また、第１のクロック信号ＣＬＫ１のパルスから生じる第１のラッチ信号ＱＬ（図示していない）のパルスを生成する。出力信号Ｃ１のパルスは第１のラッチ信号ＱＬのパルスに等しいか、またはそれに応じたものである。
【0058】
同期カウンタ３３は出力信号Ｃ１のパルスによってリセットされてよい。同期カウンタ３３は第２のクロック信号ＣＬＫ２のパルスのカウントを開始してよい。同期カウンタ３３は、例えば第１、第２、第３および第４の時点ｔ１，ｔ２，ｔ３，ｔ４にリセットされる。別の方法として、同期カウンタ３３は随意でこれらの時点のうちいくつかでリセットされてよく、例えば、第１と第３の時点ｔ１，ｔ３でリセットされてよい。一実施形態において、同期カウンタ３３は例えば、第２の時点ｔ２でカウンタ出力信号Ｃ２のパルスを生成してよい。
【0059】
第２の時点ｔ２で、制御ロジック３７は第１の位相Ａを開始して位相信号Φ１，Φ２を設定し、その結果、第１の印加電圧Ｖ１が直列回路１８に提供されて、積分器出力電圧ＯＰＯＵＴの降下をもたらす。第１の位相Ａで、第２の比較器基準電圧ＶＬが第２の比較器入力２６に提供される。積分器出力電圧ＯＰＯＵＴは、第３の時点ｔ３までは第２の比較器基準電圧ＶＬより高い。比較器出力信号ＳＣＯは、第１の位相Ａでは第２の論理値、例えば値１を、第３の時点ｔ３まで（または第３の時点ｔ３の寸前まで）有し得る。第３の時点ｔ３（またはその寸前）で、積分器出力電圧ＯＰＯＵＴは第２の比較器基準電圧ＶＬより下まで降下し、その結果、比較器出力信号ＳＣＯがその値を変更し、例えば第１の論理値、例えば値０を得ることができる。ラッチ２９は、比較器出力信号ＳＣＯの値の変化から、また、第１のクロック信号ＣＬＫ１のパルスから生じる第１のラッチ信号ＱＬのパルスを生成する。第１のラッチ信号ＱＬのパルスは出力信号Ｃ１のパルスを誘発する。出力信号Ｃ１のパルスは第１のクロック信号ＣＬＫ１のパルスの立ち上がりエッジとともに上昇し得る。出力信号Ｃ１のパルスは第１のクロック信号ＣＬＫ１のパルスの立ち上がりエッジとともに上昇し得る。
【0060】
同期カウンタ３３は出力信号Ｃ１のパルスによってリセットされ得る。同期カウンタ３３は、リセット後に第２のクロック信号ＣＬＫ２のパルスのカウントを開始してよい。一実施形態において、例えば、同期カウンタ３３はカウンタ出力信号Ｃ２のパルスを生成してよい。第１の比較器基準電圧と第２の比較器基準電圧ＶＨ，ＶＬは異なっている。第１の比較器基準電圧ＶＨは第２の比較器基準電圧ＶＬより高い。第２の比較器基準電圧ＶＬは、第１の印加電圧Ｖ１より高い。第１と第２の比較器基準電圧ＶＨ，ＶＬは第１と第２の印加電圧Ｖ１，Ｖ２とは異なっている。
【0061】
さらなる第２の位相Ｂ’は第１の位相Ａに続き、第４の時点ｔ４で終了する。さらなる第２の位相Ｂ’中の動作は前述の第２の位相Ｂ中の動作と等しい。さらなる第１の位相Ａ’はさらなる第２の位相Ｂ’に続き、第４の時点ｔ４と第５の時点ｔ５の間である。積分器出力電圧ＯＰＯＵＴは、センサ抵抗器１１の抵抗値に応じた周波数を有して、三角形状を有する。
【0062】
図１Ｄに示した例において、変換時間Ａｔｉｍｅはさらなる第１の位相Ａ’中に終了する。変換時間Ａｔｉｍｅの終了時に、積分器出力電圧ＯＰＯＵＴは第１の比較器基準電圧ＶＨと第２の比較器基準電圧ＶＬの間である。第１の位相Ａ，Ａ’の数と第２の位相Ｂ，Ｂ’の数はセンサ抵抗器１１の抵抗値に応じたものである。図１Ｄは、変換時間Ａｔｉｍｅの終了時での、２つの完了した第２の位相Ｂ，Ｂ’と、１つの完了した第１の位相Ａと、１つの停止した第１の位相Ａ’での一例を示している。
【0063】
カウンタ３８は、コースカウンタ信号と名付けられ得るカウンタ値Ｃ３を生成する。一実施形態において、演算回路３６のカウンタ３８は完了した位相の数をカウントする。演算回路３６のカウンタ３８は、完了した第１の位相Ａの数と、完了した第２の位相Ｂ，Ｂ’の数を、随意で別個にまたは総計でカウントしてよい。別法として、演算回路３６のカウンタ３８は完了した周期の数のみをカウントしてもよい。
【0064】
同期カウンタ３３は、最後の位相の開始時から変換時間Ａｔｉｍｅの終了時までの第２のクロック信号ＣＬＫ２のパルスをカウントしてもよい。変換時間が第２の位相Ｂで開始する場合、同期カウンタ３３は、最後の第２の位相Ｂ，Ｂ’の開始時から変換時間Ａｔｉｍｅの終了時までの第２のクロック信号ＣＬＫ２のパルスをカウントしてもよい。同期カウンタ３３は、最後の完了した周期の終了時から変換時間Ａｔｉｍｅの終了時までの第２のクロック信号ＣＬＫ２のパルスをカウントしてよい。第２のクロック信号ＣＬＫ２は、未完了周期中の第２のクロック信号ＣＬＫ２のパルスの数の関数であるか、またはそれに等しくてよい。未完了周期は変換時間Ａｔｉｍｅの終了とともに終了する。
【0065】
測定動作モードにおいて、スイッチ１９は非通電状態に設定され、第１のデジタル信号ＳＤ１は演算回路３６のカウンタ３８の１つまたは複数のカウンタ値Ｃ３と、同期カウンタ３３のカウンタ出力信号Ｃ２を用いて計算される。演算回路３６のカウンタ３８のカウンタ値Ｃ３は、コースの結果を表す。同期カウンタ３３のカウンタ出力信号Ｃ２は、微小カウント、残留カウントまたは積分器出力電圧ＯＰＯＵＴの残留値を表す。第１のデジタル信号ＳＤ１は完了した第１の位相Ａ，Ａ’の数、完了した第２の位相Ｂ，Ｂ’の数、および変換時間Ａｔｉｍｅの終了時で停止した最後の位相内のパルスの数を用いて計算されてよい。第１のデジタル信号ＳＤ１は、センサ抵抗器１１と基準抵抗器１７の直列回路１８の抵抗値を表す。したがって、第１のデジタル信号ＳＤ１は測定動作モードで決定されたカウンタ値Ｃ３とカウンタ出力信号Ｃ２の関数である：ＳＤ１＝ｆ（Ｃ３；Ｃ２）。
【0066】
基準動作モードにおいて、スイッチ１９は通電状態に設定され、第２のデジタル信号ＳＤ２は、第１のデジタル信号ＳＤ１のように決定される。したがって、第２のデジタル信号ＳＤ２は、基準動作モードで決定されたカウンタ値Ｃ３とカウンタ出力信号Ｃ２の関数である：ＳＤ２＝ｆ（Ｃ３；Ｃ２）。関数ｆは両モードとも同じである。
【0067】
図１Ｄでは、図１Ａのシステムまたはアーキテクチャの信号が示されている。以下では、第１の位相Ａ，Ａ’のみを考慮し、第２の位相Ｂ，Ｂ’は無視する（例えば、各第１の位相Ａ，Ａ’の終了時に、積分器出力電圧ＯＰＯＵＴが、積分器入力１６に提供された電荷パッケージＱＰを用いて第２の比較器基準電圧ＶＬから第１の比較器基準電圧ＶＨに設定される別のセンサ配置の場合）。電荷パッケージＱＰは以下の値を有してもよい。
ＱＰ＝Ｃｒｅｆ・Ｖｒｅｆ＝Ｃｒｅｆ・（ＶＨ－ＶＬ）
式中、Ｃｒｅｆは積分コンデンサ２２の容量値であり、Ｖｒｅｆは第１の比較器基準電圧ＶＨと第２の比較器基準電圧ＶＬの差である。図１Ｂに示した電流を考慮すると、変換時間Ａｔｉｍｅ中の積分器入力１６での電荷保存は以下の式となる。
（ＩＳＩＧ－１Ｌ２）・Ａｔｉｍｅ＝Ｃｔｆａｌｌ・ＱＰ
式中、Ａｔｉｍｅは変換時間の値であり、ＩＳＩＧは信号電流の値であり、ＩＬ２は第２の漏洩電流の値であり、Ｃｔｆａｌｌはシステムカウント（ＳＤ１またはＳＤ２等）の値であり、ＱＰは電荷パッケージの値である。上記の式を用いて、電流Ｉｒｉｓｅのみに基づくシステムカウントＣｔｆａｌｌは以下の式によって計算することができる。
式中ＩＳＩＧは信号電流の値であり、ＩＬ２は第２の漏洩電流の値であり、Ａｔｉｍｅは変換時間の値である。ここでは第１の位相Ａのみが使用される。
ＱＰ＝Ｃｒｅｆ・Ｖｒｅｆ＝Ｃｒｅｆ・（ＶＨ－ＶＬ）
式中、Ｃｒｅｆは積分コンデンサ２２の容量値であり、Ｖｒｅｆは第１の比較器基準電圧ＶＨと第２の比較器基準電圧ＶＬの差である。図１Ｂに示した電流を考慮すると、変換時間Ａｔｉｍｅ中の積分器入力１６での電荷保存は以下の式となる。
（ＩＳＩＧ－１Ｌ２）・Ａｔｉｍｅ＝Ｃｔｆａｌｌ・ＱＰ
式中、Ａｔｉｍｅは変換時間の値であり、ＩＳＩＧは信号電流の値であり、ＩＬ２は第２の漏洩電流の値であり、Ｃｔｆａｌｌはシステムカウント（ＳＤ１またはＳＤ２等）の値であり、ＱＰは電荷パッケージの値である。上記の式を用いて、電流Ｉｒｉｓｅのみに基づくシステムカウントＣｔｆａｌｌは以下の式によって計算することができる。
【数3】
【0068】
別の方法として、 第２の位相Ｂのみを使用し、第１の位相Ａ，Ａ’を無視してもよい（例えば、各第２の位相Ｂ，Ｂ’の終了時に、積分器出力電圧ＯＰＯＵＴが、上記の電荷パッケージＱＰを用いて第１の比較器基準電圧ＶＨから第２の比較器基準電圧ＶＬに設定される別のセンサ配置の場合）。図１Ｃに示した電流を考慮すると、電荷保存は以下の式となる。
（ＩＳＩＧ＋１Ｌ２）・Ａｔｉｍｅ＝Ｃｔｒｉｓｅ・ＱＰ
式中、Ｃｔｒｉｓｅはシステムカウントの値であり（ＳＤ１またはＳＤ２）、Ａｔｉｍｅ、ＩＳＩＧ、ＩＬ２およびＱＰは上記の通りである。したがって、電流Ｉｆａｌｌのみを使用したシステムカウントＣｔｒｉｓｅは以下の式に従って計算され得る。
（ＩＳＩＧ＋１Ｌ２）・Ａｔｉｍｅ＝Ｃｔｒｉｓｅ・ＱＰ
式中、Ｃｔｒｉｓｅはシステムカウントの値であり（ＳＤ１またはＳＤ２）、Ａｔｉｍｅ、ＩＳＩＧ、ＩＬ２およびＱＰは上記の通りである。したがって、電流Ｉｆａｌｌのみを使用したシステムカウントＣｔｒｉｓｅは以下の式に従って計算され得る。
【数4】
【0069】
システムカウントＣｔｐｅｒｉｏｄが一周期（ｒｉｓｅ＋ｆａｌｌ）に基づく場合、漏洩の影響は解消される。システムカウントは第１のデジタル信号ＳＤ１に対応する。第１の位相Ａ，Ａ’はそれぞれ継続時間ＴＡを有してよく、第２の位相Ｂ，Ｂ’はそれぞれ継続時間ＴＢを有してよい。変換時間Ａｔｉｍｅは、それぞれ１つの第１の位相Ａと１つの第２の位相Ｂから構成される完全周期に関して計算され得る。
Ａｔｉｍｅ＝ Ｃｔｐｅｒｉｏｄ・（ＴＡ＋ＴＢ）
Ａｔｉｍｅ＝ Ｃｔｐｅｒｉｏｄ・（ＴＡ＋ＴＢ）
【0070】
１つの継続時間ＴＡ中に流れる積分器入力電流ＩＮは電荷パッケージＱＰをもたらす。１つの継続時間ＴＢ中に流れる積分器入力電流ＩＮも電荷パッケージＱＰ（または－ＱＰで）をもたらす。
ＱＰ＝ＴＡ（ＩＳＩＧ－１Ｌ２）、ＱＰ＝ＴＢ（ＩＳＩＧ＋ＩＬ２）
ＱＰ＝ＴＡ（ＩＳＩＧ－１Ｌ２）、ＱＰ＝ＴＢ（ＩＳＩＧ＋ＩＬ２）
【0071】
上記の式にＴＡとＴＢを挿入すると以下となる。
【数5】
【0072】
したがって、システムカウントＣｔｐｅｒｉｏｄは以下の式に従って概算され得る。
【数6】
【0073】
ＩＬ２２はＩＳＩＧ２に対して無視され得るため、システムカウントＣｔｐｅｒｉｏｄおよびデジタル信号ＳＤ１，ＳＤ２は漏洩電流ＩＬ２とはほぼ無関係である。変換時間Ａｔｉｍｅおよび電荷パッケージＱＰは既定値を有するため、システムカウントＣｔｐｅｒｉｏｄとデジタル信号ＳＤ１，ＳＤ２は信号電流ＩＳＩＧのみに応じたものである。
【0074】
さらに、センサ配置１０は、以下の場合にレシオメトリックな測定を実現するように構成され得る。
・測定動作モードで、センサ抵抗器１１と基準抵抗器１７が使用される場合
・基準動作モード、基準抵抗器１７のみが使用される場合
・測定動作モードで、センサ抵抗器１１と基準抵抗器１７が使用される場合
・基準動作モード、基準抵抗器１７のみが使用される場合
【0075】
第１のデジタル信号ＳＤ１は、測定動作モードでの演算回路３６によって生成される。第２のデジタル信号ＳＤ２は、基準動作モードでの演算回路３６によって生成される。センサ抵抗器１１の抵抗値は、第１と第２のデジタル信号ＳＤ１，ＳＤ２の関数として計算され得る。レシオメトリックな測定は、例えば切替可能な電圧ソース１２、積分コンデンサ２２および第１と第２のクロック信号ＣＬＫ１，ＣＬＫ２等のプロセス誤差およびドリフトから生じる他の誤差の源を解消する。
【0076】
センサ抵抗器１１および基準抵抗器１７の測定について、パッド／ＥＳＤ漏洩の影響は、カウント測定Ｃｔｐｅｒｉｏｄ，ＲＳ＋ＲＲＥＦに関して上述の方式で解消される。第１と第２の印加電圧Ｖ１，Ｖ２はＶＣＭ＋／－ＶＦとして実現され得る。基準抵抗器１７の測定に関して、第１と第２の印加電圧Ｖ１，Ｖ２は、漏洩を提供し第１と第２の印加電圧Ｖ１，Ｖ２を維持することができるバッファ９２によって第２の端子４２に直接フォースされる。したがって、カウント測定Ｃｔｐｅｒｉｏｄ，ＲＲＥＦに対するＥＳＤ／パッド漏洩の影響はない。
【0077】
測定動作モードと基準動作モードに関して、別々の変換時間値ＡｔｉｍｅＳおよびＡｔｉｍｅＲが設定された場合には、演算回路３６によって、以下を用いてセンサ抵抗器１１の抵抗値ＲＳが計算されてよい。
式中、ＲＲＥＦは基準抵抗器１７の抵抗値であり、Ｃｔｐｅｒｉｏｄ，ＲＲＥＦは基準動作モードの変換時間ＡｔｉｍｅＲの終了時の第２のデジタル信号ＳＤ２の値であり、Ｃｔｐｅｒｉｏｄ，ＲＳ＋ＲＲＥＦは測定動作モードの変換時間ＡｔｉｍｅＳの終了時の第１のデジタル信号ＳＤ１の値であり、ＡｔｉｍｅＳは測定動作モードの変換時間の継続時間であり、ＡｔｉｍｅＲは基準動作モードの変換時間の継続時間である。別々の変換時間ＡｔｉｍｅＲ，ＡｔｉｍｅＳの影響を除去するために、Ｃｔｐｅｒｉｏｄ，ＲＲＥＦはＡｔｉｍｅＲで重み付けされなければならず、Ｃｔｐｅｒｉｏｄ，ＲＳ＋ＲＲＥＦはＡｔｉｍｅＳで重み付けされなければならない。
【数7】
【0078】
ＡｔｉｍｅＲとＡｔｉｍｅＳが等しい場合、システムカウントＣｔｐｅｒｉｏｄ，ＲＲＥＦはシステムカウントＣｔｐｅｒｉｏｄ，ＲＳ＋ＲＲＥＦよりも格段に高くなり得る。したがって、基準動作モードでの変換時間ＡｔｉｍｅＲは、測定動作モードでの変換時間ＡｔｉｍｅＳと比較して低い値に設定され得る。したがって、両システムカウント値Ｃｔｐｅｒｉｏｄ，ＲＲＥＦおよびＣｔｐｅｒｉｏｄ，ＲＳ＋ＲＲＥＦの決定に関して同じ精度を得ることができる。上述の式を以下のように得ることができ、漏洩電流ＩＬ２はゼロに設定されている。
【0079】
測定動作モードでは、システムカウントＣｔｐｅｒｉｏｄ，ＲＳ＋ＲＲＥＦは、Ｃｔｐｅｒｉｏｄに関して上記に説明した式と、式ＩＳＩＧ＝ＶＦ／（ＲＳ＋ＲＥＦ）を用いて以下のように計算され得る：
【数8】
【0080】
基準動作モードでは、システムカウントＣｔｐｅｒｉｏｄ，ＲＲＥＦは、Ｃｔｐｅｒｉｏｄに関して上記に説明した式と、式ＩＳＩＧ’＝ＶＦ／ＲＥＦを用いて以下のように計算され得る。
【数9】
【0081】
第２の式を第１の式で割ると、以下の結果となる（ＱＰとＶＦは、測定モードと基準動作モードにおいて同じ値を有する）。
【数10】
【0082】
これによって上記のセンサ抵抗器１１の抵抗値ＲＳの式を得る。
【0083】
測定動作モードと基準動作モードについて、同じ変換時間値Ａｔｉｍｅが設定された場合、センサ抵抗器１１の抵抗値ＲＳは、例えば演算回路３６によって以下を用いて計算される。
式中、ＲＲＥＦは基準抵抗器１７の抵抗値であり、Ｃｔｐｅｒｉｏｄ，ＲＲＥＦは基準動作モードから生じた第２のデジタル信号ＳＤ２の値であり、Ｃｔｐｅｒｉｏｄ，ＲＳ＋ＲＲＥＦは測定動作モードから生じた第１のデジタル信号ＳＤ１の値である。上記の式において、変換時間Ａｔｉｍｅは測定動作モードと基準動作モードに関して固定または既定または同じである。同じ変換時間値Ａｔｉｍｅが測定動作モード向けと基準動作モード向けに設定される。
【数11】
【0084】
センサ配置１０は、１ｋΩ～３００ＭΩのガスセンサで動作できる広範なダイナミックレンジのガスセンサアーキテクチャを有利に実現する。ＥＳＤ／パッド漏洩はセンサ抵抗器１１の高抵抗値に関して有意な測定誤差をもたらし得ない。センサ配置１０はＥＳＤ／パッド漏洩の影響を解消することができ（漏洩が信号電流未満である限り）、また、漏洩電流におけるプロセス変動または信号／漏洩電流のドリフトの影響を解消することができる。
【0085】
図２Ａは、図１Ａから図１Ｄに示したセンサ配置１０の詳細の一例を示す。ラッチ２９と制御ロジック３７が詳細に示されている。ラッチ２９は第２のラッチ出力５９を有する。第２のラッチ出力５９は反転Ｑ出力である。制御ロジック３７はいくつかの論理ゲートを備えている。制御ロジック３７は、２つのラッチ出力３２，５９に接続された２つの入力６０，６１を備えている。制御ロジック３７はフリップフロップ６６を備えている。フリップフロップ６６の第１のＮＡＮＤゲート６３は、制御ロジック３７の第１の入力６０と第１の端子６２の間に配置されている。同様に、フリップフロップ６６の第２のＮＡＮＤゲート６５は第２の入力６１と第２の端子６４の間に配置されている。制御ロジック３７の第１のＡＮＤゲート６７は、第１の入力６０を第１のＮＡＮＤゲート６３の第１の入力に結合する。相応に、第２のＡＮＤゲート６８は、第２の入力６１を第２のＮＡＮＤゲート６５の第１の入力に結合する。第１のＡＮＤゲート６７の第２の入力に第１の信号Ｓ１が印加される。第２のＡＮＤゲート６８の第２の入力に第２の信号Ｓ２が提供される。第１のＡＮＤゲート６７の第２の入力と、第２のＡＮＤゲート６８の第２の入力は、センサ配置１０の適切なノードに接続される。第１と第２の信号Ｓ１，Ｓ２は、ブロックを有効化または無効化するための、例えば、フリップフロップ６６を有効化または無効化するための信号である。
【0086】
第１のＮＡＮＤゲート６３の出力は、インバータ６９～７１の直列回路によって、制御ロジック３７の第１の端子６２に結合されている。インバータの直列回路は３つのインバータ６９～７１を備えている。第２のＮＡＮＤゲート６５の出力は、さらなるインバータ７２乃至７４の直列回路によって、制御ロジック３７の第２の端子６４に結合されている。さらなるインバータの直列回路は３つのインバータ７２乃至７４を備えている。第１のＮＡＮＤゲート６３の出力は、２つのインバータ６９，７０を介して第１のノード７５に結合されている。第１のノード７５は第３のインバータ７１を介して制御ロジック３７の第１の端子６２に結合されている。第２のＮＡＮＤゲート６５の出力は２つのさらなるインバータ７２，７３を介して第２のノード７６に結合されている。第２のノード７６はさらなる第３のインバータ７４を介して制御ロジック３７の第２の端子６４に結合されている。
【0087】
第１のノード７５は第２のＮＡＮＤゲート６５の第２の入力に接続されている。第２のノード７６は第１のＮＡＮＤゲート６３の第２の入力に接続されている。制御ロジック３７の第１の端子６２で第３の信号Ｓ３が提供される。制御ロジック３７の第２の端子６４で第４の信号Ｓ４が提供される。フリップフロップ６６は、第１と第２のＮＡＮＤゲート６３，６５と、２つのインバータ６９，７０と、２つのさらなるインバータ７２，７３と、第１と第２のノード７５，７６を接続と共に備えている。第３と第４の信号Ｓ３，Ｓ４は第１と第２の制御Φ１，Φ２を生成するために使用される。第１と第２の制御Φ１，Φ２は第３と第４の信号Ｓ３，Ｓ４の関数である。第３と第４の信号Ｓ３，Ｓ４はセンサ配置１０の重複しない時間を実現する。
【0088】
図２Ｂは、図１Ａから図１Ｄおよび図２Ａに示したセンサ配置１０の詳細の一例を示す。センサ配置１０はバンドギャップ回路９０を備えている。バンドギャップ回路９０の出力は切替可能な電圧ソース１２の入力に結合されている。さらに、センサ配置１０はバンドギャップ回路９０に接続されバイアス電流ＩＢを供給するための出力を有する電流ソース９１を備えている。
【0089】
切替可能な電圧ソース１２はバッファ９２を備えている。バッファ９２は、ソース出力１５に直接接続された出力を有する。したがって、バッファ９２の出力は、センサ抵抗器１１の第１の端子４１に直接、恒久的に接続されている。バッファ９２は増幅器として実現される。増幅器の出力はバッファ９２の出力を形成し、増幅器の反転入力に直接接続されている。バッファ９２は１の増幅係数を提供してよい。
【0090】
さらに、切替可能な電圧ソース１２は、分圧器９３と、第１のスイッチ９４と第２のスイッチ９５を備えている。第１のスイッチ９４は、分圧器９３の第１のタップ９６を、バッファ９２の増幅器の非反転入力に接続されたバッファ９２の入力に結合する。第２のスイッチ９５は、分圧器９３の第２のタップ９７を、バッファ９２の入力に結合する。分圧器９３は抵抗分圧器として実現される。分圧器９３は、第１と第２の抵抗器９８，９９を備えている。第１の抵抗器９８は第２のタップ９７を基準電位端子１００に結合する。第２の抵抗器９９は第１のタップ９６を第２のタップ９７に結合する。
【0091】
分圧器９３は第３の抵抗器１０１を備えてもよく、その結果、第２と第３の抵抗器９９，１０１の直列回路が第１のタップ９６を第２のタップ９７に結合する。第２と第３の抵抗器９９，１０１の間に第３のタップ１０２がある。第３のタップ１０２は積分器１３の増幅器２０の第２の入力に接続されている。分圧器９３は少なくとも、第１のタップ９６とバンドギャップ回路９０の出力の間に配置された第４の抵抗器１０３を備えている。
【0092】
さらに、切替可能な電圧ソース１２は増幅器回路１０４を備えている。増幅器回路１０４はその入力側でバンドギャップ回路９０の出力に接続されている。増幅器回路１０４の出力は分圧器９３を介して基準電位端子１００に結合されている。増幅器回路１０４の出力は、少なくとも第４の抵抗器１０３を介して第１のタップ９６に結合されている。分圧器９３は第５～第７の抵抗器１０５～１０７を備えていてよい。第４～第７の抵抗器１０３、１０５～１０７は、第１のタップ９６を増幅器回路１０４の出力に結合する。分圧器９３は第４乃至第６のタップ１０８～１１０を備えている。第４のタップ１０８は第４の抵抗器１０３と第５の抵抗器１０５の間にある。同様に、第５のタップ１０９は第５の抵抗器１０５と第６の抵抗器１０６の間にある。第６のタップ１１０は第６の抵抗器１０６と第７の抵抗器１０７の間にある。第４のタップ１０８は第３のスイッチ１１１を介して第２の比較器入力２６に結合されている。第６のタップ１１０は第４のスイッチ１１２を介して第２の比較器入力２６に結合されている。
【0093】
増幅器回路１０４は、バンドギャップ回路９０の出力に接続された非反転入力を有する演算増幅器１１５を備えている。演算増幅器１１５の出力は、増幅器回路１０４の出力に接続されている。増幅器回路１０４はさらなる分圧器１１６を備えている。さらなる分圧器１１６のタップ１１７は演算増幅器回路１１５の反転入力に接続されている。さらなる分圧器１１６は１つの第１の抵抗器１１８と、少なくとも１つの第２の抵抗器１１９を備えている。第１の抵抗器１１８は演算増幅器１１５の出力をタップ１１７に結合する。第２の抵抗器１１９はタップ１１７を基準電位端子１００に結合する。さらなる分圧器１１６は、第２乃至第４の抵抗器１１７～１２１の直列回路がタップ１１７を基準電位端子１００に結合するように、第３と第４の抵抗器１２０，１２１を備えてよい。別法として、さらなる分圧器１１６の第３と第４の抵抗器１２０，１２１は接続線で置き換えられてもよい。
【0094】
バンドギャップ回路９０はバンドギャップ電圧ＶＢＧを提供し、バンドギャップ電圧ＶＢＧは増幅器回路１０４の入力に印加され、それは演算増幅器１１５の入力に印加される。増幅器回路１０４は出力電圧ＶＯＵＴを生成する。出力電圧ＶＯＵＴはバンドギャップ電圧ＶＢＧの関数であり、また、さらなる分圧器１１６の抵抗器の抵抗値の関数である。したがって、出力電圧ＶＯＵＴはバンドギャップ電圧ＶＢＧよりも高い電圧値を有する。増幅器回路１０４の増幅係数は１より高い。さらなる分圧器１１６の第１の抵抗器１１８および／または第２の抵抗器１１９はトリマブル抵抗器として実現され得る。基準電位ＶＳＳは基準電位端子１００でタップされる。
【0095】
出力電圧ＶＯＵＴは分圧器９３にわたって降下する。したがって、分圧器９３の第１のタップ９６で、第１の印加電圧Ｖ１が生成される。第１の印加電圧Ｖ１は、第１のスイッチ９４およびバッファ９２を介して第１の位相Ａでソース出力１５に提供される。相応に、第２のタップ９７で第２の印加電圧Ｖ２が生成される。第２の印加電圧Ｖ２は、第２のスイッチ９５およびバッファ９２を介して第２の位相Ｂでソース出力１５に提供される。有利には、バッファ９２は第１の漏洩電流ＩＬ１をセンサ抵抗器１１の第１の端子４１で供給する。共通モード電圧ＶＣＭは第３のタップ１０２でタップされて、積分器１３の増幅器２０の第２の入力に提供される。
【0096】
分圧器９３の第４のタップ１０８で、第２の比較器基準電圧ＶＬがタップされ、第３のスイッチ１１１を介して第１の位相Ａで第２の比較器入力２６に提供される。同様に、第１の比較器基準電圧ＶＨが分圧器９３の第６のタップ１１０でタップされて第４のスイッチ１１２を介して第２の比較器入力２６に提供される。分圧器９３の第５のタップ１０９で、基準電圧ＶＲＥＦがタップされる。
【0097】
第１の比較器基準電圧と第２の比較器基準電圧ＶＨ，ＶＬの値は、直列回路１８の抵抗値のデジタル値への変換の利得が設定されるように構成されている。第１の比較器基準電圧と第２の比較器基準電圧ＶＨ，ＶＬの少しの差から高い利得が生じる。同じ分圧器９３から異なる電圧値がタップされ得ると有利である。分圧器９３は抵抗分割回路として製造される。
【0098】
図３は、上記で示したセンサ配置１０のシミュレーション結果を示す表の一例を示す。第１のカラムは、センサ抵抗器１１に対して選択された抵抗値をＭΩで示す。第２～第４のカラムは、センサ抵抗器１１の計算された抵抗値をＭΩで示す。第２のカラムの値を計算するためのシミュレーションでは、第１の位相Ａと第２の位相Ｂが交互に使用される。第３のカラムと第４のカラムでは、第１の位相Ａまたは第２の位相Ｂは省略される。第２の漏洩電流ＩＬ２の高い影響により、第３のカラムと第４のカラムの抵抗値は、第１のカラムに示された入力抵抗値から外れており、また、第２のカラムの抵抗値からも外れている。上記で示した測定方法を用いることで、入力抵抗値に対するセンサ抵抗器１１の抵抗測定値からの外れは小さく保たれ得る。
【0099】
上述のセンサ配置１０は測定動作モードおよび基準動作モードに関してシミュレートされた。Ｔｒｉｓｅ、ＴｆａｌｌおよびＴｐｅｒｉｏｄの値が、センサ抵抗器１１の様々な抵抗値（１０ＭΩ，５０ＭΩ，１００ＭΩ，２００ＭΩおよび５００ＭΩ）に関して測定された。漏洩電流ＩＬ２の選択値は信号電流ＩＳＩＧの２０％であった（漏洩は、センサ抵抗器１１の抵抗値の５倍である抵抗器Ｒｌｅａｋを用いてモデル化される）。センサ抵抗器１１の抵抗値ＲＳは以下によって計算された。
【数12】
【0100】
式は、選択された積分時間ＡｔｉｍｅＳ（ＲＳ＋ＲＲＥＦ ）とＡｔｉｍｅＲ（ＲＳ ）に関して同じである。
式中、ＲＳはセンサ抵抗器１１の抵抗値、ＲＲＥＦは基準抵抗器１７の抵抗値、ＳＤ１は第１のデジタル信号の値、ＳＤ２は第２のデジタル信号の値、ＡｔｉｍｅＳは測定動作モードでの変換時間、ＡｔｉｍｅＲは基準動作モードでの変換時間である。
【数13】
【0101】
センサ抵抗器１１の様々な抵抗値のシミュレーション結果が図３に示されている。シミュレーションによれば、センサ抵抗器１１の計算された抵抗値は、演算にＴｐｅｒｉｏｄを用いた場合に１％未満の誤差を有する。ＴｒｉｓｅまたはＴｆａｌｌを使用すると、ＩＬ２／ＩＳＩＧの分率に相当する誤差をもたらす。上記の結果では、誤差は、ＩＬ２／ＩＳＩＧの同じ分率である～２０％である。
【0102】
測定すべきパラメータ（例えば、ガス濃度）の変更は、センサ抵抗器１１の抵抗値ＲＳの変化に変換され、それは、積分器出力電圧ＯＰＯＵＴの三角の周波数の変化に変換され、それは第１のデジタル信号ＳＤ１の変化に変換される。
【0103】
したがって、センサ配置１０は動作の広範なダイナミックレンジ（１ｋΩ～３００ＭΩ以上）にわたり高精度ガスセンサを実現する。パッド／ＥＳＤ漏洩はセンサ配置１０に関して／センサ配置１０で補償される（ＩＳＩＧ＞ＩＬ２）。温度および他の要因（供給、プロセス）での漏洩ドリフトもセンサ配置１０内で補償され得る。
【0104】
図４Ａは、上記の実施形態、特に図１Ａで示した実施形態のさらなる展開である、センサ配置１０の一実施形態のさらなる例を示す。センサ配置１０は論理回路１３５を備えている。論理回路１３５の入力は、ラッチ２９の第１のラッチ出力３２に結合されている。論理回路１３５の出力１３６は、演算回路３６と、同期カウンタ３３の第１のカウンタ入力３４と、制御ロジック３７とに接続されている。第１のクロック信号ＣＬＫ１は論理回路１３５に提供され得る。論理回路１３５は論理回路１３５の出力１３６で出力信号Ｃ１を提供する。
【0105】
センサ配置１０はさらなるラッチ１３０を備えている。さらなるラッチ１３０の第１のラッチ入力１３１は、ラッチ２９の第１のラッチ出力３２に結合されている。さらなるラッチ１３０の第１のラッチ入力１３１は、第１のラッチ信号ＱＬを受け取る。さらなるラッチ１３０の第２のラッチ入力１３２は、第１のクロック信号ＣＬＫ１を受け取る。さらなるラッチ１３０のラッチ出力１３３は、論理回路１３５のさらなる入力に接続されている。さらなるラッチ１３０は、さらなるラッチ１３０のラッチ出力１３３でさらなるラッチ信号ＱＲを生成する。さらなるラッチ１３０は、Ｄ－ラッチ、Ｄ－フリップフロップ、および／またはトランスペアレントＤ－フリップフロップとして実装され得る。
さらなるラッチ１３０はラッチ２９等として実現され得る。２つのラッチ２９，１３０はマスター・スレーブＤフリップフロップを形成してよい。
さらなるラッチ１３０はラッチ２９等として実現され得る。２つのラッチ２９，１３０はマスター・スレーブＤフリップフロップを形成してよい。
【0106】
図示していない別の実施形態では、さらなるラッチ１３０は省略される。論理回路１３５の入力側はラッチ２９に接続される。
【0107】
図示していない別の実施形態では、ラッチ２９とさらなるラッチ１３０は省略される。論理回路１３５の入力側は比較器１４に接続されてよく、また、随意で、さらなる比較器にも接続されてもよい。
【0108】
図４Ｂは、図１Ｄに示した信号のさらなる展開である、図４Ａのセンサ配置１０の信号の一例を示す。さらなるラッチ信号ＱＲは第１のラッチ信号ＱＬの関数であり、また、第１のクロック信号ＣＬＫ１の関数である。論理回路１３５はさらなるラッチ１３０のさらなるラッチ信号ＱＲを受け取って出力信号Ｃ１を生成する。論理回路１３５はラッチ２９の第１のラッチ信号ＱＬを受け取ってよい。したがって、論理回路１３５は第１のラッチ信号ＱＬとさらなるラッチ信号ＱＲを使用して出力信号Ｃ１を生成してもよい。
【0109】
出力信号Ｃ１は論理回路１３５による第１のラッチ信号ＱＬの立ち上がりエッジ後と立下りエッジ後に生成される。したがって、出力信号Ｃ１は、論理回路１３５によるさらなるラッチ信号ＱＲの立ち上がりエッジと立下りエッジに生成される。出力信号Ｃ１のパルスは、例えば、さらなるラッチ信号ＱＲを反転させ、反転されたさらなるラッチ信号ＱＲと第１のラッチ信号ＱＬの論理ＡＮＤ関数を実行することによって生成され得る。例えば、第２と第４の時点ｔ２，ｔ４での出力信号Ｃ１のパルスがこうして生成され得る。随意で、さらなる出力信号Ｃ１のパルスが、例えば、第１のラッチ信号ＱＬを反転させ、反転された第１のラッチ信号ＱＬとさらなるラッチ信号ＱＲの論理ＡＮＤ関数を実行することによって生成され得る。例えば、第３の時点ｔ３での出力信号Ｃ１のパルスがこうして生成され得る。論理回路１３５は２つのＡＮＤ関数によって提供された情報を用いて、第１のクロック信号ＣＬＫ１に従って出力信号を成形する。
【0110】
出力信号Ｃ１は０．５Ｔ１のパルス継続時間を有し得る。出力信号Ｃ１のパルスは図４Ｂに示すように第１のクロック信号ＣＬＫ１の２つのパルス間であり得る。出力信号Ｃ１のパルスは第１のクロック信号ＣＬＫ１のパルスの立下りエッジとともに上昇し得る。論理回路１３５は、図示していないＮＯＲゲート、ＮＡＮＤゲート、インバータ、遅延回路およびＡＮＤ関数を実行し出力信号Ｃ１のパルスを成形するための他のゲートを備えてよい。
【0111】
別の方法として、修正されたラッチ出力信号Ｃ１のパルスは第１のクロック信号ＣＬＫ１のパルスと同時であってもよい。したがって、出力信号Ｃ１のパルスは第１のクロック信号ＣＬＫ１のパルスの立ち上がりエッジとともに上昇してよい。
【0112】
図４Ｃは、図２Ａおよび図４Ａに特に示したような、上記で示した実施形態のさらなる展開であるセンサ配置１０の詳細の一例を示す。論理回路１３５は、制御ロジック３７に結合されたさらなる出力１３７を備えている。制御ロジック３７の第１の入力６０は論理回路１３５の出力１３６に接続されている。制御ロジック３７の第２の入力６１は論理回路１３５のさらなる出力１３７に接続されている。さらなる出力１３７は反転出力として実現され、信号Ｃ１Ｉを提供する。信号Ｃ１Ｉは、出力信号Ｃ１の反転信号である。
【0113】
記載された図１Ａから図４Ｃで示した実施形態は、改良されたセンサ配置の例示的実施形態を表し、したがって、改良されたセンサ配置による全実施形態の完全なリストを構成するものではない。実際のセンサ配置の構成は、提示した実施形態とは、例えば回路部品、デバイス、構造および信号に関して異なり得る。
【符号の説明】
【0114】
１０ センサ配置
１１ センサ抵抗器
１２ 切替可能な電圧ソース
１３ 積分器
１４ 比較器
１５ ソース出力
１６ 積分器入力
１７ 基準抵抗器
１８ 直列回路
１９ スイッチ
２０ 増幅器
２１ 積分器出力
２２ 積分コンデンサ
２３ 制御入力
２４ デジタル－アナログコンバータ
２５ 第１の比較器入力
２６ 第２の比較器入力
２７ さらなるソース出力
２８ 比較器出力
２９ ラッチ
３０ 第１のラッチ入力
３１ 第２のラッチ入力
３２ 第１のラッチ出力
３３ 同期カウンタ
３４ 第１のカウンタ入力
３５ 第２のカウンタ入力
３６ 演算回路
３７ 制御ロジック
３８ カウンタ
４１ 第１の端子
４２ 第２の端子
５９ 第２のラッチ出力
６０ 第１の入力
６１ 第２の入力
６２ 第１の端子
６３ 第１のＮＡＮＤゲート
６４ 第２の端子
６５ 第２のＮＡＮＤゲート
６６ フリップフロップ
６７ 第１のＡＮＤゲート
６８ 第２のＡＮＤゲート
６９～７４ インバータ
７５ 第１のノード
７６ 第２のノード
９０ バンドギャップ回路
９１ 電流ソース
９２ バッファ
９３ 分圧器
９４ 第１のスイッチ
９５ 第２のスイッチ
９６ 第１のタップ
９７ 第２のタップ
９８ 第１の抵抗器
９９ 第２の抵抗器
１００ 基準電位端子
１０１ 第３の抵抗器
１０２ 第３のタップ
１０３ 第４の抵抗器
１０４ 増幅器回路
１０５～１０７ 抵抗器
１０８～１１０ タップ
１１１ 第３のスイッチ
１１２ 第４のスイッチ
１１６ さらなる分圧器
１１７ タップ
１１８～１２１ 抵抗器
１３０ さらなるラッチ
１３１ 第１のラッチ入力
１３２ 第２のラッチ入力
１３３ ラッチ出力
１３５ 論理回路
１３６ 出力
１３７ さらなる出力
Ａ，Ａ’ 第１の位相
Ａｔｉｍｅ 変換時間
Ｂ，Ｂ’ 第２の位相
ＣＬＫ１，ＣＬＫ２ クロック信号
Ｃ１ 出力信号
Ｃ２ カウンタ出力信号
Ｃ３ カウンタ値
ＩＢ バイアス電流
Ｉｆａｌｌ，Ｉｒｉｓｅ 電流
ＩＬ１，ＩＬ２ 漏洩電流
ＩＮ 積分器入力電流
ＩＳＩＧ 信号電流
ＯＰＯＵＴ 積分器出力電圧
ＯＳＴＲＩＭ トリム信号
ＱＬ 第１のラッチ信号
ＱＲ さらなるラッチ信号
ＳＣ 制御信号
ＳＣＯ 比較器出力信号
ＳＤ１，ＳＤ２ デジタル信号
ＳＡＴ，Ｓ１～Ｓ４ 信号
ｔ１～ｔ５ 時点
Ｔ１，Ｔ２ 周期
ＶＢＧ バンドギャップ電圧
ＶＣＭ 共通モード電圧
ＶＨ，ＶＬ 比較器基準電圧
Ｖ１Ｎ 積分器入力電圧
ＶＯＵＴ 出力電圧
ＶＲＥＦ 基準電圧
ＶＳＳ 基準電位
Ｖ１ 第１の印加電圧
Ｖ２ 第２の印加電圧
Φ１～Φ３ 制御信号
１１ センサ抵抗器
１２ 切替可能な電圧ソース
１３ 積分器
１４ 比較器
１５ ソース出力
１６ 積分器入力
１７ 基準抵抗器
１８ 直列回路
１９ スイッチ
２０ 増幅器
２１ 積分器出力
２２ 積分コンデンサ
２３ 制御入力
２４ デジタル－アナログコンバータ
２５ 第１の比較器入力
２６ 第２の比較器入力
２７ さらなるソース出力
２８ 比較器出力
２９ ラッチ
３０ 第１のラッチ入力
３１ 第２のラッチ入力
３２ 第１のラッチ出力
３３ 同期カウンタ
３４ 第１のカウンタ入力
３５ 第２のカウンタ入力
３６ 演算回路
３７ 制御ロジック
３８ カウンタ
４１ 第１の端子
４２ 第２の端子
５９ 第２のラッチ出力
６０ 第１の入力
６１ 第２の入力
６２ 第１の端子
６３ 第１のＮＡＮＤゲート
６４ 第２の端子
６５ 第２のＮＡＮＤゲート
６６ フリップフロップ
６７ 第１のＡＮＤゲート
６８ 第２のＡＮＤゲート
６９～７４ インバータ
７５ 第１のノード
７６ 第２のノード
９０ バンドギャップ回路
９１ 電流ソース
９２ バッファ
９３ 分圧器
９４ 第１のスイッチ
９５ 第２のスイッチ
９６ 第１のタップ
９７ 第２のタップ
９８ 第１の抵抗器
９９ 第２の抵抗器
１００ 基準電位端子
１０１ 第３の抵抗器
１０２ 第３のタップ
１０３ 第４の抵抗器
１０４ 増幅器回路
１０５～１０７ 抵抗器
１０８～１１０ タップ
１１１ 第３のスイッチ
１１２ 第４のスイッチ
１１６ さらなる分圧器
１１７ タップ
１１８～１２１ 抵抗器
１３０ さらなるラッチ
１３１ 第１のラッチ入力
１３２ 第２のラッチ入力
１３３ ラッチ出力
１３５ 論理回路
１３６ 出力
１３７ さらなる出力
Ａ，Ａ’ 第１の位相
Ａｔｉｍｅ 変換時間
Ｂ，Ｂ’ 第２の位相
ＣＬＫ１，ＣＬＫ２ クロック信号
Ｃ１ 出力信号
Ｃ２ カウンタ出力信号
Ｃ３ カウンタ値
ＩＢ バイアス電流
Ｉｆａｌｌ，Ｉｒｉｓｅ 電流
ＩＬ１，ＩＬ２ 漏洩電流
ＩＮ 積分器入力電流
ＩＳＩＧ 信号電流
ＯＰＯＵＴ 積分器出力電圧
ＯＳＴＲＩＭ トリム信号
ＱＬ 第１のラッチ信号
ＱＲ さらなるラッチ信号
ＳＣ 制御信号
ＳＣＯ 比較器出力信号
ＳＤ１，ＳＤ２ デジタル信号
ＳＡＴ，Ｓ１～Ｓ４ 信号
ｔ１～ｔ５ 時点
Ｔ１，Ｔ２ 周期
ＶＢＧ バンドギャップ電圧
ＶＣＭ 共通モード電圧
ＶＨ，ＶＬ 比較器基準電圧
Ｖ１Ｎ 積分器入力電圧
ＶＯＵＴ 出力電圧
ＶＲＥＦ 基準電圧
ＶＳＳ 基準電位
Ｖ１ 第１の印加電圧
Ｖ２ 第２の印加電圧
Φ１～Φ３ 制御信号
【図1A】
【図1B】
【図1C】
【図1D】
【図2A】
【図2B】
【図3】
【図4A】
【図4B】
【図4C】