特許 7119350 縦型ＧａＮ系半導体装置の製造方法および縦型ＧａＮ系半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-08-08

(45)【発行日】2022-08-17

(54)【発明の名称】縦型ＧａＮ系半導体装置の製造方法および縦型ＧａＮ系半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20220809BHJP

   H01L 29/78 20060101ALI20220809BHJP

   H01L 29/12 20060101ALI20220809BHJP

   H01L 21/265 20060101ALI20220809BHJP

【ＦＩ】

H01L29/78 658A

H01L29/78 652T

H01L29/78 653A

H01L29/78 658E

H01L29/78 652G

H01L21/265 601A

【請求項の数】 14

(21)【出願番号】P 2017225218

(22)【出願日】2017-11-22

(65)【公開番号】P2019096744

(43)【公開日】2019-06-20

【審査請求日】2020-10-14

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】高島 信也

(72)【発明者】

【氏名】上野 勝典

(72)【発明者】

【氏名】江戸 雅晴

【審査官】恩田 和彦

(56)【参考文献】

【文献】特開２０１５－０９５４６７（ＪＰ，Ａ）

【文献】特開２０１７－０７９２３４（ＪＰ，Ａ）

【文献】特開２００６－１００８０１（ＪＰ，Ａ）

【文献】特開２０１２－１５６２０７（ＪＰ，Ａ）

【文献】特開２００７－３３５６７７（ＪＰ，Ａ）

【文献】特開２０１１－１６５７７７（ＪＰ，Ａ）

【文献】特開２０１７－０５４９４４（ＪＰ，Ａ）

【文献】特許第６１２３９４１（ＪＰ，Ｂ１）

【文献】特開２０１７－０４５９４３（ＪＰ，Ａ）

【文献】特開２００３－１７３９６８（ＪＰ，Ａ）

【文献】特開２００７－２４３０８０（ＪＰ，Ａ）

【文献】特開２０１７－１６３０２１（ＪＰ，Ａ）

【文献】特開２０１６－１１５８３１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／２６５

(57)【特許請求の範囲】

【請求項1】

ＧａＮ系半導体基板と、
前記ＧａＮ系半導体基板よりも低いｎ型不純物のドーピング濃度を有するドリフト領域を含み、前記ＧａＮ系半導体基板上に設けられたＧａＮ系半導体層と、
前記ＧａＮ系半導体層と、前記ＧａＮ系半導体層に接する絶縁膜と、前記絶縁膜に接する導電部とを有するＭＩＳ構造と
を有する縦型ＧａＮ系半導体装置の製造方法であって、
前記ＭＩＳ構造を形成する段階と、
前記ＭＩＳ構造を形成する段階の後に、前記ＧａＮ系半導体基板の裏面へｎ型ドーパントを注入し、下方領域を形成する段階と、
前記ｎ型ドーパントを注入する段階の後に、前記ＧａＮ系半導体基板をアニールする段階と
を備え、
前記ＭＩＳ構造を形成する段階において、前記導電部と電気的に分離するソース電極を形成し、
前記下方領域の少なくとも一部は、前記導電部の下方に設けられ、
前記下方領域に接するドレイン電極を形成する段階を更に備える
縦型ＧａＮ系半導体装置の製造方法。

【請求項2】

前記ＧａＮ系半導体基板の前記裏面は、ガリウム極性面よりも耐熱性の高い面である
請求項１に記載の縦型ＧａＮ系半導体装置の製造方法。

【請求項3】

前記ＧａＮ系半導体基板の前記裏面は、窒素極性面またはｍ面である
請求項１または２に記載の縦型ＧａＮ系半導体装置の製造方法。

【請求項4】

前記ＧａＮ系半導体基板をアニールする段階において、前記裏面に接する保護層を設けることなく前記ＧａＮ系半導体基板をアニールする
請求項１から３のいずれか一項に記載の縦型ＧａＮ系半導体装置の製造方法。

【請求項5】

前記ＧａＮ系半導体基板をアニールする段階において、前記裏面にレーザーを照射することにより前記ＧａＮ系半導体基板をアニールする
請求項１から４のいずれか一項に記載の縦型ＧａＮ系半導体装置の製造方法。

【請求項6】

前記裏面へｎ型ドーパントを注入する段階、および、前記ＧａＮ系半導体基板をアニールする段階の前に、前記ＧａＮ系半導体基板を薄化する段階をさらに備える
請求項１から５のいずれか一項に記載の縦型ＧａＮ系半導体装置の製造方法。

【請求項7】

前記ＧａＮ系半導体基板をアニールする段階において、前記ＧａＮ系半導体基板を１０００℃以上１３５０℃以下の予め定められた温度でアニールする
請求項１から６のいずれか一項に記載の縦型ＧａＮ系半導体装置の製造方法。

【請求項8】

前記ＧａＮ系半導体基板の前記裏面へｎ型ドーパントを注入する段階において、シリコン、ゲルマニウムおよび酸素のうち少なくとも一種類の元素を前記裏面へ注入する
請求項１から７のいずれか一項に記載の縦型ＧａＮ系半導体装置の製造方法。

【請求項9】

ＧａＮ系半導体基板と、
前記ＧａＮ系半導体基板よりも低いｎ型ドーパントのドーピング濃度を有するドリフト領域を含み、前記ＧａＮ系半導体基板上に設けられたＧａＮ系半導体層と、
前記ＧａＮ系半導体層と、前記ＧａＮ系半導体層に接する絶縁膜と、前記絶縁膜に接する導電部とを有するＭＩＳ構造と、
前記導電部と電気的に分離するソース電極と
を有する縦型ＧａＮ系半導体装置であって、
前記ＧａＮ系半導体基板の予め定められた深さ位置から裏面までに設けられる下方領域のｎ型ドーパントのドーピング濃度は、前記ＧａＮ系半導体基板の前記予め定められた深さ位置よりも上方に設けられる上方領域のｎ型ドーパントのドーピング濃度よりも高く、
前記下方領域の少なくとも一部は、前記導電部の下方に設けられ、
前記下方領域に接するドレイン電極を更に有する
縦型ＧａＮ系半導体装置。

【請求項10】

前記下方領域は、ｎ型ドーパントのドーピング濃度のピークを有し、
前記ピークにおけるｎ型ドーパントのドーピング濃度は、前記裏面におけるｎ型ドーパントのドーピング濃度以上および前記予め定められた深さ位置におけるｎ型ドーパントのドーピング濃度以上であり、
前記上方領域は、ｎ型ドーパントのテール領域を有し、
前記テール領域におけるｎ型ドーパントのドーピング濃度は、前記予め定められた深さ位置から前記ＧａＮ系半導体層に向かって減少する
請求項９に記載の縦型ＧａＮ系半導体装置。

【請求項11】

前記ＧａＮ系半導体基板の前記裏面は、ガリウム極性面よりも耐熱性の高い面である
請求項９または１０に記載の縦型ＧａＮ系半導体装置。

【請求項12】

前記ＧａＮ系半導体基板の前記裏面は、窒素極性面またはｍ面である
請求項９から１１のいずれか一項に記載の縦型ＧａＮ系半導体装置。

【請求項13】

前記下方領域の深さ方向におけるｎ型ドーパントのドーピング濃度のピークは、１Ｅ＋１９ｃｍ^－３以上である
請求項９から１２のいずれか一項に記載の縦型ＧａＮ系半導体装置。

【請求項14】

前記裏面の予め定められた方向において、前記下方領域のキャリア濃度が周期的に変化している
請求項９から１３のいずれか一項に記載の縦型ＧａＮ系半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、縦型ＧａＮ系半導体装置の製造方法および縦型ＧａＮ系半導体装置に関する。

【0002】

イオン注入したドーパントを活性化するべく窒化ガリウム（以下、ＧａＮ）層を熱アニールするときに、ＧａＮ層上にキャップ層を設けることが知られている（例えば、非特許文献１参照）。また、マグネシウム（Ｍｇ）が各々イオン注入されたＧａＮ基板の（０００－１）面及び（０００１）面上に保護層を設けることなく、各ＧａＮ基板を窒素ガス中において１２３０℃で３０秒アニールした場合において、ＧａＮ基板の（０００－１）面は、（０００１）面に比べて窒素が離脱しにくく、（０００１）面に比べて熱的に安定であることが知られている（例えば、非特許文献２参照）。なお、非特許文献２においては「－１」に代えて、数字「１」の上にバーを付した表現が採用されているが、「－１」を用いた場合であっても、数字「１」の上にバーを付した表現を用いた場合であっても、同じ意味であることに留意されたい。本明細書においては、数字「１」の上にバーを付した表現に代えて、「－１」を用いる。
［先行技術文献］
［特許文献］
［非特許文献１］ Ｙｕｋｉ Ｎｉｉｙａｍａ ｅｔ ａｌ．，"Ｎｏｒｍａｌｌｙ ｏｆｆ ｏｐｅｒａｔｉｏｎ ＧａＮ‐ｂａｓｅｄ ＭＯＳＦＥＴｓ ｆｏｒ ｐｏｗｅｒ ｅｌｅｃｔｒｏｎｉｃｓ ａｐｐｌｉｃａｔｉｏｎｓ"，Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ， Ｎｏｖｅｍｂｅｒ １０，２０１０，ｖｏｌ．２５，１２５００６
［非特許文献２］ Ｔｅｔｓｕｏ Ｎａｒｉｔａ ｅｔ ａｌ．，"Ｐ‐ｔｙｐｅ ｄｏｐｉｎｇ ｏｆ ＧａＮ（０００－１） ｂｙ ｍａｇｎｅｓｉｕｍ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ，Ｄｅｃｅｍｂｅｒ １，２０１６，１０，ｖｏｌ．１０，０１６５０１

【発明の概要】

【発明が解決しようとする課題】

【0003】

ＧａＮ系半導体基板の抵抗は、縦型ＧａＮ系半導体装置のオン抵抗の一因となる。縦型ＧａＮ系半導体装置において、オン抵抗は低減することが望ましい。

【課題を解決するための手段】

【0004】

本発明の第１の態様においては、縦型ＧａＮ系半導体装置の製造方法を提供する。縦型ＧａＮ系半導体装置は、ＧａＮ系半導体基板と、ＧａＮ系半導体層と、ＭＩＳ構造とを有してよい。ＧａＮ系半導体層は、ドリフト領域を含んでよい。ＧａＮ系半導体層は、ＧａＮ系半導体基板上に設けられてよい。ドリフト領域は、ＧａＮ系半導体基板よりも低いｎ型不純物のドーピング濃度を有してよい。ＭＩＳ構造は、ＧａＮ系半導体層と、ＧａＮ系半導体層に接する絶縁膜と、絶縁膜に接する導電部とを有してよい。縦型ＧａＮ系半導体装置の製造方法は、ＭＩＳ構造を形成する段階と、ＧａＮ系半導体基板の裏面へｎ型ドーパントを注入する段階と、ＧａＮ系半導体基板をアニールする段階とを備えてよい。ＧａＮ系半導体基板の裏面へｎ型ドーパントを注入する段階は、ＭＩＳ構造を形成する段階の後であってよい。ＧａＮ系半導体基板をアニールする段階は、ｎ型ドーパントを注入する段階の後であってよい。

【0005】

ＧａＮ系半導体基板の裏面は、ガリウム極性面よりも耐熱性の高い面であってよい。

【0006】

ＧａＮ系半導体基板の裏面は、窒素極性面またはｍ面であってよい。

【0007】

ＧａＮ系半導体基板をアニールする段階においては、裏面に接する保護層を設けることなくＧａＮ系半導体基板をアニールしてよい。

【0008】

ＧａＮ系半導体基板をアニールする段階において、裏面にレーザーを照射することによりＧａＮ系半導体基板をアニールしてよい。

【0009】

裏面へｎ型ドーパントを注入する段階、および、ＧａＮ系半導体基板をアニールする段階の前に、ＧａＮ系半導体基板を薄化する段階をさらに備えてよい。

【0010】

ＧａＮ系半導体基板をアニールする段階において、ＧａＮ系半導体基板を１０００℃以上１３５０℃以下の予め定められた温度でアニールしてよい。

【0011】

ＧａＮ系半導体基板の裏面へｎ型ドーパントを注入する段階において、シリコン、ゲルマニウムおよび酸素のうち少なくとも一種類の元素を前記裏面へ注入してよい。

【0012】

本発明の第２の態様においては、縦型ＧａＮ系半導体装置を提供する。縦型ＧａＮ系半導体装置は、ＧａＮ系半導体基板と、ＧａＮ系半導体層と、ＭＩＳ構造とを有してよい。ＧａＮ系半導体層は、ドリフト領域を含んでよい。ＧａＮ系半導体層は、ＧａＮ系半導体基板上に設けられてよい。ドリフト領域は、ＧａＮ系半導体基板よりも低いｎ型ドーパントのドーピング濃度を有してよい。ＭＩＳ構造は、ＧａＮ系半導体層と、ＧａＮ系半導体層に接する絶縁膜と、絶縁膜に接する導電部とを有してよい。下方領域のｎ型ドーパントのドーピング濃度は、上方領域のｎ型ドーパントのドーピング濃度よりも高くてよい。下方領域は、ＧａＮ系半導体基板の予め定められた深さ位置から裏面までに設けられてよい。上方領域は、ＧａＮ系半導体基板の予め定められた深さ位置よりも上方に設けられてよい。

【0013】

ＧａＮ系半導体基板の裏面は、ガリウム極性面よりも耐熱性の高い面であってよい。

【0014】

ＧａＮ系半導体基板の裏面は、窒素極性面またはｍ面であってよい。

【0015】

下方領域の深さ方向におけるｎ型ドーパントのドーピング濃度のピークは、１Ｅ＋１９ｃｍ^－３以上であってよい。

【0016】

裏面の予め定められた方向において、下方領域のキャリア濃度は周期的に変化していてよい。

【0017】

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

【図面の簡単な説明】

【0018】

【図1】第１実施形態における縦型ＭＯＳＦＥＴ２００の断面を示す。

【図2】ＧａＮ結晶におけるＧａ極性面、Ｎ極性面及びｍ面を示す図である。

【図3】縦型ＭＯＳＦＥＴ２００の製造方法を示す。

【図4】縦型ＭＯＳＦＥＴ２００の製造方法における段階Ｓ１０からＳ６０までを示す。

【図5】縦型ＭＯＳＦＥＴ２００の製造方法における段階Ｓ７０からＳ１００までを示す。

【図6】段階Ｓ９０にいて、裏面１６にレーザーを照射する様子を示す。

【図7】第２実施形態における縦型ＭＯＳＦＥＴ３００の断面を示す。

【発明を実施するための形態】

【0019】

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0020】

図１は、第１実施形態における縦型ＭＯＳＦＥＴ２００の断面を示す。図１は、ＧａＮ系半導体チップにおける活性領域を通るＸ‐Ｚ断面であってよい。ＧａＮ系半導体チップは、活性領域と、当該活性領域のＸ‐Ｙ平面の周囲に設けられたエッジ終端領域とを有してよい。縦型ＭＯＳＦＥＴ２００は、ＧａＮ系半導体チップの活性領域に設けられてよい。

【0021】

本例において、Ｘ軸とＹ軸とは互いに直交する軸であり、Ｚ軸はＸ‐Ｙ平面に直交する軸である。Ｘ、Ｙ及びＺ軸は、いわゆる右手系を成す。本例の表（おもて）面１４及び裏面１６は、Ｘ‐Ｙ平面に平行である。本例においては、Ｚ軸の正方向（＋Ｚ方向）を「上」と称し、Ｚ軸の負方向（－Ｚ方向）を「下」と称する場合がある。ただし、「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎない。

【0022】

本例の縦型ＭＯＳＦＥＴ２００は、二重拡散ＭＯＳ（ＤＭＯＳ：Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｉｏｎ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する。本例の縦型ＭＯＳＦＥＴ２００は、縦型ＧａＮ系半導体装置の一例である。本例の縦型ＭＯＳＦＥＴ２００は、ｎ^＋型のＧａＮ基板１０と、ＧａＮ層２０と、ゲート絶縁膜５４と、ゲート電極５２と、ソース電極５６と、ドレイン電極５８とを有する。

【0023】

本例において、ＧａＮ系半導体はＧａＮであるが、ＧａＮ系半導体はアルミニウム（Ａｌ）及びインジウム（Ｉｎ）の一以上の元素を含んでもよい。つまり、ＧａＮ系半導体の組成式は、Ａｌ及びＩｎを微量に含んだ混晶半導体、即ちＡｌ_ｘＩｎ_ｙＧａ_{１－ｘ－ｙ}Ｎ（０≦ｘ＜１、０≦ｙ＜１）であってもよい。なお、本例のＧａＮ系半導体の組成式は、Ａｌ_ｘＩｎ_ｙＧａ_{１－ｘ－ｙ}Ｎにおいてｘ＝ｙ＝０としたＧａＮである。

【0024】

ＧａＮ系半導体に対するｐ型ドーパントは、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ベリリウム（Ｂｅ）及び亜鉛（Ｚｎ）の一種類以上の元素であってよい。本例においては、ｐ型ドーパントとしてＭｇを用いる。また、ＧａＮ系半導体に対するｎ型ドーパントは、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）及びＯ（酸素）の一種類以上の元素であってよい。本例においては、ｎ型ドーパントとしてＳｉを用いる。

【0025】

また、本例において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。ｎまたはｐの右に記載した＋または－について、＋はそれが記載されていないものよりもキャリア濃度が高く、－はそれが記載されていないものよりもキャリア濃度が低いことを意味する。例えば、ドリフト領域２２におけるｎ型ドーパントのドーピング濃度は、ＧａＮ基板１０に比べて低いので、ドリフト領域２２はｎ型でありＧａＮ基板１０はｎ^＋型である。なお、＋＋は、＋よりもキャリア濃度が高いことを意味する。

【0026】

本例のＧａＮ層２０は、ＧａＮ基板１０上に設けられたホモエピタキシャル層である。本例においては、ＧａＮ基板１０とＧａＮ層２０との境界を、境界１２として示す。本例において、表面１４は、境界１２とは反対側のＧａＮ層２０の主面である。また、裏面１６は、境界１２とは反対側のＧａＮ基板１０の主面である。

【0027】

ＧａＮ基板１０の厚さ（Ｚ軸方向の長さ）は、５０μｍ以上２００μｍ以下であってよく、より好ましくは５０μｍ以上１００μｍ以下であってよい。ＧａＮ基板１０の厚さを薄くするほど、縦型ＭＯＳＦＥＴ２００のオン抵抗に占めるＧａＮ基板１０の抵抗の割合を低減することができる。なお、オン抵抗とは、縦型ＭＯＳＦＥＴ２００がオン状態であるときの縦型ＭＯＳＦＥＴ２００の抵抗を意味してよい。本件の出願時点において市販されているＧａＮウェハの厚さは、一般的に２００μｍを超えるものであり、例えば、３００μｍ以上４００μｍ以下の厚さを有する。それゆえ、ＧａＮ基板１０の厚さ５０μｍ以上２００μｍ以下は、ＧａＮウェハを研磨及びエッチングすることにより実現してよい。

【0028】

ただし、ＧａＮ基板１０の厚さを薄くしすぎると、縦型ＭＯＳＦＥＴ２００の製造方法において、ＧａＮ基板１０及びＧａＮ層２０を適切に取り扱うことが困難になる。製造方法において適切な取扱いが可能となる必要最小限のＧａＮ基板１０の厚さは、５０μｍであってよい。

【0029】

本例のＧａＮ基板１０は、上方領域１８と下方領域１９とを含む。下方領域１９のｎ型ドーパントのドーピング濃度は、上方領域１８のｎ型ドーパントのドーピング濃度よりも高くてよい。また、下方領域１９の深さ方向におけるｎ型ドーパントのドーピング濃度のピークは、１Ｅ＋１９ｃｍ^－３以上であってよい。本例のピーク濃度は、３Ｅ＋２０ｃｍ^－３である。なお、本例の深さ方向とは、表面１４から裏面１６に向かうＺ軸と平行な方向である。ピーク位置は、裏面１６近傍の所定の深さ位置であってよい。

【0030】

市販のＧａＮウェハは、例えば、Ｅ＋１８（ｃｍ^－３）のオーダーのｎ型ドーパントを有する。なお、本例においては、ＧａＮウェハとＧａＮ基板とは同じ対象を指すものとするが、ＧａＮ基板はＧａＮウェハの一部を切り出したものを意味してもよい。なお、Ｅは１０の冪を意味し、Ｅ＋１８は１０^１８を意味する。

【0031】

本例においては、市販のＧａＮウェハに対して裏面からｎ型ドーパントをイオン注入することにより、下方領域１９を形成する。なお、Ｅ＋１９（ｃｍ^－３）以上のオーダーのｎ型ドーパントを含む高濃度ｎ型ＧａＮウェハを用いると、ＧａＮウェハ上に形成するホモエピタキシャル層と、ＧａＮウェハとで格子定数のずれが生じ得る。格子定数のずれにより、ホモエピタキシャル層の品質が低下する恐れがある。これに対して、本例においてはイオン注入により下方領域１９を形成するので、高濃度ｎ型ＧａＮウェハを用いる場合に比べて、格子定数のずれの少ない高品質なＧａＮ層２０を形成することができる。

【0032】

本例の下方領域１９は、ＧａＮ基板１０の予め定められた深さ位置１７から裏面１６までに設けられる。これに対して、上方領域１８は、ＧａＮ基板１０の予め定められた深さ位置１７よりも上方に位置してよい。本例の上方領域１８は、ＧａＮ基板１０における下方領域１９以外の領域である。上方領域１８は、イオン注入前におけるＧａＮ基板１０のｎ型ドーパント濃度と同じオーダーのドーパント濃度を有してよい。縦型ＭＯＳＦＥＴ２００の右に、ＧａＮ基板１０におけるｎ型ドーパントの濃度分布を示す。本例において、イオン注入前におけるＧａＮ基板１０のｎ型ドーパントの濃度は、１Ｅ＋１８（ｃｍ^－３）である。上方領域１８は、下方領域１９を形成するべくイオン注入したｎ型ドーパントが一部拡散してもよい。つまり、上方領域１８は、イオン注入されたｎ型ドーパントのテール領域を含んでもよい。

【0033】

例えば、ＧａＮ基板１０の厚さが５０μｍ以上１００μｍ以下である場合に、下方領域１９の厚さは、１０ｎｍ以上１μｍ未満、または、より典型的には５０ｎｍ以上３００ｎｍ未満である。下方領域１９の厚さは、ＧａＮ基板１０の０．０１％以上２％以下であってよく、０．０２％以上１％以下であってもよい。より典型的には、下方領域１９の厚さは、ＧａＮ基板１０の０．０５％以上０．６％以下であってよく、０．１％以上０．３％以下であってもよい。本例では、ＧａＮ基板１０において下方領域１９以外の部分が、上方領域１８に対応する。

【0034】

一例において、抵抗率０．０１ΩｃｍのＧａＮ基板１０の厚さが３４０μｍの場合に、ＧａＮ基板１０における抵抗率と厚さの積は０．３４ｍΩｃｍ^２となる。これに対して、本例においては、ＧａＮ基板１０の厚さを５０μｍ以上１００μｍ以下とし、かつ、ｎ^＋＋型の下方領域１９を設ける。これにより、ＧａＮ基板１０における抵抗率と厚さの積を、例えば０．０５ｍΩｃｍ^２以上０．１０ｍΩｃｍ^２以下とすることができる。当該積の値は、縦型ＭＯＳＦＥＴ２００の特性オン抵抗である約１ｍΩｃｍ^２の１０％以下である。ＧａＮ基板１０の厚みは、ＧａＮ基板１０の抵抗率を考慮し、目標とするＧａＮ基板１０の抵抗に応じて定めてよい。

【0035】

下方領域１９は、ドレイン電極５８とＧａＮ基板１０との接触抵抗を下げるために用いてよい。一例において、１Ｅ＋１９ｃｍ^－３以上のピーク濃度を有する下方領域１９を設けることで、電極との接触抵抗を０．０１ｍΩｃｍ^２以下にすることができる。

【0036】

本例の縦型ＭＯＳＦＥＴ２００は、ＭＩＳ構造を含む。本例のＭＩＳ構造は、ＧａＮ層２０と、ＧａＮ層２０に接するゲート絶縁膜５４と、ゲート絶縁膜５４に接するゲート電極５２とを有する。ＧａＮ層２０は、ｎ型のドリフト領域２２と、ｐ型のベース領域２４と、ｎ^＋型のソース領域２６と、ｐ^＋型のコンタクト領域２８とを有する。

【0037】

ベース領域２４の少なくとも一部は、ＧａＮ層２０の表面１４に露出し、ゲート絶縁膜５４と接触してよい。ベース領域２４の当該少なくとも一部は、ゲート電極５２直下に位置してよく、チャネル形成領域２５として機能してよい。チャネル形成領域２５は、ゲート電極５２に所定の電圧が印加された場合（ターン・オン（ゲート・オン）時）に、電荷反転層が形成される領域である。電荷反転層が形成された状態を、縦型ＭＯＳＦＥＴ２００がオン状態であると称する。本例のベース領域２４は、表面１４から境界１２よりも浅い所定の深さ位置まで設けられたウェル領域である。

【0038】

コンタクト領域２８の少なくとも一部は、ＧａＮ層２０の表面１４に露出してよい。コンタクト領域２８は、表面１４においてソース電極５６に接触してよい。コンタクト領域２８は、表面１４とソース電極５６との接触抵抗を低減する機能、及び、ゲート・オフ（ターン・オフ）時の正孔引き抜き経路を提供する機能を有してよい。本例のコンタクト領域２８は、表面１４からベース領域２４の底部よりも浅い所定の深さ位置まで設けられたウェル領域である。

【0039】

ソース領域２６の少なくとも一部もまた、ＧａＮ層２０の表面１４に露出してよい。ソース領域２６は、表面１４においてゲート絶縁膜５４とソース電極５６とに接触してよい。ソース領域２６は、電子電流にとって低抵抗な経路を提供する機能を有してよい。本例のソース領域２６は、表面１４からコンタクト領域２８の底部よりも浅い所定の深さ位置まで設けられたウェル領域である。本例のソース領域２６は、ベース領域２４及びコンタクト領域２８を部分的にカウンタードープすることにより形成される。

【0040】

本例のゲート電極５２は、ゲート絶縁膜５４上に設けられた導電層である。ゲート電極５２はＭＩＳ構造における導電部の一例である。ゲート電極５２は、アルミニウム（Ａｌ）で形成されてよく、ドーパントを含むポリシリコンで形成されてもよい。ゲート絶縁膜５４は、二酸化シリコン（ＳｉＯ_２）膜または酸化アルミニウム（Ａｌ_２Ｏ_３）膜であってよい。ゲート端子は、ゲート電極５２に電気的に接続してよい。

【0041】

本例のソース電極５６は、表面１４上に設けられた電極層である。ソース電極５６は、表面１４と接触しバリアメタル層として機能するチタン（Ｔｉ）層と、Ｔｉ層に接触するＡｌ等の金属層との積層構造を有してよい。また、ソース電極５６は、層間絶縁膜によりゲート電極５２と電気的に分離されてよい。本例のドレイン電極５８は、裏面１６に接して裏面１６の下に設けられた電極層である。ドレイン電極５８は、ソース電極５６と同じ材料で形成されてよい。

【0042】

図１においては、ゲート端子、ソース端子及びドレイン端子を、それぞれＧ、Ｓ及びＤで示す。例えば、ゲート端子を介してゲート電極５２に閾値電圧以上の電位が与えられると、チャネル形成領域２５に電荷反転層が形成される。例えば、ドレイン電極５８が所定の高電位を有し、かつ、ソース電極５６が接地電位を有する場合に、チャネル形成領域２５に電荷反転層が形成されると、ドレイン端子からソース端子へ電流が流れる。また、例えば、ゲート電極５２に閾値電圧よりも低い電位が与えられると電荷反転層が消滅し、電流が遮断される。電荷反転層が消滅した状態を、縦型ＭＯＳＦＥＴ２００がオフ状態であると称してよい。このように、縦型ＭＯＳＦＥＴ２００は、ソース端子及びドレイン端子間における電流を制御することができる。

【0043】

本例においては図示しないが、エッジ終端領域は、例えばガードリング、フィールドプレート、リサーフ及びこれらを組み合わせた構造を有する。エッジ終端領域は、それが設けられない場合に比べて、縦型ＭＯＳＦＥＴ２００の逆バイアス耐圧を向上させることができる。

【0044】

図２は、ＧａＮ結晶におけるＧａ極性面、Ｎ極性面及びｍ面を示す図である。本明細書において、Ｇａ極性面とはＧａＮ系半導体の（０００１）面を意味し、Ｎ極性面とはＧａＮ系半導体の（０００－１）面を意味する。（０００１）面はＧａＮ結晶における＋ｃ軸方向の一面であり、（０００－１）面はＧａＮ結晶における－ｃ軸方向の面である。また、ｍ面とは、（１－１００）面である。本例では、ｍ面により特定される複数の面のうち一つの面に斜線を付す。ＧａＮ基板１０の裏面１６は、Ｇａ極性面よりも耐熱性の高い面であってよい。Ｇａ極性面よりも耐熱性の高い面とは、例えば、Ｎ極性面またはｍ面である。本例において、ＧａＮ層２０の表面１４はＧａ極性面であり、ＧａＮ基板１０の裏面１６はＮ極性面である。

【0045】

本例において、耐熱性が高いとは、同じ条件でアニールした異なる結晶面の、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像または光学顕微鏡での表面観察において、ＧａＮの分解の程度が低いこと、ピット（ｐｉｔ）の数が少ないこと、及び、より多孔性でない（ｌｅｓｓ ｐｏｒｏｕｓ）ことの一以上を満たすことを意味してよい。

【0046】

図３は、縦型ＭＯＳＦＥＴ２００の製造方法を示す。本例の製造方法は、ＧａＮ基板１０上にＧａＮ層２０をエピタキシャル成長により形成する段階（Ｓ１０）と、表面１４へｎ型及びｐ型ドーパントを注入する段階（Ｓ２０）と、表面１４上に保護層３０を形成する段階（Ｓ３０）と、活性化アニール段階（Ｓ４０）と、保護層３０を除去する段階（Ｓ５０）と、ゲート電極５２、ゲート絶縁膜５４及びソース電極５６を形成する段階（Ｓ６０）と、ＧａＮ基板１０を薄化する段階（Ｓ７０）と、裏面１６へｎ型ドーパントを注入する段階（Ｓ８０）と、裏面１６にレーザーを照射することによりＧａＮ基板１０をアニールする段階（Ｓ９０）と、ドレイン電極５８を形成する段階（Ｓ１００）とを有する。本例においては、小さい番号から大きい番号の順に各段階が行われる。なお、本例においては、段階Ｓ１０から段階Ｓ６０までがＭＩＳ構造を形成する段階に対応する。

【0047】

図４は、縦型ＭＯＳＦＥＴ２００の製造方法における段階Ｓ１０からＳ６０までを示す。図４の（ａ）は、段階Ｓ１０を示す。本例の段階Ｓ１０では、ＧａＮ基板１０上にｎ型のドーパントを含むＧａＮ層２０をエピタキシャル成長により形成する。ＧａＮ層２０は、有機金属成長法（ＭＯＣＶＤ）等によりエピタキシャル形成されてよい。なお、図４においては、薄化段階（Ｓ７０）前のＧａＮ基板１０の下面を下面１５とし、薄化段階（Ｓ７０）後のＧａＮ基板１０の裏面１６と区別する。本例においては、下面１５がＮ極性面であり、表面１４がＧａ極性面である。なお、下面１５がＮ極性面であれば、薄化後におけるＧａＮ基板１０の裏面１６もＮ極性面となる。

【0048】

図４の（ｂ）は、段階Ｓ２０を示す。本例の段階Ｓ２０では、開口を有するマスク材料層を用いて、ｎ型及びｐ型ドーパントを順次注入する。例えば、ベース領域２４に対応する開口を有するマスク材料層を用いてｐ型ドーパントを注入し、その後、コンタクト領域２８に対応する開口を有するマスク材料層を用いてさらにｐ型ドーパントを注入し、さらにその後、ソース領域２６に対応する開口を有するマスク材料層を用いてｎ型ドーパントを注入する。なお、注入領域には相対的に薄い厚さを有し且つ非注入領域には相対的に厚い厚さを有する、スルー膜を用いてもよい。図４の（ａ）においては、ドーパントが活性化前であることを意味するべく、ドーパントの注入領域を破線で示す。

【0049】

図４の（ｃ）は、段階Ｓ３０を示す。本例の段階Ｓ３０では、表面１４に接して保護層３０を形成する。保護層３０を設けることにより、アニール炉９０を用いたアニール時に、ＧａＮ層２０から窒素（Ｎ）が離脱して表面１４近傍に窒素空孔が形成されることを低減することができる。保護層３０は、高耐熱性（高温でも分解しにくい性質）、表面１４との良好な密着性、保護層３０からＧａＮ層２０へ不純物拡散が拡散しにくいこと、及び、ＧａＮ層２０に対して選択的に除去可能であることのうち、１つ以上の条件を満たしてよい。本例においては、全ての条件を満たす窒化アルミニウム（ＡｌＮ）層を保護層３０として用いる。本例においては、ＧａＮ基板１０、ＧａＮ層２０及び保護層３０を積層体４０と称する。なお、追加的に、下面１５に接する保護層３０を設けてもよい。

【0050】

図４の（ｄ）は、段階Ｓ４０を示す。本例の段階Ｓ４０では、Ｓ２０で注入したドーパントを活性化するべく、アニール炉９０を用いて積層体４０をアニールする。例えば、１１００℃以上１４００℃以下の所定の温度で積層体４０をアニールする。これにより、ｎ型及びｐ型ドーパントが活性化することにより、ドナー及びアクセプタとして機能し得る。また、イオン注入により生じた欠陥をある程度回復することができる。

【0051】

図４の（ｅ）は、段階Ｓ５０を示す。本例の段階Ｓ５０では保護層３０を除去する。本例では、水酸化カリウム水溶液（ＫＯＨａｑ）を用いてウェットエッチングすることにより、ＧａＮ層２０に対して保護層３０を選択的に除去する。

【0052】

図４の（ｆ）は、段階Ｓ６０を示す。本例の段階Ｓ６０では、ゲート電極５２、ゲート絶縁膜５４及びソース電極５６を形成する。まず、ＰＥＣＶＤ（Ｐｌａｓｍａ－Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等によりＳｉＯ_２膜を表面１４上に堆積させる。次に、スパッタリングによりアルミニウム層をＳｉＯ_２膜上に堆積させる。次いで、フォトリソグラフィー及びエッチングによりＡｌ層をパターニングし、ゲート電極５２を形成する、ゲート電極５２をマスクとしてＳｉＯ_２膜をエッチングすることで、ゲート絶縁膜５４を形成することができる。次いで、ゲート絶縁膜５４上に層間絶縁膜（不図示）を形成し、当該層間絶縁膜にソース領域２６及びコンタクト領域２８を露出させる開口を形成する。表面１４及び層間絶縁膜上にＴｉ層及びＡｌ層を順次堆積させることによりソース電極５６を形成することができる。

【0053】

図５は、縦型ＭＯＳＦＥＴ２００の製造方法における段階Ｓ７０からＳ１００までを示す。図５の（ａ）は、段階Ｓ７０を示す。本例の段階Ｓ７０では、ＧａＮ基板１０を下面１５から表面１４に向かってＧａＮ基板１０を部分的に除去する。薄化は、研磨及びエッチングのいずれかまたは両方により行ってよい。本例では、境界１２から下面１５までの厚さが３５０μｍであるＧａＮ基板を、薄化により１００μｍとする。

【0054】

図５の（ｂ）は、段階Ｓ８０を示す。本例の段階Ｓ８０では、１０ｋｅＶ以上１５０ｋｅＶ以下の加速エネルギー及び１Ｅ＋１５ｃｍ^－２以上１Ｅ＋１６ｃｍ^－２のドーズ量でＳｉを裏面１６へイオン注入する。これにより、深さ方向においてｎ型ドーパントの濃度分布がピークを有する下方領域１９を形成する。

【0055】

図５の（ｃ）は、段階Ｓ９０を示す。本例の段階Ｓ９０では、裏面１６に接する保護層３０を設けることなくＧａＮ基板１０をアニールする。本例の段階Ｓ９０においては、パルス幅５０ｎｓ、波長３５５ｎｍ、フルエンス（ｆｌｕｅｎｃｅ、即ち、単位面積当たりのエネルギー量）１．０Ｊ／ｃｍ^２の線状レーザー光を裏面１６に直接照射する。これにより、ＧａＮ基板１０をアニールする。レーザー光を用いてアニールすることにより、ＭＩＳ構造を含む表面側の構造及び領域の温度をほぼ上昇させることなく、実質的に裏面１６のみの温度を上昇させることができる。

【0056】

本例の段階Ｓ９０においては、線状レーザー光を裏面１６上においてＸ軸方向に走査することにより、ＧａＮ基板１０をアニールする。段階Ｓ９０においては、ＧａＮ基板１０を１０００℃以上１３５０℃以下の予め定められた温度でアニールしてよく、より好ましくは、１０００℃以上１２５０℃以下の予め定められた温度でアニールしてよい。なお、本例の段階Ｓ９０におけるアニール温度は、段階Ｓ４０におけるアニール温度よりも低くてもよい。本例の段階Ｓ９０では、ＧａＮ基板１０からの窒素の離脱を十分に低減した温度でＧａＮ基板１０をアニールすることができ、且つ、裏面１６へ注入したｎ型ドーパントを活性化することができる。

【0057】

本例とは異なり、仮に、表面１４がＮ極性面である場合には、裏面１６がＧａ極性面となる。この場合に、Ｇａ極性面である裏面１６に保護層３０を設けることなくレーザーアニールすると、１０００℃未満の温度で裏面１６から窒素が離脱し始める。それゆえ、裏面１６に凹凸が生じるので、ＧａＮ基板１０とドレイン電極５８との接触不良が生じ得るし、加えて、接触抵抗も増加し得る。これに対して、本例の裏面１６はＮ極性面であるので、Ｇａ極性面に比べて耐熱性が高い。それゆえ、裏面１６に保護層３０を設けずにレーザーアニールをしても、ｎ型ドーパントを活性化しつつ、かつ、窒素の離脱を低減することができる。また、本例においては裏面１６に接する保護層３０を設けないので、表面１４近傍のＭＩＳ構造を適切に保護でき、且つ、裏面の保護層３０を除去する必要もない点が有利である。

【0058】

図５の（ｄ）は、段階Ｓ１００を示す。本例の段階Ｓ１００では、裏面１６に接するドレイン電極５８を形成する。本例では、裏面１６の全体にＴｉ層及びＡｌ層を順次堆積させることによりドレイン電極５８を形成する。これにより、縦型ＭＯＳＦＥＴ２００を得る。なお、本例では裏面１６にレーザー光を照射した後にドレイン電極５８を形成したが、他の例においては、ドレイン電極５８を形成し、その後、ドレイン電極５８を介してレーザー光によって裏面１６をアニールしても良い。つまり、この他の例においては、段階Ｓ１００の後に、段階Ｓ９０を行ってもよい。この他の例の場合、レーザー光の照射が、ドレイン電極５８とＧａＮ基板１０との合金化と、ＧａＮ基板１０のアニールとを兼ねることができるので、段階Ｓ９０の後に段階Ｓ１００を行う例に比べて、より接触抵抗を下げることができる点が有利である。

【0059】

図６は、段階Ｓ９０において、裏面１６にレーザーを照射する様子を示す。図６は裏面１６の全体を示す。Ａ‐Ａの左側は、線状レーザー光が照射された後の領域である。これに対して、Ａ‐Ａの右側は、線状レーザー光が照射される前の領域である。Ａ‐Ａの右側に、線状レーザー光がワンショットで照射される範囲Ｒ（即ち、パルス幅５０ｎｓの時間に線状レーザー光が照射される範囲）を破線で示す。本例において、範囲ＲのＹ軸方向の長さは、裏面１６のＹ軸方向の長さに等しい。ただし、範囲ＲのＸ軸方向の長さは、裏面１６のＸ軸方向の長さよりも十分に小さい。範囲ＲのＸ軸方向の長さの数十倍または数百倍以上の長さが、裏面１６のＸ軸方向の長さに等しくてよい。

【0060】

本例においては、裏面１６に線状レーザー光を複数回照射する。ただし、１度（ワンショット）だけ線状レーザー光を照射した後、範囲ＲをＸ軸正方向にずらして再び線状レーザー光を照射する。このように、照射の実行と照射範囲の移動とを順次繰り返すことにより、裏面１６において線状レーザー光を走査する。例えば、図６に示す様に、Ｒ_１、Ｒ_２、Ｒ_３…Ｒ_８のように順次線状レーザー光を照射する。

【0061】

本例においては、Ｘ軸方向に隣接する範囲Ｒは部分的に重なってよい。図６においては、隣接する範囲Ｒ同士の重なり領域に斜線を付して示す。本例においては、段階Ｓ８０において、Ｘ‐Ｙ平面方向においては、ほぼ均等にｎ型ドーパントが注入されている。ただし、範囲Ｒの重複領域では２度のレーザーアニールが行われることになるので、当該重複領域においては非重複領域に比べてキャリア濃度が高くなってよい。重複領域に対応して、裏面１６のＸ軸方向において、下方領域１９のキャリア濃度は周期的に変化してよい。本例においては、キャリア濃度が相対的に高い部分と低い部分とが、Ｘ軸方向において交互に設けられる。これにより、重複領域が設けられない場合にと比較して、裏面１６近傍のｎ型ドーパントをより確実に活性化することができる。それゆえ、より確実に低抵抗化が担保される。

【0062】

注入したドーパントを最大限利用するべく、範囲Ｒの重複領域は周期的に設けられてよいが、範囲Ｒの重複領域は必ずしも設けられなくてもよい。つまり、各範囲ＲがＸ軸方向において所定の長さだけ互いに離間していてもよい。また、いずれの場合においても、裏面１６の形態（ｍｏｒｐｈｏｌｏｇｙ）に周期的な変化があってもよい。一例であるが、範囲Ｒの重複領域は、範囲Ｒの非重複領域に比べて凹凸の程度が高くてよい。また、線状レーザー光が少なくとも一度照射された範囲Ｒは、線状レーザー光が照射されていない範囲に比べて凹凸の程度が高くてよい。

【0063】

図７は、第２実施形態における縦型ＭＯＳＦＥＴ３００の断面を示す。第２実施形態のＭＩＳ構造は、ゲートトレンチ部２５０を有する。係る点が主として第１実施形態と異なる。本例のゲートトレンチ部２５０は、ゲート電極５２、ゲートトレンチ５３及びゲート絶縁膜５４を有する。ゲートトレンチ５３は、表面１４からベース領域２４の底部よりも深い位置まで設けられてよい。ゲート絶縁膜５４は、ゲートトレンチ５３の内壁を覆って設けられてよい。ゲート電極５２は、ゲートトレンチ５３の内部においてゲート絶縁膜５４よりも内側に設けられてよい。ゲート絶縁膜５４は、ゲート電極５２とＧａＮ層２０とを絶縁してよい。ソース領域２６は、ゲートトレンチ５３の側壁に接して設けられてよい。本例において、ベース領域２４は活性領域におけるＧａＮ層２０のＸ‐Ｙ平面全体にわたって設けられてよい。チャネル形成領域２５は、ベース領域２４中のゲートトレンチ５３の側壁に接する領域であって、ソース領域２６の下方に位置してよい。その他の点は、第１実施形態と同じである。

【0064】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【0065】

特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

【符号の説明】

【0066】

１０・・ＧａＮ基板、１２・・境界、１４・・表面、１６・・裏面、１５・・下面、１７・・位置、１８・・上方領域、１９・・下方領域、２０・・ＧａＮ層、２２・・ドリフト領域、２４・・ベース領域、２５・・チャネル形成領域、２６・・ソース領域、２８・・コンタクト領域、３０・・保護層、４０・・積層体、５２・・ゲート電極、５３・・ゲートトレンチ、５４・・ゲート絶縁膜、５６・・ソース電極、５８・・ドレイン電極、９０・・アニール炉、２００・・縦型ＭＯＳＦＥＴ、２５０・・ゲートトレンチ部、３００・・縦型ＭＯＳＦＥＴ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】