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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-08-08
(45)【発行日】2022-08-17
(54)【発明の名称】縦型半導体装置及び縦型半導体装置の製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20220809BHJP
H01L 29/12 20060101ALI20220809BHJP
H01L 29/872 20060101ALI20220809BHJP
H01L 29/06 20060101ALI20220809BHJP
H01L 29/861 20060101ALI20220809BHJP
H01L 29/868 20060101ALI20220809BHJP
H01L 21/336 20060101ALI20220809BHJP
H01L 21/822 20060101ALI20220809BHJP
H01L 27/04 20060101ALI20220809BHJP
H01L 21/8234 20060101ALI20220809BHJP
H01L 27/06 20060101ALI20220809BHJP
H01L 27/088 20060101ALI20220809BHJP
H01L 27/07 20060101ALI20220809BHJP
H01L 21/205 20060101ALI20220809BHJP
【ＦＩ】
H01L29/78 657D
H01L29/78 652T
H01L29/78 653A
H01L29/78 652J
H01L29/86 301D
H01L29/86 301F
H01L29/06 301V
H01L29/06 301G
H01L29/78 652S
H01L29/78 652P
H01L29/91 D
H01L29/78 652C
H01L29/91 F
H01L29/78 658E
H01L29/78 652H
H01L29/06 301D
H01L27/04 H
H01L27/04 A
H01L27/06 102A
H01L27/088 E
H01L27/07
H01L21/205
【請求項の数】
12
(21)【出願番号】P 2018034250
(22)【出願日】2018-02-28
(65)【公開番号】P2019149496
(43)【公開日】2019-09-05
【審査請求日】2021-02-15
(73)【特許権者】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】上野 勝典
【審査官】岩本 勉
(56)【参考文献】
【文献】特開２０１１－１６５７７７（ＪＰ，Ａ）
【文献】特開２０１３－０４８２３０（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１４／００４８８４７（ＵＳ，Ａ１）
【文献】中国特許出願公開第１０３８９０９５５（ＣＮ，Ａ）
【文献】特開２００９－２７８０６７（ＪＰ，Ａ）
【文献】米国特許出願公開第２００９／０２８３７７６（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２９／８７２
Ｈ０１Ｌ ２９／０６
Ｈ０１Ｌ ２９／８６１
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２７／０７
Ｈ０１Ｌ ２１／２０５
(57)【特許請求の範囲】
【請求項1】
第１導電型の窒化ガリウム基板と、前記窒化ガリウム基板上に設けられた窒化ガリウム層とを有する縦型半導体装置であって、トランジスタ領域と、
前記トランジスタ領域に隣接するショットキーダイオード領域と、
を備え、
前記縦型半導体装置は、前記ショットキーダイオード領域における前記窒化ガリウム層において、
第２導電型の第１のウェル領域と、
前記トランジスタ領域と前記ショットキーダイオード領域とが配列される配列方向において前記第１のウェル領域に隣接し、前記窒化ガリウム層の上面から前記第１のウェル領域の底部よりも浅い位置まで設けられる、ダイオードトレンチ部と、
前記ダイオードトレンチ部の底部に接続する第１導電型の第１の上方ドリフト領域と、
前記第１のウェル領域および前記第１の上方ドリフト領域の各底部に接続する、第１導電型の下方ドリフト領域と、
前記ダイオードトレンチ部内に設けられ、前記第１の上方ドリフト領域の上部に接続する導電部と、
前記第１のウェル領域と前記下方ドリフト領域との間に設けられた第２導電型の埋め込み領域と、
を有する、縦型半導体装置。
【請求項2】
上面視において前記トランジスタ領域および前記ショットキーダイオード領域を囲む様に設けられたエッジ終端領域をさらに備え、
前記エッジ終端領域における前記窒化ガリウム層は、
第２導電型の第２のウェル領域と、
前記配列方向において前記第２のウェル領域に隣接し、前記窒化ガリウム層の上面から前記第２のウェル領域の底部よりも浅い位置まで設けられる、エッジトレンチ部と、
前記エッジトレンチ部の底部に接続する第１導電型の第３の上方ドリフト領域と、
前記エッジトレンチ部内に設けられ、前記第３の上方ドリフト領域に接続する絶縁膜と
を有し、
前記下方ドリフト領域は、前記第３の上方ドリフト領域の底部にも接続する、
請求項１に記載の縦型半導体装置。
【請求項3】
第１導電型の窒化ガリウム基板と、前記窒化ガリウム基板上に設けられた窒化ガリウム層とを有する縦型半導体装置であって、
トランジスタ領域と、
前記トランジスタ領域に隣接するショットキーダイオード領域と、
上面視において前記トランジスタ領域および前記ショットキーダイオード領域を囲む様に設けられたエッジ終端領域と、
を備え、
前記縦型半導体装置は、前記ショットキーダイオード領域における前記窒化ガリウム層において、
第２導電型の第１のウェル領域と、
前記トランジスタ領域と前記ショットキーダイオード領域とが配列される配列方向において前記第１のウェル領域に隣接し、前記窒化ガリウム層の上面から前記第１のウェル領域の底部よりも浅い位置まで設けられる、ダイオードトレンチ部と、
前記ダイオードトレンチ部の底部に接続する第１導電型の第１の上方ドリフト領域と、
前記第１のウェル領域および前記第１の上方ドリフト領域の各底部に接続する、第１導電型の下方ドリフト領域と、
前記ダイオードトレンチ部内に設けられ、前記第１の上方ドリフト領域の上部に接続する導電部と、
を有し、
前記エッジ終端領域における前記窒化ガリウム層は、
第２導電型の第２のウェル領域と、
前記配列方向において前記第２のウェル領域に隣接し、前記窒化ガリウム層の上面から前記第２のウェル領域の底部よりも浅い位置まで設けられる、エッジトレンチ部と、
前記エッジトレンチ部の底部に接続する第１導電型の第３の上方ドリフト領域と、
前記エッジトレンチ部内に設けられ、前記第３の上方ドリフト領域に接続する絶縁膜と
を有し、
前記下方ドリフト領域は、前記第３の上方ドリフト領域の底部にも接続する
縦型半導体装置。
【請求項4】
前記縦型半導体装置は、前記トランジスタ領域における前記窒化ガリウム層において、前記配列方向において前記ダイオードトレンチ部から離間し、前記第１のウェル領域に隣接し、且つ、前記窒化ガリウム層の上面から前記第１のウェル領域の底部よりも浅い位置まで設けられる、ゲートトレンチ部と、
前記ゲートトレンチ部の底部に接続する第１導電型の第２の上方ドリフト領域と
を有し、
前記下方ドリフト領域は、前記第２の上方ドリフト領域の底部にも接続する、
請求項１から３のいずれか一項に記載の縦型半導体装置。
【請求項5】
前記窒化ガリウム層の深さ方向において、前記ダイオードトレンチ部の底部は、前記ゲートトレンチ部の底部よりも前記窒化ガリウム層の前記上面に近い位置に設けられる、請求項４に記載の縦型半導体装置。
【請求項6】
前記窒化ガリウム層の深さ方向において、前記ダイオードトレンチ部の底部は、前記ゲートトレンチ部の底部と同じ位置に設けられる、請求項４に記載の縦型半導体装置。
【請求項7】
前記配列方向において、前記ダイオードトレンチ部の幅は、前記ゲートトレンチ部の幅よりも大きい、請求項４から６のいずれか一項に記載の縦型半導体装置。
【請求項8】
前記配列方向において、前記ゲートトレンチ部の底部に接続する前記第２の上方ドリフト領域の幅は、前記ダイオードトレンチ部の底部に接続する前記第１の上方ドリフト領域の幅よりも小さい、請求項４から７のいずれか一項に記載の縦型半導体装置。
【請求項9】
前記配列方向において、前記ダイオードトレンチ部の幅は、前記ゲートトレンチ部の幅よりも小さい、請求項４から６のいずれか一項に記載の縦型半導体装置。
【請求項10】
前記縦型半導体装置は、少なくとも前記ダイオードトレンチ部および前記窒化ガリウム層の前記上面に接するオーミック電極層をさらに備え、前記ダイオードトレンチ部内に設けられた前記導電部は、前記オーミック電極層よりも大きな仕事関数を有する金属導電部である、 請求項１から９のいずれか一項に記載の縦型半導体装置。
【請求項11】
トランジスタ領域と、前記トランジスタ領域に隣接するショットキーダイオード領域とを有する縦型半導体装置の製造方法であって、
第１導電型の窒化ガリウム基板上に、第１導電型の第１の窒化ガリウム層の上面から第２導電型のドーパントを注入することにより、前記第１の窒化ガリウム層の前記上面にドーパント注入領域を形成する段階と、
前記第１の窒化ガリウム層の前記上面および前記ドーパント注入領域上に、第２導電型の第２の窒化ガリウム層をエピタキシャル形成し、前記第１の窒化ガリウム層と前記第２の窒化ガリウム層とを少なくとも有する窒化ガリウム層を形成する段階と、
前記窒化ガリウム層の上面から前記第２の窒化ガリウム層の底部よりも浅い位置までトレンチを形成するエッチング段階と、
前記トレンチの底部と前記第１の窒化ガリウム層の上部とに接続する第１導電型の上方ドリフト領域を形成するべく、少なくとも前記トレンチと前記第１の窒化ガリウム層との間に第１導電型のドーパントを注入する段階と、
前記トレンチの前記底部において前記上方ドリフト領域に接続する前記ショットキーダイオード領域のダイオード導電部を前記トレンチ内に形成する段階と、
を備える縦型半導体装置の製造方法。
【請求項12】
前記ドーパント注入領域を形成する段階は、前記第１の窒化ガリウム層の前記上面内の方向において離隔して隣り合う複数のドーパント注入領域を形成する段階であり、
前記エッチング段階は、前記窒化ガリウム基板の上面視において、一の前記ドーパント注入領域と、一の前記ドーパント注入領域に隣り合う他の前記ドーパント注入領域との間に、前記トレンチを形成する段階である、
請求項１１に記載の縦型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、縦型半導体装置及び縦型半導体装置の製造方法に関する。
【0002】
半導体材料として窒化ガリウム（以下、ＧａＮ）を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をインバータモジュールのスイッチング素子として用いる場合、ＧａＮ‐ＭＯＳＦＥＴの内蔵ＰＮ接合に順電流が流れる動作モードがある。ＧａＮ‐ＭＯＳＦＥＴの内蔵ＰＮ接合に順電流が流れると、正孔及び電子の再結合により短波長（例えば、３．４ｅＶ相当）の光が発生する。この内蔵ＰＮ接合の発光により、ＧａＮ‐ＭＯＳＦＥＴのゲート絶縁膜の特性が変動する。また、ゲート絶縁膜へのキャリア（例えば、正孔）注入により、ゲート絶縁膜の信頼性が低下する。なお、炭化ケイ素（ＳｉＣ）半導体装置については、ＭＯＳＦＥＴ部と、ショットキーダイオード（ショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）とも言う。以下、ＳＢＤ）部とを有するＳｉＣ半導体装置が知られている（例えば、特許文献１及び２参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００９－２７８０６７号公報
［特許文献２］ 特開平８－２０４１７９号公報
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００９－２７８０６７号公報
［特許文献２］ 特開平８－２０４１７９号公報
【発明の概要】
【発明が解決しようとする課題】
【0003】
正孔及び電子の再結合に関してＳｉＣは間接遷移型であるがＧａＮは直接遷移型であるので、内蔵ＰＮ接合における発光効率はＳｉＣに比べてＧａＮの方が高い。ＧａＮ‐ＭＯＳＦＥＴにおいては、内部の発光の影響を低減することが望ましい。
【課題を解決するための手段】
【0004】
本発明の第１の態様においては、第１導電型の窒化ガリウム基板と、窒化ガリウム基板上に設けられた窒化ガリウム層とを有する縦型半導体装置を提供する。縦型半導体装置は、トランジスタ領域と、ショットキーダイオード領域とを備えてよい。ショットキーダイオード領域は、トランジスタ領域に隣接してよい。縦型半導体装置は、ショットキーダイオード領域における窒化ガリウム層において、第２導電型の第１のウェル領域と、ダイオードトレンチ部と、第１導電型の第１の上方ドリフト領域と、第１導電型の下方ドリフト領域と、導電部とを有してよい。ダイオードトレンチ部は、配列方向において第１のウェル領域に隣接してよい。配列方向は、トランジスタ領域とショットキーダイオード領域とが配列される方向であってよい。ダイオードトレンチ部は、窒化ガリウム層の上面から第１のウェル領域の底部よりも浅い位置まで設けられてよい。第１の上方ドリフト領域は、ダイオードトレンチ部の底部に接続してよい。下方ドリフト領域は、第１のウェル領域および第１の上方ドリフト領域の各底部に接続してよい。導電部は、ダイオードトレンチ部内に設けられてよい。導電部は、第１の上方ドリフト領域の上部に接続してよい。
【0005】
縦型半導体装置は、トランジスタ領域における窒化ガリウム層において、ゲートトレンチ部と、第１導電型の第２の上方ドリフト領域とを有してよい。ゲートトレンチ部は、配列方向においてダイオードトレンチ部から離間してよい。ゲートトレンチ部は、第１のウェル領域に隣接してよい。ゲートトレンチ部は、窒化ガリウム層の上面から第１のウェル領域の底部よりも浅い位置まで設けられてよい。第２の上方ドリフト領域は、ゲートトレンチ部の底部に接続してよい。下方ドリフト領域は、第２の上方ドリフト領域の底部にも接続してよい。
【0006】
窒化ガリウム層の深さ方向において、ダイオードトレンチ部の底部は、ゲートトレンチ部の底部よりも窒化ガリウム層の上面に近い位置に設けられてよい。
【0007】
これに代えて、窒化ガリウム層の深さ方向において、ダイオードトレンチ部の底部は、ゲートトレンチ部の底部と同じ位置に設けられてもよい。
【0008】
配列方向において、ダイオードトレンチ部の幅は、ゲートトレンチ部の幅よりも大きくてよい。
【0009】
配列方向において、ゲートトレンチ部の底部に接続する第２の上方ドリフト領域の幅は、ダイオードトレンチ部の底部に接続する第１の上方ドリフト領域の幅よりも小さくてよい。
【0010】
配列方向において、ダイオードトレンチ部の幅は、ゲートトレンチ部の幅よりも小さくてもよい。
【0011】
縦型半導体装置は、オーミック電極層をさらに備えてよい。オーミック電極層は、少なくともダイオードトレンチ部および窒化ガリウム層の上面に接してよい。ダイオードトレンチ部内に設けられた導電部は、金属導電部であってよい。金属導電部は、オーミック電極層よりも大きな仕事関数を有してよい。
【0012】
縦型半導体装置は、第２導電型の埋め込み領域をさらに有してよい。埋め込み領域は、第１のウェル領域と下方ドリフト領域との間に設けられてよい。
【0013】
縦型半導体装置は、エッジ終端領域をさらに備えてよい。エッジ終端領域は、上面視においてトランジスタ領域およびショットキーダイオード領域を囲む様に設けられてよい。エッジ終端領域における窒化ガリウム層は、第２導電型の第２のウェル領域と、エッジトレンチ部と、第１導電型の第３の上方ドリフト領域と、絶縁膜とを有してよい。エッジトレンチ部は、配列方向において第２のウェル領域に隣接してよい。エッジトレンチ部は、窒化ガリウム層の上面から第２のウェル領域の底部よりも浅い位置まで設けられてよい。第３の上方ドリフト領域は、エッジトレンチ部の底部に接続してよい。絶縁膜は、エッジトレンチ部内に設けられてよい。絶縁膜は、第３の上方ドリフト領域に接続してよい。下方ドリフト領域は、第３の上方ドリフト領域の底部にも接続してよい。
【0014】
本発明の第２の態様においては、トランジスタ領域と、トランジスタ領域に隣接するショットキーダイオード領域とを有する縦型半導体装置の製造方法を提供する。縦型半導体装置の製造方法は、窒化ガリウム層をエピタキシャル形成する段階と、トレンチを形成するエッチング段階と、第１導電型のドーパントを注入する段階と、ダイオード導電部をトレンチ内に形成する段階とを備えてよい。窒化ガリウム層は、第１導電型の窒化ガリウム基板上に、第１導電型の第１の窒化ガリウム層と第２導電型の第２の窒化ガリウム層とを少なくとも有してよい。トレンチは、窒化ガリウム層の上面から第２の窒化ガリウム層の底部よりも浅い位置まで形成されてよい。第１導電型のドーパントを注入する段階は、第１導電型の上方ドリフト領域を形成するべく、少なくともトレンチと第１の窒化ガリウム層との間に第１導電型のドーパントを注入してよい。上方ドリフト領域は、トレンチの底部と第１の窒化ガリウム層の上部とに接続してよい。ダイオード導電部は、トレンチの底部において上方ドリフト領域に接続してよい。ダイオード導電部は、ショットキーダイオード領域の導電部であってよい。
【0015】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0016】
【図1】縦型ＧａＮ‐ＭＯＳＦＥＴ１００の上面を示す概略図である。
【図3A】縦型ＧａＮ‐ＭＯＳＦＥＴ１００の等価回路図である。
【図3B】ＰＮ接合部に逆バイアスが印加され、活性領域１１０全体に空乏層３０が広がった様子を示す図である。
【図5】縦型ＧａＮ‐ＭＯＳＦＥＴ１００の製造方法を示すフロー図である。
【図6】（ａ）～（ｆ）は、製造方法の各段階を示す図である。
【図8】（ａ）～（ｄ）は、第２実施形態における段階Ｓ１０の詳細を示す図である。
【発明を実施するための形態】
【0017】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0018】
本明細書において、ＮまたはＰは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮまたはＰの右に記載した＋または－について、＋はそれが記載されていないものよりもキャリア濃度が高く、－はそれが記載されていないものよりもキャリア濃度が低いことを意味する。本明細書に記載した例においては、第１導電型をＮ型とし、第２導電型をＰ型とする。ただし、他の例においては、第１導電型をＰ型とし、第２導電型をＮ型としてもよい。
【0019】
本明細書に記載した例において、Ｘ軸とＹ軸とは互いに直交する軸であり、Ｚ軸はＸ‐Ｙ平面に直交する軸である。Ｘ、Ｙ及びＺ軸は、いわゆる右手系を成す。例えば、縦型ＧａＮ‐ＭＯＳＦＥＴ１００において、ＧａＮ基板の下面及びエピタキシャルＧａＮ層の上面は、それぞれＸ‐Ｙ平面に平行である。なお、本明細書においては、Ｚ軸正方向（＋Ｚ方向）を「上」と称し、Ｚ軸負方向（－Ｚ方向）を「下」と称する場合がある。ただし、「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎない。
【0020】
本明細書に記載した半導体装置は、半導体材料としてＧａＮを有するが、半導体材料としてアルミニウム（Ａｌ）及びインジウム（Ｉｎ）の一以上の元素を含んだＧａＮを有してもよい。つまり、半導体装置は、半導体材料としてＡｌ及びＩｎを微量に含んだ混晶半導体であるＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ＜１、０≦ｙ＜１）（即ち、ＧａＮ系半導体）を有してもよい。なお、本明細書の半導体材料は、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮにおいてｘ＝ｙ＝０としたＧａＮである。
【0021】
ＧａＮに対するＰ型ドーパントは、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ベリリウム（Ｂｅ）及び亜鉛（Ｚｎ）の一種類以上の元素であってよい。本明細書においては、Ｐ型ドーパントとしてマグネシウムを用いる。また、ＧａＮに対するＮ型ドーパントは、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）及びＯ（酸素）の一種類以上の元素であってよい。本明細書においては、Ｎ型ドーパントとしてシリコンを用いる。
【0022】
図１は、縦型ＧａＮ‐ＭＯＳＦＥＴ１００の上面を示す概略図である。縦型ＧａＮ‐ＭＯＳＦＥＴ１００は、高耐圧の電力用半導体装置に用いられる半導体装置であってよい。つまり、縦型ＧａＮ‐ＭＯＳＦＥＴ１００は、インバータモジュールに組み込まれて、ＰＮ接合部に１００Ｖ以上の逆バイアスが印加された場合であっても破壊されない高耐圧の半導体装置であってよい。
【0023】
本例の縦型ＧａＮ‐ＭＯＳＦＥＴ１００は、活性領域１１０、パッド領域１２０及びエッジ終端領域１６０を有する。活性領域１１０は、後述のＭＯＳＦＥＴ領域及びＳＢＤ領域を有してよい。活性領域１１０にはソースパッド１１２が設けられ、パッド領域１２０にはゲートパッド１２２が設けられてよい。ソースパッド１１２は後述のソース電極に対応してよく、ゲートパッド１２２は後述のゲート導電部に電気的に接続された金属層であってよい。
【0024】
エッジ終端領域１６０は、上面視において活性領域１１０及びパッド領域１２０の外周を囲む様に設けられてよい。エッジ終端領域１６０は、縦型ＧａＮ‐ＭＯＳＦＥＴ１００を構成するエピタキシャル成長されたＧａＮ層の上面側の電界集中を緩和する機能を有してよい。例えば、エッジ終端領域１６０は、活性領域１１０で発生した空乏層をＧａＮ層の周辺端部まで広げることにより、活性領域１１０での電界集中を防ぐ機能を有する。エッジ終端領域１６０は、ガードリング、フィールドプレート及びリサーフのいずれかの構造、又は、これらの二以上を組み合わせた構造を有してよい。
【0025】
図２は、第１実施形態における図１のＡ‐Ａ断面を示す図である。Ａ‐Ａ断面は活性領域１１０を通り、Ｘ‐Ｚ平面に平行な断面である。本例の縦型ＧａＮ‐ＭＯＳＦＥＴ１００は、１つのＧａＮ半導体チップにＳＢＤ領域１３０及びＭＯＳＦＥＴ領域１５０を有する、ＳＢＤ内蔵型のＭＯＳＦＥＴである。縦型ＧａＮ‐ＭＯＳＦＥＴ１００は、Ｎ＋型のＧａＮ基板１０と、ＧａＮ層２０と、層間絶縁膜３６と、ソース電極６０と、ドレイン電極６２とを有する。
【0026】
ＧａＮ層２０は、ＧａＮ基板１０上に設けられたエピタキシャル層である。ＧａＮ層２０は、ソース電極６０と接する上面２１と、ＧａＮ基板１０と接する下面２９とを有する。また、ＧａＮ層２０は、Ｎ－型の下方ドリフト領域２２と、Ｎ型の上方ドリフト領域２４‐１及び２４‐２と、Ｐ型のウェル領域２６‐１と、Ｐ＋型のコンタクト領域２８と、Ｎ＋型のソース領域３２と、ゲートトレンチ部５０と、ダイオードトレンチ部４０とを含む。なお、上方ドリフト領域２４‐１は、第１の上方ドリフト領域の一例であり、上方ドリフト領域２４‐２は、第２の上方ドリフト領域の一例である。また、ウェル領域２６‐１は、第１のウェル領域２６の一例である。
【0027】
本例の縦型ＧａＮ‐ＭＯＳＦＥＴ１００は、Ｘ軸方向において交互にＳＢＤ領域１３０及びＭＯＳＦＥＴ領域１５０を有する。なお、ＳＢＤ領域１３０はＭＯＳＦＥＴ領域１５０に隣接するショットキーダイオード領域の一例であり、ＭＯＳＦＥＴ領域１５０はトランジスタ領域の一例である。Ａ‐Ａ断面において、ＳＢＤ領域１３０とＭＯＳＦＥＴ領域１５０とが配列される配列方向は、Ｘ軸方向に平行である。
【0028】
本例のＳＢＤ領域１３０は、ダイオードトレンチ部４０と、Ｎ－型の下方ドリフト領域２２と、Ｎ型の上方ドリフト領域２４‐１とを少なくとも含む。ダイオードトレンチ部４０は、Ｘ軸方向においてウェル領域２６‐１に隣接し、二つのウェル領域２６‐１の間に設けられてよい。本例のダイオードトレンチ部４０は、ＧａＮ層２０の上面２１からウェル領域２６‐１の底部２７‐１よりも浅い位置まで設けられる。ダイオードトレンチ部４０の底部４３をウェル領域２６‐１の底部２７‐１よりも上面２１近くに設けることにより、ＰＮ接合部に逆バイアスが印加された場合に、隣接するウェル領域２６‐１間の領域であって、ダイオードトレンチ部４０の下方の領域において空乏層が広がりやすくなる。それゆえ、ダイオードトレンチ部４０の底部４３がウェル領域２６‐１の底部２７‐１と同じ深さである場合又はより深い場合に比べて、耐圧を向上させることができる。なお、ＰＮ接合部とは、例えば、Ｐ型のウェル領域２６と、上方ドリフト領域２４および下方ドリフト領域２２とにより形成されるＰＮ接合部である。
【0029】
本例のダイオードトレンチ部４０は、ＧａＮ層２０を上面２１から所定深さまでエッチングすることにより形成されたダイオードトレンチ４２と、ダイオードトレンチ４２の内部に充填され且つＧａＮ層２０の上面２１上にも設けられたダイオード導電部４４とを有する。ダイオードトレンチ部４０の底部４３は、上方ドリフト領域２４‐１の上部２３‐１に接続してよい。本例のＳＢＤ領域１３０においては、ダイオード導電部４４が上方ドリフト領域２４‐１の上部２３‐１に接続することにより、金属半導体接合が形成される。ダイオード導電部４４は、ＳＢＤ領域１３０のアノードとして機能してよい。また、ソース電極６０は、ＳＢＤ領域１３０のアノード電極として機能してよい。
【0030】
本例のウェル領域２６‐１は、下方ドリフト領域２２上にエピタキシャル形成されたＰ型ＧａＮ層の一部である。これに対して、本例の上方ドリフト領域２４‐１及び２４‐２は、ウェル領域２６‐１を構成するＰ型ＧａＮ層の一部を、Ｎ型ドーパントでカウンタードープすることにより形成したＮ型領域である。
【0031】
下方ドリフト領域２２は、ＧａＮ基板１０上に形成されたＮ型エピタキシャル層の一部である。下方ドリフト領域２２は、ウェル領域２６‐１の底部２７‐１と、上方ドリフト領域２４‐１の底部２５‐１とに接続する。下方ドリフト領域２２、上方ドリフト領域２４‐１及びＧａＮ基板１０は、ＳＢＤ領域１３０のカソードとして機能してよい。また、ドレイン電極６２はカソード電極として機能してよい。
【0032】
本例のＭＯＳＦＥＴ領域１５０は、ゲートトレンチ部５０と、Ｎ＋型のソース領域３２と、Ｐ＋型のコンタクト領域２８と、Ｎ－型の下方ドリフト領域２２と、Ｎ型の上方ドリフト領域２４‐２とを少なくとも含む。ゲートトレンチ部５０は、Ｘ軸方向においてダイオードトレンチ部４０から離間し、ダイオードトレンチ部４０に隣接するウェル領域２６‐１に隣接する。ゲートトレンチ部５０もダイオードトレンチ部４０と同様に、二つのウェル領域２６‐１の間に設けられる。
【0033】
本例のゲートトレンチ部５０は、部分的にダイオードトレンチ部４０と同様に形成される。本例において、ゲートトレンチ部５０の底部５３は、Ｚ軸方向において、ダイオードトレンチ部４０の底部４３と同じ位置に設けられる。なお、Ｚ軸方向は、ＧａＮ層２０の深さ方向の一例である。本例においては、ゲートトレンチ部５０とダイオードトレンチ部４０とを部分的に同じ工程で形成するので、個別に異なる深さで形成する場合に比べて、製造時間及び製造コストの点で有利である。
【0034】
本例のゲートトレンチ部５０は、ゲートトレンチ５２と、ゲートトレンチ５２の底部５３及び側壁に接して設けられたゲート絶縁膜５６と、ゲート絶縁膜５６に接してゲートトレンチ５２の内部に充填されたゲート導電部５４とを有する。なお、ゲートトレンチ部５０の上部には層間絶縁膜３６が設けられる。層間絶縁膜３６により、ゲート導電部５４とソース電極６０とは互いに電気的に分離される。
【0035】
ゲートトレンチ部５０の底部５３は、上方ドリフト領域２４‐２の上部２３‐２に接続してよい。また、下方ドリフト領域２２は、上方ドリフト領域２４‐２の底部２５‐２に接続してよい。上方ドリフト領域２４‐２及び下方ドリフト領域２２は、ゲートオン時に電流が流れる経路として機能してよい。
【0036】
本例において、ゲートトレンチ部５０の底部５３のＸ軸方向の幅は、上方ドリフト領域２４‐２の底部２５‐２のＸ軸方向の幅よりも小さい。それゆえ、上方ドリフト領域２４‐２の側部３３‐２Ｌ及び３３‐２Ｒは、Ｚ軸に対して、ゲートトレンチ部５０の底部５３のＸ軸方向の端部から、上方ドリフト領域２４‐２の底部２５‐２のＸ軸方向の端部に向かって傾く。これにより、本例のＭＯＳＦＥＴ領域１５０においては、ゲートオン時にＺ軸負方向に進むにつれてＸ軸方向に広がるように電流が流れ得る。本例では、底部５３及び底部２５‐２のＸ軸方向の幅が同じである場合に比べて電流のパスを広げることができるので、ＭＯＳＦＥＴ領域１５０の内部抵抗を低減することができる。
【0037】
本例において、上方ドリフト領域２４‐１と上方ドリフト領域２４‐２とは同じ形状を有する。つまり、ゲートトレンチ部５０の底部５３とダイオードトレンチ部４０の底部４３とのＸ軸方向の幅は同じであり、上方ドリフト領域２４‐１の底部２５‐１と上方ドリフト領域２４‐２の底部２５‐２とのＸ軸方向の幅も同じである。それゆえ、ダイオードトレンチ部４０の底部４３のＸ軸方向の幅もまた、上方ドリフト領域２４‐１の底部２５‐１のＸ軸方向の幅よりも小さい。但し、他の例においては、ダイオードトレンチ部４０の底部４３と上方ドリフト領域２４‐１の底部２５‐１とのＸ軸方向の幅は同じであってもよい。この場合、底部４３が底部２５‐１よりも小さい場合に比べて、ＰＮ接合部に逆バイアスが印加されたときに空乏層が広がりやすくなる点が有利である。
【0038】
また、ダイオードトレンチ部４０と同様に、本例のゲートトレンチ部５０も、ＧａＮ層２０の上面２１からウェル領域２６‐１の底部２７‐１よりも浅い位置まで設けられる。これにより、ＰＮ接合部に逆バイアスが印加された場合に、ゲートトレンチ部５０の底部５３の角部５８近傍に比べて、ウェル領域２６‐１の底部２７‐１の角部３１近傍に電界が集中しやすくなる。それゆえ、仮に破壊（ブレークダウン）が生じるとしても角部５８ではなく角部３１が破壊されるので、ゲート絶縁膜５６が破壊されることを防ぐことができる。なお、一旦、ゲート絶縁膜５６が破壊されるとＭＯＳＦＥＴの機能が失われる。これに対して、仮にウェル領域２６‐１の角部３１近傍が電界集中により破壊されたとしても、ゲート閾値電圧等には影響がないので、ＭＯＳＦＥＴの機能を維持することができる。
【0039】
また、仮に電界集中による破壊が生じる場合には、ウェル領域２６‐１の角部３１が破壊される。それゆえ、ゲートトレンチ部５０の角部５８が破壊される場合に比べて、破壊発生場所をソース領域３２から遠ざけることができる。これにより、ゲートトレンチ部５０の角部５８が破壊される場合と比べて、ブレークダウン電流がソース領域３２に流れることにより寄生ＰＮＰトランジスタがオンすることをより確実に防ぐことができる。
【0040】
ゲートオン状態のとき（本例では、ゲート導電部５４に所定の正電圧が印加されているとき）、ゲートトレンチ部５０の側壁近傍のウェル領域２６‐１（即ち、チャネル形成領域）には電荷反転層が形成される。このとき、ソース電極６０とドレイン電極６２との間に所定の電位差が設けられていると、ドレイン電極６２から、ＧａＮ基板１０、下方ドリフト領域２２、上方ドリフト領域２４‐２、電荷反転層及びソース領域３２を経て、ソース電極６０に電流が流れる。これに対して、ゲートオフ状態のとき（本例では、ゲート導電部５４に所定の負電圧又はゼロ電圧が印加されているとき）、電荷反転層は消滅し、ソース電極６０及びドレイン電極６２間に電流は流れない。
【0041】
Ｐ型のウェル領域２６‐１と、Ｎ型の上方ドリフト領域２４‐１及び２４‐２並びにＮ－型の下方ドリフト領域２２とは、ＰＮ接合を形成する。本明細書においては、当該ＰＮ接合をボディダイオード１４０と称する。インバータモジュールの動作においては、ドレイン電極６２の電位ＶＤがソース電極６０の電位ＶＳよりも低くなる場合がある。例えば、ドレイン電極６２に負バイアスが印加され、ソース電極６０に正バイアスが印加される動作モードがある。一般に、ＳＢＤ領域１３０の順方向電圧ＶＦは、ボディダイオード１４０の順方向電圧ＶＦよりも低い。それゆえ、本例においては、ＶＤがＶＳよりも低い場合に、ボディダイオード１４０ではなく、ＳＢＤ領域１３０に電流が流れる。
【0042】
仮に、ボディダイオード１４０に電流が流れる場合には、正孔及び電子の両方が流れるので、正孔及び電子の再結合に起因する内部発光が生じる。これに対して、ＳＢＤ領域１３０に流れる電流は主として電子電流であるので、ボディダイオード１４０に電流が流れる場合にくべて、内部発光の問題を低減することができる。また、相対的に順方向電圧ＶＦが低いＳＢＤ領域１３０に電流が流れるので、ボディダイオード１４０に電流が流れる場合に比べて、ダイオード通電における損失を低減することができる。
【0043】
さらに、本例の縦型ＧａＮ‐ＭＯＳＦＥＴ１００は、ＳＢＤ内蔵型のＭＯＳＦＥＴであるので、インバータモジュールにおいてＭＯＳＦＥＴ用の半導体チップとダイオード用の半導体チップとを別個に設ける必要が無い。それゆえ、半導体チップを別個に用いる場合に比べて、インバータモジュールを小型化できる点が有利である。
【0044】
Ａ‐Ａ断面に示した活性領域１１０におけるＭＯＳＦＥＴ領域１５０及びＳＢＤ領域１３０の割合は１：１であるが、ＭＯＳＦＥＴ領域１５０の割合はＳＢＤ領域１３０の割合よりも高くてもよい。ＭＯＳＦＥＴ領域１５０及びＳＢＤ領域１３０の割合は、２：１から３：１であってよい。ＭＯＳＦＥＴ領域１５０の割合を高くすることにより、ＭＯＳＦＥＴ領域１５０とＳＢＤ領域１３０との割合が同じである場合に比べて、縦型ＧａＮ‐ＭＯＳＦＥＴ１００のゲートオン時における定格電流を増加させることができる。
【0045】
Ａ‐Ａ断面においては、ＭＯＳＦＥＴ領域１５０及びＳＢＤ領域１３０の各単位セルの範囲を破線で示す。単位セルのＸ軸方向の長さは、例えば１０μｍである。本例の各単位セルは、Ｙ軸方向に延伸するストライプ形状である。但し、他の例において、ＭＯＳＦＥＴ領域１５０のゲートトレンチ部５０は、Ｘ‐Ｙ平面においてハニカム状に設けられてよく、ＳＢＤ領域１３０のダイオードトレンチ部４０は、六角形のゲートトレンチ部５０の内側及び外側の少なくともいずれかに設けられてよい。
【0046】
図３Ａは、縦型ＧａＮ‐ＭＯＳＦＥＴ１００の等価回路図である。ＳＢＤ領域１３０、ボディダイオード１４０及びＭＯＳＦＥＴ領域１５０は、ソース‐ドレイン間において互いに並列に接続される。本例の縦型ＧａＮ‐ＭＯＳＦＥＴ１００においては、ソース‐ドレイン間に順バイアスが印加されているとき（ＶＳ＜ＶＤ）にＭＯＳＦＥＴ領域１５０に（ｉ）主電流が流れる。また、ソース‐ドレイン間に逆バイアスが印加されているとき（ＶＤ＜ＶＳ）に、ＳＢＤ領域１３０およびボディダイオード１４０に（ｉｉ）順電流が流れる。ただし、上述の様に、ＶＤ＜ＶＳであって（即ち、ＰＮ接合部に順バイアスが印加され）、且つ、ゲートオフ状態であり、ソース‐ドレイン間に電流が流れる場合には、ボディダイオード１４０ではなく、ＳＢＤ領域１３０に（ｉｉｉ）順電流が流れる。これにより、ＧａＮの内部発光の問題を低減することができる。また、ボディダイオード１４０に電流が流れず、ＳＢＤ領域１３０のみに順電流が流れている場合には、下方ドリフト領域２２中に少数キャリアである正孔および電子がほとんど蓄積されない。それゆえ、ＰＮ接合部に逆バイアスが印加された場合に、ボディダイオード１４０にテール電流が流れることがないので、ボディダイオード１４０も、ＳＢＤ領域１３０と同程度の速度で、電流遮断状態（即ち、空乏層が形成された状態）にスイッチングされ得る。
【0047】
図３Ｂは、ＰＮ接合部に逆バイアスが印加され、活性領域１１０全体に空乏層３０が広がった様子を示す図である。図３Ｂは、ＶＳ＜ＶＤ、且つ、ゲートオフ時の状態を示す。なお、図３Ｂにおいては、空乏層３０の広がりを破線にて示す。上述のように、トレンチ部（ダイオードトレンチ部４０及びゲートトレンチ部５０）の底部を、ウェル領域２６‐１の底部２７‐１よりも浅い位置に設ける。これにより、ＰＮ接合部に逆バイアスが印加された場合に、ＳＢＤ領域１３０及びＭＯＳＦＥＴ領域１５０において空乏層３０が広がりやすくなるので耐圧を向上させることができる。
【0048】
図４は、第１実施形態における図１のＢ‐Ｂ断面を示す図である。Ｂ‐Ｂ断面は活性領域１１０及びエッジ終端領域１６０を通り、Ｘ‐Ｚ平面に平行な断面である。エッジ終端領域１６０は、Ｎ型の上方ドリフト領域２４‐３と、Ｐ型のウェル領域２６‐２と、Ｐ＋型のコンタクト領域２８と、絶縁膜３８と、エッジトレンチ部７０とを少なくとも含む。ウェル領域２６‐２は第２のウェル領域の一例であり、上方ドリフト領域２４‐３は第３の上方ドリフト領域の一例である。ウェル領域２６‐２はウェル領域２６‐１と同じ工程により形成されてよく、上方ドリフト領域２４‐３は上方ドリフト領域２４‐１及び２４‐２と同じ工程により形成されてよい。
【0049】
Ｂ‐Ｂ断面において、エッジトレンチ部７０は、Ｘ軸方向においてダイオードトレンチ部４０及びゲートトレンチ部５０から離間して設けられる。エッジトレンチ部７０は、ウェル領域２６‐２に隣接し、二つのウェル領域２６‐２の間に設けられる。また、本例のエッジトレンチ部７０は、ＧａＮ層２０の上面２１からウェル領域２６‐２の底部２７‐２よりも浅い位置まで設けられる。
【0050】
本例のエッジトレンチ部７０は、エッジトレンチ７２と、エッジトレンチ７２の底部７３及び側壁に接してエッジトレンチ７２の内部に充填された絶縁膜３８とを有する。本例の絶縁膜３８は、層間絶縁膜３６と異なる工程で形成された膜である。絶縁膜３８は、層間絶縁膜３６と同じ材料及び組成の絶縁膜であってよく、異なる材料及び組成の絶縁膜であってもよい。
【0051】
エッジトレンチ部７０の底部７３は、上方ドリフト領域２４‐３の上部２３‐３に接続してよい。それゆえ、絶縁膜３８も上方ドリフト領域２４‐３の上部２３‐３に接続してよい。また、下方ドリフト領域２２は、上方ドリフト領域２４‐３の底部２５‐３に接続してよい。
【0052】
エッジ終端領域１６０において、ウェル領域２６‐２及びコンタクト領域２８は、活性領域１１０の周囲を囲む様に環状に設けられてよい。本例のエッジ終端領域１６０は、環状のガードリング構造を有する。本例のエッジ終端領域１６０において、ウェル領域２６‐２及びコンタクト領域２８は、ソース電極６０から電気的に分離された浮遊電位を有する。ＰＮ接合部に逆バイアスが印加されたときに、活性領域１１０で発生した空乏層３０がエッジ終端領域１６０中を外側（図４の例ではＸ軸正方向）に広がることにより、活性領域１１０における電界集中を低減することができる。
【0053】
図５は、縦型ＧａＮ‐ＭＯＳＦＥＴ１００の製造方法を示すフロー図である。本例では、段階Ｓ１０からＳ６０までをこの順に実行する。なお、各段階における処理に適宜変更を加えてもよい。本例においては、段階Ｓ２０及びＳ４０の各々において注入したドーパントを活性化するべくＧａＮ層２０をアニールするが、他の例においては、段階Ｓ２０及びＳ４０において注入したドーパント含有ＧａＮ層２０を、段階Ｓ４０においてアニールしてもよい。
【0054】
図６の（ａ）～（ｆ）は、製造方法の各段階を示す図である。なお、図６の（ａ）～（ｆ）においては、理解を容易にするべく、ＳＢＤ領域１３０、ＭＯＳＦＥＴ領域１５０及びエッジ終端領域１６０の各単位セルの断面を示す。
【0055】
図６の（ａ）は、ＧａＮ層２０をエピタキシャル形成する段階Ｓ１０である。段階Ｓ１０においては、まずＧａＮ基板１０上に、下方ドリフト領域２２に対応するＮ－型ＧａＮ層２２２をエピタキシャル形成する。次いで、Ｎ－型ＧａＮ層２２２上において、ウェル領域２６に対応するＰ型ＧａＮ層２２６をエピタキシャル形成する。その後、Ｐ型ＧａＮ層２２６上において、コンタクト領域２８に対応するＰ＋型ＧａＮ層２２８をエピタキシャル形成する。Ｎ－型ＧａＮ層２２２は第１のＧａＮ層の一例であり、Ｐ型ＧａＮ層２２６は第２のＧａＮ層の一例である。
【0056】
ＧａＮ基板１０は、いわゆるｃ面ＧａＮ基板であってよい。ＧａＮ基板１０のｃ軸方向は、Ｚ軸方向と平行であってよい。また、ＧａＮ基板１０は、貫通転位密度が１Ｅ＋７ｃｍ－２未満の低転位自立基板であってよい。本例のＧａＮ基板１０は、Ｚ軸方向の厚さが３５０μｍである。
【0057】
エピタキシャル層は、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してよい。ＭＯＣＶＤ法に代えて、ＨＶＰＥ（Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法により各エピタキシャル層を形成してもよい。
【0058】
本例においては、ＭＯＣＶＤ法を採用する。本例においては、Ｎ－型ＧａＮ層２２２を形成するべく、トリメチルガリウム（（ＣＨ３）３Ｇａ、以降においてＴＭＧと略記する）、アンモニア（ＮＨ３）及びモノシラン（ＳｉＨ４）の各ガスを含む原料ガスと、窒素（Ｎ２）ガス及び水素（Ｈ２）ガスを含む押圧ガスとをＧａＮ基板１０上に流す。このとき、ＧａＮ基板１０の温度は１１００℃としてよい。なお、モノシランのＳｉ元素が、Ｎ型ドーパントとして機能し得る。縦型ＧａＮ‐ＭＯＳＦＥＴ１００の耐圧にも依存するが、Ｎ－型ＧａＮ層２２２は、厚さ４μｍ以上１００μｍ以下であってよく、１Ｅ＋１５ｃｍ－３以上５Ｅ＋１６ｃｍ－３以下のＮ型ドーパント濃度を有してよい。なお、Ｅは１０の冪を意味し、１Ｅ＋１５は１×１０１５を意味する。なお、Ｎ－型ＧａＮ層２２２は下方ドリフト領域２２に対応してよく、本例においてＮ－型ＧａＮ層２２２と下方ドリフト領域２２とは一対一に対応する。
【0059】
また、本例においては、Ｐ型ＧａＮ層２２６を形成するべく、ＴＭＧ、アンモニア及びビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）の各ガスを含む原料ガスと、窒素ガス及び水素ガスを含む押圧ガスとをＮ－型ＧａＮ層２２２上に流す。このとき、ＧａＮ基板１０の温度は１０５０℃としてよい。なお、Ｃｐ２ＭｇのＭｇは、Ｐ型ＧａＮ層２２６におけるＰ型ドーパントとして機能し得る。Ｐ型ＧａＮ層２２６は、厚さ０．５μｍ以上２μｍ以下であってよく、５Ｅ＋１６ｃｍ－３以上１Ｅ＋１８ｃｍ－３以下のＰ型ドーパント濃度を有してよい。
【0060】
さらに、本例においては、Ｐ＋型ＧａＮ層２２８を形成するべく、ＴＭＧ、アンモニア及びＣｐ２Ｍｇの各ガスを含む原料ガスと、窒素ガス及び水素ガスを含む押圧ガスとをＰ型ＧａＮ層２２６上に流す。このとき、ＧａＮ基板１０の温度は１０５０℃としてよい。なお、Ｐ型ＧａＮ層２２６を形成する場合に比べてＣｐ２Ｍｇ濃度を高くすることにより、Ｐ型ＧａＮ層２２６よりも高いＰ型ドーパント濃度を有するＰ＋型ＧａＮ層２２８を形成することができる。Ｐ＋型ＧａＮ層２２８は、厚さ０．０２μｍ以上０．２μｍ以下であってよく、１Ｅ＋１９ｃｍ－３以上１Ｅ＋２０ｃｍ－３以下のＰ型ドーパント濃度を有してよい。
【0061】
ＭＯＣＶＤ工程の後に、ＧａＮ基板１０及びＧａＮ層２０から成る積層体をＭＯＣＶＤ装置から取り出し、熱処理装置へ移動させてよい。ＧａＮ層２０におけるＮ型及びＰ型ドーパントを活性化させるべく、熱処理装置において積層体をアニールしてよい。なお、ＧａＮ層２０の上面２１上にＡｌＮ（窒化アルミニウム）層のキャップ層を設けてアニールしてよい。これにより、Ｐ＋型ＧａＮ層２２８における窒素の分解を低減することができる。本例においては、酸素ガス含有の窒素ガス雰囲気において、当該積層体を６５０℃で３０分間熱処理する。積層体を熱処理装置から取り出して、キャップ層をＫＯＨａｑ（水酸化カリウム水溶液）等により除去してよい。これにより、段階Ｓ１０を終了する。
【0062】
図６の（ｂ）は、ソース領域３２を形成するべく、上面２１から所定深さまでＮ型ドーパントをイオン注入する段階Ｓ２０である。本例においては、まず、ソース領域３２に対応する開口を有するレジストマスクを形成する。その後、イオン注入装置を用いて、レジストマスクの開口に対応するＧａＮ層２０の領域にＳｉをイオン注入する。
【0063】
次いで、レジストマスクを除去後に、ＧａＮ基板１０及びＧａＮ層２０の積層体を熱処理装置へ移動させる。そして、注入したＳｉを活性化させるべく、窒素ガス雰囲気において積層体を１０００℃で１０分間アニールする。アニール後に、上面２１から酸化層を除去するために上面２１を希フッ酸でエッチング処理してもよい。その後、上面２１を純水でリンスしてよい。これにより、上面２１からの深さが０．０５μｍ以上０．２μｍ以下であり、５Ｅ＋１８ｃｍ－３以上１Ｅ＋２０ｃｍ－３以下のＮ型ドーパント濃度を有する、ソース領域３２を形成してよい。
【0064】
図６の（ｃ）は、エッチングによりトレンチを形成する段階Ｓ３０である。本例においては、まず、ダイオードトレンチ４２、ゲートトレンチ５２及びエッジトレンチ７２の各々に対応する開口を有するレジストマスクを形成する。その後、エッチング装置を用いて、当該レジストマスクを介してＧａＮ層２０を上面２１から所定深さまでエッチングする。これにより、レジストマスクの開口に対応するＧａＮ層２０の領域に、上面２１からの深さが０．５μｍ以上２．０μｍ以下のダイオードトレンチ４２、ゲートトレンチ５２及びエッジトレンチ７２を形成する。
【0065】
本例において、各トレンチは、上面２１からＰ型ＧａＮ層２２６の底部よりも浅い位置まで設けられる。つまり、各トレンチの底部は、Ｎ－型ＧａＮ層２２２（下方ドリフト領域２２）には達しない。各トレンチの底部と、Ｎ－型ＧａＮ層２２２（下方ドリフト領域２２）とは所定長さだけ離間してよく、例えば、０．０２μｍ以上０．２μｍ以下離間する。
【0066】
なお、他の例においては、ダイオード導電部４４と上方ドリフト領域２４‐１とのショットキー性を向上させるべく（即ち、順方向電圧ＶＦを低減するべく）、上方ドリフト領域２４‐１の上部２３‐１にＮ＋型ＧａＮ領域を設けてもよい。ただし、この場合、順方向電圧ＶＦを低減することができるが、ＳＢＤのリーク電流が増加する。そこで、Ｎ＋型ＧａＮ領域に代えて、Ｎ－型ＧａＮ領域としてもよい。ただし、Ｎ－型ＧａＮ領域を採用する場合には、ＳＢＤのリーク電流を低減することができるが、順方向電圧ＶＦが増加する。それゆえ、装置特性に応じて、Ｎ＋型ＧａＮ領域及びＮ－型ＧａＮ領域のいずれかを採用してもよい。
【0067】
図６の（ｄ）は、上方ドリフト領域２４を形成するべく、各トレンチとＮ－型ＧａＮ層２２２との間にＮ型のドーパントを注入する段階Ｓ４０である。段階Ｓ４０においては、段階Ｓ３０において用いた開口付きレジストマスクを再度利用してよい。本例においては、Ｎ型のドーパントをイオン注入することにより、Ｐ型のウェル領域２６の一部をカウンタードープする。その後、熱処理装置において積層体をアニールする。これにより、５Ｅ＋１６ｃｍ－３以上５Ｅ＋１７ｃｍ－３以下のＮ型ドーパント濃度を有する上方ドリフト領域２４を形成する。
【0068】
図６の（ｅ）は、ゲート絶縁膜５６及びゲート導電部５４を形成する段階Ｓ５０である。本例においては、まず、プラズマＣＶＤ法により酸化物を堆積させる。ゲート絶縁膜５６は、酸化シリコン（ＳｉＯ２）または酸化アルミニウム（Ａｌ２Ｏ３）であってよい。ゲート絶縁膜５６形成後に、スパッタリングによりゲート導電部５４を形成する。ゲート導電部５４は、アルミニウム（Ａｌ）で形成されてよい。これに代えて、ＣＶＤにより、ドーパントを含有するポリシリコンのゲート導電部５４を形成してもよい。その後、エッチングによりゲート絶縁膜５６及びゲート導電部５４をそれぞれパターニングしてよい。
【0069】
図６の（ｆ）は、絶縁膜３８をエッジトレンチ７２内に形成し、ダイオード導電部４４をダイオードトレンチ４２内に形成し、さらにその後、層間絶縁膜３６、ソース電極６０及びドレイン電極６２を形成する段階Ｓ６０である。本例においては、まず、スピンコーティング等によりエッジトレンチ７２を充填するよう絶縁膜３８を形成する。絶縁膜３８は、ＢＰＳＧ（Ｂｏｒｏ‐Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）およびＢＳＧ （Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のうち、一種類以上の材料で形成されてよい。
【0070】
次いで、ダイオードトレンチ４２を充填するようダイオードトレンチ部４０内にダイオード導電部４４を設ける。ダイオード導電部４４は、上方ドリフト領域２４‐１と接合した場合に、ソース電極６０よりも大きな仕事関数を有する金属導電部であってよい。ダイオード導電部４４は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）又は白金（Ｐｔ）で形成されてよい。その後、絶縁膜３８と同様に、層間絶縁膜３６を形成する。層間絶縁膜３６は、ゲートトレンチ部５０の上部のみに残留するように、パターニング処理してよい。次いで、ソース電極６０及びドレイン電極６２を形成する。本例において、ソース電極６０はオーミック電極層の一例である。
【0071】
ソース電極６０は、ダイオードトレンチ部４０及びゲートトレンチ部５０上に設けられる。本例のソース電極６０は、ダイオード導電部４４と、上面２１に露出するＰ＋型のコンタクト領域２８とに接する。ソース電極６０は、下層としてのチタン（Ｔｉ）層と、上層としてのアルミニウム層とを含む積層構造を有してよい。この積層構造は、ＧａＮ層２０のコンタクト領域２８に対してオーミック接続すると見なしてよい。なお、ドレイン電極６２も、ＧａＮ基板１０に接するチタン層と、当該チタン層に接するアルミニウム層とを含む積層構造を有してよい。チタン層及びアルミニウム層にさらにニッケル層及び金層を積層した、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ積層構造を有してもよい。各金属層はスパッタリング法により堆積形成した後に、エッチングによりパターン形成してよい。
【0072】
図７は、第２実施形態における図１のＡ‐Ａ断面を示す図である。本例のＧａＮ層２０は、ウェル領域２６‐１と下方ドリフト領域２２との間に、Ｐ＋型の埋め込み領域３４をさらに有する。本例は係る点において、第１実施形態と異なる。埋め込み領域３４を設けることにより、ＰＮ接合部の逆バイアス印加時にダイオードトレンチ部４０下の上方ドリフト領域２４‐１において空乏層３０が広がりやすくなる。これにより、第１実施形態に比べて活性領域１１０の耐圧を向上させることができる。即ち、アバランシェ耐量を向上させることができる。また、埋め込み領域３４を設けることにより、ゲートオフ時のダイオード導電部４４に流れるリーク電流を低減することができる。
【0073】
本例のＭＯＳＦＥＴ領域１５０においては、埋め込み領域３４と上方ドリフト領域２４‐１及び２４‐２との接触点が、ウェル領域２６‐１の底部２７‐１の角部３１となる。第１実施形態と同様に、本例の角部３１も、Ｚ軸方向においてゲートトレンチ部５０の角部５８より深い。それゆえ、第１実施形態と同様に、ゲート絶縁膜５６の破壊及び望ましくない寄生ＰＮＰトランジスタのオンを確実に防ぐことができる。
【0074】
なお、エッジ終端領域１６０のＧａＮ層２０においても、ウェル領域２６‐２と下方ドリフト領域２２との間に埋め込み領域３４が設けられてよい。これにより、第１実施形態に比べてエッジ終端領域１６０において空乏層３０が広がりやすくなる点が有利である。
【0075】
図８の（ａ）～（ｄ）は、第２実施形態における段階Ｓ１０の詳細を示す図である。本例の段階Ｓ１０は、段階Ｓ１２、Ｓ１４、Ｓ１６及びＳ１８をこの順に有する。図８の（ａ）は、Ｎ－型ＧａＮ層２２２をエピタキシャル形成する段階Ｓ１２である。段階Ｓ１２は、図６の（ａ）で述べた内容と同じであるので、詳細を省略する。
【0076】
図８の（ｂ）は、Ｎ－型ＧａＮ層２２２の上面からＰ型ドーパントをイオン注入する段階Ｓ１４である。本例においては、まず、埋め込み領域３４に対応する開口を有するレジストマスクを形成する。その後、イオン注入装置を用いて、レジストマスクの開口に対応するＮ－型ＧａＮ層２２２の領域にＭｇをイオン注入する。次いで、レジストマスクを除去し、Ｎ－型ＧａＮ層２２２の上面全体にＡｌＮ等のキャップ層を形成する。その後、ＧａＮ基板１０及びＮ－型ＧａＮ層２２２の積層体を熱処理装置へ移動させて、Ｍｇを活性化するべく積層体をアニールする。アニール後にキャップ層は除去してよい。
【0077】
図８の（ｃ）は、Ｐ型ＧａＮ層２２６をエピタキシャル形成する段階Ｓ１６である。段階Ｓ１６は、図６の（ａ）で述べた内容と同じであるので、詳細を省略する。段階Ｓ１６において、Ｎ－型ＧａＮ層２２２中のＭｇイオン注入領域に接するＰ型ＧａＮ層２２６の一部の領域は、Ｐ型ＧａＮ層２２６の他の領域よりも高濃度のＰ型ドーパントを有する埋め込み領域３４と見なしてよい。即ち、埋め込み領域３４は、Ｚ軸方向においてＮ－型ＧａＮ層２２２とＰ型ＧａＮ層２２６との境界にまたがって設けられてよい。埋め込み領域３４は、５Ｅ＋１７ｃｍ－３以上２Ｅ＋１９ｃｍ－３以下のＰ型ドーパント濃度を有してよい。図８の（ｄ）は、Ｐ＋型ＧａＮ層２２８をエピタキシャル形成する段階Ｓ１８である。段階Ｓ１８は、図６の（ａ）で述べた内容と同じであるので、詳細を省略する。
【0078】
図９は、第３実施形態における図１のＡ‐Ａ断面を示す図である。本例において、ダイオードトレンチ部４０の底部４３は、Ｚ軸方向において、ゲートトレンチ部５０の底部５３よりも浅い位置に設けられる。即ち、本例の底部４３は、底部５３よりも上面２１に近い位置に設けられる。Ｚ軸方向における底部４３と底部５３との差Ｄ１は、数ｎｍから数十ｎｍであってよい。係る点が、第１実施形態と異なる。
【0079】
本例において、ダイオードトレンチ部４０の底部４３のＸ軸方向の幅Ｌ１は、ゲートトレンチ部５０の底部５３のＸ軸方向の幅Ｌ２よりも小さい。それゆえ、第１実施形態に比べて、ダイオードトレンチ部４０直下の領域であって２つのウェル領域２６‐１間に空乏層３０が広がりやすくなる。ＰＮ接合部に逆バイアスが印加されたときに、ＳＢＤ領域１３０がピンチオフしやすくなるので、ＳＢＤ領域１３０における順方向リーク電流を低減することができる。
【0080】
本例においては、上述の段階Ｓ３０においてダイオードトレンチ４２とゲートトレンチ５２とが異なる深さとなるように、ＧａＮ層２０をエッチングする。次いで、上述の段階Ｓ４０において、上方ドリフト領域２４‐１と上方ドリフト領域２４‐２とを形成するべく、Ｎ型ドーパントをイオン注入する。このとき、上方ドリフト領域２４‐１及び２４‐２において注入深さが異なるので、異なる注入条件で順次Ｎ型ドーパントをイオン注入してよい。加速エネルギー及びドーズ濃度の少なくともいずれか一つの条件が、異なっていてよい。なお、本例と第２実施形態とを組み合わせてもよいのは勿論である。
【0081】
図１０は、第４実施形態における図１のＡ‐Ａ断面を示す図である。本例において、ダイオードトレンチ部４０の底部４３は、Ｚ軸方向において、ゲートトレンチ部５０の底部５３と同じ位置に設けられる（破線にて示す）。ただし、本例においては、ダイオードトレンチ部４０のＸ軸方向の幅Ｌ１は、ゲートトレンチ部５０のＸ軸方向の幅Ｌ２よりも大きい。本例においては、上述の段階Ｓ３０においてダイオードトレンチ４２とゲートトレンチ５２とに対応する開口各々が異なるレジストマスクを用いて、ＧａＮ層２０をエッチングする。このように、ダイオードトレンチ部４０のＸ軸方向の幅を大きくすることにより、ＰＮ接合部においてアバランシェ降伏が発生したときに、ダイオード導電部４４を通じて正孔をソース電極６０へ逃がしやすくすることができる。なお、アバランシェ降伏が発生したときに、ドレイン電極６２は電子の吸い込み口として機能してよい。
【0082】
また、Ｘ軸方向において、ゲートトレンチ部５０の底部５３に接続する上方ドリフト領域２４‐２の幅Ｌ２は、ダイオードトレンチ部４０の底部４３に接続する上方ドリフト領域２４‐１の幅Ｌ１よりも小さい。これにより、ゲートトレンチ部５０のＸ軸方向の幅Ｌ２をダイオードトレンチ部４０のＸ軸方向の幅Ｌ１と同じにする場合に比べて、ＰＮ接合部に逆バイアスが印加されたときに、ゲートトレンチ部５０直下の上方ドリフト領域２４‐２に空乏層３０が広がりやすくなる。それゆえ、第１実施形態に比べてゲート絶縁膜５６をより確実に保護することができる。なお、本例と第２及び第３実施形態の少なくともいずれかを組み合わせてもよいのは勿論である。
【0083】
図１１は、第５実施形態における図１のＡ‐Ａ断面を示す図である。本例においては、ゲートトレンチ部５０及びダイオードトレンチ部４０のＸ軸方向の幅は、共に幅Ｌ２で同じであるが、上方ドリフト領域２４‐２の幅Ｌ２が、上方ドリフト領域２４‐１の幅Ｌ１よりも小さい。係る点において、第４実施形態と異なる。上述の段階Ｓ４０において、ダイオードトレンチ部４０直下へのドーズ量を、ゲートトレンチ部５０直下へのドーズ量よりも多くすることにより、上方ドリフト領域２４‐２を形成してよい。本例においても、第１実施形態に比べてゲート絶縁膜５６をより確実に保護することができる。また、第１実施形態と比べて、ウェル領域２６‐１と上方ドリフト領域２４‐２との接触面積を増加させることができる。それゆえ、第１実施形態と比べて空乏層３０が広がりやすくなるので、アバランシェ耐量を向上させることができる。なお、本例と第２及び第３実施形態の少なくともいずれかを組み合わせてもよいのは勿論である。
【0084】
図１２は、第６実施形態における図１のＡ‐Ａ断面を示す図である。本例においては、Ｘ軸方向において、ダイオードトレンチ部４０の幅Ｌ１は、ゲートトレンチ部５０の幅Ｌ２よりも小さい。係る点が第１実施形態と異なる。本例においては、ＰＮ接合部に逆バイアスが印加されたときに、ダイオードトレンチ部４０直下の上方ドリフト領域２４‐１に空乏層３０が広がりやすくなる。それゆえ、ＳＢＤ領域１３０がピンチオフしやすくなるので、ＳＢＤ領域１３０におけるリーク電流を低減することができる。なお、本例と第２及び第３実施形態の少なくともいずれかを組み合わせてもよいのは勿論である。本例と第２及び第３実施形態の少なくともいずれかを組み合わせることにより、さらに高いリーク電流の低減効果を得ることができる。
【0085】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0086】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
［項目１］
第１導電型の窒化ガリウム基板と、前記窒化ガリウム基板上に設けられた窒化ガリウム層とを有する縦型半導体装置であって、
トランジスタ領域と、
前記トランジスタ領域に隣接するショットキーダイオード領域と、
を備え、
前記縦型半導体装置は、前記ショットキーダイオード領域における前記窒化ガリウム層において、
第２導電型の第１のウェル領域と、
前記トランジスタ領域と前記ショットキーダイオード領域とが配列される配列方向において前記第１のウェル領域に隣接し、前記窒化ガリウム層の上面から前記第１のウェル領域の底部よりも浅い位置まで設けられる、ダイオードトレンチ部と、
前記ダイオードトレンチ部の底部に接続する第１導電型の第１の上方ドリフト領域と、
前記第１のウェル領域および前記第１の上方ドリフト領域の各底部に接続する、第１導電型の下方ドリフト領域と、
前記ダイオードトレンチ部内に設けられ、前記第１の上方ドリフト領域の上部に接続する導電部と、
を有する、縦型半導体装置。
［項目２］
前記縦型半導体装置は、前記トランジスタ領域における前記窒化ガリウム層において、
前記配列方向において前記ダイオードトレンチ部から離間し、前記第１のウェル領域に隣接し、且つ、前記窒化ガリウム層の上面から前記第１のウェル領域の底部よりも浅い位置まで設けられる、ゲートトレンチ部と、
前記ゲートトレンチ部の底部に接続する第１導電型の第２の上方ドリフト領域と、
を有し、
前記下方ドリフト領域は、前記第２の上方ドリフト領域の底部にも接続する、
請求項１に記載の縦型半導体装置。
［項目３］
前記窒化ガリウム層の深さ方向において、前記ダイオードトレンチ部の底部は、前記ゲートトレンチ部の底部よりも前記窒化ガリウム層の前記上面に近い位置に設けられる、請求項２に記載の縦型半導体装置。
［項目４］
前記窒化ガリウム層の深さ方向において、前記ダイオードトレンチ部の底部は、前記ゲートトレンチ部の底部と同じ位置に設けられる、請求項２に記載の縦型半導体装置。
［項目５］
前記配列方向において、前記ダイオードトレンチ部の幅は、前記ゲートトレンチ部の幅よりも大きい、請求項２から４のいずれか一項に記載の縦型半導体装置。
［項目６］
前記配列方向において、前記ゲートトレンチ部の底部に接続する前記第２の上方ドリフト領域の幅は、前記ダイオードトレンチ部の底部に接続する前記第１の上方ドリフト領域の幅よりも小さい、請求項２から５のいずれか一項に記載の縦型半導体装置。
［項目７］
前記配列方向において、前記ダイオードトレンチ部の幅は、前記ゲートトレンチ部の幅よりも小さい、請求項２から４のいずれか一項に記載の縦型半導体装置。
［項目８］
前記縦型半導体装置は、少なくとも前記ダイオードトレンチ部および前記窒化ガリウム層の前記上面に接するオーミック電極層をさらに備え、
前記ダイオードトレンチ部内に設けられた前記導電部は、前記オーミック電極層よりも大きな仕事関数を有する金属導電部である、
請求項１から７のいずれか一項に記載の縦型半導体装置。
［項目９］
前記縦型半導体装置は、前記第１のウェル領域と前記下方ドリフト領域との間に第２導電型の埋め込み領域をさらに有する、請求項２から８のいずれか一項に記載の縦型半導体装置。
［項目１０］
前記縦型半導体装置は、上面視において前記トランジスタ領域および前記ショットキーダイオード領域を囲む様に設けられたエッジ終端領域をさらに備え、
前記エッジ終端領域における前記窒化ガリウム層は、
第２導電型の第２のウェル領域と、
前記配列方向において前記第２のウェル領域に隣接し、前記窒化ガリウム層の上面から前記第２のウェル領域の底部よりも浅い位置まで設けられる、エッジトレンチ部と、
前記エッジトレンチ部の底部に接続する第１導電型の第３の上方ドリフト領域と、
前記エッジトレンチ部内に設けられ、前記第３の上方ドリフト領域に接続する絶縁膜と、
を有し、
前記下方ドリフト領域は、前記第３の上方ドリフト領域の底部にも接続する、
請求項１から９のいずれか一項に記載の縦型半導体装置。
［項目１１］
トランジスタ領域と、前記トランジスタ領域に隣接するショットキーダイオード領域とを有する縦型半導体装置の製造方法であって、
第１導電型の窒化ガリウム基板上に、第１導電型の第１の窒化ガリウム層と第２導電型の第２の窒化ガリウム層とを少なくとも有する窒化ガリウム層を、エピタキシャル形成する段階と、
前記窒化ガリウム層の上面から前記第２の窒化ガリウム層の底部よりも浅い位置までトレンチを形成するエッチング段階と、
前記トレンチの底部と前記第１の窒化ガリウム層の上部とに接続する第１導電型の上方ドリフト領域を形成するべく、少なくとも前記トレンチと前記第１の窒化ガリウム層との間に第１導電型のドーパントを注入する段階と、
前記トレンチの前記底部において前記上方ドリフト領域に接続する前記ショットキーダイオード領域のダイオード導電部を前記トレンチ内に形成する段階と、
を備える縦型半導体装置の製造方法。
［項目１］
第１導電型の窒化ガリウム基板と、前記窒化ガリウム基板上に設けられた窒化ガリウム層とを有する縦型半導体装置であって、
トランジスタ領域と、
前記トランジスタ領域に隣接するショットキーダイオード領域と、
を備え、
前記縦型半導体装置は、前記ショットキーダイオード領域における前記窒化ガリウム層において、
第２導電型の第１のウェル領域と、
前記トランジスタ領域と前記ショットキーダイオード領域とが配列される配列方向において前記第１のウェル領域に隣接し、前記窒化ガリウム層の上面から前記第１のウェル領域の底部よりも浅い位置まで設けられる、ダイオードトレンチ部と、
前記ダイオードトレンチ部の底部に接続する第１導電型の第１の上方ドリフト領域と、
前記第１のウェル領域および前記第１の上方ドリフト領域の各底部に接続する、第１導電型の下方ドリフト領域と、
前記ダイオードトレンチ部内に設けられ、前記第１の上方ドリフト領域の上部に接続する導電部と、
を有する、縦型半導体装置。
［項目２］
前記縦型半導体装置は、前記トランジスタ領域における前記窒化ガリウム層において、
前記配列方向において前記ダイオードトレンチ部から離間し、前記第１のウェル領域に隣接し、且つ、前記窒化ガリウム層の上面から前記第１のウェル領域の底部よりも浅い位置まで設けられる、ゲートトレンチ部と、
前記ゲートトレンチ部の底部に接続する第１導電型の第２の上方ドリフト領域と、
を有し、
前記下方ドリフト領域は、前記第２の上方ドリフト領域の底部にも接続する、
請求項１に記載の縦型半導体装置。
［項目３］
前記窒化ガリウム層の深さ方向において、前記ダイオードトレンチ部の底部は、前記ゲートトレンチ部の底部よりも前記窒化ガリウム層の前記上面に近い位置に設けられる、請求項２に記載の縦型半導体装置。
［項目４］
前記窒化ガリウム層の深さ方向において、前記ダイオードトレンチ部の底部は、前記ゲートトレンチ部の底部と同じ位置に設けられる、請求項２に記載の縦型半導体装置。
［項目５］
前記配列方向において、前記ダイオードトレンチ部の幅は、前記ゲートトレンチ部の幅よりも大きい、請求項２から４のいずれか一項に記載の縦型半導体装置。
［項目６］
前記配列方向において、前記ゲートトレンチ部の底部に接続する前記第２の上方ドリフト領域の幅は、前記ダイオードトレンチ部の底部に接続する前記第１の上方ドリフト領域の幅よりも小さい、請求項２から５のいずれか一項に記載の縦型半導体装置。
［項目７］
前記配列方向において、前記ダイオードトレンチ部の幅は、前記ゲートトレンチ部の幅よりも小さい、請求項２から４のいずれか一項に記載の縦型半導体装置。
［項目８］
前記縦型半導体装置は、少なくとも前記ダイオードトレンチ部および前記窒化ガリウム層の前記上面に接するオーミック電極層をさらに備え、
前記ダイオードトレンチ部内に設けられた前記導電部は、前記オーミック電極層よりも大きな仕事関数を有する金属導電部である、
請求項１から７のいずれか一項に記載の縦型半導体装置。
［項目９］
前記縦型半導体装置は、前記第１のウェル領域と前記下方ドリフト領域との間に第２導電型の埋め込み領域をさらに有する、請求項２から８のいずれか一項に記載の縦型半導体装置。
［項目１０］
前記縦型半導体装置は、上面視において前記トランジスタ領域および前記ショットキーダイオード領域を囲む様に設けられたエッジ終端領域をさらに備え、
前記エッジ終端領域における前記窒化ガリウム層は、
第２導電型の第２のウェル領域と、
前記配列方向において前記第２のウェル領域に隣接し、前記窒化ガリウム層の上面から前記第２のウェル領域の底部よりも浅い位置まで設けられる、エッジトレンチ部と、
前記エッジトレンチ部の底部に接続する第１導電型の第３の上方ドリフト領域と、
前記エッジトレンチ部内に設けられ、前記第３の上方ドリフト領域に接続する絶縁膜と、
を有し、
前記下方ドリフト領域は、前記第３の上方ドリフト領域の底部にも接続する、
請求項１から９のいずれか一項に記載の縦型半導体装置。
［項目１１］
トランジスタ領域と、前記トランジスタ領域に隣接するショットキーダイオード領域とを有する縦型半導体装置の製造方法であって、
第１導電型の窒化ガリウム基板上に、第１導電型の第１の窒化ガリウム層と第２導電型の第２の窒化ガリウム層とを少なくとも有する窒化ガリウム層を、エピタキシャル形成する段階と、
前記窒化ガリウム層の上面から前記第２の窒化ガリウム層の底部よりも浅い位置までトレンチを形成するエッチング段階と、
前記トレンチの底部と前記第１の窒化ガリウム層の上部とに接続する第１導電型の上方ドリフト領域を形成するべく、少なくとも前記トレンチと前記第１の窒化ガリウム層との間に第１導電型のドーパントを注入する段階と、
前記トレンチの前記底部において前記上方ドリフト領域に接続する前記ショットキーダイオード領域のダイオード導電部を前記トレンチ内に形成する段階と、
を備える縦型半導体装置の製造方法。
【符号の説明】
【0087】
１０・・ＧａＮ基板、２０・・ＧａＮ層、２１・・上面、２２・・下方ドリフト領域、２３・・上部、２４・・上方ドリフト領域、２５・・底部、２６・・ウェル領域、２７・・底部、２８・・コンタクト領域、２９・・下面、３０・・空乏層、３１・・角部、３２・・ソース領域、３３・・側部、３４・・埋め込み領域、３６・・層間絶縁膜、３８・・絶縁膜、４０・・ダイオードトレンチ部、４２・・ダイオードトレンチ、４３・・底部、４４・・ダイオード導電部、５０・・ゲートトレンチ部、５２・・ゲートトレンチ、５３・・底部、５４・・ゲート導電部、５６・・ゲート絶縁膜、５８・・角部、６０・・ソース電極、６２・・ドレイン電極、７０・・エッジトレンチ部、７２・・エッジトレンチ、７３・・底部、１００・・縦型ＧａＮ‐ＭＯＳＦＥＴ、１１０・・活性領域、１１２・・ソースパッド、１２０・・パッド領域、１２２・・ゲートパッド、１３０・・ＳＢＤ領域、１４０・・ボディダイオード、１５０・・ＭＯＳＦＥＴ領域、１６０・・エッジ終端領域、２２２・・Ｎ－型ＧａＮ層、２２６・・Ｐ型ＧａＮ層、２２８・・Ｐ＋型ＧａＮ層
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】