特許 7121268 抵抗変化型メモリ及び抵抗変化型メモリの制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-08-09

(45)【発行日】2022-08-18

(54)【発明の名称】抵抗変化型メモリ及び抵抗変化型メモリの制御方法

(51)【国際特許分類】

   G11C 13/00 20060101AFI20220810BHJP

   G11C 7/06 20060101ALI20220810BHJP

【ＦＩ】

G11C13/00 460

G11C13/00 400Z

G11C7/06 120

【請求項の数】 3

(21)【出願番号】P 2018126543

(22)【出願日】2018-07-03

(65)【公開番号】P2020009508

(43)【公開日】2020-01-16

【審査請求日】2021-04-01

(73)【特許権者】

【識別番号】520233375

【氏名又は名称】富士通セミコンダクターメモリソリューション株式会社

(74)【代理人】

【識別番号】110002918

【氏名又は名称】特許業務法人扶桑国際特許事務所

(72)【発明者】

【氏名】川畑 邦範

【審査官】堀田 和義

(56)【参考文献】

【文献】特開２００９－７６１６８（ＪＰ，Ａ）

【文献】特開２００８－１４０５３５（ＪＰ，Ａ）

【文献】特開平７－１４７０９６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １３／００

Ｇ１１Ｃ ７／０６

(57)【特許請求の範囲】

【請求項1】

第１のセンスアンプと第２のセンスアンプとを備え、抵抗変化型のメモリ素子に対するリード時に、前記第１のセンスアンプの第１の入力端子に供給される第１の参照電位と、前記第１の参照電位よりも高く前記第２のセンスアンプの第２の入力端子に供給される第２の参照電位のうち、前記メモリ素子の抵抗値に基づいたデータ電位との電位差が大きい方との電位差を増幅し、前記メモリ素子に対するライトベリファイ時に、前記第１の入力端子に供給される第１のベリファイ電位または前記第２の入力端子に供給される第２のベリファイ電位と、前記データ電位との電位差を増幅するセンスアンプ部と、
前記メモリ素子に対するリード時に、前記第１の入力端子に前記第１の参照電位を供給し、前記第２の入力端子に前記第２の参照電位を供給し、前記メモリ素子に対するライトベリファイ時に、前記第１の入力端子に前記第１のベリファイ電位を供給し、前記第２の入力端子に前記第２のベリファイ電位を供給する供給電位切替回路と、を有し、
前記センスアンプ部は、前記メモリ素子に対するリード時に、前記第１のセンスアンプの第１の出力端子と前記第２のセンスアンプの第２の出力端子とを短絡し、前記メモリ素子に対するライトベリファイ時に、前記第１の出力端子と前記第２の出力端子とを電気的に切断するスイッチを有し、
前記供給電位切替回路は、前記メモリ素子に対するライトベリファイ時に、前記第１の入力端子に前記第１のベリファイ電位として前記第１の参照電位を供給する場合、前記第２の入力端子に前記第２のベリファイ電位として前記第１の参照電位よりも高く、前記第２の参照電位よりも前記第１の参照電位との電位差が小さい第３の参照電位を供給し、前記第２の入力端子に前記第２のベリファイ電位として前記第２の参照電位を供給する場合、前記第１の入力端子に前記第１のベリファイ電位として前記第２の参照電位よりも低く、前記第１の参照電位及び前記第３の参照電位よりも前記第２の参照電位との電位差が小さい第４の参照電位を供給し、
前記センスアンプ部は、前記メモリ素子に対するライトベリファイ時に、前記第１の参照電位と前記データ電位との電位差を増幅した増幅結果に基づいた第１の信号及び前記第３の参照電位と前記データ電位との電位差を増幅した増幅結果に基づいた第２の信号を出力するか、または、前記第２の参照電位と前記データ電位との電位差を増幅した増幅結果に基づいた第３の信号及び前記第４の参照電位と前記データ電位との電位差を増幅した増幅結果に基づいた第４の信号を出力する、
抵抗変化型メモリ。

【請求項2】

前記第１の信号及び前記第２の信号の値、または前記第３の信号及び前記第４の信号の値に基づいて、前記メモリ素子に対する書き込み強度を変更する書き込み制御回路を有する、請求項１に記載の抵抗変化型メモリ。

【請求項3】

第１のセンスアンプと第２のセンスアンプとを備えたセンスアンプ部が、抵抗変化型のメモリ素子に対するリード時に、前記第１のセンスアンプの第１の入力端子に供給される第１の参照電位と、前記第１の参照電位よりも高く前記第２のセンスアンプの第２の入力端子に供給される第２の参照電位のうち、前記メモリ素子の抵抗値に基づいたデータ電位との電位差が大きい方との電位差を増幅し、前記メモリ素子に対するライトベリファイ時に、前記第１の入力端子に供給される第１のベリファイ電位または前記第２の入力端子に供給される第２のベリファイ電位と、前記データ電位との電位差を増幅し、
供給電位切替回路が、前記メモリ素子に対するリード時に、前記第１の入力端子に前記第１の参照電位を供給し、前記第２の入力端子に前記第２の参照電位を供給し、前記メモリ素子に対するライトベリファイ時に、前記第１の入力端子に前記第１のベリファイ電位を供給し、前記第２の入力端子に前記第２のベリファイ電位を供給し、
前記センスアンプ部は、前記メモリ素子に対するリード時に、前記第１のセンスアンプの第１の出力端子と前記第２のセンスアンプの第２の出力端子とを短絡し、前記メモリ素子に対するライトベリファイ時に、前記第１の出力端子と前記第２の出力端子とを電気的に切断するスイッチを有し、
前記供給電位切替回路は、前記メモリ素子に対するライトベリファイ時に、前記第１の入力端子に前記第１のベリファイ電位として前記第１の参照電位を供給する場合、前記第２の入力端子に前記第２のベリファイ電位として前記第１の参照電位よりも高く、前記第２の参照電位よりも前記第１の参照電位との電位差が小さい第３の参照電位を供給し、前記第２の入力端子に前記第２のベリファイ電位として前記第２の参照電位を供給する場合、前記第１の入力端子に前記第１のベリファイ電位として前記第２の参照電位よりも低く、前記第１の参照電位及び前記第３の参照電位よりも前記第２の参照電位との電位差が小さい第４の参照電位を供給し、
前記センスアンプ部は、前記メモリ素子に対するライトベリファイ時に、前記第１の参照電位と前記データ電位との電位差を増幅した増幅結果に基づいた第１の信号及び前記第３の参照電位と前記データ電位との電位差を増幅した増幅結果に基づいた第２の信号を出力するか、または、前記第２の参照電位と前記データ電位との電位差を増幅した増幅結果に基づいた第３の信号及び前記第４の参照電位と前記データ電位との電位差を増幅した増幅結果に基づいた第４の信号を出力する、
抵抗変化型メモリの制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、抵抗変化型メモリ及び抵抗変化型メモリの制御方法に関する。

【背景技術】

【0002】

抵抗値が増減可能な抵抗変化型メモリは、蓄積電荷量ではなく抵抗値をデータとして保持できること、データ保持のための電力が不要であること、などから不揮発性メモリとして利用可能である。

【0003】

抵抗変化型メモリに含まれるメモリ素子に対するライト時には、メモリ素子に流れる電流が電圧に変換され、その電圧と所定の電圧との比較結果に基づいて、メモリ素子が所定の抵抗値になったか否かが判定される。このような処理はライトベリファイと呼ばれる。メモリ素子が所定の抵抗値になるまで、メモリ素子に所定の電圧が印加される。

【0004】

一方、メモリ素子に対するリード時には、メモリ素子に流れる電流が電圧に変換され、その電圧と所定の電圧との比較結果に基づいて、メモリ素子に“０”が書き込まれているのか、“１”が書き込まれているのかが判定される。

【0005】

上記のようなライトベリファイやリード時には、メモリ素子に流れる電流を変換したデータ電位と参照電位との電位差を増幅するセンスアンプが用いられる。
ところで、従来、強誘電体メモリにおいて、リードマージンを向上するために、“０”の参照電位とデータ電位との電位差を増幅するセンスアンプと、“１”の参照電位とデータ電位との電位差を増幅するセンスアンプを備えたものがあった。両センスアンプの出力端子を短絡することで、２つの参照電位のうちデータ電位との電位差が大きい方とデータ電位との電位差を増幅するセンスアンプが先に強力に増幅を行い、他方のセンスアンプを従属させることで、データが確定される。以下このような２つのセンスアンプを用いたリード方式をツインセンスアンプ方式という。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２００９－９９１９９号公報

【文献】特開２００９－９６４１号公報

【文献】特開２００９－２５２２９０号公報

【文献】特開平１１－１６７７９６号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかし、ライトベリファイが行われる抵抗変化型メモリにツインセンスアンプ方式を適用する場合、リード用の２つのセンスアンプのほかに、ライトベリファイ用のセンスアンプが設けられることになる。センスアンプ自体、比較的大きな回路であるため、センスアンプの数が増えることによって、抵抗変化型メモリの回路規模が増大してしまうという問題がある。

【0008】

１つの側面では、本発明は、抵抗変化型メモリの回路規模の増大を抑制することを目的とする。

【課題を解決するための手段】

【0009】

１つの実施態様では、第１のセンスアンプと第２のセンスアンプとを備え、抵抗変化型のメモリ素子に対するリード時に、前記第１のセンスアンプの第１の入力端子に供給される第１の参照電位と、前記第１の参照電位よりも高く前記第２のセンスアンプの第２の入力端子に供給される第２の参照電位のうち、前記メモリ素子の抵抗値に基づいたデータ電位との電位差が大きい方との電位差を増幅し、前記メモリ素子に対するライトベリファイ時に、前記第１の入力端子に供給される第１のベリファイ電位または前記第２の入力端子に供給される第２のベリファイ電位と、前記データ電位との電位差を増幅するセンスアンプ部と、前記メモリ素子に対するリード時に、前記第１の入力端子に前記第１の参照電位を供給し、前記第２の入力端子に前記第２の参照電位を供給し、前記メモリ素子に対するライトベリファイ時に、前記第１の入力端子に前記第１のベリファイ電位を供給し、前記第２の入力端子に前記第２のベリファイ電位を供給する供給電位切替回路と、を有する抵抗変化型メモリが提供される。

【0010】

また、１つの実施態様では、抵抗変化型メモリの制御方法が提供される。

【発明の効果】

【0011】

１つの側面では、本発明は、抵抗変化型メモリの回路規模の増大を抑制できる。

【図面の簡単な説明】

【0012】

【図1】第１の実施の形態の抵抗変化型メモリの一例を示す図である。

【図2】第２の実施の形態の抵抗変化型メモリの一例を示す図である。

【図3】メモリセルアレイの一例を示す図である。

【図4】メモリセルの一例を示す図である。

【図5】コラム制御回路の一例を示す図である。

【図6】電流－電圧変換回路の一例を示す図である。

【図7】供給電位切替回路とセンスアンプ部の一例を示す図である。

【図8】プリチャージ回路の一例を示す図である。

【図9】“０”がリードされる場合の各信号や各部の電位の変化の例を示すタイミングチャートである。

【図10】“１”がリードされる場合の各信号や各部の電位の変化の例を示すタイミングチャートである。

【図11】“０”ライトベリファイ時の各信号や各部の電位の変化の例を示すタイミングチャートである。

【図12】“１”ライトベリファイ時の各信号や各部の電位の変化の例を示すタイミングチャートである。

【図13】供給電位切替回路とセンスアンプ部の比較例を示す図である。

【図14】リード処理にのみ対応したツインセンスアンプ方式のセンスアンプ部の例を示す図である。

【図15】第３の実施の形態の抵抗変化型メモリにおける供給電位切替回路とセンスアンプ部の一例を示す図である。

【図16】“０”がリードされる場合の各信号や各部の電位の変化の例を示すタイミングチャートである。

【図17】“１”がリードされる場合の各信号や各部の電位の変化の例を示すタイミングチャートである。

【図18】“０”ライトベリファイ時の各信号や各部の電位の変化の例を示すタイミングチャートである。

【図19】“０”ライトベリファイ時の書き込み強度の制御の例を示す図である。

【図20】“１”ライトベリファイ時の各信号や各部の電位の変化の例を示すタイミングチャートである。

【図21】“１”ライトベリファイ時の書き込み強度の制御の例を示す図である。

【発明を実施するための形態】

【0013】

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の抵抗変化型メモリの一例を示す図である。

【0014】

第１の実施の形態の抵抗変化型メモリ１０は、センスアンプ部１１と供給電位切替回路１２を有する。なお、図１では、メモリセルアレイに含まれる１つのビット線ＢＬに接続されるメモリセル１３のデータをリードする部分が示されている。他のビット線に接続されるメモリセルのデータをリードする部分も図１と同様の構成となる。また、図１では、メモリセル１３にデータをライトする回路や、メモリセル１３に含まれる抵抗変化型のメモリ素子１３ａに流れる電流を電圧に変換する回路などについては、図示が省略されている。

【0015】

抵抗変化型のメモリ素子１３ａには、全固体二次電池構造を採用したメモリ素子、ホットキャリアをフローティングゲートまたはサイドウォールに注入することでデータを蓄えるメモリトランジスタなどがある。

【0016】

抵抗変化型メモリ１０は、ツインセンスアンプ方式でリードを行うものであり、センスアンプ部１１は、２つのセンスアンプ１１ａ，１１ｂを有する。
メモリ素子１３ａに対するリード時には、センスアンプ１１ａの入力端子に参照電位Ｖ０ｒｅｆが供給され、センスアンプ１１ｂの入力端子に、参照電位Ｖ０ｒｅｆよりも高い参照電位Ｖ１ｒｅｆが供給される。これにより、センスアンプ１１ａの入力端子の電位Ｖｉｎ１がＶｉｎ１＝Ｖ０ｒｅｆとなり、センスアンプ１１ｂの入力端子の電位Ｖｉｎ２がＶｉｎ２＝Ｖ１ｒｅｆとなる。参照電位Ｖ０ｒｅｆは、メモリ素子１３ａのデータが“０”のときに、電流－電圧変換によって得られるデータ電位Ｖｄａｔａの基準値である。参照電位Ｖ１ｒｅｆは、メモリ素子１３ａのデータが“１”のときに、電流－電圧変換によって得られるデータ電位Ｖｄａｔａの基準値である。

【0017】

なお、センスアンプ１１ａは、差動増幅を行うものであり、上記入力端子の他にデータ電位Ｖｄａｔａが供給される入力端子を有している。また、その入力端子は、センスアンプ１１ａの出力端子と同一である。センスアンプ１１ｂについても同様である。

【0018】

リード時には、センスアンプ部１１は、参照電位Ｖ０ｒｅｆと参照電位Ｖ１ｒｅｆのうち、データ電位Ｖｄａｔａとの電位差が大きい方との電位差を増幅する。図１の例では、センスアンプ１１ａ，１１ｂの出力端子は短絡しているため、参照電位Ｖ０ｒｅｆ，Ｖ１ｒｅｆのうちデータ電位Ｖｄａｔａとの電位差が大きい方とデータ電位Ｖｄａｔａとの電位差を増幅するセンスアンプが先に強力に増幅を行う。これにより、そのセンスアンプが他方のセンスアンプを従属させることで、センスアンプ部１１の出力電位Ｖｏｕｔが確定する。

【0019】

一方、メモリ素子１３ａに対するライトベリファイ時に、センスアンプ１１ａとセンスアンプ１１ｂの入力端子にはベリファイ電位が供給される。ライトベリファイには、メモリ素子１３ａに“０”を書き込む際に行われる“０”ライトベリファイと、メモリ素子１３ａに“１”を書き込む際に行われる“１”ライトベリファイがある。“０”ライトベリファイ時と、“１”ライトベリファイ時には、異なるベリファイ電位が用いられる。

【0020】

たとえば、図１に示されているように、“０”ライトベリファイ時には、センスアンプ１１ａ，１１ｂの入力端子には、ベリファイ電位として参照電位Ｖ０ｒｅｆが供給される。これにより、Ｖｉｎ１＝Ｖｉｎ２＝Ｖ０ｒｅｆとなる。また、“１”ライトベリファイ時には、センスアンプ１１ａ，１１ｂの入力端子には、ベリファイ電位として参照電位Ｖ１ｒｅｆが供給される。これにより、Ｖｉｎ１＝Ｖｉｎ２＝Ｖ１ｒｅｆとなる。

【0021】

そして、ライトベリファイ時には、センスアンプ部１１は、ベリファイ電位と、データ電位Ｖｄａｔａとの電位差を増幅する。
なお、ライトベリファイ時には、センスアンプ１１ａ，１１ｂの出力端子を図示しないスイッチにより電気的に切断して、センスアンプ１１ａ，１１ｂの入力端子には、互いに異なるベリファイ電位が供給されてもよい。その場合、各ベリファイ電位とデータ電位Ｖｄａｔａとの電位差を各々増幅した信号が出力される。その例については第３の実施の形態で説明する。

【0022】

供給電位切替回路１２は、メモリ素子１３ａに対するリード時に、センスアンプ１１ａの入力端子に参照電位Ｖ０ｒｅｆを供給し、センスアンプ１１ｂの入力端子に参照電位Ｖ１ｒｅｆを供給する。また、供給電位切替回路１２は、メモリ素子１３ａに対するライトベリファイ時に、センスアンプ１１ａ，１１ｂにベリファイ電位を供給する。図１の例では、供給電位切替回路１２は、“０”ライトベリファイ時には、センスアンプ１１ａ，１１ｂの入力端子に、ベリファイ電位として参照電位Ｖ０ｒｅｆを供給する。また、供給電位切替回路１２は、“１”ライトベリファイ時には、センスアンプ１１ａ，１１ｂの入力端子に、ベリファイ電位として参照電位Ｖ１ｒｅｆを供給する。

【0023】

なお、メモリ素子１３ａに対するリードが行われるのか、“０”ライトベリファイが行われるのか、または“１”ライトベリファイが行われるのか、を示す信号ｓｅｌは、図示しない動作選択回路から供給される。

【0024】

以下、第１の実施の形態の抵抗変化型メモリ１０の動作例を説明する。
メモリ素子１３ａに対するリード時、図１の下部に示されているように、メモリ素子１３ａに“０”が書き込まれているときのデータ電位Ｖｄａｔａは、リテンションなどの劣化により、基準値（参照電位Ｖ０ｒｅｆ）よりも高くなっている可能性がある。また、メモリ素子１３ａに“１”が書き込まれているときのデータ電位Ｖｄａｔａは、リテンションなどの劣化により、基準値（参照電位Ｖ１ｒｅｆ）よりも低くなっている可能性がある。

【0025】

センスアンプ部１１は、たとえば、データ電位Ｖｄａｔａが、Ｖｄａｔａ＝Ｖｄ１である場合、Ｖｄ１－Ｖ０ｒｅｆ＜Ｖ１ｒｅｆ－Ｖｄ１であるため、参照電位Ｖ１ｒｅｆとデータ電位Ｖｄａｔａとの電位差を増幅する。これにより、出力電位Ｖｏｕｔとして、“０”を表す値が得られる。また、センスアンプ部１１は、たとえば、データ電位Ｖｄａｔａが、Ｖｄａｔａ＝Ｖｄ２である場合、Ｖｄ２－Ｖ０ｒｅｆ＞Ｖ１ｒｅｆ－Ｖｄ２であるため、参照電位Ｖ０ｒｅｆとデータ電位Ｖｄａｔａとの電位差を増幅する。これにより、出力電位Ｖｏｕｔとして、“１”を表す値が得られる。

【0026】

メモリ素子１３ａに対する、“０”ライトベリファイ時、供給電位切替回路１２は、センスアンプ１１ａ，１１ｂの入力端子に、たとえば、参照電位Ｖ０ｒｅｆを供給する。これによりセンスアンプ部１１は、データ電位Ｖｄａｔａと参照電位Ｖ０ｒｅｆとの電位差を増幅する。データ電位Ｖｄａｔａが参照電位Ｖ０ｒｅｆよりも低い場合（適切に“０”が書き込まれている場合）、出力電位Ｖｏｕｔは低くなる。データ電位Ｖｄａｔａが参照電位Ｖ０ｒｅｆよりも高い場合（適切に“０”が書き込まれていない場合）、出力電位Ｖｏｕｔは高くなる。

【0027】

メモリ素子１３ａに対する、“１”ライトベリファイ時、供給電位切替回路１２は、センスアンプ１１ａ，１１ｂの入力端子に、たとえば、参照電位Ｖ１ｒｅｆを供給する。これによりセンスアンプ部１１は、データ電位Ｖｄａｔａと参照電位Ｖ１ｒｅｆとの電位差を増幅する。データ電位Ｖｄａｔａが参照電位Ｖ１ｒｅｆよりも低い場合（適切に“１”が書き込まれていない場合）、出力電位Ｖｏｕｔは低くなる。データ電位Ｖｄａｔａが参照電位Ｖ１ｒｅｆよりも高い場合（適切に“１”が書き込まれている場合）、出力電位Ｖｏｕｔは高くなる。

【0028】

図示しないライト制御回路は、各ライトベリファイ時の出力電位Ｖｏｕｔに基づいて、メモリ素子１３ａに対するライトを継続するか否かを決定する。
以上のように、第１の実施の形態の抵抗変化型メモリ１０では、供給電位切替回路１２が、ツインセンスアンプ方式のリードを実現するセンスアンプ１１ａ，１１ｂに供給する電位を、リード時とライトベリファイ時とで切り替えている。これにより、ライトベリファイを、リードで用いられるセンスアンプ１１ａ，１１ｂを用いて行うことができる。つまり、ライトベリファイ用のセンスアンプを別に設けずに済み、抵抗変化型メモリ１０の回路規模の増大を抑制できる。

【0029】

（第２の実施の形態）
図２は、第２の実施の形態の抵抗変化型メモリの一例を示す図である。
第２の実施の形態の抵抗変化型メモリ２０は、インタフェース回路（図２ではＩ／Ｆ回路と表記されている）２１、アドレスレジスタ２２、ステートマシン２３、コマンドレジスタ２４、データ入出力バッファ２５を有する。さらに抵抗変化型メモリ２０は、ロウ制御回路２６、コラム制御回路２７、メモリセルアレイ２８を有する。

【0030】

インタフェース回路２１は、抵抗変化型メモリ２０の外部の装置（たとえば、バスを介してインタフェース回路２１に接続されるプロセッサ）との間で、データ、アドレス、コマンドの送受信を行う。

【0031】

アドレスレジスタ２２は、インタフェース回路２１を介して外部の装置から供給されるアドレス（リードアドレスまたはライトアドレス）を保持する。なお、アドレスはロウアドレスとコラムアドレスを含み、たとえば、アドレスの上位ビットがロウアドレスであり、下位ビットがカラムアドレスである。

【0032】

ステートマシン２３は、コマンドレジスタ２４から供給されるコマンドに基づいて、データ入出力バッファ２５、ロウ制御回路２６、コラム制御回路２７などを制御する。
コマンドレジスタ２４は、インタフェース回路２１を介して外部の装置から供給されるコマンドを保持する。

【0033】

データ入出力バッファ２５は、インタフェース回路２１を介して外部の装置から供給されるライトデータまたは、メモリセルアレイ２８から読み出されたリードデータを保持する。

【0034】

ロウ制御回路２６は、アドレスレジスタ２２から供給されるロウアドレスに基づいて、ステートマシン２３による制御のもと、メモリセルアレイ２８に含まれる図示しない複数のワード線の何れかに所定の電圧を印加する。

【0035】

コラム制御回路２７は、アドレスレジスタ２２から供給されるコラムアドレスに基づいて、ステートマシン２３による制御のもと、メモリセルアレイ２８に含まれるメモリセルに対するライトや、リードを行う。

【0036】

図３は、メモリセルアレイの一例を示す図である。
メモリセルアレイ２８は、複数のメモリセル（メモリセル２８ａ，２８ｂ，２８ｃなど）、ワード線ＷＬ１，ＷＬ２，…，ＷＬｎ、ビット線ＢＬ１，ＢＬ２，…，ＢＬｋ、ソース線ＳＬ１，ＳＬ２，…，ＳＬｋを有する。

【0037】

複数のメモリセルの各々は、ワード線ＷＬ１～ＷＬｎの何れか１つ、ビット線ＢＬ１～ＢＬｋの何れか１つ、ソース線ＳＬ１～ＳＬｋの何れか１つに接続されている。たとえば、メモリセル２８ａは、ワード線ＷＬ１、ビット線ＢＬ１及びソース線ＳＬ１に接続されており、メモリセル２８ｂは、ワード線ＷＬ１、ビット線ＢＬ２及びソース線ＳＬ２に接続されている。また、メモリセル２８ｃは、ワード線ＷＬｎ、ビット線ＢＬｋ及びソース線ＳＬｋに接続されている。

【0038】

図４は、メモリセルの一例を示す図である。
メモリセル２８ａは、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）２８ａ１と、抵抗変化型のメモリ素子２８ａ２を有する。

【0039】

ｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳトランジスタという）２８ａ１のゲートはワード線ＷＬ１に接続され、ｎＭＯＳトランジスタ２８ａ１のドレインまたはソースの一方はビット線ＢＬ１に接続されている。また、ｎＭＯＳトランジスタ２８ａ１のドレインまたはソースの他方は、メモリ素子２８ａ２の一方の端子に接続されている。メモリ素子２８ａ２の他方の端子は、ソース線ＳＬ１に接続されている。

【0040】

抵抗変化型のメモリ素子２８ａ２は、全固体二次電池構造を採用したメモリ素子、ホットキャリアをフローティングゲートまたはサイドウォールに注入することでデータを蓄えるメモリトランジスタなどである。

【0041】

メモリセルアレイ２８の他のメモリセルも、図４に示されているメモリセル２８ａと同様の構成である。
図５は、コラム制御回路の一例を示す図である。

【0042】

コラム制御回路２７は、各々１ビットのデータの読み書きに関する処理を行う、１ビット処理部２７ａ１，２７ａ２，…，２７ａｍを有する。
１ビット処理部２７ａ１は、１ビットのデータＤＱ＜０＞のデータの読み書きに関する処理を行う回路であり、コラムスイッチ２７ｂ，２７ｃ、ソース線ドライバ２７ｄ、ビット線ドライバ２７ｅ、電流－電圧変換回路２７ｆを有する。さらに、１ビット処理部２７ａ１は、ライト制御回路２７ｇ、供給電位切替回路２７ｈ、センスアンプ部２７ｉ、動作選択回路２７ｊ、ベリファイ結果判定回路２７ｋ、データ入力回路２７ｌ、データ出力回路２７ｍを有する。

【0043】

コラムスイッチ２７ｂは、アドレスレジスタ２２から供給されるコラムアドレスに基づいて、ソース線ＳＬ１～ＳＬｋの何れか１つをソース線ドライバ２７ｄに接続する。コラムスイッチ２７ｃは、アドレスレジスタ２２から供給されるコラムアドレスに基づいて、ビット線ＢＬ１～ＢＬｋの何れか１つをビット線ドライバ２７ｅに接続する。

【0044】

ソース線ドライバ２７ｄは、ライト制御回路２７ｇによる制御のもと、ソース線ＳＬ１～ＳＬｋに印加する電圧を生成する。ビット線ドライバ２７ｅは、ライト制御回路２７ｇによる制御のもと、ビット線ＢＬ１～ＢＬｋに印加する電圧を生成する。

【0045】

電流－電圧変換回路２７ｆは、ステートマシン２３が出力するリード指示信号またはベリファイ指示信号によりリードまたはライトベリファイの実施が指示された場合、ビット線ＢＬ１～ＢＬｋの何れか１つに流れる電流を電圧に変換する。

【0046】

ライト制御回路２７ｇは、ライト指示信号により、ライトの実施が指示された場合、データ入力回路２７ｌを介して外部より供給されるデータＤＱ＜０＞の値に基づいて、ソース線ドライバ２７ｄとビット線ドライバ２７ｅにライト用の所定の電圧を生成させる。ライト指示信号は、ステートマシン２３から供給される。また、ライト制御回路２７ｇは、ベリファイ結果判定回路２７ｋが出力するベリファイ結果が、正しくライトできたことを示す場合、ソース線ドライバ２７ｄとビット線ドライバ２７ｅがライト用の所定の電圧を生成することを停止させる。

【0047】

供給電位切替回路２７ｈは、動作選択回路２７ｊから供給される信号に基づいて、リード時と、ライトベリファイ時とで、センスアンプ部２７ｉに供給する電位を切り替える。 センスアンプ部２７ｉは、供給電位切替回路２７ｈによって供給される電位と、電流－電圧変換回路２７ｆによって得られるデータ電位Ｄ＜０＞との電位差を増幅して出力する。

【0048】

動作選択回路２７ｊは、リード指示信号及びベリファイ指示信号に基づいて、どの動作を行うかを選択する。そして、動作選択回路２７ｊは、選択した動作に応じた信号を所定のタイミングで、供給電位切替回路２７ｈと、センスアンプ部２７ｉに供給する。

【0049】

また、動作選択回路２７ｊは、ライトベリファイの実施が指示された場合、データＤＱ＜０＞の値が“０”のときには、０判定選択信号によりベリファイ結果判定回路２７ｋに“０”のライトが正常に行われたか否かの判定を行わせる。また、動作選択回路２７ｊは、データＤＱ＜０＞の値が“１”のときには、１判定選択信号によりベリファイ結果判定回路２７ｋに“１”のライトが正常に行われたか否かの判定を行わせる。

【0050】

ベリファイ結果判定回路２７ｋは、ベリファイ指示信号によりライトベリファイの実施が指示された場合、センスアンプ部２７ｉの出力信号と、０判定選択信号または１判定選択信号とに基づいて、“０”または“１”が正常にライトされたか否かを判定する。そして、ベリファイ結果判定回路２７ｋは、その判定結果（ベリファイ結果）を出力する。

【0051】

データ入力回路２７ｌは、ステートマシン２３が出力する入力指示信号により、データＤＱ＜０＞の入力が指示されている場合には、データＤＱ＜０＞をライト制御回路２７ｇ及び動作選択回路２７ｊを供給する。

【0052】

データ出力回路２７ｍは、ステートマシン２３が出力する出力指示信号により、データＤＱ＜０＞の出力が指示されている場合には、センスアンプ部２７ｉの出力信号を、データＤＱ＜０＞として出力する。

【0053】

他の１ビット処理部２７ａ２～２７ａｍも、１ビット処理部２７ａ１と同様の構成である。
図６は、電流－電圧変換回路の一例を示す図である。

【0054】

電流－電圧変換回路２７ｆは、たとえば、ｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳトランジスタという）２７ｆ１を有する。
ｐＭＯＳトランジスタ２７ｆ１のドレインには電源電位ＶＤＤが供給され、ゲートにはｐＭＯＳトランジスタ２７ｆ１をオン状態にするバイアス電圧ＶＢＩＡＳが供給される。ｐＭＯＳトランジスタ２７ｆ１のソースは、図６では図示が省略されているが、図５に示したコラムスイッチ２７ｃによって、ビット線ＢＬ１～ＢＬｋの何れか１つに接続される。図６の例では、ｐＭＯＳトランジスタ２７ｆ１のソースが、ビット線ＢＬ１に接続される例が示されている。また、ｐＭＯＳトランジスタ２７ｆ１のソースの電位がデータ電位Ｄ＜０＞として、センスアンプ部２７ｉに供給される。

【0055】

なお、電流－電圧変換回路２７ｆは、ステートマシン２３によりリードまたはライトベリファイの実施が指示されていない場合、センスアンプ部２７ｉと図５に示したコラムスイッチ２７ｃとを電気的に切り離すスイッチを有してもよい。

【0056】

このような電流－電圧変換回路２７ｆにおいて、ｐＭＯＳトランジスタ２７ｆ１は、定電流源として機能する。
たとえば、メモリセル２８ａが選択されているとき、メモリ素子２８ａ２の抵抗をＲｃｅｌｌ、定電流源によってメモリ素子２８ａ２に流れる電流をＩｒｅｆとした場合、データ電位Ｄ＜０＞はＤ＜０＞＝Ｒｃｅｌｌ×Ｉｒｅｆとなる。つまり、Ｒｃｅｌｌの値に応じてデータ電位Ｄ＜０＞が変わる。

【0057】

図７は、供給電位切替回路とセンスアンプ部の一例を示す図である。
供給電位切替回路２７ｈは、ｐＭＯＳトランジスタ２７ｈ１，２７ｈ３，２７ｈ５，２７ｈ７と、ｎＭＯＳトランジスタ２７ｈ２，２７ｈ４，２７ｈ６，２７ｈ８を有する。

【0058】

ｐＭＯＳトランジスタ２７ｈ１，２７ｈ７のソースとｎＭＯＳトランジスタ２７ｈ２，２７ｈ８のドレインには、参照電位Ｖ０ｒｅｆが供給される。また、ｐＭＯＳトランジスタ２７ｈ３，２７ｈ５のソースとｎＭＯＳトランジスタ２７ｈ４，２７ｈ６のドレインには、参照電位Ｖ１ｒｅｆが供給される。ｐＭＯＳトランジスタ２７ｈ１のゲートには、信号ｔｒａｎｓ０ｂが供給され、ｎＭＯＳトランジスタ２７ｈ２のゲートには、信号ｔｒａｎｓ０ｔが供給される。ｐＭＯＳトランジスタ２７ｈ３のゲートには、信号ｔｒａｎｓ１ｖｂが供給され、ｎＭＯＳトランジスタ２７ｈ４のゲートには、信号ｔｒａｎｓ１ｖｔが供給される。ｐＭＯＳトランジスタ２７ｈ５のゲートには、信号ｔｒａｎｓ１ｂが供給され、ｎＭＯＳトランジスタ２７ｈ６のゲートには、信号ｔｒａｎｓ１ｔが供給される。ｐＭＯＳトランジスタ２７ｈ７のゲートには、信号ｔｒａｎｓ０ｖｂが供給され、ｎＭＯＳトランジスタ２７ｈ８のゲートには、信号ｔｒａｎｓ０ｖｔが供給される。また、ｐＭＯＳトランジスタ２７ｈ１，２７ｈ３のドレイン、ｎＭＯＳトランジスタ２７ｈ２，２７ｈ４のソースは、センスアンプ部２７ｉに含まれるセンスアンプ２７ｉａの入力端子に接続されている。ｐＭＯＳトランジスタ２７ｈ５，２７ｈ７のドレイン、ｎＭＯＳトランジスタ２７ｈ６，２７ｈ８のソースは、センスアンプ部２７ｉに含まれるセンスアンプ２７ｉｂの入力端子に接続されている。

【0059】

なお、信号ｔｒａｎｓ０ｂ，ｔｒａｎｓ１ｖｂ，ｔｒａｎｓ１ｖｔ，ｔｒａｎｓ０ｔ，ｔｒａｎｓ１ｂ，ｔｒａｎｓ０ｖｂ，ｔｒａｎｓ０ｖｔ，ｔｒａｎｓ１ｔは、動作選択回路２７ｊより供給される。

【0060】

センスアンプ部２７ｉは、ｐＭＯＳトランジスタ２７ｉ１、ｎＭＯＳトランジスタ２７ｉ２、プリチャージ回路（図では“ＰＲＥ”と表記されている）２７ｉ３，２７ｉ４，２７ｉ５、ＮＡＮＤ回路２７ｉ６、インバータ回路２７ｉ７を有する。さらに、センスアンプ部２７ｉは、センスアンプ２７ｉａ，２７ｉｂを有する。

【0061】

ｐＭＯＳトランジスタ２７ｉ１のソースとｎＭＯＳトランジスタ２７ｉ２のドレインには、データ電位Ｄ＜０＞が供給される。ｐＭＯＳトランジスタ２７ｉ１のゲートには、信号ｔｒａｎｓｂが供給され、ｎＭＯＳトランジスタ２７ｉ２のゲートには、信号ｔｒａｎｓｔが供給される。ｐＭＯＳトランジスタ２７ｉ１のドレインとｎＭＯＳトランジスタ２７ｉ２のソースには、プリチャージ回路２７ｉ４の出力端子、センスアンプ２７ｉａ，２７ｉｂの出力端子（２つの入力端子の一方を兼ねる）及び、ＮＡＮＤ回路２７ｉ６の一方の入力端子が接続されている。信号ｔｒａｎｓｂ，ｔｒａｎｓｔは、動作選択回路２７ｊより供給される。

【0062】

プリチャージ回路２７ｉ３の出力端子は、供給電位切替回路２７ｈのｐＭＯＳトランジスタ２７ｈ１，２７ｈ３のドレイン及びｎＭＯＳトランジスタ２７ｈ２，２７ｈ４のソースと、センスアンプ２７ｉａの入力端子に接続されている。

【0063】

プリチャージ回路２７ｉ５の出力端子は、供給電位切替回路２７ｈのｐＭＯＳトランジスタ２７ｈ５，２７ｈ７のドレイン及びｎＭＯＳトランジスタ２７ｈ６，２７ｈ８のソースと、センスアンプ２７ｉｂの入力端子に接続されている。

【0064】

図８は、プリチャージ回路の一例を示す図である。
図８には、プリチャージ回路２７ｉ３の例が示されている。プリチャージ回路２７ｉ４，２７ｉ５も図８に示されているプリチャージ回路２７ｉ３と同様の構成である。

【0065】

プリチャージ回路２７ｉ３は、ｎＭＯＳトランジスタ２７ｉ３ａとｐＭＯＳトランジスタ２７ｉ３ｂを有する。ｎＭＯＳトランジスタ２７ｉ３ａのドレインとｐＭＯＳトランジスタ２７ｉ３ｂのソースには、プリチャージ電位ＶＰＲが供給される。また、ｎＭＯＳトランジスタ２７ｉ３ａのゲートには、信号ｐｒｅｔが供給され、ｐＭＯＳトランジスタ２７ｉ３ｂのゲートには、信号ｐｒｅｂが供給される。ｎＭＯＳトランジスタ２７ｉ３ａのソースとｐＭＯＳトランジスタ２７ｉ３ｂのドレインは、プリチャージ回路２７ｉ３の出力端子ＯＵＴに接続されている。信号ｐｒｅｔ，ｐｒｅｂは、動作選択回路２７ｊより供給される。

【0066】

図７の説明に戻る。
ＮＡＮＤ回路２７ｉ６の一方の入力端子には、ｐＭＯＳトランジスタ２７ｉ１のドレインとｎＭＯＳトランジスタ２７ｉ２のソース、プリチャージ回路２７ｉ４の出力端子、センスアンプ２７ｉａ，２７ｉｂの出力端子が接続されている。ＮＡＮＤ回路２７ｉ６の他方の入力端子には、動作選択回路２７ｊより、信号ｓａｏｕｔｅｎが供給される。ＮＡＮＤ回路２７ｉ６の出力端子は、インバータ回路２７ｉ７の入力端子に接続され、インバータ回路２７ｉ７の出力端子から、センスアンプ部２７ｉの出力信号ｓａｏｕｔが出力される。

【0067】

センスアンプ２７ｉａは、ｐＭＯＳトランジスタ２７ｉａ１，２７ｉａ２，２７ｉａ３、ｎＭＯＳトランジスタ２７ｉａ４，２７ｉａ５，２７ｉａ６、プリチャージ回路２７ｉａ７，２７ｉａ８を有する。

【0068】

ｐＭＯＳトランジスタ２７ｉａ１のソースには電源電位ＶＤＤが供給され、ｐＭＯＳトランジスタ２７ｉａ１のゲートには信号ｓａｌａｔｂが供給される。ｐＭＯＳトランジスタ２７ｉａ１のドレインは、ｐＭＯＳトランジスタ２７ｉａ２，２７ｉａ３のソース及びプリチャージ回路２７ｉａ７の出力端子に接続されている。ｐＭＯＳトランジスタ２７ｉａ２のドレインとｎＭＯＳトランジスタ２７ｉａ４のドレインは、センスアンプ２７ｉａの入力端子として機能する。ｐＭＯＳトランジスタ２７ｉａ２のドレインとｎＭＯＳトランジスタ２７ｉａ４のドレインは、ｐＭＯＳトランジスタ２７ｉａ３のゲート及びｎＭＯＳトランジスタ２７ｉａ５のゲートに接続されている。ｐＭＯＳトランジスタ２７ｉａ３のドレインとｎＭＯＳトランジスタ２７ｉａ５のドレインは、センスアンプ２７ｉａの出力端子として機能する。ｐＭＯＳトランジスタ２７ｉａ３のドレインとｎＭＯＳトランジスタ２７ｉａ５のドレインは、ｐＭＯＳトランジスタ２７ｉａ２のゲート及びｎＭＯＳトランジスタ２７ｉａ４のゲートに接続されている。ｎＭＯＳトランジスタ２７ｉａ４，２７ｉａ５のソースはｎＭＯＳトランジスタ２７ｉａ６のドレインに接続されている。ｎＭＯＳトランジスタ２７ｉａ６のソースは接地されており、ｎＭＯＳトランジスタ２７ｉａ６のゲートには、信号ｓａｌａｔｔが供給される。

【0069】

プリチャージ回路２７ｉａ７の出力端子は、ｐＭＯＳ２７ｉａ１のドレインとｐＭＯＳトランジスタ２７ｉａ２，２７ｉａ３のソースに接続されている。プリチャージ回路２７ｉａ８の出力端子は、ｎＭＯＳ２７ｉａ４，２７ｉａ５のソースとｎＭＯＳトランジスタ２７ｉａ６のドレインに接続されている。プリチャージ回路２７ｉａ７，２７ｉａ８は、図８に示したプリチャージ回路２７ｉ３と同様の構成である。

【0070】

なお、信号ｓａｌａｔｂ，ｓａｌａｔｔは、動作選択回路２７ｊより供給される。
センスアンプ２７ｉｂは、ｐＭＯＳトランジスタ２７ｉｂ１，２７ｉｂ２，２７ｉｂ３、ｎＭＯＳトランジスタ２７ｉｂ４，２７ｉｂ５，２７ｉｂ６、プリチャージ回路２７ｉｂ７，２７ｉｂ８を有する。これらの要素の接続関係については、センスアンプ２７ｉａと同じであるため説明を省略する。

【0071】

以下、第２の実施の形態の抵抗変化型メモリ２０の、特に供給電位切替回路２７ｈとセンスアンプ部２７ｉの動作例を説明する。
図９は、“０”がリードされる場合の各信号や各部の電位の変化の例を示すタイミングチャートである。

【0072】

タイミングｔ１では、信号ｐｒｅｔ，ｔｒａｎｓｂ，ｔｒａｎｓ０ｂ，ｔｒａｎｓ１ｂ，ｔｒａｎｓ０ｖｂ，ｔｒａｎｓ１ｖｂ，ｓａｌａｔｂの電位は、電源電位ＶＤＤとなっている。また、信号ｐｒｅｂ，ｔｒａｎｓｔ，ｔｒａｎｓ０ｔ，ｔｒａｎｓ１ｔ，ｔｒａｎｓ０ｖｔ，ｔｒａｎｓ１ｖｔ，ｓａｌａｔｔ，ｓａｏｕｔｅｎ、出力信号ｓａｏｕｔの電位は、接地電位ＶＳＳとなっている。また、電位ｓｏ１ｒ，ｓｏｄ，ｓｏ０ｒは、プリチャージ電位ＶＰＲとなっている。

【0073】

動作選択回路２７ｊは、タイミングｔ１からタイミングｔ２において、信号ｐｒｅｔの電位を電源電位ＶＤＤから接地電位ＶＳＳに下げ、信号ｐｒｅｂの電位を接地電位ＶＳＳから電源電位ＶＤＤに上げる。これにより、図８に示したｎＭＯＳトランジスタ２７ｉ３ａとｐＭＯＳトランジスタ２７ｉ３ｂが、共にオフする。

【0074】

また、動作選択回路２７ｊは、タイミングｔ２からタイミングｔ３において、信号ｔｒａｎｓｂ，ｔｒａｎｓ０ｂ，ｔｒａｎｓ１ｂの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げる。さらに、動作選択回路２７ｊは、タイミングｔ２からタイミングｔ３において、信号ｔｒａｎｓｔ，ｔｒａｎｓ０ｔ，ｔｒａｎｓ１ｔの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げる。これにより、ｐＭＯＳトランジスタ２７ｈ１，２７ｈ５，２７ｉ１、ｎＭＯＳトランジスタ２７ｈ２，２７ｈ６，２７ｉ２がオンする。

【0075】

一方、信号ｔｒａｎｓ０ｖｂ，ｔｒａｎｓ１ｖｂの電位は電源電位ＶＤＤ、信号ｔｒａｎｓ０ｖｔ，ｔｒａｎｓ１ｖｔは接地電位ＶＳＳのままである。そのため、ｐＭＯＳトランジスタ２７ｈ３，２７ｈ７、ｎＭＯＳトランジスタ２７ｈ４，２７ｈ８はオフ状態である。

【0076】

これにより、プリチャージ電位ＶＰＲであったセンスアンプ２７ｉａの入力端子の電位ｓｏ０ｒが、参照電位Ｖ０ｒｅｆに下がり、プリチャージ電位ＶＰＲであったセンスアンプ２７ｉｂの入力端子の電位ｓｏ１ｒが、参照電位Ｖ１ｒｅｆに上がる。また、センスアンプ２７ｉａ，２７ｉｂの出力端子の電位ｓｏｄは、データ電位Ｄ＜０＞と等しくなり、“０”がリードされる際、プリチャージ電位ＶＰＲよりも低い。

【0077】

また、動作選択回路２７ｊは、タイミングｔ４からタイミングｔ５において、信号ｔｒａｎｓｂ，ｔｒａｎｓ０ｂ，ｔｒａｎｓ１ｂの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げる。さらに、動作選択回路２７ｊは、タイミングｔ４からタイミングｔ５において、信号ｔｒａｎｓｔ，ｔｒａｎｓ０ｔ，ｔｒａｎｓ１ｔの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げる。これにより、ｐＭＯＳトランジスタ２７ｈ１，２７ｈ５，２７ｉ１、ｎＭＯＳトランジスタ２７ｈ２，２７ｈ６，２７ｉ２がオフする。

【0078】

そして、動作選択回路２７ｊは、タイミングｔ５からタイミングｔ６において、信号ｓａｌａｔｂの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げ、信号ｓａｌａｔｔの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げる。これにより、センスアンプ２７ｉａ，２７ｉｂが機能する。

【0079】

このとき、ｓｏｄ－ｓｏ０ｒ＜ｓｏ１ｒ－ｓｏｄであるため、センスアンプ部２７ｉは、電位ｓｏ１ｒと電位ｓｏｄとの電位差を増幅する。これにより電位ｓｏｄは、接地電位ＶＳＳとなる。また、電位ｓｏ１ｒ，ｓｏ０ｒは、電源電位ＶＤＤとなる。

【0080】

その後、動作選択回路２７ｊは、タイミングｔ７からタイミングｔ８において、信号ｓａｏｕｔｅｎの電位を接地電位ＶＳＳから電源電位ＶＤＤに上げる。このとき、電位ｓｏｄは接地電位ＶＳＳであるため、出力信号ｓａｏｕｔの電位も接地電位ＶＳＳのままとなる。

【0081】

このときの出力信号ｓａｏｕｔを、データ出力回路２７ｍは、データＤＱ＜０＞（１ビットのリードデータ）として出力する。
その後、動作選択回路２７ｊは、タイミングｔ９からタイミングｔ１０において、信号ｓａｌａｔｂの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げ、信号ｓａｌａｔｔの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げる。これにより、センスアンプ２７ｉａ，２７ｉｂが機能を停止する。また、動作選択回路２７ｊは、信号ｓａｏｕｔｅｎの電位を電源電位ＶＤＤから接地電位ＶＳＳに下げる。

【0082】

さらに、動作選択回路２７ｊは、タイミングｔ１０からタイミングｔ１１において、信号ｐｒｅｔの電位を接地電位ＶＳＳから電源電位ＶＤＤに上げ、信号ｐｒｅｂの電位を電源電位ＶＤＤから接地電位ＶＳＳに下げる。これにより、電位ｓｏ１ｒ，ｓｏ０ｒ，ｓｏｄは、プリチャージ電位ＶＰＲに戻る。

【0083】

図１０は、“１”がリードされる場合の各信号や各部の電位の変化の例を示すタイミングチャートである。
タイミングｔ２０からタイミングｔ２１の各信号や各部の電位の変化は、“０”がリードされる場合と同じである。

【0084】

また、タイミングｔ２１からタイミングｔ２２においても各信号や各部の電位の変化は、“０”がリードされる場合とほぼ同じであるが、センスアンプ２７ｉａ，２７ｉｂの出力端子の電位ｓｏｄは、プリチャージ電位ＶＰＲよりも高い。

【0085】

タイミングｔ２３からタイミングｔ２４における各信号や各部の電位の変化は、“０”がリードされる場合と同じである。タイミングｔ２４からタイミングｔ２５における各信号や各部の電位の変化も“０”がリードされる場合とほぼ同じであるが、ｓｏｄ－ｓｏ０ｒ＞ｓｏ１ｒ－ｓｏｄであるため、センスアンプ部２７ｉは、電位ｓｏ０ｒと電位ｓｏｄとの電位差を増幅する。これにより電位ｓｏｄは、電源電位ＶＤＤとなる。また、電位ｓｏ１ｒ，ｓｏ０ｒは、接地電位ＶＳＳとなる。

【0086】

その後、動作選択回路２７ｊは、タイミングｔ２６からタイミングｔ２７において、信号ｓａｏｕｔｅｎの電位を接地電位ＶＳＳから電源電位ＶＤＤに上げる。このとき、電位ｓｏｄは電源電位ＶＤＤであるため、出力信号ｓａｏｕｔの電位は、接地電位ＶＳＳから、電源電位ＶＤＤに上がる。

【0087】

このときの出力信号ｓａｏｕｔを、データ出力回路２７ｍは、データＤＱ＜０＞（１ビットのリードデータ）として出力する。
その後、動作選択回路２７ｊは、タイミングｔ２８からタイミングｔ２９において、信号ｓａｌａｔｂの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げ、信号ｓａｌａｔｔの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げる。これにより、センスアンプ２７ｉａ，２７ｉｂが機能を停止する。また、動作選択回路２７ｊは、信号ｓａｏｕｔｅｎの電位を電源電位ＶＤＤから接地電位ＶＳＳに下げる。これにより、出力信号ｓａｏｕｔの電位も電源電位ＶＤＤから接地電位ＶＳＳに下がる。

【0088】

その後のタイミングｔ２９からタイミングｔ３０における各信号や各部の電位の変化は、“０”がリードされる場合と同じである。
図１１は、“０”ライトベリファイ時の各信号や各部の電位の変化の例を示すタイミングチャートである。

【0089】

タイミングｔ４０からタイミングｔ４１の各信号や各部の電位の変化は、リード時と同じである。
動作選択回路２７ｊは、タイミングｔ４１からタイミングｔ４２において、信号ｔｒａｎｓｂ，ｔｒａｎｓ０ｂ，ｔｒａｎｓ０ｖｂの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げる。さらに、動作選択回路２７ｊは、タイミングｔ４１からタイミングｔ４２において、信号ｔｒａｎｓｔ，ｔｒａｎｓ０ｔ，ｔｒａｎｓ０ｖｔの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げる。これにより、ｐＭＯＳトランジスタ２７ｈ１，２７ｈ７，２７ｉ１、ｎＭＯＳトランジスタ２７ｈ２，２７ｈ８，２７ｉ２がオンする。

【0090】

一方、信号ｔｒａｎｓ１ｂ，ｔｒａｎｓ１ｖｂの電位は電源電位ＶＤＤ、信号ｔｒａｎｓ１ｔ，ｔｒａｎｓ１ｖｔは接地電位ＶＳＳのままである。そのため、ｐＭＯＳトランジスタ２７ｈ３，２７ｈ５、ｎＭＯＳトランジスタ２７ｈ４，２７ｈ６はオフ状態である。

【0091】

これにより、プリチャージ電位ＶＰＲであったセンスアンプ２７ｉａ，２７ｉｂの入力端子の電位ｓｏ０ｒ，ｓｏ１ｒが、参照電位Ｖ０ｒｅｆに下がる。また、センスアンプ２７ｉａ，２７ｉｂの出力端子の電位ｓｏｄは、データ電位Ｄ＜０＞と等しくなる。

【0092】

また、動作選択回路２７ｊは、タイミングｔ４３からタイミングｔ４４において、信号ｔｒａｎｓｂ，ｔｒａｎｓ０ｂ，ｔｒａｎｓ０ｖｂの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げる。さらに、動作選択回路２７ｊは、タイミングｔ４３からタイミングｔ４４において、信号ｔｒａｎｓｔ，ｔｒａｎｓ０ｔ，ｔｒａｎｓ０ｖｔの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げる。これにより、ｐＭＯＳトランジスタ２７ｈ１，２７ｈ７，２７ｉ１、ｎＭＯＳトランジスタ２７ｈ２，２７ｈ８，２７ｉ２がオフする。

【0093】

そして、動作選択回路２７ｊは、タイミングｔ４４からタイミングｔ４５において、信号ｓａｌａｔｂの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げ、信号ｓａｌａｔｔの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げる。これにより、センスアンプ２７ｉａ，２７ｉｂが機能する。

【0094】

このとき、センスアンプ部２７ｉは、電位ｓｏｄと、電位ｓｏ０ｒ，ｓｏ１ｒ（＝参照電位Ｖ０ｒｅｆ）との電位差を増幅する。ｓｏｄ＜Ｖ０ｒｅｆである場合には、電位ｓｏｄは、接地電位ＶＳＳとなり、ｓｏｄ＞Ｖ０ｒｅｆである場合には、電位ｓｏｄは、電源電位ＶＤＤとなる。図１１の例では、ｓｏｄ＜Ｖ０ｒｅｆとなっており、電位ｓｏｄは、接地電位ＶＳＳに変化している。また、電位ｓｏｄが接地電位ＶＳＳに変化する場合には、電位ｓｏ０ｒ，ｓｏ１ｒは、電源電位ＶＤＤに変化し、電位ｓｏｄが電源電位ＶＤＤに変化する場合には、電位ｓｏ０ｒ，ｓｏ１ｒは、接地電位ＶＳＳに変化する。

【0095】

その後、動作選択回路２７ｊは、タイミングｔ４６からタイミングｔ４７において、信号ｓａｏｕｔｅｎの電位を接地電位ＶＳＳから電源電位ＶＤＤに上げる。このとき、電位ｓｏｄが接地電位ＶＳＳである場合には、出力信号ｓａｏｕｔの電位も接地電位ＶＳＳとなり、電位ｓｏｄが電源電位ＶＤＤである場合には、出力信号ｓａｏｕｔの電位も電源電位ＶＤＤとなる。

【0096】

“０”ライトベリファイ時のタイミングｔ４７において、出力信号ｓａｏｕｔの電位が電源電位ＶＤＤの場合、ベリファイ結果判定回路２７ｋは、“０”のライトが正常に行われていない（“ｆａｉｌ”）と判定し、その旨の判定結果を出力する。この場合、ライト制御回路２７ｇは、“０”のライトを行うための制御を継続する。

【0097】

一方、“０”ライトベリファイ時のタイミングｔ４７において、出力信号ｓａｏｕｔの電位が接地電位ＶＳＳの場合、ベリファイ結果判定回路２７ｋは、“０”のライトが正常に行われた（“ｐａｓｓ”）と判定し、その旨の判定結果を出力する。この場合、ライト制御回路２７ｇは、ソース線ドライバ２７ｄとビット線ドライバ２７ｅが“０”のライト用の電圧を生成することを停止させる。

【0098】

その後、動作選択回路２７ｊは、タイミングｔ４８からタイミングｔ４９において、信号ｓａｌａｔｂの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げ、信号ｓａｌａｔｔの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げる。これにより、センスアンプ２７ｉａ，２７ｉｂが機能を停止する。また、動作選択回路２７ｊは、信号ｓａｏｕｔｅｎの電位を電源電位ＶＤＤから接地電位ＶＳＳに下げる。これにより、出力信号ｓａｏｕｔの電位が電源電位ＶＤＤに上がっている場合には、接地電位ＶＳＳに下がる。

【0099】

その後のタイミングｔ４９からタイミングｔ５０における各信号や各部の電位の変化は、リード時と同じである。
図１２は、“１”ライトベリファイ時の各信号や各部の電位の変化の例を示すタイミングチャートである。

【0100】

タイミングｔ６０からタイミングｔ６１の各信号や各部の電位の変化は、リード時と同じである。
動作選択回路２７ｊは、タイミングｔ６１からタイミングｔ６２において、信号ｔｒａｎｓｂ，ｔｒａｎｓ１ｂ，ｔｒａｎｓ１ｖｂの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げる。さらに、動作選択回路２７ｊは、タイミングｔ６１からタイミングｔ６２において、信号ｔｒａｎｓｔ，ｔｒａｎｓ１ｔ，ｔｒａｎｓ１ｖｔの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げる。これにより、ｐＭＯＳトランジスタ２７ｈ３，２７ｈ５，２７ｉ１、ｎＭＯＳトランジスタ２７ｈ４，２７ｈ６，２７ｉ２がオンする。

【0101】

一方、信号ｔｒａｎｓ０ｂ，ｔｒａｎｓ０ｖｂの電位は電源電位ＶＤＤ、信号ｔｒａｎｓ０ｔ，ｔｒａｎｓ０ｖｔは接地電位ＶＳＳのままである。そのため、ｐＭＯＳトランジスタ２７ｈ１，２７ｈ７、ｎＭＯＳトランジスタ２７ｈ２，２７ｈ８はオフ状態である。

【0102】

これにより、プリチャージ電位ＶＰＲであったセンスアンプ２７ｉａ，２７ｉｂの入力端子の電位ｓｏ０ｒ，ｓｏ１ｒが、参照電位Ｖ１ｒｅｆに上がる。また、センスアンプ２７ｉａ，２７ｉｂの出力端子の電位ｓｏｄは、データ電位Ｄ＜０＞と等しくなる。

【0103】

また、動作選択回路２７ｊは、タイミングｔ６３からタイミングｔ６４において、信号ｔｒａｎｓｂ，ｔｒａｎｓ１ｂ，ｔｒａｎｓ１ｖｂの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げる。さらに、動作選択回路２７ｊは、タイミングｔ６３からタイミングｔ６４において、信号ｔｒａｎｓｔ，ｔｒａｎｓ１ｔ，ｔｒａｎｓ１ｖｔの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げる。これにより、ｐＭＯＳトランジスタ２７ｈ３，２７ｈ５，２７ｉ１、ｎＭＯＳトランジスタ２７ｈ４，２７ｈ６，２７ｉ２がオフする。

【0104】

そして、動作選択回路２７ｊは、タイミングｔ６４からタイミングｔ６５において、信号ｓａｌａｔｂの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げ、信号ｓａｌａｔｔの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げる。これにより、センスアンプ２７ｉａ，２７ｉｂが機能する。

【0105】

このとき、センスアンプ部２７ｉは、電位ｓｏｄと、電位ｓｏ０ｒ，ｓｏ１ｒ（＝参照電位Ｖ１ｒｅｆ）との電位差を増幅する。ｓｏｄ＜Ｖ１ｒｅｆである場合には、電位ｓｏｄは、接地電位ＶＳＳとなり、ｓｏｄ＞Ｖ１ｒｅｆである場合には、電位ｓｏｄは、電源電位ＶＤＤとなる。図１２の例では、ｓｏｄ＞Ｖ１ｒｅｆとなっており、電位ｓｏｄは、電源電位ＶＤＤに変化している。また、電位ｓｏｄが接地電位ＶＳＳに変化する場合には、電位ｓｏ０ｒ，ｓｏ１ｒは、電源電位ＶＤＤに変化し、電位ｓｏｄが電源電位ＶＤＤに変化する場合には、電位ｓｏ０ｒ，ｓｏ１ｒは、接地電位ＶＳＳに変化する。

【0106】

その後、動作選択回路２７ｊは、タイミングｔ６６からタイミングｔ６７において、信号ｓａｏｕｔｅｎの電位を接地電位ＶＳＳから電源電位ＶＤＤに上げる。このとき、電位ｓｏｄが接地電位ＶＳＳである場合には、出力信号ｓａｏｕｔの電位も接地電位ＶＳＳとなり、電位ｓｏｄが電源電位ＶＤＤである場合には、出力信号ｓａｏｕｔの電位も電源電位ＶＤＤとなる。

【0107】

“１”ライトベリファイ時のタイミングｔ６７において、出力信号ｓａｏｕｔの電位が接地電位ＶＳＳの場合、ベリファイ結果判定回路２７ｋは、“１”のライトが正常に行われていない（“ｆａｉｌ”）と判定し、その旨の判定結果を出力する。この場合、ライト制御回路２７ｇは、“１”のライトを行うための制御を継続する。

【0108】

一方、“１”ライトベリファイ時のタイミングｔ６７において、出力信号ｓａｏｕｔの電位が電源電位ＶＤＤの場合、ベリファイ結果判定回路２７ｋは、“１”のライトが正常に行われた（“ｐａｓｓ”）と判定し、その旨の判定結果を出力する。この場合、ライト制御回路２７ｇは、ソース線ドライバ２７ｄとビット線ドライバ２７ｅが“１”のライト用の電圧を生成することを停止させる。

【0109】

その後のタイミングｔ６８からタイミングｔ６９における各信号や各部の電位の変化は、“０”ライトベリファイ時と同じである。また、タイミングｔ６９からタイミングｔ７０における各信号や各部の電位の変化は、リード時と同じである。

【0110】

上記のように、リード時には、センスアンプ２７ｉａに参照電位Ｖ０ｒｅｆが供給され、センスアンプ２７ｉｂに参照電位Ｖ１ｒｅｆが供給される。また、“０”ライトベリファイ時には、センスアンプ２７ｉａ，２７ｉｂの両方に参照電位Ｖ０ｒｅｆが供給され、“１”ライトベリファイ時には、センスアンプ２７ｉａ，２７ｉｂの両方に参照電位Ｖ１ｒｅｆが供給される。

【0111】

このように、第２の実施の形態の抵抗変化型メモリ２０によれば、供給電位切替回路２７ｈが、ツインセンスアンプ方式のリードを実現するセンスアンプ２７ｉａ，２７ｉｂに供給する電位を、リード時とライトベリファイ時とで切り替えている。これにより、ライトベリファイを、リードで用いられるセンスアンプ２７ｉａ，２７ｉｂを用いて行うことができる。つまり、ライトベリファイ用のセンスアンプを別に設けずに済み、抵抗変化型メモリ２０の回路規模の増大を抑制できる。

【0112】

（比較例１）
図１３は、供給電位切替回路とセンスアンプ部の比較例を示す図である。
供給電位切替回路３０は、ｐＭＯＳトランジスタ３０ａ，３０ｃ，３０ｅ、ｎＭＯＳトランジスタ３０ｂ，３０ｄ，３０ｆを有する。

【0113】

ｐＭＯＳトランジスタ３０ａのソース及びｎＭＯＳトランジスタ３０ｂのドレインには、参照電位Ｖ０ｒｅｆが供給され、ｐＭＯＳトランジスタ３０ｃのソース及びｎＭＯＳトランジスタ３０ｄのドレインには、参照電位Ｖ１ｒｅｆが供給される。また、ｐＭＯＳトランジスタ３０ｅのソース及びｎＭＯＳトランジスタ３０ｆのドレインには、参照電位Ｖｒｄｒｅｆが供給される。参照電位Ｖｒｄｒｅｆは、参照電位Ｖ０ｒｅｆと参照電位Ｖ１ｒｅｆとの中間の電位であり、リード時に用いられる。

【0114】

また、ｐＭＯＳトランジスタ３０ａのゲートには信号ｔｒａｎｓ０ｂが供給され、ｎＭＯＳトランジスタ３０ｂのゲートには信号ｔｒａｎｓ０ｔが供給される。ｐＭＯＳトランジスタ３０ｃのゲートには信号ｔｒａｎｓ１ｂが供給され、ｎＭＯＳトランジスタ３０ｄのゲートには信号ｔｒａｎｓ１ｔが供給される。さらに、ｐＭＯＳトランジスタ３０ｅのゲートには信号ｔｒａｎｓｒｄｂが供給され、ｎＭＯＳトランジスタ３０ｆのゲートには信号ｔｒａｎｓｒｄｔが供給される。

【0115】

ｐＭＯＳトランジスタ３０ａ，３０ｃ，３０ｅのドレイン及びｎＭＯＳトランジスタ３０ｂ，３０ｄ，３０ｆのソースは、センスアンプ部３１に接続されている。
センスアンプ部３１は、ｐＭＯＳトランジスタ３１ａ，３１ｃ，３１ｅ、ｎＭＯＳトランジスタ３１ｂ，３１ｄ，３１ｆ、プリチャージ回路３１ｇ，３１ｈ、センスアンプ３１ｉ、ＮＡＮＤ回路３１ｊ、インバータ回路３１ｋを有する。

【0116】

ｐＭＯＳトランジスタ３１ａ，３１ｃ，３１ｅのソース及びｎＭＯＳトランジスタ３１ｂ，３１ｄ，３１ｆのドレインには、データ電位Ｄ＜０＞が供給される。ｐＭＯＳトランジスタ３１ａのゲートには、信号ｔｒａｎｓｒｄｂが供給され、ｎＭＯＳトランジスタ３１ｂのゲートには、信号ｔｒａｎｓｒｄｔが供給される。ｐＭＯＳトランジスタ３１ｃのゲートには、信号ｔｒａｎｓ１ｂが供給され、ｎＭＯＳトランジスタ３１ｄのゲートには、信号ｔｒａｎｓ１ｔが供給される。ｐＭＯＳトランジスタ３１ｅのゲートには、信号ｔｒａｎｓ０ｂが供給され、ｎＭＯＳトランジスタ３１ｆのゲートには、信号ｔｒａｎｓ０ｔが供給される。ｐＭＯＳトランジスタ３１ａ，３１ｃ，３１ｅのドレイン及びｎＭＯＳトランジスタ３１ｂ，３１ｄ，３１ｆのソースは、センスアンプ３１ｉの出力端子と、ＮＡＮＤ回路３１ｊの一方の入力端子に接続されている。

【0117】

プリチャージ回路３１ｇの出力端子は、ｐＭＯＳトランジスタ３０ａ，３０ｃ，３０ｅのドレイン及びｎＭＯＳトランジスタ３０ｂ，３０ｄ，３０ｆのソースと、センスアンプ３１ｉの入力端子に接続されている。プリチャージ回路３１ｈの出力端子は、ｐＭＯＳトランジスタ３１ａ，３１ｃ，３１ｅのドレイン及びｎＭＯＳトランジスタ３１ｂ，３１ｄ，３１ｆのソースと、センスアンプ３１ｉの出力端子（２つの入力端子の一方を兼ねる）に接続されている。

【0118】

センスアンプ３１ｉは、ｐＭＯＳトランジスタ３１ｉ１，３１ｉ２，３１ｉ３、ｎＭＯＳトランジスタ３１ｉ４，３１ｉ５，３１ｉ６及びプリチャージ回路３１ｉ７，３１ｉ８を有する。これらの要素の接続関係については、図７のセンスアンプ２７ｉａと同じであるため、説明を省略する。

【0119】

ＮＡＮＤ回路３１ｊとインバータ回路３１ｋの接続関係についても、図７のＮＡＮＤ回路２７ｉ６とインバータ回路２７ｉ７の接続関係と同じである。
このような比較例の供給電位切替回路３０とセンスアンプ部３１では、“０”ライトベリファイ時には、ｐＭＯＳトランジスタ３０ａとｎＭＯＳトランジスタ３０ｂがオンし、センスアンプ３１ｉの入力端子に参照電位Ｖ０ｒｅｆが供給される。また、ｐＭＯＳトランジスタ３１ｅとｎＭＯＳトランジスタ３１ｆがオンし、データ電位Ｄ＜０＞がセンスアンプ３１ｉの出力端子に供給される。そして、データ電位Ｄ＜０＞が参照電位Ｖ０ｒｅｆよりも低い場合に、出力信号ｓａｏｕｔは、正常に“０”が書き込まれたことを示す接地電位ＶＳＳとなる。

【0120】

“１”ライトベリファイ時には、ｐＭＯＳトランジスタ３０ｃとｎＭＯＳトランジスタ３０ｄがオンし、センスアンプ３１ｉの入力端子に参照電位Ｖ１ｒｅｆが供給される。また、ｐＭＯＳトランジスタ３１ｃとｎＭＯＳトランジスタ３１ｄがオンし、データ電位Ｄ＜０＞がセンスアンプ３１ｉの出力端子に供給される。そして、データ電位Ｄ＜０＞が参照電位Ｖ１ｒｅｆよりも高い場合に、出力信号ｓａｏｕｔは、正常に“１”が書き込まれたことを示す電源電位ＶＤＤとなる。

【0121】

一方、リード時には、ｐＭＯＳトランジスタ３０ｅとｎＭＯＳトランジスタ３０ｆがオンし、センスアンプ３１ｉの入力端子に参照電位Ｖｒｄｒｅｆが供給される。また、ｐＭＯＳトランジスタ３１ａとｎＭＯＳトランジスタ３１ｂがオンし、データ電位Ｄ＜０＞がセンスアンプ３１ｉの出力端子に供給される。そして、データ電位Ｄ＜０＞が参照電位Ｖｒｄｒｅｆよりも低い場合に、出力信号ｓａｏｕｔは、“０”が読み出されたことを示す接地電位ＶＳＳとなる。また、データ電位Ｄ＜０＞が参照電位Ｖｒｄｒｅｆよりも高い場合に、出力信号ｓａｏｕｔは、“１”が読み出されたことを示す電源電位ＶＤＤとなる。

【0122】

このように、リード時には、参照電位Ｖ０ｒｅｆと参照電位Ｖ１ｒｅｆとの中間の電位である参照電位Ｖｒｄｒｅｆと、データ電位Ｄ＜０＞との大小関係によりデータが確定される。

【0123】

これに対して、センスアンプ２７ｉａ，２７ｉｂを用いた抵抗変化型メモリ２０では、リード時に参照電位Ｖ０ｒｅｆ，Ｖ１ｒｅｆのうちデータ電位Ｄ＜０＞との電位差が大きい方とデータ電位Ｄ＜０＞との電位差を増幅するセンスアンプが先に強力に増幅を行う。そして、そのセンスアンプが他方のセンスアンプを従属させることで、データを確定させる方式であるため、１つのセンスアンプを用いた方式よりもリードマージンを向上できる。

【0124】

（比較例２）
図１４は、リード処理にのみ対応したツインセンスアンプ方式のセンスアンプ部の例を示す図である。図１４において、図７と同じ要素については同一符号が付されている。

【0125】

センスアンプ部４０は、ｐＭＯＳトランジスタ４１ａ，４１ｃ、ｎＭＯＳトランジスタ４１ｂ，４１ｄを有する。
ｐＭＯＳトランジスタ４１ａのソースとｎＭＯＳトランジスタ４１ｂのドレインには、参照電位Ｖ０ｒｅｆが供給される。ｐＭＯＳトランジスタ４１ａのドレインとｎＭＯＳトランジスタ４１ｂのソースは、センスアンプ２７ｉａの入力端子に接続されている。ｐＭＯＳトランジスタ４１ｃのソースとｎＭＯＳトランジスタ４１ｄのドレインには、参照電位Ｖ１ｒｅｆが供給される。ｐＭＯＳトランジスタ４１ｃのドレインとｎＭＯＳトランジスタ４１ｄのソースは、センスアンプ２７ｉｂの入力端子に接続されている。ｐＭＯＳトランジスタ４１ａ，４１ｃのゲートには、信号ｔｒａｎｓｂが供給され、ｎＭＯＳトランジスタ４１ｂ，４１ｄのゲートには、信号ｔｒａｎｓｔが供給される。

【0126】

リード時には、ｐＭＯＳ４１ａ，４１ｃがオン、ｎＭＯＳ４１ｂ，４１ｄがオンし、センスアンプ２７ｉａの入力端子には、参照電位Ｖ０ｒｅｆが供給され、センスアンプ２７ｉｂの入力端子には、参照電位Ｖ１ｒｅｆが供給される。第２の実施の形態の抵抗変化型メモリ２０と同様のリード処理が行われる。

【0127】

しかし、上記のようなセンスアンプ部４０では、リード処理にのみにしか対応していないため、抵抗変化型のメモリ素子に対するライトベリファイを行うために、別のセンスアンプが設けられることになる。

【0128】

これに対して、第２の実施の形態の抵抗変化型メモリ２０は、供給電位切替回路２７ｈが、センスアンプ２７ｉａ，２７ｉｂに供給する電位を、リード時とライトベリファイ時とで切り替えている。これにより、ライトベリファイ用のセンスアンプを別に設けずに済み、抵抗変化型メモリ２０の回路規模の増大を抑制できる。

【0129】

（第３の実施の形態）
第３の実施の形態の抵抗変化型メモリの全体構成及びコラム制御回路の構成については、図２や図５に示した第２の実施の形態の抵抗変化型メモリ２０の全体構成及びコラム制御回路の構成とほぼ同じである。

【0130】

第３の実施の形態の抵抗変化型メモリでは、供給電位切替回路とセンスアンプ部の構成が、図７に示した抵抗変化型メモリ２０の供給電位切替回路２７ｈとセンスアンプ部２７ｉの構成と異なっている。

【0131】

図１５は、第３の実施の形態の抵抗変化型メモリにおける供給電位切替回路とセンスアンプ部の一例を示す図である。
第３の実施の形態の抵抗変化型メモリにおける供給電位切替回路５０は、ｎＭＯＳトランジスタ５０ａ，５０ｃ，５０ｆ，５０ｈと、ｐＭＯＳトランジスタ５０ｂ，５０ｄ，５０ｅ，５０ｇを有する。

【0132】

ｎＭＯＳトランジスタ５０ａのドレインとｐＭＯＳトランジスタ５０ｂのソースには、参照電位Ｖ０ｒｅｆが供給され、ｎＭＯＳトランジスタ５０ｃのドレインとｐＭＯＳトランジスタ５０ｄのソースには、参照電位Ｖｓ１ｒｅｆが供給される。また、ｐＭＯＳトランジスタ５０ｅのソースとｎＭＯＳトランジスタ５０ｆのドレインには、参照電位Ｖｓ０ｒｅｆが供給され、ｐＭＯＳトランジスタ５０ｇのソースとｎＭＯＳトランジスタ５０ｈのドレインには、参照電位Ｖ１ｒｅｆが供給される。

【0133】

参照電位Ｖｓ０ｒｅｆは、参照電位Ｖ０ｒｅｆよりも高く、参照電位Ｖ１ｒｅｆ（及び参照電位Ｖｓ１ｒｅｆ）よりも参照電位Ｖ０ｒｅｆとの電位差が小さい電位である。参照電位Ｖｓ１ｒｅｆは、参照電位Ｖ１ｒｅｆよりも低く、参照電位Ｖ０ｒｅｆ（及び参照電位Ｖｓ０ｒｅｆ）よりも参照電位Ｖ１ｒｅｆとの電位差が小さい電位である。

【0134】

ｎＭＯＳトランジスタ５０ａとｐＭＯＳトランジスタ５０ｄのゲートには、信号ｒｅｆ０ｃｈｇｂが供給され、ｐＭＯＳトランジスタ５０ｂとｎＭＯＳトランジスタ５０ｃのゲートには、信号ｒｅｆ０ｃｈｇｔが供給される。また、ｐＭＯＳトランジスタ５０ｅとｎＭＯＳトランジスタ５０ｈのゲートには、信号ｒｅｆ１ｃｈｇｂが供給され、ｎＭＯＳトランジスタ５０ｆとｐＭＯＳトランジスタ５０ｇのゲートには、信号ｒｅｆ１ｃｈｇｔが供給される。

【0135】

信号ｒｅｆ０ｃｈｇｂ，ｒｅｆ０ｃｈｇｔ，ｒｅｆ１ｃｈｇｂ，ｒｅｆ１ｃｈｇｔは、図５に示した動作選択回路２７ｊから供給される。
ｎＭＯＳトランジスタ５０ａ，５０ｃのソース及びｐＭＯＳトランジスタ５０ｂ，５０ｄのドレインは、センスアンプ部５１に含まれるセンスアンプ２７ｉａの入力端子側に接続されている。ｐＭＯＳトランジスタ５０ｅ，５０ｇのドレイン及びｎＭＯＳトランジスタ５０ｆ，５０ｈのソースは、センスアンプ部５１に含まれるセンスアンプ２７ｉｂの入力端子側に接続されている。

【0136】

センスアンプ部５１は、第２の実施の形態の抵抗変化型メモリ２０のセンスアンプ部２７ｉと同様に２つのセンスアンプ２７ｉａ，２７ｉｂを有する。さらに、センスアンプ部５１は、ｐＭＯＳトランジスタ５１ａ，５１ｄ，５１ｅ，５１ｈ，５１ｎ、ｎＭＯＳトランジスタ５１ｂ，５１ｃ，５１ｆ，５１ｇ，５１ｍを有する。また、センスアンプ部５１は、プリチャージ回路５１ｉ，５１ｊ，５１ｋ，５１ｌ、ＮＡＮＤ回路５１ｏ０，５１ｏ１、インバータ回路５１ｐ０，５１ｐ１を有する。

【0137】

ｐＭＯＳトランジスタ５１ａのソース及びｎＭＯＳトランジスタ５１ｂのドレインは、ｎＭＯＳトランジスタ５０ａ，５０ｃのソース及びｐＭＯＳトランジスタ５０ｂ，５０ｄのドレインに接続されている。ｎＭＯＳトランジスタ５１ｃ，５１ｆのドレイン及びｐＭＯＳトランジスタ５１ｄ，５１ｅのソースには、データ電位Ｄ＜０＞が供給される。ｎＭＯＳトランジスタ５１ｇのドレイン及びｐＭＯＳトランジスタ５１ｈのソースは、ｐＭＯＳトランジスタ５０ｅ，５０ｇのドレイン及びｎＭＯＳトランジスタ５０ｆ，５０ｈのソースに接続されている。ｎＭＯＳトランジスタ５１ｂ，５１ｃ，５１ｆ，５１ｇのゲートには、信号ｔｒａｎｓｔが供給され、ｐＭＯＳトランジスタ５１ａ，５１ｄ，５１ｅ，５１ｈのゲートには、信号ｔｒａｎｓｂが供給される。

【0138】

信号ｔｒａｎｓｂ，ｔｒａｎｓｔは、図５に示した動作選択回路２７ｊから供給される。
ｐＭＯＳトランジスタ５１ａのドレインとｎＭＯＳトランジスタ５１ｂのソースは、センスアンプ２７ｉａの入力端子及びプリチャージ回路５１ｉの出力端子に接続されている。ｎＭＯＳトランジスタ５１ｇのソースとｐＭＯＳトランジスタ５１ｈのドレインは、センスアンプ２７ｉｂの入力端子及びプリチャージ回路５１ｌの出力端子に接続されている。

【0139】

ｎＭＯＳトランジスタ５１ｃのソースとｐＭＯＳトランジスタ５１ｄのドレインは、ｎＭＯＳトランジスタ５１ｍのドレインまたはソースの一方及び、ｐＭＯＳトランジスタ５１ｎのドレインまたはソースの一方に接続されている。ｎＭＯＳトランジスタ５１ｃのソースとｐＭＯＳトランジスタ５１ｄのドレインは、さらに、センスアンプ２７ｉａの出力端子、プリチャージ回路５１ｊの出力端子及び、ＮＡＮＤ回路５１ｏ０の一方の入力端子に接続されている。

【0140】

ｐＭＯＳトランジスタ５１ｅのドレインとｎＭＯＳトランジスタ５１ｆのソースは、ｎＭＯＳトランジスタ５１ｍのドレインまたはソースの他方及び、ｐＭＯＳトランジスタ５１ｎのドレインまたはソースの他方に接続されている。ｐＭＯＳトランジスタ５１ｅのドレインとｎＭＯＳトランジスタ５１ｆのソースは、さらに、センスアンプ２７ｉｂの出力端子、プリチャージ回路５１ｋの出力端子及び、ＮＡＮＤ回路５１ｏ１の一方の入力端子に接続されている。

【0141】

ｎＭＯＳトランジスタ５１ｍのゲートには、信号ｔｗｉｎｔが供給され、ｐＭＯＳトランジスタ５１ｎのゲートには、信号ｔｗｉｎｂが供給される。信号ｔｗｉｎｔ，ｔｗｉｎｂは、図５に示した動作選択回路２７ｊから供給される。

【0142】

ＮＡＮＤ回路５１ｏ０の他方の入力端子には、信号ｓａｏｕｔｅｎ０が供給され、ＮＡＮＤ回路５１ｏ１の他方の入力端子には、信号ｓａｏｕｔｅｎ１が供給される。信号ｓａｏｕｔｅｎ０，ｓａｏｕｔｅｎ１は、図５に示した動作選択回路２７ｊから供給される。

【0143】

ＮＡＮＤ回路５１ｏ０の出力端子はインバータ回路５１ｐ０の入力端子に接続され、ＮＡＮＤ回路５１ｏ１の出力端子はインバータ回路５１ｐ１の入力端子に接続されている。センスアンプ部５１の出力信号として、インバータ回路５１ｐ０の出力端子から、出力信号ｓａｏｕｔ０が出力され、インバータ回路５１ｐ１の出力端子から、出力信号ｓａｏｕｔ１が出力される。

【0144】

なお、プリチャージ回路５１ｉ～５１ｌは、図８に示したプリチャージ回路２７ｉ３と同様の構成である。
以下、第３の実施の形態の抵抗変化型メモリの、特に供給電位切替回路５０とセンスアンプ部５１の動作例を説明する。

【0145】

図１６は、“０”がリードされる場合の各信号や各部の電位の変化の例を示すタイミングチャートである。
リード時には、信号ｔｗｉｎｔ，ｒｅｆ０ｃｈｇｂ，ｒｅｆ１ｃｈｇｂの電位は、電源電位ＶＤＤに固定され、信号ｔｗｉｎｂ，ｒｅｆ０ｃｈｇｔ，ｒｅｆ１ｃｈｇｔの電位は、接地電位ＶＳＳに固定される。そのため、ｎＭＯＳトランジスタ５０ａ，５０ｈ，５１ｍ、ｐＭＯＳトランジスタ５０ｂ，５０ｇ，５１ｎはオン状態となり、ｎＭＯＳトランジスタ５０ｃ，５０ｆ、ｐＭＯＳトランジスタ５０ｄ，５０ｅはオフ状態となる。

【0146】

また、タイミングｔ８０では、信号ｐｒｅｔ，ｔｒａｎｓｂ，ｓａｌａｔｂの電位は、電源電位ＶＤＤとなっている。また、信号ｐｒｅｂ，ｔｒａｎｓｔ，ｓａｌａｔｔ，ｓａｏｕｔｅｎ０，ｓａｏｕｔｅｎ１、出力信号ｓａｏｕｔ０，ｓａｏｕｔ１の電位は、接地電位ＶＳＳとなっている。また、電位ｓｏ１ｒ，ｓｏ０ｄ，ｓａｏ１ｄ，ｓｏ０ｒは、プリチャージ電位ＶＰＲとなっている。

【0147】

動作選択回路２７ｊは、タイミングｔ８０からタイミングｔ８１において、信号ｐｒｅｔの電位を電源電位ＶＤＤから接地電位ＶＳＳに下げ、信号ｐｒｅｂの電位を接地電位ＶＳＳから電源電位ＶＤＤに上げる。これにより、図８に示したｎＭＯＳトランジスタ２７ｉ３ａとｐＭＯＳトランジスタ２７ｉ３ｂが、共にオフする。

【0148】

また、動作選択回路２７ｊは、タイミングｔ８１からタイミングｔ８２において、信号ｔｒａｎｓｂの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げ、信号ｔｒａｎｓｔの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げる。これにより、ｎＭＯＳトランジスタ５１ｂ，５１ｃ，５１ｆ，５１ｇ、ｐＭＯＳトランジスタ５１ａ，５１ｄ，５１ｅ，５１ｈがオンする。

【0149】

このとき、プリチャージ電位ＶＰＲであったセンスアンプ２７ｉａの入力端子の電位ｓｏ０ｒが、参照電位Ｖ０ｒｅｆに下がり、プリチャージ電位ＶＰＲであったセンスアンプ２７ｉｂの入力端子の電位ｓｏ１ｒが、参照電位Ｖ１ｒｅｆに上がる。また、センスアンプ２７ｉａ，２７ｉｂの出力端子同士が短絡され、それらの電位ｓｏ０ｄ，ｓｏ１ｄは、データ電位Ｄ＜０＞と等しくなり、“０”がリードされる際、プリチャージ電位ＶＰＲよりも低い。

【0150】

また、動作選択回路２７ｊは、タイミングｔ８３からタイミングｔ８４において、信号ｔｒａｎｓｂの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げ、信号ｔｒａｎｓｔの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げる。これにより、ｎＭＯＳトランジスタ５１ｂ，５１ｃ，５１ｆ，５１ｇ、ｐＭＯＳトランジスタ５１ａ，５１ｄ，５１ｅ，５１ｈがオフする。

【0151】

そして、動作選択回路２７ｊは、タイミングｔ８４からタイミングｔ８５において、信号ｓａｌａｔｂの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げ、信号ｓａｌａｔｔの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げる。これにより、センスアンプ２７ｉａ，２７ｉｂが機能する。

【0152】

このとき、ｓｏ０ｄ（＝ｓｏ１ｄ）－ｓｏ０ｒ＜ｓｏ１ｒ－ｓｏ０ｄ（＝ｓｏ１ｄ）であるため、センスアンプ部２７ｉは、電位ｓｏ１ｒと電位ｓｏ０ｄ（＝ｓｏ１ｄ）との電位差を増幅する。これにより電位ｓｏ０ｄ（＝ｓｏ１ｄ）は、接地電位ＶＳＳとなる。また、電位ｓｏ１ｒ，ｓｏ０ｒは、電源電位ＶＤＤとなる。

【0153】

その後、動作選択回路２７ｊは、タイミングｔ８６からタイミングｔ８７において、信号ｓａｏｕｔｅｎ０の電位を接地電位ＶＳＳから電源電位ＶＤＤに上げる。このとき、電位ｓｏ０ｄは接地電位ＶＳＳであるため、出力信号ｓａｏｕｔ０の電位も接地電位ＶＳＳのままとなる。なお、リード時には、信号ｓａｏｕｔｅｎ１の電位は接地電位ＶＳＳに固定される。そのため、出力信号ｓａｏｕｔ１の電位も接地電位ＶＳＳに固定される。

【0154】

このときの出力信号ｓａｏｕｔ０を、データ出力回路２７ｍは、データＤＱ＜０＞（１ビットのリードデータ）として出力する。
その後、動作選択回路２７ｊは、タイミングｔ８８からタイミングｔ８９において、信号ｓａｌａｔｂの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げ、信号ｓａｌａｔｔの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げる。これにより、センスアンプ２７ｉａ，２７ｉｂが機能を停止する。また、動作選択回路２７ｊは、信号ｓａｏｕｔｅｎ０の電位を電源電位ＶＤＤから接地電位ＶＳＳに下げる。

【0155】

さらに、動作選択回路２７ｊは、タイミングｔ８９からタイミングｔ９０において、信号ｐｒｅｔの電位を接地電位ＶＳＳから電源電位ＶＤＤに上げ、信号ｐｒｅｂの電位を電源電位ＶＤＤから接地電位ＶＳＳに下げる。これにより、電位ｓｏ１ｒ，ｓｏ０ｒ，ｓｏ０ｄ，ｓｏ１ｄは、プリチャージ電位ＶＰＲに戻る。

【0156】

図１７は、“１”がリードされる場合の各信号や各部の電位の変化の例を示すタイミングチャートである。
タイミングｔ１００からタイミングｔ１０１の各信号や各部の電位の変化は、“０”がリードされる場合と同じである。

【0157】

また、タイミングｔ１０１からタイミングｔ１０２においても各信号や各部の電位の変化は、“０”がリードされる場合とほぼ同じである。ただ、センスアンプ２７ｉａ，２７ｉｂの出力端子の電位ｓｏ０ｄ（＝ｓｏ１ｄ）は、プリチャージ電位ＶＰＲよりも高い。

【0158】

タイミングｔ１０３からタイミングｔ１０４における各信号や各部の電位の変化は、“０”がリードされる場合と同じである。タイミングｔ１０４からタイミングｔ１０５における各信号や各部の電位の変化も“０”がリードされる場合とほぼ同じである。ただ、“１”がリードされる場合、ｓｏ０ｄ（＝ｓｏ１ｄ）－ｓｏ０ｒ＞ｓｏ１ｒ－ｓｏ０ｄ（＝ｓｏ１ｄ）であるため、センスアンプ部２７ｉは、電位ｓｏ０ｒと電位ｓｏ０ｄ（＝ｓｏ１ｄ）との電位差を増幅する。これにより電位ｓｏ０ｄ（＝ｓｏ１ｄ）は、電源電位ＶＤＤとなる。また、電位ｓｏ１ｒ，ｓｏ０ｒは、接地電位ＶＳＳとなる。

【0159】

その後、動作選択回路２７ｊは、タイミングｔ１０６からタイミングｔ１０７において、信号ｓａｏｕｔｅｎ０の電位を接地電位ＶＳＳから電源電位ＶＤＤに上げる。このとき、電位ｓｏ０ｄ（＝ｓｏ１ｄ）は電源電位ＶＤＤであるため、出力信号ｓａｏｕｔ０の電位は、接地電位ＶＳＳから、電源電位ＶＤＤに上がる。

【0160】

このときの出力信号ｓａｏｕｔ０を、データ出力回路２７ｍは、データＤＱ＜０＞（１ビットのリードデータ）として出力する。
その後、動作選択回路２７ｊは、タイミングｔ１０８からタイミングｔ１０９において、信号ｓａｌａｔｂの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げ、信号ｓａｌａｔｔの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げる。これにより、センスアンプ２７ｉａ，２７ｉｂが機能を停止する。また、動作選択回路２７ｊは、信号ｓａｏｕｔｅｎ０の電位を電源電位ＶＤＤから接地電位ＶＳＳに下げる。これにより、出力信号ｓａｏｕｔ０の電位も電源電位ＶＤＤから接地電位ＶＳＳに下がる。

【0161】

その後のタイミングｔ１０９からタイミングｔ１１０における各信号や各部の電位の変化は、“０”がリードされる場合と同じである。
図１８は、“０”ライトベリファイ時の各信号や各部の電位の変化の例を示すタイミングチャートである。

【0162】

“０”ライトベリファイ時には、信号ｒｅｆ０ｃｈｇｂの電位は電源電位ＶＤＤに固定され、信号ｒｅｆ０ｃｈｇｔの電位は接地電位ＶＳＳに固定される。そのため、ｎＭＯＳトランジスタ５０ａとｐＭＯＳトランジスタ５０ｂはオン状態となり、ｎＭＯＳトランジスタ５０ｃとｐＭＯＳトランジスタ５０ｄはオフ状態となる。

【0163】

動作選択回路２７ｊは、タイミングｔ１２０からタイミングｔ１２１において、信号ｔｗｉｎｔ，ｒｅｆ１ｃｈｇｂ，ｐｒｅｔの電位を電源電位ＶＤＤから接地電位ＶＳＳに下げる。また、動作選択回路２７ｊは、タイミングｔ１２０からタイミングｔ１２１において、信号ｔｗｉｎｔｂ，ｒｅｆ１ｃｈｇｔ，ｐｒｅｂの電位を接地電位ＶＳＳから電源電位ＶＤＤに上げる。

【0164】

これにより、ｐＭＯＳトランジスタ５０ｅ、ｎＭＯＳトランジスタ５０ｆがオンし、ｐＭＯＳトランジスタ５０ｇ，５１ｎ、ｎＭＯＳトランジスタ５０ｈ，５１ｍがオフする。
また、図８に示したｎＭＯＳトランジスタ２７ｉ３ａとｐＭＯＳトランジスタ２７ｉ３ｂが、共にオフする。

【0165】

動作選択回路２７ｊは、タイミングｔ１２１からタイミングｔ１２２において、信号ｔｒａｎｓｂの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げ、信号ｔｒａｎｓｔの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げる。これにより、ｎＭＯＳトランジスタ５１ｂ，５１ｃ，５１ｆ，５１ｇ、ｐＭＯＳトランジスタ５１ａ，５１ｄ，５１ｅ，５１ｈがオンする。

【0166】

このとき、プリチャージ電位ＶＰＲであったセンスアンプ２７ｉａの入力端子の電位ｓｏ０ｒが、参照電位Ｖ０ｒｅｆに下がり、プリチャージ電位ＶＰＲであったセンスアンプ２７ｉｂの入力端子の電位ｓｏ１ｒが、参照電位Ｖｓ０ｒｅｆに下がる。また、センスアンプ２７ｉａ，２７ｉｂの出力端子の電位ｓｏ０ｄ，ｓｏ１ｄは、データ電位Ｄ＜０＞と等しくなる。

【0167】

また、動作選択回路２７ｊは、タイミングｔ１２３からタイミングｔ１２４において、信号ｔｒａｎｓｂの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げ、信号ｔｒａｎｓｔの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げる。これにより、ｎＭＯＳトランジスタ５１ｂ，５１ｃ，５１ｆ，５１ｇ、ｐＭＯＳトランジスタ５１ａ，５１ｄ，５１ｅ，５１ｈがオフする。

【0168】

そして、動作選択回路２７ｊは、タイミングｔ１２４からタイミングｔ１２５において、信号ｓａｌａｔｂの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げ、信号ｓａｌａｔｔの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げる。これにより、センスアンプ２７ｉａ，２７ｉｂが機能する。

【0169】

このとき、センスアンプ２７ｉａ，２７ｉｂの各々の出力端子は、リード時と異なり、ｎＭＯＳトランジスタ５１ｍとｐＭＯＳトランジスタ５１ｎがオフしていることによって、電気的に切断されている。つまり、ｎＭＯＳトランジスタ５１ｍとｐＭＯＳトランジスタ５１ｎは、スイッチとして機能している。これにより、センスアンプ２７ｉａ，２７ｉｂの各々は独立に動作する。すなわち、センスアンプ２７ｉａは、電位ｓｏ０ｄと、電位ｓｏ０ｒ（＝参照電位Ｖ０ｒｅｆ）との電位差を増幅し、センスアンプ２７ｉｂは、電位ｓｏ１ｄと、電位ｓｏ１ｒ（＝参照電位Ｖｓ０ｒｅｆ）との電位差を増幅する。

【0170】

ｓｏ０ｄ＜Ｖ０ｒｅｆである場合には、電位ｓｏ０ｄは、接地電位ＶＳＳとなり、ｓｏ０ｄ＞Ｖ０ｒｅｆである場合には、電位ｓｏ０ｄは、電源電位ＶＤＤとなる。図１８の例では、ｓｏ０ｄ＞Ｖ０ｒｅｆとなっており、電位ｓｏ０ｄは、電源電位ＶＤＤに変化している。また、電位ｓｏ０ｄが接地電位ＶＳＳに変化する場合には、電位ｓｏ０ｒは、電源電位ＶＤＤに変化し、電位ｓｏ０ｄが電源電位ＶＤＤに変化する場合には、電位ｓｏ０ｒは、接地電位ＶＳＳに変化する。

【0171】

ｓｏ１ｄ＜Ｖｓ０ｒｅｆである場合には、電位ｓｏ１ｄは、接地電位ＶＳＳとなり、ｓｏ１ｄ＞Ｖｓ０ｒｅｆである場合には、電位ｓｏ１ｄは、電源電位ＶＤＤとなる。図１８の例では、ｓｏ１ｄ＜Ｖｓ０ｒｅｆとなっており、電位ｓｏ１ｄは、接地電位ＶＳＳに変化している。また、電位ｓｏ１ｄが接地電位ＶＳＳに変化する場合には、電位ｓｏ１ｒは、電源電位ＶＤＤに変化し、電位ｓｏ１ｄが電源電位ＶＤＤに変化する場合には、電位ｓｏ１ｒは、接地電位ＶＳＳに変化する。

【0172】

その後、動作選択回路２７ｊは、タイミングｔ１２６からタイミングｔ１２７において、信号ｓａｏｕｔｅｎ０，ｓａｏｕｔｅｎ１の電位を接地電位ＶＳＳから電源電位ＶＤＤに上げる。このとき、電位ｓｏ０ｄが接地電位ＶＳＳである場合には、出力信号ｓａｏｕｔ０の電位も接地電位ＶＳＳとなり、電位ｓｏ０ｄが電源電位ＶＤＤである場合には、出力信号ｓａｏｕｔ０の電位も電源電位ＶＤＤとなる。また、電位ｓｏ０ｄが接地電位ＶＳＳである場合には、出力信号ｓａｏｕｔ０の電位も接地電位ＶＳＳとなり、電位ｓｏ０ｄが電源電位ＶＤＤである場合には、出力信号ｓａｏｕｔ０の電位も電源電位ＶＤＤとなる。

【0173】

“０”ライトベリファイ時のタイミングｔ１２７において、出力信号ｓａｏｕｔ０の電位が電源電位ＶＤＤの場合、ベリファイ結果判定回路２７ｋは、“０”のライトが正常に行われていない（“ｆａｉｌ”）と判定し、その旨の判定結果を出力する。この場合、ライト制御回路２７ｇは、“０”のライトを行うための制御を継続する。

【0174】

ただし、タイミングｔ１２７において、出力信号ｓａｏｕｔ１の電位が接地電位ＶＳＳの場合、ベリファイ結果判定回路２７ｋはライト制御回路２７ｇに対して、書き込みの強度を出力信号ｓａｏｕｔ１の電位が電源電位ＶＤＤの場合よりも弱めることを指示する。

【0175】

ライト制御回路２７ｇは、たとえば、ライト用の電圧を小さくする、または、ライト用の電圧の印加時間を短くする制御を行うことで、書き込み強度を弱めることができる。
一方、“０”ライトベリファイ時のタイミングｔ１２７において、出力信号ｓａｏｕｔ０の電位が接地電位ＶＳＳの場合、ベリファイ結果判定回路２７ｋは、“０”のライトが正常に行われた（“ｐａｓｓ”）と判定し、その旨の判定結果を出力する。この場合、ライト制御回路２７ｇは、ソース線ドライバ２７ｄとビット線ドライバ２７ｅが“０”のライト用の電圧を生成することを停止させる。

【0176】

図１９は、“０”ライトベリファイ時の書き込み強度の制御の例を示す図である。
出力信号ｓａｏｕｔ０がＬ（Low）レベル（図１８の例では、接地電位ＶＳＳ）であるとき、データ電位Ｄ＜０＞は、参照電位Ｖ０ｒｅｆよりも低い。つまり、“０”のライトが正常に行われている。

【0177】

一方、出力信号ｓａｏｕｔ０がＨ（High）レベル（図１８の例では、電源電位ＶＤＤ）であるとき、データ電位Ｄ＜０＞は、参照電位Ｖ０ｒｅｆよりも高い。この場合“０”のライトが正常に行われていない。そのため、ライト動作が継続される。しかし、データ電位Ｄ＜０＞の値にはばらつきがある。データ電位Ｄ＜０＞がすでに参照電位Ｖ０ｒｅｆの近傍であるときに、データ電位Ｄ＜０＞が参照電位Ｖ０ｒｅｆの近傍ではないときと同じ書き込み強度でライトが行われた場合、書き込み過ぎになる可能性がある。

【0178】

第３の実施の形態の抵抗変化型メモリでは、データ電位Ｄ＜０＞が参照電位Ｖ０ｒｅｆより高く、且つ、参照電位Ｖｓ０ｒｅｆよりも低い場合に、出力信号ｓａｏｕｔ０がＨレベル、出力信号ｓｏｕｔ１がＬレベルになる。このとき、ライト制御回路２７ｇが、データ電位Ｄ＜０＞が参照電位Ｖｓ０ｒｅｆよりも高い場合（出力信号ｓａｏｕｔ０，ｓａｏｕｔ１が共にＨレベルの場合）に比べて書き込み強度を弱くすることで、書き込み過ぎを防げる。

【0179】

その後、図１８において、動作選択回路２７ｊは、タイミングｔ１２８からタイミングｔ１２９において、信号ｓａｌａｔｂの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げ、信号ｓａｌａｔｔの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げる。これにより、センスアンプ２７ｉａ，２７ｉｂが機能を停止する。また、動作選択回路２７ｊは、信号ｓａｏｕｔｅｎ０，ｓａｏｕｔｅｎ１の電位を電源電位ＶＤＤから接地電位ＶＳＳに下げる。これにより、出力信号ｓａｏｕｔ０，ｓａｏｕｔ１の電位が電源電位ＶＤＤに上がっている場合には、接地電位ＶＳＳに下がる。

【0180】

その後のタイミングｔ１２９からタイミングｔ１３０における各信号や各部の電位の変化は、リード時と同じである。
図２０は、“１”ライトベリファイ時の各信号や各部の電位の変化の例を示すタイミングチャートである。

【0181】

“１”ライトベリファイ時には、信号ｒｅｆ１ｃｈｇｂの電位は電源電位ＶＤＤに固定され、信号ｒｅｆ１ｃｈｇｔの電位は接地電位ＶＳＳに固定される。そのため、ｐＭＯＳトランジスタ５０ｇとｎＭＯＳトランジスタ５０ｈはオン状態となり、ｐＭＯＳトランジスタ５０ｅとｎＭＯＳトランジスタ５０ｆはオフ状態となる。

【0182】

動作選択回路２７ｊは、タイミングｔ１４０からタイミングｔ１４１において、信号ｔｗｉｎｔ，ｒｅｆ０ｃｈｇｂ，ｐｒｅｔの電位を電源電位ＶＤＤから接地電位ＶＳＳに下げる。また、動作選択回路２７ｊは、タイミングｔ１４０からタイミングｔ１４１において、信号ｔｗｉｎｔｂ，ｒｅｆ０ｃｈｇｔ，ｐｒｅｂの電位を接地電位ＶＳＳから電源電位ＶＤＤに上げる。

【0183】

これにより、ｎＭＯＳトランジスタ５０ｃ、ｐＭＯＳトランジスタ５０ｄがオンし、ｎＭＯＳトランジスタ５０ａ，５１ｍ、ｐＭＯＳトランジスタ５０ｂ，５１ｎがオフする。
また、図８に示したｎＭＯＳトランジスタ２７ｉ３ａとｐＭＯＳトランジスタ２７ｉ３ｂが、共にオフする。

【0184】

動作選択回路２７ｊは、タイミングｔ１４１からタイミングｔ１４２において、信号ｔｒａｎｓｂの電位を、電源電位ＶＤＤから接地電位ＶＳＳに下げ、信号ｔｒａｎｓｔの電位を、接地電位ＶＳＳから電源電位ＶＤＤに上げる。これにより、ｎＭＯＳトランジスタ５１ｂ，５１ｃ，５１ｆ，５１ｇ、ｐＭＯＳトランジスタ５１ａ，５１ｄ，５１ｅ，５１ｈがオンする。

【0185】

このとき、プリチャージ電位ＶＰＲであったセンスアンプ２７ｉａの入力端子の電位ｓｏ０ｒが、参照電位Ｖｓ１ｒｅｆに上がり、プリチャージ電位ＶＰＲであったセンスアンプ２７ｉｂの入力端子の電位ｓｏ１ｒが、参照電位Ｖ１ｒｅｆに上がる。また、センスアンプ２７ｉａ，２７ｉｂの出力端子の電位ｓｏ０ｄ，ｓｏ１ｄは、データ電位Ｄ＜０＞と等しくなる。

【0186】

タイミングｔ１４３からタイミングｔ１４４と、タイミングｔ１４４からタイミングｔ１４５の各信号や各部の電位の変化は、“０”ライトベリファイ時とほぼ同じである。
ただ、センスアンプ２７ｉａは、電位ｓｏ０ｄと、電位ｓｏ０ｒ（＝参照電位Ｖｓ１ｒｅｆ）との電位差を増幅し、センスアンプ２７ｉｂは、電位ｓｏ１ｄと、電位ｓｏ１ｒ（＝参照電位Ｖ１ｒｅｆ）との電位差を増幅する。

【0187】

ｓｏ０ｄ＜Ｖｓ１ｒｅｆである場合には、電位ｓｏ０ｄは、接地電位ＶＳＳとなり、ｓｏ０ｄ＞Ｖｓ１ｒｅｆである場合には、電位ｓｏ０ｄは、電源電位ＶＤＤとなる。図２０の例では、ｓｏ０ｄ＞Ｖｓ１ｒｅｆとなっており、電位ｓｏ０ｄは、電源電位ＶＤＤに変化している。また、電位ｓｏ０ｄが接地電位ＶＳＳに変化する場合には、電位ｓｏ０ｒは、電源電位ＶＤＤに変化し、電位ｓｏ０ｄが電源電位ＶＤＤに変化する場合には、電位ｓｏ０ｒは、接地電位ＶＳＳに変化する。

【0188】

ｓｏ１ｄ＜Ｖ１ｒｅｆである場合には、電位ｓｏ１ｄは、接地電位ＶＳＳとなり、ｓｏ１ｄ＞Ｖ１ｒｅｆである場合には、電位ｓｏ１ｄは、電源電位ＶＤＤとなる。図２０の例では、ｓｏ１ｄ＜Ｖ１ｒｅｆとなっており、電位ｓｏ１ｄは、接地電位ＶＳＳに変化している。また、電位ｓｏ１ｄが接地電位ＶＳＳに変化する場合には、電位ｓｏ１ｒは、電源電位ＶＤＤに変化し、電位ｓｏ１ｄが電源電位ＶＤＤに変化する場合には、電位ｓｏ１ｒは、接地電位ＶＳＳに変化する。

【0189】

タイミングｔ１４６からタイミングｔ１４７の各信号や各部の電位の変化は、“０”ライトベリファイ時と同じである。
“１”ライトベリファイ時のタイミングｔ１４７において、出力信号ｓａｏｕｔ１の電位が接地電位ＶＳＳの場合、ベリファイ結果判定回路２７ｋは、“１”のライトが正常に行われていない（“ｆａｉｌ”）と判定し、その旨の判定結果を出力する。この場合、ライト制御回路２７ｇは、“１”のライトを行うための制御を継続する。

【0190】

ただし、タイミングｔ１４７において、出力信号ｓａｏｕｔ０の電位が電源電位ＶＤＤの場合、ベリファイ結果判定回路２７ｋはライト制御回路２７ｇに対して、書き込みの強度を、出力信号ｓａｏｕｔ０の電位が接地電位ＶＳＳの場合よりも弱めることを指示する。

【0191】

一方、“１”ライトベリファイ時のタイミングｔ１４７において、出力信号ｓａｏｕｔ１の電位が電源電位ＶＤＤの場合、ベリファイ結果判定回路２７ｋは、“１”のライトが正常に行われた（“ｐａｓｓ”）と判定し、その旨の判定結果を出力する。この場合、ライト制御回路２７ｇは、ソース線ドライバ２７ｄとビット線ドライバ２７ｅが“０”のライト用の電圧を生成することを停止させる。

【0192】

図２１は、“１”ライトベリファイ時の書き込み強度の制御の例を示す図である。
出力信号ｓａｏｕｔ１がＨレベル（図２０の例では、電源電位ＶＤＤ）であるとき、データ電位Ｄ＜０＞は、参照電位Ｖ１ｒｅｆよりも高い。つまり、“１”のライトが正常に行われている。

【0193】

一方、出力信号ｓａｏｕｔ１がＬレベル（図２０の例では、接地電位ＶＳＳ）であるとき、データ電位Ｄ＜０＞は、参照電位Ｖ１ｒｅｆよりも低い。この場合“１”のライトが正常に行われていない。そのため、ライト動作が継続される。しかし、データ電位Ｄ＜０＞の値にはばらつきがある。データ電位Ｄ＜０＞がすでに参照電位Ｖ１ｒｅｆの近傍であるときに、データ電位Ｄ＜０＞が参照電位Ｖ１ｒｅｆの近傍ではないときと同じ書き込み強度でライトが行われた場合、書き込み過ぎになる可能性がある。

【0194】

第３の実施の形態の抵抗変化型メモリでは、データ電位Ｄ＜０＞が参照電位Ｖ１ｒｅｆより低く、且つ、参照電位Ｖｓ１ｒｅｆよりも高い場合に、出力信号ｓａｏｕｔがＨレベル、出力信号ｓｏｕｔ１がＬレベルになる。このとき、ライト制御回路２７ｇが、データ電位Ｄ＜０＞が参照電位Ｖｓ１ｒｅｆよりも低い場合（出力信号ｓａｏｕｔ０，ｓａｏｕｔ１が共にＬレベルの場合）に比べて書き込み強度を弱くすることで、書き込み過ぎを防げる。

【0195】

その後、図２０におけるタイミングｔ１４８からタイミングｔ１４９の各信号や各部の電位の変化は、“０”ライトベリファイ時と同じである。また、タイミングｔ１４９からタイミングｔ１５０における各信号や各部の電位の変化は、リード時と同じである。

【0196】

上記のような第３の実施の形態の抵抗変化型メモリでは、供給電位切替回路５０が、ツインセンスアンプ方式のリードを実現するセンスアンプ２７ｉａ，２７ｉｂに供給する電位を、リード時とライトベリファイ時とで切り替えている。このため、第２の実施の形態の抵抗変化型メモリ２０と同様の効果が得られる。さらに、第３の実施の形態の抵抗変化型メモリでは、センスアンプ部５１は、“０”ライトベリファイ時及び“１”ライトベリファイ時において、各々２つの参照電位を用いる。“０”ライトベリファイ時には、参照電位Ｖ０ｒｅｆ，Ｖｓ０ｒｅｆが用いられ、“１”ライトベリファイ時には、参照電位Ｖ１ｒｅｆ，Ｖｓ１ｒｅｆが用いられる。そして、センスアンプ部５１は、データ電位Ｄ＜０＞とこれら２つの参照電位との増幅結果に基づいた２つの出力信号ｓａｏｕｔ０，ｓａｏｕｔ１を出力する。これにより、どの程度までライトが進んでいるのかを判別可能となる。また、出力信号ｓａｏｕｔ０，ｓａｏｕｔ１に基づいて、書き込み強度を調整することにより、書き込み過ぎを防止でき、適切な条件でライトを行える。

【0197】

また、データ電位Ｄ＜０＞が目的とする参照電位Ｖ０ｒｅｆまたは参照電位Ｖ１ｒｅｆから離れている場合には、書き込み強度が高くなるため、書き込み時間を短縮できる。
以上、実施の形態に基づき、本発明の抵抗変化型メモリ及び抵抗変化型メモリの制御方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

【符号の説明】

【0198】

１０ 抵抗変化型メモリ
１１ センスアンプ部
１１ａ，１１ｂ センスアンプ
１２ 供給電位切替回路
１３ メモリセル
１３ａ メモリ素子
ＢＬ ビット線
ｓｅｌ 信号
Ｖｄａｔａ データ電位
Ｖｉｎ１，Ｖｉｎ２ 電位
Ｖｏｕｔ 出力電位
Ｖ０ｒｅｆ，Ｖ１ｒｅｆ 参照電位

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】