特許 7121499 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-08-09

(45)【発行日】2022-08-18

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20220810BHJP

   H01L 21/768 20060101ALI20220810BHJP

   H01L 23/522 20060101ALI20220810BHJP

   H01L 21/304 20060101ALI20220810BHJP

【ＦＩ】

H01L21/88 J

H01L21/304 621D

【請求項の数】 4

(21)【出願番号】P 2018019791

(22)【出願日】2018-02-07

(65)【公開番号】P2019140162

(43)【公開日】2019-08-22

【審査請求日】2021-01-05

(73)【特許権者】

【識別番号】391011102

【氏名又は名称】株式会社岡本工作機械製作所

(74)【代理人】

【識別番号】100165423

【弁理士】

【氏名又は名称】大竹 雅久

(72)【発明者】

【氏名】山本 栄一

(72)【発明者】

【氏名】三井 貴彦

【審査官】宇多川 勉

(56)【参考文献】

【文献】特表平０８－５０９８４２（ＪＰ，Ａ）

【文献】特表２０１６－５４０３９１（ＪＰ，Ａ）

【文献】特開２０１２－２５３３３３（ＪＰ，Ａ）

【文献】特開２０１５－０３２６７９（ＪＰ，Ａ）

【文献】特開２００３－２４３３９６（ＪＰ，Ａ）

【文献】特開２０１１－１５９８８９（ＪＰ，Ａ）

【文献】特開２００８－０７１８３１（ＪＰ，Ａ）

【文献】特開２０１５－００５６９０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／３０４

(57)【特許請求の範囲】

【請求項1】

Ｓｉ活性層、埋め込み絶縁層及びＳｉ支持基板がこの順番に配設されている絶縁分離Ｓｉ基板の前記Ｓｉ活性層に半導体デバイス素子を形成する工程と、
前記半導体デバイス素子が形成された素子領域層に前記Ｓｉ活性層及び前記埋め込み絶縁層を貫通して前記Ｓｉ支持基板の一部領域に達する複数の貫通電極穴を形成する工程と、
前記貫通電極穴に絶縁膜、バリア膜及びＣｕ膜を順次形成して前記貫通電極穴を完全に充填させてＳｉ貫通電極を形成する工程と、
前記Ｓｉ貫通電極が形成された前記素子領域層の外面に前記半導体デバイス素子に接続される配線層を含む多層配線層を形成する工程と、
前記多層配線層が形成された後に前記Ｓｉ支持基板を除去して前記Ｓｉ貫通電極の前記Ｃｕ膜を露出させる工程と、を具備し、
前記Ｓｉ支持基板の除去は、ダイヤモンド砥石による研削法または前記研削法とＣＭＰ法の組み合わせによって行われ、
前記Ｃｕ膜を露出させる工程では、前記研削法による粗研削と仕上げ研削の工程が行われ、少なくとも前記仕上げ研削の工程では、前記ダイヤモンド砥石に高圧水を噴射しながら研削が行われることを特徴とする半導体装置の製造方法。

【請求項2】

前記多層配線層を形成する工程まで実行されて形成された第１のデバイス層に、他の前記絶縁分離Ｓｉ基板を用いて前記多層配線層を形成する工程まで実行されて形成された第２のデバイス層が接合されることを特徴とする請求項１に記載の半導体装置の製造方法。

【請求項3】

前記第１のデバイス層に形成された前記多層配線層に、前記第２のデバイス層に形成された前記多層配線層が接合されることを特徴とする請求項２に記載の半導体装置の製造方法。

【請求項4】

前記第２のデバイス層が接合された後に、前記第２のデバイス層に形成された前記Ｓｉ支持基板を除去して前記第２のデバイス層に形成された前記Ｓｉ貫通電極の前記Ｃｕ膜を露出させる工程が実行され、
更に他の前記絶縁分離Ｓｉ基板を用いて前記多層配線層を形成する工程まで実行されて第３のデバイス層が形成され、
前記第２のデバイス層に形成され前記Ｃｕ膜が露出された前記素子領域層に、前記第３のデバイス層に形成された前記多層配線層が接合されることを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関し、特に、Ｓｉ貫通電極が埋め込まれる絶縁分離Ｓｉ基板を使用した半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体デバイスには、より多くの情報をより早く伝達し、且つ小型で低消費電力であることが求められている。従来、これらの要求等は、半導体デバイスを微細化するというツールによって解決されてきた。

【0003】

しかしながら、微細化の限界及びコストアップが問題となっており、微細化に代わるツールとして、Ｓｉ貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）による半導体デバイスの三次元化が進められている。

【0004】

例えば、特許文献１には、本願発明者らが発明した、銅貫通電極付き半導体基板の平坦化研削加工方法が開示されている。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１５－２３１１３号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

半導体装置の分野では、より多くの三次元多層化デバイス（三次元デバイス）を実現するため、各デバイスウェーハには、更なる薄層化と、デバイス間接続安定性（歩留まり）の向上、及び低コスト化が要求されている。現在においては、多くのプロセス上及び構造上の課題があり、国内外を問わず開発が進められている。

【0007】

具体的には、半導体デバイスウェーハは、現在３０～４０μｍの厚さになっており、今後５～２０μｍに超薄層化されて、高性能化され超多層化されることが要求されている。この超薄層化のプロセスを実現するために、半導体デバイスウェーハは、樹脂を介してサポートウェーハで保持され、薄化加工時や搬送時に割れのリスクが排除されている。

【0008】

サポートウェーハは、シリコン（Ｓｉ）若しくはガラスを用いて半導体デバイスウェーハと略同サイズに形成されている。そして、サポートウェーハは、半導体デバイスウェーハに対して、シリコンやエポキシ、ポリイミド等の樹脂を介して接合されている。

【0009】

サポートウェーハに接合された半導体デバイスウェーハは、その裏面が研削や研磨によって薄層化される。裏面が薄層化された半導体デバイスウェーハは、サポートウェーハに接合された樹脂の界面から剥離されるが、この剥離時に割れのリスクが発生する。

【0010】

貼り合わせに使用される樹脂は、通常３０～５０μｍの厚さであるが、その面内ばらつきは２～３μｍである。この樹脂の厚さばらつきは、薄層化研削時に、そのまま半導体デバイスウェーハの厚さばらつきとなる。そのため、厚さ１０μｍ程度の半導体ウェーハになると、前記した厚さのばらつきによって半導体装置のデバイス性能や歩留まりに大きな影響が与えられ、実用化を阻害する大きな課題となっている。

【0011】

本願発明者らは、この樹脂の厚さばらつきの影響を排除するため、特許文献１に示す様に、薄層化研削中に計測される厚みを自動的に補正しウェーハ面内の厚さばらつきを最小化する技術を提案している。しかしながら、同文献に開示された半導体基板の平坦化研削加工方法では、非常に高度な研削装置とそのアルゴリズムが必要となる。

【0012】

本発明は、上記の事情に鑑みてなされたものであり、その目的とするところは、三次元デバイスの製造過程において、各デバイス層の薄層化時に必要であったサポートウェーハの貼り合わせと剥離の工程を排除することで、貼り合わせ時の厚さばらつきの課題、剥離時のデバイスの割れリスクの問題、及びこれらの工程を付加することによるコスト増の課題を原理的に排除することができる半導体装置の製造方法を提供することにある。

【課題を解決するための手段】

【0013】

本発明の半導体装置の製造方法は、Ｓｉ活性層、埋め込み絶縁層及びＳｉ支持基板がこの順番に配設されている絶縁分離Ｓｉ基板の前記Ｓｉ活性層に半導体デバイス素子を形成する工程と、前記半導体デバイス素子が形成された素子領域層に前記Ｓｉ活性層及び前記埋め込み絶縁層を貫通して前記Ｓｉ支持基板の一部領域に達する複数の貫通電極穴を形成する工程と、前記貫通電極穴に絶縁膜、バリア膜及びＣｕ膜を順次形成して前記貫通電極穴を完全に充填させてＳｉ貫通電極を形成する工程と、前記Ｓｉ貫通電極が形成された前記素子領域層の外面に前記半導体デバイス素子に接続される配線層を含む多層配線層を形成する工程と、前記多層配線層が形成された後に前記Ｓｉ支持基板を除去して前記Ｓｉ貫通電極の前記Ｃｕ膜を露出させる工程と、を具備し、前記Ｓｉ支持基板の除去は、ダイヤモンド砥石による研削法または前記研削法とＣＭＰ法の組み合わせによって行われ、前記Ｃｕ膜を露出させる工程では、前記研削法による粗研削と仕上げ研削の工程が行われ、少なくとも前記仕上げ研削の工程では、前記ダイヤモンド砥石に高圧水を噴射しながら研削が行われることを特徴とする。

【発明の効果】

【0014】

本発明の半導体装置の製造方法によれば、絶縁分離Ｓｉ基板（ＳＯＩ基板：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ Ｗａｆｅｒ）のＳｉ活性層に半導体デバイス素子を形成する工程と、半導体デバイス素子が形成された素子領域層に絶縁分離Ｓｉ基板のＳｉ活性層及び埋め込み絶縁層を貫通してＳｉ支持基板の一部領域に達する複数の貫通電極穴を形成する工程と、貫通電極穴に絶縁膜、バリア膜及びＣｕ膜を順次形成してＳｉ貫通電極を形成する工程と、Ｓｉ貫通電極が形成された素子領域層の外面に多層配線層を形成する工程と、多層配線層が形成された後にＳｉ支持基板を除去してＳｉ貫通電極のＣｕ膜を露出させる工程と、を具備する。そのため、従来の製造過程で行われていたサポートウェーハの貼り合わせと剥離の工程を排除することができる。即ち、半導体デバイス素子及び多層配線層を形成する一連のデバイスプロセスと、Ｓｉ貫通電極を形成するプロセス及びデバイス層を薄化するプロセスの間に、従来のサポートウェーハを用いたプロセスを行う必要がない。

【0015】

これにより、サポートウェーハを利用することによる半導体装置の製造方法におけるデバイスウェーハの厚さばらつきの課題を無くし、薄層化された高性能な半導体デバイスを製造することができる。そして、デバイスウェーハの割れや欠けのリスクを回避することができ、歩留まりの良い低コストな半導体デバイスを製造することができる。

【0016】

また、従来のバンプ形成工程を排除することができ、バンプを形成するための材料等を接合するための各種成膜が不要になる。これにより、製造工程の大幅な簡略化を図ることができると共に、半導体装置の低コスト化を図ることができる。

【0017】

また、本発明の半導体装置の製造方法によれば、Ｓｉ支持基板の除去は、ダイヤモンド砥石による研削法または前記研削法とＣＭＰ法の組み合わせによって行われても良い。これにより、薄層化された高性能で歩留まりの良い半導体デバイスの製造が可能となる。

【0018】

また、本発明の半導体装置の製造方法によれば、多層配線層を形成する工程まで実行されて形成された第１のデバイス層に、他の絶縁分離Ｓｉ基板を用いて多層配線層を形成する工程まで実行されて形成された第２のデバイス層が接合されても良い。これにより、従来のサポートウェーハを用いることなく形成された第１のデバイス層及び第２のデバイス層を接合して、高密度で低電力且つ高速な三次元化された半導体装置を低コストに製造することができる。

【0019】

また、本発明の半導体装置の製造方法によれば、第１のデバイス層に形成された多層配線層に、第２のデバイス層に形成された多層配線層が接合されても良い。これにより、第１のデバイス層及び第２のデバイス層を、それぞれのＳｉ支持基板が除去されていない状態で接合することができる。よって、厚さばらつきや割れリスクの少ない高精度且つ低コストな三次元化された半導体装置の加工方法が実現される。

【0020】

また、本発明の半導体装置の製造方法によれば、第２のデバイス層が接合された後に、第２のデバイス層に形成されたＳｉ支持基板を除去して第２のデバイス層に形成されたＳｉ貫通電極のＣｕ膜を露出させる工程が実行され、更に他の絶縁分離Ｓｉ基板を用いて多層配線層を形成する工程まで実行されて第３のデバイス層が形成され、第２のデバイス層に形成されＣｕ膜が露出された素子領域層に、第３のデバイス層に形成された多層配線層が接合されても良い。これにより、第１のデバイス層、第２のデバイス層、第３のデバイス層及び必要に応じて更に多数のデバイス層を有する高性能な三次元化された半導体装置を高効率且つ低コストに生産することができる。

【図面の簡単な説明】

【0021】

【図1】本発明の実施形態に係る半導体装置の製造方法の（Ａ）絶縁分離Ｓｉ基板、（Ｂ）半導体デバイス素子を形成する工程、（Ｃ）貫通電極穴を形成する工程を示す断面図である。

【図2】本発明の実施形態に係る半導体装置の製造方法の（Ａ）Ｓｉ貫通電極を形成する工程、（Ｂ）多層配線層を形成する工程、（Ｃ）Ｃｕ膜を露出させる工程を示す断面図である。

【図3】本発明の実施形態に係る半導体装置の製造方法のデバイス層を接合する工程を示す断面図である。

【図4】本発明の実施形態に係る半導体装置の製造方法のデバイス層を接合する工程を示す断面図である。

【発明を実施するための形態】

【0022】

以下、本発明の実施形態に係る半導体装置の製造方法を図面に基づき詳細に説明する。
図１及び図２は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。図１（Ａ）は、ベース基板となる絶縁分離Ｓｉ基板１を示し、図１（Ｂ）は、素子領域層１０となる半導体デバイス素子１１を形成する工程を示し、図１（Ｃ）は、貫通電極穴２１を形成する工程を示している。図２（Ａ）は、Ｓｉ貫通電極２０を形成する工程を示し、図２（Ｂ）は、多層配線層３０を形成する工程を示し、図２（Ｃ）は、Ｃｕ膜２４を露出させる工程を示している。

【0023】

図１（Ａ）に示すように、本発明に係る半導体装置の製造方法では、ベース基板として、Ｓｉ活性層２と、埋め込み絶縁層３と、Ｓｉ支持基板４と、を有する絶縁分離Ｓｉ基板１が用いられる。

【0024】

絶縁分離Ｓｉ基板１のＳｉ活性層２は、半導体デバイス素子１１（図１（Ｂ）参照）等を構築するための層である。Ｓｉ活性層２の厚さは、１～２０μｍの範囲であり、好ましくは、１～５μｍである。

【0025】

埋め込み絶縁層３は、Ｓｉ活性層２とＳｉ支持基板４を分離するための酸化層等であり、Ｓｉ活性層２とＳｉ支持基板４の間に形成されている。また、埋め込み絶縁層３は、Ｓｉ支持基板４が切除されて他のデバイス層等が接合される際には、Ｓｉ活性層２側に形成された素子領域層１０（図１（Ｂ）参照）と、反対側に接合された前記デバイス等と、を分離するための層となる。

【0026】

埋め込み絶縁層３は、ＳｉＯ_２から形成されたものが一般的である。イオン阻止能を向上させるため、埋め込み絶縁層３は、材料としてＳｉＮやＳｉＢＮＯが用いられても良いし、ＳｉＯ_２／ＳｉＮ等の積層構造であっても良い。
埋め込み絶縁層３の厚さは、例えば、５００ｎｍであり、分離されるデバイス層等の特性上の要求から１００～２０００ｎｍの範囲に選択されても良い。

【0027】

Ｓｉ支持基板４は、半導体装置を製造する各工程において素子領域層１０等を支えるために用いられる基板である。Ｓｉ支持基板４は、例えば、厚さ７２０μｍのものが用いられる。なお、Ｓｉ支持基板４は、各工程を進めるために必要な厚さとして、６００～８００μｍのものが用いられても良い。

【0028】

図１（Ｂ）に示すように、半導体デバイス素子１１を形成する工程は、Ｓｉ活性層２内にトランジスタ等を中心とする各種デバイスを形成する工程である。その主な工程は、素子分離絶縁層１５を形成する工程、チャネル領域１３を形成する工程、ゲート絶縁層１６を形成する工程、ゲートポリＳｉ電極層１７を形成する工程、ソース・ドレイン領域１２を形成する工程、ソース・ドレイン電極層１４を形成する工程、ゲート電極層１８を形成する工程である。これら一連の工程により、埋め込み絶縁層３の上面に半導体デバイス素子１１が形成された素子領域層１０が形成される。

【0029】

半導体デバイス素子１１の各種パターン形成は、ＡｒＦエキシマレーザステッパーで行われ、素子分離絶縁層１５は、高温ＣＶＤ法、ゲート絶縁層１６は、熱酸化法で形成される。また、チャネル領域１３とソース・ドレイン領域１２は、イオン注入法で形成される。ゲートポリＳｉ電極層１７、ソース・ドレイン電極層１４及びゲート電極層１８は、ＣＶＤ法で形成される。

【0030】

次に、図１（Ｃ）に示すように、貫通電極穴２１を形成する工程が行われる。貫通電極穴２１を形成する工程は、ＲＩＥ（リアクティブイオンエッチング）技術によりフッ素系ガスを用いて行われ、貫通電極穴２１は、素子領域層１０に対して略垂直に加工される。

【0031】

具体的には、半導体デバイス素子１１が形成された素子領域層１０を貫通してＳｉ支持基板４の上面に達する貫通電極穴２１が形成される。貫通電極穴２１は、Ｓｉ貫通電極２０を形成するためのビアであり、絶縁分離Ｓｉ基板１（図１（Ａ）参照）のＳｉ活性層２及び埋め込み絶縁層３を貫通し、埋め込み絶縁層３側からＳｉ支持基板４の一部を約１μｍの深さまで貫通している。

【0032】

次に、図２（Ａ）に示すように、Ｓｉ貫通電極２０を形成する工程が行われる。Ｓｉ貫通電極２０を形成する工程では、素子領域層１０の上面側に開口した貫通電極穴２１の内面を覆うように、先ず、絶縁分離のための絶縁膜２２が形成される。絶縁膜２２は、例えば、ＣＶＤ法により、約３００ｎｍの厚さに形成される。

【0033】

そして、Ｓｉ貫通電極２０によるＣｕ汚染を防止するための膜として、絶縁膜２２の内側にバリア膜２３が形成される。バリア膜２３は、例えば、ＴｉＮ層やＴａＮ層による厚さ約３０ｎｍの層であり、スパッタリング法によって形成される。

【0034】

更に、バリア膜２３の内側には、Ｃｕ膜２４が形成される。Ｃｕ膜２４は、例えば、スパッタリング法によって厚さ約５０ｎｍに形成される。そして、貫通電極穴２１の内部すべてが埋め込まれるように、Ｃｕ膜２４は、電気めっき法によって形成される。
そして、貫通電極穴２１以外の素子領域層１０の上面に形成されたＣｕ膜２４、バリア膜２３及び絶縁膜２２は、ＣＭＰ法で除去される。

【0035】

次に、図２（Ｂ）に示すように、多層配線層３０を形成する工程が実行される。多層配線層３０は、複数の配線層、例えば、第１の配線層３１、第２の配線層３２、第３の配線層３３及び第４の配線層３４からなる４層の配線層が配線層間絶縁層３９の内部に形成された多層配線の領域である。なお、多層配線層３０を形成する配線層の数や形状は、上記の例に限定されるものではない。例えば、積層される配線層の数は、３～１０層またはそれ以上であっても良い。

【0036】

多層配線層３０は、例えば、ダマシン法またはデュアルダマシン法により形成される。先ず、素子領域層１０の上面を覆うように、配線層間絶縁層３９に囲まれる第１の配線層３１が形成される。

【0037】

具体的には、ＡｒＦステッパーによりレジストパターニングが行われ、ＣＦ_４系ガスを用いたＲＩＥ法で加工されて、溝が作製される。その後、スパッタリング法によってバリア膜が形成され、電気メッキによってＣｕ層が埋め込まれる。最後に、溝以外に形成された不要なＣｕ層及びバリア膜がＣＭＰ法による研磨によって除去され、第１の配線層３１が完成する。

【0038】

また、上記と略同様の工程により、第１の配線層３１の上面に第１のビア層３５が形成されても良い。そして、上記工程を繰り返すことにより、第１の配線層３１、第２の配線層３２、第３の配線層３３及び第４の配線層３４を有する多層配線層３０が形成される。

【0039】

なお、第２の配線層３２以降は、第２の配線層３２と第２のビア層３６を同時にＣｕ層で埋め込むことが可能なデュアルダマシン法によって形成されても良い。第３の配線層３３と第３のビア層３７、及び第４の配線層３４と第４のビア層３８についても同様である。これにより、多層配線層３０を形成する工程を短縮することができる。

【0040】

次に、図２（Ｃ）に示すように、Ｓｉ貫通電極２０のＣｕ膜２４（ＴＳＶビアＣｕ）を露出させる工程が行われる。具体的には、素子領域層１０及び多層配線層３０を含むデバイス層４０の下方に位置するＳｉ支持基板４（図２（Ｂ）参照）が研削法等によって除去されて、Ｃｕ膜２４が露出する。

【0041】

Ｓｉ支持基板４の研削は、粗研削と仕上げ研削の２工程で行われる。粗研削ではビトリファイドボンドの＃５００ダイヤモンド砥石が用いられる。そして、ダイヤモンド砥石の送り速度２００μｍ／ｍｉｎ、砥石回転数２０００ｍｉｎ^－１、ウェーハ回転数３００ｍｉｎ^－１の条件で加工が行われる。これにより、Ｃｕ膜２４は、素子領域層１０の下面に対する残り厚さ５０μmまで除去される。

【0042】

仕上げ研削では、研削中にＳｉ貫通電極２０のＣｕ膜２４や埋め込み絶縁層３が露出するため、高圧水を砥石に噴射しながら行う研削手法が実行される。具体的には、ビトリファイドボンドの＃８０００ダイヤモンド砥石が用いられ、送り速度２０μｍ／ｍｉｎ、砥石回転数３０００ｍｉｎ^－１、ウェーハ回転数３００ｍｉｎ^－１の条件で加工が行われる。

【0043】

そして、仕上げ研削は、Ｓｉ支持基板４が完全に無くなるまで行われる。この仕上げ研削により、埋め込み絶縁層３の表面粗さは約３ｎｍ（Ｒａ）となり、高精度なデバイス層４０が得られる。

【0044】

なお、粗研削、仕上げ研削ともに上記条件に限定されるわけではない。粗研削及び仕上げ研削は、砥石の状態や番手によって最適条件が存在すると共に、Ｓｉ貫通電極２０のＣｕ密度に好適に対応するよう高圧水の噴出圧力の調整が可能である。

【0045】

上記の加工例では、Ｓｉ貫通電極２０のＣｕ密度１０％において、＃８０００砥石の組み合わせで最適値となる６ＭＰａの噴出圧力で行われる例を示した。Ｃｕ密度が低い場合は低噴出圧力側、Ｃｕ密度が高い場合は高噴出圧力側に最適値があるとして、好適な条件で研削加工が行われても良い。また、砥石が高番手になると低噴出力側に、低番手になると高噴出圧力側に最適値があるとして、好適な条件で研削加工が行われても良い。

【0046】

また、上記の実施形態ではすべてのＳｉ支持基板４を研削法により除去する例を示したが、本発明は、研削法とＣＭＰ法の組み合わせ、または混酸エッチング法とＣＭＰ法の組み合わせによっても同様の構造を実現できる。

【0047】

具体的には、Ｓｉ支持基板４を除去する工程では、固定砥粒を用いた研削技術ですべてのＳｉ支持基板４を除去する方法が採用されても良い。また、固定砥粒を用いた研削技術で概ねＳｉ支持基板４を除去した後、遊離砥粒を用いたＣＭＰ技術で残ったＳｉ支持基板４を完全に除去する方法が用いられても良い。また、混酸（フッ酸、硝酸、酢酸を混合したもの等）で概ねＳｉ支持基板４を除去した後、遊離砥粒を用いたＣＭＰ技術で残ったＳｉ支持基板４を完全に除去する方法を採用することも可能である。これらの方法でＳｉ支持基板４の除去が行われることにより、薄層化された高性能で歩留まりの良い半導体デバイスの製造が可能となる。

【0048】

以上、図１及び図２を参照して説明した本実施形態に係る半導体装置の製造方法によれば、従来の製造過程で行われていたサポートウェーハの貼り合わせと剥離の工程を排除することができる。即ち、半導体デバイス素子１１を含む素子領域層１０及び多層配線層３０を形成する一連のデバイスプロセスと、Ｓｉ貫通電極２０を形成するプロセス及びデバイス層４０を薄化するプロセスの間に、従来のサポートウェーハを用いたプロセスを行う必要がない。

【0049】

これにより、サポートウェーハを利用することによる半導体装置の製造方法におけるデバイスウェーハの厚さばらつきの課題を無くし、薄層化された高性能な半導体デバイスを製造することができる。そして、デバイスウェーハの割れや欠けのリスクを回避することができ、歩留まりの良い低コストな半導体デバイスを製造することができる。

【0050】

また、従来のバンプ形成工程を排除することができ、バンプを形成するための材料等を接合するための各種成膜が不要になる。これにより、製造工程の大幅な簡略化を図ることができると共に、半導体装置の低コスト化を図ることができる。

【0051】

次に、図３及び図４を参照して、半導体デバイスが三次元化された半導体装置（三次元半導体装置）の製造方法について詳細に説明する。なお、既に説明した実施形態の製造方法と同一若しくは同様の作用、効果を奏する構成要素については、同一の符号を付し、その説明を省略する。

【0052】

図３は、本発明の実施形態に係る半導体装置の製造方法において、第１のデバイス層４１と第２のデバイス層４２を接合する工程を示す断面図である。図３に示すように、第１のデバイス層４１と第２のデバイス層４２は、それぞれの多層配線層３０が、電気的且つ物理的に接合される。

【0053】

第１のデバイス層４１に形成された多層配線層３０に、第２のデバイス層４２に形成された多層配線層３０が接合されることにより、第１のデバイス層４１及び第２のデバイス層４２を、それぞれのＳｉ支持基板４が除去されていない状態で接合することができる。よって、厚さばらつきや割れリスクの少ない高精度且つ低コストな三次元化された半導体装置の加工方法が実現される。

【0054】

第１のデバイス層４１及び第２のデバイス層４２は、図１及び図２を参照して既に説明した半導体装置の製造方法によって形成されたものであり、図２（Ｂ）に示す多層配線層３０を形成する工程まで実行されているものである。

【0055】

第１のデバイス層４１及び第２のデバイス層４２の接合は、表面活性化常温接合法（ＳＡＢ：Ｓｕｒｆａｃｅ Ａｃｔｉｖｅ Ｂｏｎｄｉｎｇ）によって行われる。詳しくは、Ａｒイオンによる表面活性化が行われた後に、圧力約５００ｇ／ｃｍ^２で、それぞれの多層配線層３０同士が接合される。これにより、多層配線層３０の接合歩留まりを約１００％とし、接合抵抗の増加を無視できる程度の低レベルとし、且つ、第１のデバイス層４１と第２のデバイス層４２のアライメント誤差を１μｍ以下とすることができる。

【0056】

上記のＳＡＢによる接合法によれば、第１のデバイス層４１及び第２のデバイス層４２を常温で接合することが可能である。よって、ＳＡＢによる接合法は、熱による変形や反りの問題がないため有利である。なお、第１のデバイス層４１及び第２のデバイス層４２を接合する方法としては、原理的には加熱が必要であるが、プラズマ接合法等が適用されても良い。

【0057】

そして、第１のデバイス層４１及び第２のデバイス層４２が接合された後に、第２のデバイス層４２に形成されていたＳｉ支持基板４が除去されることになる。第２のデバイス層４２のＳｉ支持基板４を除去する工程は、図２（Ｃ）を参照して既に説明した各種方法による。

【0058】

図４は、本実施形態に係る半導体装置の製造方法のデバイス層を接合する工程を示す断面図であり、前述の工程により第１のデバイス層４１と第２のデバイス層４２が接合された後に、更に第３のデバイス層４３及び第４のデバイス層４４を接合する工程を示している。

【0059】

図４に示すように、先ず、前述の通り、第２のデバイス層４２のＳｉ支持基板４（図３参照）が研削法等によって完全に除去される。これにより、第２のデバイス層４２は、Ｓｉ貫通電極２０のＣｕ膜２４が露出した状態になる。

【0060】

第３のデバイス層４３は、既に説明した製造方法によって、図２（Ｂ）に示すように、素子領域層１０及び多層領域層３０が形成された状態にまで加工されている。そして、図４に示すように、第３のデバイス層４３は、その多層配線層３０が、第２のデバイス層４２のＳｉ貫通電極２０が露出した素子領域層１０に、ＳＡＢ法により接合される。

【0061】

第３のデバイス層４３は、その多層配線層３０が第２のデバイス層４２の素子領域層１０に接合された後、図示しないＳｉ支持基板（図１に示すＳｉ支持基板４と略同等）が研削法等によって完全に除去される。

【0062】

第４のデバイス層４４についても、上記と同様の工程により、第３のデバイス層４３に接合される。即ち、第４のデバイス層４４は、図２（Ｂ）に示す状態になるまで略同様の工程によって形成され、その多層配線層３０が、第３のデバイス層４３の素子領域層１０に接合される。

【0063】

そして、第４のデバイス層４４の図示しないＳｉ支持基板（図１に示すＳｉ支持基板４と略同等）は、研削法等によって完全に除去される。なお、これらと同様の工程が繰り返し実行されることにより、更に多数のデバイス層が接合されても良い。

【0064】

上記の工程が実行されることにより、第１のデバイス層４１から第４のデバイス層４４及び必要に応じて更に他のデバイス層が接続された後、最終的に、第１のデバイス層４１のＳｉ支持基板４が研削法等によって除去される。これにより、半導体デバイスが三次元化された半導体装置が製造される。

【0065】

このように、本実施形態によれば、従来のサポートウェーハを用いることなく形成された第１のデバイス層４１から第４のデバイス層４４、及び更に多層のデバイス層を接合することができる。これにより、高性能に三次元化された半導体装置を高効率且つ低コストに生産することができる。

【0066】

以上、図１ないし図４を参照して説明した通り、本実施形態に係る半導体装置の製造方法によれば、絶縁分離Ｓｉ基板１を使った高速且つ低電力が実現できるＣＭＯＳデバイス等の製造過程において、前工程（半導体デバイス素子１１を含む素子領域層１０を形成する工程までのプロセス）後に、絶縁分離Ｓｉ基板１のＳｉ活性層２、埋め込み絶縁層３及びその下部のＳｉ支持基板４の一部まで貫通するＳｉ貫通電極２０を形成する工程が実行される。

【0067】

即ち、絶縁分離Ｓｉ基板１を用いて、埋め込み絶縁層３上の薄いＳｉ活性層２上にＣＭＯＳ等のデバイスを作製する前工程が行われた後、薄いＳｉ活性層２と埋め込み絶縁層３及びその下部の支持基板であるＳｉ支持基板４の一部まで貫通するように貫通電極穴２１が形成される工程が行われる。そして、貫通電極穴２１に、絶縁膜２２、バリア膜２３及びＣｕ膜２４を順次形成し貫通電極穴２１を埋め込む工程が行われる。

【0068】

次いで、バックエンドプロセス（多層配線層３０を形成する工程）が行われ、ＣＭＯＳデバイスを完成させる工程が実行される。即ち、前記前工程で形成されたデバイス上にデバイス間を接続する多層配線層３０を形成する工程が行われる。

【0069】

そして、ウェーハ裏面のＳｉ支持基板４を除去してデバイスの薄化を完了する工程が行われる。具体的には、裏面側のＳｉ支持基板４は、研削等の手法で絶縁分離Ｓｉ基板１を構成する埋め込み絶縁層３の面に達するまで除去され、Ｓｉ貫通電極２０が露出する。

【0070】

これら一連の製造工程が実行されることにより、各デバイス層の薄層化時に、従来の製造方法において必要であったサポートウェーハの貼り合わせと剥離の工程が排除される。これにより、貼り合わせ時の厚さばらつきの課題、剥離時のデバイスの割れリスクの問題、及びこれらの工程を付加することによるコスト増の課題を原理的に排除することができる。

【0071】

本実施形態に係る半導体装置の製造方法は、各種デバイス（メモリー、ロジック、ＣＰＵ等）をウェーハレベルで積層して三次元構造を実現させることで、高密度で低電力、且つ高速な半導体装置を低コストで提供することができる。

【0072】

また、本実施形態の製造方法によれば、現在使われている各種携帯端末をはじめとして、今後発展が期待されるＩｏＴやＡＩを構成するキーデバイスとして高性能な半導体装置を提供することができ、産業の発展に貢献することができる。

【0073】

なお、本発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を逸脱しない範囲で、種々の変更実施が可能である。

【符号の説明】

【0074】

１ 絶縁分離Ｓｉ基板
２ Ｓｉ活性層
３ 埋め込み絶縁層
４ Ｓｉ支持基板
１０ 素子領域層
１１ 半導体デバイス素子
１２ ソース・ドレイン領域
１３ チャネル領域
１４ ソース・ドレイン電極層
１５ 素子分離絶縁層
１６ ゲート絶縁層
１７ ゲートポリＳｉ電極層
１８ ゲート電極層
２０ Ｓｉ貫通電極
２１ 貫通電極穴
２２ 絶縁膜
２３ バリア膜
２４ Ｃｕ膜
３０ 多層配線層
３１ 第１の配線層
３２ 第２の配線層
３３ 第３の配線層
３４ 第４の配線層
３５ 第１のビア層
３６ 第２のビア層
３７ 第３のビア層
３８ 第４のビア層
３９ 配線層間絶縁層
４０ デバイス層
４１ 第１のデバイス層
４２ 第２のデバイス層
４３ 第３のデバイス層
４４ 第４のデバイス層

【図1】

【図2】

【図3】

【図4】