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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-08-12
(45)【発行日】2022-08-22
(54)【発明の名称】メモリ・デバイスのためのドーパント変調型エッチング
(51)【国際特許分類】
H01L 21/8239 20060101AFI20220815BHJP
H01L 27/105 20060101ALI20220815BHJP
H01L 45/00 20060101ALI20220815BHJP
H01L 49/00 20060101ALI20220815BHJP
H01L 27/01 20060101ALI20220815BHJP
【ＦＩ】
H01L27/105 448
H01L27/105 449
H01L45/00 A
H01L45/00 Z
H01L49/00 Z
H01L27/01 311
【請求項の数】
38
(21)【出願番号】P 2020541947
(86)(22)【出願日】2019-01-29
(65)【公表番号】
(43)【公表日】2021-05-20
(86)【国際出願番号】 US2019015678
(87)【国際公開番号】W WO2019156856
(87)【国際公開日】2019-08-15
【審査請求日】2020-09-17
(31)【優先権主張番号】15/893,110
(32)【優先日】2018-02-09
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(74)【代理人】
【識別番号】100106851
【弁理士】
【氏名又は名称】野村 泰久
(72)【発明者】
【氏名】トルトレッリ インノチェンツォ
(72)【発明者】
【氏名】ロブステリ マティア
【審査官】小山 満
(56)【参考文献】
【文献】米国特許第０８５０２３４３（ＵＳ，Ｂ１）
【文献】特開２００８－１９８９７９（ＪＰ，Ａ）
【文献】特開２０１２－１６０７１０（ＪＰ，Ａ）
【文献】特開２００９－２１８２５９（ＪＰ，Ａ）
【文献】特開２００９－１３０１３８（ＪＰ，Ａ）
【文献】米国特許出願公開第２００８／０１９１１８８（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１２／０１９３５９５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１１／００３７０４５（ＵＳ，Ａ１）
【文献】国際公開第２００９／１１０１２０（ＷＯ，Ａ１）
【文献】米国特許出願公開第２００９／０１３４４３１（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００７／００９７７３９（ＵＳ，Ａ１）
【文献】特開２０１０－１８６８７２（ＪＰ，Ａ）
【文献】欧州特許出願公開第０１７８３８４４（ＥＰ，Ａ２）
【文献】米国特許出願公開第２０１０／０２０２１８６（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１０５
Ｈ０１Ｌ ２１／８２３９
Ｈ０１Ｌ ４５／００
Ｈ０１Ｌ ４９／００
Ｈ０１Ｌ ２７／０１
(57)【特許請求の範囲】
【請求項1】
第１のアクセス・ラインと、第２のアクセス・ラインと、
前記第１のアクセス・ラインおよび前記第２のアクセス・ラインと結合されたメモリ・セルであって、前記メモリ・セルはドーパントを用いてドーピングされたメモリ記憶素子を含み、前記メモリ記憶素子は前記第１のアクセス・ラインと前記第２のアクセス・ラインとの間の第１の方向に単調に減少または増加する前記ドーパントの濃度を有し、前記メモリ記憶素子は、前記メモリ記憶素子内の前記ドーパントの前記濃度の変化により少なくとも一部が生じるエッチングされたテーパを有する、メモリ・セルと
を備える、メモリ・デバイス。
【請求項2】
前記メモリ記憶素子の前記エッチングされたテーパは、前記メモリ記憶素子のドーパント変調型エッチングによるものである、請求項１に記載のメモリ・デバイス。
【請求項3】
前記ドーパントの前記濃度の前記変化は、エッチングされた前記テーパを形成するように前記メモリ記憶素子のエッチング速度に影響する、請求項１に記載のメモリ・デバイス。
【請求項4】
前記メモリ・セルは、前記第１のアクセス・ラインと結合された第１の表面と、前記第２のアクセス・ラインと結合された第２の表面とを含み、前記第１の表面の第１の面積は、前記第１の方向の前記ドーパントの前記濃度の前記変化に従って前記第２の表面の第２の面積よりも大きい、請求項１に記載のメモリ・デバイス。
【請求項5】
第１のアクセス・ラインと、
第２のアクセス・ラインと、
メモリ・セルであって、
前記第１のアクセス・ラインと結合された第１の表面と、
前記第２のアクセス・ラインと結合された第２の表面と、
ドーパントを用いてドーピングされたメモリ記憶素子であって、前記メモリ記憶素子は前記第１のアクセス・ラインと前記第２のアクセス・ラインとの間の第１の方向に単調に減少または増加する前記ドーパントの濃度を有する、メモリ記憶素子と
を備える、メモリ・セルと、
を備え、
前記第１の表面の第１の面積は、前記第１の方向の前記ドーパントの前記濃度の変化に従って前記第２の表面の第２の面積よりも大きく、
前記第１の表面の前記第１の面積および前記第２の表面の前記第２の面積は、前記メモリ・セルが論理状態を記憶するときに前記第２のアクセス・ラインにおいてまたはその近くにイオンを密集させることにより前記メモリ・セルに関係する感知ウィンドウを画定するように構成される比率を決定する、メモリ・デバイス。
【請求項6】
前記ドーパントの前記濃度は、第１のドーピング濃度から第２のドーピング濃度へと増加する、請求項１に記載のメモリ・デバイス。
【請求項7】
前記メモリ記憶素子の前記ドーパントの前記濃度は、前記第２のアクセス・ラインよりも前記第１のアクセス・ラインで高い、請求項１に記載のメモリ・デバイス。
【請求項8】
前記メモリ記憶素子は、カルコゲニド材料である、請求項１に記載のメモリ・デバイス。
【請求項9】
前記ドーパントは、インジウムである、請求項１に記載のメモリ・デバイス。
【請求項10】
前記メモリ・セルは、前記第１のアクセス・ラインと結合された第１の表面を有する第１の部分と、前記第２のアクセス・ラインと結合された第２の表面を有する第２の部分と、前記第１の部分と前記第２の部分との間のある断面積を有する第３の部分とを含み、前記第１の表面の第１の面積および前記第２の表面の第２の面積は、前記第１の方向の前記ドーパントの前記濃度の前記変化に従って前記第３の部分の前記断面積よりも両者とも小さい、請求項１に記載のメモリ・デバイス。
【請求項11】
メモリ・セルの第１のデッキであって、第１のアクセス・ラインと、
第２のアクセス・ラインと、
前記第１のアクセス・ラインと結合された第１の底部表面を有し前記第１の底部表面に対向する第１の上部表面を有する第１のメモリ・セルであり、前記第１の上部表面が前記第２のアクセス・ラインと結合され、前記第１のメモリ・セルがドーパントの第１のドーピング勾配および前記第１のドーピング勾配により少なくとも一部が生じるエッチングされたテーパである第１のテーパ・プロファイルを有する、第１のメモリ・セルと
を備える、第１のデッキと、
メモリ・セルの第２のデッキであって、
第３のアクセス・ラインと、
第４のアクセス・ラインと、
前記第４のアクセス・ラインと結合された第２の底部表面および前記第２の底部表面に対向する第２の上部表面を有する第２のメモリ・セルであり、前記第２の上部表面が前記第３のアクセス・ラインと結合され、前記第２のメモリ・セルが前記ドーパントの第２のドーピング勾配および前記第２のドーピング勾配に対応する第２のエッチングされたテーパ・プロファイルを有する、第２のメモリ・セルと
を備える、第２のデッキと
を備える、メモリ・デバイス。
【請求項12】
前記第１のドーピング勾配は、前記第１のメモリ・セル内の前記ドーパントの第１のドーピング濃度が前記第１の底部表面から前記第１の上部表面へと減少するようなものであり、前記第２のドーピング勾配は、前記第２のメモリ・セル内の前記ドーパントの第２のドーピング濃度が前記第２の上部表面から前記第２の底部表面へと減少するようなものである、請求項１１に記載のメモリ・デバイス。
【請求項13】
前記第１のアクセス・ラインおよび前記第３のアクセス・ラインは結合される、請求項１１に記載のメモリ・デバイス。
【請求項14】
前記第２のアクセス・ラインおよび前記第４のアクセス・ラインは結合される、請求項１１に記載のメモリ・デバイス。
【請求項15】
前記第１のデッキ上の前記第１のメモリ・セルの前記第１のドーピング勾配は、前記第２のデッキ上の前記第２のメモリ・セルの前記第２のドーピング勾配の逆である、請求項１１に記載のメモリ・デバイス。
【請求項16】
前記第２のドーピング勾配は、前記第１のドーピング勾配と同じである、請求項１１に記載のメモリ・デバイス。
【請求項17】
前記第１のメモリ・セルおよび前記第２のメモリ・セルは、カルコゲニド材料を含む、請求項１１に記載のメモリ・デバイス。
【請求項18】
メモリ・セルの第３のデッキであって、第５のアクセス・ラインと、
第６のアクセス・ラインと、
前記第６のアクセス・ラインと結合された第３の底部表面を有し、前記第３の底部表面に対向する第３の上部表面を有する第３のメモリ・セルであり、前記第３の上部表面が前記第５のアクセス・ラインと結合され、前記第３のメモリ・セルが前記ドーパントの前記第１のドーピング勾配を有する、第３のメモリ・セルと
を備える、第３のデッキと、
メモリ・セルの第４のデッキであって、
第７のアクセス・ラインと、
第８のアクセス・ラインと、
前記第８のアクセス・ラインと結合された第４の底部表面および前記第４の底部表面に対向する第４の上部表面を有する第４のメモリ・セルであり、前記第４の上部表面が前記第７のアクセス・ラインと結合され、前記第４のメモリ・セルが前記ドーパントの前記第２のドーピング勾配を有する、第４のメモリ・セルと
を備える、第４のデッキと
をさらに備え、
前記第６のアクセス・ラインおよび前記第３のアクセス・ラインは結合され、前記第８のアクセス・ラインおよび前記第５のアクセス・ラインは結合される、
請求項１１に記載のメモリ・デバイス。
【請求項19】
メモリ・セルの第１のデッキであって、第１のアクセス・ラインと、
第２のアクセス・ラインと、
前記第１のアクセス・ラインと結合された第１の底部表面および前記第１の底部表面に対向する第１の上部表面を有する第１のメモリ・セルであり、前記第１の上部表面が前記第２のアクセス・ラインと結合され、前記第１のメモリ・セルが、ドーパントを用いてドーピングされており、かつ前記第１の底部表面と前記第１の上部表面との間に第１のテーパ・プロファイルを有する、第１のメモリ・セルと
を備える、第１のデッキと、
メモリ・セルの第２のデッキであって、
第３のアクセス・ラインと、
第４のアクセス・ラインと、
前記第４のアクセス・ラインと結合された第２の底部表面および前記第２の底部表面に対向する第２の上部表面を有する第２のメモリ・セルであり、前記第２の上部表面が前記第３のアクセス・ラインと結合され、前記第２のメモリ・セルが前記第２の底部表面と前記第２の上部表面との間に前記第１のテーパ・プロファイルとは異なる第２のテーパ・プロファイルを有し、前記第１のテーパ・プロファイルは少なくとも一部が前記第１のメモリ・セルの前記ドーパントの濃度の変化により生じたエッチング・プロファイルである、第２のメモリ・セルと
を備える、第２のデッキと
を備える、メモリ・デバイス。
【請求項20】
前記第１のテーパ・プロファイルを備えた前記第１のメモリ・セルは、前記第１の底部表面から前記第１の上部表面へとテーパ化し、前記第２のテーパ・プロファイルを備えた前記第２のメモリ・セルは、前記第２の上部表面から前記第２の底部表面へとテーパ化する、請求項１９に記載のメモリ・デバイス。
【請求項21】
前記第１のアクセス・ラインおよび前記第３のアクセス・ラインは結合される、請求項１９に記載のメモリ・デバイス。
【請求項22】
前記第２のアクセス・ラインおよび前記第４のアクセス・ラインは結合される、請求項１９に記載のメモリ・デバイス。
【請求項23】
前記第１のデッキ内の前記第１のメモリ・セルの前記第１のテーパ・プロファイルは、前記第２のデッキ内の前記第２のメモリ・セルの前記第２のテーパ・プロファイルの鏡映である、請求項１９に記載のメモリ・デバイス。
【請求項24】
前記第１のメモリ・セルの前記ドーパントのドーピング濃度は、前記第１のアクセス・ラインと前記第２のアクセス・ラインとの間の第１の方向に不均一である、請求項１９に記載のメモリ・デバイス。
【請求項25】
メモリ・セルの第３のデッキであって、第５のアクセス・ラインと、
第６のアクセス・ラインと、
前記第５のアクセス・ラインと結合された第３の底部表面を有し、前記第３の底部表面に対向する第３の上部表面を有する第３のメモリ・セルであり、前記第３の上部表面が前記第６のアクセス・ラインに結合され、前記第３のメモリ・セルが前記第１のテーパ・プロファイルを有する、第３のメモリ・セルと
を備える、第３のデッキと、
メモリ・セルの第４のデッキであって、
第７のアクセス・ラインと、
第８のアクセス・ラインと、
前記第８のアクセス・ラインと結合された第４の底部表面および前記第４の底部表面に対向する第４の上部表面を有する第４のメモリ・セルであり、前記第４の上部表面が前記第７のアクセス・ラインと結合され、前記第４のメモリ・セルが前記第２のテーパ・プロファイルを有する、第４のメモリ・セルと
を備える、第４のデッキと
をさらに備え、
前記第５のアクセス・ラインおよび前記第３のアクセス・ラインは結合され、前記第８のアクセス・ラインおよび前記第６のアクセス・ラインは結合される、
請求項１９に記載のメモリ・デバイス。
【請求項26】
ドーパントの第１の勾配で第１のメモリ・セルの第１のメモリ記憶素子をドーピングすることと、前記第１のメモリ・セルの第１のテーパを形成するために前記第１のメモリ・セルをエッチングすることであって、前記ドーパントの前記第１の勾配が前記第１のメモリ・セルのエッチング速度に影響し、前記第１のテーパが前記ドーパントの前記第１の勾配に少なくとも一部基づく、エッチングすることと、
前記ドーパントの第２の勾配で第２のメモリ・セルの第２のメモリ記憶素子をドーピングすることであって、前記第１の勾配および前記第２の勾配は同じ勾配であり、前記第１のメモリ・セルはアクティブ・メモリ・セルであり、前記第２のメモリ・セルは非アクティブ・メモリ・セルである、ドーピングすることと、
前記第２のメモリ・セルの第２のテーパを形成するために前記第２のメモリ記憶素子をエッチングすることであって、前記ドーパントの前記第２の勾配は前記第２のメモリ・セルのエッチング速度に影響し、前記第２のテーパは前記ドーパントの前記第２の勾配に少なくとも一部基づく、エッチングすることと、
前記第２のメモリ・セルに１つまたは複数の電気的パルスを印加せずに前記第１のメモリ・セルに前記１つまたは複数の電気的パルスを印加することであって、前記１つまたは複数の電気的パルスを印加することは前記ドーパントの前記第１の勾配を前記第２の勾配とは異なる前記ドーパントの濃度に変える、印加すること
を含む、方法。
【請求項27】
前記第１のメモリ・セルは、第１のアクセス・ラインおよび第２のアクセス・ラインに結合され、前記第１のメモリ記憶素子をドーピングすることは、前記第１のアクセス・ラインと前記第２のアクセス・ラインとの間の第１の方向の前記第１のメモリ記憶素子内の前記ドーパントの第１の不均一なドーピング濃度を含む、請求項２６に記載の方法。
【請求項28】
前記第１のメモリ・セルは第１のメモリ・デッキ内にあり、前記第２のメモリ・セルは第２のメモリ・デッキ内にある、請求項２６に記載の方法。
【請求項29】
前記第１のメモリ・セルの前記第１のテーパは、前記第２のメモリ・セルの前記第２のテーパとは異なる、請求項２６に記載の方法。
【請求項30】
前記第１のメモリ・セルの前記第１のテーパは、前記第２のメモリ・セルの前記第２のテーパと同じである、請求項２６に記載の方法。
【請求項31】
前記第２のメモリ・セルは、第３のアクセス・ラインおよび第４のアクセス・ラインに結合され、前記第２のメモリ記憶素子をドーピングすることは前記第３のアクセス・ラインと前記第４のアクセス・ラインとの間の第２の方向に前記第２のメモリ記憶素子内の前記ドーパントの第２の不均一なドーピング濃度で前記第２のメモリ記憶素子をドーピングすることを含む、請求項２６に記載の方法。
【請求項32】
前記第１のメモリ記憶素子および前記第２のメモリ記憶素子は、カルコゲニド材料を含む、請求項２６に記載の方法。
【請求項33】
第１のアクセス・ラインと、第２のアクセス・ラインと、
前記第１のアクセス・ラインおよび前記第２のアクセス・ラインと結合されたメモリ・セルであって、前記メモリ・セルは、第１の幅およびドーパントの第１のドーピング濃度を有するカルコゲニド・メモリ記憶素子の第１の部分、第２の幅および前記ドーパントの第２のドーピング濃度を有する前記カルコゲニド・メモリ記憶素子の第２の部分を含む、メモリ・セルと
を備え、
前記カルコゲニド・メモリ記憶素子の前記第１の部分および前記第２の部分の少なくとも一部は、前記カルコゲニド・メモリ記憶素子内の前記ドーパントの前記第１のドーピング濃度および前記第２のドーピング濃度の変化により少なくとも一部が生じるエッチング速度の差に対応する形状を有する、メモリ・デバイス。
【請求項34】
前記カルコゲニド・メモリ記憶素子の前記第１の部分の前記第１の幅は、前記第２のドーピング濃度とは異なる前記第１のドーピング濃度に少なくとも一部基づいて前記カルコゲニド・メモリ記憶素子の前記第２の部分の前記第２の幅とは異なる、請求項３３に記載のメモリ・デバイス。
【請求項35】
前記カルコゲニド・メモリ記憶素子の前記第１の部分は前記第１のアクセス・ラインに結合され、前記第１のドーピング濃度は前記第２のドーピング濃度よりも高い、請求項３３に記載のメモリ・デバイス。
【請求項36】
前記カルコゲニド・メモリ記憶素子の前記第１の部分の前記第１の幅は、前記カルコゲニド・メモリ記憶素子の前記第２の部分の前記第２の幅と同じであり、前記第１のドーピング濃度は、前記第２のドーピング濃度とは異なる、請求項３３に記載のメモリ・デバイス。
【請求項37】
前記メモリ・セルは、第３の幅および前記ドーパントの第３のドーピング濃度を有する前記カルコゲニド・メモリ記憶素子の第３の部分を含み、前記第３の幅は、前記第１のドーピング濃度および前記第２のドーピング濃度とは異なる前記第３のドーピング濃度に少なくとも一部基づいて前記第１の幅および前記第２の幅よりも大きい、請求項３３に記載のメモリ・デバイス。
【請求項38】
前記ドーパントはインジウムである、請求項３３に記載のメモリ・デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本特許出願は、本発明の譲受人に譲渡された、２０１９年１月２９日出願の“Ｄｏｐａｎｔ－Ｍｏｄｕｌａｔｅｄ Ｅｔｃｈｉｎｇ ｆｏｒ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ”という名称の、Ｔｏｒｔｏｒｅｌｌｉ他による国際出願番号ＰＣＴ／ＵＳ２０１９／０１５６７８、及び、２０１８年２月９日出願の“Ｄｏｐａｎｔ－Ｍｏｄｕｌａｔｅｄ Ｅｔｃｈｉｎｇ ｆｏｒ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ”という名称の、Ｔｏｒｔｏｒｅｌｌｉ他による米国特許出願第１５／８９３，１１０号の優先権を主張するものであり、それらの全体が参照によって明示的に本明細書に組み込まれる。
【0002】
以下は、一般にメモリ・デバイス内のメモリ・セルのエッチングの量を制御するためにドーパントを使用することにより形成することができるメモリ・デバイスに関し、より詳細には、自己選択メモリ・デバイスのためのドーパント変調型エッチングに関する。
【背景技術】
【0003】
メモリ・デバイスは、コンピュータ、無線通信デバイス、カメラ、デジタル・ディスプレイなどの様々な電子デバイスに情報を記憶するために幅広く使用される。情報は、メモリ・デバイスの異なる状態をプログラミングすることによって記憶される。例えば、二値デバイスは、しばしば、論理「１」または論理「０」によって示される２つの状態を有する。他のシステムでは、３つ以上の状態を記憶することがある。記憶された情報にアクセスするために、電子デバイスの構成部品は、メモリ・デバイス内の記憶状態を読み取る、または感知することができる。情報を記憶するために、電子デバイスの構成部品は、メモリ・デバイス内の状態を書き込む、またはプログラミングすることができる。
【0004】
磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、動的ＲＡＭ（ＤＲＡＭ）、同期動的ＲＡＭ（ＳＤＲＡＭ）、強誘電ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、読取専用メモリ（ＲＯＭ）、フラッシュ・メモリ、相変化メモリ（ＰＣＭ）、およびその他を含む多数のタイプのメモリ・デバイスが存在する。メモリ・デバイスは、揮発性または不揮発性であってもよい。不揮発性メモリ、例えば、ＦｅＲＡＭは、外部電源がない場合でさえも、長期間、記憶した論理状態を維持することができる。揮発性メモリ・デバイス、例えば、ＤＲＡＭは、外部電源によって周期的にリフレッシュされない限り、時間の経過と共に、記憶された状態を失うことがある。メモリ・デバイスは、例えば、メモリ・セル密度を増加させること、読出し／書込み速度を増加させること、信頼性を高めること、データ保持を高めること、電力消費を減少させること、または製造コストを削減することによって改善することができる。
【0005】
いくつかのタイプのメモリ・デバイスは、異なる論理状態をプログラミングし感知するために、セルの両端間での抵抗の変化を使用することができる。例えば、自己選択メモリ・セルでは、論理状態は、メモリ・セル内のイオンの分布に基づいて記憶することができる。メモリ・セルの物理的な幾何形状は、セルのイオンの分布に影響することがあり、これが次に、セルの閾値電圧に影響することがある。閾値電圧は、セルの論理状態に関係するまたは示すことがある。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
テーパ型プロファイルまたは階段状プロファイルなどの非対称幾何形状の自己選択メモリ・セルは、メモリ・セル内のイオンの分布に影響することがある。メモリ・セル内のイオンの分布が変化すると、メモリ・セルの閾値電圧に影響することがあり、異なるプログラミング状態を記憶するために使用されることがある。例えば、特定のプログラミング・パルスを印加することは、セルの特定の電極にまたはその近くにイオンを密集させることがある。メモリ・セルの幾何形状は、セルに対する感知ウィンドウを改善することがあり、このことは対称プロファイルを備えたセルと比較して、より正確な感知をもたらすことがある。
【0008】
非対称プロファイルを有する自己選択メモリ・セルを製造するための技術が、本明細書に記載される。各メモリ・セルは、メモリ記憶素子内のイオンの分布に少なくとも一部基づいてセルの論理状態を記憶するメモリ記憶素子を有することができる。自己選択メモリ・セルに関して、メモリ記憶素子は、カルコゲニド材料であってもよい。セルが形成されるときに、メモリ記憶素子は、メモリ記憶素子の後のエッチング速度に影響するドーパントを用いてドーピングされることがある。メモリ記憶素子内のドーピング濃度を変えることおよび次いでメモリ・セルをエッチングすることにより、メモリ記憶素子の得られる幾何形状を制御することが可能である。いくつかの場合には、ドーパントは、セルの導電性に影響を与えるためというよりはむしろエッチング速度を制御するために使用される。不均一なドーピング濃度でメモリ記憶素子をドーピングすることは、エッチング後にメモリ記憶素子の非対称幾何形状をもたらすことがある。例えば、メモリ記憶素子に、メモリ記憶素子の上部表面と底部表面との間にドーピング勾配を有するドーピングをすることは、エッチング後にメモリ記憶素子の対応するテーパ型プロファイルをもたらすことができ、そこではメモリ記憶素子の一方の表面が他方の表面よりも大きな面積を有する。このことが、２つの電極のうちの一方にまたはその近くにイオンを密集させる効果を有することができ、これによりセルに対する感知ウィンドウを改善する。
【0009】
マルチ・デッキ自己選択メモリ・デバイスに関して、非対称メモリ記憶素子を備えたメモリ・セルを製造することの目標は、隣り合うデッキにおいて互いの上に積層されるメモリ・セル間のアクセス・ライン（例えば、ワード・ラインおよび／またはデジット・ライン）を共有するという追加の設計目標によって複雑にされることがある。このことは、共有されたアクセス・ラインおよび非対称メモリ・セル幾何形状に関連する利益を得るために異なる幾何形状を有する異なるデッキ上のメモリ・セルを備えたデバイスを製造することを必要とすることがある。本明細書に記載する技術は、これらの目標を達成するためにドーパント変調型エッチングを使用することができる。
【0010】
上に紹介した開示の特徴はさらに、メモリ・アレイの内容で以下にさらに説明される。テーパ型プロファイルまたは階段状プロファイルを備えた自己選択メモリ・セルは、十字アーキテクチャの内容で例示されおよび描かれている。開示のこれらの特徴および他の特徴はさらに、自己選択メモリ・デバイスなどのメモリ・デバイスのためのドーパント変調型エッチングに関係する装置図、システム図、およびフローチャートを参照して例示され、記載されている。
【0011】
この議論の目的のために、「非対称メモリ・セル」および「非対称メモリ記憶素子」という用語は、互換的に使用されることがある。例えば、（テーパ型プロファイルまたは階段状プロファイルを備えたメモリ記憶素子などの）非対称メモリ記憶素子を有するメモリ・セルは、非対称メモリ・セルと呼ばれることがある。加えて、非対称メモリ記憶素子は、１つの軸に沿って非対称であるだけでもよく、台形形状または樽状の形状の場合においてなどでは、もう１つの軸に沿って対称であってもよい。
【0012】
図１は、本開示の例による、ドーパント変調型エッチングを使用して形成することができる例示的なメモリ・アレイを示している。メモリ・アレイ１００はまた、電子メモリ装置とも呼ばれることがある。メモリ・アレイ１００は、異なる状態を記憶するようにプログラミング可能なメモリ・セル１０５を含む。各メモリ・セル１０５は、論理「０」および論理「１」で示される、２つの状態を記憶するようにプログラミング可能である。いくつかの場合では、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成されている。
【0013】
メモリ・セル１０５は、可変および構成可能閾値電圧または電気抵抗を有する、または両方を有し、論理状態を示す、カルコゲニド材料メモリ構成部品またはメモリ記憶素子とも呼ばれる、カルコゲニド材料を含むことができる。いくつかの例では、セルの閾値電圧は、セルをプログラミングするために使用される極性によって変化する。例えば、１つの極性でプログラミングされた自己選択メモリ・セルは、特定の抵抗特性、したがって１つの閾値電圧を有することができる。また、この自己選択メモリ・セルは、セルの異なる抵抗特性、したがって、異なる閾値電圧をもたらす可能性がある異なる極性でプログラミングすることができる。上で論じたように、自己選択メモリ・セルがプログラミングされると、セル内の素子は分離し、イオンの移動が生じることがある。所与のセルの極性によって、イオンは特定の電極に向かって移動することがある。例えば、自己選択メモリ・セルにおいて、イオンは負の電極に向かって移動することできる。メモリ・セルはその後、どの電極に向かってイオンが移動したかを感知するために、セルの両端間に電圧を加えることによって読み取ることができる。いくつかの例では、カチオンは、電極のうちの一方に向かって移動することができ、一方でアニオンは、電極のうちの他方に向かって移動することができる。
【0014】
いくつかの例では、セル・プログラミングは、異なる論理状態を達成するために、結晶構造または原子構成を利用することができる。例えば、結晶または非結晶原子構成を有する材料は、異なる電気抵抗を有することができる。結晶状態は、低電気抵抗を有することができ、いくつかの場合では、「設定」状態とも呼ぶことができる。非結晶状態は、高電気抵抗を有することができ、「再設定」状態と呼ぶこともできる。メモリ・セル１０５に加えられた電圧は、したがって、材料が結晶または非結晶状態にあるかどうかによって、異なる電流をもたらすことができ、得られた電流の大きさを使用して、メモリ・セル１０５によって記憶された論理状態を判断することができる。
【0015】
いくつかの場合では、非結晶または再設定状態の材料は、これに関連する閾値電圧を有することができる、すなわち、電流は閾値電圧を超えた後に流れる。したがって、加えられた電圧が閾値電圧より小さい場合、メモリ素子が再設定状態にあると、電流は流れないことがあり、メモリ素子が設定状態にあると、閾値電圧を有さず（すなわち、ゼロの閾値電圧）、したがって、電流は加えられた電圧に応じて流れることがある。その他の場合では、メモリ・セル１０５は、異なる論理状態（すなわち、論理１または論理０以外の状態）に対応することが可能で、メモリ・セル１０５が３つ以上の異なる論理状態を記憶することを可能にする、中間抵抗をもたらすことがある結晶および非結晶領域の組合せを有することができる。以下で論じるように、メモリ・セル１０５の論理状態は、メモリ素子の溶融を含む加熱によって設定することができる。
【0016】
メモリ・アレイ１００は、３次元（３Ｄ）メモリ・アレイであり、２次元（２Ｄ）メモリ・アレイは互いの上に形成されている。これにより、２Ｄアレイと比べて、単一の金型または基板上に形成することができるメモリ・セルの数を増加させ、その後、製造コストを少なくする、またはメモリ・アレイの性能を向上させる、あるいはその両方を行うことができる。図１に示した例によると、メモリ・アレイ１００は、２つのレベル(例えば、デッキ)のメモリ・アレイ１０５を備え、したがって、３次元メモリ・アレイであると考えられるが、デッキの数は２つに限らない。各デッキは、メモリ・セル１０５が各デッキにわたって互いにおおよそ整列されて、メモリ・セル・スタック１４５を形成するように、整列または位置決めすることができる。
【0017】
メモリ・セル１０５の各列は、アクセス・ライン１１０およびアクセス・ライン１１５に接続されている。アクセス・ライン１１０及び１１５は、それぞれ、ワード・ライン１１０およびデジット・ライン１１５としても知られている。デジット・ライン１１５は、既知のビット・ライン１１５であってもよい。ワード・ラインおよびデジット・ライン、またはその類似物への言及は、理解または操作の損失なしで、相互変更可能である。ワード・ライン１１０およびデジット・ライン１１５は、アレイを作り出すために、互いにほぼ垂直であってもよい。メモリ・セル・スタック１４５内の２つのメモリ・セル１０５は、デジット・ライン１１５などの共通の導電性ラインを共有することができる。すなわち、デジット・ライン１１５は、上側メモリ・セル１０５の底部電極および下側メモリ・セル１０５の上部電極と電子連通することができる。メモリ・セル１０５は、非対称な形状にすることができる（例えば、メモリ・セル１０５は、非対称形状をしたメモリ記憶素子を有することができる）。
【0018】
一般的に、１つのメモリ・セル１０５は、ワード・ライン１１０およびデジット・ライン１１５などの２つの導電性ラインの交差点に置くことができる。この交差点は、メモリ・セルのアドレスと呼ぶことができる。ターゲット・メモリ・セル１０５は、付勢されたワード・ライン１１０およびデジット・ライン１１５の交差点にあるメモリ・セル１０５であってもよく、すなわち、ワード・ライン１１０およびデジット・ライン１１５は、その交差点でメモリ・セル１０５の読取りまたは書込みをするために付勢することができる。同じワード・ライン１１０またはデジット・ライン１１５と電子連通（例えば、接続）している他のメモリ・セル１０５は、非ターゲット・メモリ・セル１０５と呼ぶことができる。
【0019】
上で論じたように、電極は、メモリ・セル１０５およびワード・ライン１１０またはデジット・ライン１１５に結合させることができる。電極という用語は、電気導体のことを言うことがあり、いくつかの場合では、メモリ・セル１０５への電気的接点として利用することができる。電極としては、メモリ・アレイ１００の素子または構成部品の間に導電性経路を提供する、トレース、ワイヤ、導電性ライン、導電層などが挙げられる。
【0020】
読取りおよび書込みなどの操作は、それぞれのラインに電圧または電流を加えることを含むことができる、ワード・ライン１１０およびデジット・ライン１１５を活性化させるまたは選択することによって、メモリ・セル１０５上で行うことができる。ワード・ライン１１０およびデジット・ライン１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）など）、金属合金、炭素、導電的にドープされた半導体、または他の導電性材料、合金あるいは化合物などの導電性材料でできていてもよい。メモリ・セル１０５を選択する際、例えば、セレニウム（Ｓｅ）イオンの移動を、セルの論理状態を設定するために活用することができる。加えて、または別の方法では、他の導電性材料のイオンが、セレニウム（Ｓｅ）イオンに加えて、またはこれに代えて移動することができる。
【0021】
例えば、メモリ・セルは、セレニウムを含むメモリ記憶素子を備えることができ、セルに電気パルスを加えることによってプログラミングすることができる。パルスは、例えば、第１のアクセス・ライン（例えば、ワード・ライン１１０）または第２のアクセス・ライン（例えば、デジット・ライン１１５）を介して提供することができる。パルスを提供する際、セレニウム・イオンは、メモリ・セルの極性によって、メモリ記憶素子内で移動することができる。したがって、メモリ記憶素子の第１の側または第２の側に対するセレニウムの濃度は、第１のアクセス・ラインと第２のアクセス・ラインの間の電圧の極性に少なくとも一部基づいている。
【0022】
本明細書において記載したもののような、テーパ型プロファイルまたは階段状プロファイルを有するメモリ・セルに関して、セレニウム・イオンは、より広い面積を有するメモリ記憶素子の部分でより密集することがある。メモリ記憶素子のセレニウム・リッチ部分は、より高い抵抗率を有することがあり、したがって相対的に少ないセレニウムを有する素子の部分よりもより高い閾値電圧を生じることがある。対称形状をした（例えば、矩形、非テーパおよび非階段状の）メモリ・セルと比較して、メモリ記憶素子の異なる部分間の相対抵抗が高められることがある。
【0023】
メモリ・セルは、次いでセルの両端に電圧を印加することにより読み出されることがあり、イオンがどちらの電極に向かって移動したかを感知する。自己選択メモリ・デバイスにおける感知信頼性の向上を、特定の電極においてまたその近くでイオンの密集を高める非対称幾何形状を用いて実現することができる。各メモリ・セルは、プログラミングされたときに、セル内のイオンが一方の電極に向かって移動するように構成されることがある。（テーパ型プロファイルなどの）メモリ・セルの非対称幾何形状のために、イオンのより大きな密度が電極にまたはその近くに蓄積されることがある。このことが、セル内に高密度のイオンを有する領域および低密度のイオンを有する領域を作り出すことがある。メモリ・セルの極性に応じて、移動するイオンのこの濃度が、論理「１」状態または論理「０」状態を示すことがある。
【0024】
メモリ・セルは、セルの両端間に電圧を加えることによって感知することができる。得られた電流は最初、バンド・ギャップの後の高抵抗領域、その後、セル内の低抵抗領域に遭遇することがある。セルが活性化すると、セルを通して流れる電流は両方の領域に遭遇するので、これによりセルの閾値電圧に影響があることがある。領域の向きは、セルの第１または第２の論理状態を示すことがある。例えば、第１の電極のまたはその近くの高抵抗領域は、論理「１」状態を示すことができ、第１の電極のまたはその近くの低抵抗領域は、論理「０」状態を示すことができる。例えば、高抵抗および低抵抗領域の向きは、セルの閾値電圧、したがって、セルの論理状態に影響を与える可能性がある。このような非対称幾何形状により、メモリ・セルをより正確に感知することが可能になる。
【0025】
いくつかの例では、非対称幾何形状を備えたメモリ・セルは、カルコゲニド材料の後のエッチング速度に影響するドーパントを用いてカルコゲニド材料をドーピングすること、および次いでメモリ・セルをエッチングすることにより形成されることがある。カルコゲニド材料は、エッチングの後で、メモリ・セルがテーパ型プロファイルまたは階段状プロファイルなどの非対称幾何形状を有するように、不均一にドーピングされることがある。いくつかの場合には、ドーピング濃度またはドーピング勾配は、所望のテーパ・プロファイルに基づいて決められることがある、すなわち、特定のメモリ・セル幾何形状が望まれる場合には、対応する不均一ドーピング濃度は、メモリ・セルがエッチングの後の所望の非対称幾何形状を有するように決められることがある。
【0026】
セルを読み取るために、電圧をメモリ・セル１０５の両端間に加えることができ、得られた電流、または電流が流れ始める閾値電圧は、論理「１」または論理「０」の状態を示すことができる。メモリ記憶素子の一端部または他の端部でのセレニウム・イオンの混み合いは、抵抗および／または閾値電圧に影響を与え、論理状態間のセル応答におけるより大きな区別をもたらす可能性がある。
【0027】
メモリ・セル１０５へのアクセスは、行デコーダ１２０および列デコーダ１３０を通して制御することができる。例えば、行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受信し、受信した行アドレスに基づいて、適当なワード・ライン１１０を活性化させることができる。同様に、列デコーダ１３０は、メモリ・コントローラ１４０から列アドレスを受信し、適当なデジット・ライン１１５を活性化させる。したがって、ワード・ライン１１０およびデジット・ライン１１５を活性化させることによって、メモリ・セル１０５にアクセスすることができる。
【0028】
アクセスの際、メモリ・セル１０５は、感知構成部品１２５によって読み取る、または感知することができる。例えば、感知構成部品１２５は、メモリ・セル１０５にアクセスすることによって生成される信号に基づいて、メモリ・セル１０５の記憶された論理状態を判断するように構成することができる。信号は電圧または電流を含むことができ、電圧感知増幅器、電流感知増幅器、または両方を備えることができる。例えば、電圧は、（対応するワード・ライン１１０およびデジット・ライン１１５を使用して）メモリ・セル１０５に加えることができ、得られた電流の大きさはメモリ・セル１０５の電気抵抗に依存することがある。同様に、電流をメモリ・セル１０５に加えることができ、電流を生成するための電圧の大きさはメモリ・セル１０５の電気抵抗に依存することがある。感知構成部品１２５は、信号を検出および増幅させるために、様々なトランジスタまたは増幅器を備え、ラッチングと呼ぶこともできる。メモリ・セル１０５の検出された論理状態はその後、出力１３５として出力することができる。いくつかの場合では、感知構成部品１２５は、列デコーダ１３０または行デコーダ１２０の一部であってもよい。あるいは、感知構成部品１２５は、列デコーダ１３０または行デコーダ１２０に接続、または電子連通してもよい。
【0029】
メモリ・セル１０５は、関連するワード・ライン１１０およびデジット・ライン１１５を同様に活性化させることによってプログラミングまたは書込みをすることができる、すなわち、論理値をメモリ・セル１０５に記憶させることができる。列デコーダ１３０または行デコーダ１２０は、データ、例えば入出力１３５を、メモリ・セル１０５に書き込むことを許容することができる。位相変化メモリまたは自己選択メモリの場合、メモリ・セル１０５は、メモリ記憶素子を加熱することによって、例えば、メモリ記憶素子を通して電流を通過させることによって書き込むことができる。メモリ・セル１０５に書き込まれた論理状態、例えば、論理「１」または論理「０」によって、セレニウム・イオンは特定の電極で、またはその近くで混み合っている可能性がある。例えば、メモリ・セル１０５の極性によって、第１の電極で、またはその近くでのイオンの混み合いは、論理「１」の状態を示す第１の閾値電圧をもたらすことがあり、第２の電極で、またはその近くでのイオンの混み合いは、論理「０」の状態を示す第１の閾値電圧とは異なる第２の閾値電圧をもたらすことがある。第１の閾値電圧および第２の閾値電圧は、例えば、所定の極性で行われる読取動作中に判断することができる。第１および第２の閾値電圧間の差は、図３を参照して説明するものを含む、非対称なメモリ記憶素子内でより顕著である可能性がある。
【0030】
いくつかのメモリ・アーキテクチャでは、メモリ・セル１０５へのアクセスにより、記憶した論理状態を劣化または崩壊させることがあり、メモリ・セル１０５に対する元の論理状態に戻るために、再書込みまたはリフレッシュ動作が行われることがある。ＤＲＡＭでは、例えば、論理記憶コンデンサは、感知動作中に部分的にまたは完全に放電されて、記憶した論理状態を破壊する。したがって、論理状態は感知動作後に再書込みをすることができる。加えて、単一のワード・ライン１１０を活性化させることは、行における全てのメモリ・セルの放電をもたらし、したがって、行における全てのメモリ・セル１０５は再書込みをする必要がある場合がある。しかし、ＰＣＭおよび／または自己選択メモリなどの不揮発性メモリでは、メモリ・セル１０５へのアクセスは、論理状態を崩壊させず、したがって、メモリ・セル１０５はアクセス後の再書込みを必要としないことができる。
【0031】
ＤＲＡＭを含むいくつかのメモリ・アーキテクチャは、外部電源によって周期的にリフレッシュされない限り、時間の経過と共にその記憶した状態を失うことがある。例えば、充電されたコンデンサは、漏洩電流により時間の経過と共に放電され、記憶した情報の損失をもたらすことがある。これらのいわゆる揮発性メモリ・デバイスのリフレッシュ速度は、比較的高く、例えば、ＤＲＡＭに対して数十リフレッシュ動作／秒であり、かなりの電力消費をもたらす。メモリ・アレイがより大きくなると、大きな電力消費が、特に電池などの限界のある電源に頼る移動デバイスに対して、メモリ・アレイの展開または動作（例えば、電力供給、熱生成、材料制限など）を抑制する可能性がある。以下に論じるように、不揮発性ＰＣＭおよび／または自己選択メモリ・セルは、他のメモリ・アーキテクチャに対する改良された性能をもたらす有益な特性を有する。例えば、ＰＣＭおよび／または自己選択メモリは、ＤＲＡＭに匹敵する読取／書込速度を提供するが、不揮発性であってもよく、大きなセル密度を可能にする。
【0032】
メモリ・コントローラ１４０は、様々な構成部品、例えば、行デコーダ１２０、列デコーダ１３０、および感知構成部品１２５を通してメモリ・セル１０５の動作（読取り、書込み、再書込み、リフレッシュ、放電など）を制御することができる。いくつかの場合では、行デコーダ１２０、列デコーダ１３０、および感知構成部品１２５の１つまたは複数は、メモリ・コントローラ１４０と共に配置することができる。メモリ・コントローラ１４０は、所望のワード・ライン１１０およびデジット・ライン１１５を活性化させるために、行および列アドレス信号を生成することができる。メモリ・コントローラ１４０はまた、メモリ・アレイ１００の動作中に使用される様々な電圧または電流を生成および制御することができる。例えば、メモリ・コントローラは、１つまたは複数のメモリ・セル１０５にアクセスした後でワード・ライン１１０またはデジット・ライン１１５に放電電圧を印加することができる。
【0033】
図２は、本開示の例による、ドーパント変調型エッチングを使用して形成することができる例示的なメモリ・アレイ２００を示している。メモリ・アレイ２００は、図１に関連するメモリ・アレイ１００の例であってもよい。
【0034】
メモリ・アレイ２００は、図１を参照して記載したような、メモリ・セル１０５、ワード・ライン１１０、およびデジット・ライン１１５の例であることがある、メモリ・セル１０５－ａ、１０５－ｂ、ワード・ライン１１０－ａ、１１０－ｂ、およびデジット・ライン１１５－ａ、１１５－ｂを備えることができる。メモリ・セル１０５－ａは、電極２０５（例えば、上部電極）、電極２１０（例えば、底部電極）、およびメモリ記憶素子２２０を備えることができ、カルコゲニド記憶材料を含むことができ、自己選択メモリ構成部品を含んでもよく、またはこれであってもよい。メモリ・セル１０５－ａの論理状態は、メモリ記憶素子２２０の少なくとも１つの特徴に基づいていてもよい。メモリ・セル１０５－ｂは、メモリ・セル１０５－ａと同様に、上部電極、底部電極、およびメモリ記憶素子を備えることができる。電極２０５は上部電極と呼ぶことができ、電極２１０は底部電極と呼ぶことができる。いくつかの場合では、３Ｄメモリ・アレイは、多数のメモリ・アレイ２００を互いに積み重ねることによって形成することができる。２つの積み重ねられたアレイは、いくつかの例では、共通の導電性ラインを有し、したがって、各デッキがワード・ライン１１０－ａ、１１０－ｂまたはデジット・ライン１１５－ａ、１１５－ｂを共有することができる。メモリ・セル１０５－ａは、ターゲット・メモリ・セル、すなわち、本明細書の他の部分に記載されているような、感知動作のターゲットを示すことができる。
【0035】
メモリ・アレイ２００のアーキテクチャは、交差点アーキテクチャと呼ぶこともできる。また、ピラー構造と呼ぶこともできる。例えば、図２に示すように、ピラーは、第１の導電性ライン（例えば、ワード・ライン１１０－ａなどのアクセス・ライン）および第２の導電性ライン（例えば、デジット・ライン１１５－ａなどのアクセス・ライン）と接触していてもよい。ピラーはメモリ・セル１０５－ａを備えることができ、メモリ・セル１０５－ａは第１の電極（例えば、上部電極２０５）、メモリ記憶素子２２０、および第２の電極（例えば、底部電極２１０）を備えている。メモリ記憶素子２２０（およびこれゆえ、メモリ・セル１０５－ａ）は、それぞれ図４および図７に関して記載したようなテーパ型プロファイルまたは階段状プロファイルなどの非対称幾何形状を有することができる。テーパ型プロファイルまたは階段状プロファイルは、メモリ・セル１０５－ａの極性に応じて、上部電極２０５または底部電極２１０にイオンを密集させることができる。上部電極２０５または底部電極２１０でのイオンの混み合いにより、上に記載するように、メモリ・セル１０５－ａのより正確な感知が可能になる。
【0036】
図２に示す交差点またはピラー・アーキテクチャは、他のメモリ・アーキテクチャと比較して、より低い製造コストで比較的高密度のデータ記憶を提供することができる。例えば、交差点アーキテクチャは、他のアーキテクチャと比較して、小さくした領域、したがって、大きなメモリ・セル密度を有するメモリ・セルを有する。例えば、アーキテクチャは４Ｆ２メモリ・セル領域を有することができ、Ｆは、３端子選択のものなどの、６Ｆ２メモリ・セル領域を有する他のアーキテクチャと比較して、最も小さな機構寸法である。例えば、ＤＲＡＭは、各メモリ・セルに対する選択構成部品として３端末デバイスであるトランジスタを使用することができ、ピラー・アーキテクチャと比較して、より大きなメモリ・セル領域を有することができる。
【0037】
いくつかの例では、正の電圧源を使用して、メモリ・アレイ２００を操作することができ、中間電圧の大きさは正の電圧源の大きさと仮想接地の間である。いくつかの例では、デジット・ライン・アクセス電圧およびワード・ライン・アクセス電圧は両方とも、メモリ・セル１０５－ａのアクセス動作前に、中間電圧で維持される。アクセス動作中、デジット・ライン・アクセス電圧は（例えば、正の供給レールに対して）大きくなり、ワード・ライン・アクセス電圧は（例えば、仮想接地に対して）同時に小さくなって、メモリ・セル１０５－ａの両端間に正味電圧を生成することができる。セル１０５－ａの両端間に電圧を加えた結果、電流がセル１０５－ａを通して流れ始める閾値電圧は、上部電極２０５または底部電極２１０に向かうイオンの移動の機能であり、その後、メモリ記憶素子２２０ａの形状で変化することができる。
【0038】
メモリ記憶素子２２０は、いくつかの例では、第１の導電性ラインと第２の導電性ラインの間、例えば、ワード・ライン１１０－ａとデジット・ライン１１５－ａの間で直列に接続されている。例えば、図２に示すように、メモリ記憶素子２２０は、上部電極２０５と底部電極２１０の間に配置することができ、したがって、メモリ記憶素子２２０は、デジット・ライン１１５－ａとワード・ライン１１０－ａの間で直列に配置することができる。他の構成も可能である。上に記載したように、メモリ記憶素子２２０は、閾値電圧が満たされたまたはこれを超えた場合に、電流がメモリ記憶素子２２０を通して流れるように、閾値電圧を有することができる。閾値電圧は、セル１０５－ａのプログラミング、およびメモリ記憶素子２２０の形状によって決まってもよい。
【0039】
メモリ記憶素子２２０は、上部電極２０５または底部電極２１０で、またはその近くでのイオンの混み合いを容易にするように、非対称形状で構成することができる。例えば、メモリ記憶素子２２０は、台形柱の形状であってもよく、メモリ記憶素子２２０の断面は台形を含むことができる。別の方法では、メモリ記憶素子２２０は錐台であってもよい。本明細書で使用するような錐台は、上部が取り除かれた円錐または錐体の一部のまたはこれに似た形状、または上部の下で円錐または錐体を妨害する第１の平面と基部にまたはその上にある第２の平面の間の円錐または錐体の一部のまたはこれに似た形状を含む。メモリ記憶素子２２０は、第１のアクセス・ライン１１０－ａと第２のアクセス・ライン１１５－ａの間で直列構成に配置することができる。メモリ記憶素子２２０は、セレニウムを含む第１のカルコゲニド・ガラス材料を含むことができる。いくつかの例では、メモリ記憶素子２２０は、セレニウム、ヒ素（Ａｓ）、テルル（Ｔｅ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、またはアンチモン（Ｓｂ）の少なくとも１つの合成物を含んでいる。プログラミング電圧がメモリ記憶素子２２０の両端間に加えられると（または、上部電極２０５と底部電極２１０の間に電圧差があると）、イオンは一方またはその他の電極に向かって移動することができる。例えば、ＴｅおよびＳｅイオンは正の電極に向かって移動することができ、ＧｅおよびＡｓイオンは負の電極に向かって移動することができる。メモリ記憶素子２２０はまた、セレクタ・デバイスとして働くことができる。このタイプのメモリ・アーキテクチャは、自己選択メモリと呼ぶことができる。
【0040】
非対称形状を実現するために、いくつかの例では、メモリ記憶素子２２０は、メモリ記憶素子２２０の後のエッチングプロセスのエッチング速度に影響するドーパントを用いて不均一にドーピングされることがある。ドーパントは、例えば、インジウムであってもよい。ドーパントの最大ドーピング濃度は、ドーパントがメモリ・セルの導電性（Ｔｅ、Ｓｅ、Ｇｅ、もしくはＡｓイオンの移動、または他の電気的特性、など）に実質的に影響しないように十分に低くなるように選択されることがある。ドーパントに依存して、ドーピング濃度は、例えば、０．５％から１５％の範囲内であってもよい。
【0041】
いくつかの例では、ドーパントの不均一な濃度は、製造後および通常動作中にメモリ・セル内に存在し続けることがある。他の例では、ドーパントの不均一な濃度は、製造後に、例えば、メモリ・セルのドーピング濃度を変えるメモリ・セルへの１つまたは複数の電気的パルスの印加により変わることがある。このような電気的パルスは、例えば、その後の製造過程中に、パッケージング過程中に、および／または読出し動作もしくは書込み動作などのメモリ・セル・アクセス動作中に印加されることがある。この場合には、ドーパントの濃度は、異なる不均一なドーピング濃度、または実質的に均一なドーピング濃度に変えられることがある。
【0042】
メモリ・アレイ２００は、材料生成および除去の様々な組合せによって作ることができる。例えば、材料の層は、ワード・ライン１１０－ａ、底部電極２１０、メモリ記憶素子２２０、および上部電極２０５に対応して蒸着させることができる。材料を選択的に取り除いて、その後、図４Ａおよび７に示す構造などの所望の機構を作り出すことができる。例えば、機構は、フォトレジストをパターン化するためにフォトリソグラフィを使用して画定することができ、材料はエッチングなどの技術によって取り除くことができる。デジット・ライン１１５－ａは、その後、例えば、材料の層を蒸着することによって、またライン構造を形成するための選択的エッチングによって形成することができる。いくつかの場合では、電気絶縁領域または層を形成または蒸着することができる。電気絶縁領域は、酸化ケイ素、窒化ケイ素、または他の電気絶縁材料などの酸化物または窒化物材料を含むことができる。
【0043】
様々な技術を使用して、メモリ・アレイ２００の材料または構成部品を形成することができる。これらとしては、例えば、他の薄膜成長技術のうち、化学蒸着（ＣＶＤ）、金属有機化学蒸着（ＭＯＣＶＤ）、物理蒸着（ＰＶＤ）、スパッタ蒸着、原子層蒸着（ＡＬＤ）、または分子線エピタキシー（ＭＢＥ）が挙げられる。例えば、化学エッチング（「湿式エッチング」とも呼ばれる）、プラズマ・エッチング（「乾式エッチング」とも呼ばれる）、または化学機械平坦化を含むことができるいくつかの技術を使用して取り除くことができる。
【0044】
図３は、本開示の例による、ドーパント変調型エッチングを使用して形成することができる例示的なメモリ・セル１０５－ｃ、１０５－ｄを示している。メモリ・セル１０５－ｃおよび１０５－ｄは、ドーパント変調型エッチングを可能にするようにドーピングされることがあるメモリ記憶素子２２０－ａ、２２０－ｂを有する。図３は、例えば、ドーピング後であるがエッチング前のメモリ・セル１０５－ｃ、１０５－ｄを示すことができる。メモリ記憶素子２２０－ａ、２２０－ｂは、カルコゲニド材料を含むことができる。
【0045】
メモリ・セル１０５－ｃは、例えば、上部電極２０５－ａおよび底部電極２１０－ａに結合されたメモリ記憶素子２２０－ａを示している。メモリ・セル１０５－ｄは、上部電極２０５－ｂおよび底部電極２１０－ｂに結合されたメモリ記憶素子２２０－ｂを備えた同様の機構を示している。いくつかの例では、上部電極２０５－ａ、２０５－ｂが底部電極と呼ばれることがあり、底部電極２１０－ａ、２１０－ｂが上部電極と呼ばれることがある。
【0046】
メモリ・セル１０５－ｃおよび１０５－ｄは、エッチング前のメモリ記憶素子２２０－ａ、２２０－ｂの幾何形状を示すことがあり、この例では、幾何形状は、直角プリズムであってもよい。メモリ・セル１０５－ｃおよび１０５－ｄは、メモリ記憶素子２２０－ａ、２２０－ｂのある線の断面であってもよい。このような場合には、メモリ・セル１０５－ｃおよび１０５－ｄの幾何形状は、材料のある線の断面の幾何形状であってもよい。
【0047】
各メモリ記憶素子２２０－ａ、２２０－ｂは、上部表面３０５－ａ、３０５－ｂ、底部表面３１０－ａ、３１０－ｂ、および上部表面３０５－ａ、３０５－ｂと底部表面３１０－ａ、３１０－ｂとの間の第２の方向に実質的に垂直である第１の方向の幅３１５－ａ、３１５－ｂを含むことができる。図３の例では、エッチング前のメモリ記憶素子２２０－ａの幅３１５－ａは、第２の方向に沿って均一である。上部表面３０５－ａ、３０５－ｂは、上部電極２０５－ａ、２０５－ｂに結合されることがあり、底部表面３１０－ａ、３１０－ｂは、底部電極２１０－ａ、２１０－ｂに結合されることがある。メモリ・セル１０５－ｃの上部電極２０５－ａは、例えば、デジット・ライン１１５に結合されることがある。メモリ・セル１０５－ｃの底部電極２１０－ａは、例えば、ワード・ライン１１０に結合されることがある。他の例では、逆も真であり、例えば、上部電極２０５－ａがワード・ライン１１０に結合されることがあり、底部電極２１０－ａがデジット・ライン１１５に結合されることがある。メモリ・セル１０５－ｄは、ワード・ラインおよびデジット・ラインに同様に結合されることがある。
【0048】
メモリ記憶素子２２０－ａ、２２０－ｂは、後にエッチングされたときにメモリ記憶素子２２０－ａ、２２０－ｂのエッチング速度に影響するドーパントを用いてドーピングされてもよい。いくつかの例では、メモリ記憶素子２２０は、不均一なドーピング濃度、例えば、メモリ記憶素子２２０内で不均一であるドーピング濃度でドーピングされることがある。
【0049】
図３では、メモリ記憶素子２２０－ａ、２２０－ｂの不均一なドーピング濃度が、グレー・スケールの勾配により示され、灰色が濃いほどメモリ記憶素子材料中のドーパント濃度が高いことを示している。メモリ記憶素子２２０－ａは、ドーピング濃度が上部表面３０５－ａから底部表面３１０－ｂへの方向に増加するようなドーピング勾配でドーピングされ、一方でメモリ記憶素子２２０－ｂのドーピング濃度は上部表面３０５－ｂから底部表面３１０－ｂへの方向に減少する。２つの例では、メモリ記憶素子２２０－ａ、２２０－ｂ内のドーピング濃度は、上部表面３０５－ａ、３０５－ｂおよび底部表面３１０－ａ、３１０－ｂにおおよそ垂直である方向に不均一である。
【0050】
いくつかの例では、メモリ記憶素子２２０は、メモリ記憶素子上の異なる部分または異なる場所におけるエッチング速度を変調させるために不均一なドーピング濃度でドーピングされることがある。メモリ記憶素子のエッチング速度を変えることにより、（例えば、図４～図６に示したような）テーパ型プロファイルまたは（例えば、図７に示したような）階段状プロファイルを備えたメモリ記憶素子またはメモリ・セルが、形成されることがある。
【0051】
いくつかの例では、ドーピング濃度は、デジット・ラインに結合されたメモリ記憶素子の表面からワード・ラインに結合されたメモリ記憶素子の表面領域へと増加することがあり、すなわち、メモリ記憶素子のドーピング濃度は、デジット・ラインに近いものよりもワード・ラインに近いものの方が高いことがある。いくつかの例では、この不均一なドーピング濃度は、エッチング後に、（例えば、電極２１０－ａを介して）ワード・ライン１１０に結合されたメモリ記憶素子の表面の面積が（例えば、電極２０５－ａを介して）デジット・ライン１１５に結合されたメモリ記憶素子の表面の面積よりも大きいように、エッチングプロセスを変調させる。表面積のこの違いが、前に論じたように、デジット・ラインに近いほどイオンを密集させることによりメモリ・セルの動作を改善することができる。
【0052】
他の例では、逆が真であることもある。例えば、メモリ記憶素子のドーピング濃度は、エッチング後に、（例えば、電極２０５－ｂを介して）デジット・ライン１１５に結合されたメモリ記憶素子の表面の面積が（例えば、電極２１０－ｂを介して）ワード・ライン１１０に結合されたメモリ記憶素子の表面の面積よりも大きいように、ワード・ラインからデジット・ラインへ増加することがある。表面積のこの違いが、ワード・ラインに近いほどイオンを密集させることがある。
【0053】
いくつかの例では、ドーパントは、インジウムであり、これは、材料がインジウムをドーピングされないまたは低濃度でインジウムをドーピングされるいずれ場合も所与の量の材料を除去するためにより長い時間がかかるようにある種のエッチングプロセスのエッチング速度を低下させることができる。
【0054】
いくつかの例では、ドーパントは、インジウムとは異なるドーパントであってもよい。本明細書で示す例は、ドーパントの濃度が高いほどエッチング速度が遅くなる（低くなる）ことを仮定している。しかしながら、逆の特性が、他のドーパントに関してまたは他のエッチングプロセスに関して真であることもある。
【0055】
いくつかの例では、メモリ記憶素子２２０－ａ、２２０－ｂのドーパントおよび／またはドーピング濃度は、ドーパントが、メモリ記憶素子内のイオン移動などの、メモリ・セル１０５－ｃ、１０５－ｄの導電性に実質的に影響しないように選択されることがある。例えば、ドーパントはインジウムであってもよく、これは、例えば、１５％より低いドーピング濃度でメモリ・セル内のイオン移動に実質的に影響しないことがある。例えば、ドーピング濃度は、第１の表面におけるほぼ１％から第２の表面における１０％まで増加することがある。他のドーパントに関して、異なる範囲が適切であることもある。
【0056】
いくつかの例では、メモリ記憶素子２２０は、同時スパッタプロセスを使用して不均一にドーピングされることがある。同時スパッタプロセスは、２つの異なるターゲット（その少なくとも一方がインジウムなどの選択されたドーパントを含む）を使用してメモリ記憶素子上にまたはその中に物質を堆積することにより、メモリ記憶素子２２０内のドーピング勾配の比較的精密な制御を可能にすることができる。いくつかの例では、メモリ記憶素子２２０は、低エネルギー注入および／または異なるエネルギーにおける注入などの注入プロセスを使用して不均一にドーピングされることがある。
【0057】
図４Ａ～図４Ｂは、本開示の例による、ドーパント変調型エッチングを使用して形成することができる例示的なメモリ・セル１０５－ｅを示している。メモリ・セル１０５－ｅは、１つまたは複数のエッチング・ステップでエッチングされた後のメモリ・セル１０５－ｃに対応することがある。図３に示されたメモリ記憶素子２２０－ａの不均一なドーピング濃度は、エッチング後のメモリ記憶素子２２０－ｃの上部表面３０５－ｃと底部表面３１０－ｃとの間の方向に沿ってメモリ記憶素子２２０－ｃの幅３１５－ｃの対応する変化を生じさせることがあり、したがって図４Ａ～図４Ｂに示したメモリ記憶素子２２０－ｃの非対称幾何形状をもたらす。
【0058】
メモリ記憶素子２２０－ｃは、テーパ・プロファイルを有する。図４Ａ～図４Ｂに示した例示的なテーパ・プロファイルでは、メモリ記憶素子２２０－ｃは、底部表面３１０－ｃから上部表面３０５－ｃへとテーパ化する（狭くなる）。他の例では、メモリ記憶素子２２０は、上部表面３０５から底部表面３１０へとテーパ化するテーパ・プロファイルを有することがある。例えば、テーパ・プロファイルは、図４Ａに示したテーパ・プロファイルの鏡映であってもよい。滑らかでないプロファイルまたは不連続なプロファイル（例えば、図７に関連して記載する階段状プロファイル）を含め、他の任意の幾何形状もまた可能である。
【0059】
図４Ａに示したように、メモリ記憶素子２２０－ｃの幅３１５－ｃは、上部表面３０５－ｃから底部表面３１０－ｃへの方向に沿って変わり、この例では、幅３１５－ｃは底部表面３１０－ｃよりも上部表面３０５－ｃで狭い。いくつかの例では、図４Ｂに示したように、メモリ記憶素子２２０－ｃの深さ４０５もまた、上部表面から底部表面への方向に沿って変わることがある。他の例では、メモリ記憶素子２２０の深さは、上部表面から底部表面への方向に沿って一定であってもよい。
【0060】
いくつかの例では、エッチング後のメモリ記憶素子２２０は、メモリ記憶素子２２０－ｃにおけるように、台形プリズムの形状であり、上部表面から底部表面への方向に沿ってサイズが変わる断面積を有する。
【0061】
図４Ａ～図４Ｂの例では、メモリ記憶素子２２０－ｃの上部表面３０５－ｃの面積は、メモリ記憶素子２２０－ｃの底部表面３１０－ｃの面積よりも小さい。前に論じたように、１つのアクセス・ライン（例えば、ワード・ライン）に結合されたメモリ記憶素子がもう１つのアクセス・ライン（例えば、デジット・ライン）に結合されたメモリ記憶素子の表面の面積よりも大きい表面積を有することが望ましいことがある。メモリ・セル１０５－ｅの上部電極２０５－ｃが、例えば、デジット・ライン１１５に結合されることがあり、底部電極２１０－ｃがワード・ライン１１０に結合されることがある、または逆も同様である。
【0062】
いくつかの例では、上部表面３０５の面積および底部表面３１０の面積は、メモリ・セル１０５が論理状態を記憶するときにデジット・ラインまたはワード・ラインにまたはその近くにイオンが密集することによってメモリ・セル１０５に関係する感知ウィンドウを画定するように構成される比率を決定する。より一般的に、特有の上部表面３０５の面積、底部表面３１０の面積、および上部表面３０５と底部表面３１０の面積の比率を有する具体的な幾何形状プロファイル（例えば、テーパ・プロファイルまたは階段状プロファイルまたはいくつかの他のプロファイル）を形成することにより、感知ウィンドウを画定することが可能である。
【0063】
メモリ記憶素子の幾何形状プロファイルは、メモリ記憶素子のドーピング勾配により決定されることがある。例えば、所望の幾何形状プロファイルが既知である場合には、メモリ記憶素子についての対応するドーピング勾配は、エッチング後に、メモリ記憶素子が所望のテーパ・プロファイルを有することができるように決定され、適用されることがある。
【0064】
図５は、本開示の例による、ドーパント変調型エッチングを使用して形成することができる例示的なマルチ・デッキ・メモリ・デバイス５００を示している。マルチ・デッキ・メモリ・デバイス５００は、例えば、ドーパント変調型エッチングを使用して形成することができる非対称メモリ・セルを有する３Ｄメモリ・アレイに基づくメモリ・デバイスであってもよい。マルチ・デッキ・メモリ・デバイス５００は、４個のデッキを含み、各デッキが図４Ａに関して以前に記載したメモリ・セル１０５－ｅなどの少なくとも１つのメモリ・セル１０５－ｆ、１０５－ｇ、１０５－ｈ、１０５－ｉを含む。いくつかの実施形態では、マルチ・デッキ・メモリ・デバイスは、４個より多くても少なくてもよいデッキを有することができる。例えば、マルチ・デッキ・メモリ・デバイスは、２個、４個、８個、または１６個、またはそれ以上のデッキを有することができる。
【0065】
メモリ記憶素子２２０－ｄ、２２０－ｅ、２２０－ｆ、２２０－ｇは、テーパ・プロファイルを有する。例えば、メモリ記憶素子２２０－ｅ、２２０－ｇは、底部表面３１０－ｅ、３１０－ｇから上部表面３０５－ｅ、３０５－ｇへとテーパ化する。対照的に、メモリ記憶素子２２０－ｄ、２２０－ｆは、上部表面３０５－ｄ、３０５－ｆから底部表面３１０－ｄ、３１０－ｆへとテーパ化する。
【0066】
図５の例では、各デッキ内のメモリ記憶素子（例えば、２２０－ｄ、２２０－ｆ）のテーパ・プロファイルは、隣り合うデッキ内のメモリ記憶素子（例えば、２２０－ｅ、２２０－ｇ）のテーパ・プロファイルの鏡映である。この方式でのメモリ・デッキを横切る交互のテーパ・プロファイルは、隣り合うデッキ内のメモリ・セルに結合されたデジット・ラインおよびワード・ラインが前に記載した非対称幾何形状の利点も提供しながらデッキ間で容易に共有されることを可能にすることができる。例えば、ワード・ライン１１０－ｄは、ワード・ライン１１０－ｅに結合されることがあり、デジット・ライン１１５－ｅは、デジット・ライン１１５－ｆに結合されることがある。いくつかの例では、隣り合うデッキ内のワード・ライン（またはデジット・ライン）は、単一の導電性ラインを共有することにより結合されてもよい、または互いに接触している隣り合う導電性ラインを介して結合されてもよい。異なるデッキ内のメモリ・セル間で（ワード・ラインまたはデジット・ラインなどの）導電性ラインを共有することは、メモリ・デバイスを製造することに関連するダイ面積を削減できる、またはコスト、消費電力、もしくは性能などの他のメモリ・デバイス・メトリックを改善できる。
【0067】
メモリ記憶素子２２０－ｄ、２２０－ｅ、２２０－ｆ、２２０－ｇは、テーパ・プロファイルに対応する不均一なドーピング濃度を有する。例えば、グレー・スケール勾配により示したように、メモリ記憶素子２２０－ｄ内のドーパントのドーピング濃度は、上部表面３０５－ｄにおける第１の（高い）ドーピング濃度から底部表面３１０－ｄにおける第２の（低い）ドーピング濃度へと減少する。対照的に、メモリ記憶素子２２０－ｅ内のドーパントのドーピング濃度は、上部表面３０５－ｅにおける第１のドーピング濃度から底部表面３１０－ｅにおける第２のドーピング濃度へと増加する。この例では、メモリ記憶素子２２０－ｄ内のドーピング勾配は、メモリ記憶素子２２０－ｅのドーピング勾配とは逆であり、逆も同様である。すなわち、２２０－ｄのドーピング勾配は、反対方向に進む勾配を除いて、２２０－ｆのドーピング勾配と本質的に同じである。隣り合うデッキ内のメモリ・セル用のメモリ記憶素子のドーピング勾配の逆を有する１つのドーピング勾配を変えることは、ドーパント変調型エッチングを使用してテーパ・プロファイルを変えることを用いてメモリ・セルの形成を可能にできる。
【0068】
いくつかの例では、メモリ記憶素子の幾何形状にメモリ・セルのいたるところでおよびメモリ・デッキのいたるところで一貫性を持たせることが望ましいことがある。このような一貫性は、さらに一様であり予測可能なデバイスの振る舞いをもたらすことがある。いくつかの例では、偶数のデッキ上のメモリ・セル（例えば、メモリ・セル１０５－ｇおよび１０５－ｉ）のメモリ記憶素子は、第１のテーパ・プロファイル（および対応するドーピング勾配）を全て有することができ、一方で、奇数のデッキ上のメモリ記憶素子（例えば、メモリ・セル１０５－ｆおよび１０５－ｈ）は、第１のテーパ・プロファイルの鏡映である第２のテーパ・プロファイル（および対応する逆のドーピング勾配）を全て有することができる。この例では、メモリ記憶素子２２０－ｄ、２２０－ｅ、２２０－ｆ、および２２０－ｇに関するテーパ・プロファイルは、鏡映したテーパ・プロファイルが鏡映しないテーパ・プロファイルと同じ振る舞いを提供することがあるのでデッキのいたるところで一貫性があると考えられてもよい。
【0069】
図５に示したメモリ・デバイス５００が交互のテーパ・プロファイルならびに偶数のデッキおよび奇数のデッキに関して対応する交互のドーピング勾配を備えたメモリ記憶素子を有するメモリ・デッキを示しているが、これは必ずしも必要ではない。例えば、異なるデッキ上のメモリ・セルは、互いに異なるが逆ではないドーピング勾配を有することができる。例えば、１つのデッキ上のメモリ・セルは、（例えば、ドーピング濃度が直線的に増加するまたは減少する）線形のドーピング勾配を有することができ、一方でもう１つのデッキ上のメモリ・セルは、（例えば、ドーピング濃度が指数関数的に増加するまたは減少する）非線形のドーピング勾配を有することができる。
【0070】
異なるデッキ上のメモリ・セルは、互いに異なるが互いの鏡映ではない非対称幾何形状を有することができる。例えば、１つのデッキは、台形形状のメモリ・セルを有することができ、一方でもう１つのデッキは、円錐形状のメモリ・セルを有することができる。ドーピング変調型エッチングは、異なるデッキ上に任意の幾何形状を形成するために使用されることがある。いくつかの例では、ドーピング変調型エッチングは、全てのデッキ上に同じ非対称幾何形状を形成するために使用されることがある。
【0071】
さらに、同じデッキ内のメモリ・セルは異なる非対称幾何形状および／または異なる不均一なドーピング濃度を有することができる。
【0072】
いくつかの例では、メモリ・アレイは、１つまたは複数の非アクティブ・メモリ・セル、例えば、情報を記憶するために使用されていないメモリ・セルを含むことができる。これらの非アクティブ・メモリ・セルは、例えば、メモリ・アレイの境界部にまたはメモリ・アレイのダミー領域に置かれた番外のメモリ・セルであってもよい。非アクティブ・メモリ・セルは、アクティブ・メモリ・セル（例えば、情報を記憶するために使用されるメモリ・セル）と同じデッキ上でも、またはアクティブ・メモリ・セルとは異なるデッキ上でもよい。非アクティブ・メモリ・セルは、アクティブ・メモリ・セルと同じアクセス・ラインに接続されも、または異なるアクセス・ラインに接続されてもよい。以前に記したように、メモリ・セルの不均一なドーピング濃度は、製造後に、例えば、読出し動作または書込み動作中に、製造中に、等の電気的パルスにより変えられることがある。いくつかの場合には、このような電気的パルスは、アクティブ・メモリ・セルに印加されるが非アクティブ・メモリ・セルには印加されなくてもよい。これによって、いくつかの場合には、アクティブ・メモリ・セルのドーピング濃度が変えられることあるが、非アクティブ・メモリ・セルのドーピング濃度は変えられなくてもよい。結果として、アクティブ・メモリ・セルおよび非アクティブ・メモリ・セルは、アクティブ・メモリ・セルおよび非アクティブ・メモリ・セルが同じ不均一なドーピング濃度を使用して製造されたとしても、電気的パルスがアクティブ・メモリ・セルに印加された後で異なるドーピング濃度を有することができる。この場合には、アクティブ・メモリ・セルおよび非アクティブ・メモリ・セルは、同じ非対称幾何形状であるが異なるドーピング濃度を有することができる。
【0073】
図６は、本開示の例による、ドーパント変調型エッチングを使用して形成することができる例示的なマルチ・デッキ・メモリ・デバイス６００を示している。マルチ・デッキ・メモリ・デバイス６００は、ドーパント変調型エッチングを使用して形成することができるテーパ型メモリ・セルを有する３Ｄメモリ・アレイに基づくメモリ・デバイスであってもよい。マルチ・デッキ・メモリ・デバイス６００は、４個のデッキを含み、各デッキが図４Ａに関して以前に記載したメモリ・セル１０５－ｅなどの少なくとも１つのメモリ・セル１０５－ｊ、１０５－ｋ、１０５－ｌ、１０５－ｍを有する。この例では、図５に示した例とは違って、異なるデッキ内のメモリ記憶素子２２０－ｈ、２２０－ｉ、２２０－ｊ、２２０－ｋは全て、１つのデッキ上のテーパ・プロファイルと隣り合うデッキ上のテーパ・プロファイルの鏡映との間で交互になるよりはむしろ、同じテーパ・プロファイルを有する。同様に、この例では、対応するドーピング勾配は、１つのデッキ上のドーピング勾配ともう１つのデッキ上のドーピング勾配の逆との間で交互になるよりはむしろメモリ記憶素子２２０－ｈ、２２０－ｉ、２２０－ｊ、２２０－ｋに対して同じであってもよい。
【0074】
いくつかの例では、マルチ・デッキ・メモリ・デバイス５００及び６００は、図３および図４Ａに関して記載したような方法で形成してもよい。マルチ・デッキ・デバイス内の各メモリ記憶素子に関するドーピング・プロファイルは、各メモリ記憶素子に関する所望のテーパ・プロファイルに基づいて決定されることがある。各メモリ・セルのメモリ記憶素子は、ドーピング濃度が１つのアクセス・ライン（例えば、ワード・ライン）に結合されたメモリ記憶素子の表面においてもう１つのアクセス・ライン（例えば、デジット・ライン）に結合されたメモリ記憶素子の表面におけるものよりも高くなるように、ワード・ラインとデジット・ラインとの間の方向に沿って不均一なドーピング濃度でドーピングされることがある。
【0075】
図３～図６の例が本質的に台形形状を有するメモリ記憶素子を示す一方で、通常の当業者なら多くの他の形状またはテーパ・プロファイルが適切であってもよいことを認識するだろう。例えば、メモリ記憶素子は、三角プリズム形状、ピラミッド状形状、円錐形状（例えば、湾曲した端部を有するテーパ・プロファイル）、等を有することができる。
【0076】
【0077】
図７は、本開示の例による、ドーパント変調型エッチングを使用して形成することができる例示的なメモリ・セル１０５－ｎを示している。滑らかなテーパ・プロファイルというよりはむしろ、メモリ・セル１０５－ｎのメモリ記憶素子２２０－ｌは、エッチング後に、第１の幅３１５－ｄおよび対応する第１のドーピング濃度を有するメモリ記憶素子２２０－ｌの第１の部分７０５ならびに第２の幅３１５－ｅおよび対応する第２のドーピング濃度を有するメモリ記憶素子２２０－ｌの第２の部分７１０を備えた階段状プロファイルを有することができる。
【0078】
メモリ・セル１０５－ｎは、図３～図４に関して以前に記載したものと同様の方式でドーピング変調型エッチングを使用して形成することができる。例えば、メモリ記憶素子２２０－ｌの第１の部分７０５が、ドーパントの第１の濃度で均一にドーピングされることがあり、メモリ記憶素子２２０－ｌの第２の部分７１０が、ドーパントの第２の（低い）濃度で均一にドーピングされることがある。第１の部分および第２の部分の相対的なドーピング濃度は、所望の相対的な幅に基づいてまたは電極２１０－ｈに結合された第１の部分７０５の底部表面３１０－ｈの面積と電極２０５－ｈに結合された第２の部分７１０の上部表面３０５－ｈの面積との所望の比率に基づいて決定されることがある。メモリ・セル１０５－ｎは、次いでエッチングされることがある。いくつかの例では、より高いドーピング濃度を有するメモリ記憶素子２２０－ｌの第１の部分７０５は、より低いドーピング濃度を有する第２の部分７１０よりも低いエッチング速度を有することがあり、図７に示したように、第２の幅３１５－ｅよりも広い第１の幅３１５－ｄをもたらす。メモリ記憶素子２２０－ｌは、例えば電極２０５－ｈ、２１０－ｈを介してアクセス・ラインに結合されることがある。
【0079】
図７の例が異なるドーピング濃度に対応する異なる幅を各々備えた２つの部分を有するメモリ記憶素子を示す一方で、通常の当業者なら、同様の手法が３つ以上の部分、その各々が、図１１の例に示されたような、異なるドーピング濃度に対応する異なる幅を有することができる部分を備えたメモリ記憶素子を有するメモリ・セルを製造するために使用されることがあることを認識するだろう。さらに、図７に示した手法は、第１の部分が不均一なドーピング濃度を有し、第２の部分が均一なドーピング濃度を有する、等のように、図３～図６に示した手法と組み合わせられてもよい。
【0080】
図８は、本開示の例による、ドーピング変調型エッチングを使用して形成されるメモリ・セルを含むことができる例示的なメモリ・アレイ８００を示している。メモリ・アレイ８００は、本開示の例による、ドーパント変調型エッチングを使用して形成される１つまたは複数のメモリ・セルを含むことができる。メモリ・アレイ８００は、電子メモリ装置と呼ばれることがあり、図１に関連して記載したようなメモリ・コントローラ１４０の構成部品の例であってもよい。
【0081】
メモリ・アレイ８００は、１つまたは複数のメモリ・セル１０５－ｏ、メモリ・コントローラ１４０－ａ、ワード・ライン(図示せず)、感知構成部品１２５－ａ、デジット・ライン(図示せず)、およびラッチ８２５を備えることができる。これらの構成部品は、互いに電子連通することができ、本明細書に記載した機能の１つまたは複数を行うことができる。いくつかの場合では、メモリ・コントローラ１４０－ａは、バイアス構成部品８０５およびタイミング構成部品８１０を備えることができる。メモリ・コントローラ１４０－ａは、図１および２を参照して記載した、ワード・ライン１１０、デジット・ライン１１５および感知構成部品１２５であってもよい、ワード・ライン、デジット・ライン、および感知構成部品１２５－ａと電子連通してもよい。いくつかの場合では、感知構成部品１２５ａおよびラッチ８２５は、メモリ・コントローラ１４０－ａの構成部品であってもよい。
【0082】
メモリ・セル１０５－ｏは、テーパ型プロファイルまたは階段状プロファイルなどの非対称形状のメモリ記憶素子を含むことができる。例えば、メモリ・セル１０５－ｏは、図４Ａに関連して記載したメモリ・セル１０５－ｅまたは図７に関連して記載したメモリ・セル１０５－ｎの例であってもよい。
【0083】
いくつかの例では、デジット・ラインは、感知構成部品１２５－ａおよびメモリ・セル１０５－ｏと電子連通する。論理状態（例えば、第１または第２の論理状態）をメモリ・セル１０５－ｏに書き込むことができる。ワード・ラインは、メモリ・コントローラ１４０－ａおよびメモリ・セル１５０－ｏと電子連通することができる。感知構成部品１２５－ａは、メモリ・コントローラ１４０－ａ、デジット・ライン、およびラッチ８２５と電子連通することができる。これらの構成部品はまた、他の構成部品、接続またはバスを介して、上で挙げていない構成部品に加えて、メモリ・アレイ１００－ａの内側および外側の両方で、他の構成部品と電子連通することができる。
【0084】
メモリ・コントローラ１４０－ａは、これらの様々なノードに電圧を加えることによって、ワード・ラインまたはデジット・ラインを活性化するように構成することができる。例えば、バイアス構成部品８０５は、上に記載したように、メモリ・セル１０５－ｏを読み取るまたは書き込むために、メモリ・セル１０５－ｏを操作するために電圧を加えるように構成することができる。いくつかの場合では、メモリ・コントローラ１４０－ａは、図１に示すように、列デコーダ、行デコーダ、または両方を備えることができる。これにより、メモリ・コントローラ１４０－ａが１つまたは複数のメモリ・セル１０５－ｏにアクセスすることが可能になる。バイアス構成部品８０５は、感知構成部品１２５－ａの動作のための電圧を提供することができる。メモリ・コントローラ１４０－ａは、ワード・ラインを介してメモリ・セル１０５－ｏにワード・ライン・バイアス信号８１５を送ることができ、および／またはビット・ラインを介してメモリ・セル１０５－ｏにビット・ライン・バイアス８２０信号を送ることができる。
【0085】
いくつかの場合では、メモリ・コントローラ１４０－ａは、タイミング構成部品８１０を使用して、その動作を行うことができる。例えば、タイミング構成部品８１０は、本明細書で論じた、読取りおよび書込みなどの、メモリ機能を行うためのスイッチングおよび電圧印加のタイミングを含む、様々なワード・ライン選択またはプレートバイアスのタイミングを制御することができる。いくつかの場合では、タイミング構成部品８１０は、バイアス構成部品８０５の動作を制御することができる。
【0086】
メモリ・セル１０５－ｏの論理状態を判断する際に、感知構成部品１２５－ａは、ラッチ８２５内に出力を記憶することができ、メモリ・アレイ１００－ａが一部である電子デバイスの動作によって使用することができる。感知構成部品１２５－ａは、ラッチおよびメモリ・セル１０５－ｏと電子連通する感知増幅器を備えることができる。
【0087】
いくつかの例では、メモリ・コントローラ１４０－ａは、第１の論理値を記憶するようにカルコゲニド材料メモリ記憶構成部品の第１の表面で化学素子の局所濃度を増加させるための手段と、第１の値とは異なる第２の論理値を記憶するようにカルコゲニド材料メモリ記憶構成部品の第２の表面で素子の濃度を増加させるための手段とを備えることができ、第１の表面は第２の表面に対向する。
【0088】
上に記載した方法および装置のいくつかの例では、第２の表面は、第１の表面の面積よりも大きな面積を有することができる。さらに、第１の表面におけるドーパントの濃度は、第２の表面におけるドーパントの濃度よりも大きくてもよく、第１の表面における化学素子の濃度は、第２の表面における化学素子の濃度よりも大きくてもよい。上に記載した方法および装置のいくつかの例は、非対称幾何形状もしくはテーパ・プロファイルを有する、および／またはドーパントの不均一なドーピング濃度を有するメモリ記憶素子を備えたメモリ・セル１０５－ｏを製造するための過程、機構、手段、または指示をさらに含むことができる。
【0089】
メモリ・コントローラ１４０－ａ、または、その様々なサブコンポーネントの少なくともいくつかは、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはその任意の組合せで実施することができる。プロセッサによって実行されるソフトウェアで実施される場合、メモリ・コントローラ１４０－ａおよび／またはその様々なサブコンポーネントの少なくともいくつかの機能を、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）または他のプログラマブル・ロジック・デバイス、離散ゲートまたはトランジスタ・ロジック構成部品、離散ハードウェア構成部品、または本開示に記載された機能を実施するように設計されたその任意の組合せによって実行することができる。
【0090】
メモリ・コントローラ１４０－ａおよび／またはその様々なサブコンポーネントの少なくともいくつかは、機能の部分が１つまたは複数の物理的デバイスによって異なる物理的位置で実施されるように分散されていることを含む、様々な位置に物理的に配置することができる。いくつかの例では、メモリ・コントローラ１４０－ａおよび／またはその様々なサブコンポーネントの少なくともいくつかは、本開示の様々な例によると、個別で区別される構成部品であってもよい。他の例では、メモリ・コントローラ１４０－ａおよび／またはその様々なサブコンポーネントの少なくともいくつかは、これに限らないが、受信機、送信機、送受信機、本開示に記載された１つまたは複数の他の構成部品、または本開示の様々な例によるその組合せを含む、１つまたは複数のハードウェア構成部品と組み合わせることができる。
【0091】
図９は、本開示の様々な例による、ドーパント変調型エッチングを使用して形成することができるデバイス９０５を含むシステム９００の例示的な図を示している。デバイス９０５は、図１を参照して上に記載したように、メモリ・コントローラ１４０の構成部品の例である、またはこれを含むことができる。デバイス９０５は、メモリ・コントローラ１４０－ｂおよびメモリ・セル１０５－ｐを備えたメモリ・アレイ１００－ｂ、基本入出力システム（ＢＩＯＳ）構成部品９１５、プロセッサ９１０、入出力コントローラ９２５、および周辺構成部品５２０を含む、通信を送信および受信するための構成部品を含む双方向音声およびデータ通信用の構成部品を備えることができる。これらの構成部品は、１つまたは複数のバス（例えば、バス９３０）を介して電子連通することができる。
【0092】
メモリ・セル１０５－ｐは、本明細書に記載するように、情報を（すなわち、論理状態の形で）記憶することができる。メモリ・セル１０５－ｐは、例えば、図４を参照して記載されるように、メモリ記憶素子を備えた自己選択メモリ・セルであってもよい。
【0093】
ＢＩＯＳ構成部品９１５は、様々なハードウェア構成部品を開始および実行することができるファームウェアとして操作されたＢＩＯＳを備えたソフトウェア構成部品であってもよい。ＢＩＯＳ構成部品９１５はまた、プロセッサと、様々な他の構成部品、例えば、周辺構成部品、入出力制御構成部品などの間のデータ・フローを管理することができる。ＢＩＯＳ構成部品９１５は、読取専用メモリ（ＲＯＭ）、フラッシュ・メモリ、または任意の他の不揮発性メモリ内に記憶されたプログラムまたはソフトウェアを備えることができる。
【0094】
プロセッサ９１０は、インテリジェント・ハードウェア・デバイス（例えば、汎用プロセッサ、ＤＳＰ、中央演算処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラマブル・ロジック・デバイス、離散ゲートまたはトランジスタ・ロジック構成部品、離散ハードウェア構成部品、またはその任意の組合せ）を備えることができる。いくつかの場合では、プロセッサ９１０は、メモリ・コントローラを使用してメモリ・アレイを操作するように構成することができる。他の場合では、メモリ・コントローラはプロセッサ９１０内に集積させることができる。プロセッサ９１０は、様々な機能（例えば、自己選択メモリにおけるプログラミング改良をサポートする機能またはタスク）を行うように、メモリ内に記憶されたコンピュータ読取可能指示を実行するように構成することができる。
【0095】
入出力コントローラ９２５は、デバイス９０５に対する入力信号および出力信号を管理することができる。入出力コントローラ９２５はまた、デバイス９０５内に集積されない周辺機器を管理することができる。いくつかの場合では、入出力コントローラ９２５は、外部周辺機器に対する物理的接続またはポートに相当することができる。いくつかの場合では、入出力コントローラ９２５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ－ＤＯＳ（登録商標）、ＭＳ－ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、または別の知られているオペレーティング・システムなどのオペレーティング・システムを利用することができる。
【0096】
周辺構成部品９２０は、任意の入力または出力デバイス、またはこのようなデバイスに対するインターフェイスを備えることができる。例としては、ディスク・コントローラ、音声コントローラ、グラフィックス・コントローラ、イーサネット・コントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアルまたはパラレル・ポート、または周辺構成部品相互接続（ＰＣＩ）またはアクセラレイティッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺カード・スロットが挙げられる。
【0097】
入力９３５は、デバイス９０５またはその構成部品に入力を提供するデバイス９０５の外部のデバイスまたは信号に相当することができる。これは、ユーザ・インターフェイス、または他のデバイスとのまたはその間のインターフェイスを含むことができる。いくつかの場合では、入力９３５は、入出力コントローラ９２５によって管理することができ、周辺構成部品９２０を介してデバイス９０５と相互作用することができる。
【0098】
出力９４０はまた、デバイス９０５からの出力を受信するように構成されたデバイス９０５の外部のデバイスまたは信号、またはその構成部品のいずれかに相当することができる。出力９４０の例としては、ディスプレイ、音声スピーカ、印刷デバイス、別のプロセッサまたは印刷基板などが挙げられる。いくつかの場合では、出力９４０は、周辺構成部品９２０を介してデバイス９０５とインターフェイス接続する周辺素子であってもよい。いくつかの場合では、出力９４０は入出力コントローラ９２５によって管理することができる。
【0099】
デバイス９０５の構成部品は、その機能を実行するように設計された回路を含むことができる。これは、様々な回路素子、例えば、導電性ライン、トランジスタ、コンデンサ、インダクタ、レジスタ、増幅器、または本明細書に記載された機能を実行するために構成された他の活性または不活性素子が挙げられる。デバイス９０５は、コンピュータ、サーバ、ラップトップ・コンピュータ、ノートブック・コンピュータ、タブレット・コンピュータ、携帯電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどであってもよい。あるいは、デバイス９０５は、このようなデバイスの一部または構成部品であってもよい。
【0100】
図１０は、本開示の例による、ドーパント変調型エッチングを使用して非対称メモリ・セル（例えば、非対称幾何形状のメモリ記憶素子を有するメモリ・セル）を備えたメモリ・デバイスを形成するための１つまたは複数の方法１０００を示すフローチャートである。メモリ・セルは、ドーパントの第１のドーピング勾配で第１のメモリ・セルの第１の記憶材料をドーピングすること、および第１のメモリ・セルの第１のテーパを形成するために第１のメモリ・セルをエッチングすることによって形成することができ、ドーパントの第１のドーピング勾配が第１のメモリ・セルのエッチング速度に影響し、テーパは少なくともドーパントに基づく。ドーピング勾配は、例えば、所望のテーパ・プロファイルに基づいてコンピュータ・プログラムによって決定されてもよい。メモリ記憶素子は、適切なドーピング装置によりドーピングされてもよく、これは例えば、スパッタリング、同時スパッタリング、または注入のための装置を含むことができる。メモリ記憶素子は、適切なエッチング装置によりエッチングされてもよく、これは、化学エッチング、プラズマ・エッチング、または化学－機械平坦化のための装置を含むことができる。
【0101】
ブロック１００５では、方法１０００は、ドーパントの第１の勾配で第１のメモリ・セルの第１のメモリ記憶素子をドーピングすることを含むことができる。いくつかの場合には、第１のメモリ・セルは、第１のアクセス・ラインおよび第２のアクセス・ライン（例えば、第１のワード・ラインおよび第１のデジット・ライン）に結合され、第１のメモリ記憶素子が第１のアクセス・ラインと第２のアクセス・ラインとの間の第１の方向にドーパントの第１の不均一なドーピング濃度でドーピングされる。いくつかの例では、方法１０００は、ドーパントの第２の勾配で第２のメモリ・セルの第２のメモリ記憶素子をドーピングすることを含むことができる。いくつかの場合には、第２のメモリ・セルは、第３のアクセス・ラインおよび第４のアクセス・ライン（例えば、第２のワード・ラインおよび第２のデジット・ライン）に結合され、第２のメモリ記憶素子が第３のアクセス・ラインと第４のアクセス・ラインとの間の第２の方向にドーパントの第２の不均一なドーピング濃度でドーピングされる。いくつかの場合には、第１の勾配および第２の勾配は、同じ勾配であり、第１のメモリ・セルがアクティブ・メモリ・セルであり、第２のメモリ・セルが非アクティブ・メモリ・セルであり、方法１０００は、第２のメモリ・セルに１つまたは複数の電気的パルスを印加せずに第１のメモリ・セルに１つまたは複数の電気的パルスを印加することを含むことができる。いくつかの場合では、第１のメモリ・セルに１つまたは複数の電気的パルスを印加することは、第２の勾配とは異なるドーパントの濃度にドーパントの第１の勾配を変化させる。
【0102】
ブロック１０１０では、方法１０００は、第１のメモリ・セルの第１のテーパを形成するために第１のメモリ・セルをエッチングすることを含むことができる。いくつかの例では、ドーパントの第１の勾配は、第１のメモリ・セルのエッチング速度に影響し、第１のテーパはドーパントの第１の勾配に少なくとも一部基づく。いくつかの場合には、方法１０００は、第２のメモリ・セルの第２のテーパを形成するために第２のメモリ記憶素子をエッチングすることを含むことができる。いくつかの場合には、ドーパントの第２の勾配は、第２のメモリ・セルのエッチング速度に影響し、第２のテーパはドーパントの第２の勾配に少なくとも基づく。
【0103】
先に記載した例が、所与の方向に単調に増加するまたは減少することがあるテーパ・プロファイルおよび／またはドーピング勾配に焦点を当てているが、これは必ずしも必要ではない。例えば、メモリ記憶素子の所望のプロファイル／形状が砂時計形状を含む場合には、エッチングプロセスを変調させるために使用されることがある対応する不均一なドーピング濃度は、砂時計形状の中央の低い濃度に比して砂時計形状のいずれの端部においても高い濃度でメモリ記憶素子の上部表面と底部表面との間の方向に沿って非単調に変化することがある。同様に、記憶メモリ素子が広い中央の部分から上部表面および底部表面における狭い端部までテーパ化する樽状のテーパ・プロファイルに関して、エッチングプロセスを変調させるために使用されることがある対応する不均一なドーピング濃度は、樽形状の中央の高い濃度に比して樽形状の両端部において低い濃度で、上部表面と底部表面との間の方向に沿って非単調に変化することがある。
【0104】
いくつかの場合には、樽状のテーパ・プロファイルが、有利なことがある。例えば、メモリ・セルが与えられた極性を使用してプログラミングされると、アニオンは、メモリ記憶素子の一方の表面（例えば、上部表面または底部表面）に向かってドリフトすることがあり、カチオンは、メモリ記憶素子の反対の表面（例えば、底部表面または上部表面）に向かってドリフトすることがある。対称形状のメモリ・セルと比較して、樽状のテーパ・プロファイル、またはメモリ記憶素子の上部表面および底部表面の幅がメモリ記憶素子の中央部分の幅よりも狭いもう１つの非対称プロファイルを有するメモリ記憶素子は、例えば、各電極における狭い接触面積およびメモリ記憶素子の中央における大きなバルク・イオン蓄積部を有することにより、それぞれの表面におけるカチオンおよび／またはアニオンの濃度の増加を生じさせることができる。
【0105】
いくつかの例では、ここで述べられている装置は、方法１０００のような単一の方法又は複数の方法を実行することができる。装置は、ドーパントの第１の勾配を有する第１のメモリ・セルの第１のメモリ記憶素子をドーピングするため、且つ第１のメモリ・セルの第１のテーパを形成するように第１のメモリ・セルをエッチングするための機構、手段、又は指示（例えば、プロセッサによって実行可能な指示を記憶する非一時的コンピュータ読取可能媒体）を含むことができ、ドーパントの第１の勾配は、第１のメモリ・セルのエッチング速度に影響を与え、第１のテーパは、ドーパントの第１の勾配に少なくとも一部基づく。
【0106】
ここで述べられる方法１０００及び装置のいくつかの例では、第１のメモリ・セルは、第１のアクセス・ライン及び第２のアクセス・ラインに結合され、第１のメモリ記憶素子をドーピングすることは、第１のアクセス・ラインと第２のアクセス・ラインとの間の第１の方向において第１のメモリ記憶素子の第１の不均一なドーピング濃度を含む。
【0107】
ここで述べられる方法１０００及び装置のいくつかの例は、ドーパントの第２の勾配を有する第２のメモリ記憶素子をドーピングするため、且つ第２のメモリ・セルの第２のテーパを形成するように第２のメモリ記憶素子をエッチングするための動作、機構、手段、又は指示をさらに含むことができ、ドーパントの第２の勾配は、第２のメモリ・セルのエッチング速度に影響を与え、第２のテーパは、ドーパントの第２の勾配に少なくとも一部基づく。
【0108】
ここで述べられる方法１０００及び装置のいくつかの例では、第１のメモリ・セルは、第１のメモリ・デッキにあり、第２のメモリ・セルは、第２のメモリ・デッキにある。
【0109】
ここで述べられる方法１０００及び装置のいくつかの例では、第１のメモリ・セルの第１のテーパは、第２のメモリ・セルの第２のテーパとは異なる。
【0110】
ここで述べられる方法１０００及び装置のいくつかの例では、第１のメモリ・セルの第１のテーパは、第２のメモリ・セルの第２のテーパと同様である。
【0111】
ここで述べられる方法１０００及び装置のいくつかの例では、第２のメモリ・セルは、第３のアクセス・ライン及び第４のアクセス・ラインに結合され、第２のメモリ記憶素子をドーピングすることは、第３のアクセス・ラインと第４のアクセス・ラインとの間の第２の方向において第２のメモリ記憶素子の第２の不均一なドーピング濃度を有する第２のメモリ記憶素子をドーピングすることを含む。
【0112】
ここで述べられる方法１０００及び装置のいくつかの例では、第１のメモリ記憶素子及び第２のメモリ記憶素子は、カルコゲニド材料を含む。
【0113】
ここで述べられる方法１０００及び装置のいくつかの例では、第１の勾配及び第２の勾配は、同様の勾配であり、第１のメモリ・セルは、アクティブ・メモリ・セルであり、第２のメモリ・セルは、非アクティブ・メモリ・セルである。
【0114】
ここで述べられる方法１０００及び装置のいくつかの例は、第２のメモリ・セルに１つ以上の電気的パルスを印加せずに、第１のメモリ・セルに１つ以上の電気的パルスを印加するための動作、機構、手段、又は指示をさらに含むことができ、１つ以上の電気的パルスは、ドーパントの第１の勾配を第２の勾配とは異なるドーパントの第１の濃度に変化させる。
【0115】
図１１は、本開示の例による、ドーパント変調型エッチングを使用して形成することができる例示的なメモリ・セル１０５－ｐ、１０５－ｑを示している。メモリ・セル１０５－ｐ、１０５－ｑは、メモリ記憶素子の上部表面および底部表面の幅がメモリ記憶素子の中央部分の幅よりも狭い非対称幾何形状の例を提供する。メモリ・セル１０５－ｐおよび１０５－ｑは、動作の極性に依存して、メモリ記憶素子の一方の表面におけるアニオン密集および反対の表面におけるカチオン密集、またはその逆をもたらすことがあるメモリ記憶素子プロファイルを有する。
【0116】
メモリ・セル１０５－ｐのメモリ記憶素子２２０－ｍは、メモリ記憶素子の中央近くで広い幅３１５－ｇ、および電極２０５－ｉ、２０５－ｊと結合されるメモリ記憶素子２２０－ｍの表面近くで狭い幅３１５－ｆ、３１５－ｈを有する、樽状のテーパ・プロファイルの例を提供する。いくつかの場合には、幅３１５－ｆは幅３１５－ｈと同様である。いくつかの場合には、幅３１５－ｆは、幅３１５－ｈとは異なる。対応する不均一なドーピング濃度は、メモリ記憶素子の中央近くで高く、メモリ記憶素子の上部表面および底部表面に向かって減少する。メモリ記憶素子２２０－ｌは、例えば、電極２０５－ｉ、２０５－ｊを介してアクセス・ライン（例えば、ワード・ラインおよびデジット・ライン）に結合されることがある。
【0117】
メモリ・セル１０５－ｐのメモリ記憶素子２２０－ｎは、メモリ記憶素子２２０－ｎの上部表面および底部表面の近くで狭い幅３１５－ｉ、３１５－ｋを有する第２の部分および第３の部分１１０５、１１１５に比して広い幅を３１５－ｊを備えた第１の（中央）部分１１１０を有する階段状プロファイルを備えた階段状メモリ記憶素子の例を提供する。第１の部分１１１０は、第２の部分および第３の部分１１０５、１１１５のドーピング濃度よりも高いドーピング濃度を有することがある。この例では、第２の部分および第３の部分１１０５、１１１５は、異なる幅３１５－ｉ、３１５－ｋ、および対応して異なるドーピング濃度を有する。他の例では、第２の部分および第３の部分は、同じ幅および同じドーピング濃度を有することがある。メモリ記憶素子２２０－ｎは、例えば、電極２０５－ｋ、２０５－ｌを介してアクセス・ライン（例えば、ワード・ラインおよびデジット・ライン）に結合されることがある。
【0118】
上に記載した方法は可能な実施を記載し、動作およびステップを再配置あるいは変更することができ、他の実施が可能であることに留意されたい。さらに、方法の２つ以上から機構またはステップを組み合わせることができる。
【0119】
本明細書に記載された情報および信号を、様々な異なるテクノロジーおよび技術のいずれかを使用して示すことができる。例えば、上記記載全体を通して参照することができるデータ、指示、コマンド、情報、信号、ビット、符号、およびチップは、電圧、電流、電磁波、磁場または粒子、光場または粒子、またはその任意の組合せによって示すことができる。いくつかの図は、信号を単一の信号として示すことがあるが、当業者なら、信号は信号のバスを示すことができ、バスは様々なビット幅を有することができることを理解されたい。
【0120】
本明細書で使用するように、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧で保持されるが、接地に直接接続されていない電気回路のノードのことを言う。したがって、仮想接地の電圧は、定常状態で、一時的に変動し、ほぼ０Ｖに戻ることがある。仮想接地は、動作増幅器およびレジスタからなる分圧器などの様々な電子回路素子を使用して実施することができる。他の実施も可能である。「仮想接地している」または「仮想接地された」は、約０Ｖへの接続を意味する。「電子連通」および「結合」という用語は、構成部品の間の電子流れをサポートする構成部品間の関係のことを言う。これは、構成部品の間の直接接続を含むことができ、または中間構成部品を含むことができる。
【0121】
「電子連通」および「結合」という用語は、構成部品の間の電子流れをサポートする構成部品間の関係のことを言う。これは、構成部品の間の直接接続を含むことができ、または中間構成部品を含むことができる。互いに電子連通または結合された構成部品は、（例えば、付勢された回路内の）動的交換電子または信号であってもよく、または（例えば、付勢されていない回路内の）動的交換電子または信号でなくてもよいが、回路が付勢される際に電子または信号を交換するように構成するおよび動作可能であってもよい。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つの構成部品は、電子連通する、またはスイッチの状態（すなわち、開いているまたは閉じている）に関わらず結合させることができる。
【0122】
「絶縁された」という用語は、電子がその間で現在流れることが可能ではない構成部品の間の関係のことを言い、間に開回路にある場合に、構成部品は互いに絶縁されている。例えば、スイッチによって物理的に接続された２つの構成部品は、スイッチが開いている場合に、互いに絶縁させることができる。
【0123】
本明細書で使用するように、「短絡」という用語は、導電性経路が問題の２つの構成部品の間の単一の中間構成部品の作動を介して構成部品の間に確立される、構成部品間の関係のことを言う。例えば、２つの構成部品間のスイッチが閉じている場合、第２の構成部品に短絡された第１の構成部品は、第２の構成部品と電子を交換することができる。したがって、短絡は、電子連通する構成部品（またはライン）間の充電の流れを可能にする動的動作であってもよい。
【0124】
メモリ・アレイ１００を含む、本明細書で論じたデバイスは、ケイ素、ゲルマニウム、ケイ素・ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成することができる。いくつかの場合では、基板は半導体ウェーハである。他の場合では、基板は、シリコン・オン・ガラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であってもよい。基板、または基板のサブ領域の導電性は、これに限らないが、リン、ホウ素、またはヒ素を含む様々な化学種を使用して、ドーピングにより制御することができる。半導体基板のドーピングは、イオン注入により、または任意の他のドーピング手段により基板の初期形成またはその成長中に実行されることがある。
【0125】
カルコゲニド材料は、硫黄（Ｓ）、セレニウム（Ｓｅ）およびテルル（Ｔｅ）の素子の少なくとも１つを含む材料または合金であってもよい。本明細書で論じる位相変化材料は、カルコゲニド材料であってもよい。カルコゲニド材料および合金としては、これに限らないが、Ｇｅ－Ｔｅ、Ｉｎ－Ｓｅ、Ｓｂ－Ｔｅ、Ｇａ－Ｓｂ、Ｉｎ－Ｓｂ、Ａｓ－Ｔｅ、Ａｌ－Ｔｅ、Ｇｅ－Ｓｂ－Ｔｅ、Ｔｅ－Ｇｅ－Ａｓ、Ｉｎ－Ｓｂ－Ｔｅ、Ｔｅ－Ｓｎ－Ｓｅ、Ｇｅ－Ｓｅ－Ｇａ、Ｂｉ－Ｓｅ－Ｓｂ、Ｇａ－Ｓｅ－Ｔｅ、Ｓｎ－Ｓｂ－Ｔｅ、Ｉｎ－Ｓｂ－Ｇｅ、Ｔｅ－Ｇｅ－Ｓｂ－Ｓ、Ｔｅ－Ｇｅ－Ｓｎ－Ｏ、Ｔｅ－Ｇｅ－Ｓｎ－Ａｕ、Ｐｄ－Ｔｅ－Ｇｅ－Ｓｎ、Ｉｎ－Ｓｅ－Ｔｉ－Ｃｏ、Ｇｅ－Ｓｂ－Ｔｅ－Ｐｄ、Ｇｅ－Ｓｂ－Ｔｅ－Ｃｏ、Ｓｂ－Ｔｅ－Ｂｉ－Ｓｅ、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｓｂ－Ｓｅ－Ｔｅ、Ｇｅ－Ｓｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｔｅ－Ｓｎ－Ｎｉ、Ｇｅ－Ｔｅ－Ｓｎ－Ｐｄ、またはＧｅ－Ｔｅ－Ｓｎ－Ｐｔが挙げられる。本明細書で使用されるような、ハイフンで結ばれた化学構成表示は、特定の化合物または合金に含まれる素子を示し、示した素子に関連する全ての化学量を示すことを意図している。例えば、Ｇｅ－ＴｅはＧｅｘＴｅｙを含むことができ、ｘおよびｙは任意の正の整数である。可変抵抗材料の他の例としては、２つ以上の金属、例えば、遷移金属、アルカリ土類金属、および／または希土類金属を含む二値金属酸化物材料または混合価数酸化物が挙げられる。実施形態は、特定の可変抵抗材料、またはメモリ・セルのメモリ素子に関連する材料に限らない。例えば、可変抵抗材料の他の例を使用して、メモリ素子を形成することができ、特に、カルコゲニド材料、巨大な磁気抵抗材料、またはポリマー系材料を挙げることができる。
【0126】
本明細書において記載したように、半導体基板の上記のドーピングに加えて、メモリ・セル内のカルコゲニド材料は、後のエッチング・ステップ中にメモリ・セルのエッチング速度に影響するドーパントを用いてドーピングされてもよい。いくつかの例では、メモリ・セル内のカルコゲニド材料は、メモリ・セルの導電性を実質的に変えない方式でドーパントを用いてドーピングされてもよい。例えば、カルコゲニド材料は、カルコゲニド材料内でのイオンの移動に実質的に影響しない濃度でインジウムを用いてドーピングされてもよい。
【0127】
本明細書で論じた１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を示し、ソース、ドレイン、およびゲートを含む３端子デバイスを含むことができる。端子は、導電性材料、例えば金属を通して他の電子素子に接続させることができる。ソースおよびドレインは導電性であってもよく、十分にドーピングした半導体領域、例えば、縮退半導体領域を含むことができる。ソースおよびドレインは、軽くドーピングした半導体領域またはチャネルによって分離させることができる。チャネルがｎタイプの（すなわち、大部分の担体が電子である）場合、ＦＥＴはｎタイプＦＥＴと言うことができる。チャネルがｐタイプの（すなわち、大部分の担体がホールである）場合、ＦＥＴはｐタイプＦＥＴと言うことができる。チャネルは、絶縁ゲート酸化物によってキャップをすることができる。チャネル導電性は、ゲートに電圧を加えることによって制御することができる。例えば、正の電圧または負の電圧をｎタイプＦＥＴまたはｐタイプＦＥＴにそれぞれ加えることにより、チャネルが導電性を有することをもたらすことがある。それぞれトランジスタの閾値電圧より大きいまたはこれに等しい電圧が、トランジスタ・ゲートに加えられると、トランジスタを「オン」または「起動」することができる。トランジスタの閾値電圧より小さい電圧がトランジスタ・ゲートに加えられると、トランジスタを「オフ」または「停止」することができる。
【0128】
添付の図面に関連して本明細書に記載した説明は、例示的な構成を記載しており、実施することができる、または特許請求の範囲内にある全ての例を示しているものではない。本明細書で使用する「例示的」という用語は、「例、場合、または例示として働く」ことを意味しており、「好ましい」または「他の例より有利である」ことを意味するものではない。詳細な説明は、記載した技術の理解を行う目的で、特定の詳細を含んでいる。しかし、これらの技術は、これらの特定の詳細でなく実施することもできる。いくつかの場合では、既知の構造およびデバイスが、記載した例の概念を妨げるのを防ぐために、ブロック図の形で示されている。
【0129】
添付の図では、同様の構成部品または機構は、同じ参照符号を有することがある。さらに、同じタイプの様々な構成部品は、参照符号の後にダッシュと同様の構成部品の中で区別される第２の符号とを伴うことによって区別することができる。第１の参照符号だけが明細書で使用されている場合、説明は、第２の参照符号とは関係なく、同じ第１の参照符号を有する同様の構成部品のいずれか１つに適用可能である。
【0130】
本明細書に記載された情報および信号を、様々な異なるテクノロジーおよび技術のいずれかを使用して示すことができる。例えば、上記記載全体を通して参照することができるデータ、指示、コマンド、情報、信号、ビット、符号、およびチップは、電圧、電流、電磁波、磁場または粒子、光場または粒子、またはその任意の組合せによって示すことができる。
【0131】
本明細書の開示に関連して記載された、様々な例示的なブロックおよびモジュールは、本明細書に記載した機能を行うために設計された、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡまたは他のプログラマブル・ロジック・デバイス、離散ゲートまたはトランジスタ・ロジック、離散ハードウェア構成部品、またはその任意の組合せで実施または行うことができる。汎用プロセッサはマイクロプロセッサであってもよいが、別の方法では、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってもよい。プロセッサはまた、演算デバイスの組合せ（例えば、デジタル信号プロセッサ（ＤＳＰ）およびマイクロプロセッサ、多数のマイクロプロセッサ、ＤＳＰコアと合わせた１つまたは複数のマイクロプロセッサ、または任意の他のこのような構成）として実施することができる。
【0132】
本明細書に記載した機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはその任意の組合せで実施することができる。プロセッサによって実行されるソフトウェアで実施される場合、機能はコンピュータ読取可能媒体上で１つまたは複数の指示またはコードとして、記憶または伝達することができる。他の例および実施は、開示および添付の特許請求の範囲の範囲内である。例えば、ソフトウェアの性質により、上に記載した機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハード配線、またはこれらのいずれかの組合せを使用して実施することができる。機能を実施する機構はまた、機能の部分が異なる物理位置で実施されるように分散されていることを含む、様々な位置に物理的に配置することができる。また、特許請求の範囲を含む本明細書で使用されるように、アイテムのリスト（例えば、「少なくとも１つの」または「１つまたは複数の」などの表現が前にあるアイテムのリスト）で使用されるような「または」は、例えば、Ａ、ＢまたはＣの少なくとも１つのリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような包括的リストを示している。また、本明細書で使用されるように、「基づく」という表現は、決められたセットの状態に言及するものと解釈すべきではない。例えば、「条件Ａに基づく」として記載されている例示的ステップは、本開示の範囲から逸脱することなく、条件Ａおよび条件Ｂの両方に基づくことができる。すなわち、本明細書で使用されるように、「基づく」という表現は、「少なくとも一部基づく」という表現と同様の方法で解釈すべきものである。
【0133】
コンピュータ読取可能媒体は、１つの場所から別のところへのコンピュータ・プログラムの転送を容易にする任意の媒体を含む、非一時的コンピュータ記憶媒体および通信媒体の両方を含む。非一時的記憶媒体は、汎用または専用コンピュータによってアクセスすることができる任意の市販の媒体であってもよい。例として、これに限らないが、非一時的コンピュータ読取可能媒体としては、ＲＡＭ、ＲＯＭ、電気消去可能プログラマブル読取専用メモリ（ＥＥＰＲＯＭ）、コンパクト・ディスク（ＣＤ）ＲＯＭまたは他の光学ディスク記憶、磁気ディスク記憶または他の磁気記憶デバイス、または指示またはデータ構造の形で所望のプログラム・コード手段を担持または記憶するために使用することができ、汎用または専用コンピュータ、または汎用または専用プロセッサによってアクセスすることができる任意の他の非一時的媒体を含むことができる。また、任意の接続がコンピュータ読取可能媒体と適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、ＤＳＬ、または赤外線、放射線およびマイクロ波などの無線技術を使用して、ウェブサイト、サーバ、または他の遠隔ソースから伝達される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル・サブスクライバ・ライン（ＤＳＬ）、または赤外線、放射線およびマイクロ波などの無線技術が媒体の定義に含まれる。本明細書で使用する、ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、ＣＤ、レーザ・ディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー・ディスクおよびブルーレイ・ディスクを含み、ディスク（ｄｉｓｋ）は通常データを磁気的に再生し、ディスク（ｄｉｓｃ）はレーザで光学的にデータを再生する。上記の組合せはまた、コンピュータ読取可能媒体の範囲内に含まれる。
【0134】
本明細書の記載は、当業者が開示を利用または使用することを可能にするために提供されたものである。開示に対する様々な変更は、当業者にはすぐに自明のことであろうし、また本明細書で定義された一般的原理は開示の範囲から逸脱することなく他の変更に加えることができる。したがって、開示は本明細書に記載した例および設計に限るものではなく、本明細書で開示された原理および新規特性と一貫する最も広い範囲と一致するものして扱うものとする。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
