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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-08-15
(45)【発行日】2022-08-23
(54)【発明の名称】表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20220816BHJP
H01L 51/50 20060101ALI20220816BHJP
H01L 27/32 20060101ALI20220816BHJP
G02F 1/1368 20060101ALN20220816BHJP
【ＦＩ】
G09F9/30 338
G09F9/30 365
G09F9/30 349C
H05B33/14 A
H01L27/32
G02F1/1368
【請求項の数】
29
(21)【出願番号】P 2018091738
(22)【出願日】2018-05-10
(65)【公開番号】P2018189965
(43)【公開日】2018-11-29
【審査請求日】2021-03-22
(31)【優先権主張番号】10-2017-0058897
(32)【優先日】2017-05-11
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】512187343
【氏名又は名称】三星ディスプレイ株式會社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１， Ｓａｍｓｕｎｇ－ｒｏ， Ｇｉｈｅｕｎｇ－ｇｕ， Ｙｏｎｇｉｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110002619
【氏名又は名称】特許業務法人ＰＯＲＴ
(72)【発明者】
【氏名】金 陽 完
(72)【発明者】
【氏名】賈 智 鉉
(72)【発明者】
【氏名】權 泰 勳
(72)【発明者】
【氏名】金 炳 善
(72)【発明者】
【氏名】朴 亨 ▲俊▼
(72)【発明者】
【氏名】李 受 珍
(72)【発明者】
【氏名】李 在 容
(72)【発明者】
【氏名】鄭 鎭 泰
(72)【発明者】
【氏名】車 承 智
【審査官】新井 重雄
(56)【参考文献】
【文献】米国特許出願公開第２０１６／０２１７７４６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１４／００９８０７８（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０２４７４５２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１５／０１０２３１２（ＵＳ，Ａ１）
【文献】国際公開第２００７／１０５７００（ＷＯ，Ａ１）
【文献】韓国公開特許第１０－２００７－００４８５２５（ＫＲ，Ａ）
【文献】米国特許出願公開第２０１７／００６２５４４（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｆ ９／３０
Ｈ０１Ｌ ５１／５０
Ｈ０１Ｌ ２７／３２
Ｇ０２Ｆ １／１３６８
(57)【特許請求の範囲】
【請求項1】
表示領域及び非表示領域を含む基板と、前記表示領域に設けられる複数の画素と、
前記複数の画素の各々に走査信号を供給し、第１方向に延長された走査線と、
前記複数の画素の各々にデータ信号を供給し、前記第１方向と交差する第２方向に延長されたデータ線と、
前記複数の画素のうち前記表示領域の最外郭データ線に接続される最外郭画素に隣接する前記非表示領域に設けられ、前記最外郭画素と寄生キャパシタを形成する第１ダミー部と、
を含み、
前記第１ダミー部は、少なくとも前記データ線と平行に延長された第１ダミーデータ線及び第１ダミー電源パターンを含み、
前記第１方向において、前記第１ダミー部の幅は各画素の幅より小さいことを特徴とする表示装置。
【請求項2】
前記複数の画素の各々は、少なくとも１つのトランジスタ、及び前記トランジスタに接続される有機発光素子を含み、前記トランジスタは、
基板上に設けられたアクティブパターンと、
前記アクティブパターンにそれぞれ接続されたソース電極及びドレイン電極と、
ゲート絶縁膜を挟んで前記アクティブパターンと重畳するゲート電極と、
前記ゲート電極を覆い、順次積層された第１層間絶縁膜、第２層間絶縁膜及び第３層間絶縁膜を備える層間絶縁膜と、を含むことを特徴とする請求項１に記載の表示装置。
【請求項3】
前記画素に電源を供給する電源線をさらに含み、前記電源線は、
前記第２層間絶縁膜上に設けられ、前記データ線に平行な第１電源供給線と、
前記データ線に平行な第１線、及び互いに隣接する前記第１線を接続する第２線を含み、前記第３層間絶縁膜上に設けられる第２電源供給線を含むことを特徴とする請求項２に記載の表示装置。
【請求項4】
前記データ線は、前記第２層間絶縁膜上に設けられることを特徴とする請求項３に記載の表示装置。
【請求項5】
前記走査線は、前記ゲート絶縁膜上に設けられることを特徴とする請求項３に記載の表示装置。
【請求項6】
前記第１ダミー電源パターンは前記第２層間絶縁膜上に設けられ、前記第１電源供給線に平行なダミー第１電源線と、
前記第３層間絶縁膜上に設けられ、前記第１線に平行なダミー第２電源線と、を含み、
前記ダミー第２電源線は、前記ダミー第１電源線に電気的に接続されることを特徴とする請求項３に記載の表示装置。
【請求項7】
前記ダミー第２電源線は、前記第２線に接続されることを特徴とする請求項６に記載の表示装置。
【請求項8】
前記複数の画素の各々は、前記トランジスタのゲート電極に接続され、対応する各走査線に走査信号が供給されるときターンオンされ、前記トランジスタにダイオード状に接続される補償トランジスタをさらに含むことを特徴とする請求項６に記載の表示装置。
【請求項9】
前記複数の画素の各々は、前記第１層間絶縁膜上に設けられ、前記補償トランジスタの少なくとも一部を覆う遮蔽パターンをさらに含むことを特徴とする請求項８に記載の表示装置。
【請求項10】
前記複数の画素のうち１つの画素の前記遮蔽パターンは、前記最外郭画素に向かう方向で隣接する画素の第１電源供給線に接続されることを特徴とする請求項９に記載の表示装置。
【請求項11】
前記複数の画素の各々は、前記ゲート絶縁膜上に設けられる下部電極、及び前記第１絶縁膜上に設けられる上部電極を含むストレージキャパシタをさらに含むことを特徴とする請求項９に記載の表示装置。
【請求項12】
前記第１ダミー部は、前記アクティブパターンと同じ層上に設けられ、前記ダミーデータ線に平行な方向に延長されたダミー半導体パターンと、
前記第１層間絶縁膜上に設けられ、前記ダミー第１電源線に接続され、前記最外郭画素の前記補償トランジスタの少なくとも一部を覆う第１ダミー遮蔽パターンと、をさらに含むことを特徴とする請求項９に記載の表示装置。
【請求項13】
前記表示領域は、前記走査線の長さが同じ第１表示領域と、
前記第１表示領域の少なくとも一側に設けられ、前記第１表示領域から離れるほど前記走査線の長さが減少する第２表示領域と、を含むことを特徴とする請求項９に記載の表示装置。
【請求項14】
前記第１ダミー部は、前記第１表示領域に対応する非表示領域に設けられることを特徴とする請求項１３に記載の表示装置。
【請求項15】
前記第２表示領域の前記最外郭画素に隣接する前記非表示領域に設けられ、前記第２表示領域の前記最外郭画素と寄生キャパシタを形成する第２ダミー部をさらに含むことを特徴とする請求項１３に記載の表示装置。
【請求項16】
前記第２ダミー部は、少なくとも前記データ線と平行に延長された第２ダミーデータ線及び第２ダミー電源パターンを含むことを特徴とする請求項１５に記載の表示装置。
【請求項17】
前記第２ダミーデータ線及び前記第２ダミー電源パターンは、前記最外郭画素に接続された走査線よりも前記第１表示領域に隣接する走査線に接続される画素に接続されたデータ線及び第１電源線が延長された形状を有することを特徴とする請求項１６に記載の表示装置。
【請求項18】
前記第２ダミー部は、前記第１層間絶縁膜上に設けられ、前記第２ダミー電源パターンに接続される第２ダミー遮蔽パターンをさらに含むことを特徴とする請求項１７に記載の表示装置。
【請求項19】
前記第２ダミー遮蔽パターンは、前記第２表示領域の前記最外郭画素の前記補償トランジスタを覆うことを特徴とする請求項１８に記載の表示装置。
【請求項20】
前記第１方向において、前記第２ダミー部の幅は各画素の幅より小さいことを特徴とする請求項１５に記載の表示装置。
【請求項21】
表示領域及び非表示領域を含む基板と、有機発光素子、前記有機発光素子に接続される駆動トランジスタ、及び前記駆動トランジスタのしきい値電圧を補償する補償トランジスタを含み、前記表示領域に設けられる複数の画素と、
前記複数の画素の各々に走査信号を供給し、第１方向に延長された走査線と、
前記複数の画素の各々にデータ信号を供給し、前記第１方向と交差する第２方向に延長され、前記複数の画素の各々の一側に設けられたデータ線と、
前記複数の画素のうち前記表示領域の最外郭データ線に接続される最外郭画素の他側に設けられ、前記最外郭画素と寄生キャパシタを形成する第１ダミー部と、含み、
前記第１方向において、前記第１ダミー部の幅は各画素の幅より小さく、
前記第１ダミー部は、少なくとも前記データ線と平行に延長される第１ダミーデータ線及び第１ダミー電源パターンを含み、前記駆動トランジスタ及び前記補償トランジスタと寄生キャパシタを形成することを特徴とする表示装置。
【請求項22】
前記第１ダミー部及び前記最外郭画素の前記補償トランジスタは、互いに隣接することを特徴とする請求項２１に記載の表示装置。
【請求項23】
前記第１ダミー部と前記最外郭画素の前記補償トランジスタとの距離は、前記最外郭画素の前記補償トランジスタと前記最外郭データ線との距離より小さいことを特徴とする請求項２２に記載の表示装置。
【請求項24】
前記補償トランジスタは、前記駆動トランジスタのゲート電極に接続され、各走査線に走査信号が供給されるときターンオンされ、前記駆動トランジスタにダイオード状に接続されることを特徴とする請求項２２に記載の表示装置。
【請求項25】
前記駆動トランジスタは、基板上に設けられたアクティブパターンと、
前記アクティブパターンにそれぞれ接続されたソース電極及びドレイン電極と、
ゲート絶縁膜を挟んで前記アクティブパターンと重畳するゲート電極と、
前記ゲート電極を覆う、順次積層された第１層間絶縁膜、第２層間絶縁膜及び第３層間絶縁膜を備える層間絶縁膜と、を含むことを特徴とする請求項２４に記載の表示装置。
【請求項26】
前記複数の画素の各々に電源を供給する電源線をさらに含み、前記電源線は、
前記第２層間絶縁膜上に設けられ、前記データ線に平行な第１電源供給線と、
前記データ線に平行な第１線、及び互いに隣接する第１線を接続する第２線を含み、前記第３層間絶縁膜上に設けられる第２電源供給線を含むことを特徴とする請求項２５に記載の表示装置。
【請求項27】
前記第１ダミー電源パターンは前記第２層間絶縁膜上に設けられ、前記第１電源供給線に平行なダミー第１電源線と、
前記第３層間絶縁膜上に設けられ、前記第１線に平行なダミー第２電源線と、を含み、
前記ダミー第２電源線は、前記ダミー第１電源線に電気的に接続されることを特徴とする請求項２５に記載の表示装置。
【請求項28】
前記ダミー第２電源線は、前記第２線に接続されることを特徴とする請求項２７に記載の表示装置。
【請求項29】
前記複数の画素の各々は、前記第１層間絶縁膜上に設けられ、前記補償トランジスタの少なくとも一部を覆う遮蔽パターンをさらに含むことを特徴とする請求項２７に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示装置に関する。
【背景技術】
【0002】
表示装置のうち有機発光表示装置は、２つの電極とその間に位置する有機発光層を含む。有機発光表示装置は、２つの電極の何れか１つから注入された電子（ｅｌｅｃｔｒｏｎ）と残りの１つから注入された正孔（ｈｏｌｅ）が有機発光層で結合して励起子（ｅｘｃｉｔｏｎ）を形成し、励起子がエネルギーを放出しながら発光する。
【先行技術文献】
【特許文献】
【0003】
【文献】米国特許出願公開第２０１０／００２００５９号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の目的の一つは、表示品質が向上した表示装置を提供することにある。
【課題を解決するための手段】
【0005】
本発明の一実施形態による表示装置は、表示領域及び非表示領域を含む基板と、前記表示領域に設けられる複数の画素と、前記複数の画素の各々に走査信号を供給し、第１方向に延長された走査線と、前記複数の画素の各々にデータ信号を供給し、前記第１方向と交差する第２方向に延長されたデータ線と、前記複数の画素のうち前記表示領域の最外郭データ線に接続される最外郭画素に隣接する前記非表示領域に設けられ、前記最外郭画素と寄生キャパシタを形成する第１ダミー部と、を含む。前記第１ダミー部は、少なくとも前記データ線と平行に延長された第１ダミーデータ線及び第１ダミー電源パターンを含む。
【0006】
また、前記複数の画素の各々は、少なくとも１つのトランジスタ、及び前記トランジスタに接続される有機発光素子を含んでもよい。前記トランジスタは、基板上に設けられたアクティブパターンと、前記アクティブパターンにそれぞれ接続されたソース電極及びドレイン電極と、ゲート絶縁膜を挟んで前記アクティブパターンと重畳するゲート電極と、前記ゲート電極を覆い、順次積層された第１層間絶縁膜、第２層間絶縁膜及び第３層間絶縁膜を備える層間絶縁膜と、を含んでもよい。
【0007】
また、前記表示装置は、前記複数の画素に電源を供給する電源線をさらに含んでもよい。前記電源線は、前記第２層間絶縁膜上に設けられ、前記データ線に平行な第１電源供給線と、前記データ線に平行な第１線、及び互いに隣接する前記第１線を接続する第２線を含み、前記第３層間絶縁膜上に設けられる第２電源供給線と、を含んでもよい。
【0008】
また、前記データ線は、前記第２層間絶縁膜上に設けられてもよい。
【0009】
また、前記走査線は、前記ゲート絶縁膜上に設けられてもよい。
【0010】
また、前記第１ダミー電源パターンは、前記第２層間絶縁膜上に設けられ、前記第１電源供給線に平行なダミー第１電源線と、前記第３層間絶縁膜上に設けられ、前記第１線に平行なダミー第２電源線と、を含んでもよい。前記ダミー第２電源線は、前記ダミー第１電源線に電気的に接続されてもよい。
【0011】
また、前記ダミー第２電源線は、前記第２線に接続されてもよい。
【0012】
また、前記複数の画素の各々は、前記トランジスタのゲート電極に接続され、対応する走査線に走査信号が供給されるときターンオンされ、前記トランジスタにダイオード状に接続される補償トランジスタをさらに含んでもよい。
【0013】
また、前記複数の画素の各々は、前記第１層間絶縁膜上に設けられ、前記補償トランジスタの少なくとも一部を覆う遮蔽パターンをさらに含んでもよい。
【0014】
また、前記複数の画素のうち１つの画素の前記遮蔽パターンは、前記最外郭画素に向かう方向で隣接する画素の第１電源供給線に接続されてもよい。
【0015】
また、前記複数の画素の各々は、前記ゲート絶縁膜上に設けられた下部電極、及び前記第１絶縁膜上に設けられた上部電極を含むストレージキャパシタをさらに含んでもよい。
【0016】
また、前記第１ダミー部は、前記アクティブパターンと同じ層上に設けられ、前記ダミーデータ線に平行な方向に延長されたダミー半導体パターンと、前記第１層間絶縁膜上に設けられ、前記ダミー第１電源線に接続され、前記最外郭画素の前記補償トランジスタの少なくとも一部を覆うる第１ダミー遮蔽パターンと、をさらに含んでもよい。
【0017】
また、前記表示領域は、前記走査線の長さが同じ第１表示領域と、前記第１表示領域の少なくとも一側に設けられ、前記第１表示領域から離れるほど前記走査線の長さが減少する第２表示領域と、を含んでもよい。
【0018】
また、前記第１ダミー部は、前記第１表示領域に対応する非表示領域に設けられてもよい。
【0019】
また、前記表示装置は、前記第２表示領域の前記最外郭画素に隣接する前記非表示領域に設けられ、前記第２表示領域の前記最外郭画素と寄生キャパシタを形成する第２ダミー部をさらに含んでもよい。
【0020】
また、前記第２ダミー部は、少なくとも前記データ線と平行に延長された第２ダミーデータ線及び第２ダミー電源パターンを含んでもよい。
【0021】
また、前記第２ダミーデータ線及び前記第２ダミー電源パターンは、前記最外郭画素に接続された走査線よりも前記第１表示領域に隣接する走査線に接続される画素に接続されたデータ線及び第１電源線が延長された形状を有してもよい。
【0022】
また、前記第２ダミー部は、前記第１層間絶縁膜上に設けられ、前記第２ダミー電源パターンに接続される第２ダミー遮蔽パターンをさらに含んでもよい。
【0023】
また、前記第２ダミー遮蔽パターンは、前記第２表示領域の前記最外郭画素の前記補償トランジスタを覆ってもよい。
【0024】
また、前記第１方向において、前記第２ダミー部の幅は各画素の幅より小さくてもよい。
【0025】
また、前記第１方向において、前記第１ダミー部の幅は各画素の幅より小さくてもよい。
【0026】
本発明の一実施形態による表示装置は、表示領域及び非表示領域を含む基板と、有機発光素子、前記有機発光素子に接続される駆動トランジスタ、及び前記駆動トランジスタのしきい値電圧を補償する補償トランジスタを含む、前記表示領域に設けられた複数の画素と、前記複数の画素の各々に走査信号を供給し、第１方向に延長された走査線と、前記複数の画素の各々にデータ信号を供給し、前記第１方向と交差する第２方向に延長され、前記複数の画素の各々の一側に設けられたデータ線と、前記複数の画素のうち前記表示領域の最外郭データ線に接続される最外郭画素の他側に設けられ、前記最外郭画素と寄生キャパシタを形成する第１ダミー部と、含んでもよい。前記上記第１ダミー部は、少なくとも前記データ線と平行に延長される第１ダミーデータ線及び第１ダミー電源パターンを含み、前記駆動トランジスタ及び上記補償トランジスタと寄生キャパシタを形成してもよい。
【0027】
また、前記第１ダミー部及び前記最外郭画素の前記補償トランジスタは、互いに隣接してもよい。
【0028】
また、前記第１ダミー部と前記最外郭画素の前記補償トランジスタとの距離は、前記最外郭画素の前記補償トランジスタと前記最外郭データ線との距離よりも小さくてもよい。
【発明の効果】
【0029】
上述した表示装置は、表示領域のエッジに設けられる画素と寄生キャパシタを形成するダミー部を含み、画素間の輝度差が生じることを防止することができる。従って、上記表示装置は、表示品質が向上することができる。
【図面の簡単な説明】
【0030】
【図1】本発明の一実施形態による表示装置を示す平面図である。
【図2】本発明の一実施形態による画素部及び駆動部の一例を示すブロック図である。
【図10】最外郭画素、データ線及び第１ダミー部を説明するための平面図である。
【図11】最外郭画素、データ線及び第１ダミー部を説明するための平面図である。
【発明を実施するための形態】
【0031】
本発明は、様々な変更を加えることができ、様々な形態を有することができるため、特定の実施形態を図面に例示し以下で詳細に説明する。しかし、これは本発明を特定の開示形態に限定するものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むと理解すべきである。
【0032】
各図面を説明するにあたり、類似する構成要素には類似する参照符号を使用する。添付の図面における構成の寸法は、本発明を明確にするために拡大して示す。第１、第２などの用語は様々な構成要素を説明するために用いられるが、上記構成要素は上記用語により限定されてはならない。上記用語は一構成要素を他の構成要素と区別するためだけに用いられる。例えば、本発明の権利範囲から外れない範囲内で、第１構成要素は第２構成要素と称されてもよく、これと同様に第２構成要素も第１構成要素と称されてもよい。単数の表現は文脈上明らかに違う意味を持たない限り、複数の表現を含む。
【0033】
本出願において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品、またはこれらの組み合わせが存在することを示すものであり、１つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品またはこれらの組み合わせの存在または付加の可能性を事前に排除するものではないと理解すべきである。また、層、膜、領域、板などの部分が他の部分の「上に」あるというときは、他の部分の「真上に」ある場合のみならず、その中間に他の部分が介在されている場合も含む。また、本明細書において、ある層、膜、領域、板などの部分が他の部分上（ｏｎ）に形成されたというときは、上記形成された方向は上部方向のみに限らず、側面や下部方向に形成されたことを含む。逆に、層、膜、領域、板などの部分が他の部分の「下に」あるというときは、他の部分の「真下に」ある場合のみならず、その中間に他の部分が介在されている場合も含む。
【0034】
以下では、添付の図面を参照して本発明の実施形態をより詳細に説明する。
【0035】
図１は、本発明の一実施形態による表示装置を示す平面図である。
【0036】
図１を参照すると、本発明の一実施形態による表示装置は、基板ＳＵＢと、基板ＳＵＢ上に設けられた複数の画素ＰＸＬと、基板ＳＵＢ上に設けられ、画素ＰＸＬを駆動する駆動部と、画素ＰＸＬと駆動部とを接続する配線部（図示せず）と、を含んでもよい。
【0037】
基板ＳＵＢは様々な形状を有してもよい。例えば、基板ＳＵＢは、直線の辺を含む閉じた形の多角形であってもよい。基板ＳＵＢは曲線の辺を含む円形及び楕円などの形状であってもよい。基板ＳＵＢは、直線及び曲線の辺を含む半円及び半楕円などの形状であってもよい。本発明の一実施形態において、基板ＳＵＢが直線からなる辺を有する場合、各形状の角の少なくとも一部は曲線からなってもよい。例えば、基板ＳＵＢが長方形の場合、互いに隣接する直線の辺が接する部分が所定の曲率を有する曲線に代替されてもよい。即ち、長方形の角部分が所定の曲率を有してもよい。曲率は、位置によって異なるように設定されてもよい。例えば、曲率は、曲線が始まる位置及び曲線の長さなどに応じて変更されてもよい。
【0038】
基板ＳＵＢが複数の領域を含む場合、各領域も直線の辺を含む閉じた形の多角形、曲線の辺を含む円形及び楕円、直線及び曲線の辺を含む半円及び半楕円などの様々な形状を有してもよい。
【0039】
基板ＳＵＢは、表示領域ＰＸＡと非表示領域ＰＰＡを含んでもよい。
【0040】
表示領域ＰＸＡは、画像を表示する画素ＰＸＬが設けられる領域である。各画素ＰＸＬについては後述する。
【0041】
表示領域ＰＸＡは様々な形状であってもよい。例えば、表示領域は、基板ＳＵＢに対応する形状であってもよい。
【0042】
例えば、表示領域ＰＸＡは直線の辺を含む閉じた形の多角形であってもよい。表示領域ＰＸＡは曲線の辺を含む円形及び楕円などの形状であってもよい。表示領域ＰＸＡは、直線及び曲線の辺を含む半円及び半楕円などの形状であってもよい。本発明の一実施形態において、表示領域ＰＸＡが直線からなる辺を有する場合、各形状の角のうち少なくとも一部は、曲線からなってもよい。例えば、表示領域ＰＸＡが長方形の場合、互いに隣接する直線の辺が接する部分が所定の曲率を有する曲線に代替されてもよい。即ち、長方形の角部分が所定の曲率を有してもよい。曲率は位置によって異なるように設定されてもよい。例えば、曲率は曲線が始まる位置及び曲線の長さなどに応じて変更されてもよい。
【0043】
本発明の一実施形態において、表示領域ＰＸＡは、第１表示領域ＰＸＡ１及び２つの第２表示領域ＰＸＡ２を含んでもよい。第２表示領域ＰＸＡ２は、第１表示領域ＰＸＡ１の後述する第２方向ＤＲ２の両端部に配置されてもよい。第２表示領域ＰＸＡ２は、第１表示領域ＰＸＡ１から第２方向ＤＲ２に第１方向ＤＲ１の離れるほど幅が減少する形状であってもよい。例えば、第２表示領域ＰＸＡ２は、第１表示領域ＰＸＡ１から第２方向ＤＲ２に離れるほど第１方向ＤＲ１の幅が減少する台形であってもよい。
【0044】
非表示領域ＰＰＡは画素ＰＸＬが設けられない領域であって、画像が表示されない領域である。非表示領域ＰＰＡには、画素ＰＸＬを駆動するための駆動部、及び画素ＰＸＬと駆動部を接続する配線部の配線が設けられてもよい。非表示領域ＰＰＡは、最終的な表示装置におけるベゼルに対応し、非表示領域ＰＰＡの幅に応じてベゼルの幅が決定されてもよい。
【0045】
非表示領域ＰＰＡは、表示領域ＰＸＡの少なくとも一側に設けられる。本発明の一実施形態における非表示領域ＰＰＡは、表示領域ＰＸＡの周囲を囲んでもよい。本発明の一実施形態における非表示領域ＰＰＡは、幅方向（第１方向ＤＲ１）に延長された横部と、長さ方向（第２方向ＤＲ２）に延長された縦部と、を含んでもよい。非表示領域ＰＰＡの縦部は、対で設けれられ、表示領域ＰＸＡの幅方向に沿って互いに離隔されてもよい。
【0046】
画素ＰＸＬは、基板ＳＵＢ上の表示領域ＰＸＡ内に設けられる。画素ＰＸＬは、画像を表示する最小単位であり、表示領域ＰＸＡ内に複数の画素ＰＸＬが設けられる。画素ＰＸＬは、白色光及び／またはカラー光を出射する有機発光素子を含んでもよい。各画素ＰＸＬは赤色、緑色、及び青色の何れか１つの色を出射することができるが、これに限定されるものではない。例えば、画素ＰＸＬはシアン、マゼンタ、イエロー及び白色の何れか１つの色を出射してもよい。
【0047】
画素ＰＸＬは複数個設けられ、第１方向ＤＲ１に延長された行と第２方向ＤＲ２に延長された列に沿ってマトリックス（ｍａｔｒｉｘ）状に配列されてもよい。本発明の一実施形態において、画素ＰＸＬの配列形態は特に限定されものではなく、様々な形態に配列されてもよい。例えば、画素ＰＸＬの一部は、第１方向ＤＲ１が行方向になるように配列されてもよいが、画素ＰＸＬの他の一部は、第１方向ＤＲ１ではない他の方向、例えば、第１方向ＤＲ１に傾斜した方向が行方向になるように配列されてもよい。
【0048】
画素ＰＸＬは、表示素子として有機発光層を含む有機発光素子を含むが、これに限定されるものではない。例えば、画素ＰＸＬは、液晶素子、電気泳動素子、電気湿潤素子などの様々な表示素子を含んでもよい。
【0049】
駆動部は、配線を介して各画素ＰＸＬに信号を供給し、これによって、画素ＰＸＬの駆動を制御する。図１では、説明の便宜上、配線部が省略されており、配線部については後述する。
【0050】
駆動部は、走査線を介して画素ＰＸＬに走査信号を供給する走査駆動部ＳＤＶと、発光制御線を介して画素ＰＸＬに発光制御信号を供給する発光駆動部ＥＤＶと、データ線を介して画素ＰＸＬにデータ信号を供給するデータ駆動部ＤＤＶと、タイミング制御部（図示せず）と、を含んでもよい。タイミング制御部は、走査駆動部ＳＤＶ、発光駆動部ＥＤＶ、及びデータ駆動部ＤＤＶを制御する。
【0051】
走査駆動部ＳＤＶは、非表示領域ＰＰＡの縦部に設けられてもよい。非表示領域ＰＰＡの縦部は、表示領域ＰＸＡの幅方向に沿って互いに離隔して１対設けられるため、走査駆動部ＳＤＶは非表示領域ＰＰＡの縦部の少なくとも１つに設けられてもよい。走査駆動部ＳＤＶは、非表示領域ＰＰＡの長さ方向に沿って延長されてもよい。
【0052】
本発明の一実施形態において、走査駆動部ＳＤＶは、基板ＳＵＢ上に直接実装されてもよい。走査駆動部ＳＤＶが基板ＳＵＢ上に直接実装される場合、画素ＰＸＬを形成する工程時にともに形成されてもよいが、これに限定されるものではない。例えば、走査駆動部ＳＤＶは、別のチップに形成されて基板ＳＵＢ上にチップオングラス（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）の形態で設けられてもよい。また、走査駆動部ＳＤＶは、別のチップに形成されて印刷回路基板上に実装され、基板ＳＵＢにフレキシブル回路基板などの接続部材を介して接続されてもよい。
【0053】
発光駆動部ＥＤＶも、走査駆動部ＳＤＶと同様に、非表示領域ＰＰＡの縦部に設けられてもよい。発光駆動部ＥＤＶは、非表示領域ＰＰＡの縦部の少なくとも何れか１つに設けられてもよい。発光駆動部ＥＤＶは、非表示領域ＰＰＡの長さ方向に沿って延長されてもよい。
【0054】
本発明の一実施形態において、発光駆動部ＥＤＶは、基板ＳＵＢ上に直接実装されてもよい。発光駆動部ＥＤＶが基板ＳＵＢ上に直接実装される場合、画素ＰＸＬを形成する工程時にともに形成されてもよいが、これに限定されるものではない。例えば、発光駆動部ＥＤＶは、別のチップに形成されて基板ＳＵＢ上にチップオングラス（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）の形態で設けられてもよい。また、発光駆動部ＥＤＶは、別のチップに形成されて印刷回路基板上に実装され、基板ＳＵＢにフレキシブル回路基板などの接続部材を介して接続されてもよい。
【0055】
本発明の一実施形態において、走査駆動部ＳＤＶと発光駆動部ＥＤＶとが互いに隣接し、非表示領域ＰＰＡの１対の縦部の１つのみに形成されたことを一例として示したが、これに限定されるものではなく、その配置は多様々な方式に変更されてもよい。例えば、走査駆動部ＳＤＶは非表示領域ＰＰＡの縦部の一側に設けられ、発光駆動部ＥＤＶは非表示領域ＰＰＡの縦部の他側に設けられてもよい。また、走査駆動部ＳＤＶは非表示領域ＰＰＡの縦部の両側にともに設けられてもよく、発光駆動部ＥＤＶは非表示領域ＰＰＡの縦部の一側のみに設けられてもよい。
【0056】
データ駆動部ＤＤＶは非表示領域ＰＰＡに配置されてもよい。特に、データ駆動部ＤＤＶは非表示領域ＰＰＡの横部に配置されてもよい。データ駆動部ＤＤＶは、非表示領域ＰＰＡの幅方向に沿って延長されてもよい。
【0057】
本発明の一実施形態において、走査駆動部ＳＤＶ、発光駆動部ＥＤＶ、及び／またはデータ駆動部ＤＤＶの位置は、必要に応じて互いに変わってもよい。
【0058】
タイミング制御部（図示せず）は、様々な方式により走査駆動部ＳＤＶ、発光駆動部ＥＤＶ、及びデータ駆動部ＤＤＶに配線を介して接続されてもよい。タイミング制御部が配置される位置は、特に限定されない。例えば、タイミング制御部は、印刷回路基板上に実装されて、フレキシブル回路基板を介して走査駆動部ＳＤＶ、発光駆動部ＥＤＶ、及びデータ駆動部ＤＤＶと接続されてもよく、印刷回路基板は、基板ＳＵＢの一側または基板ＳＵＢの背面などの様々な位置に配置されてもよい。
【0059】
図２は、本発明の一実施形態による画素及び駆動部の一例を示すブロック図である。
【0060】
図２を参照すると、本発明の一実施形態による表示装置は、画素ＰＸＬ、駆動部、及び配線部を含んでもよい。
【0061】
画素ＰＸＬは複数個設けられてもよい。駆動部は、走査駆動部ＳＤＶ、発光駆動部ＥＤＶ、データ駆動部ＤＤＶ、及びタイミング制御部ＴＣを含んでもよい。図２において、走査駆動部ＳＤＶ、発光駆動部ＥＤＶ、データ駆動部ＤＤＶ、及びタイミング制御部ＴＣの位置は、説明の便宜のために設定されたものであって、これに限定されない。表示装置を実際に実現するとき、走査駆動部ＳＤＶ、発光駆動部ＥＤＶ、データ駆動部ＤＤＶ、及びタイミング制御部ＴＣは、表示装置内において図２に示された位置とは異なる位置に配置されてもよい。
【0062】
配線部は、駆動部から各画素ＰＸＬに信号を供給し、走査線Ｓ１～Ｓｎ、データ線Ｄ１～Ｄｍ、発光制御線Ｅ１～Ｅｎ、電源線ＰＬ、及び初期化電源Ｖｉｎｔに接続された第１初期化電源線を含んでもよい。走査線は複数の走査線Ｓ１～Ｓｎを含み、発光制御線は複数の発光制御線Ｅ１～Ｅｎを含んでもよい。データ線Ｄ１～Ｄｍと電源線ＰＬは各画素ＰＸＬに接続されてもよい。
【0063】
画素ＰＸＬは、図１に示された表示領域ＰＸＡに配置される。画素ＰＸＬは、走査線Ｓ１～Ｓｎ、発光制御線Ｅ１～Ｅｎ、データ線Ｄ１～Ｄｍ、及び電源線ＰＬに接続される。画素ＰＸＬは、走査線Ｓ１～Ｓｎから走査信号が供給されると、データ線Ｄ１～Ｄｍからデータ信号の供給を受けることができる。
【0064】
また、画素ＰＸＬは、外部から第１電源ＥＬＶＤＤ、第２電源ＥＬＶＳＳ、及び初期化電源Ｖｉｎｔの供給を受けることができる。ここで、第１電源ＥＬＶＤＤは、電源線ＰＬを介して印加されてもよい。
【0065】
画素ＰＸＬの各々は、少なくとも駆動トランジスタ及び有機発光ダイオードを備える。駆動トランジスタは、データ信号に応じて、第１電源ＥＬＶＤＤから有機発光ダイオードを経由して第２電源ＥＬＶＳＳに流れる電流量を制御する。ここで、データ信号が供給される前に駆動トランジスタのゲート電極は、初期化電源Ｖｉｎｔの電圧によって初期化されてもよい。このため、初期化電源Ｖｉｎｔは、データ信号より低い電圧に設定されてもよい。
【0066】
走査駆動部ＳＤＶは、タイミング制御部ＴＣからの第１ゲート制御信号ＧＣＳ１に応じて、走査線Ｓ１～Ｓｎに走査信号を供給する。例えば、走査駆動部ＳＤＶは、走査線Ｓ１～Ｓｎに走査信号を順次供給することができる。走査線Ｓ１～Ｓｎに走査信号が順次供給されると、画素ＰＸＬが走査線Ｓ１～Ｓｎに平行な水平ライン単位で順次選択される。
【0067】
発光駆動部ＥＤＶは、タイミング制御部ＴＣからの第２ゲート制御信号ＧＣＳ２に応じて、発光制御線Ｅ１～Ｅｎに発光制御信号を供給する。例えば、発光駆動部ＥＤＶは、発光制御線Ｅ１～Ｅｎに発光制御信号を順次供給することができる。
【0068】
ここで、発光制御信号は、走査信号より広いパルス幅に設定されてもよい。例えば、ｉ（ｉは自然数）番目の発光制御線Ｅｉに供給される発光制御信号は、ｉ－１番目の走査線Ｓｉ－１に供給される走査信号及びｉ番目の走査線Ｓｉに供給される走査信号と少なくとも一部の期間が重なるよう供給されてもよい。
【0069】
さらに、発光制御信号は、画素ＰＸＬに含まれるトランジスタがターンオフできるようにゲートオフ電圧（例えば、ハイ電圧）に設定され、走査信号は、画素ＰＸＬに含まれるトランジスタがターンオンできるようにゲートオン電圧（例えば、ロー電圧）に設定されてもよい。
【0070】
データ駆動部ＤＤＶは、データ制御信号ＤＣＳに応じて、データ線Ｄ１～Ｄｍにデータ信号を供給する。データ線Ｄ１～Ｄｍに供給されたデータ信号は、走査信号によって選択された画素ＰＸＬに供給される。
【0071】
タイミング制御部ＴＣは、外部から供給されるタイミング信号に基づいて生成されたゲート制御信号ＧＣＳ１及びＧＣＳ２を走査駆動部ＳＤＶ及び発光駆動部ＥＤＶに供給し、データ制御信号ＤＣＳをデータ駆動部ＤＤＶに供給する。
【0072】
ゲート制御信号ＧＣＳ１及びＧＣＳ２のそれぞれには、スタートパルス及びクロック信号が含まれてもよい。スタートパルスは、最初の走査信号または最初の発光制御信号のタイミングを制御することができる。クロック信号は、スタートパルスをシフトさせるために用いられてもよい。
【0073】
データ制御信号ＤＣＳには、ソーススタートパルス及びクロック信号が含まれてもよい。ソーススタートパルスは、データのサンプリング開始タイミングを制御することができる。クロック信号は、サンプリング動作を制御するために用いられてもよい。
【0074】
【0075】
図２及び図３を参照すると、本発明の実施形態による画素ＰＸＬは、有機発光素子ＯＬＥＤ、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、及びストレージキャパシタＣｓｔを備えてもよい。
【0076】
有機発光素子ＯＬＥＤのアノードは、第６トランジスタＴ６を経由して第１トランジスタＴ１に接続され、カソードは第２電源ＥＬＶＳＳに接続される。有機発光素子ＯＬＥＤは、第１トランジスタＴ１から供給される電流量に応じて所定輝度の光を生成することができる。
【0077】
有機発光素子ＯＬＥＤに電流が流れるように、第１トランジスタＴ１に供給される第１電源ＥＬＶＤＤは、第２電源ＥＬＶＳＳより高い電圧に設定される。
【0078】
第７トランジスタＴ７は、初期化電源Ｖｉｎｔと有機発光素子ＯＬＥＤのアノードの間に接続される。第７トランジスタＴ７のゲート電極は、ｉ番目の走査線Ｓｉに接続される。第７トランジスタＴ７は、ｉ番目の走査線Ｓｉに走査信号が供給されるときターンオンされて、初期化電源Ｖｉｎｔの電圧を有機発光素子ＯＬＥＤのアノードに供給する。ここで、初期化電源Ｖｉｎｔは、データ信号より低い電圧に設定されてもよい。
【0079】
第６トランジスタＴ６は、第１トランジスタＴ１と有機発光素子ＯＬＥＤの間に接続される。第６トランジスタＴ６のゲート電極は、ｉ番目の発光制御線Ｅｉに接続される。第６トランジスタＴ６は、ｉ番目の発光制御線Ｅｉに発光制御信号が供給されるときターンオフされ、それ以外の場合にターンオンされる。
【0080】
第５トランジスタＴ５は、第１電源ＥＬＶＤＤと第１トランジスタＴ１の間に接続される。第５トランジスタＴ５のゲート電極は、ｉ番目の発光制御線Ｅｉに接続される。第５トランジスタＴ５は、ｉ番目の発光制御線Ｅｉに発光制御信号が供給されるときターンオフされ、それ以外の場合にターンオンされる。
【0081】
第１トランジスタＴ１（駆動トランジスタ）の第１電極は、第５トランジスタＴ５を経由して第１電源ＥＬＶＤＤに接続され、第２電極は、第６トランジスタＴ６を経由して有機発光素子ＯＬＥＤのアノードに接続される。第１トランジスタＴ１のゲート電極は、第１ノードＮ１に接続される。第１トランジスタＴ１は、第１ノードＮ１の電圧に応じて、第１電源ＥＬＶＤＤから有機発光素子ＯＬＥＤを経由して第２電源ＥＬＶＳＳに流れる電流量を制御することができる。即ち、第１電源ＥＬＶＤＤは、第１トランジスタＴ１を介して有機発光素子ＯＬＥＤのアノードに電気的に接続される。
【0082】
第３トランジスタＴ３は、第１トランジスタＴ１の第２電極と第１ノードＮ１の間に接続される。第３トランジスタＴ３のゲート電極は、ｉ番目の走査線Ｓｉに接続される。第３トランジスタＴ３は、ｉ番目の走査線Ｓｉに走査信号が供給されるときターンオンされて、第１トランジスタＴ１の第２電極と第１ノードＮ１を電気的に接続させる。従って、第３トランジスタＴ３がターンオンされると、第３トランジスタＴ３と第１トランジスタＴ１はダイオード状に接続され、第１トランジスタＴ１のしきい値電圧を補償することができる。即ち、ここでは、第３トランジスタＴ３は、第１トランジスタＴ１のしきい値電圧を補償する補償トランジスタである。
【0083】
第４トランジスタＴ４は、第１ノードＮ１と初期化電源Ｖｉｎｔの間に接続される。第４トランジスタＴ４のゲート電極は、ｉ－１番目の走査線Ｓｉ－１に接続される。第４トランジスタＴ４は、ｉ－１番目の走査線Ｓｉ－１に走査信号が供給されるときターンオンされて、第１ノードＮ１に初期化電源Ｖｉｎｔの電圧を供給する。
【0084】
第２トランジスタＴ２は、ｊ番目のデータ線Ｄｊと第１トランジスタＴ１の第１電極の間に接続される。第２トランジスタＴ２のゲート電極は、ｉ番目の走査線Ｓｉに接続される。第２トランジスタＴ２は、ｉ番目の走査線Ｓｉに走査信号が供給されるときターンオンされて、ｊ番目のデータ線Ｄｊと第１トランジスタＴ１の第１電極を電気的に接続させる。
【0085】
ストレージキャパシタＣｓｔは、第１電源ＥＬＶＤＤと第１ノードＮ１の間に接続される。ストレージキャパシタＣｓｔは、データ信号及び第１トランジスタＴ１のしきい値電圧に対応する電圧が充電される。
【0086】
図４は図１のＥＡ１領域の拡大図であり、図５は図４に示されたｉ番目の走査線とｍ番目のデータ線に接続された画素の拡大図であり、図６は図５のＩ－Ｉ’線に沿った断面図であり、図７は図５のＩＩ－ＩＩ’線に沿った断面図であり、図８は図４に示されたｉ番目の走査線に接続された第１ダミー部の拡大図であり、図９は図８のＩＩＩ－ＩＩＩ’線に沿った断面図であり、図１０及び図１１は最外郭画素、データ線及び第１ダミー部を説明するための平面図である。
【0087】
【0088】
基板ＳＵＢは、透明絶縁材料を含み、光の透過が可能である。基板ＳＵＢはリジッド基板であってもよい。例えば、基板ＳＵＢは、ガラス基板、石英基板、ガラスセラミック基板及び結晶質ガラス基板の何れか１つであってもよい。
【0089】
また、基板ＳＵＢは可撓性（フレキシブル）基板であってもよい。ここで、基板ＳＵＢは、高分子有機物を含むフィルム基板及びプラスチック基板のいずれか１つであってもよい。例えば、基板ＳＵＢは、ポリスチレン（ｐｏｌｙｓｔｙｒｅｎｅ）、ポリビニルアルコール（ｐｏｌｙｖｉｎｙｌ ａｌｃｏｈｏｌ）、ポリメチルメタクリレート（Ｐｏｌｙｍｅｔｈｙｌ ｍｅｔｈａｃｒｙｌａｔｅ）、ポリエーテルスルホン（ｐｏｌｙｅｔｈｅｒｓｕｌｆｏｎｅ）、ポリアクリレート（ｐｏｌｙａｃｒｙｌａｔｅ）、ポリエーテルイミド（ｐｏｌｙｅｔｈｅｒｉｍｉｄｅ）、ポリエチレンナフタレート（ｐｏｌｙｅｔｈｙｌｅｎｅ ｎａｐｈｔｈａｌａｔｅ）、ポリエチレンテレフタレート（ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ）、ポリフェニレンスルファイド（ｐｏｌｙｐｈｅｎｙｌｅｎｅ ｓｕｌｆｉｄｅ）、ポリアリレート（ｐｏｌｙａｒｙｌａｔｅ）、ポリイミド（ｐｏｌｙｉｍｉｄｅ）、ポリカーボネート（ｐｏｌｙｃａｒｂｏｎａｔｅ）、トリアセテートセルロース（ｔｒｉａｃｅｔａｔｅ ｃｅｌｌｕｌｏｓｅ）、セルロースアセテートプロピオネート（ｃｅｌｌｕｌｏｓｅ ａｃｅｔａｔｅ ｐｒｏｐｉｏｎａｔｅ）のうち少なくともいずれか１つを含んでもよい。但し、基板ＳＵＢを構成する材料は多様に変わってもよく、繊維強化プラスチック（ＦＲＰ、Ｆｉｂｅｒ ｒｅｉｎｆｏｒｃｅｄ ｐｌａｓｔｉｃ）などを含んでもよい。
【0090】
配線部は、画素ＰＸＬのそれぞれに信号を提供することができる。図４を参照すると、配線部は、走査線Ｓｉ－１、Ｓｉ、Ｓｉ＋１と、データ線Ｄｍ－１、Ｄｍと、発光制御線Ｅｉ、Ｅｉ＋１と、電源線ＰＬと、初期化電源線ＩＰＬと、を含んでもよい。
【0091】
走査線Ｓｉ－１、Ｓｉ、Ｓｉ＋１は、第１方向ＤＲ１に延長されてもよい。走査線Ｓｉ－１、Ｓｉ、Ｓｉ＋１は、表示領域ＰＸＡの両側の非表示領域ＰＰＡの一側から他側に延長されてもよい。走査線Ｓｉ－１、Ｓｉ、Ｓｉ＋１は、第２方向ＤＲ２に沿ってｉ－１番目の走査線Ｓｉ－１、ｉ番目の走査線Ｓｉ、及びｉ＋１番目の走査線Ｓｉ＋１の順に配列される。走査線Ｓｉ－１、Ｓｉ、Ｓｉ＋１には、走査信号が印加される。例えば、ｉ－１番目の走査線Ｓｉ－１には、ｉ－１番目の走査信号が印加される。ｉ－１番目の走査線Ｓｉ－１は、ｉ－１番目の走査信号によりｉ番目の走査線Ｓｉに接続される画素ＰＸＬが初期化される。ｉ番目の走査線Ｓｉには、ｉ番目の走査信号が印加される。ｉ番目の走査線Ｓｉは、分岐されて異なるトランジスタに接続されてもよい。ｉ番目の走査線Ｓｉは、ｉ番目の走査信号によってｉ＋１番目の走査線Ｓｉ＋１に接続される画素ＰＸＬが初期化される。ｉ＋１番目の走査線Ｓｉ＋１には、ｉ＋１番目の走査信号が印加される。ｉ＋１番目の走査線Ｓｉ＋１は、分岐して異なるトランジスタに接続されてもよい。
【0092】
発光制御線Ｅｉ、Ｅｉ＋１は、第１方向ＤＲ１に延長されてもよい。発光制御線Ｅｉ、Ｅｉ＋１は、表示領域ＰＸＡの両側の非表示領域ＰＰＡの一側から他側に延長されてもよい。発光制御線Ｅｉ、Ｅｉ＋１は、走査線Ｓｉ－１、Ｓｉ、Ｓｉ＋１と離隔されて配置されてもよい。発光制御線Ｅｉ、Ｅｉ＋１には、発光制御信号が印加される。
【0093】
データ線Ｄｍ－１、Ｄｍは、第２方向ＤＲ２に延長されてもよい。データ線Ｄｍ－１、Ｄｍには、データ信号が印加される。データ線Ｄｍ－１、Ｄｍは、画素ＰＸＬの一側に設けられてもよい。
【0094】
電源線ＰＬは、格子状に配置されてもよい。例えば、電源線ＰＬの一部は、第２方向ＤＲ２に沿って延長され、残りは第２方向に交差する方向に延長されてもよい。電源線ＰＬには、第１電源（図２及び図３の「ＥＬＶＤＤ」を参照）が印加される。
【0095】
初期化電源線ＩＰＬは、第１方向ＤＲ１に沿って延長されてもよい。初期化電源線ＩＰＬは、表示領域ＰＸＡの両側の非表示領域ＰＰＡの一側から他側に延長されてもよい。初期化電源線ＩＰＬは、走査線Ｓｉ－１、Ｓｉ、Ｓｉ＋１と離隔して配置されてもよい。初期化電源線ＩＰＬには、初期化電源Ｖｉｎｔが印加される。
【0096】
画素ＰＸＬは、基板ＳＵＢ上の表示領域ＰＸＡに設けられてもよい。画素ＰＸＬは、走査線Ｓｉ－１、Ｓｉ、Ｓｉ＋１と、データ線Ｄｍ－１、Ｄｍと、発光制御線Ｅｉ、Ｅｉ＋１と、電源線ＰＬと、初期化電源線ＩＰＬと、に接続されてもよい。
【0097】
画素ＰＸＬは、第１画素、第２画素、第３画素及び第４画素を含んでもよい。第１画素はｉ番目の走査線Ｓｉ及びｍ－１番目のデータ線Ｄｍ－１に接続された画素であり、第２画素はｉ番目の走査線Ｓｉ及びｍ番目のデータ線Ｄｍに接続された画素であり、第３画素はｉ＋１番目の走査線Ｓｉ＋１及びｍ－１番目のデータ線Ｄｍ－１に接続された画素であり、第４画素はｉ＋１番目の走査線Ｓｉ＋１及びｍ番目のデータ線Ｄｍに接続された画素であってもよい。
【0098】
画素ＰＸＬのそれぞれは、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、ストレージキャパシタＣｓｔ、及び有機発光素子ＯＬＥＤを含んでもよい。
【0099】
【0100】
第１トランジスタＴ１は、第１ゲート電極ＧＥ１、第１アクティブパターンＡＣＴ１、第１ソース電極ＳＥ１、第１ドレイン電極ＤＥ１、及び接続線ＣＮＬを含んでもよい。
【0101】
第１ゲート電極ＧＥ１は、第３トランジスタＴ３の第３ドレイン電極ＤＥ３及び第４トランジスタＴ４の第４ドレイン電極ＤＥ４と接続されてもよい。接続線ＣＮＬは、第１ゲート電極ＧＥ１と第３ドレイン電極ＤＥ３及び第４ドレイン電極ＤＥ４との間を接続されてもよい。接続線ＣＮＬの一端は、第１コンタクトホールＣＨ１を介して第１ゲート電極ＧＥ１と接続され、接続線ＣＮＬの他端は、第２コンタクトホールＣＨ２を介して第３ドレイン電極ＤＥ３と第４ドレイン電極ＤＥ４に接続されてもよい。
【0102】
本発明の一実施形態において、第１アクティブパターンＡＣＴ１、第１ソース電極ＳＥ１、及び第１ドレイン電極ＤＥ１は、不純物がドープされたまたはドープされない半導体層で形成されてもよい。例えば、第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１は不純物がドープされた半導体層からなり、第１アクティブパターンＡＣＴ１は不純物がドープされない半導体層からなってもよい。
【0103】
第１アクティブパターンＡＣＴ１は、所定の方向に延長されたバー（ｂａｒ）状であり、延長された長さ方向に沿って１回以上折り曲げられた形状であってもよい。平面視において、第１アクティブパターンＡＣＴ１は、第１ゲート電極ＧＥ１と重畳されてもよい。第１アクティブパターンＡＣＴ１が長く形成されることにより、第１トランジスタＴ１のチャネル領域が長く形成される。これにより、第１トランジスタＴ１に印加されるゲート電圧の駆動範囲が広くなる。このため、有機発光素子ＯＬＥＤから放出される光の階調を精密に制御することができる。
【0104】
第１ソース電極ＳＥ１は、第１アクティブパターンＡＣＴ１の一端に接続されてもよい。第１ソース電極ＳＥ１は、第２トランジスタＴ２の第２ドレイン電極ＤＥ２と第５トランジスタＴ５の第５ドレイン電極ＤＥ５に接続されてもよい。第１ドレイン電極ＤＥ１は、第１アクティブパターンＡＣＴ１の他端に接続されてもよい。第１ドレイン電極ＤＥ１は、第３トランジスタＴ３の第３ソース電極ＳＥ３と第６トランジスタＴ６の第６ソース電極ＳＥ６に接続されてもよい。
【0105】
第２トランジスタＴ２は、第２ゲート電極ＧＥ２、第２アクティブパターンＡＣＴ２、第２ソース電極ＳＥ２、及び第２ドレイン電極ＤＥ２を含んでもよい。
【0106】
第２ゲート電極ＧＥ２はｉ番目の走査線Ｓｉに接続されてもよい。第２ゲート電極ＧＥ２は、ｉ番目の走査線Ｓｉの一部として設けられるか、ｉ番目の走査線Ｓｉから突出した形状に設けられてもよい。
【0107】
第２アクティブパターンＡＣＴ２、第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２は、不純物がドープされたまたはドープされない半導体層で形成されてもよい。例えば、第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２は不純物がドープされた半導体層からなり、第２アクティブパターンＡＣＴ２は不純物がドープされない半導体層からなってもよい。第２アクティブパターンＡＣＴ２は、第２ゲート電極ＧＥ２と重畳された部分に該当してもよい。第２ソース電極ＳＥ２の一端は、第２アクティブパターンＡＣＴ２に接続されてもよい。第２ソース電極ＳＥ２の他端は、第６コンタクトホールＣＨ６を介してデータ線Ｄｍに接続されてもよい。第２ドレイン電極ＤＥ２の一端は、第２アクティブパターンＡＣＴ２に接続されてもよい。第２ドレイン電極ＤＥ２の他端は、第１トランジスタＴ１の第１ソース電極ＳＥ１及び第５トランジスタＴ５の第５ドレイン電極ＤＥ５と接続されてもよい。
【0108】
第３トランジスタＴ３は、第１トランジスタＴ１を基準としてデータ線Ｄｍの反対側に設けられてもよい。即ち、第１トランジスタＴ１を基準として、データ線Ｄｍは第１トランジスタＴ１の一側に設けられ、第３トランジスタＴ３は第１トランジスタＴ１の他側に設けられてもよい。例えば、図１０に示すように、データ線Ｄｍが第１トランジスタＴ１の左側に設けられ、第３トランジスタＴ３が第１トランジスタＴ１の右側に設けられてもよい。また、図１１に示すように、データ線Ｄｍが第１トランジスタＴ１の右側に設けられ、第３トランジスタＴ３が第１トランジスタＴ１の左側に設けられてもよい。
【0109】
第３トランジスタＴ３は、リーク電流を防止するために２重ゲート構造であってもよい。即ち、第３トランジスタＴ３は、第３ａトランジスタＴ３ａと第３ｂトランジスタＴ３ｂを含んでもよい。第３ａトランジスタＴ３ａは、第３ａゲート電極ＧＥ３ａ、第３ａアクティブパターンＡＣＴ３ａ、第３ａソース電極ＳＥ３ａ、及び第３ａドレイン電極ＤＥ３ａを含んでもよい。第３ｂトランジスタＴ３ｂは、第３ｂゲート電極ＧＥ３ｂ、第３ｂアクティブパターンＡＣＴ３ｂ、第３ｂソース電極ＳＥ３ｂ、及び第３ｂドレイン電極ＤＥ３ｂを含んでもよい。以下では、第３ａゲート電極ＧＥ３ａと第３ｂゲート電極ＧＥ３ｂを第３ゲート電極ＧＥ３、第３ａアクティブパターンＡＣＴ３ａと第３ｂアクティブパターンＡＣＴ３ｂを第３アクティブパターンＡＣＴ３、第３ａソース電極ＳＥ３ａと第３ｂソース電極ＳＥ３ｂを第３ソース電極ＳＥ３、そして、第３ａドレイン電極ＤＥ３ａと第３ｂドレイン電極ＤＥ３ｂを第３ドレイン電極ＤＥ３と称する。
【0110】
第３ゲート電極ＧＥ３は、ｉ番目の走査線Ｓｉに接続されてもよい。第３ゲート電極ＧＥ３は、ｉ番目の走査線Ｓｉの一部として設けられるか、ｉ番目の走査線Ｓｉから突出した形状に設けられてもよい。例えば、第３ａゲート電極ＧＥ３ａはｉ番目の走査線Ｓｉから突出した形状に設けられ、第３ｂゲート電極ＧＥ３ｂはｉ番目の走査線Ｓｉの一部として設けられてもよい。
【0111】
第３アクティブパターンＡＣＴ３、第３ソース電極ＳＥ３及び第３ドレイン電極ＤＥ３は不純物がドープされたまたはドープされない半導体層で形成されてもよい。例えば、第３ソース電極ＳＥ３及び第３ドレイン電極ＤＥ３は不純物がドープされた半導体層からなり、第３アクティブパターンＡＣＴ３は不純物がドープされない半導体層からなってもよい。第３アクティブパターンＡＣＴ３は、第３ゲート電極ＧＥ３と重畳された部分に該当してもよい。
【0112】
第３ソース電極ＳＥ３の一端は、第３アクティブパターンＡＣＴ３に接続されてもよい。第３ソース電極ＳＥ３の他端は、第１トランジスタＴ１の第１ドレイン電極ＤＥ１と第６トランジスタＴ６の第６ソース電極ＳＥ６に接続されてもよい。第３ドレイン電極ＤＥ３の一端は、第３アクティブパターンＡＣＴ３に接続されてもよい。第３ドレイン電極ＤＥ３の他端は、第４トランジスタＴ４の第４ドレイン電極ＤＥ４に接続されてもよい。また、第３ドレイン電極ＤＥ３は、接続線ＣＮＬ、第２コンタクトホールＣＨ２及び第１コンタクトホールＣＨ１を介して第１トランジスタＴ１の第１ゲート電極ＧＥ１に接続されてもよい。
【0113】
第３ａトランジスタＴ３ａの第３ａソース電極ＳＥ３ａと第３ｂトランジスタＴ３ｂの第３ｂドレイン電極ＤＥ３ｂは、遮蔽パターンＳＰによって覆われてもよい。遮蔽パターンＳＰは、第３ａトランジスタＴ３ａの第３ａソース電極ＳＥ３ａと第３ｂトランジスタＴ３ｂの第３ｂドレイン電極ＤＥ３ｂに入射される外部光を防止して、第３トランジスタＴ３で発生し得る光リーク電流を防止することができる。
【0114】
第４トランジスタＴ４は、リーク電流を防止するために２重ゲート構造であってもよい。即ち、第４トランジスタＴ４は、第４ａトランジスタと第４ｂトランジスタを含んでもよい。第４ａトランジスタＴ４ａは、第４ａゲート電極ＧＥ４ａ、第４ａアクティブパターンＡＣＴ４ａ、第４ａソース電極ＳＥ４ａ、及び第４ａドレイン電極ＤＥ４ａを含んでもよい。第４ｂトランジスタは、第４ｂゲート電極ＧＥ４ｂ、第４ｂアクティブパターンＡＣＴ４ｂ、第４ｂソース電極ＳＥ４ｂ、及び第４ｂドレイン電極ＤＥ４ｂを含んでもよい。以下では、第４ａゲート電極ＧＥ４ａと第４ｂゲート電極ＧＥ４ｂを第４ゲート電極ＧＥ４、第４ａアクティブパターンＡＣＴ４ａと第４ｂアクティブパターンＡＣＴ４ｂを第４アクティブパターンＡＣＴ４、第４ａソース電極ＳＥ４ａと第４ｂソース電極ＳＥ４ｂを第４ソース電極ＳＥ４、そして、第４ａドレイン電極ＤＥ４ａと第４ｂドレイン電極ＤＥ４ｂを第４ドレイン電極ＤＥ４と称する。
【0115】
第４ゲート電極ＧＥ４は、ｉ－１番目の走査線Ｓｉ－１に接続されてもよい。第４ゲート電極ＧＥ４は、ｉ－１番目の走査線Ｓｉ－１の一部として設けられるか、ｉ－１番目の走査線Ｓｉ－１から突出した形状に設けられてもよい。例えば、第４ａゲート電極ＧＥ４ａは、ｉ－１番目の走査線Ｓｉ－１の一部として設けられてもよい。第４ｂゲート電極ＧＥ４ｂは、ｉ－１番目の走査線Ｓｉ－１から突出した形状に設けられてもよい。
【0116】
第４アクティブパターンＡＣＴ４、第４ソース電極ＳＥ４及び第４ドレイン電極ＤＥ４は不純物がドープされたまたはドープされない半導体層で形成されてもよい。例えば、第４ソース電極ＳＥ４及び第４ドレイン電極ＤＥ４は不純物がドープされた半導体層からなり、第４アクティブパターンＡＣＴ４は不純物がドープされない半導体層からなってもよい。第４アクティブパターンＡＣＴ４は、第４ゲート電極ＧＥ４と重畳された部分に該当してもよい。
【0117】
第４ソース電極ＳＥ４の一端は、第４アクティブパターンＡＣＴ４に接続されてもよい。第４ソース電極ＳＥ４の他端は、初期化電源線ＩＰＬ及び第７トランジスタＴ７の第７ドレイン電極ＤＥ７に接続されてもよい。第４ソース電極ＳＥ４と初期化電源線ＩＰＬの間には、補助接続線ＡＵＸが設けられてもよい。補助接続線ＡＵＸの一端は、第９コンタクトホールＣＨ９を介して第４ソース電極ＳＥ４と接続されてもよい。補助接続線ＡＵＸの他端は、第８コンタクトホールＣＨ８を介して初期化電源線ＩＰＬに接続されてもよい。第４ドレイン電極ＤＥ４の一端は、第４アクティブパターンＡＣＴ４に接続されてもよい。第４ドレイン電極ＤＥ４の他端は、第３トランジスタＴ３の第３ドレイン電極ＤＥ３に接続されてもよい。また、第４ドレイン電極ＤＥ４は、接続線ＣＮＬ、第２コンタクトホールＣＨ２及び第１コンタクトホールＣＨ１を介して第１トランジスタＴ１の第１ゲート電極ＧＥ１に接続されてもよい。
【0118】
第５トランジスタＴ５は、第５ゲート電極ＧＥ５、第５アクティブパターンＡＣＴ５、第５ソース電極ＳＥ５、及び第５ドレイン電極ＤＥ５を含んでもよい。
【0119】
第５ゲート電極ＧＥ５は、発光制御線Ｅｉに接続されてもよい。第５ゲート電極ＧＥ５は、発光制御線Ｅｉの一部として設けられるか、発光制御線Ｅｉから突出した形状に設けられてもよい。
【0120】
第５アクティブパターンＡＣＴ５、第５ソース電極ＳＥ５及び第５ドレイン電極ＤＥ５は不純物がドープされたまたはドープされない半導体層で形成されてもよい。例えば、第５ソース電極ＳＥ５及び第５ドレイン電極ＤＥ５は不純物がドープされた半導体層からなり、第５アクティブパターンＡＣＴ５は不純物がドープされない半導体層からなってもよい。第５アクティブパターンＡＣＴ５は、第５ゲート電極ＧＥ５と重畳された部分に該当してもよい。第５ソース電極ＳＥ５の一端は、第５アクティブパターンＡＣＴ５に接続されてもよい。第５ソース電極ＳＥ５の他端は、第５コンタクトホールＣＨ５を介して電源線ＰＬに接続されてもよい。第５ドレイン電極ＤＥ５の一端は、第５アクティブパターンＡＣＴ５に接続されてもよい。第５ドレイン電極ＤＥ５の他端は、第１トランジスタＴ１の第１ソース電極ＳＥ１及び第２トランジスタＴ２の第２ドレイン電極ＤＥ２に接続されてもよい。
【0121】
第６トランジスタＴ６は、第６ゲート電極ＧＥ６、第６アクティブパターンＡＣＴ６、第６ソース電極ＳＥ６、及び第６ドレイン電極ＤＥ６を含んでもよい。
【0122】
第６ゲート電極ＧＥ６は、発光制御線Ｅｉに接続されてもよい。第６ゲート電極ＧＥ６は、発光制御線Ｅｉの一部として設けられるか、発光制御線Ｅｉから突出した形状に設けられてもよい。
【0123】
第６アクティブパターンＡＣＴ６、第６ソース電極ＳＥ６及び第６ドレイン電極ＤＥ６は不純物がドープされたまたはドープされない半導体層で形成されてもよい。例えば、第６ソース電極ＳＥ６及び第６ドレイン電極ＤＥ６は不純物がドープされた半導体層からなり、第６アクティブパターンＡＣＴ６は不純物がドープされない半導体層からなってもよい。第６アクティブパターンＡＣＴ６は、第６ゲート電極ＧＥ６と重畳された部分に該当してもよい。第６ソース電極ＳＥ６の一端は、第６アクティブパターンＡＣＴ６に接続されてもよい。第６ソース電極ＳＥ６の他端は、第１トランジスタＴ１の第１ドレイン電極ＤＥ１及び第３トランジスタＴ３の第３ソース電極ＳＥ３に接続されてもよい。第６ドレイン電極ＤＥ６の一端は、第６アクティブパターンＡＣＴ６に接続されてもよい。第６ドレイン電極ＤＥ６の他端は、ｉ＋１番目の走査線Ｓｉ＋１に接続される画素ＰＸＬの第７トランジスタＴ７の第７ソース電極ＳＥ７に接続されてもよい。
【0124】
第７トランジスタＴ７は、第７ゲート電極ＧＥ７、第７アクティブパターンＡＣＴ７、第７ソース電極ＳＥ７、及び第７ドレイン電極ＤＥ７を含んでもよい。
【0125】
第７ゲート電極ＧＥ７は、ｉ－１番目の走査線Ｓｉ－１に接続されてもよい。第７ゲート電極ＧＥ７は、ｉ－１番目の走査線Ｓｉ－１の一部として設けられるか、ｉ－１番目の走査線Ｓｉ－１から突出した形状に設けられてもよい。
【0126】
第７アクティブパターンＡＣＴ７、第７ソース電極ＳＥ７及び第７ドレイン電極ＤＥ７は不純物がドープされたまたはドープされない半導体層で形成されてもよい。例えば、第７ソース電極ＳＥ７及び第７ドレイン電極ＤＥ７は不純物がドープされた半導体層からなり、第７アクティブパターンＡＣＴ７は不純物がドープされない半導体層からなってもよい。第７アクティブパターンＡＣＴ７は、第７ゲート電極ＧＥ７と重畳された部分に該当してもよい。第７ソース電極ＳＥ７の一端は、第７アクティブパターンＡＣＴ７に接続されてもよい。第７ソース電極ＳＥ７の他端は、ｉ－１番目の走査線Ｓｉ－１に接続される画素ＰＸＬの第６トランジスタＴ６の第６ドレイン電極ＤＥ６に接続されてもよい。第７ドレイン電極ＤＥ７の一端は、第７アクティブパターンＡＣＴ７に接続されてもよい。第７ドレイン電極ＤＥ７の他端は、初期化電源線ＩＰＬに接続されてもよい。また、第７ドレイン電極ＤＥ７は、第４トランジスタＴ４の第４ソース電極ＳＥ４に接続されてもよい。第７ドレイン電極ＤＥ７と第４トランジスタＴ４の第４ソース電極ＳＥ４は補助線ＡＵＸ、第８コンタクトホールＣＨ８、及び第９コンタクトホールＣＨ９を介して初期化電源線ＩＰＬに接続されてもよい。
【0127】
ストレージキャパシタＣｓｔは、下部電極ＬＥと上部電極ＵＥを含んでもよい。下部電極ＬＥは、第１トランジスタＴ１の第１ゲート電極ＧＥ１からなってもよい。
【0128】
平面視において、上部電極ＵＥは、第１ゲート電極ＧＥ１と重畳し、下部電極ＬＥを覆ってもよい。上部電極ＵＥと下部電極ＬＥとの重畳面積を広げることにより、ストレージキャパシタＣｓｔのキャパシタンスが増加することができる。本発明の一実施形態において、上部電極ＵＥは、第３コンタクトホールＣＨ３を介して電源線ＰＬと接続されてもよい。従って、上部電極ＵＥには、第１電源ＥＬＶＤＤと同じレベルの電圧が印加されてもよい。上部電極ＵＥは、第１ゲート電極ＧＥ１と接続線ＣＮＬが接触する第１コンタクトホールＣＨ１が形成される領域に開口部ＯＰＮを有してもよい。
【0129】
有機発光素子ＯＬＥＤは、第１電極ＡＤ、第２電極ＣＤ、及び第１電極ＡＤと第２電極ＣＤとの間に設けられた発光層ＥＭＬを含んでもよい。
【0130】
第１電極ＡＤは、各画素ＰＸＬに対応する発光領域内に設けられてもよい。第１電極ＡＤは、第７コンタクトホールＣＨ７、第１０コンタクトホールＣＨ１０、及び第１２コンタクトホールＣＨ１２を介して第６トランジスタＴ６の第６ドレイン電極ＤＥ６に接続されてもよい。第７コンタクトホールＣＨ７と第１０コンタクトホールＣＨ１０の間には、第１ブリッジパターンＢＲＰ１が設けられ、第１０コンタクトホールＣＨ１０と第１２コンタクトホールＣＨ１２の間には、第２ブリッジパターンＢＲＰ２が設けられてもよい。
【0131】
第１ブリッジパターンＢＲＰ１及び第２ブリッジパターンＢＲＰ２は、第６ドレイン電極ＤＥ６を第１電極ＡＤに電気的に接続する。
【0132】
本発明の一実施形態では、第２画素を例として説明したが、第１画素、第３画素及び第４画素は、第２画素と全体的に類似する構造を有する。但し、第１画素、第３画素及び第４画素は、接続されるデータ線、走査線及び発光制御線が第２画素と異なる。
【0133】
基板ＳＵＢ上の非表示領域ＰＰＡの一側には、第１ダミー部が設けられてもよい。例えば、第１ダミー部は、最外郭の画素ＰＸＬ（以下「最外郭画素」と称する）に隣接した非表示領域ＰＰＡの縦部に設けられてもよい。即ち、最外郭画素ＰＸＬを基準として、第１ダミー部は最外郭データ線Ｄｍの反対側に設けられてもよい。特に、第１ダミー部は、最外郭画素ＰＸＬの第３トランジスタＴ３に隣接する非表示領域ＰＰＡに設けられてもよい。
【0134】
また、第１ダミー部と最外郭画素ＰＸＬの第３トランジスタＴ３との距離は、最外郭画素ＰＸＬの第３トランジスタＴ３と最外郭データ線Ｄｍとの距離より小さくてもよい。
【0135】
第１方向ＤＲ１において、第１ダミー部の幅は、各画素ＰＸＬの幅より小さくてもよい。第１ダミー部は、最外郭画素ＰＸＬの一側と同じ形状を有してもよい。これをより詳細に説明すると、第１ダミー部は、ダミー半導体パターン、ダミー遮蔽パターンＤＳＰ、ダミー上部電極パターンＤＵＥ、ダミーデータ線ＤＤＬ、ダミー電源パターンＤＰＬを含んでもよい。
【0136】
ダミー半導体パターンは、ダミーデータ線ＤＤＬに平行な方向に延長されてもよい。ダミー半導体パターンは、ダミー第２ソース電極ＤＳＥ２、ダミー第２アクティブパターンＤＡＣＴ２、ダミー第２ドレイン電極ＤＤＥ２、ダミー第５ソース電極ＤＳＥ５、ダミー第５アクティブパターンＤＡＣＴ５、及びダミー第５ドレイン電極ＤＤＥ５を含んでもよい。ここで、ダミー第２ソース電極ＤＳＥ２は、第２ソース電極ＳＥ２と同じまたは類似する形状であってもよい。ダミー第２アクティブパターンＤＡＣＴ２は、第２アクティブパターンＡＣＴ２と同じまたは類似する形状であってもよい。ダミー第２ドレイン電極ＤＤＥ２は、第２ドレイン電極ＤＥ２と同じまたは類似する形状であってもよい。ダミー第５ソース電極ＤＳＥ５は、第５ソース電極ＳＥ５と同じまたは類似する形状であってもよい。ダミー第５アクティブパターンＤＡＣＴ５は、第５アクティブパターンＡＣＴ５と同じまたは類似する形状であってもよい。ダミー第５ドレイン電極ＤＤＥ５は、第５ドレイン電極ＤＥ５と同じまたは類似する形状であってもよい。
【0137】
ダミー遮蔽パターンＤＳＰは、遮蔽パターンＳＰと同じまたは類似する形状であってもよい。ダミー遮蔽パターンＤＳＰは、遮蔽パターンＳＰと同様に、最外郭画素ＰＸＬの第３トランジスタＴ３の少なくとも一部を覆ってもよい。例えば、最外郭画素ＰＸＬにおいて、第３ａトランジスタＴ３ａの第３ａソース電極ＳＥ３ａと第３ｂトランジスタＴ３ｂの第３ｂドレイン電極ＤＥ３ｂは、ダミー遮蔽パターンＤＳＰで覆われてもよい。ダミー遮蔽パターンＤＳＰは、ダミー電源パターンＤＰＬに電気的に接続されてもよい。
【0138】
ダミー上部電極パターンＤＵＥは、開口部ＯＰＮを除き、前述の上部電極ＵＥと類似する形状であってもよい。
【0139】
ダミーデータ線ＤＤＬは、最外郭データ線Ｄｍと同じまたは類似する形状であってもよい。ダミーデータ線ＤＤＬは、ダミー第６コンタクトホールＤＣＨ６を介してダミー第２ソース電極ＤＳＥ２に接続されてもよい。
【0140】
ダミー電源パターンＤＰＬは、電源線ＰＬと同じまたは類似する形状であってもよい。ダミー電源パターンＤＰＬは、電源線ＰＬに接続されてもよい。従って、ダミー電源パターンＤＰＬには、第１電源ＥＬＶＤＤが供給されてもよい。
【0141】
第１ダミー部は、最外郭画素ＰＸＬと寄生キャパシタを形成することができる。例えば、第１ダミー部は、最外郭画素ＰＸＬの第１トランジスタＴ１の第１ドレイン電極ＤＥ１、第３トランジスタＴ３及び第６トランジスタＴ６と寄生キャパシタを形成することができる。特に、第１ダミー部は、最外郭画素ＰＸＬの第３ａトランジスタＴ３ａと寄生キャパシタを形成することができる。また、第１ダミー部は、最外郭画素ＰＸＬの第１トランジスタＴ１の第１ドレイン電極ＤＥ１と寄生キャパシタを形成することができる。最外郭画素ＰＸＬと第１ダミー部の間に寄生キャパシタが形成されると、最外郭画素ＰＸＬの輝度低下を防止することができる。
【0142】
一般的に、表示領域ＰＸＡ内の画素ＰＸＬは、隣接するデータ線Ｄｍ－１、Ｄｍ及び電源線ＰＬと寄生キャパシタを形成する。特に、第１トランジスタＴ１の第１ドレイン電極ＤＥ１、第３トランジスタＴ３及び第６トランジスタＴ６は、隣接するデータ線Ｄｍ－１、Ｄｍと寄生キャパシタを形成することができる。寄生キャパシタンスは、画素ＰＸＬ内の有機発光素子ＯＬＥＤに印加される電流に影響を与えることができる。
【0143】
一方、第１ダミー部がない場合、最外郭画素ＰＸＬは隣接するデータ線及び電源線が存在しない。従って、最外郭画素ＰＸＬは、隣接するデータ線及び電源線と寄生キャパシタを形成することができない。これにより、１つの走査線Ｓｉ－１、Ｓｉ、Ｓｉ＋１は、例えば、ｉ番目の走査線Ｓｉに接続される画素ＰＸＬのうち最外郭画素ＰＸＬの輝度は、他の画素ＰＸＬの輝度とは異なってしまうことがある。
【0144】
しかし、本発明の実施形態において、最外郭画素ＰＸＬは、第１ダミー部と寄生キャパシタを形成することができる。従って、１つの走査線Ｓｉ－１、Ｓｉ、Ｓｉ＋１は、例えば、ｉ番目の走査線Ｓｉに接続される画素ＰＸＬのうち最外郭画素ＰＸＬの輝度は、他の画素ＰＸＬの輝度と同じまたは同程度となる。即ち、ｉ番目の走査線Ｓｉに接続される画素ＰＸＬのうち最外郭画素ＰＸＬと他の画素ＰＸＬの間に輝度差が発生することを防止することができる。
【0145】
【0146】
表示領域ＰＸＡ及び非表示領域ＰＰＡを含む基板ＳＵＢ上に半導体パターンが設けられてもよい。半導体パターンは、表示領域ＰＸＡの各画素ＰＸＬが配置される領域に対応して設けられてもよい。半導体パターンは、第１アクティブパターンＡＣＴ１～第７アクティブパターンＡＣＴ７と、第１ソース電極ＳＥ１～第７ソース電極ＳＥ７と、第１ドレイン電極ＤＥ１～第７ドレイン電極ＤＥ７と、ダミー半導体パターンと、を含んでもよい。半導体パターンは、半導体物質を含んでもよい。
【0147】
基板ＳＵＢと半導体パターンとの間には、バッファ層（図示せず）が設けられてもよい。
【0148】
バッファ層は、基板ＳＵＢにおいて第１アクティブパターンＡＣＴ１～第７アクティブパターンＡＣＴ７に不純物が拡散することを防止することができる。バッファ層は、単層からなってもよいが、少なくとも２層以上の多重層からなってもよい。バッファ層は、有機絶縁膜及び無機絶縁膜のうち少なくとも１つを含んでもよい。有機絶縁膜は、光を透過させることができる有機絶縁物質を含んでもよい。無機絶縁膜は、シリコン酸化物、シリコン窒化物及びシリコン酸窒化物のうち少なくとも１つを含んでもよい。バッファ層が多重層からなる場合、各層は、同じ物質または異なる物質を含んでもよい。例えば、無機絶縁膜は、シリコン酸化物を含む第１膜、及び第１膜上に配置されシリコン窒化を含む第２膜と、備えてもよい。
【0149】
半導体パターンが形成された基板ＳＵＢ上には、ゲート絶縁膜ＧＩが設けられてもよい。
【0150】
ゲート絶縁膜ＧＩは、有機絶縁膜及び無機絶縁膜のうち少なくとも１つを含んでもよい。有機絶縁膜は、光を透過させることができる有機絶縁物質を含んでもよい。例えば、有機絶縁膜は、フォトレジスト、ポリアクリル系樹脂（ｐｏｌｙａｃｒｙｌａｔｅｓ ｒｅｓｉｎ）、エポキシ系樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅｓ ｒｅｓｉｎ）、ポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅｓ ｒｅｉｎ）、不飽和ポリエステル系樹脂（ｕｎｓａｔｕｒａｔｅｄ ｐｏｌｙｅｓｔｅｒｓ ｒｅｓｉｎ）、ポリフェニレンエーテル系樹脂（ｐｏｌｙ－ｐｈｅｎｙｌｅｎｅ ｅｔｈｅｒｓ ｒｅｓｉｎ）、ポリフェニレンスルファイド系樹脂（ｐｏｌｙ－ｐｈｅｎｙｌｅｎｅ ｓｕｌｆｉｄｅｓ ｒｅｓｉｎ）、及びベンゾシクロブテン樹脂（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅｓ ｒｅｓｉｎ）のうち少なくとも１つを含んでもよい。無機絶縁膜は、シリコン酸化物、シリコン窒化物及びシリコン酸窒化物のうち少なくとも１つを含んでもよい。
【0151】
ゲート絶縁膜ＧＩ上には、ｉ－１番目の走査線Ｓｉ－１、ｉ番目の走査線Ｓｉ、ｉ＋１番目の走査線Ｓｉ＋１、ｉ番目の発光制御線Ｅｉ、ｉ＋１番目の発光制御線Ｅｉ＋１、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７が設けられてもよい。第１ゲート電極ＧＥ１は、ストレージキャパシタＣｓｔの下部電極ＬＥになってもよい。第２ゲート電極ＧＥ２と第３ゲート電極ＧＥ３は、ｉ番目の走査線Ｓｉと一体に形成されてもよい。第４ゲート電極ＧＥ４及び第７ゲート電極ＧＥ７は、ｉ－１番目の走査線Ｓｉ－１と一体に形成されてもよい。第５ゲート電極ＧＥ５と第６ゲート電極ＧＥ６は、ｉ番目の発光制御線Ｅｉと一体に形成されてもよい。
【0152】
ｉ－１番目の走査線Ｓｉ－１、ｉ番目の走査線Ｓｉ、ｉ＋１番目の走査線Ｓｉ＋１、ｉ番目の発光制御線Ｅｉ、及びｉ＋１番目の発光制御線Ｅｉ＋１は、最外郭画素ＰＸＬに隣接する非表示領域ＰＰＡに延長された形状であってもよい。
【0153】
ｉ－１番目の走査線Ｓｉ－１、ｉ番目の走査線Ｓｉ、ｉ＋１番目の走査線Ｓｉ＋１、ｉ番目の発光制御線Ｅｉ、ｉ＋１番目の発光制御線Ｅｉ＋１、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７は、金属物質を含んでもよい。例えば、ｉ－１番目の走査線Ｓｉ－１、ｉ番目の走査線Ｓｉ、ｉ＋１番目の走査線Ｓｉ＋１、ｉ番目の発光制御線Ｅｉ、ｉ＋１番目の発光制御線Ｅｉ＋１、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７は、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）、及びこれらの合金のうち少なくとも１つを含んでもよい。ｉ－１番目の走査線Ｓｉ－１、ｉ番目の走査線Ｓｉ、ｉ＋１番目の走査線Ｓｉ＋１、ｉ番目の発光制御線Ｅｉ、ｉ＋１番目の発光制御線Ｅｉ＋１、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７は、単一膜からなってもよいが、これに限定されるものではない。例えば、ｉ－１番目の走査線Ｓｉ－１、ｉ番目の走査線Ｓｉ、ｉ＋１番目の走査線Ｓｉ＋１、ｉ番目の発光制御線Ｅｉ、ｉ＋１番目の発光制御線Ｅｉ＋１、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７は、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）、及びこれらの合金のうち少なくとも１つを含む２以上の膜が積層された多重膜からなってもよい。
【0154】
ｉ－１番目の走査線Ｓｉ－１、ｉ番目の走査線Ｓｉ、ｉ＋１番目の走査線Ｓｉ＋１、ｉ番目の発光制御線Ｅｉ、ｉ＋１番目の発光制御線Ｅｉ＋１、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７などが形成された基板ＳＵＢ上には、第１層間絶縁膜ＩＬ１が設けられてもよい。第１層間絶縁膜ＩＬ１はポリシロキサン、シリコン酸化物、シリコン窒化物及びシリコン酸窒化物のうち少なくとも１つを含んでもよい。
【0155】
第１層間絶縁膜ＩＬ１上には、ストレージキャパシタＣｓｔの上部電極ＵＥ、遮蔽パターンＳＰ、初期化電源線ＩＰＬ、ダミー遮蔽パターンＤＳＰ、及びダミー上部電極パターンＤＵＥが設けられてもよい。上部電極ＵＥは、下部電極ＬＥを覆ってもよい。上部電極ＵＥは、第１層間絶縁膜ＩＬ１を間に挟んで下部電極ＬＥとともにストレージキャパシタＣｓｔを構成することができる。上部電極ＵＥ、遮蔽パターンＳＰ、初期化電源線ＩＰＬ、ダミー遮蔽パターンＤＳＰ、及びダミー上部電極パターンＤＵＥは、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）、及びこれらの合金のうち少なくとも１つを含む単一膜または多重膜からなってもよい。
【0156】
初期化電源線ＩＰＬは、最外郭画素ＰＸＬに隣接する非表示領域ＰＰＡに延長された形状であってもよい。
【0157】
遮蔽パターンＳＰは、第３トランジスタＴ３の少なくとも一部と重畳されてもよい。例えば、遮蔽パターンＳＰは、第３ａトランジスタＴ３ａの第３ａソース電極ＳＥ３ａと第３ｂトランジスタＴ３ｂの第３ｂドレイン電極ＤＥ３ｂを覆ってもよい。遮蔽パターンＳＰは、第３ａトランジスタＴ３ａの第３ａソース電極ＳＥ３ａと第３ｂトランジスタＴ３ｂの第３ｂドレイン電極ＤＥ３ｂに入射される外部光を防止して、第３トランジスタＴ３で発生し得る光リーク電流を防止することができる。
【0158】
上部電極ＵＥ、遮蔽パターンＳＰ、初期化電源線ＩＰＬ、ダミー遮蔽パターンＤＳＰ、及びダミー上部電極パターンＤＵＥが配置された基板ＳＵＢ上には、第２層間絶縁膜ＩＬ２が設けられてもよい。
【0159】
第２層間絶縁膜ＩＬ２は、無機絶縁膜及び有機絶縁膜のうち少なくとも１つを含んでもよい。例えば、第２層間絶縁膜ＩＬ２は、少なくとも１つの無機絶縁膜を含んでもよい。無機絶縁膜は、シリコン酸化物、シリコン窒化物及びシリコン酸窒化物のうち少なくとも１つを含んでもよい。また、第２層間絶縁膜ＩＬ２は、少なくとも１つの有機絶縁膜を含んでもよい。有機絶縁膜は、フォトレジスト、ポリアクリル系樹脂（ｐｏｌｙａｃｒｙｌａｔｅｓ ｒｅｓｉｎ）、エポキシ系樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅｓ ｒｅｓｉｎ）、ポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅｓ ｒｅｉｎ）、不飽和ポリエステル系樹脂（ｕｎｓａｔｕｒａｔｅｄ ｐｏｌｙｅｓｔｅｒｓ ｒｅｓｉｎ）、ポリフェニレンエーテル系樹脂（ｐｏｌｙ－ｐｈｅｎｙｌｅｎｅ ｅｔｈｅｒｓ ｒｅｓｉｎ）、ポリフェニレンスルファイド系樹脂（ｐｏｌｙ－ｐｈｅｎｙｌｅｎｅ ｓｕｌｆｉｄｅｓ ｒｅｓｉｎ）、及びベンゾシクロブテン樹脂（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅｓ ｒｅｓｉｎ）のうち少なくとも１つを含んでもよい。また、第２層間絶縁膜ＩＬ２は、少なくとも１つの無機絶縁膜と少なくとも１つの有機絶縁膜を含む多重膜構造であってもよい。
【0160】
第２層間絶縁膜ＩＬ２上には、第１導電パターンが設けられてもよい。第１導電パターンは、データ線Ｄｍ－１、Ｄｍ、接続線ＣＮＬ、補助接続線ＡＵＸ、第１ブリッジパターンＢＲＰ１、電源線ＰＬの第１電源供給線ＰＬ１、ダミーデータ線ＤＤＬ、及びダミー第１電源線ＤＰＬ１を含んでもよい。
【0161】
データ線Ｄｍ－１、Ｄｍは、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第６コンタクトホールＣＨ６を介して第２ソース電極ＳＥ２に接続されてもよい。
【0162】
接続線ＣＮＬの一端は、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第１コンタクトホールＣＨ１を介して第１ゲート電極ＧＥ１に接続されてもよい。また、接続線ＣＮＬの他端は、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第２コンタクトホールＣＨ２を介して第３ドレイン電極ＤＥ３及び第４ドレイン電極ＤＥ４に接続されてもよい。
【0163】
補助接続線ＡＵＸは、第２層間絶縁膜ＩＬ２を貫通する第８コンタクトホールＣＨ８を介して初期化電源線ＩＰＬに接続されてもよい。また、補助接続線ＡＵＸは、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１、及び第２層間絶縁膜ＩＬ２を貫通する第９コンタクトホールＣＨ９を介して第４ソース電極ＳＥ４及び第７ドレイン電極ＤＥ７に接続されてもよい。
【0164】
第２ブリッジパターンＢＲＰ２とともに第１ブリッジパターンＢＲＰ１は、第６ドレイン電極ＤＥ６と第１電極ＡＤとの間で、第６ドレイン電極ＤＥ６と第１電極ＡＤを接続する媒介体として提供されるパターンであってもよい。第１ブリッジパターンＢＲＰ１は、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１、及び第２層間絶縁膜ＩＬ２を貫通する第７コンタクトホールＣＨ７を介して第６ドレイン電極ＤＥ６に接続されてもよい。
【0165】
第１電源供給線ＰＬ１は一方向に延長された形状を有してもよい。第１電源供給線ＰＬ１は、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１、及び第２層間絶縁膜ＩＬ２を貫通する第５コンタクトホールＣＨ５を介して第５ソース電極ＳＥ５に接続されてもよい。また、第１電源供給線ＰＬ１は、第２層間絶縁膜ＩＬ２を貫通する第３コンタクトホールＣＨ３を介して上部電極ＵＥに接続されてもよい。
【0166】
第１電源供給線ＰＬ１は、第２層間絶縁膜ＩＬ２を貫通する第４コンタクトホールＣＨ４を介して遮蔽パターンＳＰに電気的に接続されてもよい。従って、遮蔽パターンＳＰは、電源線ＰＬと同じ電源が印加されてもよい。即ち、遮蔽パターンＳＰには、第１電源ＥＬＶＤＤが印加されてもよい。
【0167】
また、各画素ＰＸＬの遮蔽パターンＳＰは、最外郭画素ＰＸＬに向かう方向で隣接する画素ＰＸＬの第１電源供給線ＰＬ１に接続されてもよい。
【0168】
ダミーデータ線ＤＤＬは、データ線Ｄｍ－１、Ｄｍと平行に延長されてもよい。ダミーデータ線ＤＤＬは、データ線Ｄｍ－１、Ｄｍと同じまたは類似する形状を有してもよい。ダミーデータ線ＤＤＬは、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通するダミー第６コンタクトホールＤＣＨ６を介してダミー第２ソース電極ＤＳＥ２に接続されてもよい。
【0169】
ダミー第１電源線ＤＰＬ１は、第１電源供給線ＰＬ１と同じまたは類似する形状を有してもよい。ダミー第１電源線ＤＰＬ１は、第２層間絶縁膜ＩＬ２を貫通するダミー第３コンタクトホールＤＣＨ３及びダミー第４コンタクトホールＤＣＨ４を介してダミー上部電極パターンＤＵＥ及びダミー遮蔽パターンＤＳＰに接続されてもよい。ダミー第１電源線ＤＰＬ１は、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通するダミー第５コンタクトホールＤＣＨ５を介してダミー第５ソース電極ＤＳＥ５に接続されてもよい。
【0170】
第１導電パターンが設けられた基板ＳＵＢには、第３層間絶縁膜ＩＬ３が設けられてもよい。第３層間絶縁膜ＩＬ３は、第１導電パターンが設けられた基板ＳＵＢに設けられる第１絶縁膜ＩＬ３１と、第１絶縁膜ＩＬ３１上に設けられる第２絶縁膜ＩＬ３２と、を含んでもよい。第１絶縁膜ＩＬ３１は、無機絶縁物質を含んでもよい。例えば、第１絶縁膜ＩＬ３１は、ポリシロキサン、シリコン酸化物、シリコン窒化物及びシリコン酸窒化物のうち少なくとも１つを含んでもよい。第２絶縁膜ＩＬ３２は、有機絶縁物質を含んでもよい。例えば、第２絶縁膜ＩＬ３２は、フォトレジスト、ポリアクリル系樹脂（ｐｏｌｙａｃｒｙｌａｔｅｓ ｒｅｓｉｎ）、エポキシ系樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅｓ ｒｅｓｉｎ）、ポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅｓ ｒｅｉｎ）、不飽和ポリエステル系樹脂（ｕｎｓａｔｕｒａｔｅｄ ｐｏｌｙｅｓｔｅｒｓ ｒｅｓｉｎ）、ポリフェニレンエーテル系樹脂（ｐｏｌｙ－ｐｈｅｎｙｌｅｎｅ ｅｔｈｅｒｓ ｒｅｓｉｎ）、ポリフェニレンスルファイド系樹脂（ｐｏｌｙ－ｐｈｅｎｙｌｅｎｅ ｓｕｌｆｉｄｅｓ ｒｅｓｉｎ）、及びベンゾシクロブテン樹脂（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅｓ ｒｅｓｉｎ）のうち少なくとも１つを含んでもよい。
【0171】
第３層間絶縁膜ＩＬ３上には、第２導電パターンが設けられてもよい。第２導電パターンは、電源線ＰＬの第２電源供給線ＰＬ２、第２ブリッジパターンＢＲＰ２及びダミー第２電源線ＤＰＬ２を含んでもよい。第２ブリッジパターンＢＲＰ２は、第１絶縁膜ＩＬ３１及び第２絶縁膜ＩＬ３２を貫通する第１０コンタクトホールＣＨ１０を介して第１ブリッジパターンＢＲＰ１に接続されてもよい。
【0172】
第２電源供給線ＰＬ２は、少なくとも一部が第１電源供給線ＰＬ１と重畳する形状であってもよい。例えば、第２電源供給線ＰＬ２は、第１電源供給線ＰＬ１に平行に延長された第１線と、第１線と交差する方向に延長された第２線と、を含んでもよい。従って、第２線は、互いに隣接する第１線を電気的に接続することができる。
【0173】
第１線と第２線が交差するため、第２電源供給線ＰＬ２は、格子またはメッシュ（ｍｅｓｈ）状であってもよい。第１線は、第１絶縁膜ＩＬ３１及び第２絶縁膜ＩＬ３２を貫通する第１１コンタクトホールＣＨ１１を介して第１電源供給線ＰＬ１に接続されてもよい。従って、電源線ＰＬは、第１電源供給線ＰＬ１及び第２電源供給線ＰＬ２を含んでもよい。
【0174】
電源線ＰＬは、第１電源供給線ＰＬ１及び第２電源供給線ＰＬ２を含み、第２電源供給線ＰＬ２が格子またはメッシュ状であるため、第１電源供給線ＰＬ１または第２電源供給線ＰＬ２の一部が断線しても、電源線ＰＬに供給される第１電源ＥＬＶＤＤが迂回して各画素ＰＸＬに供給される。従って、第１電源供給線ＰＬ１または第２電源供給線ＰＬ２の断線による暗点発生を防止することができる。
【0175】
また、電源線ＰＬは、第１電源供給線ＰＬ１及び第２電源供給線ＰＬ２を含み、第２電源供給線ＰＬ２が格子またはメッシュ状であるため、第１電源ＥＬＶＤＤの電圧降下を防止することができる。第１電源ＥＬＶＤＤの電圧降下を防止すると、画素ＰＸＬは、均一な第１電源ＥＬＶＤＤの供給を受けることができ、これにより、表示装置の品質低下を防ぐことができる。
【0176】
ダミー第２電源線ＤＰＬ２は、第２電源供給線ＰＬ２の第１線と同じまたは類似する形状であってもよい。ダミー第２電源線ＤＰＬ２は、第２線に接続されてもよい。従って、ダミー第２電源線ＤＰＬ２は、第１電源ＥＬＶＤＤが印加されてもよい。
【0177】
ダミー第２電源線ＤＰＬ２は、ダミー第１１コンタクトホールＤＣＨ１１を介してダミー第１電源線ＤＰＬ１に接続されてもよい。従って、ダミー電源パターンＤＰＬは、ダミー第１電源線ＤＰＬ１及びダミー第２電源線ＤＰＬ２を含んでもよい。ダミー第２電源線ＤＰＬ２がダミー第１電源線ＤＰＬ１に接続されるため、ダミー第１電源線ＤＰＬ１は第１電源ＥＬＶＤＤが供給され、ダミー第１電源線ＤＰＬ１と接続されるダミー遮蔽パターンＤＳＰも第１電源ＥＬＶＤＤが供給されてもよい。
【0178】
第２導電パターンが設けられた第３層間絶縁膜ＩＬ３上には、第４層間絶縁膜ＩＬ４が設けられてもよい。
【0179】
第４層間絶縁膜ＩＬ４は、有機絶縁物質を含んでもよい。例えば、第４層間絶縁膜ＩＬ４は、フォトレジスト、ポリアクリル系樹脂（ｐｏｌｙａｃｒｙｌａｔｅｓ ｒｅｓｉｎ）、エポキシ系樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅｓ ｒｅｓｉｎ）、ポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅｓ ｒｅｉｎ）、不飽和ポリエステル系樹脂（ｕｎｓａｔｕｒａｔｅｄ ｐｏｌｙｅｓｔｅｒｓ ｒｅｓｉｎ）、ポリフェニレンエーテル系樹脂（ｐｏｌｙ－ｐｈｅｎｙｌｅｎｅ ｅｔｈｅｒｓ ｒｅｓｉｎ）、ポリフェニレンスルファイド系樹脂（ｐｏｌｙ－ｐｈｅｎｙｌｅｎｅ ｓｕｌｆｉｄｅｓ ｒｅｓｉｎ）、及びベンゾシクロブテン樹脂（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅｓ ｒｅｓｉｎ）のうち少なくとも１つを含んでもよい。
【0180】
第４層間絶縁膜ＩＬ４上には、有機発光素子ＯＬＥＤが設けられてもよい。有機発光素子ＯＬＥＤは、第１電極ＡＤと、第２電極ＣＤと、第１電極ＡＤと第２電極ＣＤとの間に設けられた発光層ＥＭＬと、を含んでもよい。
【0181】
第１電極ＡＤは、第４層間絶縁膜ＩＬ４上に設けられてもよい。第１電極ＡＤは、第４層間絶縁膜ＩＬ４を貫通する第１２コンタクトホールＣＨ１２を介して第２ブリッジパターンＢＲＰ２に接続されてもよい。従って、第１電極ＡＤは、第１ブリッジパターンＢＲＰ１に電気的に接続されることができる。第１ブリッジパターンＢＲＰ１は、第７コンタクトホールＣＨ７を介して第６ドレイン電極ＤＥ６に接続されるため、第１電極ＡＤは、第６ドレイン電極ＤＥ６に電気的に接続されることができる。
【0182】
第１電極ＡＤが形成された第４層間絶縁膜ＩＬ４上には、各画素ＰＸＬに対応するように発光領域を区画する画素定義膜ＰＤＬが設けられてもよい。画素定義膜ＰＤＬには、第１電極ＡＤの上面を露出させる開口が設けられる。第１電極ＡＤの露出された領域は、発光領域である。
【0183】
画素定義膜ＰＤＬは、有機絶縁物質を含んでもよい。例えば、画素定義膜ＰＤＬは、ポリスチレン（ｐｏｌｙｓｔｙｒｅｎｅ）、ポリメチルメタクリレート（ＰＭＭＡ、ｐｏｌｙｍｅｔｈｙｌｍｅｔｈａｃｒｙｌａｔｅ）、ポリアクリロニトリル（ＰＡＮ、ｐｏｌｙａｃｒｙｌｏｎｉｔｒｉｌｅ）、ポリアミド（ＰＡ、ｐｏｌｙａｍｉｄｅ）、ポリイミド（ＰＩ、ｐｏｌｙｉｍｉｄｅ）、ポリアリールエーテル（ＰＡＥ、ｐｏｌｙａｒｙｌｅｔｈｅｒ）、ヘテロサイクリックポリマー（ｈｅｔｅｒｏｃｙｃｌｉｃ ｐｏｌｙｍｅｒ）、パリレン（ｐａｒｙｌｅｎｅ）、エポキシ（ｅｐｏｘｙ）、ベンゾシクロブテン（ＢＣＢ、ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、シロキサン系樹脂（ｓｉｌｏｘａｎｅ ｂａｓｅｄ ｒｅｓｉｎ）、及びシラン系樹脂（ｓｉｌａｎｅ ｂａｓｅｄ ｒｅｓｉｎ）のうち少なくとも１つを含んでもよい。
【0184】
第１電極ＡＤ上の発光領域には発光層ＥＭＬが設けられ、発光層ＥＭＬ上には第２電極ＣＤが設けられてもよい。第２電極ＣＤ上には、第２電極ＣＤを覆う封止膜ＳＬＭが設けられてもよい。
【0185】
第１電極ＡＤ及び第２電極ＣＤの何れか１つはアノード（ａｎｏｄｅ）電極で、他の１つはカソード（ｃａｔｈｏｄｅ）電極であってもよい。例えば、第１電極ＡＤがアノード電極で、第２電極ＣＤがカソード電極であってもよい。
【0186】
また、第１電極ＡＤ及び第２電極ＣＤのうち少なくとも１つは、透過型電極であってもよい。例えば、有機発光素子ＯＬＥＤが背面発光型有機発光素子である場合、第１電極ＡＤが透過型電極で、第２電極ＣＤが反射型電極であってもよい。有機発光素子ＯＬＥＤが前面発光型有機発光素子である場合、第１電極ＡＤが反射型電極で、第２電極ＣＤが透過型電極であってもよい。有機発光素子ＯＬＥＤが両面発光型有機発光素子である場合、第１電極ＡＤ及び第２電極ＣＤはともに透過型電極であってもよい。本実施形態では、有機発光素子ＯＬＥＤが前面発光型有機発光素子で、第１電極ＡＤがアノード電極である場合を例に挙げて説明する。
【0187】
第１電極ＡＤは、光を反射させることができる反射膜（図示せず）と、反射膜の上部または下部に配置される透明導電膜（図示せず）と、を含んでもよい。反射膜及び透明導電膜のうち少なくとも１つは、第６ドレイン電極ＤＥ６に電気的に接続されてもよい。
【0188】
反射膜は、光を反射させることができる物質を含んでもよい。例えば、反射膜は、アルミニウム（Ａｌ）、銀（Ａｇ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及びこれらの合金のうち少なくとも１つを含んでもよい。
【0189】
透明導電膜は、透明導電性酸化物を含んでもよい。例えば、透明導電膜は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＡＺＯ（Ａｌｕｍｉｎｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＧＺＯ（ｇａｌｌｉｕｍ ｄｏｐｅｄ ｚｉｎｃ ｏｘｉｄｅ）、ＺＴＯ（ｚｉｎｃ ｔｉｎ ｏｘｉｄｅ）、ＧＴＯ（Ｇａｌｌｉｕｍ ｔｉｎ ｏｘｉｄｅ）、及びＦＴＯ（ｆｌｕｏｒｉｎｅ ｄｏｐｅｄ ｔｉｎ ｏｘｉｄｅ）のうち少なくとも１つの透明導電性酸化物を含んでもよい。
【0190】
発光層ＥＭＬは、第１電極ＡＤ上の発光領域上に配置されてもよい。発光層ＥＭＬは、少なくとも光生成層（ｌｉｇｈｔ ｇｅｎｅｒａｔｉｏｎ ｌａｙｅｒ、ＬＧＬ）を含む多層薄膜構造であってもよい。例えば、発光層ＥＭＬは、正孔を注入する正孔注入層（ｈｏｌｅ ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ、ＨＩＬ）と、正孔の輸送性に優れ、光生成層で結合していない電子の移動を抑制し、正孔と電子の再結合の機会を増加させるための正孔輸送層（ｈｏｌｅ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ、ＨＴＬ）と、注入された電子と正孔の再結合によって光を発する光生成層と、光生成層で結合していない正孔の移動を抑制するための正孔ブロック層（ｈｏｌｅ ｂｌｏｃｋｉｎｇ ｌａｙｅｒ 、ＨＢＬ）と、電子を光生成層に円滑に輸送するための電子輸送層（ｅｌｅｃｔｒｏｎ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ、ＥＴＬ）と、電子を注入する電子注入層（ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ、ＥＩＬ）と、を備えてもよい。また、発光層ＥＭＬのうち正孔注入層、正孔輸送層、正孔ブロック層、電子輸送層、及び電子注入層は、互いに隣接する第１画素から第４画素に共通して配置される共通層であってもよい。
【0191】
第２電極ＣＤは、半透過反射膜であってもよい。例えば、第２電極ＣＤは、発光層ＥＭＬから出射された光が透過できる程度の厚さを有する薄型金属層であってもよい。第２電極ＣＤは、発光層ＥＭＬから出射された光の一部を透過させ、発光層ＥＭＬから出射された光の残りを反射させることができる。
【0192】
第２電極ＣＤは、透明導電膜に比べて仕事関数の低い物質を含んでもよい。例えば、第２電極ＣＤは、モリブデン（Ｍｏ）、タングステン（Ｗ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、及びこれらの合金のうち少なくとも１つを含んでもよい。
【0193】
発光層ＥＭＬから出射された光の一部は第２電極ＣＤを透過せず、第２電極ＣＤで反射された光は反射膜で再び反射される。即ち、反射膜及び第２電極ＣＤの間で、発光層ＥＭＬから出射された光は共振する。光の共振によって有機発光素子ＯＬＥＤの光取り出し効率は向上することができる。
【0194】
反射膜と第２電極ＣＤとの距離は、発光層ＥＭＬから出射された光の色に応じて異なってもよい。即ち、発光層ＥＭＬから出射された光の色に応じて、反射膜と第２電極ＣＤとの距離は、発光層ＥＭＬから出射された光の強め合い干渉を満たすように調節されてもよい。
【0195】
封止膜ＳＬＭは、有機発光素子ＯＬＥＤに酸素及び水分が浸透することを防止することができる。封止膜ＳＬＭは、複数の無機膜（図示せず）及び複数の有機膜（図示せず）を含んでもよい。例えば、封止膜ＳＬＭは、無機膜と、無機膜上に配置された有機膜を含む複数の単位封止層と、を含んでもよい。また、封止膜ＳＬＭの最上部には、無機膜が配置されてもよい。無機膜は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、アルミニウム酸化物、チタン酸化物、ジルコニウム酸化物、及びスズ酸化物のうち少なくとも１つを含んでもよい。
【0196】
図１２は、図４～図１０に示されたアクティブパターン、ソース電極、及びドレイン電極を説明するための平面図であり、図１３は、図４～図１０に示された走査線、発光制御線、及びストレージキャパシタの下部電極を説明するための平面図であり、図１４は、図４～図１０に示された初期化電源線及びストレージキャパシタの上部電極を説明するための平面図であり、図１５は、図４～図１０に示されたデータ線、接続線、補助接続線、電源線の第１電源供給線、及び第１ブリッジパターンを説明するための平面図であり、図１６は、図４～図１０に示されたデータ線、電源線の第２電源供給線、接続線、延長領域、及び第２ブリッジパターンを説明するための平面図であり、図１７は、図４～図１０に示された有機発光素子を説明するための平面図である。
【0197】
図１～図１０及び図１２～図１７をともに参照すると、基板ＳＵＢ上に半導体パターンが設けられてもよい。半導体パターンは、第１アクティブパターンＡＣＴ１～第７アクティブパターンＡＣＴ７と、第１ソース電極ＳＥ１～第７ソース電極ＳＥ７と、第１ドレイン電極ＤＥ１～第７ドレイン電極ＤＥ７と、ダミー半導体パターンＤＳＣＬと、を含んでもよい。第１アクティブパターンＡＣＴ１～第７アクティブパターンＡＣＴ７と、第１ソース電極ＳＥ１～第７ソース電極ＳＥ７と、第１ドレイン電極ＤＥ１～第７ドレイン電極ＤＥ７と、ダミー半導体パターンＤＳＣＬは同じ物質を含み、同じ工程により形成されてもよい。第１アクティブパターンＡＣＴ１～第７アクティブパターンＡＣＴ７と、第１ソース電極ＳＥ１～第７ソース電極ＳＥ７と、第１ドレイン電極ＤＥ１～第７ドレイン電極ＤＥ７と、ダミー半導体パターンＤＳＣＬは半導体物質を含んでもよい。
【0198】
第１アクティブパターンＡＣＴ１の一端は第１ソース電極ＳＥ１と接続され、他端は第１ドレイン電極ＤＥ１と接続されてもよい。第２アクティブパターンＡＣＴ２の一端は第２ソース電極ＳＥ２と接続され、他端は第２ドレイン電極ＤＥ２と接続されてもよい。第３アクティブパターンＡＣＴ３の一端は第３ソース電極ＳＥ３と接続され、他端は第３ドレイン電極ＤＥ３と接続されてもよい。第４アクティブパターンＡＣＴ４の一端は第４ソース電極ＳＥ４と接続され、他端は第４ドレイン電極ＤＥ４と接続されてもよい。第５アクティブパターンＡＣＴ５の一端は第５ソース電極ＳＥ５と接続され、他端は第５ドレイン電極ＤＥ５と接続されてもよい。第６アクティブパターンＡＣＴ６の一端は第６ソース電極ＳＥ６と接続され、他端は第６ドレイン電極ＤＥ６と接続されてもよい。第７アクティブパターンＡＣＴ７の一端は第７ソース電極ＳＥ７と接続され、他端は第７ドレイン電極ＤＥ７と接続されてもよい。
【0199】
ダミー半導体パターンＤＳＣＬは、ダミー第２ソース電極ＤＳＥ２、ダミー第２アクティブパターンＤＡＣＴ２、ダミー第２ドレイン電極ＤＤＥ２、ダミー第５ソース電極ＤＳＥ５、ダミー第５アクティブパターンＤＡＣＴ５、及びダミー第５ドレイン電極ＤＤＥ５を含んでもよい。
【0200】
半導体パターン上にはゲート絶縁膜ＧＩが設けられ、ｉ－１番目の走査線Ｓｉ－１、ｉ番目の走査線Ｓｉ、ｉ＋１番目の走査線Ｓｉ＋１、ｉ番目の発光制御線Ｅｉ、ｉ＋１番目の発光制御線Ｅｉ＋１、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７が設けられてもよい。ｉ－１番目の走査線Ｓｉ－１、ｉ番目の走査線Ｓｉ、ｉ＋１番目の走査線Ｓｉ＋１、ｉ番目の発光制御線Ｅｉ、ｉ＋１番目の発光制御線Ｅｉ＋１、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７は同じ物質を含み、同じ工程により形成されてもよい。
【0201】
ｉ番目の走査線Ｓｉに接続される画素ＰＸＬにおいて、ゲート絶縁膜ＧＩ上には、ｉ－１番目の走査線Ｓｉ－１、ｉ番目の走査線Ｓｉ、ｉ番目の発光制御線Ｅｉ、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７が設けられてもよい。第２ゲート電極ＧＥ２と第３ゲート電極ＧＥ３は、ｉ番目の走査線Ｓｉと一体に形成されてもよい。第４ゲート電極ＧＥ４及び第７ゲート電極ＧＥ７は、ｉ－１番目の走査線Ｓｉ－１と一体に形成されてもよい。第５ゲート電極ＧＥ５と第６ゲート電極ＧＥ６は、ｉ番目の発光制御線Ｅｉと一体に形成されてもよい。
【0202】
ｉ＋１番目の走査線Ｓｉ＋１に接続される画素ＰＸＬにおいて、ゲート絶縁膜ＧＩ上には、ｉ番目の走査線Ｓｉ、ｉ＋１番目の走査線Ｓｉ＋１、ｉ＋１番目の発光制御線Ｅｉ＋１、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７が設けられてもよい。第２ゲート電極ＧＥ２と第３ゲート電極ＧＥ３は、ｉ＋１番目の走査線Ｓｉ＋１と一体に形成されてもよい。第４ゲート電極ＧＥ４及び第７ゲート電極ＧＥ７は、ｉ番目の走査線Ｓｉと一体に形成されてもよい。第５ゲート電極ＧＥ５と第６ゲート電極ＧＥ６は、ｉ＋１番目の発光制御線Ｅｉ＋１と一体に形成されてもよい。
【0203】
各画素ＰＸＬにおいて、第１ゲート電極ＧＥ１は、ストレージキャパシタＣｓｔの下部電極ＬＥであってもよい。
【0204】
ｉ－１番目の走査線Ｓｉ－１、ｉ番目の走査線Ｓｉ、ｉ＋１番目の走査線Ｓｉ＋１、ｉ番目の発光制御線Ｅｉ、ｉ＋１番目の発光制御線Ｅｉ＋１、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７上には、第１層間絶縁膜ＩＬ１が設けられてもよい。
【0205】
第１層間絶縁膜ＩＬ１上には、ストレージキャパシタＣｓｔの上部電極ＵＥ、遮蔽パターンＳＰ、初期化電源線ＩＰＬ、ダミー遮蔽パターンＤＳＰ、及びダミー上部電極パターンＤＵＥが設けられてもよい。上部電極ＵＥ、遮蔽パターンＳＰ、初期化電源線ＩＰＬ、ダミー遮蔽パターンＤＳＰ、及びダミー上部電極パターンＤＵＥは、同じ物質を含み、同じ工程により形成されてもよい。
【0206】
上部電極ＵＥ、遮蔽パターンＳＰ、初期化電源線ＩＰＬ、ダミー遮蔽パターンＤＳＰ、及びダミー上部電極パターンＤＵＥ上には、第２層間絶縁膜ＩＬ２が設けられてもよい。
【0207】
第２層間絶縁膜ＩＬ２上には、第１導電パターンが設けられてもよい。第１導電パターンは、データ線Ｄｍ－１、Ｄｍ、接続線ＣＮＬ、補助接続線ＡＵＸ、第１ブリッジパターンＢＲＰ１、電源線ＰＬの第１電源供給線ＰＬ１、ダミーデータ線ＤＤＬ、及びダミー第１電源線ＤＰＬ１を含んでもよい。データ線Ｄｍ－１、Ｄｍ、接続線ＣＮＬ、補助接続線ＡＵＸ、第１ブリッジパターンＢＲＰ１、電源線ＰＬの第１電源供給線ＰＬ１、ダミーデータ線ＤＤＬ、及びダミー第１電源線ＤＰＬ１は、同じ物質を含み、同じ工程により形成されてもよい。
【0208】
データ線Ｄｍ－１、Ｄｍ、接続線ＣＮＬ、補助接続線ＡＵＸ、第１ブリッジパターンＢＲＰ１、電源線ＰＬの第１電源供給線ＰＬ１、ダミーデータ線ＤＤＬ、及びダミー第１電源線ＤＰＬ１は、同じ物質を含み、同じ工程により形成されてもよい。
【0209】
データ線Ｄｍ－１、Ｄｍは、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第６コンタクトホールＣＨ６を介して第２ソース電極ＳＥ２に接続されてもよい。
【0210】
接続線ＣＮＬは、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第１コンタクトホールＣＨ１を介して第１ゲート電極ＧＥに接続されてもよい。また、接続線ＣＮＬは、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第２コンタクトホールＣＨ２を介して第３ドレイン電極ＤＥ３及び第４ドレイン電極ＤＥ４に接続されてもよい。
【0211】
補助接続線ＡＵＸは、第２層間絶縁膜ＩＬ２を貫通する第８コンタクトホールＣＨ８を介して初期化電源線ＩＰＬに接続されてもよい。また、補助接続線ＡＵＸは、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第９コンタクトホールＣＨ９を介して、第４ソース電極ＳＥ４及び第７ドレイン電極ＤＥ７に接続されてもよい。
【0212】
第１ブリッジパターンＢＲＰ１は、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第７コンタクトホールＣＨ７を介して第６ドレイン電極ＤＥ６に接続されてもよい。
【0213】
第１電源供給線ＰＬ１は、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１、及び第２層間絶縁膜ＩＬ２を貫通する第５コンタクトホールＣＨ５を介して第５ソース電極ＳＥ５に接続されてもよい。第１電源供給線ＰＬ１は、第２層間絶縁膜ＩＬ２を貫通する第３コンタクトホールＣＨ３を介して上部電極ＵＥに接続されてもよい。第１電源供給線ＰＬ１は、第２層間絶縁膜ＩＬ２を貫通する第４コンタクトホールＣＨ４を介して遮蔽パターンＳＰに電気的に接続されてもよい。
【0214】
ダミーデータ線ＤＤＬは、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通するダミー第６コンタクトホールＤＣＨ６を介してダミー第２ソース電極ＤＳＥ２に接続されてもよい。
【0215】
ダミー第１電源線ＤＰＬ１は、第２層間絶縁膜ＩＬ２を貫通するダミー第３コンタクトホールＤＣＨ３及びダミー第４コンタクトホールＤＣＨ４を介してダミー上部電極パターンＤＵＥ及びダミー遮蔽パターンＤＳＰに接続されてもよい。ダミー第１電源線ＤＰＬ１は、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通するダミー第５コンタクトホールＤＣＨ５を介してダミー第５ソース電極ＤＳＥ５に接続されてもよい。
【0216】
第１導電パターン上には、第３層間絶縁膜ＩＬ３が設けられてもよい。第３層間絶縁膜ＩＬ３上には、第２導電パターンが設けられてもよい。第２導電パターンは、電源線ＰＬの第２電源供給線ＰＬ２、第２ブリッジパターンＢＲＰ２及びダミー第２電源線ＤＰＬ２を含んでもよい。第２電源供給線ＰＬ２、第２ブリッジパターンＢＲＰ２及びダミー第２電源線ＤＰＬ２は、同じ物質を含み、同じ工程により形成されてもよい。
【0217】
第２ブリッジパターンＢＲＰ２は、第１絶縁膜ＩＬ３１及び第２絶縁膜ＩＬ３２を貫通する第１０コンタクトホールＣＨ１０を介して第１ブリッジパターンＢＲＰ１に接続されてもよい。
【0218】
第２電源供給線ＰＬ２の少なくとも一部は、第１電源供給線ＰＬ１と重畳されてもよい。第２電源供給線ＰＬ２は、データ線Ｄｍ－１、Ｄｍ、Ｄｍ＋１に平行に延長されてもよい。
【0219】
第２電源供給線ＰＬ２は、第３層間絶縁膜ＩＬ３を貫通する第１１コンタクトホールＣＨ１１を介して第１電源供給線ＰＬ１に接続されてもよい。例えば、第１１コンタクトホールＣＨ１１は、第１電源供給線ＰＬ１と第２電源供給線ＰＬ２が重畳する領域に配置され、第１電源供給線ＰＬ１と第２電源供給線ＰＬ２は、第１１コンタクトホールＣＨ１１を介して電気的に接続されてもよい。
【0220】
ダミー第２電源線ＤＰＬ２は、第２電源供給線ＰＬ２の第１線ＰＬ２１と同じまたは類似する形状であってもよい。ダミー第２電源線ＤＰＬ２は、第２線ＰＬ２２に接続されてもよい。従って、ダミー第２電源線ＤＰＬ２は、第１電源ＥＬＶＤＤが印加されてもよい。
【0221】
第２導電パターン上には第４層間絶縁膜ＩＬ４が設けられ、第４層間絶縁膜上には有機発光素子ＯＬＥＤが設けられてもよい。有機発光素子ＯＬＥＤは、第４層間絶縁膜ＩＬ４上の第１電極ＡＤ、第１電極ＡＤ上の発光層ＥＭＬ、及び発光層ＥＭＬ上の第２電極ＣＤを含んでもよい。第１電極ＡＤは、第４層間絶縁膜ＩＬ４を貫通する第１２コンタクトホールＣＨ１２を介して第２ブリッジパターンＢＲＰ２に接続されてもよい。
【0222】
【0223】
【0224】
図１～図１０及び図１８～図２０を参照すると、表示装置は、表示領域ＰＸＡ及び非表示領域ＰＰＡを含む基板ＳＵＢと、表示領域ＰＸＡに設けられる画素ＰＸＬと、画素ＰＸＬに信号を提供する配線部と、を含んでもよい。
【0225】
配線部は、画素ＰＸＬのそれぞれに信号を提供する。配線部は、走査線Ｓｋ－１、Ｓｋ、Ｓｋ＋１、データ線Ｄｎ－１、Ｄｎ、発光制御線Ｅｋ、Ｅｋ＋１、電源線ＰＬ、及び初期化電源線ＩＰＬを含む。
【0226】
画素ＰＸＬは、基板ＳＵＢ上の表示領域ＰＸＡに設けられてもよい。画素ＰＸＬは、走査線Ｓｋ－１、Ｓｋ、Ｓｋ＋１、データ線Ｄｎ－１、Ｄｎ、発光制御線Ｅｋ、Ｅｋ＋１、電源線ＰＬ、及び初期化電源線ＩＰＬに接続される。
【0227】
一方、第１表示領域ＰＸＡ１に設けられる走査線Ｓｉ－１、Ｓｉ、Ｓｉ＋１、発光制御線Ｅｉ、Ｅｉ＋１、及び初期化電源線ＩＰＬの長さは同一であってもよい。第２表示領域ＰＸＡに設けられる走査線Ｓｋ－１、Ｓｋ、Ｓｋ＋１、発光制御線Ｅｋ、Ｅｋ＋１、及び初期化電源線ＩＰＬの長さは、第１表示領域ＰＸＡ１に設けられる走査線Ｓｉ－１、Ｓｉ、Ｓｉ＋１、発光制御線Ｅｉ、Ｅｉ＋１、及び初期化電源線ＩＰＬの長さより短い。第２表示領域ＰＸＡの走査線Ｓｋ－１、Ｓｋ、Ｓｋ＋１、発光制御線Ｅｋ、Ｅｋ＋１、及び初期化電源線ＩＰＬの長さは、第１表示領域ＰＸＡ１から離れるほど減少する。
【0228】
第２表示領域ＰＸＡ２に隣接する非表示領域ＰＰＡの一側には、第２ダミー部が設けられてもよい。例えば、第２ダミー部は、第２表示領域ＰＸＡ２の最外郭画素ＰＸＬに隣接する非表示領域ＰＰＡに設けられてもよい。即ち、最外郭画素ＰＸＬを基準として、第２ダミー部は、最外郭データ線Ｄｎの反対側に設けられてもよい。特に、第２ダミー部は、最外郭画素ＰＸＬの第３トランジスタＴ３に隣接する非表示領域ＰＰＡに設けられてもよい。
【0229】
また、第２ダミー部と最外郭画素ＰＸＬの第３トランジスタＴ３との距離は、最外郭画素ＰＸＬの第３トランジスタＴ３と最外郭データ線Ｄｎとの距離より小さくてもよい。
【0230】
第１方向ＤＲ１において、第２ダミー部の幅は各画素ＰＸＬの幅より小さくてもよい。
【0231】
第２ダミー部は、ダミー遮蔽パターンＤＳＰ、ダミーデータ線ＤＤＬ、及びダミー第１電源線ＤＰＬ１を含んでもよい。
【0232】
ダミー遮蔽パターンＤＳＰは、遮蔽パターンＳＰと同じまたは類似する形状を有してもよい。ダミー遮蔽パターンＤＳＰは、遮蔽パターンＳＰのように、最外郭画素ＰＸＬの第３トランジスタＴ３の少なくとも一部を覆ってもよい。
【0233】
ダミーデータ線ＤＤＬは、最外郭データ線Ｄｎと同じまたは類似する形状であってもよい。ダミーデータ線ＤＤＬは、ダミー第６コンタクトホールＤＣＨ６を介してダミー第２ソース電極ＤＳＥ２に接続されてもよい。ダミーデータ線ＤＤＬは、第１表示領域ＰＸＡ１に隣接する走査線に接続される画素にデータ信号を供給するデータ線が延長された形状であってもよい。即ち、ｋ＋１番目の走査線Ｓｋ＋１に接続された画素ＰＸＬに対応する第２ダミー部の第２ダミーデータ線ＤＤＬは、ｋ番目の走査線Ｓｋに接続された画素ＰＸＬにデータ信号を供給するｎ番目のデータ線Ｄｎが延長された形状であってもよい。
【0234】
ダミー第１電源線ＤＰＬ１は、第１電源供給線ＰＬ１と同じまたは類似する形状であってもよい。ダミー第１電源線ＤＰＬ１は、第１表示領域ＰＸＡ１に隣接する走査線に接続される画素に第１電源ＥＬＶＤＤを供給する第１電源供給線ＰＬ１が延長された形状であってもよい。即ち、ｋ＋１番目の走査線Ｓｋ＋１に接続された画素ＰＸＬに対応する第２ダミー部のダミー第１電源線ＤＰＬ１は、ｋ番目の走査線Ｓｋに接続された画素ＰＸＬに第１電源ＥＬＶＤＤを供給する第１電源供給線ＰＬ１が延長された形状であってもよい。
【0235】
第２ダミー部は、第２表示領域ＰＸＡに設けられる画素ＰＸＬの最外郭データ線に接続される最外郭画素ＰＸＬと寄生キャパシタンスを形成して、最外郭データ線Ｄｎ－１、Ｄｎに接続される画素ＰＸＬ及び他の画素ＰＸＬの間に輝度差が生じることを防止することができる。
【0236】
以上の詳細な説明は、本発明を例示し説明したものである。また、上述した内容は、本発明の好ましい実施形態に過ぎず、上述したように、本発明は様々な他の組み合わせ、変更、及び環境で使用することができ、本明細書に開示された発明の概念の範囲、開示内容と均等な範囲及び／または当業界の技術または知識の範囲内で変更または修正が可能である。従って、以上の発明の詳細な説明は、開示された実施状態に本発明を限定する意図ではない。また、添付の特許請求の範囲は、他の実施状態も含むと解釈すべきである。
【符号の説明】
【0237】
ＳＵＢ 基板
ＰＸＬ 画素
ＣＨ１、ＣＨ２、．．．、ＣＨ１２ 第１～第１２コンタクトホール
Ｔ１、Ｔ２、．．．、Ｔ７ 第１～第７トランジスタ
ＰＬ 電源線
Ｃｓｔ ストレージキャパシタ
ＤＤＬ ダミーデータ線
ＤＰＬ ダミー電源パターン
ＰＸＬ 画素
ＣＨ１、ＣＨ２、．．．、ＣＨ１２ 第１～第１２コンタクトホール
Ｔ１、Ｔ２、．．．、Ｔ７ 第１～第７トランジスタ
ＰＬ 電源線
Ｃｓｔ ストレージキャパシタ
ＤＤＬ ダミーデータ線
ＤＰＬ ダミー電源パターン
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】