特許 7123614 配線トポロジの識別方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-08-15

(45)【発行日】2022-08-23

(54)【発明の名称】配線トポロジの識別方法

(51)【国際特許分類】

   G01R 31/56 20200101AFI20220816BHJP

   H03K 19/177 20200101ALI20220816BHJP

【ＦＩ】

G01R31/56

H03K19/177

【請求項の数】 15

【外国語出願】

(21)【出願番号】P 2018088626

(22)【出願日】2018-05-02

(65)【公開番号】P2018194548

(43)【公開日】2018-12-06

【審査請求日】2020-12-10

(31)【優先権主張番号】17169690.9

(32)【優先日】2017-05-05

(33)【優先権主張国・地域又は機関】EP

(73)【特許権者】

【識別番号】506012213

【氏名又は名称】ディスペース ゲー・エム・ベー・ハー

【氏名又は名称原語表記】ｄＳＰＡＣＥ ＧｍｂＨ

【住所又は居所原語表記】Ｒａｔｈｅｎａｕｓｔｒ．２６，Ｄ－３３１０２ Ｐａｄｅｒｂｏｒｎ， Ｇｅｒｍａｎｙ

(74)【代理人】

【識別番号】100114890

【弁理士】

【氏名又は名称】アインゼル・フェリックス＝ラインハルト

(74)【代理人】

【識別番号】100098501

【弁理士】

【氏名又は名称】森田 拓

(74)【代理人】

【識別番号】100116403

【弁理士】

【氏名又は名称】前川 純一

(74)【代理人】

【識別番号】100135633

【弁理士】

【氏名又は名称】二宮 浩康

(74)【代理人】

【識別番号】100162880

【弁理士】

【氏名又は名称】上島 類

(72)【発明者】

【氏名】ドミニク ルーベライ

(72)【発明者】

【氏名】マーク シュレンガー

(72)【発明者】

【氏名】ハイコ カルテ

【審査官】田口 孝明

(56)【参考文献】

【文献】特開２００６－００５７０８（ＪＰ，Ａ）

【文献】特表平０８－５０８５９９（ＪＰ，Ａ）

【文献】米国特許第０５５９６７４２（ＵＳ，Ａ）

【文献】特開２００３－０５０２５８（ＪＰ，Ａ）

【文献】特表２００５－５００６２５（ＪＰ，Ａ）

【文献】米国特許出願公開第２００８／００９２００１（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

ＩＰＣ Ｇ０１Ｒ ３１／５０－３１／７４、

３１／２８、

３１／３０、

３１／３０２、

３１／３１６、

３１／３１７、

３１／３１８３、

３１／３１８５、

３１／３１９、

Ｈ０３Ｋ １９／０９８－１９／２３

(57)【特許請求の範囲】

【請求項1】

少なくとも２つのＦＰＧＡ（１，２）間の配線トポロジを識別する方法であって、
第１のＦＰＧＡ（１）は、第１のインタフェースピン（５）を含む複数のインタフェースピン（３，４，５，６）を備えており、
第２のＦＰＧＡ（２）は、第２のインタフェースピン（８）を含む複数のインタフェースピン（７，８，９，１０）を備えており、
複数の線路（１１，１２）が前記第１のＦＰＧＡ（１）のインタフェースピン（３，４，５，６）の少なくとも一部と前記第２のＦＰＧＡ（２）のインタフェースピン（７，８，９，１０）の少なくとも一部とを接続し、
前記第１のインタフェースピン（５）に第１のドライバ（１３）が設けられており、
前記第２のインタフェースピン（８）に第１の受信レジスタ（１４）が実装され、
前記第１のドライバ（１３）に第１の送信レジスタ（１５）が実装され、
前記第１の送信レジスタ（１５）によって、前記第１のドライバ（１３）から出力される信号（１７）が決定され、
前記第１のドライバ（１３）は、第１のアクティブ化信号（１６）によってアクティブ化され、
前記第１のドライバ（１３）は、第１の信号（１７）を送信し、
前記第１の受信レジスタ（１４）を用いて、前記第１の信号（１７）が前記第２のインタフェースピン（８）において受信されるか否かを読出し、前記第１のドライバ（１３）の前記第１の信号（１７）が前記第２のインタフェースピン（８）において受信される場合、前記第２のインタフェースピン（８）を前記第１のインタフェースピン（５）に割り当てる、
方法。

【請求項2】

前記第１のアクティブ化信号（１６）を前記第１のドライバ（１３）へ送る第１のアクティブ化レジスタ（２０）を、前記第１のドライバ（１３）に実装する、
請求項１記載の方法。

【請求項3】

前記第１のアクティブ化信号（１６）を制御インスタンスによって前記第１のドライバ（１３）へ直接伝送する、
請求項１記載の方法。

【請求項4】

制御インスタンスを介して前記第１の受信レジスタ（１４）、前記第１の送信レジスタ（１５）および第１のアクティブ化レジスタ（２０）を呼び出す、
請求項１から３までのいずれか１項記載の方法。

【請求項5】

前記第１のインタフェースピン（５）を前記第２のインタフェースピン（８）に接続すべきとの情報が既知であり、
前記第１の信号（１７）が前記第２のインタフェースピン（８）において受信されない場合、警告を出力する、
請求項１から４までのいずれか１項記載の方法。

【請求項6】

前記第１のドライバ（１３）のために複数のアクティブ化信号（１６）を実装し、
前記アクティブ化信号（１６）は、それぞれ個別に前記第１のドライバ（１３）をアクティブ化し、
アクティブな前記第１のドライバ（１３）の信号を受信する全てのインタフェースピン（３，４，５，６，７，８，９，１０）を、アクティブな前記第１のドライバ（１３）のインタフェースピン（３，４，５，６，７，８，９，１０）に割り当てる、
請求項１から５までのいずれか１項記載の方法。

【請求項7】

第１のＦＰＧＡプログラム（３０）についての第１の情報が既知であり、
前記第１のＦＰＧＡ（１）のどのインタフェースピン（３，４，５，６）についてアクティブ化信号（１６）、送信レジスタ（１５）および／または受信レジスタ（１４）を実装するかを、前記第１の情報が特定する、
請求項１から６までのいずれか１項記載の方法。

【請求項8】

前記第１のＦＰＧＡプログラム（３０）を前記第１の送信レジスタ（１５）と共に前記第１のＦＰＧＡ（１）上に実装し、
前記第１のＦＰＧＡ（１）上に第１の送信マルチプレクサ（４０）を実装し、
前記第１の送信マルチプレクサ（４０）は、前記第１のドライバ（１３）を前記第１の送信レジスタ（１５）および前記第１のＦＰＧＡプログラム（３０）に接続し、
前記第１の送信マルチプレクサ（４０）を介して、前記第１のドライバ（１３）によって出力すべき信号（１７）を前記第１の送信レジスタ（１５）が決定するかまたは前記第１のＦＰＧＡプログラム（３０）が決定するかを制御する、
請求項７記載の方法。

【請求項9】

第２のＦＰＧＡプログラム（３０）についての第２の情報が既知であり、
前記第２のＦＰＧＡ（２）のどのインタフェースピン（７，８，９，１０）についてアクティブ化信号（１６）、送信レジスタ（１５）および／または受信レジスタ（１４）を実装するかを、前記第２の情報が特定する、
請求項１から８までのいずれか１項記載の方法。

【請求項10】

前記第２のＦＰＧＡプログラム（３０）を第２の送信レジスタ（１５）と共に前記第２のＦＰＧＡ（２）上に実装し、
前記第２のＦＰＧＡ（２）上に第２の送信マルチプレクサ（４０）を実装し、
前記第２の送信マルチプレクサ（４０）は、第２のドライバ（１３）を前記第２の送信レジスタ（１５）および前記第２のＦＰＧＡプログラム（３０）に接続し、
前記第２の送信マルチプレクサ（４０）を介して、前記第２のドライバ（１３）によって出力すべき信号（１７）を前記第２の送信レジスタ（１５）が決定するかまたは前記第２のＦＰＧＡプログラム（３０）が決定するかを制御する、
請求項９記載の方法。

【請求項11】

第３のインタフェースピン（５０）に第２の受信レジスタ（１４）を実装し、
前記第２の受信レジスタ（１４）を用いて、前記第１の信号（１７）が前記第３のインタフェースピン（５０）において受信されるか否かを読出し、
前記第１の信号（１７）が前記第３のインタフェースピン（５０）において受信される場合、前記第３のインタフェースピン（５０）を前記第１のインタフェースピン（５）に割り当てる、
請求項１から１０までのいずれか１項記載の方法。

【請求項12】

前記第２のインタフェースピン（８）に第２のアクティブ化信号（１６）を実装し、
前記第１の信号（１７）が前記第２のインタフェースピン（８）において受信される場合、警告を出力する、
請求項１から１１までのいずれか１項記載の方法。

【請求項13】

全てのインタフェースピン（３，４，５，６，７，８，９，１０，５０，５１，５２）にそれぞれアクティブ化信号（１６）、送信レジスタ（１５）および受信レジスタ（１４）を実装する、
請求項１から６までのいずれか１項記載の方法。

【請求項14】

配線トポロジの全部を特定する、
請求項１３記載の方法。

【請求項15】

前記第１のアクティブ化信号（１６）ごとに第１のアクティブ化レジスタ（２０）を実装する、
請求項１から１４までのいずれか１項記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、少なくとも２つのＦＰＧＡ間の配線トポロジを識別する方法に関する。

【0002】

ディスペース（dSPACE）社の２０１７年の製品カタログのＤＳ５２０３についての第４５１頁から、３２ビット幅のバスを介したＦＰＧＡ間通信が公知である。

【0003】

この従来技術の欠点は、通信に必要な線路が適正に配線されて無傷であるか否かの検査が非常に面倒であることである。不具合のある配線は、ＦＰＧＡの通信エラーまたは破壊の原因になり得る。

【0004】

このことを背景として本発明の課題は、従来技術を改良した方法を実現することである。

【0005】

前記課題は、請求項１記載の発明特定事項を具備する方法によって解決される。従属請求項に本発明の有利な実施形態が記載されている。

【0006】

本発明の対象は、少なくとも２つのＦＰＧＡ間の配線トポロジを識別する方法であって、
第１のＦＰＧＡは複数のインタフェースピン、特に第１のインタフェースピンを備えており、
第２のＦＰＧＡは複数のインタフェースピン、特に第２のインタフェースピンを備えており、
複数の線路が第１のＦＰＧＡのインタフェースピンの少なくとも一部と第２のＦＰＧＡのインタフェースピンの少なくとも一部とを接続し、
第１のインタフェースピンに第１のドライバが設けられており、
第２のインタフェースピンに第１の受信レジスタが実装され、
第１のドライバに第１の送信レジスタが実装され、
送信レジスタによって、第１のドライバから出力される信号が決定され、
第１のドライバは第１のアクティブ化信号によってアクティブ化され、
第１のドライバは第１の信号を送信し、
第１の受信レジスタを用いて、第１の信号が第２のインタフェースピンにおいて受信されるか否かを読出し、
第１のドライバの信号が第２のインタフェースピンにおいて受信される場合、第２のインタフェースピンを第１のインタフェースピンに割り当てる
方法である。

【0007】

ここで留意すべき点は、２つのＦＰＧＡの異なるピン間の接続について本方法を複数回実施できることである。また、本発明をさらに、第１のＦＰＧＡの１つまたは複数のピンと第３のＦＰＧＡの１つまたは複数のピンとの間においても実施することができる。第１のドライバの信号を複数のインタフェースピンにおいて受信することができ、その際には、第１のドライバの信号を受信した全てのインタフェースピンを第１のインタフェースピンに割り当てる。

【0008】

ＦＰＧＡには典型的には、インタフェースピンごとにＩＯドライバが設けられている。かかるＩＯドライバは図１に示されており、後で詳細に説明する。

【0009】

本発明では、第２のインタフェースピンに設けられた読出ドライバの出力端が第１の受信レジスタの入力端に接続されている。本発明では、第１の送信レジスタの出力端を第１のドライバの書込ドライバの入力信号に接続する。

【0010】

第１のインタフェースピンへの第２のインタフェースピンの割り当てを記憶するか、またはユーザへ直接出力することができる。記憶はたとえば、表、データベースの形態で、または他の形態のファイルもしくは情報構造で行うことができる。出力は、グラフィック形式もしくはテキスト形式のモニタ出力として、または印刷として行うことができる。

【0011】

本発明の方法の利点は、上述の割り当てを介して、第１のインタフェースピンと第２のインタフェースピンとの間に機能する接続が成立していることが直接分かることである。よって、手動の検査が不要となる。第１のインタフェースピンと第２のインタフェースピンとの間に接続が成立しているか否かが検査され、なおかつ、当該接続が適正に機能しているか否かも検査される。このことによって、肉眼では見えない接続の損傷も検出することができる。

【0012】

第１の信号は、信号値列とすることもできる。既知の信号値列が適正に接続部を介して伝送されるか否かを検査することにより、送信された信号と受信された信号との偶然の同一性を回避することができる。

【0013】

一実施形態では、第１のアクティブ化信号をドライバへ送る第１のアクティブ化レジスタを第１のドライバに実装する。

【0014】

本実施形態では、アクティブ化信号をドライバへ直接送信するのではなく、アクティブ化レジスタに一時記憶する。

【0015】

代替的な一実施形態では、アクティブ化信号を制御インスタンスによってドライバへ直接伝送する。

【0016】

有利な一実施形態では、制御インスタンスを介してレジスタを呼び出す。

【0017】

制御インスタンスはＦＰＧＡ上に実装することができ、または別のユニットとすることもできる。制御インスタンスはたとえばプロセッサコアの形態で第１および／または第２のＦＰＧＡ上に実装することができる。制御インスタンスはまた、第１および第２のＦＰＧＡに接続されたコンピュータとすることもできる。レジスタは制御インスタンスによって、たとえばアドレスバスを介して呼び出されることができる。これに代えて、レジスタを制御インスタンスに直接接続すること、または、たとえばマルチプレクサを介して間接的に制御インスタンスに接続することもできる。

【0018】

他の一実施形態では、第１のインタフェースピンを第２のインタフェースピンに接続すべきとの情報が既知であり、第１の信号が第２のインタフェースピンにおいて受信されない場合に警告を出力する。

【0019】

本実施形態の利点は、ユーザがインタフェースピンの割り当てを手動で検査する必要がないことである。上述の情報はたとえば、第１のＦＰＧＡと第２のＦＰＧＡとの間の通信を規定するモデリングツールに由来するものとすることができる。警告の出力は、割り当てと同様に記憶として、またはユーザへの直接出力として行うことができる。

【0020】

もちろん上述の情報は、複数のインタフェースピン間の複数の接続について存在することができる。かかる場合には、各接続を個別に検査し、少なくともエラーのある１つの接続について、有利にはエラーのある全ての接続について、警告を出力する。

【0021】

一改良形態では、各１つのドライバごとに複数のアクティブ化信号を実装し、各アクティブ化信号はそれぞれ個別に１つのドライバをアクティブ化し、各アクティブなドライバの信号を受信する全てのインタフェースピンを、当該アクティブなドライバのインタフェースピンに割り当てる。

【0022】

有利なのは、検査の合間にＦＰＧＡを新たにコンフィギュレーションする必要なく、複数の接続を検査できることである。

【0023】

一実施形態において有利なのは、第１のＦＰＧＡプログラムについての第１の情報が既知であり、第１のＦＰＧＡのどのインタフェースピンについてアクティブ化信号、送信レジスタおよび／または受信レジスタを実装するかを第１の情報が特定することである。

【0024】

このようにして、第１のＦＰＧＡプログラムが通信しようとしているインタフェースピンの接続を特別に検査することができる。第１のＦＰＧＡプログラムが情報を送信するために使用しようとしているインタフェースピンには、アクティブ化信号および送信レジスタを実装する。第１のＦＰＧＡプログラムが情報を受け取るために使用しようとしているインタフェースピンには、受信レジスタを実装する。

【0025】

一改良形態では、第１のＦＰＧＡプログラムを第１の送信レジスタと共に第１のＦＰＧＡ上に実装し、第１の送信マルチプレクサを第１のＦＰＧＡ上に実装し、第１の送信マルチプレクサは第１のドライバを第１の送信レジスタおよび第１のＦＰＧＡプログラムに接続し、第１の送信マルチプレクサを介して、第１のドライバによって出力すべき信号を第１の送信レジスタが決定するかまたは第１のＦＰＧＡプログラムが決定するかを制御する。

【0026】

よって送信マルチプレクサは、第１の送信レジスタを第１のドライバの書込ドライバの入力信号に接続するか、または、第１のＦＰＧＡプログラムを第１のドライバの書込ドライバの入力信号に接続する。有利には、先に第１の送信レジスタをドライバに接続して、第１のインタフェースピンと第２のインタフェースピンとの間の接続を検査してから、その後に第１のＦＰＧＡプログラムを第１のインタフェースピンに接続する。このようにして、エラーのある可能性のある接続を第１のＦＰＧＡプログラムが使用する前に接続が検査される。送信レジスタとＦＰＧＡプログラムとを共に実装することにより、ＦＰＧＡを検査後に再コンフィギュレーションする必要なく、ＦＰＧＡプログラムを検査後に使用することができる。このことによって時間が削減され、正に第１のＦＰＧＡプログラムによって使用される接続について接続検査がなされることが保証される。

【0027】

送信マルチプレクサの制御は、制御インスタンスによるものとすることができる。その制御信号は、送信マルチプレクサへ直接伝送することができ、またはＦＰＧＡにレジスタを実装することができる。このレジスタは、レジスタの値が送信マルチプレクサのスイッチングを決定し、また、レジスタの値が制御インスタンスによって当該レジスタに書込まれる、というものである。他の一改良形態では、第２のＦＰＧＡプログラムについての第２の情報が既知であり、第２のＦＰＧＡのどのインタフェースピンについてアクティブ化信号、送信レジスタおよび／または受信レジスタを実装するかを第２の情報が特定する。

【0028】

このようにして、第２のＦＰＧＡプログラムが通信しようとしているインタフェースピンの接続を特別に検査することができる。第２のＦＰＧＡプログラムが情報を送信するために使用しようとしているインタフェースピンには、アクティブ化信号および送信レジスタを実装する。第２のＦＰＧＡプログラムが情報を受け取るために使用しようとしているインタフェースピンには、受信レジスタを実装する。

【0029】

一改良形態では、第２のＦＰＧＡプログラムを第２の送信レジスタと共に第２のＦＰＧＡ上に実装し、第２の送信マルチプレクサを第２のＦＰＧＡ上に実装し、第２の送信マルチプレクサは第２のドライバを第２の送信レジスタおよび第２のＦＰＧＡプログラムに接続し、第２の送信マルチプレクサを介して、第２のドライバによって出力すべき信号を第２の送信レジスタが決定するかまたは第２のＦＰＧＡプログラムが決定するかを制御する。

【0030】

第２の送信レジスタは有利には、第１の受信レジスタとは異なるインタフェースピンに対して実装される。このインタフェースピンは第２の線路を介して、同様に受信レジスタの実装対象となり得るＦＰＧＡの他のインタフェースピンに接続される。このようにして、第２のＦＰＧＡプログラムが信号を送信しようとしているインタフェースピンの接続を検査することができる。

【0031】

第２のドライバの書込ドライバは、アクティブ化信号を介してアクティブ化されることができる。有利には、第１のドライバと第２のドライバとを同時にはアクティブ化しない。このことによって、両ドライバが同一の接続に接続されている場合に両ドライバが互いに競合して駆動することが防止される。

【0032】

一改良形態では、第２のＦＰＧＡプログラムを第１の受信レジスタと共に第１のＦＰＧＡ上に実装し、第１の受信マルチプレクサを第２のＦＰＧＡ上に実装し、第１の受信マルチプレクサは第２のＦＰＧＡプログラムをドライバおよび定数に接続し、第１の受信マルチプレクサを介して、第２のＦＰＧＡプログラムがドライバの出力を受信するかまたは定数の値を受信するかを制御する。

【0033】

このようにして、接続の検査に使用される信号に依存せずに、第２のＦＰＧＡプログラムを制御下の状態に維持することができる。

【0034】

他の一実施形態では、第３のインタフェースピンに第２の受信レジスタを実装し、第２の受信レジスタを用いて、第１の信号が第３のインタフェースピンにおいて受信されるか否かを読出し、第１の信号が第３のインタフェースピンにおいて受信される場合、第３のインタフェースピンを第１のインタフェースピンに割り当てる。

【0035】

このようにして、第１のインタフェースピンに対して第２のインタフェースピンおよび第３のインタフェースピンのいずれも割り当てることができる。よって、ポイント・トゥ・マルチポイント接続を検査することができる。この割り当ても、ＦＰＧＡプログラムに関する情報と比較することによって、所望の接続が機能可能であるか否かを特定することができる。

【0036】

他の一実施形態では、第２のインタフェースピンに第２のアクティブ化信号を実装し、第１の信号が第２のインタフェースピンにおいて受信される場合に警告を出力する。

【0037】

１つの線路においてアクティブとなり得る送信ドライバは、常に１つのみである。そうしないと、複数のドライバが互いに競合して駆動した場合に短絡のおそれが生じるからである。にもかかわらず、１つの接続を介して互いに接続されたインタフェースピンに複数のアクティブ化信号が実装された場合には、警告を出力する。この警告によって、ユーザは接続を変更するか、または他のインタフェースピンにアクティブ化信号を実装することができる。第１のアクティブ化信号が第１のＦＰＧＡプログラムについての情報に基づいて第１のインタフェースピンに実装され、かつ、第２のアクティブ化信号が第２のＦＰＧＡプログラムについての情報に基づいて第２のインタフェースピンに実装された場合には、両プログラムが互いに両立しない可能性があり、または、接続はエラーを有する。警告によって、ユーザはこの非両立性または接続のエラーに対して対応することができる。

【0038】

他の一実施形態では、全てのインタフェースピンにそれぞれアクティブ化信号、送信レジスタおよび受信レジスタを実装する。

【0039】

全てのインタフェースピンにアクティブ化信号およびレジスタが存在することにより、全てのインタフェースピン間の全ての接続を検査することができる。

【0040】

一発展形態では、配線トポロジの全部を特定する。

【0041】

各送信ドライバをそれぞれ各アクティブ化信号によって個別にアクティブ化し、かつ、送信された信号を受信する全てのインタフェースピンを、各アクティブな送信ドライバのインタフェースピンに割り当てることにより、配線トポロジが特定される。その後、各ＦＰＧＡ上で実行すべきＦＰＧＡプログラムによって通信のために使用されるインタフェースピンを特定するために、この配線トポロジを使用することができる。

【0042】

一実施形態では、アクティブ化信号ごとに１つのアクティブ化レジスタを実装する。

【0043】

その後、アクティブ化レジスタはアクティブ化信号を受け取る。このようにして、レジスタの簡単な書込みにより、アクティブ化信号をアクティブ化ないしは非アクティブ化することができる。

【0044】

以下、図面を参照して本発明を詳細に説明する。図面中、同種の要素には同一の符号を付している。図中の実施形態は非常に概略化されている。すなわち、距離および垂直方向ならびに横方向の寸法は実寸の比率通りではなく、特記しない限りは、互いに導出可能な幾何学的関係も有しない。

【図面の簡単な説明】

【0045】

【図1】ＦＰＧＡのＩＯドライバの概略図である。

【図2】複数の線路を介して互いに接続された２つのＦＰＧＡの概略図である。

【図3】受信レジスタを備えたＩＯドライバの概略図である。

【図4】送信レジスタを備えたＩＯドライバの概略図である。

【図5】本発明の方法の各ステップの概略図である。

【図6】送信レジスタおよびアクティブ化レジスタを備えたＩＯドライバの概略図である。

【図7】受信レジスタと送信レジスタとアクティブ化レジスタとＦＰＧＡプログラムとを備えたＩＯドライバの概略図である。

【図8】複数の線路を介して互いに接続された３つのＦＰＧＡの概略図である。

【0046】

図１は、ＦＰＧＡに設けられている公知のＩＯドライバを示している。ＩＯドライバ１３は読出ドライバ６０と書込ドライバ７０とから構成されている。読出ドライバ６０は常にアクティブ状態である。読出ドライバ６０はインタフェースピンに印加された信号１７を処理し、論理値６１をＦＰＧＡ内の機能へ供給する。書込ドライバ７０はアクティブ化信号１６を介してアクティブ化することができる。書込ドライバ７０がアクティブ状態である場合、書込ドライバ７０は印加された論理信号７１を固定の電圧に変換し、これを書込ドライバ７０はインタフェースピンを介して出力する。書込ドライバの入力信号によって、書込ドライバがインタフェースピンを介してどのような信号１７を出力するかが決定される。

【0047】

図２は、第１のインタフェースピン５を備えた第１のＦＰＧＡ１と、第２のインタフェースピン８を備えた第２のＦＰＧＡ２とを示している。複数の線路１１，１２が、第１のＦＰＧＡ１のインタフェースピン３，４，５，６の一部と第２のＦＰＧＡ２のインタフェースピン７，８，９，１０の一部とを接続している。第１の線路１２は、第１のインタフェースピン５と第２のインタフェースピン８とを接続している。

【0048】

図３は、第２のインタフェースピン８に実装されたドライバ１３を示している。第２のＦＰＧＡ２に受信レジスタ１４が実装され、かつ、読出ドライバ６０に接続されている。第２のインタフェースピン８に印加された信号１７が読出ドライバ６０によって処理され、論理値６１として受信レジスタ１４に書込まれる。もちろん、受信レジスタ１４を各ＩＯドライバ１３に実装し、ひいては各インタフェースピン３，４，５，６，７，８，９，１０，５０，５１，５２に実装することができる。

【0049】

図４は、第１のインタフェースピン５に実装されたドライバ１３を示している。書込ドライバ７０に送信レジスタ１５が接続される。アクティブ化信号１６が書込ドライバ７０をアクティブ化すると、書込ドライバ１６は送信レジスタ１５の論理値７１を、第１のインタフェースピン５を介して出力すべき信号１７に変換する。もちろん、送信レジスタ１５を各ＩＯドライバ１３に実装することができる。

【0050】

受信レジスタ１４および送信レジスタ１５に書込み、ないしはこれらから読出すために使用できる公知技術は、種々存在する。そのために必要な線路および論理回路は、ここでは図示していない。

【0051】

図５は、図２に示されたＦＰＧＡを用いて実施できる方法を示している。同図では、第１のステップ１１０において第２のＦＰＧＡ２上にて、図３に示されている受信レジスタ１４を第２のインタフェースピン８に実装する。第２のステップ１２０において、第１のＦＰＧＡ１上に、図４に示されている送信レジスタ１５を第１のインタフェースピン５に実装する。第３のステップ１３０において、送信レジスタ１５をセットする。第４のステップ１４０においてアクティブ化信号１６をセットし、これにより、第１のインタフェースピン５の書込ドライバ７０をアクティブ化する。第５のステップ１５０において、受信レジスタ１４を読出す。第３のステップ１３０において送信レジスタ１５にセットされた値７１が第５のステップ１５０において受信レジスタ１４から読出された場合には、第６のステップ１６０において両インタフェースピン５，８を互いに割り当てる。その後、この割り当てを第７のステップ１７０において記憶するか、またはユーザに対して出力する。第３のステップ１３０において送信レジスタ１５にセットされた値７１が第５のステップ１５０において受信レジスタ１４から読出されなかった場合には、本方法は終了し、または、割り当てを行うことができなかったとの通知を出力する。

【0052】

各１つのドライバ１３に複数の受信レジスタ１４および／または送信レジスタ１５を実装する場合には、複数の線路１１，１２を検査することができる。かかる場合には、第４～第７のステップを繰り返し実施する。アクティブ化信号１６は第４のステップ１４０では、一度に１つの書込ドライバ７０に対してのみセットされる。第５のステップ１５０では、全ての受信レジスタ１４を読出す。第３のステップ１３０においてセットされた値７１が第５のステップ１５０において読出された受信レジスタ１４の全てのインタフェースピン３，４，５，６，７，８，９，１０，５０，５１，５２が、第６のステップ１６０において、現時点でアクティブなドライバ１３を備えたインタフェースピン３，４，５，６，７，８，９，１０，５０，５１，５２に割り当てられる。その後、この割り当てを第７のステップ１７０において記憶するか、またはユーザに対して出力する。第４～第７のステップは、全ての各書込ドライバ７０がそれぞれ１回アクティブ状態になるまで繰り返される。

【0053】

図６は、第１のインタフェースピン５に実装された他の代替的なドライバ１３を示している。図４との相違点は、第１のＦＰＧＡ１にアクティブ化レジスタ２０が実装されることである。アクティブ化レジスタ２０は、書込ドライバ７０に対するアクティブ化信号１６を受け取る。本実施形態では、アクティブ化レジスタ２０をセットすることによって書込ドライバ７０をアクティブ化することができる。

【0054】

図７は、受信レジスタ１４および送信レジスタ１５をＦＰＧＡプログラム３０と共にＩＯドライバ１３に実装した図である。ＦＰＧＡ１，２，８０上に送信マルチプレクサ４０が実装される。送信マルチプレクサ４０は、送信レジスタ１５を書込ドライバ７０に接続するか、または、ＦＰＧＡプログラム３０を書込ドライバ７０に接続する。接続を検査するためには、最初に送信マルチプレクサ４０を介して送信レジスタ１５を書込ドライバに接続する。１つの送信レジスタに接続された全てのドライバについて検査が終了した後、送信マルチプレクサ４０を切り替えてＦＰＧＡプログラム３０を書込ドライバに接続する。さらに、受信マルチプレクサ４１および定数４２をＦＰＧＡ上に実装する。受信マルチプレクサは定数４２をＦＰＧＡプログラムに接続するか、または、読出ドライバ６０から出力された信号６１をＦＰＧＡプログラムへ供給する。受信レジスタはドライバに固定的に接続されており、読出ドライバによって出力された信号を受け取る。接続を検査するためには、ＦＰＧＡプログラム３０を定数４２に接続する。検査が終了した後、受信マルチプレクサ４１を切り替えて読出ドライバ６０をＦＰＧＡプログラム３０に接続する。受信マルチプレクサ４１がＦＰＧＡプログラム３０をドライバ１３に接続する場合、読出ドライバ６０によって出力された値６１をＦＰＧＡプログラム３０において使用すること、および、受信レジスタ１４を介して読出すことの双方が可能である。もちろん、複数のインタフェースピンの受信レジスタおよび受信マルチプレクサを、ＦＰＧＡプログラムと共に１つのＦＰＧＡ上に実装することができる。

【0055】

図８は、複数の線路１１，１２，８１，８２を介して互いに接続された３つのＦＰＧＡの概略図である。第２の線路８１は第１のＦＰＧＡ１のインタフェースピン４を第３のＦＰＧＡ８０のインタフェースピン５２に接続し、第３の線路８２は第２のＦＰＧＡ２のインタフェースピン７を第３のＦＰＧＡ８０のインタフェースピン５１に接続する。第４の線路１１は、第１のＦＰＧＡ１のインタフェースピン３を第２のＦＰＧＡ２のインタフェースピン１０に接続する。第１の線路１２は本実施例では、第１のＦＰＧＡ１の第１のインタフェースピン５を、第２のＦＰＧＡ２の第２のインタフェースピン８と第３のＦＰＧＡ８０の第３のインタフェースピン５０とに接続する。もちろん、これらの接続は単なる一例である。原則的にはどのインタフェースピンも、全ての他のインタフェースピンと接続することができる。全てのインタフェースピンに送信レジスタ１５および受信レジスタ１４を実装する場合、全ての線路１１，１２，８１，８２を検査して配線トポロジの全部を作成することができる。一部のインタフェースピンにのみ送信レジスタ１５および／または受信レジスタ１４を実装する場合、配線トポロジの一部のみを作成することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】