特許 7128694 パラレルシリアル変換回路の監視装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-08-23

(45)【発行日】2022-08-31

(54)【発明の名称】パラレルシリアル変換回路の監視装置

(51)【国際特許分類】

   G01R 31/3183 20060101AFI20220824BHJP

   G01R 31/28 20060101ALI20220824BHJP

   H03M 9/00 20060101ALI20220824BHJP

【ＦＩ】

G01R31/3183

G01R31/28 D

G01R31/28 Q

H03M9/00 200

【請求項の数】 5

(21)【出願番号】P 2018168961

(22)【出願日】2018-09-10

(65)【公開番号】P2020041896

(43)【公開日】2020-03-19

【審査請求日】2021-04-13

(73)【特許権者】

【識別番号】517121630

【氏名又は名称】ＡＰＲＥＳＩＡ Ｓｙｓｔｅｍｓ株式会社

(74)【代理人】

【識別番号】110002583

【氏名又は名称】特許業務法人平田国際特許事務所

(72)【発明者】

【氏名】横田 康

【審査官】島田 保

(56)【参考文献】

【文献】特開昭５３－１４０９１０（ＪＰ，Ａ）

【文献】特開平０６－０７５５３９（ＪＰ，Ａ）

【文献】特開２０１６－１７４３０３（ＪＰ，Ａ）

【文献】特開平０６－２９６２９２（ＪＰ，Ａ）

【文献】特開２００６－２６８５０４（ＪＰ，Ａ）

【文献】特開２００８－０５９１０２（ＪＰ，Ａ）

【文献】特開２００１－１３５０９８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０１Ｒ ３１／２８－３１／３１９３

Ｈ０３Ｍ ９／００

(57)【特許請求の範囲】

【請求項1】

１つ以上のシフトレジスタを用い、入力されたパラレル信号をシリアル信号に変換して出力するパラレルシリアル変換回路の監視装置であって、
前記パラレルシリアル変換回路を構成する前記シフトレジスタの後段に接続され、前記パラレルシリアル変換回路の最後段の前記シフトレジスタにシリアル信号を出力する監視用シフトレジスタと、
前記監視用シフトレジスタにパラレル信号として所定のダミー信号を入力するダミー信号入力部と、
前記パラレルシリアル変換回路から出力されるシリアル信号の末尾に付与された前記ダミー信号を監視し、前記ダミー信号が入力値と一致しているかに基づき、前記パラレルシリアル変換回路の故障を判定する故障判定部と、を備え、
前記パラレルシリアル変換回路は、複数のシフトレジスタを多段接続して構成されており、
前記パラレルシリアル変換回路から出力されるシリアル信号を監視することで、前記各シフトレジスタに入力されるパラレル信号の変化を検出する信号監視部と、
前記故障判定部において前記ダミー信号が入力値と不一致と判定されると同時に、前記信号監視部においてパラレル信号の変化が検出されたとき、変化したパラレル信号を基に故障が発生した前記シフトレジスタを推定する故障シフトレジスタ推定部と、をさらに備えた、
パラレルシリアル変換回路の監視装置。

【請求項2】

複数のシフトレジスタを多段接続して構成され、入力されたパラレル信号をシリアル信号に変換して出力するパラレルシリアル変換回路の監視装置であって、
前記パラレルシリアル変換回路を構成する最後段の前記シフトレジスタに、パラレル信号として所定のダミー信号を入力するダミー信号入力部と、
前記パラレルシリアル変換回路から出力されるシリアル信号の末尾に付与された前記ダミー信号を監視し、前記ダミー信号が入力値と一致しているかに基づき、前記パラレルシリアル変換回路の故障を判定する故障判定部と、を備え、
前記パラレルシリアル変換回路は、複数のシフトレジスタを多段接続して構成されており、
前記パラレルシリアル変換回路から出力されるシリアル信号を監視することで、前記各シフトレジスタに入力されるパラレル信号の変化を検出する信号監視部と、
前記故障判定部において前記ダミー信号が入力値と不一致と判定されると同時に、前記信号監視部においてパラレル信号の変化が検出されたとき、変化したパラレル信号を基に故障が発生した前記シフトレジスタを推定する故障シフトレジスタ推定部と、をさらに備えた、
パラレルシリアル変換回路の監視装置。

【請求項3】

前記シフトレジスタに入力されるパラレル信号が、機器あるいはデバイスの状態を表すステータス信号である、
請求項１または２に記載のパラレルシリアル変換回路の監視装置。

【請求項4】

前記ダミー信号は、少なくとも２ビット以上であり、ハイとローの両信号を含む、
請求項１乃至３の何れか１項に記載のパラレルシリアル変換回路の監視装置。

【請求項5】

前記故障判定部は、所定回数連続して前記ダミー信号が入力値と一致しないとき、前記パラレルシリアル変換回路が故障したと判定する、
請求項１乃至４の何れか１項に記載のパラレルシリアル変換回路の監視装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、パラレルシリアル変換回路の監視装置に関する。

【背景技術】

【0002】

例えばネットワークスイッチ等の通信装置において、多数の光トランシーバから出力されるステータス信号を監視するために、パラレルシリアル変換回路が用いられている。この場合、パラレルシリアル変換回路では、パラレル信号として入力された多数のステータス信号を、シリアル信号に変換して出力する。このように構成することで、ステータス信号の監視を行う監視デバイスにおいて、１つの入力ポート（入力ピン）で効率的に多数の光トランシーバのステータス信号を監視することが可能になる。他にも、アナログスイッチの切り替え状態の監視等にも、パラレルシリアル変換回路が用いられている。

【0003】

パラレルシリアル変換回路は、一般に、複数のシフトレジスタを多段接続して構成されている。シフトレジスタは、複数のフリップフロップをカスケード接続したデジタル回路である。パラレルシリアル変換回路は、パラレル信号として入力されたビット列を保持し、クロック信号が入力される度にビット列が回路内をシフト（移動）するように構成されている。

【0004】

なお、この出願の発明に関連する先行技術文献情報としては、特許文献１がある。

【先行技術文献】

【特許文献】

【0005】

【文献】特開平９－３１１１５９号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上述のステータス信号のようなランダムに変化する信号がパラレル信号として入力される場合、監視デバイス側では、パラレルシリアル変換回路の故障による信号の変化か、正常な信号の変化であるかを判断することができない、という課題がある。

【0007】

そこで、本発明は、パラレルシリアル変換回路の故障を検出可能なパラレルシリアル変換回路の監視装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明は、上記課題を解決することを目的として、１つ以上のシフトレジスタを用い、入力されたパラレル信号をシリアル信号に変換して出力するパラレルシリアル変換回路の監視装置であって、前記パラレルシリアル変換回路を構成する前記シフトレジスタの後段に接続され、前記パラレルシリアル変換回路の最後段の前記シフトレジスタにシリアル信号を出力する監視用シフトレジスタと、前記監視用シフトレジスタにパラレル信号として所定のダミー信号を入力するダミー信号入力部と、前記パラレルシリアル変換回路から出力されるシリアル信号の末尾に付与された前記ダミー信号を監視し、前記ダミー信号が入力値と一致しているかに基づき、前記パラレルシリアル変換回路の故障を判定する故障判定部と、を備え、前記パラレルシリアル変換回路は、複数のシフトレジスタを多段接続して構成されており、前記パラレルシリアル変換回路から出力されるシリアル信号を監視することで、前記各シフトレジスタに入力されるパラレル信号の変化を検出する信号監視部と、前記故障判定部において前記ダミー信号が入力値と不一致と判定されると同時に、前記信号監視部においてパラレル信号の変化が検出されたとき、変化したパラレル信号を基に故障が発生した前記シフトレジスタを推定する故障シフトレジスタ推定部と、をさらに備えた、パラレルシリアル変換回路の監視装置を提供する。

【0009】

また、本発明は、上記課題を解決することを目的として、複数のシフトレジスタを多段接続して構成され、入力されたパラレル信号をシリアル信号に変換して出力するパラレルシリアル変換回路の監視装置であって、前記パラレルシリアル変換回路を構成する最後段の前記シフトレジスタに、パラレル信号として所定のダミー信号を入力するダミー信号入力部と、前記パラレルシリアル変換回路から出力されるシリアル信号の末尾に付与された前記ダミー信号を監視し、前記ダミー信号が入力値と一致しているかに基づき、前記パラレルシリアル変換回路の故障を判定する故障判定部と、を備え、前記パラレルシリアル変換回路は、複数のシフトレジスタを多段接続して構成されており、前記パラレルシリアル変換回路から出力されるシリアル信号を監視することで、前記各シフトレジスタに入力されるパラレル信号の変化を検出する信号監視部と、前記故障判定部において前記ダミー信号が入力値と不一致と判定されると同時に、前記信号監視部においてパラレル信号の変化が検出されたとき、変化したパラレル信号を基に故障が発生した前記シフトレジスタを推定する故障シフトレジスタ推定部と、をさらに備えた、パラレルシリアル変換回路の監視装置を提供する。

【発明の効果】

【0010】

本発明によれば、パラレルシリアル変換回路の故障を検出可能なパラレルシリアル変換回路の監視装置を提供できる。

【図面の簡単な説明】

【0011】

【図1】（ａ）は、本発明の一実施の形態に係るパラレルシリアル変換回路の監視装置を示す概略構成図であり、（ｂ）は、パラレルシリアル変換回路から出力されるシリアル信号を模式的に示した説明図である。

【図2】ダミー信号入力部の回路構成の一例を示す図である。

【図3】パラレルシリアル変換回路の監視装置の一変形例を示す概略構成図である。

【発明を実施するための形態】

【0012】

［実施の形態］
以下、本発明の実施の形態を添付図面にしたがって説明する。

【0013】

図１（ａ）は、本実施の形態に係るパラレルシリアル変換回路の監視装置を示す概略構成図であり、（ｂ）は、パラレルシリアル変換回路から出力されるシリアル信号を模式的に示した説明図である。

【0014】

図１（ａ）に示すように、パラレルシリアル変換回路２は、入力されたパラレル信号をシリアル信号に変換して出力するものであり、１つ以上のシフトレジスタ３を用いて構成されている。ここでは、パラレルシリアル変換回路２が、複数のシフトレジスタ３を多段接続して構成される場合について説明する。

【0015】

シフトレジスタ３は、パラレル信号が入力される複数（例えば８つ）のパラレル信号入力ポート３ａと、シリアル信号を出力するシリアル信号出力ポート３ｂと、シリアル信号を入力するシリアル信号入力ポート３ｃと、を有している。各シフトレジスタ３のシリアル信号出力ポート３ｂは、前段のシフトレジスタ３のシリアル信号入力ポート３ｃに接続されており、最前段のシフトレジスタ３のシリアル信号出力ポート３ｂは、後述する監視デバイス９に接続されている。最後段のシフトレジスタ３のシリアル信号入力ポート３ｃには、後述する監視用シフトレジスタ５のシリアル信号出力ポート５ｂが接続されている。

【0016】

各シフトレジスタ３は、複数のフリップフロップをカスケード接続したデジタル回路である。図示していないが、各シフトレジスタ３には、クロック信号を入力するポートが設けられている。各シフトレジスタ３は、パラレル信号として入力されたビット列を保持し、クロック信号が入力される度にビット列を回路内で順次シフト（移動）させ、その際に溢れた最上位のビットをシリアル信号出力ポート３ｂから出力すると共に、シリアル信号入力ポート３ｃから入力されたビットを最下位に取り込むように構成されている。

【0017】

本実施の形態では、各シフトレジスタ３に入力されるパラレル信号が、機器あるいはデバイスの状態（正常、異常等の状態）を表すステータス信号である場合を説明する。各シフトレジスタ３のパラレル信号入力ポート３ａには、監視対象となる機器あるいはデバイス（例えば光トランシーバ）４における、ステータス信号出力用のポート（不図示）が接続される。

【0018】

パラレルシリアル変換回路の監視装置１は、パラレルシリアル変換回路２が正常に稼働しているか否か、すなわちパラレルシリアル変換回路２に故障が発生しているか否かを監視する装置である。パラレルシリアル変換回路の監視装置１は、監視用シフトレジスタ５と、ダミー信号入力部６と、故障判定部７と、を備えている。

【0019】

監視用シフトレジスタ５としては、パラレルシリアル変換回路２のシフトレジスタ３と同じものを用いることができる。なお、監視用シフトレジスタ５として、パラレルシリアル変換回路２のシフトレジスタ３と異なるものを用いることも当然に可能である。監視用シフトレジスタ５は、パラレル信号が入力される複数（例えば８つ）のパラレル信号入力ポート５ａと、シリアル信号を出力するシリアル信号出力ポート５ｂと、シリアル信号を入力するシリアル信号入力ポート（不図示）と、を有している。

【0020】

監視用シフトレジスタ５は、パラレルシリアル変換回路２を構成するシフトレジスタ３の後段に接続される。つまり、監視用シフトレジスタ５のシリアル信号出力ポート５ｂは、パラレルシリアル変換回路２の最後段のシフトレジスタ３のシリアル信号入力ポート３ｃに接続される。これにより、パラレルシリアル変換回路２の最後段のシフトレジスタ３に、監視用シフトレジスタ５からのシリアル信号が出力される。

【0021】

ダミー信号入力部６は、監視用シフトレジスタ５にパラレル信号として所定のダミー信号を入力するものである。ダミー信号入力部６としては、例えば図２に示すように、ハードウェア的にハイ（１）またはロー（０）の入力が固定された回路を用いるとよい。この例では、ローの信号を入力するパラレル信号入力ポート５ａはグランドに接続し、ハイの信号を入力するパラレル信号入力ポート５ａは抵抗を介して電圧源（Ｖｃｃ）に接続されている。

【0022】

なお、ダミー信号入力部６の具体的な回路構成は図２のものに限定されない。また、ダミー信号入力部６として、所望のダミー信号を生成する信号生成器等を用いることもできる。ただし、信号生成器等が故障することも考えられるため、図２のようにハードウェア的に入力値を固定した回路をダミー信号入力部６として用いることがより望ましい。

【0023】

ところで、シフトレジスタ３に故障が発生した場合、故障が発生したビット以降の全てのビットがハイ（１）あるいはロー（０）になる場合が多い。よって、ダミー信号は、ハイとローの両信号を含むことが望ましく、少なくとも２ビット以上であるとよい。本実施の形態では、ハイ（１）とロー（０）を交互とした８ビットのダミー信号（１０１０１０１０）を用いた。

【0024】

パラレルシリアル変換回路２に、監視用シフトレジスタ５及びダミー信号入力部６を接続することで、図１（ｂ）に示すように、パラレルシリアル変換回路２から出力されるシリアル信号は、ステータス信号（Ｄ０～Ｄｎ）の後にダミー信号（１０１０１０１０）が付与されたものとなる。

【0025】

パラレルシリアル変換回路２からの出力は、ステータス信号を監視する監視デバイス９に出力される。監視デバイス９は、例えばＦＰＧＡ（Field-Programmable Gate Array）からなる。監視デバイス９は、パラレルシリアル変換回路から出力されるシリアル信号のうち、ステータス信号の部分（ダミー信号以外のビット）を監視することで、各シフトレジスタ３に入力されるステータス信号（パラレル信号）の変化を検出する信号監視部８を有している。

【0026】

信号監視部８は、ステータス信号が変化したことを所定回数（ここでは３回）連続して検出したとき、ステータス信号の内容を監視デバイス９内のレジスタに記憶すると共に、監視デバイス９の上位の演算装置１０に、ステータスが変化したことを表す割り込み信号（以下ステータス変化通知信号という）を出力する。

【0027】

演算装置１０には、監視対象の機器やデバイスのステータスを監視するステータス監視部１１が搭載されている。ステータス監視部１１は、監視デバイス９からステータス変化通知信号を受信したとき、監視デバイス９のレジスタを参照して、ステータス信号が変化したポートを特定し、当該ポートに対応する機器やデバイスの状態が変化したことを検知する。ステータス監視部１１は、機器やデバイスの状態が変化したことを管理者等に通知する機能を有していてもよい。

【0028】

故障判定部７は、監視デバイス９に搭載されている。故障判定部７は、パラレルシリアル変換回路２から出力されるシリアル信号の末尾に付与されたダミー信号を監視し、ダミー信号が入力値と一致しているかを判定するダミー信号監視部７１と、ダミー信号監視部７１の判定結果に基づき、パラレルシリアル変換回路の故障を判定する判定部７２と、を有している。

【0029】

本実施の形態では、ダミー信号を固定値としているため、ダミー信号監視部７１は、シリアル信号として入力されたダミー信号が、予め設定された固定値（ここでは１０１０１０１０）と一致するかを判定する。なお、ステータス信号とダミー信号との切り分け（シリアル信号の何ビット目からダミー信号か）については、予め設定しておくとよい。

【0030】

判定部７２は、ダミー信号監視部７１において、所定回数（ここでは３回）連続してダミー信号が入力値（固定値）と一致しないと判定されたとき、パラレルシリアル変換回路２が故障したと判定する。判定部７２は、パラレルシリアル変換回路２が故障したと判定したとき、監視デバイス９の上位の演算装置１０に、パラレルシリアル変換回路２が故障したことを表す割り込み信号（以下故障通知信号という）を出力する。

【0031】

演算装置１０には、故障が発生したシフトレジスタ３を推定する故障シフトレジスタ推定部１２が搭載されている。演算装置１０に搭載された故障シフトレジスタ推定部１２、及び上述のステータス監視部１１は、ＣＰＵ等の演算素子、メモリ、ソフトウェア、インターフェイス等を適宜組み合わせて実現されている。

【0032】

故障シフトレジスタ推定部１２は、故障判定部７においてダミー信号が入力値（固定値）と不一致と判定されると同時に、信号監視部８においてステータス信号（パラレル信号）の変化が検出されたとき、変化したステータス信号（パラレル信号）のビット位置を基に故障が発生したシフトレジスタ３を推定するように構成されている。つまり、故障シフトレジスタ推定部１２は、同じタイミングで（例えば、１周期分のシリアル信号を受信する時間よりも短い間隔で）、ステータス変化通知信号と故障通知信号の両信号を受信した場合に、ステータス信号の変化はシフトレジスタ３の故障に起因するものであると判断して、故障が発生したシフトレジスタ３を推定する。

【0033】

具体的には、故障シフトレジスタ推定部１２は、例えば、シリアル信号において、ステータス信号のあるビット以降全てのビットがハイ（１）となっている場合、ハイ（１）となっている最初のビットに対応するシフトレジスタ３が、故障が発生したシフトレジスタ３であると推定する。故障が発生したシフトレジスタ３を推定することで、修理の作業が容易になる。故障シフトレジスタ推定部１２は、故障が発生したシフトレジスタ３の推定結果を、演算装置１０の所定の記憶領域に記憶するように構成されてもよいし、管理者等に通知を行うように構成されてもよい。

【0034】

（実施の形態の作用及び効果）
以上説明したように、本実施の形態に係るパラレルシリアル変換回路の監視装置１では、パラレルシリアル変換回路２を構成するシフトレジスタ３の後段に接続され、パラレルシリアル変換回路２の最後段のシフトレジスタ３にシリアル信号を出力する監視用シフトレジスタ５と、監視用シフトレジスタ５にパラレル信号として所定のダミー信号を入力するダミー信号入力部６と、パラレルシリアル変換回路２から出力されるシリアル信号の末尾に付与されたダミー信号を監視し、ダミー信号が入力値と一致しているかに基づき、パラレルシリアル変換回路２の故障を判定する故障判定部７と、を備えている。

【0035】

このように構成することで、監視用シフトレジスタ５とダミー信号入力部６を既存の回路に付け加え、故障判定部７を監視デバイス９に搭載するといった簡単な構成で、パラレルシリアル変換回路２の故障を検出することが可能になる。その結果、パラレルシリアル変換回路２を用いた装置全体の信頼性を向上することが可能になる。また、本実施の形態に係るパラレルシリアル変換回路の監視装置１は、ハードウェアとしては監視用シフトレジスタ５とダミー信号入力部６を追加すれば実現可能であるため、既存の回路構成を殆ど変更する必要がなく、既存の装置への適用が容易である。

【0036】

（変形例）
上記実施の形態では、監視用シフトレジスタ５を既存回路に追加する場合を説明したが、パラレルシリアル変換回路２の最後段のシフトレジスタ３が未使用である場合には、その最後段のシフトレジスタ３を監視用シフトレジスタ５として用いることも可能である。つまり、図３に示すように、パラレルシリアル変換回路２を構成する最後段のシフトレジスタ３に、パラレル信号としてダミー信号入力部６からのダミー信号を入力するように構成してもよい。換言すれば、図１（ａ）のパラレルシリアル変換回路の監視装置１における監視用シフトレジスタ５を、パラレルシリアル変換回路２の一部と把握してもよい。

【0037】

なお、パラレルシリアル変換回路２の最後段以外のシフトレジスタ３にダミー信号を入力するよう構成することも可能である。ただし、この場合、ダミー信号を入力するシフトレジスタ３よりも後段のシフトレジスタ３の故障を検出することができなくなる。よって、最後段のシフトレジスタ３（監視用シフトレジスタ５）にダミー信号を入力するように構成することが望ましい。なお、最後段のシフトレジスタ３（監視用シフトレジスタ５）と、最後段以外のシフトレジスタ３にダミー信号を入力するようにし、どのダミー信号で入力値との不一致が発生したかを監視することで、故障したシフトレジスタ３を検知するよう故障シフトレジスタ推定部１２を構成することも可能である。

【0038】

（実施の形態のまとめ）
次に、以上説明した実施の形態から把握される技術思想について、実施の形態における符号等を援用して記載する。ただし、以下の記載における各符号等は、特許請求の範囲における構成要素を実施の形態に具体的に示した部材等に限定するものではない。

【0039】

［１］１つ以上のシフトレジスタ（３）を用い、入力されたパラレル信号をシリアル信号に変換して出力するパラレルシリアル変換回路（２）の監視装置であって、前記パラレルシリアル変換回路（２）を構成する前記シフトレジスタ（３）の後段に接続され、前記パラレルシリアル変換回路（２）の最後段の前記シフトレジスタ（３）にシリアル信号を出力する監視用シフトレジスタ（５）と、前記監視用シフトレジスタ（５）にパラレル信号として所定のダミー信号を入力するダミー信号入力部（６）と、前記パラレルシリアル変換回路（２）から出力されるシリアル信号の末尾に付与された前記ダミー信号を監視し、前記ダミー信号が入力値と一致しているかに基づき、前記パラレルシリアル変換回路（２）の故障を判定する故障判定部（７）と、を備えた、パラレルシリアル変換回路の監視装置（１）。

【0040】

［２］複数のシフトレジスタ（３）を多段接続して構成され、入力されたパラレル信号をシリアル信号に変換して出力するパラレルシリアル変換回路（２）の監視装置であって、
前記パラレルシリアル変換回路（２）を構成する最後段の前記シフトレジスタ（３）に、パラレル信号として所定のダミー信号を入力するダミー信号入力部（６）と、前記パラレルシリアル変換回路（２）から出力されるシリアル信号の末尾に付与された前記ダミー信号を監視し、前記ダミー信号が入力値と一致しているかに基づき、前記パラレルシリアル変換回路（２）の故障を判定する故障判定部（７）と、を備えた、パラレルシリアル変換回路の監視装置（１）。

【0041】

［３］前記パラレルシリアル変換回路（２）は、複数のシフトレジスタ（３）を多段接続して構成されており、前記パラレルシリアル変換回路（２）から出力されるシリアル信号を監視することで、前記各シフトレジスタ（３）に入力されるパラレル信号の変化を検出する信号監視部（８）と、前記故障判定部（７）において前記ダミー信号が入力値と不一致と判定されると同時に、前記信号監視部（８）においてパラレル信号の変化が検出されたとき、変化したパラレル信号を基に故障が発生した前記シフトレジスタ（３）を推定する故障シフトレジスタ推定部（１２）と、をさらに備えた、［１］または［２］に記載のパラレルシリアル変換回路の監視装置（１）。

【0042】

［４］前記シフトレジスタ（３）に入力されるパラレル信号が、機器あるいはデバイス（４）の状態を表すステータス信号である、［３］に記載のパラレルシリアル変換回路の監視装置（１）。

【0043】

［５］前記ダミー信号は、少なくとも２ビット以上であり、ハイとローの両信号を含む、［１］乃至［４］の何れか１項に記載のパラレルシリアル変換回路の監視装置（１）。

【0044】

［６］前記故障判定部（７）は、所定回数連続して前記ダミー信号が入力値と一致しないとき、前記パラレルシリアル変換回路（２）が故障したと判定する、［１］乃至［５］の何れか１項に記載のパラレルシリアル変換回路の監視装置（１）。

【0045】

以上、本発明の実施の形態を説明したが、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。

【0046】

本発明は、その趣旨を逸脱しない範囲で適宜変形して実施することが可能である。例えば、上記実施の形態では、ダミー信号を固定値とする場合について説明したが、ダミー信号を時間経過に応じて変更するようにダミー信号入力部６を構成する等して、様々なパターンのダミー信号を入力可能としてもよい。

【0047】

また、上記実施の形態では、監視デバイス９と別体にダミー信号入力部６を設けたが、監視デバイス９にダミー信号入力部６としての機能を搭載してもよい。この場合、監視デバイス９から出力されたダミー信号が、パラレル信号として監視用シフトレジスタ５に入力されることになる。

【符号の説明】

【0048】

１…パラレルシリアル変換回路の監視装置
２…パラレルシリアル変換回路
３…シフトレジスタ
４…機器あるいはデバイス
５…監視用シフトレジスタ
６…ダミー信号入力部
７…故障判定部
８…信号監視部
９…監視デバイス
１０…演算装置
１１…ステータス監視部
１２…故障シフトレジスタ推定部

【図1】

【図2】

【図3】