特許 7129161 時間インタリーブ動作チェック回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-08-24

(45)【発行日】2022-09-01

(54)【発明の名称】時間インタリーブ動作チェック回路

(51)【国際特許分類】

   H03M 13/27 20060101AFI20220825BHJP

   H04L 27/26 20060101ALI20220825BHJP

   H04L 1/00 20060101ALI20220825BHJP

【ＦＩ】

H03M13/27

H04L27/26 310

H04L27/26 410

H04L1/00 F

【請求項の数】 7

(21)【出願番号】P 2017222424

(22)【出願日】2017-11-20

(65)【公開番号】P2019096940

(43)【公開日】2019-06-20

【審査請求日】2020-11-04

(73)【特許権者】

【識別番号】000209751

【氏名又は名称】池上通信機株式会社

(74)【代理人】

【識別番号】100145470

【弁理士】

【氏名又は名称】藤井 健一

(72)【発明者】

【氏名】加藤 徹

【審査官】北村 智彦

(56)【参考文献】

【文献】特開２０１４－０８６９２４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ １３／２７

Ｈ０４Ｌ ２７／２６

Ｈ０４Ｌ １／００

(57)【特許請求の範囲】

【請求項1】

ＯＦＤＭ変復調回路において、処理対象のデータに対し時間インタリーブ処理を行う時間インタリーブ回路の誤動作をチェックする時間インタリーブ動作チェック回路であって、
前記時間インタリーブ動作チェック回路は、内蔵メモリを備えており、当該内蔵メモリに、前記時間インタリーブ回路で時間インタリーブ処理を行う前のデータから抜き出した１ＯＦＤＭシンボル分のデータのみを保存し、且つ、前記内蔵メモリに保存した１ＯＦＤＭシンボル分のデータと、前記時間インタリーブ処理を行った後の所定の処理データとを比較処理することにより、前記時間インタリーブ回路の誤動作をチェックすることを特徴とする時間インタリーブ動作チェック回路。

【請求項2】

前記比較処理は、前記時間インタリーブ回路によって前記処理対象のデータに対する時間インタリーブ処理が完了し、スーパーフレームの先頭ＯＦＤＭシンボルのデータが出力されるタイミングと同期して行われるものであることを特徴とする請求項１記載の時間インタリーブ動作チェック回路。

【請求項3】

前記所定の単位データは、時間インタリーブ処理によってデータキャリアの遅延シンボル数が、次式（数６）から算出される値となるデータキャリアから構成されるもので、且つ、前記所定の処理データは、時間インタリーブ処理を行った後に前記時間インタリーブ回路から出力されるデータのスーパーフレーム先頭位置に続く１シンボル分のデータであることを特徴とする請求項１又は２記載の時間インタリーブ動作チェック回路。

【数6】

【請求項4】

ＯＦＤＭ変復調回路において、処理対象のデータに対し時間デインタリーブ処理を行う時間デインタリーブ回路の誤動作をチェックする時間インタリーブ動作チェック回路であって、
前記時間インタリーブ動作チェック回路は、内蔵メモリを備えており、当該内蔵メモリに、前記時間デインタリーブ回路で時間デインタリーブ処理を行う前のデータから抜き出した１ＯＦＤＭシンボル分のデータのみを保存し、且つ、前記内蔵メモリに保存した１ＯＦＤＭシンボル分のデータと、前記時間デインタリーブ処理を行った後の所定の処理データとを比較処理することにより、前記時間デインタリーブ回路の誤動作をチェックすることを特徴とする時間インタリーブ動作チェック回路。

【請求項5】

前記比較処理は、前記時間デインタリーブ回路によって前記処理対象のデータに対する時間デインタリーブ処理が完了し、スーパーフレームの先頭ＯＦＤＭシンボルのデータが出力されるタイミングと同期して行われるものであることを特徴とする請求項４記載の時間インタリーブ動作チェック回路。

【請求項6】

前記所定の単位データは、時間デインタリーブ処理によってデータキャリアの遅延シンボル数が、スーパーフレーム先頭からのシンボル数となるデータから構成されるもので、且つ、前記所定の処理データは、時間デインタリーブ処理を行った後に前記時間デインタリーブ回路から出力されるデータのスーパーフレーム先頭位置に続く１シンボル分のデータであることを特徴とする請求項４又は５記載の時間インタリーブ動作チェック回路。

【請求項7】

前記時間インタリーブ動作チェック回路は、書き込みイネーブル信号発生回路と、書き込みアドレス発生回路とを備えており、前記書き込みイネーブル信号発生回路が、書き込みイネーブル信号を発生した場合、前記書き込みアドレス発生回路が発生した前記内蔵メモリへの書き込みアドレスに従って、前記内蔵メモリに、前記所定の単位データを保存することを特徴とする請求項１～６何れか１項記載の時間インタリーブ動作チェック回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、特に、ＯＦＤＭ－ＦＰＵ（例として、ＡＲＩＢ－ＳＴＤ Ｂ３３）の変復調回路・時間インタリーブ／デインタリーブ部において、例えば、ＦＰＧＡの外部に実装したＤＲＡＭ等の大容量メモリにて時間インタリーブ／デインタリーブ動作を行う場合に、時間インタリーブ回路の誤動作によってまれに発生するデータの不一致をＦＰＧＡ内ロジック／メモリを用いて検出する時間インタリーブ動作チェック回路に関するものである。

【背景技術】

【0002】

従来から、被試験デバイスが出力した出力信号と、期待値信号とを比較する技術が用いられている。例えば、特許文献１には、被試験デバイスを試験する試験装置であって、前記被試験デバイスに供給するアドレス信号及び試験信号並びに前記試験信号が供給された前記被試験デバイスが出力すべき期待値信号を発生するパターン発生器と、前記試験信号に応じて前記被試験デバイスが出力した出力信号と前記期待値信号とを比較し、前記出力信号と前記期待値信号とが不一致の場合にフェイル信号を発生する論理比較器と、前記パターン発生器が発生した前記アドレス信号が示すアドレス領域に、前記論理比較器が発生した前記フェイル信号を格納する不良解析メモリとを備え、前記不良解析メモリは、前記パターン発生器が発生した前記アドレス信号の値であるフェイルアドレス値、及び前記論理比較器が発生した前記フェイル信号の値であるフェイルデータ値を１組のデータとして順次異なるアドレス領域に格納する第１格納部と、前記第１格納部から前記フェイルアドレス値及び前記フェイルデータ値の組み合わせを読み出し、前記フェイルアドレス値が示すアドレス領域に前記フェイルデータ値を格納する第２格納部とを有する試験装置が開示されている。

【0003】

また、時間インタリーブ回路の誤動作によってデータの不一致が生じる現象が知られているが、その対策のため、様々な技術も開発されてきている。例えば、特許文献２には、時系列データが共通に入力端子に与えられる複数のデータラッチ回路と、このデータラッチ回路に書込クロックの供給に同期して順次ラッチ指令を与えるための第１カウンタと、上記複数のデータラッチ回路にラッチしたデータを順次取出して出力するマルチプレクサと、このマルチプレクサに読出クロックに同期して切替信号を与える第２カウンタとを具備したインタリーブ回路において、このインタリーブ回路の動作終了時に第１カウンタ及び第２カウンタの状態の不一致を検出し、インタリーブ回路が誤動作したことを表す信号を出力する不一致検出回路を設けてなる誤動作検出機能を具備したインタリーブ回路が開示されている。そして、この技術によれば、第１カウンタと第２カウンタの状態の不一致を検出することにより読出クロックに抜けが生じたことが分かるとしている。

【0004】

また、例えば、特許文献３には、時系列データが共通に入力端子に与えられる複数のラッチ回路によって構成したラッチ回路群と、このラッチ回路群の各ラッチ回路に書込クロックを分配する書込クロック分配手段と、上記ラッチ回路群の各ラッチ回路にラッチしたデータを順次読出して出力するマルチプレクサと、読出クロックに同期してマルチプレクサに切替信号を与える切替信号発生手段と、上記ラッチ回路群の各ラッチ回路に書込クロックが与えられてたことを記憶する記憶回路群と、上記マルチプレクサに与える切替信号を上記記憶回路群を構成する記録回路のリセット端子に分配する読出クロック分配手段と、上記記憶回路群の各記憶回路の記憶状態を読出して書込クロックに対する読出クロックの欠落を検出する誤動作検出手段とからなる誤動作検出機能を具備したインタリーブ回路が開示されている。そして、この技術によれば、書込クロックに対し読出クロックが１個でも欠落すると、その状態を検出し、誤動作があったことを表示することができるとしている。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２００４－３１７３１７号公報

【文献】実開昭６３－５００８０号公報

【文献】特開昭６３－１０９３８０号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、上記特許文献の開示技術は、複雑な回路構成を必要としているため、リソース量を可能な限り削減した条件、例えば、ＦＰＧＡ内のロジックやメモリで実現することは難しく、その他、回路のモジュール化といったことも困難である。

【0007】

本発明は、上述の課題を解決するためのもので、簡素な回路構成や動作タイミングにてデータを比較することができ、リソースが限られる条件においても時間インタリーブ回路の誤動作を的確にチェック可能な時間インタリーブ回路動作チェック回路を提供することにある。

【課題を解決するための手段】

【0008】

上述の課題に対応するため、本発明は、以下の技術的手段を講じている。
即ち、請求項１記載の発明は、ＯＦＤＭ変復調回路において、処理対象のデータに対し時間インタリーブ処理を行う時間インタリーブ回路の誤動作をチェックする時間インタリーブ動作チェック回路であって、
前記時間インタリーブ動作チェック回路は、内蔵メモリを備えており、当該内蔵メモリに、前記時間インタリーブ回路で時間インタリーブ処理を行う前のデータから抜き出した１ＯＦＤＭシンボル分のデータのみを保存し、且つ、前記内蔵メモリに保存した１ＯＦＤＭシンボル分のデータと、前記時間インタリーブ処理を行った後の所定の処理データとを比較処理することにより、前記時間インタリーブ回路の誤動作をチェックすることを特徴とする時間インタリーブ動作チェック回路である。

【0009】

また、請求項２記載の発明は、請求項１記載の時間インタリーブ動作チェック回路であって、前記比較処理は、前記時間インタリーブ回路によって前記処理対象のデータに対する時間インタリーブ処理が完了し、スーパーフレームの先頭ＯＦＤＭシンボルのデータが出力されるタイミングと同期して行われるものであることを特徴としている。

【0010】

そして、請求項３記載の発明は、請求項１又は２記載の時間インタリーブ動作チェック回路であって、前記所定の単位データは、時間インタリーブ処理によってデータキャリアの遅延シンボル数が、次式（数１）から算出される値となるデータキャリアから構成されるもので、且つ、前記所定の処理データは、時間インタリーブ処理を行った後に前記時間インタリーブ回路から出力されるデータのスーパーフレーム先頭位置に続く１シンボル分のデータであることを特徴としている。

【0011】

【数1】

【0012】

さらに、請求項４記載の発明は、ＯＦＤＭ変復調回路において、処理対象のデータに対し時間デインタリーブ処理を行う時間デインタリーブ回路の誤動作をチェックする時間インタリーブ動作チェック回路であって、
前記時間インタリーブ動作チェック回路は、内蔵メモリを備えており、当該内蔵メモリに、前記時間デインタリーブ回路で時間デインタリーブ処理を行う前のデータから抜き出した１ＯＦＤＭシンボル分のデータのみを保存し、且つ、前記内蔵メモリに保存した１ＯＦＤＭシンボル分のデータと、前記時間デインタリーブ処理を行った後の所定の処理データとを比較処理することにより、前記時間デインタリーブ回路の誤動作をチェックすることを特徴とする時間インタリーブ動作チェック回路である。

【0013】

またさらに、請求項５記載の発明は、請求項４記載の時間インタリーブ動作チェック回路であって、前記比較処理は、前記時間デインタリーブ回路によって前記処理対象のデータに対する時間デインタリーブ処理が完了し、スーパーフレームの先頭ＯＦＤＭシンボルのデータが出力されるタイミングと同期して行われるものであることを特徴としている。

【0014】

そして、請求項６記載の発明は、請求項４又は５記載の時間インタリーブ動作チェック回路であって、前記所定の単位データは、時間デインタリーブ処理によってデータキャリアの遅延シンボル数が、スーパーフレーム先頭からのシンボル数となるデータから構成されるもので、且つ、前記所定の処理データは、時間デインタリーブ処理を行った後に前記時間デインタリーブ回路から出力されるデータのスーパーフレーム先頭位置に続く１シンボル分のデータであることを特徴としている。

【0015】

そして、請求項７記載の発明は、請求項１～６記載の時間インタリーブ動作チェック回路であって、前記時間インタリーブ動作チェック回路は、書き込みイネーブル信号発生回路と、書き込みアドレス発生回路とを備えており、前記書き込みイネーブル信号発生回路が、書き込みイネーブル信号を発生した場合、前記書き込みアドレス発生回路が発生した前記内蔵メモリへの書き込みアドレスに従って、前記内蔵メモリに、前記所定の単位データを保存することを特徴としている。

【発明の効果】

【0016】

本発明によれば、時間インタリーブ／デインタリーブ処理を行うデータの抜き取り検査を行う際に、抜き取る位置を工夫するものであるため、簡素な回路構成や動作タイミングによるデータ不一致の比較をリソースが限られた条件下であっても実施することが可能となる。

【図面の簡単な説明】

【0017】

【図1】本発明に係る時間インタリーブ動作チェック回路の実施形態と時間インタリーブ回路（時間デインタリーブ回路）を示したブロック図である。

【図2】本発明に係る時間インタリーブ動作チェック回路の実施形態におけるタイミングチャートの一例を示した図である。

【図3】本発明に係る時間インタリーブ動作チェック回路の実施形態を含んだ時間インタリーブ回路において時間インタリーブを行う本線データの構造を示した一例図である。

【図4】本発明に係る時間インタリーブ動作チェック回路の実施形態を含んだ時間インタリーブ回路における本線データの構造とチェック回路の動作を示した一例図である。

【図5】本発明に係る時間インタリーブ動作チェック回路の実施形態と時間インタリーブ回路を示した詳細ブロック図である。

【発明を実施するための形態】

【0018】

本発明に係る時間インタリーブ動作チェック回路の実施形態について図面を参照しながら説明する。図１は、本発明に係る時間インタリーブ動作チェック回路の実施形態と時間インタリーブ回路（時間デインタリーブ回路）を示したブロック図で、図５は、本発明に係る時間インタリーブ動作チェック回路の実施形態と時間インタリーブ回路を示した詳細ブロック図である。

【0019】

なお、符号については、１０が時間インタリーブ動作チェック回路、１２がＯＦＤＭ変復調回路、１４が時間インタリーブ回路、１６が内蔵メモリ、１８が書き込みイネーブル信号発生回路、２０が書き込みアドレス発生回路、２２がデータ比較部、２４が外付けメモリを示している。

【0020】

まず、本実施形態における時間インタリーブ動作チェック回路１０は、図１に示すように、ＯＦＤＭ変復調回路１２において、処理対象のデータに対し時間インタリーブ処理を行う時間インタリーブ回路１４の誤動作をチェックするもので、内蔵メモリ１６を備えており、この内蔵メモリ１６に、時間インタリーブ回路１４で時間インタリーブ処理を行う前のデータから抜き出した所定の単位データを保存し、且つ、内蔵メモリ１６に保存した所定の単位データと、時間インタリーブ処理を行った後の所定の処理データとをデータ比較部２２により比較処理することによって、時間インタリーブ回路１４の誤動作をチェックする回路である。

【0021】

なお、上記時間インタリーブ回路１４を時間デインタリーブ回路に代えた場合には、時間インタリーブ動作チェック回路１０は、内蔵メモリ１６を備えており、この内蔵メモリ１６に、時間デインタリーブ回路で時間デインタリーブ処理を行う前のデータから抜き出した所定の単位データを保存し、且つ、内蔵メモリ１６に保存した所定の単位データと、時間デインタリーブ処理を行った後の処理データとをデータ比較部２２により比較処理することによって、時間デインタリーブ回路の誤動作をチェックする時間インタリーブ動作チェック回路１０となる。

【0022】

本実施形態は、特に、ＯＦＤＭ－ＦＰＵ（例として、ＡＲＩＢ－ＳＴＤ Ｂ３３）の変復調回路における時間インタリーブ／デインタリーブ回路部分において、ＦＰＧＡの外部に実装した外付けメモリ２４（ＤＲＡＭ等の大容量メモリ）にて時間インタリーブ／デインタリーブ処理を行う場合に時間インタリーブ回路の誤動作によってまれに発生する「データの不一致」をＦＰＧＡ内のロジック／メモリを用いて検出する処理に用いられるものである。なお、本発明は、類似するＯＦＤＭ変復調規格（例として、ＡＲＩＢ－ＳＴＤ Ｂ３１、Ｂ４３、Ｂ５７等）にも適用可能である。

【0023】

時間インタリーブ回路又は、時間デインタリーブ回路の誤動作による「データの不一致」は、発生頻度はまれであるが、いったん発生すると継続的に発生してしまうものであるため、処理時間をある程度要してでも、ごくわずかなリソースにて検出することができれば、非常に有用な技術となる。そこで、本実施形態においては、時間インタリーブ／デインタリーブ処理前後におけるデータとの比較を「抜き取り検査」という手法により実施している。

【0024】

即ち、ＦＰＧＡ内の内蔵メモリ１６にてまかなえる所定の単位（具体的には、１ＯＦＤＭシンボル分のデータ）のみを時間インタリーブ／デインタリーブ処理前のデータから抜き取って、ＦＰＧＡ内の内蔵メモリ１６に保存し、時間インタリーブ／デインタリーブ処理後のデータと比較することで、データの不一致を検出する。

【0025】

ここで、本実施形態においては、抜き取り検査を行う際に、抜き取る位置を工夫して、簡素な回路構造や、動作タイミングにてデータを比較することが可能となっている。具体的には、抜き取り検査の対象を、図２に示すように、次に本線の時間インタリーブ回路１４によって時間インタリーブ処理が完了し、時間インタリーブ回路１４から出力されるインタリーブ処理後のスーパーフレームの先頭ＯＦＤＭシンボルデータ（１シンボル数のデータ）とする。

【0026】

これにより、本線の時間インタリーブ／デインタリーブ処理が完了し、先頭のＯＦＤＭシンボルデータが出力されるタイミング（sync_out）と同期してデータを比較することができることになる（図２参照）。なお、時間インタリーブ動作チェック回路１０が、時間デインタリーブ回路の誤動作をチェックする場合には、抜き取り検査の対象は、次に本線の時間デインタリーブ回路１４によって時間デインタリーブ処理が完了し、時間デインタリーブ回路から出力されるデインタリーブ処理後のスーパーフレームの先頭ＯＦＤＭシンボルデータ（１シンボル数のデータ）とする。

【0027】

また、本実施形態は、図１に示すように、時間インタリーブ動作チェック回路１０は、書き込みイネーブル信号発生回路１８と、書き込みアドレス発生回路２０を備えている。書き込みイネーブル信号発生回路１８が書き込みイネーブル信号を発生した場合には、内蔵メモリ１６にインタリーブ処理前（デインタリーブ処理前）の本線データの内、所定の単位データが保存される。この内蔵メモリ１６への保存は、書き込みアドレス発生回路２０により発生した内蔵メモリ１６の書き込みアドレスに従って行われる。

【0028】

データの抜き取り検査は、時間インタリーブ動作チェック回路１０、そして、内蔵メモリ１６への書き込みアドレス（wr_addr）を発生する書き込みアドレス発生回路２０及び書き込みイネーブル信号（図１中では図示せず)を発生する書き込みイネーブル信号発生回路１８によって実現される。なお、抜き取り検査を行うデータ位置の指定には、時間インタリーブ回路１４（時間デインタリーブ回路）内で用いている遅延量発生回路（図示せず）の出力を流用することで、使用リソースの増加を抑えることが可能となっている。

【0029】

具体的には、時間インタリーブ処理の場合、図２に示すように、あるデータキャリアのインタリーブによる遅延シンボル数が、（最大遅延シンボル数）―（sync_in以降のシンボル数）となるときに、wr_enがＨとなり（書き込みイネーブル信号が発生し、writeする）、内蔵メモリ１６へ書き込みアドレス（wr_addr）に従って、所定の単位データが保存されていく。その後、全サブキャリアを内蔵メモリ１６に保存し終えると、ステート（STATE)がwrite_finishとなり、sync_outがＨとなる。なお、内蔵メモリ１６への書き込みアドレスは、図２中のdata_inに入力されるデータのキャリア番号に一致する。

【0030】

続いて、本実施形態において、ＯＦＤＭ－ＦＰＵ規格における本実施形態の時間インタリーブ処理の手順と、抜き取り検査について、図３、４等を参照しながら説明する。時間インタリーブ回路１４では、データキャリアの内容をＯＦＤＭシンボル単位で遅延させる。規格において、データキャリアの遅延ＯＦＤＭシンボル数は、次式（数２）で表される。

【0031】

【数2】

【0032】

ここで、Ｄは遅延ＯＦＤＭシンボル数、Ｉはセル長（時間インタリーブ深さを決定するパラメータ）、ｉはデータキャリアのサブキャリア番号を示している。また、規格において、時間インタリーブ処理後のスーパーフレーム位置は、一番遅延されたデータが入っているシンボルとされている。

【0033】

この手順に従って時間インタリーブ回路１４を動作させると、入力された本線データ（data_in）は、Ｉ＝１の場合の例として、次式（数３）のようにキャリア番号は変わらず、キャリア番号ごとに規定されたシンボル数だけ遅延したデータ（時間インタリーブ処理後の本線データ）が出力される（図３、４参照）。

【0034】

【数3】

【0035】

なお、時間デインタリーブ回路の場合においては、時間インタリーブ回路・デインタリーブ回路での合計遅延シンボル数を等しくさせるため、データキャリアの遅延量は次式（数４）のように表すことができる。ここで、Ｄdeintは、時間デインタリーブ回路での遅延ＯＦＤＭシンボル数、Ｄmaxは、時間インタリーブ回路１４での最大遅延ＯＦＤＭシンボル数を示している。

【0036】

【数4】

【0037】

続いて、データの抜き取り検査位置について説明する。時間インタリーブ回路１４、又は時間デインタリーブ回路のデータ不一致を検出するために、抜き取り検査をするためのＦＰＧＡ内蔵メモリ１６に格納するデータを、遅延ＯＦＤＭシンボル数が次式（数５）で表されるデータキャリアとする。ここで、Ｎは、スーパーフレーム先頭からのシンボル数である。

【0038】

【数5】

【0039】

上記の遅延シンボル数になるデータが時間インタリーブ動作チェック回路１０に入力されたとき、書き込みイネーブル信号発生回路１８が、ＦＰＧＡの内蔵メモリ１６の書き込みイネーブルを”Ｈ”にして、内蔵メモリ１６にデータを格納する（図５参照）。時間インタリーブ処理の場合、図４においては、＃Ｎシンボル＃４０３データキャリア、＃Ｎ＋１シンボル＃１３４データキャリア、・・・、＃Ｎ＋６７１シンボル＃０データキャリアを内蔵メモリ１６に書き込む。

【0040】

なお、図４に示すように、例えば、＃Ｎシンボル＃４０３データキャリアの遅延シンボル数は、６７１となるため、スーパーフレーム先頭位置から６７１シンボル後に時間インタリーブ回路１４から出力されることになる（図中、インタリーブ後本線データ参照）。

【0041】

これにより、ＦＰＧＡの内蔵メモリ１６に格納されるデータは、全て「スーパーフレーム先頭位置から最大遅延シンボル数後」に時間インタリーブ回路１２から出力されるデータとなり、これは、データ不一致が無い場合、時間インタリーブ回路１４から出力されるデータのスーパーフレーム先頭位置に続き１シンボル分のデータと等しい（データが一致している）。

【0042】

時間インタリーブ回路１４から出力されるデータのスーパーフレーム先頭位置を表すsync_out信号に続く１シンボル分のデータを内蔵メモリ１６に格納されたデータと比較することによって、sync_out信号のみを参照するという簡素なタイミング制御にて、時間インタリーブ回路１４のデータ不一致を検出することができるわけである（図２、５等参照）。

【0043】

なお、抜き取り検査に必要なＦＰＧＡの内蔵メモリ１６の容量は、（１データキャリアあたりの情報ビット数）×（１シンボルの最大データキャリア数）となるので、例えば、ＡＲＩＢ－ＳＴＤ Ｂ３３規格の場合に必要なメモリ容量は、１６bit／carrier×１３４４carriers＜３２kbits程度と見積もられ、ＦＰＧＡ内の内蔵メモリ１６にて十分まかなえる容量にて実現が可能である。

【0044】

また、上記したデータキャリアの遅延量（遅延ＯＦＤＭシンボル数Ｄ及びＤdeint）を求める回路は、本線の時間インタリーブ回路１４で用いているものと同一の回路が使用できる。従って、回路のモジュール化や、リソース量の削減が期待できる。

【0045】

なお、規格書で定められた遅延量となるよう回路を構成すると、内蔵メモリ１６に１シンボル分のデータを書き終える前に内蔵メモリ１６からの読み出し・本線データとの比較を行わなければならないため、実回路に落とし込む際、図に示すように、”reading”ステート（STATE）において、本線のデータ（data_out）及び同期信号（sync_out）を１シンボル分だけ遅らせるよう実装している。ただし、この遅延は、時間インタリーブ回路１４の読み出しアドレスの調整によっても実現できるため、リソースの増加は事実上発生しない。

【産業上の利用可能性】

【0046】

本発明に係る時間インタリーブ動作チェック回路は、時間インタリーブ処理／時間デインタリーブ処理を行うデータに対する抜き取り検査を行う際に、抜き取る位置や、タイミングを工夫するものであるため、リソースが限られた条件下において、時間インタリーブ処理／デインタリーブ処理前後におけるデータ不一致の比較を実施するに有用な技術となる。

【符号の説明】

【0047】

１０ 時間インタリーブ動作チェック回路
１２ ＯＦＤＭ変復調回路
１４ 時間インタリーブ回路
１６ 内蔵メモリ
１８ 書き込みイネーブル信号発生回路
２０ 書き込みアドレス発生回路
２２ データ比較部
２４ 外付けメモリ

【図1】

【図2】

【図3】

【図4】

【図5】