特許 7130876 電磁波ベースの距離測定装置における空間的な距離をシミュレートする信号遅延装置およびシミュレータ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-08-26

(45)【発行日】2022-09-05

(54)【発明の名称】電磁波ベースの距離測定装置における空間的な距離をシミュレートする信号遅延装置およびシミュレータ装置

(51)【国際特許分類】

   G01S 7/40 20060101AFI20220829BHJP

【ＦＩ】

G01S7/40 152

【請求項の数】 18

(21)【出願番号】P 2021537903

(86)(22)【出願日】2019-12-28

(65)【公表番号】

(43)【公表日】2022-02-22

(86)【国際出願番号】 EP2019087126

(87)【国際公開番号】W WO2020136279

(87)【国際公開日】2020-07-02

【審査請求日】2021-08-20

(31)【優先権主張番号】62/786,070

(32)【優先日】2018-12-28

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】506012213

【氏名又は名称】ディスペース ゲー・エム・ベー・ハー

【氏名又は名称原語表記】ｄＳＰＡＣＥ ＧｍｂＨ

【住所又は居所原語表記】Ｒａｔｈｅｎａｕｓｔｒ．２６，Ｄ－３３１０２ Ｐａｄｅｒｂｏｒｎ， Ｇｅｒｍａｎｙ

(74)【代理人】

【識別番号】100114890

【弁理士】

【氏名又は名称】アインゼル・フェリックス＝ラインハルト

(74)【代理人】

【識別番号】100098501

【弁理士】

【氏名又は名称】森田 拓

(74)【代理人】

【識別番号】100116403

【弁理士】

【氏名又は名称】前川 純一

(74)【代理人】

【識別番号】100134315

【弁理士】

【氏名又は名称】永島 秀郎

(74)【代理人】

【識別番号】100135633

【弁理士】

【氏名又は名称】二宮 浩康

(74)【代理人】

【識別番号】100162880

【弁理士】

【氏名又は名称】上島 類

(72)【発明者】

【氏名】ジェフリー ポール

(72)【発明者】

【氏名】ジョナサン ワトキンズ

【審査官】安井 英己

(56)【参考文献】

【文献】特表２０２０－５１４７１７（ＪＰ，Ａ）

【文献】国際公開第０３／０６３３９６（ＷＯ，Ａ１）

【文献】特開平１１－１４５９１７（ＪＰ，Ａ）

【文献】特開平１０－０２００２０（ＪＰ，Ａ）

【文献】特開２０１８－０３１６５２（ＪＰ，Ａ）

【文献】米国特許出願公開第２００３／０１６４７９３（ＵＳ，Ａ１）

【文献】米国特許第５５１８４００（ＵＳ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０１Ｓ ７／００－ ７／４２，

Ｇ０１Ｓ １３／００－１３／９５

(57)【特許請求の範囲】

【請求項1】

電磁波ベースの距離測定装置（８）における空間的な距離をシミュレートする信号遅延装置（４）において、
・前記信号遅延装置（４）は、１つのデマルチプレクサ（１１）と、Ｄ個の遅延デバイス（１２ａ～１２ｄ）と、Ｄ個の付加遅延デバイス（１３ａ～１３ｄ）と、１つのマルチプレクサ（１４）と、１つの制御デバイス（１５）と、を有し、
・前記デマルチプレクサ（１１）は、１つのデマルチプレクサ入力部（１６）およびＤ個のデマルチプレクサ出力部（１７ａ～１７ｄ）を有し、
・Ｄ個の前記遅延デバイス（１２ａ～１２ｄ）のそれぞれは、１つの遅延入力部（１８ａ～１８ｄ）および１つの遅延出力部（１９ａ～１９ｄ）を有し、
・Ｄ個の前記付加遅延デバイス（１３ａ～１３ｄ）のそれぞれは、１つの付加遅延入力部（２０ａ～２０ｄ）および１つの付加遅延出力部（２１ａ～２１ｄ）を有し、
・前記マルチプレクサ（１４）は、２×Ｄ個のマルチプレクサ入力部（２２ａ～２２ｈ）および１つのマルチプレクサ出力部（２３）を有し、
・Ｄ個の前記遅延デバイス（１２ａ～１２ｄ）のそれぞれにおいて、一方では、１つの前記遅延入力部（１８ａ～１８ｄ）とＤ個の前記デマルチプレクサ出力部（１７ａ～１７ｄ）の１つとが、供給信号路（２４ａ～２４ｄ）を介して互いに接続されており、他方では、１つの前記遅延出力部（１９ａ～１９ｄ）と２×Ｄ個の前記マルチプレクサ入力部（２２ａ～２２ｈ）の１つとが、遅延信号路（２５ａ～２５ｄ）を介して互いに接続されており、
・Ｄ個の前記付加遅延デバイス（１３ａ～１３ｄ）のそれぞれにおいて、一方では、１つの前記付加遅延入力部（２０ａ～２０ｄ）と前記遅延信号路（２５ａ～２５ｄ）の１つとが接続されており、他方では、１つの前記付加遅延出力部（２１ａ～２１ｄ）と２×Ｄ個の前記マルチプレクサ入力部（２２ａ～２２ｈ）の１つとが、付加遅延信号路（２６ａ～２６ｄ）を介して互いに接続されており、
・前記デマルチプレクサ（１１）は、データワードを有しかつ前記デマルチプレクサ入力部（１６）においてＳの外部伝送速度を有する入力データワードストリームが、それぞれＰ＝Ｓ／Ｄの内部伝送速度を有する、互いにインタリーブされたＤ個の並列データワードストリームに分割され、Ｄ個の前記並列データワードストリームが、Ｄ個の前記デマルチプレクサ出力部（１７ａ～１７ｄ）に出力されるように構成されており、
・Ｄ個の前記遅延デバイス（１２ａ～１２ｄ）のそれぞれには、転送遅延係数ｍをあらかじめ設定可能であり、Ｄ個の前記遅延デバイス（１２ａ～１２ｄ）のそれぞれは、前記遅延入力部（１８ａ～１８ｄ）におけるそれぞれの前記並列データワードストリーム内のそれぞれのデータワードを転送遅延時間Δｔ_ｍ＝ｍ／Ｐだけ遅延させて、遅延された前記データワードを前記遅延出力部（１９ａ～１９ｄ）に出力するように構成されており、
・Ｄ個の前記付加遅延デバイス（１３ａ～１３ｄ）のそれぞれは、前記付加遅延入力部（２０ａ～２０ｄ）におけるそれぞれ遅延された並列データワードストリーム内のそれぞれのデータワードをΔｔ_ｚ＝１／Ｐの付加遅延時間だけ遅延させて、付加的に遅延された前記データワードを前記付加遅延出力部（２１ａ～２１ｄ）に出力するように構成されており、
・前記制御デバイス（１５）には、出力遅延係数ｎがあらかじめ設定可能であり、前記制御デバイス（１５）は、あらかじめ設定された出力遅延係数ｎから転送遅延係数ｍを決定して、前記転送遅延係数ｍをＤ個の前記遅延デバイス（１２ａ～１２ｄ）にあらかじめ設定し、前記マルチプレクサ（１４）を駆動制御し、これにより、Δｔ＝ｎ／Ｓの時間遅延を有する入力データワードストリームに対応する出力データワードストリームが、前記マルチプレクサ出力部（２３）に出力されるように構成されていることを特徴とする、
信号遅延装置（４）。

【請求項2】

少なくとも１つの前記遅延デバイス（１２ａ～１２ｄ）および／または少なくとも１つの前記付加遅延デバイス（１３ａ～１３ｄ）は、ＦＰＧＡに実現されていることを特徴とする、請求項１記載の信号遅延装置（４）。

【請求項3】

前記制御デバイス（１５）は、前記転送遅延係数がｍ＝ｎ／Ｄによって決定されるように構成されていることを特徴とする、
請求項１または２記載の信号遅延装置（４）。

【請求項4】

Ｄ個の前記付加遅延デバイス（１３ａ～１３ｄ）の少なくとも１つは、ｆ_Ｐ＝Ｓ／Ｄの動作サイクルを有することを特徴とする、
請求項１から３までのいずれか１項記載の信号遅延装置（４）。

【請求項5】

少なくとも１つの前記付加遅延デバイス（１３ａ～１３ｄ）は、遅延線路であることを特徴とする、
請求項１から４までのいずれか１項記載の信号遅延装置（４）。

【請求項6】

少なくとも１つの前記付加遅延デバイス（１３ａ～１３ｄ）は、フリップフロップ、好適にはＤフリップフロップであることを特徴とする、
請求項１から５までのいずれか１項記載の信号遅延装置（４）。

【請求項7】

電磁波ベースの距離測定装置（８）における空間的な距離をシミュレートする信号遅延装置（４）において、
・前記信号遅延装置（４）は、１つのデマルチプレクサ（１１）と、Ｄ個の遅延デバイス（１２ａ～１２ｄ）と、１つのマルチプレクサ（１４）と、１つの制御デバイス（１５）と、を有し、
・前記デマルチプレクサ（１１）は、１つのデマルチプレクサ入力部（１６）およびＤ個のデマルチプレクサ出力部（１７ａ～１７ｄ）を有し、
・Ｄ個の前記遅延デバイス（１２ａ～１２ｄ）のそれぞれは、１つの遅延入力部（１８ａ～１８ｄ）および１つの遅延出力部（１９ａ～１９ｄ）を有し、
・前記マルチプレクサ（１４）は、Ｄ個のマルチプレクサ入力部（２２ａ～２２ｄ）および１つのマルチプレクサ出力部（２３）を有し、
・Ｄ個の前記遅延デバイス（１２ａ～１２ｄ）のそれぞれにおいて、一方では、１つの前記遅延入力部（１８ａ～１８ｄ）とＤ個の前記デマルチプレクサ出力部（１７ａ～１７ｄ）の１つとが、供給信号路（２４ａ～２４ｄ）を介して互いに接続されており、他方では、１つの前記遅延出力部（１９ａ～１９ｄ）とＤ個の前記マルチプレクサ入力部（２２ａ～２２ｄ）の１つとが、遅延信号路（２５ａ～２５ｄ）を介して互いに接続されており、
・前記デマルチプレクサ（１１）は、データワードを有しかつ前記デマルチプレクサ入力部（１６）においてＳの外部伝送速度を有する入力データワードストリームが、それぞれＰ＝Ｓ／Ｄの内部伝送速度を有する、互いにインタリーブされたＤ個の並列データワードストリームに分割され、Ｄ個の前記並列データワードストリームが、Ｄ個の前記デマルチプレクサ出力部（１７ａ～１７ｄ）に出力されるように構成されており、
・Ｄ個の前記遅延デバイス（１２ａ～１２ｄ）のそれぞれには、別々の転送遅延係数ｍ_ｄ、ただしｄ≦Ｄをあらかじめ設定可能であり、Ｄ個の前記遅延デバイス（１２ａ～１２ｄ）のそれぞれは、前記遅延入力部（１８ａ～１８ｄ）におけるそれぞれの並列データワードストリーム内のそれぞれのデータワードを別々の転送遅延時間Δｔ_ｍ，ｄ＝ｍ_ｄ／Ｐだけ遅延させて、遅延された前記データワードを前記遅延出力部（１９ａ～１９ｄ）に出力するように構成されており、
・前記制御デバイス（１５）には、出力遅延係数ｎがあらかじめ設定可能であり、前記制御デバイス（１５）は、あらかじめ設定された出力遅延係数ｎから、転送遅延係数ｍ_ｄを決定して、前記転送遅延係数ｍ_ｄをＤ個の設定可能な前記遅延デバイス（１２ａ～１２ｄ）にあらかじめ設定し、前記マルチプレクサ（１４）を駆動制御し、これにより、Δｔ＝ｎ／Ｓの時間遅延を有する入力データワードストリームに対応する、出力データワードストリームが、前記マルチプレクサ出力部（２３）に出力されるように構成されていることを特徴とする、
信号遅延装置（４）。

【請求項8】

前記遅延デバイス（１２ａ～１２ｄ）の少なくとも１つは、ＦＰＧＡに実現されていることを特徴とする、
請求項７記載の信号遅延装置（４）。

【請求項9】

前記制御デバイス（１５）は、別々の前記転送遅延係数が、ｄ≦Ｄに対し、ｍ_ｄ＝（ｎ＋ｄ－１）／Ｄによって決定されるように構成されていることを特徴とする、
請求項７または８記載の信号遅延装置（４）。

【請求項10】

前記外部伝送速度は、Ｓ≧２ＧＳ／ｓ、好適にＳ≧２．５ＧＳ／ｓであることを特徴とする、
請求項１から９までのいずれか１項記載の信号遅延装置（４）。

【請求項11】

Ｄ＝２、好適にＤ＝８、特に好適にはＤ＝４であることを特徴とする、
請求項１から１０までのいずれか１項記載の信号遅延装置（４）。

【請求項12】

前記デマルチプレクサ（１１）および／または前記マルチプレクサ（１４）は、前記外部伝送速度Ｓに対応する動作サイクルｆ_Ｓを有することを特徴とする、
請求項１から１１までのいずれか１項記載の信号遅延装置（４）。

【請求項13】

Ｄ個の前記遅延デバイス（１２ａ～１２ｄ）の少なくとも１つは、ｆ_Ｐ＝Ｓ／Ｄの動作サイクルを有することを特徴とする、
請求項１から１２までのいずれか１項記載の信号遅延装置（４）。

【請求項14】

少なくとも１つの前記遅延デバイス（１２ａ～１２ｄ）は、遅延線路であることを特徴とする、
請求項１から１３までのいずれか１項記載の信号遅延装置（４）。

【請求項15】

前記信号遅延装置（４）は、レーダまたはライダーベースの距離測定装置（８）における距離をシミュレートするために構成されていることを特徴とする、
請求項１から１４までのいずれか１項記載の信号遅延装置（４）。

【請求項16】

電磁波ベースの距離測定装置（８）における空間的な距離をシミュレートするシミュレータ装置（１）であって、
・前記シミュレータ装置（１）は、受信器（２）と、アナログ・デジタル変換器（３）と、信号遅延装置（４）と、デジタル・アナログ変換器（５）と、送信器（６）と、を有し、
・前記受信器（２）は、前記距離測定装置（８）によって放射された、第１電磁波（９）の形態の測定信号を受信し、ダウンコンバートし、前記アナログ・デジタル変換器（３）に供給するように構成されており、
・前記アナログ・デジタル変換器（３）は、ダウンコンバートされた前記測定信号をデータワードストリームに変換して前記信号遅延装置（４）に供給するように構成されており、
・前記信号遅延装置（４）は、前記データワードストリームを遅延させて、遅延された前記データワードストリームを前記デジタル・アナログ変換器（５）に供給するように構成されており、
・前記デジタル・アナログ変換器（５）は、遅延された前記データワードストリームをエコー信号に変換して前記送信器（６）に供給するように構成されており、
・前記送信器（６）は、前記エコー信号をアップコンバートし、第２電磁波の形態で前記距離測定装置（８）に放射するように構成されている、シミュレータ装置（１）において、
前記信号遅延装置（４）は、請求項１から１５までのいずれか１項にしたがって構成されていることを特徴とする、
シミュレータ装置（１）。

【請求項17】

前記シミュレータ装置（１）は、送信のためにかつ受信のために、ただ１つのアンテナ（７）を有することを特徴とする、
請求項１６記載のシミュレータ装置（１）。

【請求項18】

前記シミュレータ装置（１）は、レーダまたはライダーベースの距離測定装置（８）における距離をシミュレートするために構成されていることを特徴とする、
請求項１６または１７記載のシミュレータ装置（１）。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一方では、電磁波ベースの距離測定装置における空間的な距離をシミュレートする信号遅延装置に関し、他方ではそのためのシミュレータ装置に関する。

【背景技術】

【0002】

距離測定装置が、電磁波ベースであるといわれるのは、距離測定装置により、距離測定装置と対象体との間の空間的な対象体距離を特定するために、電磁波の形態の測定信号が放射され、放射された測定信号の対象体における反射がエコー信号として受信され、放射された測定信号および受信されたエコー信号の特性から対象体距離が特定される場合である。このような特性の１つは、例えば、信号の合計走行時間であり、したがって距離測定装置から対象体への測定信号の走行時間と、対象体から距離測定装置へのエコー信号の走行時間と、の合計である。対象体距離の特定は、距離測定装置における評価装置によって行われる。多くの場合に距離測定装置は、距離測定装置と対象体との間の対象体距離を特定するように構成されているだけではなく、例えば、対象体の大きさ、および距離測定装置と対象体との間の相対速度もこれらのような信号から特定するようにも構成されている。相対速度の特定は、大抵はこれらのような信号においてドップラー効果を評価することによって行われる。

【0003】

電磁波ベースの距離測定装置は、例えば、レーダ距離測定装置およびライダー距離測定装置である。レーダ距離測定装置は、高周波領域における電磁波ベースであり、ライダー距離測定装置は、レーザ周波数における電磁波ベースである。

【0004】

距離測定装置は、自動車に使用されることが多い。対象体は、周囲環境であり、また特に周囲環境における他の道路利用者である。自動車におけるレーダ距離測定装置の電磁波の一般的な周波数範囲は、７７ＧＨｚの周波数付近にある。

【0005】

距離測定装置および特にその評価装置も当然のことながら開発中にテストされる。このテストの目標は、距離測定装置によって特定した対象体距離と実際の対象体距離とが同一であることを保証することである。このテストは、リアルな周囲環境において、またはシミュレートされた周囲環境において行うことが可能である。リアルな周囲環境におけるテストは、当然のことながら現実の対象体によって行わなければならない。このテストは、時間がかかり、コストがかかり、測定の再現可能性は、周囲環境から妨害によって損なわれてしまうことが多い。シミュレートされた周囲環境におけるテストは、シミュレータにおいて行われ、当然のことながら対象体もシミュレートされなければならない。リアルな周囲環境におけるテストと比べて、シミュレートされた周囲環境におけるテストは、時間を節約し、より有利であり、かつより良好に再現可能である。

【0006】

シミュレータには、空間的な距離をシミュレートするシミュレータ装置も必要である。シミュレータ装置は、受信器と、アナログ・デジタル変換器と、信号遅延装置と、デジタル・アナログ変換器と、送信器と、を有する。受信器は、距離測定装置によって放射された、第１電磁波の形態の測定信号を受信し、ダウンコンバートし、アナログ・デジタル変換器に供給するように構成されている。アナログ・デジタル変換器は、ダウンコンバートされた測定信号をデータワードストリームに変換して信号遅延装置に供給するように構成されている。信号遅延装置は、データワードストリームを遅延させて、遅延されたデータワードストリームをデジタル・アナログ変換器に供給するように構成されている。データワードストリームを遅延させるように信号遅延装置を構成することにより、信号遅延装置は、空間的な距離をシミュレートするように構成されている。デジタル・アナログ変換器は、遅延されたデータワードストリームをエコー信号に変換して送信器に供給するように構成されている。送信器は、エコー信号をアップコンバートし、第２電磁波の形態で放射して距離測定装置に戻すように構成されている。ダウンコンバージョンおよびアップコンバージョンは、大抵は互いに相補的である。ダウンコンバージョンは、ふつうダウンコンバータにより、またアップコンバージョンは、アップコンバータによって行われる。

【0007】

したがってシミュレータ装置は、距離測定装置によって放射されて受信された測定信号から、遅延を有するエコー信号を生成し、このエコー信号を放射して距離測定装置に戻す。エコー信号は、距離測定装置によって受信され、距離測定装置の評価装置によって測定信号およびエコー信号が評価される際には、シミュレータ装置の信号遅延装置によって付け加えられた遅延により、合計走行時間が増大させられる。このようなシミュレータ装置を有するシミュレータは、ＯＴＡ装置と称され、ＯＴＡは、オーバーザエアー（over the air）を表しかつ明確に示すのは、距離測定装置には、リアルな電磁波が、エコー信号として供給され、例えば、距離測定装置の評価装置には、シミュレートされたエコー信号が供給されないことである。

【0008】

信号遅延装置によって生成される、つねに時間的な遅延を意味する遅延Δｔは、距離測定装置には、走行時間として見え、したがって遅延を設定することにより、距離測定装置と、シミュレートされる対象体と、の間の距離Δｄを設定可能である。合計走行時間は、遅延Δｔだけによって与えられるのではないため、遅延Δｔによる距離Δｄは、一般に対象体距離とは異なる。電磁波は、光速ｃ≒３×１０^８ｍ／ｓで伝搬するため、距離は、光速と遅延との積の半分、したがってΔｄ＝０．５×ｃ×Δｔである。シミュレータ装置および特に遅延装置は、リアルタイム装置であり、さまざまな要求は、電磁波の伝搬速度からなされる。

【0009】

シミュレータにおいて距離測定装置をテストする際には、距離は、遅延によって任意にあらかじめ設定可能にすべきである。このために、信号遅延装置は、任意の遅延を生成できなければならない。従来技術からはデジタル遅延線路を有するデジタル信号遅延装置が公知である。本発明は、デジタルの信号遅延装置だけに関係し、アナログの信号遅延装置に関係しない。デジタルの遅延線路は、例えば、異なるタイプのＩＣによって実現される。１つのタイプのＩＣは、例えばＦＰＧＡである。ＦＰＧＡによれば、デジタルの遅延線路だけでなく、信号遅延装置の別の素子が実現でき、またシミュレータ装置も実現できることが多いため、ＦＰＧＡは特に適している。さらに加えて、ＦＰＧＡは、別のタイプのＩＣに比べて割安でありかつ再構成可能である。しかしながらＦＰＧＡの欠点は、別のタイプのＩＣに比べて動作サイクルｆ_Ａが低いことである。例えば、データワードストリームをＦＰＧＡの１つの動作サイクルだけ遅延させる遅延線路がＦＰＧＡに実現され、かつこのＦＰＧＡがｆ_Ａ＝６２５ＭＨｚの動作サイクルを有する場合、距離分解能は、Δｄ＝０．５×ｃ×（１／ｆ_Ａ）＝２４ｃｍになる。このことが意味するのは、距離測定装置とシミュレートされる対象体との間の、信号遅延装置によって生成される最小距離が、２４ｃｍになり、また２４ｃｍの倍数にしかなり得ないことである。この距離は、付加的な距離である。

【発明の概要】

【発明が解決しようとする課題】

【0010】

本発明の課題は、従来技術において示した欠点が少なくとも低減される信号遅延装置およびこのような信号遅延装置を有するシミュレータ装置を提供することであり、このためには特に距離分解能を高めることが必要である。

【課題を解決するための手段】

【0011】

この課題は、第１選択肢において特許請求項１記載の信号遅延装置によって解決される。

【0012】

電磁波ベースの距離測定装置における空間的な距離をシミュレートする本発明によるこの信号遅延装置は、１つのデマルチプレクサと、Ｄ個の遅延デバイスと、Ｄ個の付加遅延デバイスと、１つのマルチプレクサと、１つの制御デバイスと、を有する。ゆえにＤは、１以上の整数である。

【0013】

デマルチプレクサは、１つのデマルチプレクサ入力部と、Ｄ個のデマルチプレクサ出力部と、を有する。Ｄ個の遅延デバイスのそれぞれは、１つの遅延入力部および１つの遅延出力部を有する。Ｄ個の付加遅延デバイスのそれぞれは、１つの付加遅延入力部および１つの付加遅延出力部を有する。マルチプレクサは、２×Ｄ個のマルチプレクサ入力部および１つのマルチプレクサ出力部を有する。したがってマルチプレクサ入力部の個数は、マルチプレクサ出力部の個数の２倍である。

【0014】

Ｄ個の遅延デバイスのそれぞれにおいて、一方では、１つの遅延入力部とＤ個のデマルチプレクサ出力部の１つとが、供給信号路を介して互いに接続されており、他方では、１つの遅延出力部と２×Ｄ個のマルチプレクサ入力部の１つとが、遅延信号路を介して互いに接続されている。Ｄ個の付加遅延デバイスのそれぞれにおいて、一方では、１つの付加遅延入力部と遅延信号路の１つとが接続されており、他方では、１つの付加遅延出力部と２×Ｄ個のマルチプレクサ入力部の１つとが、付加遅延信号路を介して互いに接続されている。個々の供給信号路は、互いに別々であり、したがって互いに接続されていない。同じことは、個々の遅延信号路にも付加遅延信号路にも当てはまる。

【0015】

デマルチプレクサは、データワードを有しかつデマルチプレクサ入力部においてＳの外部伝送速度を有する入力データワードストリームが、それぞれＰ＝Ｓ／Ｄの内部伝送速度を有する、互いにインタリーブされたＤ個の並列データワードストリームに分割され、これらが、Ｄ個のデマルチプレクサ出力部に出力されるように構成されている。データワードストリームも入力データワードストリームも互いに順次に連続するデータワードを有し、またはそれぞれの並列データワードストリームは互いにシリアルに連続するデータワードを有する。したがってデータワードの時間的な順序は、シーケンシャルである。データワードは一般に、情報担体として１つまたは複数のビットを有する。例えば、１つのデータワードは１０ビットを有する。したがって複数のデータワードの伝送が、時間的に連続して行われるのに対し、１つのデータワードの複数のビットの伝送は、大抵は同時に、したがって並列に行われる。供給信号路、遅延信号路および付加遅延信号路のような信号路は、対応してデータワードを伝送するように構成されている。

【0016】

Ｄ個の遅延デバイスのそれぞれには、転送遅延係数ｍをあらかじめ設定可能であり、Ｄ個の遅延デバイスのそれぞれは、遅延入力部におけるそれぞれの並列データワードストリーム内のそれぞれのデータワードを転送遅延時間Δｔ_ｍ＝ｍ／Ｐだけ遅延させて、遅延されたデータワードを遅延出力部に出力するように構成されている。したがって遅延デバイスは、遅延入力部に加わるデータワードストリーム内のすべてのデータワードを遅延させ、これにより、遅延デバイスの遅延出力部には、遅延入力部におけるデータワードストリームに比べて、転送遅延時間Δｔ_ｍだけ遅延されているが、その他の点ではこれと同一であるデータワードストリームが加わる。転送遅延時間は、すべてのＤ個の遅延デバイスにおいて同一であり、ｍは、０以上の整数である。

【0017】

Ｄ個の付加遅延デバイスのそれぞれは、付加遅延入力部におけるそれぞれ遅延された並列データワードストリーム内のそれぞれのデータワードをΔｔ_ｚ＝１／Ｐの付加遅延時間だけ遅延させて、付加的に遅延されたデータワードを付加遅延出力部に出力するように構成されている。したがって付加遅延デバイスは、付加遅延入力部に加わるデータワードストリーム内のすべてのデータワードを遅延させ、これにより、付加遅延デバイスの付加遅延出力部には、付加遅延入力部におけるデータワードストリームに比べて、付加遅延時間Δｔ_ｚだけ遅延されているが、その他の点ではこれと同一であるデータワードストリームが加わる。

【0018】

制御デバイスには、出力遅延係数ｎがあらかじめ設定可能である。制御デバイスはさらに、あらかじめ設定された出力遅延係数ｎから転送遅延係数ｍを決定して、これをＤ個の遅延デバイスにあらかじめ設定するように構成されている。制御デバイスはさらに、マルチプレクサを駆動制御し、これにより、Δｔ_Ｄ＝ｎ／Ｓの時間遅延を有する入力データワードストリームに対応する出力データワードストリームが、マルチプレクサ出力部に出力されるように構成されている。ここでｎは、０以上の整数である。したがって制御デバイスは、マルチプレクサを駆動制御して、２×Ｄ個のマルチプレクサ入力部に加わりかつ遅延されたデータワードストリーム内のデータワードストリームから出力データワードストリームが組み立てられるように構成されている。

【0019】

本発明による信号遅延装置は、遅延デバイスおよび付加遅延デバイスが実現されているＩＣの動作サイクルｆ_Ａを維持しながら、従来技術から公知の信号遅延装置に比べて距離分解能をＤ倍に増大できるという利点を有する。デマルチプレクサおよびマルチプレクサだけが、外部伝送速度用に構成されていればよい。好適には、少なくとも１つの遅延デバイスおよび／または少なくとも１つの付加遅延デバイスは、ＦＰＧＡに実現される。ＦＰＧＡは、他のＩＣに比べてコスト的に有利でありかつ再構成可能であるため、特に有利にはＦＰＧＡに信号遅延装置が実現される。この実現には好適には、デマルチプレクサおよびマルチプレクサも含まれる。

【0020】

個数Ｄ＝２およびＳ＝１ＧＳ／ｓの外部伝送速度について、以下のようになる。すなわち、信号遅延装置は、２つの遅延デバイスおよび２つの付加遅延デバイスを有する。デマルチプレクサは、２つのデマルチプレクサ出力部を有し、マルチプレクサは、４個のマルチプレクサ入力部を有する。Ｓ＝１ＧＳ／ｓの外部伝送速度が意味するのは、１秒あたりに１０億個のデータワードを有するデータワードストリームが伝送されることである。内部伝送速度は、Ｐ＝Ｓ／Ｄ＝（１ＧＳ／ｓ）／２＝５００ＭＳ／ｓである。合わせて２つの並列データワードストリームが得られる。内部伝送速度は、例えば、ｆ_Ａ＝５００ＭＨｚの動作サイクルを有するＦＰＧＡによって実現され、これにより、Ｐ＝５００ＧＳ／ｓの内部伝送速度が実現される。

【0021】

本発明による信号遅延装置の第１選択肢の一実施形態では、転送遅延係数がｍ＝ｎ／Ｄにしたがって決定されるように制御デバイスが構成されているようにする。したがってｍは、ｎ／Ｄ以下の最大の整数である。

【0022】

信号遅延装置の別の一実施形態では、Ｄ個の付加遅延デバイスの少なくとも１つが、ｆ_Ｐ＝Ｓ／Ｄの動作サイクルを有するように構成されている。好適には、動作サイクルｆ_Ｐは、ＩＣの動作サイクルｆ_Ａに対応する。

【0023】

第１選択肢の別の一実施形態では、少なくとも１つの付加遅延デバイスが、遅延線路であるように構成されている。

【0024】

第１選択肢の別の一実施形態では、少なくとも１つの付加遅延デバイスが、フリップフロップ、好適にはＤフリップフロップであるように構成されている。

【0025】

上記の課題は、第２選択肢において特許請求項７記載の信号遅延装置によって解決される。

【0026】

電磁波ベースの距離測定装置における空間的な距離をシミュレートする本発明によるこの信号遅延装置は、１つのデマルチプレクサと、Ｄ個の遅延デバイスと、１つのマルチプレクサと、１つの制御デバイスと、を有する。

【0027】

デマルチプレクサは、１つのデマルチプレクサ入力部およびＤ個のデマルチプレクサ出力部を有する。Ｄ個の遅延デバイスのそれぞれは、１つの遅延入力部および１つの遅延出力部を有する。マルチプレクサは、Ｄ個のマルチプレクサ入力部および１つのマルチプレクサ出力部を有する。したがってマルチプレクサ入力部の個数は、デマルチプレクサ出力部の個数と同じである。

【0028】

Ｄ個の遅延デバイスのそれぞれにおいて、一方では、１つの遅延入力部とＤ個のデマルチプレクサ出力部の１つとが、供給信号路を介して互いに接続されており、他方では、１つの遅延出力部とＤ個のマルチプレクサ入力部の１つとが、遅延信号路を介して互いに接続されている。個々の供給信号路は、互いに別々であり、したがって互いに接続されていない。同じことは、個々の遅延信号路にも当てはまる。

【0029】

デマルチプレクサは、データワードを有しかつデマルチプレクサ入力部においてＳの外部伝送速度を有する入力データワードストリームが、それぞれＰ＝Ｓ／Ｄの内部伝送速度を有する、互いにインタリーブされたＤ個の並列データワードストリームに分割され、これらが、Ｄ個のデマルチプレクサ出力部に出力されるように構成されている。

【0030】

Ｄ個の遅延デバイスのそれぞれには、別々の転送遅延係数ｍ_ｄ、ただしｄ≦Ｄをあらかじめ設定可能であり、Ｄ個の遅延デバイスのそれぞれは、遅延入力部におけるそれぞれの並列データワードストリーム内のそれぞれのデータワードを別々の転送遅延時間Δｔ_ｍ，ｄ＝ｍ_ｄ／Ｐだけ遅延させて、遅延されたデータワードを遅延出力部に出力するように構成されている。したがって転送遅延時間は、Ｄ個の遅延デバイス間で異なっていてよい。

【0031】

制御デバイスには、出力遅延係数ｎがあらかじめ設定可能である。制御デバイスはさらに、あらかじめ設定された出力遅延係数ｎから、別々の転送遅延係数ｍ_ｄを決定して、これらを設定可能なＤ個の遅延デバイスにあらかじめ設定するように構成されている。制御デバイスはさらに、マルチプレクサを駆動制御し、これにより、Δｔ_Ｄ＝ｎ／Ｓの時間遅延を有する入力データワードストリームに対応する出力データワードストリームが、マルチプレクサ出力部に出力されるように構成されている。したがって制御デバイスは、マルチプレクサを駆動制御して、Ｄ個のマルチプレクサ入力部に加わりかつ遅延されたデータワードストリーム内のデータワードから出力データワードストリームが組み立てられるように構成されている。

【0032】

本発明によるこの信号遅延装置も、遅延デバイスが実現されているＩＣの動作サイクルｆ_Ａを維持しながら、従来技術から公知の信号遅延装置に比べて距離分解能をＤ倍に増大できるという利点を有する。デマルチプレクサおよびマルチプレクサだけが、外部伝送速度用に構成されていればよい。好適には、少なくとも１つの遅延デバイスがＦＰＧＡに実現される。ＦＰＧＡは、他のＩＣに比べてコスト的に有利でありかつ再構成可能であるため、特に有利にはＦＰＧＡに信号遅延装置が実現される。この実現には好適には、デマルチプレクサおよびマルチプレクサも含まれる。

【0033】

第１選択肢とは異なり、第２選択肢は、付加遅延デバイスを有さず、その代わりに遅延デバイスには、別々の転送遅延係数をあらかじめ設定可能である。第１選択肢に対する第２選択肢の利点に属するのは、付加遅延デバイスがないことと、マルチプレクサ入力部が半分になることである。第１選択肢に対する第２選択肢の欠点に属するのは、遅延デバイスおよび制御デバイスの構成であり、遅延デバイスのそれぞれについて別々の転送遅延係数を設定可能でなければならない。その他の点では、第１選択肢についての説明は、第２選択肢についても当てはまり、またその逆にも当てはまる。

【0034】

しかしながら２つの択一的な信号遅延装置は、同じ着想に基づいている。しかも、遅延デバイスが、また場合によっては付加遅延デバイスも実現されているＩＣの動作サイクルｆ_Ａを維持しながら、従来技術から公知の信号遅延装置に比べて距離分解能がＤ倍に増大される。デマルチプレクサおよびマルチプレクサだけが、外部伝送速度用に構成されていればよい。

【0035】

本発明による信号遅延装置の第２選択肢の一実施形態では、別々の転送遅延係数がｍ_ｄ＝（ｎ＋ｄ－１）／Ｄ、ただしｄ≦Ｄ、にしたがって特定されるように制御デバイスが構成されているようにする。

【0036】

本発明による複数の信号遅延装置のうちの１つの一実施形態では、外部伝送速度がＳ≧２ＧＳ／ｓ、好適にＳ≧２．５ＧＳ／ｓであるように構成されている。別の一実施形態では、Ｄ＝２、好適にＤ＝８、特に好適にはＤ＝４である。外部伝送速度Ｓ≧２．５ＧＳ／ｓかつＤ＝４である場合、内部伝送速度はＰ＝Ｓ／Ｄ＝（２．５ＧＳ／ｓ）／４＝６２５ＭＳ／ｓである。この内部伝送速度は、６２５ＭＨｚの動作サイクルで動作するＩＣによって実現可能である。例えば、このような動作サイクルを有するＦＰＧＡは入手可能である。

【0037】

別の一実施形態では、デマルチプレクサおよび／またはマルチプレクサが、外部伝送速度Ｓに対応する動作サイクルｆ_Ｓを有するように構成されている。外部伝送速度が、Ｓ＝２．５ＧＳ／ｓである場合、デマルチプレクサおよび／またはマルチプレクサの動作サイクルは、ｆ_Ｓ＝２．５ＧＨｚである。

【0038】

別の一実施形態では、Ｄ個の遅延デバイスの少なくとも１つが、ｆ_Ｐ＝Ｓ／Ｄの動作サイクルを有するように構成されている。好適には、動作サイクルｆ_Ｐは、ＩＣの動作サイクルｆ_Ａに対応する。

【0039】

別の一実施形態では、少なくとも１つの遅延デバイスが、遅延線路であるように構成されている。

【0040】

別の一実施形態では、信号遅延装置が、レーダまたはライダーベースの距離測定装置における距離をシミュレートするために構成されているようにする。

【0041】

上に示した課題はさらに、特許請求項１６記載のシミュレータ装置によっても解決される。

【0042】

このシミュレータ装置では、シミュレータ装置の信号遅延装置が、上で説明したように構成されている。

【0043】

本発明によるシミュレータ装置の第１実施形態では、シミュレータ装置は、送信のためにかつ受信のためにただ１つのアンテナを有するように構成される。

【0044】

シミュレータ装置の別の一実施形態では、このシミュレータ装置が、レーダまたはライダーベースの距離測定装置における距離をシミュレートするように構成されているようにする。

【0045】

詳細には、信号遅延装置およびシミュレータ装置を構成して発展させるために多くの可能性がある。これについては、特許請求項１、７および１６に後続する特許請求項も、信号遅延装置を有するシミュレータ装置の好ましい実施例の、図面に関連した下記の説明も参照されたい。

【図面の簡単な説明】

【0046】

【図1】シミュレータ装置の実施例を示す図である。

【図2】信号遅延装置の第１実施例を示す図である。

【図3】ａ～ｊは、ｎ＝４について、第１実施例におけるデータワードストリームを示す図である。

【図4】ａ～ｊは、ｎ＝５について、第１実施例におけるデータワードストリームを示す図である。

【図5】信号遅延装置の第２実施例を示す図である。

【図6】ａ～ｆは、ｎ＝４について、第２実施例におけるデータワードストリームを示す図である。

【図7】ａ～ｆは、ｎ＝５について、第２実施例におけるデータワードストリームを示す図である。

【発明を実施するための形態】

【0047】

図１には、シミュレータ装置１の一実施例がブロック図で示されている。シミュレータ装置１は、受信器２と、アナログ・デジタル変換器３と、信号遅延装置４と、デジタル・アナログ変換器５と、送信器６と、アンテナ７と、を有する。シミュレータ装置１は、距離測定装置８をテストする、図示されていないシミュレータの一部である。

【0048】

距離測定装置８は、７７ＧＨｚの周波数付近の周波数領域における信号で動作するレーダ距離測定装置である。距離測定装置８は、動作時にシミュレータの外部で、信号の合計走行時間から距離測定装置８と対象体との間の距離を特定する。信号の合計走行時間は、特に、距離測定装置８から対象体までの測定信号の走行時間と、対象体において反射されて距離測定装置８に戻るエコー信号の走行時間と、から成る。

【0049】

シミュレータ装置１には、アンテナ７を介して距離測定装置８によって放射された第１電磁波９の形態の測定信号を受信し、ダウンコンバートして、アナログ・デジタル変換器３に供給する受信器２が構成されている。アナログ・デジタル変換器３は、ダウンコンバートされた測定信号をデータワードストリームに変換して信号遅延装置４に供給するように構成されている。信号遅延装置４は、データワードストリームをΔｔだけ遅延させ、遅延されたデータワードストリームをデジタル・アナログ変換器５に供給するように構成されている。データワードストリームを遅延させるように信号遅延装置４を構成することにより、信号遅延装置４は、空間的な距離をシミュレートするように構成される。したがって同じことは、シミュレータ装置１にも当てはまる。デジタル・アナログ変換器５は、遅延されたデータワードストリームをエコー信号に変換して送信器６に供給するように構成されている。送信器６は、エコー信号をアップコンバートし、第２電磁波１０の形態で放射して距離測定装置８に戻すように構成されている。

【0050】

したがってシミュレータ装置１により、受信された測定信号から、遅延Δｔを有するエコー信号が生成され、これが距離測定装置８に放射されて戻される。エコー信号は、距離測定装置８によって受信され、測定信号およびエコー信号を評価する際には、距離測定装置８により、信号遅延装置４によって追加された遅延Δｔだけ合計走行時間が増大する。信号遅延装置４によって生成される遅延Δｔは、距離測定装置８には走行時間のように見え、したがって遅延Δｔを設定することにより、距離測定装置８と、シミュレートされた対象体と、の間の距離Δｄを設定可能である。距離情報を電磁波１０に統合することにより、シミュレータは、ＯＴＡ装置になる。

【0051】

信号遅延装置４は、種々異なる仕方で実現可能である。図２には信号遅延装置４の第１実施例が示され、また図５には第２実施例が示されている。

【0052】

図２に示された信号遅延装置４の第１実施例は、１つのデマルチプレクサ１１と、４個の遅延デバイス１２ａ～１２ｄと、４個の付加遅延デバイス１３ａ～１３ｄと、１つのマルチプレクサ１４と、１つの制御デバイス１５と、を有する。したがってこの実施例ではＤ＝４である。４個の遅延デバイス１２ａ～１２ｄ、４個の付加遅延デバイス１３ａ～１３ｄおよび制御デバイス１５は、１つのＦＰＧＡに実現されている。

【0053】

デマルチプレクサ１１は、１つのデマルチプレクサ入力部１６および４個のデマルチプレクサ出力部１７ａ～１７ｄを有する。４個の遅延デバイス１２ａ～１２ｄのそれぞれは、１つの遅延入力部１８ａ～１８ｄおよび１つの遅延出力部１９ａ～１９ｄを有する。４個の付加遅延デバイス１３ａ～１３ｄのそれぞれは、１つの付加遅延入力部２０ａ～２０ｄおよび１つの付加遅延出力部２１ａ～２１ｄを有する。マルチプレクサ１４は、８個のマルチプレクサ入力部２２ａ～２２ｈおよび１つのマルチプレクサ出力部２３を有する。したがってマルチプレクサ入力部２２ａ～２２ｈの個数は、デマルチプレクサ出力部１７ａ～１７ｄの個数の２倍である。

【0054】

４個の遅延デバイス１２ａ～１２ｄのそれぞれにおいて、一方では、１つの遅延入力部１８ａ～１８ｄと４個のデマルチプレクサ出力部１７ａ～１７ｄの１つとが、供給信号路２４ａ～２４ｄを介して互いに接続されており、他方では、１つの遅延出力部１９ａ～１９ｄと８個のマルチプレクサ入力部２２ａ～２２ｈの１つとが、遅延信号路２５ａ～２５ｄを介して互いに接続されている。４個の付加遅延デバイス１３ａ～１３ｄのそれぞれにおいて、一方では、付加遅延入力部２０ａ～２０ｄと遅延信号路２５ａ～２５ｄの１つとが接続されており、他方では、１つの付加遅延出力部２１ａ～２１ｄと８個のマルチプレクサ入力部２２ａ～２２ｈの１つとが、付加遅延信号路２６ａ～２６ｄを介して互いに接続されている。個々の供給信号路２４ａ～２４ｄは、互いに別々であり、したがって互いに接続されていない。同じことは、個々の遅延信号路２５ａ～２５ｄにも付加遅延信号路２６ａ～２６ｄにも当てはまる。

【0055】

デマルチプレクサ１１は、データワードを有しかつデマルチプレクサ入力部１６においてＳ＝２．５ＧＳ／ｓの外部伝送速度を有する入力データワードストリーム（ａ_０，ａ_１，ａ_２，ａ_３，ａ_４，ａ_５，ａ_６，ａ_７，ａ_８，ａ_９，ａ_１０，ａ_１１，…）が、それぞれＰ＝Ｓ／Ｄ＝（２．５ＧＳ／ｓ）／４＝６２５ＭＳ／ｓの内部伝送速度を有する、互いにインタリーブされた４個の並列データワードストリーム（ａ_０，ａ_４，ａ_８，…）と、（ａ_１，ａ_５，ａ_９，…）と、（ａ_２，ａ_６，ａ_１０，…）と、（ａ_３，ａ_７，ａ_１１，…）と、に分割され、これらが４個のデマルチプレクサ出力部１７ａ～１７ｄに出力されるように構成されている。データワードストリームにおいて、それぞれのデータワードは、１０ビットを有する。

【0056】

４個の遅延デバイス１２ａ～１２ｄのそれぞれには、転送遅延係数ｍをあらかじめ設定可能であり、４個の遅延デバイス１２ａ～１２ｄのそれぞれは、遅延入力部１８ａ～１８ｄにおけるそれぞれの並列データワードストリーム内のそれぞれのデータワードを転送遅延時間Δｔ_ｍ＝ｍ／Ｐ＝ｍ／（６２５ＭＳ／ｓ）＝ｍ×１．６ｎｓだけ遅延させて、遅延されたデータワードを遅延出力部１９ａ～１９ｄに出力するように構成されている。転送遅延時間は、すべての４個の遅延デバイス１２ａ～１２ｄにおいて同一である。

【0057】

４個の付加遅延デバイス１３ａ～１３ｄのそれぞれは、付加遅延入力部２０ａ～２０ｄにおけるそれぞれ遅延された並列データワードストリーム内のそれぞれのデータワードを付加遅延時間Δｔ_ｚ＝１／Ｐ＝１／（６２５ＭＳ／ｓ）＝１．６ｎｓだけ遅延させて、付加的に遅延されたデータワードを付加遅延出力部２１ａ～２１ｄに出力するように構成されている。

【0058】

制御デバイス１５には、出力遅延係数ｎがあらかじめ設定可能である。制御デバイスは、あらかじめ設定された出力遅延係数ｎから転送遅延係数ｍを決定して、これを４個の遅延デバイス１２ａ～１２ｄにあらかじめ設定するように構成されている。制御デバイスはさらに、マルチプレクサ１４を駆動制御し、これにより、Δｔ＝ｎ／Ｓ＝ｎ／（２．５ＧＳ／ｓ）＝ｎ×０．４ｎｓの時間遅延を有する入力データワードストリームに対応する出力データワードストリームが、マルチプレクサ出力部２３に出力されるように構成されている。このために、制御デバイス１５は、ｍ＝ｎ／４にしたがって転送遅延係数を決定するように構成されている。したがってｍに対し、ｎに依存して以下が得られる。

【表1】

【0059】

図３ａ～図３ｊおよび図４ａ～図４ｊには、第１実施例による信号遅延装置４の特定の箇所におけるデータワードストリームが示されており、また制御デバイス１５によるマルチプレクサ１４の駆動制御が説明されており、したがってマルチプレクサ出力部２３には、デマルチプレクサ入力部１６におけるデータワードストリームに対してΔｔだけ遅延されたデータワードストリームが加わる。

【0060】

図３ａ～図３ｊには、ｎ＝４について、データワードストリームが経時的に示されている。これによると、ｍ＝１、Δｔ_ｍ＝ｍ／Ｐ＝１／（６２５ＭＳ／ｓ）＝１．６ｎｓおよびΔｔ＝ｎ／Ｓ＝４×０．４ｎｓ＝１．６ｎｓである。図３ａ～図３ｊの時間軸は、互いに同期している。

【0061】

図３ａには、デマルチプレクサ入力部１６におけるデータワードストリームが、図３ｂには、マルチプレクサ入力部２２ａにおけるデータワードストリームが、図３ｃには、マルチプレクサ入力部２２ｂにおけるデータワードストリームが、図３ｄには、マルチプレクサ入力部２２ｃにおけるデータワードストリームが、図３ｅには、マルチプレクサ入力部２２ｄにおけるデータワードストリームが、図３ｆには、マルチプレクサ入力部２２ｅにおけるデータワードストリームが、図３ｇには、マルチプレクサ入力部２２ｆにおけるデータワードストリームが、図３ｈには、マルチプレクサ入力部２２ｇにおけるデータワードストリームが、図３ｉには、マルチプレクサ入力部２２ｈにおけるデータワードストリームが、図３ｊには、マルチプレクサ出力部２３におけるデータワードストリームが示されている。

【0062】

デマルチプレクサ入力部１６およびマルチプレクサ出力部２３においてデータワードストリームが、外部伝送速度Ｓ＝２．５ＧＳ／ｓを有するのに対し、デマルチプレクサ出力部１７ａ～１７ｄと、マルチプレクサ入力部２２ａ～２２ｈと、の間ではデータワードストリームは、内部伝送速度Ｐ＝６２５ＭＳ／ｓを有する。

【0063】

図３ｂ～図３ｉのデータワードストリームから図３ｊのデータワードストリームに延びる垂直方向の矢印は、制御デバイス１５によるマルチプレクサ１４の駆動制御をシンボリックに示している。

【0064】

図４ａ～図４ｊには、ｎ＝５について、データワードストリームが示されている。これによると、Δｔ＝ｎ／Ｓ＝５×０．４ｎｓ＝２．０ｎｓであり、さらにｍ＝１である。図４ａ～図４ｉのデータワードストリームは、図３ａ～図３ｉのそれと同一である。図４ｊに示されているデータワードストリームだけが、図３ｊに示されているデータワードストリームに対して、さらに０．４ｎｓだけ遅延されている。ここでは、付加遅延デバイス１３ａ～１３ｄの必要性も示されている。データワードａ_３およびａ_７は、これらにより、正しい時間に供給される。というのは、遅延デバイス１２ａ～１２ｄは、すでにつぎのデータワードａ_７およびａ_１１を準備しているからである。

【0065】

図５に示された信号遅延装置４の第２実施例は、１つのデマルチプレクサ１１と、４個の遅延デバイス１２ａ～１２ｄと、１つのマルチプレクサ１４と、１つの制御デバイス１５と、を有する。したがってこの実施例ではＤ＝４である。４個の遅延デバイス１２ａ～１２ｄおよび制御デバイス１５は、１つのＦＰＧＡに実現されている。

【0066】

デマルチプレクサ１１は、１つのデマルチプレクサ入力部１６および４個のデマルチプレクサ出力部１７ａ～１７ｄを有する。４個の遅延デバイス１２ａ～１２ｄのそれぞれは、１つの遅延入力部１８ａ～１８ｄおよび１つの遅延出力部１９ａ～１９ｄを有する。マルチプレクサ１４は、４個のマルチプレクサ入力部２２ａ～２２ｄおよび１つのマルチプレクサ出力部２３を有する。したがってマルチプレクサ入力部２２ａ～２２ｄの個数は、デマルチプレクサ出力部１７ａ～１７ｄの個数と同じである。

【0067】

４個の遅延デバイス１２ａ～１２ｄのそれぞれにおいて、一方では、１つの遅延入力部１８ａ～１８ｄと４個のデマルチプレクサ出力部１７ａ～１７ｄの１つとが、供給信号路２４ａ～２４ｄを介して互いに接続されており、他方では、１つの遅延出力部１９ａ～１９ｄと４個のマルチプレクサ入力部２２ａ～２２ｄの１つとが、遅延信号路２５ａ～２５ｄを介して互いに接続されている。個々の供給信号路２４ａ～２４ｄは、互いに別々であり、したがって互いに接続されていない。同じことは、個々の遅延信号路２５ａ～２５ｄにも当てはまる。

【0068】

デマルチプレクサ１１は、データワードを有しかつデマルチプレクサ入力部１６においてＳ＝２．５ＧＳ／ｓの外部伝送速度を有する入力データワードストリーム（ａ_０，ａ_１，ａ_２，ａ_３，ａ_４，ａ_５，ａ_６，ａ_７，ａ_８，ａ_９，ａ_１０，ａ_１１，…）が、それぞれＰ＝Ｓ／Ｄ＝（２．５ＧＳ／ｓ）／４＝６２５ＭＳ／ｓの内部伝送速度を有する、互いにインタリーブされた４個の並列データワードストリーム（ａ_０，ａ_４，ａ_８，…）と、（ａ_１，ａ_５，ａ_９，…）と、（ａ_２，ａ_６，ａ_１０，…）と、（ａ_３，ａ_７，ａ_１１，…）と、に分割され、これらが４個のデマルチプレクサ出力部１７ａ～１７ｄに出力されるように構成されている。データワードストリームにおいて、それぞれのデータワードは、１０ビットを有する。

【0069】

４個の遅延デバイス１２ａ～１２ｄのそれぞれには、別々の転送遅延係数ｍ_ｄ、ただしｄ≦４、があらかじめ設定可能であり、４個の遅延デバイス１２ａ～１２ｄのそれぞれは、遅延入力部１８ａ～１８ｄにおけるそれぞれの並列データワードストリーム内のそれぞれのデータワードを別々の転送遅延時間Δｔ_ｍ，ｄ＝ｍ_ｄ／Ｐ＝ｍ_ｄ／（６２５ＭＳ／ｓ）だけ遅延させて、遅延されたデータワードを遅延出力部１９ａ～１９ｄに出力するように構成されている。したがって転送遅延時間は、４個の遅延デバイス１２ａ～１２ｄ間で異なっていてよい。

【0070】

制御デバイス１５には、出力遅延係数ｎがあらかじめ設定可能である。制御デバイスは、あらかじめ設定された出力遅延係数ｎから、別々の転送遅延係数ｍ_ｄを決定して、これらを４個の設定可能な遅延デバイス１２ａ～１２ｄにあらかじめ設定するように構成されている。制御デバイスはさらに、マルチプレクサ１４を駆動制御し、これにより、Δｔ＝ｎ／Ｓ＝ｎ／（２．５ＧＳ／ｓ）＝ｎ×０．４ｎｓの時間遅延を有する入力データワードストリームに対応する出力データワードストリームが、マルチプレクサ出力部２３に出力されるように構成されている。このために、制御デバイスは、ｍ_ｄ＝（ｎ＋ｄ－１）／４、ただしｄ≦４にしたがって転送遅延係数を決定するように構成されている。
したがってｍ_ｄに対し、ｎに依存して以下が得られる。

【表2】

【0071】

図６ａ～図６ｆおよび図７ａ～図７ｆには、第２実施例による信号遅延装置４の特定の箇所におけるデータワードストリームが示されており、また制御デバイス１５によるマルチプレクサ１４の駆動制御が説明されており、したがってマルチプレクサ出力部２３には、デマルチプレクサ入力部１６におけるデータワードストリームに対してΔｔだけ遅延されたデータワードストリームが加わる。

【0072】

図６ａ～図６ｆには、ｎ＝４について、データワードストリームが経時的に示されている。これによると、ｍ_１＝ｍ_２＝ｍ_３＝ｍ_４＝１、Δｔ_ｍ，１＝Δｔ_ｍ，２＝Δｔ_ｍ，３＝Δｔ_ｍ，４＝１．６ｎｓかつΔｔ＝ｎ／Ｓ＝４×０．４ｎｓ＝１．６ｎｓである。図６ａ～図６ｆの時間軸は、互いに同期している。

【0073】

図６ａには、デマルチプレクサ入力部１６におけるデータワードストリームが、図６ｂには、マルチプレクサ入力部２２ａにおけるデータワードストリームが、図６ｃには、マルチプレクサ入力部２２ｂにおけるデータワードストリームが、図６ｄには、マルチプレクサ入力部２２ｃにおけるデータワードストリームが、図６ｅには、マルチプレクサ入力部２２ｄにおけるデータワードストリームが、図６ｆには、マルチプレクサ出力部２３におけるデータワードストリームが示されている。

【0074】

デマルチプレクサ入力部１６およびマルチプレクサ出力部２３においてデータワードストリームが、外部伝送速度Ｓ＝２．５ＧＳ／ｓを有するのに対し、デマルチプレクサ出力部１７ａ～１７ｄと、マルチプレクサ入力部２２ａ～２２ｄと、の間ではデータワードストリームは、内部伝送速度Ｐ＝６２５ＭＳ／ｓを有する。

【0075】

図６ｂ～図６ｅのデータワードストリームから図６ｆのデータワードストリームに延びる垂直方向の矢印は、制御デバイス１５によるマルチプレクサ１４の駆動制御をシンボリックに示している。

【0076】

図７ａ～図７ｆには、ｎ＝５について、データワードストリームが示されている。これによると、ｍ_１＝ｍ_２＝ｍ_３＝１、ｍ_４＝２、Δｔ_ｍ，１＝Δｔ_ｍ，２＝Δｔ_ｍ，３＝１．６ｎｓ、Δｔ_ｍ，４＝３．２ｎｓかつΔｔ＝ｎ／Ｓ＝５×０．４ｎｓ＝２．０ｎｓである。図７ａ～図７ｄにおけるデータワードストリームは、図６ａ～図６ｄのそれと同一である。図６ｅに示されているデータワードストリームは、さらに１．６ｎｓだけ遅延されており、これにより、データワードａ_３およびａ_７が正しい時点に供給される。図７ｆに示されているデータワードストリームは、図６ｆに示されているデータワードストリームに対して、さらに０．４ｎｓだけ遅延されている。

【符号の説明】

【0077】

１ シミュレータ装置
２ 受信器
３ アナログ・デジタル変換器
４ 信号遅延装置
５ デジタル・アナログ変換器
６ 送信器
７ アンテナ
８ 距離測定装置
９ 第１電磁波
１０ 第２電磁波
１１ デマルチプレクサ
１２ａ～１２ｄ 遅延デバイス
１３ａ～１３ｄ 付加遅延デバイス
１４ マルチプレクサ
１５ 制御デバイス
１６ デマルチプレクサ入力部
１７ａ～１７ｄ デマルチプレクサ出力部
１８ａ～１８ｄ 遅延入力部
１９ａ～１９ｄ 遅延出力部
２０ａ～２０ｄ 付加遅延入力部
２１ａ～２１ｄ 付加遅延出力部
２２ａ～２２ｈ マルチプレクサ入力部
２３ マルチプレクサ出力部
２４ａ～２４ｄ 供給信号路
２５ａ～２５ｄ 遅延信号路
２６ａ～２６ｄ 付加遅延信号路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】