(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-08-29
(45)【発行日】2022-09-06
(54)【発明の名称】半導体装置及び電源装置
(51)【国際特許分類】
H02M 7/48 20070101AFI20220830BHJP
【FI】
H02M7/48 M
(21)【出願番号】P 2018161418
(22)【出願日】2018-08-30
【審査請求日】2021-07-28
(73)【特許権者】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(74)【代理人】
【識別番号】100082876
【氏名又は名称】平山 一幸
(74)【代理人】
【識別番号】100086807
【氏名又は名称】柿本 恭成
(74)【代理人】
【識別番号】100178906
【氏名又は名称】近藤 充和
(72)【発明者】
【氏名】鈴木 健一
(72)【発明者】
【氏名】宮腰 宣樹
(72)【発明者】
【氏名】宮澤 亘
【審査官】遠藤 尊志
(56)【参考文献】
【文献】特開2010-199206(JP,A)
【文献】特開平05-014156(JP,A)
【文献】特開2000-012780(JP,A)
【文献】米国特許出願公開第2007/0274014(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H02M 7/42-7/98
H02M 1/00-1/44
(57)【特許請求の範囲】
【請求項1】
基板上に形成され、オン/オフ動作する半導体素子と、
前記基板上において前記半導体素子の近傍に形成され、前記基板との分離を行う埋め込み層と、
前記埋め込み層に包囲されて形成されたスナバ回路形成領域と、
前記スナバ回路形成領域内において、前記埋め込み層により前記半導体素子とは電気的に分離されて形成され、前記半導体素子のターンオフ時に発生するサージ電圧を抑制するスナバ回路と、
を備え、
前記スナバ回路は、
前記スナバ回路形成領域内に形成され、前記半導体素子のターンオフ時に発生するサージ電流を所定方向へ流すスナバダイオードを有する、
ことを特徴とする半導体装置。
【請求項2】
前記スナバ回路は、
前記スナバ回路形成領域内において、前記スナバダイオードの近傍に
形成され、前記サージ電流を吸収するスナバコンデンサを有する、
ことを特徴とする請求項1記載の半導体装置。
【請求項3】
前記スナバダイオード及び前記スナバコンデンサは、
前記スナバ回路形成領域上に形成された配線によって直列に接続されている、
ことを特徴とする請求項2記載の半導体装置。
【請求項4】
前記スナバ回路は、
前記スナバ回路形成領域上に形成され、前記スナバコンデンサの蓄積電荷を放電するスナバ抵抗を有する、
ことを特徴とする請求項2又は3記載の半導体装置。
【請求項5】
前記スナバ抵抗は、前記スナバコンデンサに対して直列に接続され、
前記スナバダイオードは、前記スナバ抵抗に対して並列に接続されている、
ことを特徴とする請求項4記載の半導体装置。
【請求項6】
前記埋め込み層は、
高濃度不純物層である、
ことを特徴とする請求項1~5のいずれか1項記載の半導体装置。
【請求項7】
前記半導体素子及び前記スナバ回路は、
パワーモジュールを構成するパッケージ内に収容されている、
ことを特徴とする請求項1~3のいずれか1項記載の半導体装置。
【請求項8】
前記半導体素子は、
MOS型電界効果トランジスタ、絶縁ゲート型バイポーラトランジスタ、化合物半導体素子、
又は整流用ダイオード
のいずれか1つを含む素子、
であることを特徴とする請求項1~7のいずれか1項記載の半導体装置。
【請求項9】
請求項1~8のいずれか1項記載の半導体装置を用いて電力変換を行うことを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子及びスナバ回路を有する半導体装置と、この半導体装置を用いたスイッチング電源等の電源装置と、に関するものである。
【背景技術】
【0002】
特許文献1には、GaN系トランジスタのゲート絶縁膜を過電圧から保護するための保護ダイオードを有する半導体装置が開示されている。又、特許文献2には、ボディダイオードを有さない高電子移動度トランジスタ(以下「GaN-HEMT」という。)のターンオフ時に生じるサージ電圧を、クランプダイオードで保護する半導体装置が開示されている。
【0003】
従来、スイッチング素子や整流用ダイオードのターンオフ時に発生するスパイク状の高電圧(これを「サージ電圧」という。)を抑制するための種々のスナバ回路が知られている。
スナバ回路には、保護対象となる全ての半導体素子に対して1対1で接続される個別スナバ回路と、直流配線間に一括で接続される一括スナバ回路と、がある。個別スナバ回路としては、例えば、RCスナバ回路、充放電形RCDスナバ回路、及び放電阻止形RCDスナバ回路があり、一括スナバ回路としては、例えば、Cスナバ回路、及びRCDスナバ回路がある。
【0004】
【0005】
図5Aの回路では、直流の正極側配線1Pと負極側配線1Nとの間に直列に接続された2つの半導体素子(例えば、MOS型電界効果トランジスタ、これを以下「MOSFET」という。)2-1,2-2に対して、RCスナバ回路10A-1,10A-2がそれぞれ並列に接続されている。2つのMOSFET2-1,2-2の内、一方のMOSFET2-1は、このドレイン・ソースが正極側配線1Pと接続点1Cとに接続されている。他方のMOSFET2-2は、このドレイン・ソースが接続点1Cと負極側配線1Nとに接続されている。各MOSFET2-1,2-2のドレイン・ソース間には、寄生ダイオードであるボディダイオード2aが逆並列に接続されている。各RCスナバ回路10A-1,10A-2は、スナバ抵抗11及びスナバコンデンサ12の直列回路により構成されている。
【0006】
2つのMOSFET2-1,2-2が交互にオン/オフする時、スイッチング速度が速いと、ターンオフ時にサージ電圧が発生するので、このサージ電圧が各RCスナバ回路10A-1,10A-2にて抑制される。この際、スナバコンデンサ12により、サージ電流が吸収され、スナバ抵抗11により、スナバコンデンサ12の蓄積電荷が放電される。
【0007】
図5Bの回路では、直列に接続された2つのMOSFET2-1,2-2に対して、1つのCスナバ回路10Bが並列に接続されている。Cスナバ回路10Bは、1つのスナバコンデンサ12により構成され、2つのMOSFET2-1,2-2のターンオフ時に発生するサージ電流がそのスナバコンデンサ12により吸収され、サージ電圧が抑制される。なお、スナバコンデンサ12と直列に、このスナバコンデンサ12の蓄積電荷を放電する、つまり振動防止用のスナバ抵抗11が付く場合もある。
【0008】
図5Cの回路では、直列に接続された2つのMOSFET2-1,2-2に対して、1つのRCDスナバ回路10Cが並列に接続されている。RCDスナバ回路10Cは、直列に接続されたスナバダイオード13及びスナバコンデンサ12と、そのスナバダイオード13に対して並列に接続されたスナバ抵抗11と、により構成されている。スナバダイオード13は、2つのMOSFET2-1,2-2のターンオフ時に発生するサージ電流(即ち、MOSFET2-1,2-2のスイッチング動作時のターンオフによってインダクタンスで発生する起電力によるサージ電流)をスナバコンデンサ12へ流す機能を有している。
【0009】
スナバダイオード13がない場合、大容量のMOSFET2-1,2-2に適用する際には、スナバ抵抗11を小さい値にしなければならない。そのため、MOSFET2-1,2-2のターンオン時のドレイン電流が増大し、MOSFET2-1,2-2の責務が厳しくなる。この対策として、スナバダイオード13が追加されているので、スナバ抵抗値を大きくでき、MOSFET2-1,2-2のターンオン時の責務の問題を回避できる。
【0010】
図5Dの回路では、直列に接続された2つのMOSFET2-1,2-2に対して、2つの放電阻止形RCDスナバ回路10D-1,10D-2がそれぞれ並列に接続されている。一方のRCDスナバ回路10D-1は、スナバコンデンサ12、スナバダイオード13及びスナバ抵抗11-1により構成されている。RCDスナバ回路10D-1内のスナバコンデンサ12及びスナバダイオード13は、直列に接続され、この直列回路が、MOSFET2-1に並列に接続されている。RCDスナバ回路10D-1側のスナバ抵抗11-1は、RCDスナバ回路10D-1内のスナバコンデンサ12及びスナバダイオード13間の接続点と、負極側配線1Nと、の間に接続されている。同様に、他方のRCDスナバ回路10D-2は、スナバダイオード13、スナバコンデンサ12、及びスナバ抵抗11-2により構成され、そのスナバダイオード13及びスナバコンデンサ12が直列に接続され、この直列回路が、MOSFET2-2に並列に接続されている。RCDスナバ回路10D-2側のスナバ抵抗11-2は、正極側配線1Pと、RCDスナバ回路10D-2内のスナバダイオード13及びスナバコンデンサ12間の接続点と、の間に接続されている。
【0011】
RCDスナバ回路10D-1内のスナバダイオード13により、そのRCDスナバ回路10D-1側のスナバ抵抗11-1への放電が阻止され、RCDスナバ回路10D-2内のスナバダイオード13により、そのRCDスナバ回路10D-2側のスナバ抵抗11-2への放電が阻止される。
【0012】
図5Eの回路では、直列に接続された2つのMOSFET2-1,2-2に対して、2つの充放電形RCDスナバ回路10E-1,10E-2がそれぞれ並列に接続されている。各スナバ回路10E-1,10E-2は、各MOSFET2-1,2-2に対して並列に接続された、スナバダイオード13及びスナバコンデンサ12からなる直列回路と、そのスナバダイオード13に対して並列に接続されたスナバ抵抗11と、によりそれぞれ構成されている。各充放電形RCDスナバ回路10E-1,10E-2では、スナバ抵抗11及びスナバダイオード13により、スナバコンデンサ12の充放電が行われる。
【先行技術文献】
【特許文献】
【0013】
【文献】特開2013-12692号公報
【文献】特開2017-123359号公報
【発明の概要】
【発明が解決しようとする課題】
【0014】
半導体素子(例えば、MOSFET)2-1,2-2を保護するために、従来の
図5AのRCスナバ回路10A-1,10A-2や
図5BのCスナバ回路10B(但し、振動防止用のスナバ抵抗11が付く場合がある。)を使用した場合、スナバ抵抗11での発生損失が大きく、実装面での問題が生じている。スナバ抵抗11の損失低減のために、
図5C、
図5D及び
図5EのRCDスナバ回路10C,10D-1,10D-2,10E-1,10E-2を使用した場合、半導体素子及びスナバ回路を有する半導体装置を、パッケージに収容してパワーモジュールを構成する際に、部品点数が多いので、パワーモジュールでの実装制約が出る場合がある。又、スナバダイオード13及びスナバコンデンサ12間の配線距離が長いと、配線インダクタンスによるターンオフ時のサージ電圧の発生により、スナバ回路10C,10D-1,10D-2,10E-1,10E-2によるサージ電圧抑制効果が出ない場合がある。
【課題を解決するための手段】
【0015】
本発明の半導体装置は、基板上に形成され、オン/オフ動作する半導体素子と、前記基板上において前記半導体素子の近傍に形成され、前記基板との分離を行う埋め込み層と、前記埋め込み層に包囲されて形成されたスナバ回路形成領域と、前記スナバ回路形成領域内において、前記埋め込み層により前記半導体素子とは電気的に分離されて形成され、前記半導体素子のターンオフ時に発生するサージ電圧を抑制するスナバ回路と、を備えている。そして、前記スナバ回路は、前記スナバ回路形成領域内に形成され、前記半導体素子のターンオフ時に発生するサージ電流を所定方向へ流すスナバダイオードを有する、ことを特徴とする。
【0016】
本発明の電源装置は、前記半導体装置を用いて電力変換を行うことを特徴とする。
【発明の効果】
【0017】
本発明の半導体装置及びこれを用いた電源装置によれば、スナバ回路が半導体素子に内蔵されるため、スナバ回路のスナバダイオードを外付けした場合と比較して、半導体装置のトータル面積(全体の形成面積)の低減、スナバ抵抗での損失低減、及び、スナバ回路のサージ電圧抑制効果の改善が可能になる。特に、埋め込み層は、半導体素子とスナバ回路とを電気的に分離するため、スナバ回路内蔵半導体素子を構成でき、従来技術に比べ顕著なサージ電圧抑制効果を奏することができる。
【図面の簡単な説明】
【0018】
【
図1】本発明の実施例1における半導体装置の概略を示す模式的な断面図
【
図4】発明の実施例2における
図1の半導体装置20を有す電源装置の構成例を示す回路図
【
図5D】従来の放電阻止形RCDスナバ回路を示す回路図
【
図5E】従来の充放電形RCDスナバ回路を示す回路図
【発明を実施するための形態】
【0019】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例1】
【0020】
(実施例1の構成)
図1は、本発明の実施例1における半導体装置の概略を示す模式的な断面図である。
図2は、
図1の模式的な平面図である。更に、
図3は、
図1の回路図である。
なお、図示を簡略化するために、
図3の破線で囲まれた半導体装置20内の二点鎖線で囲まれた半導体装置部分20Aの模式的な平面図が
図2に示され、その
図2の模式的な断面図が
図1に示されている。
【0021】
図3に示すように、本実施例1の半導体装置部分20Aを含む半導体装置20は、パワーモジュールを構成するパッケージ20a内に収容されている。パッケージ20aの外側には、電源用の正極側端子23P、接地用の負極側端子23N、及び接続端子23Cが設けられている。パッケージ20a内において、正極側端子23Pと負極側端子23Nとの間には、複数(例えば、2つ)の半導体素子(例えば、MOSFET)21,22が直列に接続されている。2つのMOSFET21,22の内、一方のMOSFET21は、ドレインが正極側端子23Pに接続され、ソースが接続端子23Cに接続され、そのドレイン及びソース間にボディダイオード21aが逆並列に接続されている。MOSFET21は、ゲートに印加されるスイッチング駆動電圧によりオン/オフ動作する素子である。同様に、他方のMOSFET22は、ドレインが接続端子23Cに接続され、ソースが負極側端子23Nに接続され、そのソース及びドレイン間にボディダイオード22aが逆並列に接続されている。
【0022】
一方のMOSFET21のドレインと他方のMOSFET22のソースとの間には、スナバ回路(例えば、RCDスナバ回路)30が並列に接続されている。RCDスナバ回路30は、スナバダイオード31、スナバコンデンサ32及びスナバ抵抗33を有し、そのスナバダイオード31及びスナバコンデンサ32が直列に接続されている。スナバダイオード31のアノード及びカソード間には、スナバ抵抗33が並列に接続されている。
なお、スナバ抵抗33は、パッケージ20aの外部に外付けされることもある。
【0023】
図2に示す半導体装置部分20Aにおいて、
基板(例えば、ドレイン基板
)41上には、MOSFET21が形成されている。このMOSFET21に内蔵される形で、RCDスナバ回路30を構成するスナバダイオード31、スナバコンデンサ32及びスナバ抵抗33が形成されている。スナバコンデンサ32、スナバダイオード31及びスナバ抵抗33は、近傍に形成されている。MOSFET21の外周には、ゲートPoly-Siに接続した21G側の配線48が形成されている。
なお、スナバコンデンサ32及びスナバ抵抗33は、MOSFET21の外部に形成されていても良く、あるいは、半導体装置20の外部に外付けされる構成になっていても良い。
【0024】
図1に示す半導体装置部分20Aには、隣接するMOSFET形成領域21Aとスナバ回路形成領域30Aとが設けられている。
MOSFET形成領域21Aにおいて、MOSFET21のドレイン21Dに相当するドレイン基板41は、例えば、Ti-Ni-Ag等により形成されている。このドレイン基板41上には、MOSFET21を構成する高濃度不純物のN
+層42及び低濃度不純物のN
―領域43が積層されている。N
―層43内の上部には、複数の高濃度不純物のP
+領域44が形成されている。複数のP
+領域44内の上部の一部には、高濃度不純物のN
+領域45が形成されている。複数のN
+領域45の内の一部の上には、例えば、導電性Poly-Si膜48aを介して、Al-Si金属膜の配線48からなるソース21Sが形成されている。又、他のP
+領域44上には、例えば、SiO
2膜からなる絶縁膜46、PSG膜からなる絶縁膜47、及び導電性Poly-Si膜48aを介して、配線48からなるゲート21Gが形成されている。ソース21Sの一部とゲート21Gとは、例えば、Polyimide絶縁膜からなるパッシベーション膜49により覆われている。
ソース21S、ゲート21G、及びドレイン基板41からなるドレイン21Dを含む領域により、縦型のMOSFET21が構成されている。
【0025】
スナバ回路形成領域30Aにおいて、ドレイン基板41上には、N+層42が形成されている。N+層42上には、MOSFET21の近傍においてドレイン基板41との分離を行う埋め込み層(例えば、高濃度不純物のP+型埋め込み層)51が、スナバ回路形成領域30Aを包囲するように形成されている。P+型埋め込み層51内には、N-層43が形成されている。N-層43内の上部の一部には、P+領域44が形成されている。N-層43上の一部には、絶縁膜46が形成されている。絶縁膜46上には、配線48が形成されると共に、P+領域44上にも、配線48が形成されている。
N-層43、絶縁膜46、及びその上に形成された配線48により、スナバコンデンサ32が構成されている。更に、P+領域44及びN-層43により、スナバダイオード31が構成されている。スナバコンデンサ32側の配線48とスナバダイオード31側の配線48との間は、絶縁膜47及びパッシベーション膜49により、絶縁されている。
【0026】
スナバ回路形成領域30A上には、スナバ抵抗33が搭載されている。スナバ抵抗33は、例えば、帯状の抵抗性Poly-Si膜により絶縁膜46上に形成され、この両端に、例えば、Al-Si膜からなる2つの電極52,53が形成されている。一方の電極52は、絶縁膜46を窓開けし、N-層43に接続されている。他方の電極53は、シリーズ形状で配線48に接続されている。
【0027】
(実施例1の動作)
本実施例1の半導体装置20では、貫通電流防止のために2つのMOSFET21,22が交互にオン/オフ動作するようなスイッチング駆動電圧が、そのMOSFET21のゲートとMOSFET22のゲートとにそれぞれ印加される。2つのMOSFET21,22が交互にオン/オフ動作する時、スイッチング速度が速いと、ターンオフ時にサージ電圧が発生する。このサージ電圧の電荷は、スナバダイオード31及びスナバ抵抗33を通してスナバコンデンサ32に蓄積される。これにより、RCDスナバ回路30によってサージ電圧が抑制される。
【0028】
(実施例1の変形例)
本実施例1は、例えば、以下の(a)~(c)のように変形しても良い。
(a) 半導体素子は、2つのMOSFET21,22で構成されているが、その半導体素子を絶縁ゲート・バイポーラ・トランジスタ(以下「IGBT」という。)、GaN-HEMT等の化合物半導体素子、
又は、GaNダイオード等の整流用ダイオード等で構成しても良い。例えば、半導体素子をIGBTで構成する場合、
図1のMOSFET形成領域21AにおけるN
+層42をP層に変更すれば良い。又、その半導体素子は、1又は3以上の数であっても良い。
(b) 半導体装置20の
図1の断面構造及び
図2の平面構造は、他の構造に変形しても良い。例えば、
図1のMOSFET形成領域21A内において、PN接合領域を利用して、スナバダイオード31を構成しても良い。又、スナバ回路形成領域30A内、あるいは、MOSFET形成領域21A内に、ノンドープ・ポリシリコン等の抵抗層からなるスナバ抵抗33を形成しても良い。
(c) RCDスナバ回路30は、
図5Dの放電阻止形RCDスナバ回路や、
図5Eの充放電形RCDスナバ回路、或いは、スナバダイオード31のみを有するスナバ回路等の他の構成のスナバ回路に置き換えても良い。
【0029】
(実施例1の効果)
本実施例1の半導体装置20によれば、スナバダイオード31がMOSFET21,22に内蔵されるため、スナバダイオード31を外付けした場合と比較して、半導体装置20のトータル面積(全体の形成面積)の低減、スナバ抵抗33での損失低減、及び、RCDスナバ回路30のサージ電圧抑制効果の改善が可能になる。スナバ抵抗33は、スナバコンデンサ32の放電用のため、スナバコンデンサ32から配線距離が離れていても、サージ電圧抑制効果の弊害にならない。
特に、P
+
型埋め込み層51は、MOSFET21とRCDスナバ回路30とを電気的に分離するため、スナバ回路内蔵半導体素子を構成でき、従来技術に比べ顕著なサージ電圧抑制効果を奏することができる。
又、半導体素子として、例えば、GaN-HEMT等の化合物半導体素子を用いた場合、横型構造にできるので、1チップ化し易く、高速ハードスイッチング時に、より有効なサージ電圧抑制が期待できる。
【実施例2】
【0030】
(実施例2の構成)
図4は、本発明の実施例2における
図1の半導体装置20を有す電源装置の構成例を示す回路図である。
この電源装置60は、単相の直流電圧DCinを三相の交流電圧ACoutに変換する三相インバータ回路であり、その直流電圧DCinを蓄積する入力コンデンサ61を有している。入力コンデンサ61には、1相、2相、3相の半導体装置20-1,20-2,20-3が並列に接続され、これらの1相、2相、3相の半導体装置20-1~20-3から出力される三相の交流電圧ACoutを、三相モータ等の負荷ZLへ供給する構成になっている。
【0031】
各半導体装置20-1~20-3は、
図3の半導体装置20と同一の構成である。即ち、1相の半導体装置20-1は、直列に接続された2つのMOSFET21-1,22-1を有している。各MOSFET21-1,22-1には、ボディダイオード21a,22aがそれぞれ逆並列に接続されている。2つのMOSFET21-1,22-1には、RCDスナバ回路30-1が並列に接続されている。RCDスナバ回路30-1は、直列に接続されたスナバダイオード31及びスナバコンデンサ32を有し、そのスナバダイオード31に対して、スナバ抵抗33が並列に接続されている。同様に、2相の半導体装置20-2は、2つのMOSFET21-2,22-2とRCDスナバ回路30-2により構成され、3相の半導体装置30-3も、2つのMOSFET21-3,22-3とRCDスナバ回路30-3により構成されている。
【0032】
(実施例2の動作)
本実施例2の電源装置60では、単相の直流電圧DCinが入力されると、この直流電圧DCinが入力コンデンサ61に蓄積される。蓄積された直流電圧DCinは、1相の半導体装置20-1において、図示しない第1スイッチング駆動電圧によって2つのMOSFET21-1,22-1が交互にオン/オフ動作し、1相の交流電圧に変換される。この際、交互にオン/オフ動作するMOSFET21-1,22-1のターンオフ時に生じるサージ電圧が、RCDスナバ回路30-1によって抑制される。
【0033】
次に、第1スイッチング駆動電圧から120°位相が遅れた図示しない第2スイッチング駆動電圧により、2相の半導体装置20-2内の2つのMOSFET21-2,22-2が交互にオン/オフ動作し、直流電圧DCinが2相の交流電圧に変換される。この際、交互にオン/オフ動作するMOSFET21-2,22-2のターンオフ時に生じるサージ電圧が、RCDスナバ回路30-2によって抑制される。更に、第2スイッチング駆動電圧から120°位相が遅れた図示しない第3スイッチング駆動電圧により、3相の半導体装置20-3内の2つのMOSFET21-3,22-3が交互にオン/オフ動作し、直流電圧DCinが3相の交流電圧に変換される。この際、交互にオン/オフ動作するMOSFET21-3,22-3のターンオフ時に生じるサージ電圧が、RCDスナバ回路30-3によって抑制される。変換された三相の交流電圧ACoutは、負荷ZLへ供給される。
【0034】
(実施例2の変形例)
本実施例2の電源装置60は、三相インバータ回路以外の他の構成の電源装置に変更しても良い。
【0035】
(実施例2の効果)
本実施例2の電源装置60によれば、実施例1と同様の効果を奏することができる。
【符号の説明】
【0036】
20,20-1~20-3 半導体装置
20A 半導体装置部分
21,22,21-1~21-3,22-1~22-3 MOSFET
21A MOSFET形成領域
30,30-1~30-3 RCDスナバ回路
30A スナバ回路形成領域
31 スナバダイオード
32 スナバコンデンサ
33 スナバ抵抗
41 ドレイン基板
60 電源装置