(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-08-29
(45)【発行日】2022-09-06
(54)【発明の名称】出力トランジスタの駆動回路、半導体装置、自動車
(51)【国際特許分類】
H02M 1/08 20060101AFI20220830BHJP
【FI】
H02M1/08 A
(21)【出願番号】P 2018187509
(22)【出願日】2018-10-02
【審査請求日】2021-08-25
(31)【優先権主張番号】P 2017194986
(32)【優先日】2017-10-05
(33)【優先権主張国・地域又は機関】JP
(31)【優先権主張番号】P 2017194987
(32)【優先日】2017-10-05
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】立石 哲夫
(72)【発明者】
【氏名】大下 寛人
(72)【発明者】
【氏名】山口 雄平
【審査官】東 昌秋
(56)【参考文献】
【文献】特開2013-198277(JP,A)
【文献】特開2009-147515(JP,A)
【文献】特開平11-205122(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H02M 1/00- 7/98
H03K 17/00-17/70
(57)【特許請求の範囲】
【請求項1】
入力電圧を受ける入力端子と出力端子の間に設けられる
Pチャンネル型またはPNP型の出力トランジスタを、制御信号に応じて駆動する駆動回路であって、
内部ラインと、
ゲートまたはベースである制御電極がバイアスされ、ソースまたはエミッタである第1電極が前記内部ラインと接続される第1トランジスタと、
前記内部ラインに作用し、前記内部ラインの電圧を時間的に緩やかに低下させる電圧補正回路と、
を備え、
前記出力トランジスタのゲートまたはベースである制御電極には、そのオン期間において前記内部ラインの電圧が印加されることを特徴とする駆動回路。
【請求項2】
前記電圧補正回路は、前記内部ラインから補助電流をシンクする電流源を含むことを特徴とする請求項1に記載の駆動回路。
【請求項3】
前記入力端子と接続される上側電源端子、前記内部ラインと接続される下側電源端子、前記出力トランジスタのゲートまたはベースである制御電極と接続される出力端子を有し、前記制御信号に応じて前記出力トランジスタを駆動するドライバをさらに備えることを特徴とする請求項2に記載の駆動回路。
【請求項4】
前記補助電流は、前記出力トランジスタのオン期間において、前記ドライバによって前記出力トランジスタの前記制御電極からシンクされる電流より小さいことを特徴とする請求項3に記載の駆動回路。
【請求項5】
前記第1トランジスタのドレインまたはコレクタである第2電極と接地の間に設けられ、前記制御信号に応じてオン、オフする第2トランジスタをさらに備えることを特徴とする請求項
2に記載の駆動回路。
【請求項6】
前記補助電流は、前記出力トランジスタのオン期間において、前記第2トランジスタを介して前記出力トランジスタの前記制御電極からシンクされる電流より小さいことを特徴とする請求項5に記載の駆動回路。
【請求項7】
前記入力端子と前記出力トランジスタの前記制御電極の間に設けられ、前記出力トランジスタをオフすべき期間にオンとなる第3トランジスタをさらに備え、
前記補助電流は、前記出力トランジスタのオフ期間において前記第3トランジスタに流れる電流より小さいことを特徴とする請求項2に記載の駆動回路。
【請求項8】
前記内部ラインの電圧を、前記入力電圧との電位差が所定値を超えないようにクランプするクランプ回路をさらに備えることを特徴とする請求項1から
7のいずれかに記載の駆動回路。
【請求項9】
前記クランプ回路は、前記入力端子と前記内部ラインの間に設けられたツェナーダイオードを含むことを特徴とする請求項
8に記載の駆動回路。
【請求項10】
前記制御信号は、前記入力電圧の通常状態においてパルス信号であり、前記入力電圧が低下する減電圧状態において、固定的にオンを指示するDC信号であることを特徴とする請求項1から
9のいずれかに記載の駆動回路。
【請求項11】
前記制御信号はパルス信号であり、前記制御信号のオンレベルの時間は、前記入力電圧が低下する減電圧状態において長くなることを特徴とする請求項1から
9のいずれかに記載の駆動回路。
【請求項12】
前記補助電流は、前記制御信号に応じてオン、オフすることを特徴とする請求項2から
7のいずれかに記載の駆動回路。
【請求項13】
前記補助電流は、前記制御信号のレベルにかかわらず固定的にオンであることを特徴とする請求項2から
7のいずれかに記載の駆動回路。
【請求項14】
前記第1トランジスタの前記制御電極に、前記入力電圧よりも所定電圧幅低いバイアス電圧を供給するバイアス回路をさらに備えることを特徴とする請求項1から
13のいずれかに記載の駆動回路。
【請求項15】
前記バイアス回路は、
前記入力端子と前記第1トランジスタの前記制御電極の間に設けられた第1ツェナーダイオードと、
前記第1トランジスタの前記制御電極と接地の間に設けられた電流源と、
を含むことを特徴とする請求項
14に記載の駆動回路。
【請求項16】
Pチャンネル型またはPNP型の出力トランジスタと、
前記出力トランジスタを駆動する請求項1から
15のいずれかに記載の駆動回路と、
を備えることを特徴とする半導体装置。
【請求項17】
メカリレーと、
前記メカリレーを駆動する請求項
16に記載の半導体装置と、
を備えることを特徴とする自動車。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、PチャンネルあるいはPNP型のトランジスタの駆動技術に関する。
【背景技術】
【0002】
スイッチングレギュレータ、インバータ、コンバータ、リレーの駆動回路は、ハーフブリッジ回路やフルブリッジ(Hブリッジ)回路などのスイッチング出力回路を備える。
【0003】
図1は、本発明者が検討した出力回路1の構成を示す回路図である。出力回路1は、出力トランジスタM
Hおよび駆動回路2を備える。出力トランジスタM
Hは、PチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)であり、ソースが入力端子INと接続され、ドレインが出力端子OUTと接続される。駆動回路2は、制御信号S
CTRLに応じて、出力トランジスタM
Hのゲート電圧V
Gを制御する。
【0004】
入力電圧VINが比較的低いアプリケーションでは、ゲート電圧VGを、入力電圧VINと接地電圧VGNDの間でスイッチングさせるのが一般的である。しかしながら、入力電圧VINが高いアプリケーションでは、出力トランジスタMHのゲート耐圧等を考慮して、ゲート電圧VGを、入力電圧VINと、所定電圧VREGB(=VIN-ΔV)の間でスイッチングさせるのが一般的である。ΔVは、出力トランジスタMHのゲートソース間電圧の振幅に相当し、出力トランジスタMHのゲートソース間しきい値VGS(th)より大きく定められる。たとえばΔV=5V程度である。
【0005】
駆動回路2は、ドライバ4、電圧源6、レベルシフタ8を含む。電圧源6は、入力電圧VINよりも所定電圧ΔVだけ低い電源電圧(内部電源電圧とも称する)VREGBを生成する。ドライバ4の上側電源端子には入力電圧VINが、下側電源端子には、内部電源電圧VREGBが供給される。レベルシフタ8は、電源電圧VREGをハイ、接地電圧VGNDをローとする制御信号SCTRLを、VINをハイ、VREGBをローとする制御信号SCTRL’にレベルシフトし、ドライバ4に供給する。ドライバ4は、制御信号SCTRL’に応じて、ハイ(VIN)、ロー(VREGB)の範囲で変化するゲート電圧VGを生成する。
【0006】
電圧源6は、ソースフォロア型のクランプ回路で構成される。具体的には第1トランジスタM1のゲートには、入力電圧VINよりも所定電圧(VZ)低いバイアス電圧VBIASが供給される。第1トランジスタM1のゲートソース間電圧をVTHとするとき、以下の関係が成り立つ。
VREGB=VIN-VZ+VTH=VBIAS+VTH
すなわち出力トランジスタMHのゲートソース間電圧VGSの振幅ΔVは、ΔV=(VZ-VTH)となる。
【先行技術文献】
【特許文献】
【0007】
【発明の概要】
【発明が解決しようとする課題】
【0008】
(第1の課題)
以上が出力回路1の構成である。本発明者らは、
図1の出力回路1について検討した結果、以下の課題を認識するに至った。
【0009】
図2は、
図1の電圧源6の入出力特性を示す図である。横軸は入力電圧V
INを示す。
図2には、内部電源電圧V
REGBに加えて、入力電圧V
IN、およびバイアス電圧V
BIASが示される。
【0010】
電圧源6が正常に動作するためには、第1トランジスタM1のゲートの電位VBIASが、電流源7の飽和電圧VSATより高くなければならない。
VBIAS>VSAT
すなわち、VIN<VSAT+VZである低電圧領域では、VINとVREGBの差分ΔV、すなわち出力トランジスタMHのゲートソース間電圧VGSが小さくなる。出力トランジスタMHのゲートソース間電圧VGSが小さいと、そのオン抵抗RONが大きくなり、損失が大きくなる。
【0011】
本発明者は、この問題を解決するために、
図3の駆動回路を検討した。
図3は、比較技術に係る駆動回路2Rの回路図である。駆動回路2Rは、減電圧検出回路10およびスイッチSW1を備える。減電圧検出回路10は、入力電圧V
INを所定のしきい値と比較し、減電圧状態を検出する。スイッチSW1は、内部電源電圧V
REGBの発生するラインと接地の間に設けられる。減電圧状態においてスイッチSWがオンとなると、内部電源電圧V
REGBは、接地電圧V
GND(=0V)まで低下し、出力トランジスタM
Hのゲート電圧V
Gに接地電圧V
GNDを与えることができる。
【0012】
別のアプローチとして、スイッチSW1に代えて、出力トランジスタMHのゲートと接地の間にスイッチSW2が設け、減電圧状態においてスイッチSW2をオンする方法も考えられる。
【0013】
図3の駆動回路2Rでは、入力電圧V
INが低い状態においても、出力トランジスタM
Hのオン抵抗を小さく維持できる。しかしながら減電圧検出回路10の誤動作によって、入力電圧V
INが十分に高いにもかかわらず、スイッチSW1あるいはSW2がオンとなると、出力トランジスタM
Hのゲートソース間に過電圧が印加されることとなり、回路の信頼性が損なわれる。
【0014】
なおここでは入力電圧VINが低い状態にフォーカスして、課題の一側面を説明したが、本発明の適用は、入力電圧VINが低い状態に限定されるものではない。
【0015】
(第2の課題)
図4は、本発明者が検討した出力回路1の構成を示す回路図である。出力回路1は、出力トランジスタM
Hおよび駆動回路2を備える。出力トランジスタM
Hは、PチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)であり、ソースが入力端子INと接続され、ドレインが出力端子OUTと接続される。駆動回路2は、制御信号S
CTRLに応じて、出力トランジスタM
Hのゲート電圧V
Gを制御する。
【0016】
入力電圧VINが比較的低いアプリケーションでは、ゲート電圧VGを、入力電圧VINと接地電圧VGNDの間でスイッチングさせるのが一般的である。しかしながら、入力電圧VINが高いアプリケーションでは、出力トランジスタMHのゲート耐圧等を考慮して、ゲート電圧VGを、入力電圧VINと、所定電圧VREGB(=VIN-ΔV)の間でスイッチングさせるのが一般的である。ただし、ΔVは4~5V程度であり、出力トランジスタMHのゲートソース間しきい値VGS(th)より大きく定められる。
【0017】
駆動回路2は、ドライバ4、電圧源6、レベルシフタ8を含む。電圧源6は、入力電圧VINよりも所定電圧ΔVだけ低い電源電圧VREGBを生成する。ドライバ4の上側電源端子には入力電圧VINが、下側電源端子には、電源電圧VREGBが供給される。レベルシフタ8は、電源電圧VDDをハイ、接地電圧VGNDをローとする制御信号SCTRLを、VINをハイ、VREGBをローとする制御信号SCTRL’にレベルシフトし、ドライバ4に供給する。ドライバ4は、制御信号SCTRL’に応じて、ハイ(VIN)、ロー(VREGB)の範囲で変化するゲート電圧VGを生成する。
【0018】
以上が出力回路1の構成である。本発明者らは、
図4の出力回路1について検討した結果、以下の課題を認識するに至った。出力トランジスタM
Hをターンオフする際に、ドライバ4は、出力トランジスタM
Hのゲートに電流I
1をソースする。これにより出力トランジスタM
Hのゲート容量が充電され、ゲート電圧V
GがV
IN付近まで上昇する。
【0019】
反対に出力トランジスタMHをターンオンする際に、ドライバ4は、出力トランジスタMHのゲートから、電流I2をシンクする。これにより出力トランジスタMHのゲート容量が放電され、ゲート電圧VGが電源電圧VREGB付近まで低下する。
【0020】
ドライバ4がシンクする電流I2は、電源電圧VREGBの発生する内部電源ライン11に流れ込むため、電源電圧VREGBを変動させる要因となる。電源電圧VREGBの変動を抑制するために、内部電源ライン11と入力端子INの間に、比較的容量の大きいキャパシタC1を設ける必要がある。キャパシタC1をIC(Integrated Circuit)の内部に集積化すれば、チップ面積が増大し、コストが増加する。またキャパシタC1をIC(Integrated Circuit)に外付けする構成をとる場合、部品点数が増え、また内部電源ライン11に外付けのキャパシタC1を接続するために、ICに追加のピンが必要となる。
【0021】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、出力トランジスタMHのオン抵抗を小さくできる駆動回路の提供にある。また別の態様の例示的な目的のひとつは、キャパシタの容量を小さくし、あるいはキャパシタが不要な、出力回路の提供にある。
【課題を解決するための手段】
【0022】
1. 本発明のある態様は、入力電圧を受ける入力端子と出力端子の間に設けられる出力トランジスタを、制御信号に応じて駆動する駆動回路に関する。駆動回路は、内部ラインと、ゲートまたはベースである制御電極がバイアスされ、ソースまたはエミッタである第1電極が内部ラインと接続される第1トランジスタと、内部ラインに作用し、内部ラインの電圧を時間的に緩やかに低下させる電圧補正回路と、を備える。出力トランジスタのゲートまたはベースである制御電極には、そのオン期間において内部ラインの電圧が印加される。
【0023】
本発明の別の態様もまた、駆動回路である。この駆動回路は、出力トランジスタのゲートまたはベースである制御電極と接続される内部ラインと、ゲートまたはベースである制御電極がバイアスされ、ソースまたはエミッタである第1電極が内部ラインと接続される第1トランジスタと、第1トランジスタのドレインまたはコレクタである第2電極と接地の間に設けられ、制御信号に応じてオン、オフする第2トランジスタと、内部ラインから補助電流をシンクする電流源と、入力端子と内部ラインの間に設けられたインピーダンス素子と、を備える。
【0024】
本発明のさらに別の態様もまた、駆動回路である。この駆動回路は、内部ラインと、ゲートまたはベースである制御電極がバイアスされ、ソースまたはエミッタである第1電極が内部ラインと接続される第1トランジスタと、入力端子と接続される上側電源端子、内部ラインと接続される下側電源端子、出力トランジスタのゲートまたはベースである制御電極と接続される出力端子を有し、制御信号に応じて出力トランジスタを駆動するドライバと、内部ラインから補助電流をシンクする電流源と、入力端子と内部ラインの間に設けられたインピーダンス素子と、を備える。
【0025】
2. 本発明のある態様は、入力端子と出力端子の間に設けられる出力トランジスタを駆動する駆動回路に関する。駆動回路は、その第1電極が出力トランジスタの制御電極と接続され、その制御電極がバイアスされる第1トランジスタと、第1トランジスタの第2電極と接地の間に設けられ、出力トランジスタのオン期間においてオンとなる第2トランジスタと、入力端子と出力トランジスタの制御電極の間に設けられる第3トランジスタと、出力トランジスタのオフ期間において第3トランジスタをオンするサブドライバと、を備える。サブドライバは、入力端子と第3トランジスタの制御電極の間に設けられた第2抵抗と、その第1電極が第3トランジスタの制御電極に接続され、その制御電極がバイアスされる第4トランジスタと、第4トランジスタの第2電極と接地の間に設けられ、出力トランジスタのオフ期間においてオンとなる第5トランジスタと、を含む。第1トランジスタの制御電極と、第4トランジスタの制御電極は、別々の電圧源によってバイアスされている。
【0026】
本発明の別の態様は、半導体装置に関する。半導体装置は、出力トランジスタと、出力トランジスタを駆動する上述のいずれかの駆動回路と、を備えてもよい。
【0027】
本発明の別の態様は自動車に関する。自動車は、メカリレーと、メカリレーを駆動する半導体装置と、を備えてもよい。
【0028】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【0029】
本発明のある態様によれば、出力トランジスタのオン抵抗を小さくできる。またある態様によれば、キャパシタの容量を小さくでき、あるいはキャパシタを不要にできる。
【図面の簡単な説明】
【0030】
【
図1】本発明者が検討した出力回路の構成を示す回路図である。
【
図4】本発明者が検討した出力回路の構成を示す回路図である。
【
図5】実施の形態1に係る出力回路の回路図である。
【
図6】
図5の出力回路の入力電圧V
INが高いとき(非低電圧状態)の動作を説明する図である。
【
図7】
図5の出力回路の入力電圧V
INが低いとき(低電圧領域)の動作を説明する図である。
【
図8】
図5の出力回路の入力電圧V
INが低いとき(低電圧領域)の動作を説明する図である。
【
図9】実施の形態2に係る出力回路の回路図である。
【
図10】
図9の出力回路の入力電圧V
INが高いときの動作を説明する図である。
【
図11】
図9の入力電圧V
INが低いときの動作を説明する図である。
【
図12】実施の形態3に係る出力回路の回路図である。
【
図14】リレー装置を備える自動車の斜視図である。
【
図15】実施の形態4に係る出力回路の回路図である。
【
図16】実施例4.1に係る出力回路を備える半導体装置の回路図である。
【
図18】実施例4.2に係る出力回路を備える半導体装置の回路図である。
【
図20】実施例4.3に係る出力回路を備える半導体装置の回路図である。
【
図22】実施例4.4に係る出力回路を備える半導体装置の回路図である。
【
図23】実施例4.5に係る出力回路を備える半導体装置の回路図である。
【発明を実施するための形態】
【0031】
(実施の形態の概要)
1. 本明細書に開示される一実施の形態は、入力電圧を受ける入力端子と出力端子の間に設けられる出力トランジスタを、制御信号に応じて駆動する駆動回路に関する。駆動回路は、内部ラインと、ゲートまたはベースである制御電極がバイアスされ、ソースまたはエミッタである第1電極が内部ラインと接続される第1トランジスタと、内部ラインに作用し、内部ラインの電圧を時間的に緩やかに低下させる電圧補正回路と、を備える。出力トランジスタのゲートまたはベースである制御電極には、そのオン期間において内部ラインの電圧が印加される。
【0032】
電圧補正回路によって内部ラインの電圧を低下させることにより、出力トランジスタのゲート電圧のローレベルを低くでき、オン抵抗を小さくできる。
【0033】
電圧補正回路は、内部ラインから補助電流をシンクする電流源を含んでもよい。補助電流によって内部ラインの電荷を引き抜くことにより、内部ラインの電圧を電流量に応じた傾きで緩やかに低下させることができる。
【0034】
一実施の形態において、駆動回路は、入力端子と接続される上側電源端子、内部ラインと接続される下側電源端子、出力トランジスタのゲートまたはベースである制御電極と接続される出力端子を有し、制御信号に応じて出力トランジスタを駆動するドライバをさらに備えてもよい。
【0035】
一実施の形態において、補助電流は、出力トランジスタのオン期間において、ドライバが出力トランジスタの制御電極からシンクする電流より小さくてもよい。これにより補助電流は、通常のスイッチング動作中のターンオフに悪影響を与えない。
【0036】
一実施の形態において、駆動回路は、第1トランジスタのドレインまたはコレクタである第2電極と接地の間に設けられ、制御信号に応じてオン、オフする第2トランジスタをさらに備えてもよい。
【0037】
一実施の形態において、補助電流は、出力トランジスタのオン期間において、第2トランジスタを介して出力トランジスタの制御電極からシンクされる電流より小さくてもよい。これにより補助電流は、通常のスイッチング動作中のターンオフに悪影響を与えない。
【0038】
一実施の形態において、駆動回路は、入力端子と出力トランジスタの制御電極の間に設けられ、出力トランジスタをオフすべき期間にオンとなる第3トランジスタをさらに備えてもよい。補助電流は、出力トランジスタのオフ期間において第3トランジスタに流れる電流より小さくてもよい。これにより補助電流は通常のスイッチング動作のターンオフに悪影響を与えない。
【0039】
一実施の形態において、補助電流は、低電圧状態における出力トランジスタのオフ期間において、内部ラインに流れ込む電流より大きくてもよい。
【0040】
本開示の別の態様もまた、駆動回路である。この駆動回路は、出力トランジスタのゲートまたはベースである制御電極と接続される内部ラインと、ゲートまたはベースである制御電極がバイアスされ、ソースまたはエミッタである第1電極が内部ラインと接続される第1トランジスタと、第1トランジスタのドレインまたはコレクタである第2電極と接地の間に設けられ、制御信号に応じてオン、オフする第2トランジスタと、内部ラインから補助電流をシンクする電流源と、入力端子と内部ラインの間に設けられたインピーダンス素子と、を備える。
【0041】
一実施の形態において、補助電流は、インピーダンス素子に流れる電流より大きく、第1トランジスタに流れる電流より小さくてもよい。
【0042】
一実施の形態において、駆動回路は、入力端子と内部ラインの間に設けられ、制御信号に応じて第2トランジスタと相補的にオン、オフする第3トランジスタをさらに備えてもよい。
【0043】
本開示のさらに別の態様もまた、駆動回路である。この駆動回路は、内部ラインと、ゲートまたはベースである制御電極がバイアスされ、ソースまたはエミッタである第1電極が内部ラインと接続される第1トランジスタと、入力端子と接続される上側電源端子、内部ラインと接続される下側電源端子、出力トランジスタのゲートまたはベースである制御電極と接続される出力端子を有し、制御信号に応じて出力トランジスタを駆動するドライバと、内部ラインから補助電流をシンクする電流源と、入力端子と内部ラインの間に設けられたインピーダンス素子と、を備える。
【0044】
一実施の形態において、補助電流は、インピーダンス素子に流れる電流より大きく、ドライバの下側電源端子から内部ラインに流れる電流より小さくてもよい。
【0045】
一実施の形態において、駆動回路は、内部ラインの電圧を、入力電圧との電位差が所定値を超えないようにクランプするクランプ回路をさらに備えてもよい。クランプ回路は、入力端子と内部ラインの間に設けられたツェナーダイオードを含んでもよい。
【0046】
一実施の形態において、制御信号は、入力電圧の通常状態においてパルス信号であり、入力電圧が低下する減電圧状態において、固定的にオンを指示するDC信号であってもよい。
【0047】
一実施の形態において、制御信号はパルス信号であり、制御信号のオンレベルの時間は、入力電圧が低下するほど長くなってもよい。
【0048】
補助電流は、制御信号に応じてオン、オフしてもよい。補助電流は、制御信号のレベルにかかわらず固定的にオンであってもよい。
【0049】
一実施の形態において、駆動回路は、第1トランジスタの制御電極に、入力電圧よりも所定電圧幅低いバイアス電圧を供給するバイアス回路をさらに備えてもよい。バイアス回路は、入力端子と第1トランジスタの制御電極の間に設けられた第1ツェナーダイオードと、第1トランジスタの制御電極と接地の間に設けられた電流源と、を含んでもよい。
【0050】
駆動回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を1つのICとして集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【0051】
2.本明細書に開示される一実施の形態は、入力端子と出力端子の間に設けられる出力トランジスタを駆動する駆動回路に関する。駆動回路は、出力トランジスタの制御電極に電流を供給するターンオフ回路と、その制御電極が出力トランジスタの制御電極と接続され、その制御電極がバイアスされる第1トランジスタと、第1トランジスタの第2電極と接地の間に設けられ、出力トランジスタのオン期間においてオンとなる第2トランジスタと、を備える。
【0052】
第1トランジスタは、ソースフォロアあるいはエミッタフォロア型の電圧クランプ回路として機能し、第2トランジスタがオンであるときの出力トランジスタの制御電極の電圧は、所定電圧に安定化される。第1トランジスタをターンオンする際に、第1トランジスタのゲート容量(ベース容量)から引き抜かれる放電電流は、第1トランジスタおよび第2トランジスタを流れて、接地に流れる。したがって、出力トランジスタの制御電極の電圧変動を抑制できる。
【0053】
一実施の形態において、ターンオフ回路は、入力端子と出力トランジスタの制御電極の間に設けられる第3トランジスタと、出力トランジスタのオフ期間において第3トランジスタをオンするサブドライバと、を含んでもよい。
出力トランジスタのターンオンに際して、第3トランジスタを介して出力トランジスタの制御電極の容量を充電することにより、ターンオフの速度を速めることができる。
【0054】
一実施の形態において、サブドライバは、入力端子と第3トランジスタの制御電極の間に設けられた第2抵抗と、その第1電極が第3トランジスタの制御電極と接続され、その制御電極がバイアスされる第4トランジスタと、第4トランジスタの第2電極と接地の間に設けられ、出力トランジスタのオフ期間においてオンとなる第5トランジスタと、を含んでもよい。
この態様によれば、第3トランジスタの駆動電圧のローレベルを、所定電圧に安定化できる。
【0055】
一実施の形態において、第1トランジスタと第4トランジスタの制御電極を共通の電圧源によりバイアスしてもよい。第2トランジスタをターンオフすると、第1トランジスタのゲート容量の影響で、第1トランジスタの制御電極、ひいては第4トランジスタの制御電極の電位が変動する。このとき第5トランジスタをターンオンすると、第4トランジスタの制御電極の変動が第3トランジスタの制御電極の電圧変動となって現れる。第3トランジスタの制御電極の電圧が変動すると、出力トランジスタのターンオフ動作に悪影響を及ぼす。反対に、第5トランジスタをターンオフすると、第4トランジスタのゲート容量の影響で、第4トランジスタの制御電極、ひいては第1トランジスタの制御電極の電位が変動する。このとき第2トランジスタをターンオンすると、第1トランジスタの制御電極の変動が出力トランジスタの制御電極の電圧変動となって現れる。この電圧変動を抑制するためには、共通の電圧源に平滑用のキャパシタを接続すればよい。
【0056】
一実施の形態において、第1トランジスタの制御電極と第4トランジスタの制御電極は、別々の電圧源によってバイアスされてもよい。この場合、第1トランジスタと第4トランジスタの制御電極の変動が、相互に影響を及ぼさなくなるため、平滑用のキャパシタが無くても、出力トランジスタの制御電極の変動を抑制できる。
【0057】
一実施の形態において、駆動回路は、入力端子と出力トランジスタの制御電極の間に設けられる第1抵抗をさらに備えてもよい。
【0058】
一実施の形態において、駆動回路は、第1トランジスタの制御電極に、第1バイアス電圧を供給する第1電圧源と、第4トランジスタの制御電極に、第2バイアス電圧を供給する、第1電圧源とは独立した第2電圧源と、をさらに備えてもよい。第1電圧源と第2電圧源は同じ回路構成を有してもよい。
【0059】
第1電圧源は、入力端子と第1トランジスタの制御電極の間に設けられた定電圧素子を含み、第2電圧源は、入力端子と第4トランジスタの制御電極の間に設けられた定電圧素子を含んでもよい。
【0060】
一実施の形態において、第3トランジスタおよびサブドライバは複数設けられてもよい。複数のサブドライバの第5トランジスタは、1段ごとに相補的にスイッチングしてもよい。最終段の第3トランジスタは、入力端子と出力トランジスタの制御電極の間に設けられ、それより前段の第3トランジスタは、入力端子と1つ後段の第3トランジスタの制御電極の間に設けられてもよい。第1トランジスタおよび第1トランジスタと1段飛ばしで隣接する第4トランジスタの制御電極は共通の第1電圧源によってバイアスされ、残りの第4トランジスタの制御電極は、共通の別の第2電圧源によってバイアスされてもよい。
【0061】
駆動回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を1つのICとして集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【0062】
(実施の形態)
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0063】
本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0064】
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0065】
(実施の形態1)
図5は、実施の形態1に係る出力回路100の回路図である。出力回路100は、出力トランジスタM
Hと、駆動回路200を備える。本実施の形態において、出力回路100は、ひとつの半導体基板に集積化された機能IC(半導体装置300)の一部である。
【0066】
出力トランジスタMHは、ハーフブリッジ回路(単相インバータ)の上アームであってもよい。あるいは出力トランジスタMHは、フルブリッジ回路や3相インバータの1本のレグの上アームであってもよい。出力端子OUTには、インダクタやトランス、モータコイル、リレーのコイルをはじめとする誘導性素子が接続されてもよい。あるいは、出力トランジスタMHは、降圧コンバータ(Buck Converter)のスイッチングトランジスタであってもよい。
【0067】
出力トランジスタMHは、入力端子INと出力端子OUTの間に設けられる。出力トランジスタMHは、PチャンネルMOSFETであり、ソースが入力端子INと接続され、ドレインが出力端子OUTと接続される。出力トランジスタMHは、GaNFETであってもよいし、IGBT(Insulated Gate Bipolar Transistor)であってもよいし、PNP型のバイポーラトランジスタであってもよい。
【0068】
駆動回路200は、制御信号SCTRLに応じて出力トランジスタMHを駆動する。具体的には、制御信号SCTRLがオンレベル(たとえばハイ)のとき出力トランジスタMHをオンし、制御信号SCTRLがオフレベル(たとえばロー)のとき出力トランジスタMHをオフする。制御信号SCTRLは、典型的にはパルス信号であるが、その限りでなく、DC信号であってもよい。出力端子OUTには、制御信号SCTRLに応じた出力電圧VOUTが発生し、出力電圧VOUTは、出力トランジスタMHがオンのとき入力電圧VINであり、出力トランジスタMHがオフのとき、接地電圧VGNDもしくはハイインピーダンス状態となる。
【0069】
駆動回路200は、主として、内部ライン201、第1トランジスタM1、電圧補正回路270を備える。まずは電圧補正回路270を除く部分について説明する。
【0070】
第1トランジスタM1は、PチャンネルMOSFETであり、ゲート(制御電極)が、所定のバイアス電圧(基準電圧)VBIASによってバイアスされ、ソース(第1電極)が内部ライン201と接続される。インピーダンス素子R1は、入力端子INと内部ライン201の間に設けられる。インピーダンス素子R1は、抵抗であってもよいし、電流源であってもよいし、適切にバイアスされたトランジスタであってもよい。
【0071】
バイアス回路240は、入力電圧VINよりも所定電圧だけ低いバイアス電圧VBIASを生成する。たとえばバイアス回路240は、定電圧素子242であるツェナーダイオードと、電流源244を含む。定電圧素子242と電流源244の接続ノードには、VBIAS=VIN-VZで表されるバイアス電圧VBIASが発生する。
【0072】
第1トランジスタM1はソースフォロア回路として機能し、内部ライン201の内部電源電圧VREGBは、VREGB=VBIAS+VTH=VIN-VZ+VTHに安定化される。
【0073】
駆動回路200は、オン期間(SCTRL=H)において、出力トランジスタMHのゲートに内部ライン201の内部電源電圧VREGBを印加するよう構成される。
【0074】
実施の形態1では、ドライバ204が設けられる。ドライバ204の上側電源端子は入力端子INと接続され、下側電源端子は内部ライン201と接続され、その出力は、出力トランジスタMHのゲート(制御電極)と接続される。
【0075】
これまでは、電圧補正回路270を無視した説明である。続いて電圧補正回路270について説明する。
【0076】
電圧補正回路270は、内部ライン201に作用し、内部ライン201の電圧を時間的に緩やかに低下させる。電圧補正回路270は、少なくとも出力トランジスタMHのオン期間(SCTRLがハイ)においてアクティブである。オフ期間において電圧補正回路270は、ディセーブル(ハイインピーダンス状態)としてもよいし、アクティブ状態を維持してもよい。
【0077】
電圧補正回路270は、内部ライン201から補助電流IAUXを引き抜く電流源272を含む。電流源272の構成は特に限定されないが、適切にバイアスされたトランジスタを含みうる。電圧補正回路270は、電流源に代えて、抵抗で構成することも可能である。
【0078】
補助電流の電流量は、以下の条件を満たすように規定することが望ましい。
【0079】
(条件1)
補助電流IAUXの電流量は、入力電圧VINの非低電圧状態において、通常のスイッチング動作に影響を与えない程度に小さく定められる。したがって補助電流IAUXは、出力トランジスタMHのオン期間(SCTRL=H)において、ドライバ204が出力トランジスタMHのゲートからシンクする電流IBよりも十分に小さい。
IAUX≪IB
たとえばIAUXは、IBの1/1000~1/200程度とすることが好ましい。
【0080】
(条件2)
また、補助電流IAUXの電流量は、入力電圧VINの低電圧状態において、内部ライン201の内部電源電圧VREGBを、時間的に緩やかに低下させることができる程度に大きく定められる。たとえば、通常動作時のスイッチング周期をTPとするとき、内部電源電圧VREGBが、TPまたはそれより長い時間で、VTH低下するように、補助電流IAUXの電流量を規定するとよい。
【0081】
具体的には補助電流IAUXは、出力トランジスタMHのオフ期間において、内部ライン201に流れ込む電流IRより大きいことが望ましい。この電流IRは、主としてインピーダンス素子R1に流れる電流である。
IAUX>IR
たとえばIAUXは、IRの1.1倍以上とすることが好ましい。
【0082】
出力回路100はさらに、クランプ回路280を備えてもよい。クランプ回路280は、内部ライン201の内部電源電圧VREGBを、入力電圧VINとの電位差が所定値を超えないようにクランプするよう構成される。クランプ回路280の構成は特に限定されないが、たとえば入力端子INと内部ライン201の間に設けられたツェナーダイオードZD1のような定電圧素子で構成することができる。
【0083】
以上が出力回路100の構成である。続いてその動作を説明する。
1. 高入力電圧状態
図6は、
図5の出力回路100の入力電圧V
INが高いとき(非低電圧状態)の動作を説明する図である。ここでは補助電流I
AUXは、制御信号S
CTRLに応じてスイッチングするものとする。入力電圧V
INが高いとき、内部ライン201の内部電源電圧V
REGBは、第1トランジスタM
1によって、以下の電圧レベルに安定化される。ΔVは、出力トランジスタM
Hのゲートソース間しきい値V
GS(th)よりも大きい。
V
REGB=V
IN-ΔV=V
IN-(V
Z-V
TH)
【0084】
制御信号SCTRLがハイに遷移すると、電流IBによって出力トランジスタMHのゲートが放電され、ゲート電圧VGは内部電源電圧VREGBまで低下し、フルオンする。
【0085】
そして制御信号SCTRLがハイの期間(オン時間TON)、補助電流IAUXによって内部ライン201の電荷が放電され、内部ライン201の電圧VREGBが時間とともに緩やかに放電される。ただしIAUX≪IBであるから、IAUXは出力トランジスタMHのターンオン動作には影響しない。
【0086】
また入力電圧VINが高い状態では、制御信号SCTRLはパルス信号であり、オン時間TONにおける内部電源電圧VREGBの低下幅はそれほど大きくないため、出力トランジスタMHのゲートソース間電圧VGSがその耐圧を超えることはない。
【0087】
2. 低入力電圧状態(減電圧状態)
図7は、
図5の出力回路100の入力電圧V
INが低いとき(低電圧領域)の動作を説明する図である。この例では低電圧領域において制御信号S
CTRLはオンレベル(ハイ)に固定されるものとする。
【0088】
図2に示すように、入力電圧V
INが低電圧領域に入ると、V
INとV
REGBの差分ΔVが小さくなる。
【0089】
制御信号SCTRLがハイに遷移すると、電流IBによって出力トランジスタMHのゲートが放電され、ゲート電圧VGは内部電源電圧VREGBまで低下する。ただし、ΔV、すなわちゲートソース間電圧が小さいため、ターンオンの直後、出力トランジスタMHはフルオンできず、出力電圧VOUTは、入力電圧VINよりも低くなる。
【0090】
そして制御信号SCTRLがハイの期間(オン時間TON)、補助電流IAUXによって内部ライン201の電荷が放電され、内部電源電圧VREGBが時間とともに緩やかに低下する。低電圧状態では、オン時間TONが長いため、内部電源電圧VREGBは、0V付近(あるいはクランプ回路280によりクランプされるレベル)まで低下し、電位差ΔVが大きくなる。その結果、出力トランジスタMHのゲート電圧VGが低下していき、出力トランジスタMHのオン抵抗が小さくなり、出力電圧VOUTは入力電圧VINに近づいていく。
【0091】
図8は、
図5の出力回路100の入力電圧V
INが低いとき(低電圧領域)の動作を説明する図である。この例では、低電圧領域において制御信号S
CTRLは、大きいデューティ比を有するパルス信号である。制御信号S
CTRLのデューティ比が大きくなることで、補助電流I
AUXによる放電時間が長くなるため、内部電源電圧V
REGBを0V付近に維持することができる。
図7の動作は、
図6における制御信号S
CTRLのデューティ比を100%に固定したものと把握することもできる。
【0092】
なお、制御信号SCTRLのデューティ比をdとするとき、VOUTの実効的な電圧レベルは、以下の式で与えられる。
VOUT=VIN×d
VOUTの実効的な電圧レベルが一定となるような制御がかかっているプラットフォームでは、入力電圧VINの低下により、デューティ比dが増大する。
【0093】
以上が出力回路100の動作である。この出力回路100によれば、入力電圧VINが低い状況において出力トランジスタMHのオン抵抗を小さくでき、ひいては電力損失を低減できる。
【0094】
さらに、
図3に示した低電圧状態と非低電圧状態を判定する減電圧検出回路10が不要である。したがって、低電圧状態の誤検出によって、出力トランジスタM
Hのゲートソース間に過電圧が印加されるという問題も生じない。
【0095】
なお、低電圧状態および非低電圧状態は、ひとつのプラットフォームにおいて動的に発生してもよい。つまり入力電圧VINの変動の結果、低電圧状態および非低電圧状態が切り替わってもよい。
【0096】
あるいは半導体装置300は、入力電圧VINが異なるプラットフォームに使用される場合もある。この場合には、一のプラットフォームでは、常に低電圧状態で動作し、別のプラットフォームでは常に非低電圧状態で動作する場合もありえる。本発明は、このような態様も含む。
【0097】
(実施の形態2)
図9は、実施の形態2に係る出力回路100Bの回路図である。駆動回路200Bは、
図5のドライバ204に代えて、第2トランジスタM
2を備える。この実施の形態において、第1トランジスタM
1のソース(第1電極)、すなわち内部ライン201は、出力トランジスタM
Hのゲートと接続される。
【0098】
第2トランジスタM2は、第1トランジスタM1のドレイン(第2電極)と接地の間に設けられ、制御信号SCTRLに応じてオン、オフする。より具体的には、第2トランジスタM2は、NチャンネルMOSFETであり、第1トランジスタM1のドレインと接地の間に設けられる。第2トランジスタM2は、制御信号SCTRLがオンレベル(ハイ)であるとき、オンとなるように制御される。
【0099】
電流源272は、内部ライン201から補助電流IAUXをシンクする。インピーダンス素子R1は、入力端子INと内部ライン201の間に設けられる。
【0100】
補助電流IAUXの電流量は、以下の条件を満たすように規定することが望ましい。
(条件1)
補助電流IAUXは、出力トランジスタMHのオン期間(SCTRL=H)において、第1トランジスタM1および第2トランジスタM2を介して出力トランジスタMHのゲートからシンクされる放電電流IBよりも十分に小さい。
IAUX≪IB
たとえばIAUXは、IBの1/1000~1/200程度とすることが好ましい。
【0101】
(条件2)
補助電流IAUXは、非低電圧状態における出力トランジスタMHのオフ期間において、内部ライン201に流れ込む充電電流IR(HIGH)より小さく規定される。この電流IR(HIGH)は、主としてインピーダンス素子R1に流れる電流である。これにより補助電流IAUXはターンオフ動作に影響を与えない。
IAUX<IR(HIGH)
【0102】
また補助電流IAUXは、低電圧状態における出力トランジスタMHのオン期間において、内部ライン201に流れ込む電流IR(LOW)より大きく定められる。この電流IR(LOW)は、主としてインピーダンス素子R1に流れる電流である。
IAUX>IR(LOW)
【0103】
以上が出力回路100Bの構成である。続いてその動作を説明する。
【0104】
図10は、
図9の出力回路100Bの入力電圧V
INが高いときの動作を説明する図である。制御信号S
CTRLがハイになると、第2トランジスタM
2がターンオンする。その結果、第1トランジスタM
1および第2トランジスタM
2を介して放電電流I
Bが流れ、内部ライン201(出力トランジスタM
Hのゲート容量)から電荷が放電され、ゲート電圧V
Gが低下する。第1トランジスタM
1は、ソースフォロア型のクランプ回路として機能し、ゲート電圧V
Gのローレベルは、V
REGB=V
IN-(V
Z-V
TH)にクランプされる。
【0105】
そして制御信号SCTRLがハイの期間(オン時間TON)、補助電流IAUXによって内部ライン201の電荷が放電され、内部ライン201の電圧VGが時間とともに緩やかに放電される。ただしIAUX≪IBであるから、IAUXは出力トランジスタMHのターンオン動作には影響しない。
【0106】
また入力電圧VINが高い状態では、制御信号SCTRLはパルス信号であり、オン時間TONにおける内部電源電圧VREGBの低下幅はそれほど大きくないため、出力トランジスタMHのゲートソース間電圧VGSがその耐圧を超えることはない。
【0107】
制御信号SCTRLがローになると、第2トランジスタM2がターンオフする。出力トランジスタMHのゲート容量は抵抗R1に流れる充電電流IRによって充電され、ゲート電圧VGが上昇し、出力トランジスタMHがターンオフする。
【0108】
図11は、
図9の入力電圧V
INが低いときの動作を説明する図である。ここでは低電圧状態における制御信号S
CTRLのデューティ比が100%とする。制御信号S
CTRLがハイに遷移すると、電流I
Bによって出力トランジスタM
Hのゲートが放電され、ゲート電圧V
Gは内部電源電圧V
REGBまで低下する。ただし、ΔV、すなわちゲートソース間電圧が小さいため、ターンオンの直後、出力トランジスタM
Hはフルオンできず、出力電圧V
OUTは、入力電圧V
INよりも低くなる。
【0109】
そして制御信号SCTRLがハイの期間(オン時間TON)、補助電流IAUXによって内部ライン201の電荷が放電され、ゲート電圧VGが時間とともに緩やかに低下する。低電圧状態では、オン時間TONが長いため、ゲート電圧VGは、0V付近(あるいはクランプ回路280によりクランプされるレベル)まで低下し、電位差ΔVが大きくなる。その結果、出力トランジスタMHのゲート電圧VGが低下していき、出力トランジスタMHのオン抵抗が小さくなり、出力電圧VOUTは入力電圧VINに近づいていく。
【0110】
実施の形態2によっても、実施の形態1と同様に、低電圧状態における出力トランジスタMHのオン抵抗を小さくでき、消費電力を低減できる。
【0111】
(実施の形態3)
図12は、実施の形態3に係る出力回路100Cの回路図である。駆動回路200Cは、
図9の出力回路100Bに加えて、第3トランジスタM
3およびサブドライバ220を備える。
【0112】
第3トランジスタM3は、入力端子INと内部ライン201の間に設けられ、制御信号SCTRLに応じて第2トランジスタM2と相補的にオン、オフする。より詳しくは第3トランジスタM3はPチャンネルMOSETであり、入力端子INとゲートライン202の間に設けられる。
【0113】
サブドライバ220は、出力トランジスタMHのオフ期間(SCTRLがロー)において、第3トランジスタM3をオンする。たとえばサブドライバ220は、VDD-VGND間でスイッチングする制御信号SCTRLを、適切なハイ電圧とロー電圧の間(たとえばVIN-VREGB間)でスイッチングするゲート信号VG3にレベルシフトする。このロー電圧VREGBは、出力トランジスタMHのゲート電圧VGのロー電圧と同じであってもよい。
【0114】
以上が出力回路100Cの構成である。この出力回路100Cでは、制御信号S
CTRLがローになると第3トランジスタM
3がターンオンし、第3トランジスタM
3に流れる電流I
Aによって出力トランジスタM
Hのゲート容量が充電される。これにより、
図9の出力回路100Bに比べて、出力トランジスタM
Hのターンオフ時間を短くでき、高速なスイッチングが可能となる。
【0115】
なお、実施の形態3では、以下の関係が成り立つことが好ましい。
(条件1)
補助電流IAUXは、出力トランジスタMHのオン期間(SCTRL=H)において、第1トランジスタM1および第2トランジスタM2を介して出力トランジスタMHのゲートからシンクされる放電電流IBよりも十分に小さい。
IAUX≪IB
たとえばIAUXは、IBの1/1000~1/200程度とすることが好ましい。
【0116】
(条件2)
補助電流IAUXは、非低電圧状態における出力トランジスタMHのオフ期間において、内部ライン201に流れ込む充電電流IAより小さく規定される。この電流IAは、主として第3トランジスタM3に流れる電流である。これにより補助電流IAUXはターンオフ動作に影響を与えない。
IAUX<IA
【0117】
また補助電流IAUXは、低電圧状態における出力トランジスタMHのオン期間において、内部ライン201に流れ込む電流IR(LOW)より大きく定められる。この電流IR(LOW)は、主としてインピーダンス素子R1に流れる電流である。
IAUX>IR(LOW)
【0118】
(用途)
続いて出力回路100の用途を説明する。上述の半導体装置(出力回路)は、メカリレーの駆動回路に用いることができる。
図13は、リレー装置400のブロック図である。リレー装置400は、たとえば自動車、家電機器、産業機器、運輸機器、農業機器に用いられ、主に大電流のパワーラインの遮断、導通の制御に利用される。
【0119】
リレー装置400は、メカリレー410およびその駆動回路500を備える。リレー装置400はジュール化されてもよい。
【0120】
メカリレー410は、コイル412およびスイッチ414を含む。駆動回路500は、上述の半導体装置300に相当し、ハイサイドトランジスタMH、ローサイドトランジスタML、ハイサイドドライバ502、ローサイドドライバ504、コントローラ506を備える。ハイサイドトランジスタMHおよびローサイドトランジスタMLは、ハーフブリッジ回路を形成している。コントローラ506は、外部からの制御信号ENにもとづいて、ハイサイドトランジスタMH、ローサイドトランジスタMLそれぞれの制御信号SCTRLH,SCTRLLを生成する。ハイサイドトランジスタMHおよびハイサイドドライバ502は、上述の出力回路100に対応する。ハイサイドドライバ502は、上述の駆動回路200に対応しており、制御信号SCTRLHにもとづいてハイサイドトランジスタMHを駆動する。ローサイドドライバ504は、制御信号SCTRLLにもとづいてローサイドトランジスタMLを駆動する。
【0121】
図14は、リレー装置400を備える自動車600の斜視図である。自動車600は、複数のリレー602,604,606を備える。あるリレー602は、ワイパーやウォッシャーに用いられる。また別のリレー604は、パワーウィンドウ、ドアロック、パワーシート、パワースライドドアに用いられる。さらに別のリレー606は、ヘッドライト、スタータなどに用いられる。
【0122】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【0123】
(変形例1.1)
実施の形態1~3では、MOSFETで構成された半導体装置を説明したがその限りでなく、任意のMOSFETを、バイポーラトランジスタなどに置換することができる。この場合、上の説明において、ゲートをベース、ドレインをコレクタ、ソースをエミッタと読み替えればよい。
【0124】
(変形例1.2)
実施の形態1~3では、出力トランジスタMHが半導体装置300に集積化される場合を説明したがその限りでなく、出力トランジスタMHとしてディスクリート素子を用いてもよい。
【0125】
(変形例1.3)
半導体装置300の用途は、リレーの駆動回路には限定されず、DC/DCコンバータなどのスイッチング電源、モータ駆動回路(インバータ)、AC/DCコンバータ、DC/ACコンバータ(インバータ)、2次電池の充放電システムやパワーコンディショナなどにも利用することができる。
【0126】
(変形例1.4)
実施の形態1~3では、低電圧状態(減電圧状態)におけるオン抵抗の増大を抑制する技術として、本発明の一側面を説明したが、本発明の適用はその限りでなく、入力電圧V
INが高い状態(非低電圧状態)で使用されるアプリケーションにおいても本発明は有用である。すなわち
図1に示すようなソースフォロア型の電圧源6では、
V
REGB=V
BIAS+V
TH
が成り立つ。したがって入力電圧V
INの高低にかかわらず、バイアス電圧V
BIASよりもトランジスタM
1のゲートソース間電圧V
THだけ高い電圧が、オン期間における出力トランジスタM
Hのゲート電圧V
Gとなっている。言い換えれば、V
TH分、出力トランジスタM
1のゲートソース間電圧V
GSが小さくなっていると把握することもできる。本発明は、入力電圧V
INの高低にかかわらず、V
THの影響を低減したい場合に(たとえば出力トランジスタのしきい値V
GS(th)よりも十分に大きな定電圧V
Zが生成できない状況など)、広く用いることができる。
【0127】
(実施の形態4)
図15は、実施の形態4に係る出力回路100の回路図である。出力回路100は、出力トランジスタM
Hと、駆動回路200を備える。本実施の形態において、出力回路100は、ひとつの半導体基板に集積化された機能IC(半導体装置300)の一部である。
【0128】
出力トランジスタMHは、ハーフブリッジ回路(単相インバータ)の上アームであってもよい。あるいは出力トランジスタMHは、フルブリッジ回路や3相インバータの1本のレグの上アームであってもよい。出力端子OUTには、インダクタやトランス、モータコイル、リレーのコイルをはじめとする誘導性素子が接続されてもよい。あるいは、出力トランジスタMHは、降圧コンバータ(Buck Converter)のスイッチングトランジスタであってもよい。
【0129】
出力トランジスタMHは、入力端子INと出力端子OUTの間に設けられる。出力トランジスタMHは、PチャンネルMOSFETであり、ソースが入力端子INと接続され、ドレインが出力端子OUTと接続される。出力トランジスタMHは、GaNFETであってもよいし、IGBT(Insulated Gate Bipolar Transistor)であってもよいし、PNP型のバイポーラトランジスタであってもよい。
【0130】
駆動回路200は、制御信号SCTRLに応じて出力トランジスタMHを駆動する。具体的には、制御信号SCTRLがオンレベル(たとえばハイ)のとき出力トランジスタMHをオンし、制御信号SCTRLがオフレベル(たとえばロー)のとき出力トランジスタMHをオフする。制御信号SCTRLは、典型的にはパルス信号であるが、その限りでなく、DC信号であってもよい。出力端子OUTには、制御信号SCTRLに応じた出力電圧VOUTが発生し、出力電圧VOUTは、出力トランジスタMHがオンのとき入力電圧VINであり、出力トランジスタMHがオフのとき、接地電圧VGNDもしくはハイインピーダンス状態となる。
【0131】
駆動回路200は、ターンオフ回路210およびターンオン回路230を備える。ターンオフ回路210は、出力トランジスタMHのオフ期間において、出力トランジスタMHの制御電極(ゲート)に充電電流を供給し、出力トランジスタMHのゲート電圧VGを入力電圧VINの近傍まで上昇させ、出力トランジスタMHをターンオフする。
【0132】
ターンオン回路230は、第1トランジスタM1および第2トランジスタM2を含む。第1トランジスタM1はPチャンネルMOSFETであり、その第1電極(ソース)は出力トランジスタMHの制御電極(ゲート)に接続され、その制御電極(ゲート)にはバイアス電圧VBIAS1が供給される。バイアス電圧VBIAS1は、一定電圧であってもよい。この場合、第1トランジスタM1はソースフォロア型のクランプ回路として動作し、ゲートライン202の電位VGが、VL=VBIAS1+VTHを下限としてクランプされる。VLをクランプレベルと称する。ここで、VL<VIN-VGS(th)が成り立つ。
【0133】
第2トランジスタM2は、NチャンネルMOSFETであり、第1トランジスタM1の第2電極(ドレイン)と接地の間に設けられる。第2トランジスタM2は、制御信号SCTRLがオンレベル(ハイ)であるとき、オンとなるように制御される。
【0134】
以上が出力回路100の構成である。続いてその動作を説明する。
【0135】
制御信号SCTRLがオフレベルであるとき、ターンオン回路230の第2トランジスタM2はオフであり、したがってゲートライン202から接地に流れる放電電流I2はゼロである。出力トランジスタMHのゲートには、ターンオフ回路210からの充電電流I1が供給され、ゲート電圧VGは入力電圧VIN付近まで上昇し、出力トランジスタMHはオフとなる。
【0136】
制御信号SCTRLがオンレベルであるとき、ターンオン回路230の第2トランジスタM2がオンとなる。このとき、ゲートライン202から第1トランジスタM1および第2トランジスタM2を介して放電電流I2が流れる。放電電流I2によってゲート容量が放電されるとゲート電圧VGが低下していき、ゲートソース間電圧VGSがしきい値VGS(th)を超えると、出力トランジスタMHがターンオンする。ゲート電圧VGは、クランプレベルVLまで低下したところで、第1トランジスタM1によってクランプされる。
【0137】
以上が出力回路100の動作である。この出力回路100によれば、出力トランジスタM
Hをターンオンする際の放電電流I
2は、接地に流れ、バイアス電圧V
BIAS1の発生ノードに流れ込まないため、
図1の電源電圧V
REGBに相当するバイアス電圧V
BIAS1、ひいてはクランプレベルV
Lを揺らさない。したがって、バイアス電圧V
BIAS1(クランプレベルV
L)を安定化させるためのキャパシタが不要となり、あるいはその容量値を小さくできる。
【0138】
(実施例4.1)
図16は、実施例4.1に係る出力回路100Aを備える半導体装置300Aの回路図である。ターンオフ回路210Aは、入力端子INと出力トランジスタM
Hのゲート(ゲートライン202)の間に設けられた第1抵抗R
1を含む。
【0139】
駆動回路200Aは、第1電圧源250をさらに含む。第1電圧源250は、第1トランジスタM1のゲートに、バイアス電圧VBIAS1を供給する。バイアス電圧VBIAS1は、入力電圧VINよりも所定電圧幅ΔVだけ低い電圧であり、ΔV>VGS(th)+VTHが成り立っている。第1電圧源250は、たとえば第1定電圧素子252および第1電流源254を含む。第1定電圧素子252は、ツェナーダイオードやダイオードを含み、その両端間電圧ΔVは、一定値をとる。
【0140】
以上が出力回路100Aの構成である。続いてその動作を説明する。
図17は、
図16の出力回路100Aの動作波形図である。
【0141】
制御信号S
CTRLがハイの区間、第2トランジスタM
2はオンであり、第2トランジスタM
2と第1トランジスタM
1の接続ノードN
1の電圧V
Aは、接地電圧V
GNDとなる。第2トランジスタM
2がオンのとき、出力トランジスタM
Hのゲートから、第1トランジスタM
1および第2トランジスタM
2を介して放電電流I
2が引き抜かれる。その結果、出力トランジスタM
Hのゲート電圧V
Gは、V
L=V
IN-ΔV+V
THとなり、出力トランジスタM
Hはオンとなる。
図17では、ΔV=5Vとして示される。
【0142】
制御信号SCTRLがローの区間、第2トランジスタM2はオフであり、放電電流I2がゼロとなる。出力トランジスタMHのゲート電圧VGは、第1抵抗R1によってプルアップされ、第1抵抗R1を介して流れる充電電流I1によって出力トランジスタMHのゲート容量が充電され、入力電圧VINまで上昇し、出力トランジスタMHはターンオフする。このときノードN1の電位VAは、入力電圧VINに近づいていく。第1トランジスタM1のドレイン電圧VAの変動は、第1トランジスタM1のゲート電圧、すなわちバイアス電圧VBIAS1の変動を引き起こす。ただし、バイアス電圧VBIAS1は、出力トランジスタMHのオン期間においてのみ利用されるため、バイアス電圧VBIAS1の変動は、回路動作に影響を与えないことに留意されたい。
【0143】
実施例4.1は、簡易な構成で、
図15の出力回路100を具現化できるという利点がある。その反面、
図16の出力回路100Aには、以下の問題がある。第1トランジスタM
1をターンオフする際のゲート電圧V
Gのスルーレート(傾き)は、第1抵抗R
1の抵抗値によって規定される。
【0144】
高速なスイッチングが要求されるアプリケーションでは、第1抵抗R1の抵抗値を小さくする必要がある。ところが第1抵抗R1には、出力トランジスタMHのオン期間においても充電電流I1が流れ続ける。この充電電流I1は、第1トランジスタM1および第2トランジスタM2を経由して接地に捨てられており、無駄な電力を消費する。
【0145】
すなわち実施例4.1は、第1トランジスタM1のターンオンのスルーレートと消費電力がトレードオフの関係にあり、高速性と低消費電力の両立が求められるアプリケーションに採用することは難しい場合もある。以下の実施例では、高速性と低消費電力の両立が可能な出力回路について説明する。
【0146】
(実施例4.2)
図18は、実施例4.2に係る出力回路100Bを備える半導体装置300Bの回路図である。ターンオフ回路210Bは、第1抵抗R
1に加えて、第3トランジスタM
3およびサブドライバ220を含む。第3トランジスタM
3は、PチャンネルMOSETであり、入力端子INとゲートライン202の間に設けられる。
【0147】
サブドライバ220は、出力トランジスタMHのオフ期間(SCTRLがロー)において、第3トランジスタM3をオンする。たとえばサブドライバ220は、VDD-VGND間でスイッチングする制御信号SCTRLを、適切なハイ電圧とロー電圧の間(たとえばVIN-VREGB間)でスイッチングするゲート信号VG3にレベルシフトする。このロー電圧VREGBは、出力トランジスタMHのゲート電圧VGのロー電圧と同じであってもよい。
【0148】
これにより、出力トランジスタM
Hのゲート容量の充電電流I
1を、第3トランジスタM
3によって生成できるため、出力トランジスタM
Hを高速にターンオフできる。第1抵抗R
1は十分に高くすることができるため、出力トランジスタM
Hのオン期間中に、第1抵抗R
1に流れる電流を小さくでき、無駄な消費電力を低減できる。このように、
図18の出力回路100Bによれば、高速性と低消費電力の両立が可能となる。
【0149】
図19は、
図18の出力回路100Bの具体的な構成例の回路図である。サブドライバ220は、
図15の駆動回路200と同様に構成され、具体的には、ターンオフ回路222およびターンオン回路224を含むことができる。
【0150】
より詳しくは、サブドライバ220は、
図16の駆動回路200Aと同様に構成できる。すなわち、サブドライバ220は、ターンオフ回路222に相当する第2抵抗R
2と、ターンオン回路224を形成する第4トランジスタM
4および第5トランジスタM
5を含む。第4トランジスタM
4のゲートには、バイアス電圧V
BIAS1が供給される。バイアス電圧V
BIAS1は、
図16と同様に、第1定電圧素子252と第1電流源254によって生成される。
【0151】
第5トランジスタM
5のゲートには、制御信号S
CTRLの反転信号#S
CTRLが入力され、出力トランジスタM
Hのオフ期間(S
CTRLがロー)においてオンとなる。
図19のサブドライバ220の動作は、
図16の駆動回路200Aの動作を同様であり、第3トランジスタM
3のゲート電圧V
G3は、V
INをハイ、V
L=V
BIAS1+V
THをローとする2値でスイッチングする。
【0152】
図17を参照して説明したように、制御信号S
CTRLがローとなると、第2トランジスタM
2がターンオフする。第2トランジスタM
2のターンオフは、そのドレイン電圧V
Aを変動させ、さらには第1トランジスタM
1のゲート容量の影響で、バイアス電圧V
BIAS1の変動を引き起こす。このバイアス電圧V
BIAS1は、第4トランジスタM
4のゲートにも供給されている。このとき第5トランジスタM
5をターンオンすると、第4トランジスタM
4のゲート電圧V
BIAS1の変動が第3トランジスタM
3のゲート電圧V
G3の変動となり、出力トランジスタM
Hのターンオフ動作(スルーレート等)に悪影響を及ぼす。
【0153】
反対に、第5トランジスタM5をターンオフすると、第4トランジスタM4のゲート容量の影響で、第4トランジスタM4のゲート電圧(すなわちバイアス電圧VBIAS1)が変動する。このとき第2トランジスタM2をターンオンすると、第1トランジスタM1のゲート電圧VBIAS1の変動が出力トランジスタMHのゲート電圧VGの変動となり、出力トランジスタMHのターンオン動作に悪影響を及ぼす。
【0154】
したがって、バイアス電圧VBIAS1の変動が許容できないほど大きい場合には、平滑用のキャパシタC2を追加し、変動幅を小さくする必要がある。
【0155】
(実施例4.3)
図20は、実施例4.3に係る出力回路100Cを備える半導体装置300Cの回路図である。実施例4.2(
図19)では、第1トランジスタM
1と第4トランジスタM
4が、共通の電圧源によってバイアスされていた。これに対して実施例4.3では、第1トランジスタM
1と第4トランジスタM
4が、別々の電圧源によってバイアスされる。具体的には駆動回路200Cは、第1電圧源250および第2電圧源260を含む。第2電圧源260は第1電圧源250と同様に構成され、第2定電圧素子262および第2電流源264を含む。
【0156】
以上が出力回路100Cの構成である。続いてその動作を説明する。
図21は、
図20の出力回路100Cの動作波形図である。制御信号S
CTRLに応じて、ターンオン回路230とサブドライバ220は相補的に動作する。したがって、2つの対応するノードN
1,N
2の電圧V
A,V
A’は相補的に変動し、バイアス電圧V
BIAS1,V
BIAS2も相補的に変動する。バイアス電圧V
BIAS1が利用されるのは、第2トランジスタM
2がオンする期間、つまり制御信号S
CTRLがハイであるオン期間であるが、このオン期間においてバイアス電圧V
BIAS1は安定である。同様にバイアス電圧V
BIAS2が利用されるのは、第5トランジスタM
5がオンする期間、つまり制御信号S
CTRLがローであるオフ期間であるが、このオフ期間においてバイアス電圧V
BIAS2は安定である。
【0157】
この出力回路100Cによれば、バイアス電圧V
BIAS1,V
BIAS2の変動は、出力トランジスタM
H、第3トランジスタM
3それぞれのゲート電圧V
G,V
G3のローに影響を与えない。したがって
図19のようなキャパシタC
2が不要となるため、回路面積を小さくできる。
【0158】
(実施例4.4)
図22は、実施例4.4に係る出力回路100Dを備える半導体装置300Dの回路図である。
図19や
図20の回路において、第3トランジスタM
3のゲート容量は、第2抵抗R
2によって充電される。したがって第3トランジスタM
3のサイズ(W/L)が大きい場合には、
図16の駆動回路200Aと同様の問題、すなわち、第3トランジスタM
3の駆動に関して、高速性と低消費電力化が両立できないという問題が生じうる。
この実施例では、第3トランジスタM
3およびサブドライバ220が2段、直列に接続されている。後段の第3トランジスタM
3_2は、入力端子INと出力トランジスタM
Hのゲートの間に設けられる。前段の第3トランジスタM
3_1は、入力端子INとひとつ後段の第3トランジスタM
3_2のゲートの間に設けられる。
【0159】
サブドライバ220_1は、制御信号SCTRLがハイのとき、第3トランジスタM3_1をオン、ローのとき第3トランジスタM3_1をオフする。サブドライバ220_1,220_2は同様に構成される。サブドライバ220_1の第4トランジスタM4_1のゲートは、第1トランジスタM1のゲートと共通にバイアスされる。
【0160】
(第5実施例)
図23は、第5実施例に係る出力回路100Eを備える半導体装置300Eの回路図である。第5実施例は、
図22の出力回路100Dをさらに多段化したものである。出力回路100Eには、複数(N個)の第3トランジスタM
3_1~M
3_Nおよび複数段(N段)のサブドライバ220_1~220_Nが設けられ、それらがカスケードに接続される。複数の第3トランジスタM3やサブドライバ220の構成素子のサイズ(駆動能力)は、後段ほど大きい。
【0161】
複数のサブドライバ220_1~220_Nは同様に構成される。i段目のサブドライバ220_i(1≦i≦N)は、対応する第3トランジスタM3_iを駆動する。最終段の第3トランジスタM3_Nは、入力端子INと出力トランジスタMHのゲートの間に設けられる。それより前段(1≦j≦N-1)の第3トランジスタM3_jは、入力端子INとひとつ後段の第3トランジスタM3_(j+1)のゲートの間に設けられる。
【0162】
第1トランジスタM1および第1トランジスタM1と1段飛ばしで隣接する第4トランジスタM4_N,M4_(N-2),・・・のゲートは、共通の電圧源250によってバイアスされる。残りの第4トランジスタM4_(N-1),M4_(N-3)・・・のゲートは、共通の別の電圧源260によってバイアスされる。
【0163】
(用途)
続いて出力回路100の用途を説明する。上述の半導体装置(出力回路)は、メカリレーの駆動回路に用いることができる。リレー装置およびそれを備える自動車については、
図13,14を参照して説明した通りである。
【0164】
(変形例4.1)
実施の形態4では、MOSFETで構成された半導体装置を説明したがその限りでなく、任意のMOSFETを、バイポーラトランジスタなどに置換することができる。この場合、上の説明において、ゲートをベース、ドレインをコレクタ、ソースをエミッタと読み替えればよい。
【0165】
(変形例4.2)
実施の形態4では、出力トランジスタMHが半導体装置300に集積化される場合を説明したがその限りでなく、出力トランジスタMHとしてディスクリート素子を用いてもよい。
【0166】
(変形例4.3)
半導体装置300の用途は、リレーの駆動回路には限定されず、DC/DCコンバータなどのスイッチング電源、モータ駆動回路(インバータ)、AC/DCコンバータ、DC/ACコンバータ(インバータ)、2次電池の充放電システムやパワーコンディショナなどにも利用することができる。
【0167】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【0168】
100 出力回路
MH 出力トランジスタ
200 駆動回路
201 内部ライン
202 ゲートライン
210 ターンオフ回路
204 ドライバ
220 サブドライバ
222 ターンオフ回路
224 ターンオン回路
230 ターンオン回路
240 バイアス回路
242 定電圧素子
244 電流源
250 第1電圧源
252 第1定電圧素子
254 第1電流源
260 第2電圧源
262 第2定電圧素子
264 第2電流源
270 電圧補正回路
272 電流源
280 クランプ回路
300 半導体装置
R1 インピーダンス素子、第1抵抗
R2 第2抵抗
M1 第1トランジスタ
M2 第2トランジスタ
M3 第3トランジスタ
M4 第4トランジスタ
M5 第5トランジスタ
400 リレー装置
410 メカリレー
500 駆動回路