(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-09-02
(45)【発行日】2022-09-12
(54)【発明の名称】調整可能なバッファ回路
(51)【国際特許分類】
H03K 19/0175 20060101AFI20220905BHJP
【ＦＩ】
H03K19/0175 290
【請求項の数】
12
【外国語出願】
(21)【出願番号】P 2019228156
(22)【出願日】2019-12-18
(62)【分割の表示】P 2017552830の分割
【原出願日】2015-12-01
(65)【公開番号】P2020065267
(43)【公開日】2020-04-23
【審査請求日】2020-01-10
【審判番号】
【審判請求日】2021-11-08
(31)【優先権主張番号】14/681,898
(32)【優先日】2015-04-08
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】591025439
【氏名又は名称】ザイリンクス インコーポレイテッド
【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】チャン， ウェンフォン
(72)【発明者】
【氏名】ウパディヤヤ， パラッグ
【合議体】
【審判長】角田 慎治
【審判官】丸山 高政
【審判官】衣鳩 文彦
(56)【参考文献】
【文献】米国特許第７２０２７０６（ＵＳ，Ｂ１）
【文献】米国特許出願公開第２００５／００５７３１５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００８／０２０４１７１（ＵＳ，Ａ１）
【文献】特開平１－２５９６２３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
H03K
(57)【特許請求の範囲】
【請求項1】
コモンモードロジック（ＣＭＬ）バッファ装置であって、第１の入力および第２の入力を含む差動入力信号対（１１６，１１８）と、
第１の出力（１２２）および第２の出力（１２０）を含む差動出力信号対（１２０，１２２）と、
電流源（１１２）と、
基準電圧（１０２）と、
第１の金属酸化物半導体（ＭＯＳ）トランジスタ対（１１０）であって、
前記第１の入力に接続されたゲートを有し、前記電流源と前記第１の出力との間に直列に接続された第１のＭＯＳトランジスタ（２２２）と、
前記第２の入力に接続されたゲートを有し、前記電流源と前記第２の出力との間に直列に接続された第２のＭＯＳトランジスタ（２２４）と
を含む第１のＭＯＳトランジスタ対（１１０）と、
第２のＭＯＳトランジスタ対（１０６）であって、
前記基準電圧と前記第１の出力との間に直列に接続された第３のＭＯＳトランジスタ（２０６）と、
前記基準電圧と前記第２の出力との間に直列に接続された第４のＭＯＳトランジスタ（２０８）と
を含む第２のＭＯＳトランジスタ対（１０６）と、
第１の調整回路（１０４）であって、
前記第１の出力と前記第３のＭＯＳトランジスタのゲートとの間に、第２の抵抗（２１０）に直列に接続された第１の抵抗（２１２）と、前記第２の抵抗に並列に接続された第１のバイパススイッチ（２１８）とを、少なくとも含み、前記第１の出力と前記第３のＭＯＳトランジスタのゲートとの間の第１の抵抗値を調整するために、制御信号に応答して、前記第１のバイパススイッチをイネーブルまたはディスエーブルするように構成されていて、
前記基準電圧と第３のスイッチ（２３２）との間に直列に接続された第１のコンデンサ（２２８）と、前記第３のＭＯＳトランジスタのゲートに接続された第３のスイッチとを含む、第１の調整回路（１０４）と、
第２の調整回路（１０８）であって、
前記第２の出力と前記第４のＭＯＳトランジスタのゲートとの間に、第４の抵抗（２１６）に直列に接続された第３の抵抗（２１４）と、前記第４の抵抗に並列に接続された第２のバイパススイッチ（２２０）とを、少なくとも含み、前記第２の出力と前記第４のＭＯＳトランジスタのゲートとの間の第２の抵抗値を調整するために、前記制御信号に応答して、前記第２のバイパススイッチをイネーブルまたはディスエーブルするように構成されていて、
前記基準電圧と第４のスイッチ（２３４）との間に直列に接続された第２のコンデンサ（２３０）と、前記第４のＭＯＳトランジスタのゲートに接続された第４のスイッチとを含む、第２の調整回路（１０８）と
を備え、
前記第１の調整回路が、前記第３のＭＯＳトランジスタの前記ゲートと前記基準電圧との間の第１の容量値を調整するように更に構成され、
前記第２の調整回路が、前記第４のＭＯＳトランジスタの前記ゲートと前記基準電圧との間の第２の容量値を調整するように更に構成されており、
前記制御信号が異なる動作周波数に対して異なる伝達関数を提供する、
装置。
【請求項2】
前記コモンモードロジックバッファ装置が、前記第１の抵抗値および前記第２の抵抗値に従って変化する入出力伝達関数を有する、請求項１に記載の装置。
【請求項3】
前記入出力伝達関数の変化が、前記入出力伝達関数の極の変化に対応する、請求項２に記載の装置。
【請求項4】
前記第２のＭＯＳトランジスタ対の前記トランジスタ（２０６，２０８）が、それぞれアクティブインダクタとして機能するように構成される、請求項１から３のいずれか一項に記載の装置。
【請求項5】
前記装置が、誘導性ピーキングを有するＣＭＬバッファ回路として動作するように構成される、請求項４に記載の装置。
【請求項6】
コモンモードロジック（ＣＭＬ）バッファ回路を使用する方法であって、第１の金属酸化物半導体（ＭＯＳ）トランジスタ対（１１０）のゲート間に差動入力電圧（１１６，１１８）を印加すること（７０２）であって、前記第１のＭＯＳトランジスタ対は、第１のＭＯＳトランジスタ（２２２）と第２のＭＯＳトランジスタ（２２４）とを含む、印加すること（７０２）と、
前記第１のＭＯＳトランジスタ対を用いて、２つの出力パスの間に差動電流を生成すること（７０４）と、
調整回路（１０４，１０８）に接続され、第１の周波数に極を有する第１の伝達関数を使用して前記差動入力電圧から第１の出力（１２２）及び第２の出力（１２０）において差動出力信号を供給するように構成され、第３のＭＯＳトランジスタ（２０６）及び第４のＭＯＳトランジスタ（２０８）を含む第２のＭＯＳトランジスタ対（１０６）に前記差動電流を印加すること（７０６）と、
前記第１の出力と前記第３のＭＯＳトランジスタのゲートとの間の第１の抵抗値を調整することであって、第１の抵抗（２１２）が、前記第１の出力と前記第３のＭＯＳトランジスタの前記ゲートとの間に、第２の抵抗（２１０）に直列に接続され、第１のバイパススイッチ（２１８）を制御することにより、前記第１のバイパススイッチが前記第２の抵抗に並列に接続される、第１の抵抗値を調整することと、
前記第２の出力と前記第４のＭＯＳトランジスタのゲートとの間の第２の抵抗値を調整することであって、第３の抵抗（２１４）が、前記第２の出力と前記第４のＭＯＳトランジスタの前記ゲートとの間に、第４の抵抗（２１６）に直列に接続され、第２のバイパススイッチ（２２０）を制御することにより、前記第２のバイパススイッチが前記第４の抵抗に並列に接続される、第２の抵抗値を調整することと、
前記第２のＭＯＳトランジスタ対のゲートと前記第２のＭＯＳトランジスタ対に接続された基準電圧との間の容量値を調整する前記調整回路によって受信された制御信号に応答して、前記極を前記第１の周波数とは異なる第２の周波数に変更すること（７１４）と
を含み、第１のコンデンサ（２２８）が、前記基準電圧と、前記第３のＭＯＳトランジスタのゲートに接続された第３のスイッチ（２３２）との間に直列に接続されており、第２のコンデンサ（２３０）が、前記容量値を調整するために、前記基準電圧と、前記第４のＭＯＳトランジスタのゲートに接続された第４のスイッチ（２３４）との間に直列に接続されている、
方法。
【請求項7】
前記ＣＭＬバッファ回路への入力として印加される信号の動作周波数を決定すること（７１０）を更に含む、請求項６に記載の方法。
【請求項8】
前記極を変更すること（７１４）が、前記動作周波数を決定することに応答する、請求項７に記載の方法。
【請求項9】
前記調整回路によって受信された前記制御信号に応答して、前記極を前記第２の周波数に変更すること（７１４）が、前記ＣＭＬバッファ回路の抵抗値を調整することを含む、請求項６から８のいずれか一項に記載の方法。
【請求項10】
前記調整回路によって受信された前記制御信号に応答して、前記極を前記第２の周波数に変更すること（７１４）が、コンデンサを前記ＣＭＬバッファ回路に対して接続または切断することを含む、請求項６から９のいずれか一項に記載の方法。
【請求項11】
前記第１のＭＯＳトランジスタ対を用いて、２つの出力パスの間に前記差動電流を生成すること（７０４）が、前記第１のＭＯＳトランジスタ対のトランジスタ間に電流源からの電流を配分することを含む、請求項６から１０のいずれか一項に記載の方法。
【請求項12】
前記電流源によって供給される電流の量を調整することを更に含む、請求項１１に記載の方法。【発明の詳細な説明】
【技術分野】
【0001】
本開示は、一般に、調整可能な周波数応答を有するバッファ回路に関し、より詳細には、調整可能な出力伝達関数を有するコモンモードロジックバッファに関する。
【背景技術】
【0002】
バッファ回路、すなわち増幅回路は、ある回路から別の回路への電気インピーダンス変換を提供する。バッファ回路は、所望の入出力比（利得）および特定の帯域幅で構成することができる。利得は、１であってもよいし、又は１より小さい、若しくは１より大きくてもよい。利得は、負または正であってもよい。帯域幅は、バッファ回路の利得が特定の範囲内にある周波数範囲から決定することができる。特に明記しない限り、帯域幅は、利得の３デシベル（ｄＢ）の範囲に相当する。
【0003】
ある特定のタイプのバッファ回路は、無線通信システム、シリアルデータプロトコル、および他の高速シグナリングソリューションで使用される高速信号に関連して使用することができるコモンモードロジック（ＣＭＬ）バッファである。ＣＭＬバッファ回路の特定のアプリケーションには、プログラマブルロジックデバイス（ＰＬＤ）が含まれるが、これに限定されるものではない。
【0004】
プログラマブルロジックデバイス（ＰＬＤ）は、特定の論理機能を実行するようにプログラムすることができる周知のタイプのプログラム可能な集積回路（ＩＣ）である。１つのタイプのＰＬＤであるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、典型的には、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、例えば、入出力ブロック（ＩＯＢ）、コンフィギュラブル論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、乗算器、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、ディレイロックループ（ＤＬＬ）、ペリフェラル・コンポーネント・インターコネクト・エクスプレス（ＰＣＩｅ）およびイーサネットなどのバスまたはネットワークインターフェースを含むことができる、様々なタイプの論理ブロックを含む。
【0005】
各プログラマブルタイルは、典型的には、プログラマブルインターコネクトとプログラマブルロジックの両方を含む。プログラマブルインターコネクトは、典型的には、プログラマブルインターコネクトポイント（ＰＩＰ）によって相互接続された様々な長さの多数のインターコネクトラインを含む。プログラマブルロジックは、例えば、ファンクションジェネレータ、レジスタ、算術論理などを含むことができるプログラマブルエレメントを使用して、ユーザーデザインの論理を実装する。
【0006】
プログラマブルインターコネクトおよびプログラマブルロジックは、プログラマブルエレメントがどのように構成されるかを定める内部コンフィギュレーションメモリセルにコンフィギュレーションデータのストリームをロードすることによって、典型的にはプログラムされる。コンフィギュレーションデータは、メモリから（例えば、外部ＰＲＯＭから）読み出すことができ、または外部デバイスによってＦＰＧＡに書き込むことができる。それから、個々のメモリセルの集合的な状態が、ＦＰＧＡの機能を決定する。
【発明の概要】
【0007】
実施形態は、第１の入力および第２の入力を含む差動入力信号対を含むコモンモードロジックバッファ装置に向けられている。差動出力信号対が、第１の出力および第２の出力を含む。電流源が電流を供給し、基準電圧が存在する。第１の金属－酸化物－半導体（ＭＯＳ）トランジスタ対は、ゲートが第１の入力に接続され、電流源と第１の出力との間に直列に接続された第１のＭＯＳトランジスタと、ゲートが第２の入力に接続され、電流源と第２の出力との間に直列に接続された第２のＭＯＳトランジスタとを含む。第２のＭＯＳトランジスタ対は、基準電圧と第１の出力との間に直列に接続された第３のＭＯＳトランジスタと、基準電圧と第２の出力との間に直列に接続された第４のＭＯＳトランジスタとを含む。第１の調整回路は、制御信号に応答して、第１の出力と第３のＭＯＳトランジスタのゲートとの間の第１の抵抗値を調整するように構成される。第２の調整回路は、制御信号に応答して、第２の出力と第４のＭＯＳトランジスタのゲートとの間の第２の抵抗値を調整するように構成される。
【0008】
任意選択で、第１の調整回路および第２の調整回路はそれぞれ、それぞれの１組の抵抗と、１組の抵抗のうちの１つと並列の少なくとも１つのそれぞれのバイパススイッチ接続とを含む。
【0009】
任意選択で、コモンモードロジックバッファ装置は、第１の抵抗値および第２の抵抗値に従って変化する入出力伝達関数を有する。
【0010】
任意選択で、入出力伝達関数の変化は、入出力伝達関数の極における変化に対応する。
【0011】
任意選択で、第２のＭＯＳトランジスタ対のトランジスタはそれぞれ、アクティブインダクタとして機能するように構成される。
【0012】
任意選択で、本装置は、誘導性ピーキングを有するＣＭＬバッファ回路として動作するように構成される。
【0013】
任意選択で、第１の調整回路は、制御信号に応答して、第３のＭＯＳトランジスタのゲートと基準電圧との間の第１の容量値を調整するようにさらに構成される。
【0014】
任意選択で、第２の調整回路は、制御信号に応答して、第４のＭＯＳトランジスタのゲートと基準電圧との間の第２の容量値を調整するようにさらに構成される。
【0015】
様々な実施形態が、コモンモードロジック（ＣＭＬ）バッファ回路を使用する方法に向けられている。差動入力電圧が、第１のＭＯＳトランジスタ対のゲート間に印加される。第１のＭＯＳトランジスタ対を用いて、２つの出力パスの間に差動電流が生成される。差動電流は、第２のＭＯＳトランジスタ対を含み、第１の周波数に極を有する第１の伝達関数を使用して差動入力電圧からの出力信号を提供するように構成された調整回路に印加される。調整回路によって受信された制御信号に応答して、極は、第１の周波数とは異なる第２の周波数に変更される。
【0016】
任意選択で、本方法は、ＣＭＬバッファ回路への入力として印加される信号の動作周波数を決定することをさらに含む。
【0017】
任意選択で、極を変更することは、動作周波数を決定することに応答する。
【0018】
任意選択で、調整回路によって受信された制御信号に応答して、極を第２の周波数に変更することは、ＣＭＬバッファ回路の抵抗値を調整することを含む。
【0019】
任意選択で、調整回路によって受信された制御信号に応答して、極を第２の周波数に変更することは、ＣＭＬバッファ回路の容量値を調整することを含む。
【0020】
任意選択で、ＭＯＳトランジスタ対を用いて、２つの出力パス間に差動電流を生成することは、ＭＯＳトランジスタ対のトランジスタ間に電流源からの電流を配分することを含む。
【0021】
任意選択で、本方法は、電流源によって供給される電流の量を調整することをさらに含む。
【0022】
いくつかの実施形態では、コモンモードロジックバッファ装置は、ソース電流を供給するように構成された電流源を含む。入力段は、ソース電流から入力差動電圧に基づいて、２つの出力パス間に差動電流を生成するように構成された第１のＭＯＳトランジスタ対を含む。出力段は、２つの出力パスのそれぞれに提供される実効インピーダンスに基づいて出力差動電圧を生成するように構成された第２のＭＯＳトランジスタ対を含む。調整回路は、制御信号に応答して、第２のＭＯＳトランジスタ対の実効インピーダンスを調整するように構成される。
【0023】
任意選択で、第２のＭＯＳトランジスタ対の実効インピーダンスは、制御信号に応答して調整可能な値を有する誘導性インピーダンスを含む。
【0024】
任意選択で、本装置は、誘導性ピーキングを有するＣＭＬバッファ回路として動作するように構成される。
【0025】
任意選択で、第２のＭＯＳトランジスタ対は、それぞれがアクティブインダクタとして機能するように構成された２つのＭＯＳトランジスタを含む。
【0026】
他の特徴が、以下の詳細な説明および特許請求の範囲の考察から認識されるであろう。
【0027】
本方法、装置およびシステムの様々な態様および特徴が、以下の詳細な説明を考察し、図面を参照することにより、明らかになるであろう。
【図面の簡単な説明】
【0028】
【図1】本開示の実施形態に従う、ＣＭＬバッファ回路のブロック図を示す。
【図2】様々な実施形態に従う、ＣＭＬバッファ回路の回路図を示す。
【図3】本開示の実施形態に従う、複数の選択肢を有する調整回路および制御ロジックを示す。
【図4】本開示の実施形態に従う、出力トランジスタ対の１つのトランジスタの小信号等価回路を示す。
【図5】本開示の実施形態に従う、ＣＭＬバッファ回路の入出力伝達関数を示す。
【図6】開示された回路およびプロセスが実装され得るプログラム可能な集積回路（ＩＣ）を示す。
【図7】本開示の実施形態による、ＣＭＬバッファ回路を使用するためのフロー図を示す。
【発明を実施するための形態】
【0029】
以下の説明では、本明細書に示される特定の例を説明するために、多数の特定の詳細が説明される。しかしながら、当業者には明らかなように、１つ以上の他の例および／またはこれらの例の変形例が、以下に示される特定の詳細のすべてを伴うことなく実施されてもよい。他の場合には、本明細書の例の説明を不明瞭にしないように、周知の特徴については詳細には説明していない。説明を容易にするために、同じ要素または同じ要素の追加の例を指すために、同じ参照番号が異なる図で使用され得る。
【0030】
本明細書で説明される様々な実施形態は、制御信号に応答してその入出力伝達関数を調整するように構成されたＣＭＬバッファ回路に向けられている。入出力伝達関数の調整は、異なる動作周波数に対して異なる伝達関数を提供することにより、大きな有効帯域幅を提供するのに特に有用であり得る。例えば、ＣＭＬバッファ回路は、ＰＬＤの一部として使用することができる。制御信号の値は、ＰＬＤの特定のユーザの設計によって使用されるシグナリング周波数に基づいて選択することができる。制御信号の別の値は、ＰＬＤの別の設計によって使用される別の信号周波数に基づいて選択することができる。さらに、同じ設計内で、動作中に制御信号の値を調整することができる。例えば、値は、１つ以上の異なる通信モードに対応するように選択することができ、異なるモードは、ＣＭＬバッファ回路の異なる動作周波数を有する。
【0031】
ＣＭＬバッファ回路は、共同して差動入力信号を受信するように構成された１対の金属酸化物半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）で構成することができる。１対のＭＯＳトランジスタは、差動入力信号に基づく差動電流を生成することができる。例えば、ＭＯＳトランジスタは、入力信号の関数として２つの出力パスの間で電流を分割することができる。電流は、（一定の）電流源によって供給することができる。それぞれの出力パス上の１対のインピーダンス素子が、差動電流の印加によって差動出力信号を生成することができる。
【0032】
いくつかのアプローチでは、１対のインピーダンス素子は、（主に）抵抗性のインピーダンスを提供することができる。このような技術が使用される場合、帯域幅が増加すると、電流源は、入力に依存しないバイアスをＣＭＬバッファ回路に提供し、最大出力振幅は、抵抗性インピーダンス（ＲＬ）と電流源の電流（Ｉｔａｉｌ）の積、すなわちＲＬ*Ｉｔａｉｌによって設定される。振幅の増加は、抵抗性インピーダンス、電流源の電流、またはその両方を増加させることによって達成される。ただし、抵抗値を大きくすると、容量性負荷の帯域幅が小さくなる可能性がある。高いＩｔａｉｌは、大きな帯域幅を達成するために大きな電力消費をもたらす可能性がある。さらに、低周波数での利得が比較的大きくなり、ノイズが蓄積され、ジッタ性能などの問題が生じる可能性がある。
【0033】
特定の実施形態では、誘導性ピーキングを提供し、それによって、出力パスにおける設定された量の電流および抵抗に対して帯域幅を実効的に増加させるために、パッシブインダクタを使用することができる。インダクタ両端の電圧が、インダクタを通る電流の変化（例えば、増加）に応答すると、誘導性ピーキング（例えば、シャンティング）が提供される。電流が増加したときに、回路の出力に供給される電圧が、抵抗を通る電流からの電圧及びまたパッシブインダクタの電圧の関数になるように、パッシブインダクタを抵抗と直列に配置することができる。しかし、パッシブインダクタは、付随する高抵抗の抵抗器と同様に、大きな回路面積を占めることがある。さらに、低周波数での利得が、比較的大きくなり得るので、ノイズに関する前述の問題（例えば、ジッタ性能）が生じる可能性がある。
【0034】
本明細書に記載される特定の実施形態は、出力信号を生成するために使用される出力パス（複数可）の実効インピーダンスを変化させることによって入出力伝達関数が調整されるＣＭＬバッファ回路を対象とする。例えば、各出力パスは、コンフィギュラブル実効インピーダンスを有し、ＣＭＬバッファ回路の誘導性ピーキングを提供するアクティブインダクタを含むことができる。上述したように、パッシブインダクタは、かなりの量の物理的面積を消費する可能性があり、場合によっては面積が制限されていることがある。本明細書で論じる様々な実施形態は、同様の特性を有するパッシブインダクタよりも少ない面積を消費するアクティブインダクタンスを提供するために、ＣＭＯＳトランジスタを使用する。制御信号を用いてＣＭＬバッファ回路の伝達関数を設定することができ、それにより、周波数応答特性（例えば、利得）を調整することができる。例えば、制御信号の異なる値は、ＣＭＬバッファ回路の異なる動作モードに対応することができる。第１のモードでは、ＣＭＬバッファ回路は、低周波数で高い利得を提供することができる。第２のモードでは、ＣＭＬバッファ回路は、高周波数に対して高利得を、低周波数に対して低利得を提供することができる。第１及び第２のモードは、所望の動作周波数が高いときに低周波数（ノイズ）成分を減衰させることを可能にすると同時に、有効帯域幅を大きくすることができる。
【0035】
本明細書では、動作周波数は、ＣＭＬバッファ回路によってバッファされた信号の周波数を表す。例えば、ＣＭＬバッファ回路は、１つ以上のクロックパスを駆動するために使用され、動作周波数は、パス上に供給されるクロックの周波数とすることができる。他の例では、ＣＭＬバッファ回路を使用して、特定の周波数でデータ信号を駆動することができる。ある範囲の周波数にわたる信号に関してＣＭＬバッファ回路を使用し、その範囲の周波数により良く適合する入出力伝達関数に基づいて、ＣＭＬバッファ回路モードを選択するということも可能である。
【0036】
本明細書で論じられるように、特定の実施形態は、プログラマブルロジックデバイス（ＰＬＤ）内のＣＭＬバッファ回路の使用に向けられている。例えば、ＣＭＬバッファ回路は、ＰＬＤ内の高速クロックパスに使用することができる。特に明記しない限り、本明細書で説明するＣＭＬバッファ回路および方法は、様々な他のデバイス、回路、およびアプリケーションとともに使用することができる。
【0037】
ここで図面を参照すると、図１は、本開示の実施形態に従う、ＣＭＬバッファ回路のブロック図を示す。入力段は、差動入力信号対１１６（「差動入力＋」）および１１８（「差動入力－」）を受信するように構成された入力ＭＯＳ（トランジスタ）対１１０を含むことができる。例えば、差動入力対は、ＰＬＤブロック間のデータ通信のために使用され得る差動電圧信号であってもよい。特定の実施形態では、ＰＬＤブロック間の高速クロックパスに関連して差動入力対を使用することができる。電流源１１２は、入力ＭＯＳ対１１０にソース電流を供給するように構成することができる。特定の実施形態では、電流源１１２は、異なる電流レベルに対してプログラム可能であり得る。プログラム可能な電流レベルは、ＣＭＬバッファを低周波数ビンに調整するときに電流を調整するのに便利であり得る。入力ＭＯＳ対１１０は、差動入力信号対の値に基づいて、差動出力電流を生成するように構成することができる。差動出力電流は、ＣＭＬバッファ回路の出力１２０（「差動出力＋」）と１２２（「差動出力－」）の各々における（間の）相対電流差である。出力電流は、差動入力信号対の関数として２つの出力パス間で電流源１１２からの電流を分配または分割することに基づいている。
【0038】
出力段は、ＣＭＬバッファ回路の出力に差動出力電圧を生成するように構成された出力ＭＯＳ対１０６を含むことができる。差動出力電圧は、ＣＭＬバッファ回路の入出力伝達関数の関数とすることができる。例えば、差動出力電圧は、出力ＭＯＳ対１０６内の各ＭＯＳトランジスタの両端の電圧降下に基づいて設定することができる。電圧降下は、基準電圧源１０２に対してとすることができる。例えば、差動出力電流が、出力ＭＯＳ対１０６内の各トランジスタに印加されて、関連する１つまたは複数の周波数における各トランジスタの実効インピーダンスに対応する異なる電圧を生成する。
【0039】
様々な実施形態に従って、出力ＭＯＳ対１０６は、それぞれアクティブインダクタとして動作するように構成されている。ＭＯＳトランジスタは、パッシブインダクタよりも消費する物理的面積を少なくすることができ、その結果としてのスペースの節約は、面積の制約を有する可能性がある小型および／または複雑な集積回路にとって特に関係し得る。したがって、対応する実効インピーダンスは、電流源１１２によって供給される低電流値で高電圧振幅を提供することができる誘導成分を含む。いくつかの実施形態では、出力ＭＯＳ対１０６の実効インピーダンスは、高抵抗値を含むこともできる。したがって、回路の電流源のサイズに関する要件を緩和することができ、回路は、より大きな電流源を使用する解決策よりも電力節約を提供することもある。
【0040】
調整回路１０４および１０８は、出力ＭＯＳ対１０６の各トランジスタの実効インピーダンスを変更することによって、制御信号に応答するように構成することができる。実効インピーダンスを調整する能力は、特定のアプリケーションの動作周波数に依存して、異なる動作特性および入出力伝達関数を提供するのに特に有用であり得る。これは、静的な実効インピーダンスおよび対応する入出力伝達関数と比較して、相対的に大きい有効帯域幅を提供することができる。実効インピーダンスの変化は、ＣＭＬバッファ回路の入出力伝達関数の対応する変化を引き起こす。例えば、伝達関数の零点を、より低い周波数とより高い周波数との間でシフトすることができる。極が、より低い周波数に位置する場合、ＣＭＬバッファ回路は、低周波信号成分を出力へ通過させることができる。これにより、ＣＭＬバッファ回路は、低い信号周波数を通過させることによって、低い動作周波数で動作することが可能になる。極が、より高い周波数に位置する場合、ＣＭＬバッファ回路は、低周波信号成分を減衰させ、高周波信号成分を出力に通過させる。これにより、ＣＭＬバッファ回路は、（例えば、直流（ＤＣ）バイアスまたはノイズを導入することによって）ＣＭＬバッファ回路の動作を劣化させる可能性のある不要な低信号周波数を減衰させることにより、高い動作周波数で動作することが可能になる。異なる周波数で減衰する能力は、ＣＭＬバッファ回路の動作帯域幅を実効的に増加させることができる。特定の実施形態では、実効インピーダンスは、（ＣＭＬバッファ回路内で）抵抗素子、キャパシタ素子、またはその両方を制御するスイッチをイネーブルまたはディスエーブルすることによって、変更することができる。
【0041】
いくつかの実施形態では、モード、または周波数、選択ロジック１１４を使用して、制御信号を生成することができる。選択ロジック１１４は、特定の解決策の要求に応じて変化するように構成することができる。例えば、解決策は、複数のモードを有する通信プロトコルのために、または複数の通信プロトコルのために、１つより多い動作周波数を使用することができる。選択ロジック１１４は、使用されている現在の動作周波数に応じて、制御信号に対して異なる値を生成するように構成することができる。別の例では、ＣＭＬバッファ回路は、特定の設計に応じて異なる周波数で動作するように構成することができるＰＬＤの内部通信経路（例えば、クロックパス）で使用することができる。選択ロジック１１４は、設計の一部として適切な制御信号を生成するようにプログラムすることができる（制御信号が、ＰＬＤのプログラミング時に静的に値を割り当てられるか、動作中に動的に変更可能であるかにかかわらず）。
【0042】
本明細書の説明に従って、特定の実施形態では、ＣＭＬバッファ回路に対して２つより多い動作モードが可能である。特に、制御信号は、ＣＭＬバッファ回路のそれぞれの異なる入出力伝達関数に対応する３つ以上の値を有することができる。
【0043】
図２は、様々な実施形態に従う、ＣＭＬバッファ回路の回路図を示す。ＣＭＬバッファ回路は、図１に関連して説明したＣＭＬバッファ回路と一致する。ＣＭＬバッファ回路は、差動入力対（１１８「入力－」および「１１６入力＋」）から差動出力対（１２２「出力－」および１２０「出力＋」）を生成する。入力対は、入力ＭＯＳトランジスタ対２２２および２２４のゲートに供給される。入力ＭＯＳトランジスタの各々は、それぞれの出力と電流源２２６との間に直列に接続されている。
【0044】
出力ＭＯＳトランジスタ対は、２つの出力ＭＯＳトランジスタ２０６および２０８を含む。出力ＭＯＳトランジスタ２０６および２０８は、基準電圧（Ｖｃｃ）と差動出力対のそれぞれの出力との間に直列に接続されている。出力ＭＯＳトランジスタは、アクティブインダクタとして動作するように構成することができる。特に、ＭＯＳトランジスタの小信号特性は、ＭＯＳトランジスタの両端の電圧が、ＭＯＳトランジスタを通る電流の変化の関数であるという点で、パッシブインダクタの小信号特性と同様である。これにより、本明細書でより詳細に説明するように、ＣＭＬバッファ回路の帯域幅を改善するのに役立つ誘導性ピーキング（シャンティング）が生じる。回路の特定の入出力伝達関数は、異なる動作周波数に対して調整することができる。例えば、２つの調整回路を使用することができ、各調整回路は、それぞれの出力ＭＯＳトランジスタのゲートと対応する出力との間の抵抗値を調整するように構成される。図２に示す例において、調整回路は、それぞれ、２つの抵抗器２１０，２１２および２１４，２１６を含む。調整回路はまた、バイパススイッチ２１８および２２０をそれぞれ含む。バイパススイッチは、制御信号に応答してイネーブルおよびディスエーブルすることができる。イネーブル（閉）されると、バイパススイッチ２１８、２２０は、抵抗器２１０、２１６をバイパスし、ゲートと出力との間の実効抵抗を抵抗器２１２、２１４の値に低減させることができる。ディスエーブルされると、抵抗器２１０、２１６は、それぞれ、抵抗器２１０＋２１２および２１４＋２１６の値の直列抵抗を形成する。図２はまた、出力ＭＯＳトランジスタ２０６、２０８の固有のゲートソース間容量を表すキャパシタ２０２、２０４を示している。
【0045】
いくつかの例では、調整回路は、それぞれキャパシタ２２８および２３０を含むこともできる。イネーブルされると、スイッチ２３２および２３４は、キャパシタを回路に追加して、実効容量を増加させることができる。ディスエーブルされると、キャパシタは、回路から切り離され、寄与しない。
【0046】
入力ＭＯＳ対は、Ｎ－ＭＯＳトランジスタとして示され、出力ＭＯＳ対は、Ｐ－ＭＯＳトランジスタとして示される。簡単にするために、説明及び図をこのように議論しているが、様々な実施形態では、入力ＭＯＳ対にＰ－ＭＯＳトランジスタを、出力ＭＯＳ対にＮ－ＭＯＳトランジスタを使用することができる。
【0047】
本明細書で説明するように、出力ＭＯＳトランジスタおよび調整回路の小信号等価回路は、ゲートとソース（または出力）間の抵抗の関数である。従って、ＣＭＬバッファ回路の入出力伝達関数は、バイパススイッチ２１８、２２０がイネーブルされているかディスエーブルされているかに応じて変化する。特に、ゲートソース間抵抗が減少すると、伝達関数の極は、より高い周波数にシフトする。従って、スイッチをイネーブルすることにより、極をより高い周波数にシフトさせ、より高い動作周波数で使用するように設計されたモードにＣＭＬバッファ回路を置くことができる。この抵抗が増加すると、伝達関数の極は、より高い周波数にシフトする。従って、スイッチをディスエーブルすることにより、極をより低い周波数にシフトさせ、より低い動作周波数で使用するように設計されたモードにＣＭＬバッファ回路を置くことができる。
【0048】
特定の実施形態によれば、ＣＭＬバッファ回路は、従来のＣＭＬバッファ回路よりも約１．７倍までの帯域幅増加をもたらすことができるシャントピーキングを有するように構成することができ、典型的なＣＭＬの場合、帯域幅は、１／（２ｐｉ*ＲＬ*ＣＬ）に等しい。
【0049】
抵抗器２１０、２１２、２１４、および２１６は、同じ値を有することができ、または異なる比率で設定することができる。この特定の比率は、対応するモードの所望の帯域幅および所望の動作周波数に従って、設定することができる。
【0050】
図３は、本開示の実施形態に従う、複数の選択肢を有する調整回路および制御ロジックを示す。３つ以上のモードを提供するために、３つ以上の異なる抵抗値を提供するように、調整回路３０２（例えば、調整回路１０４に対応する）を構成することができる。各モードは、異なる入出力伝達関数を有することができる。スイッチ３１２、３１４、および３１６は、それぞれインピーダンス素子３０６、３０８、および３１０を選択的にバイパスすることができる。それによって、異なるスイッチ設定は、異なるインピーダンス値と、対応するＣＭＬバッファ回路の入出力伝達関数とをもたらすことができる。
【0051】
ＣＭＬバッファ回路の入出力伝達関数を構成するために、周波数／モード選択制御ロジック３０４（例えば、周波数／モード選択ロジック１１４に対応する）を、スイッチ３１２、３１４、および３１６を制御するように構成することができる。制御信号はそれぞれ、それぞれのバイナリ選択値に対応することができる。制御ロジック３０４は、所望の動作周波数に基づいてバイナリ選択値を決定するように構成することができる。いくつかの実施形態によれば、インピーダンス（例えば、抵抗および／または容量）素子３０６、３０８、および３１０の値は、異なることができる。図２の議論に従って、調整回路は、抵抗素子、容量素子、またはその両方を含むことができる。各インピーダンス素子は、ＣＭＬバッファ回路の入出力伝達関数を調整するために、有効に回路に追加または回路から除去することができる。
【0052】
制御ロジック３０４は、異なる動作周波数を選択するために、インピーダンス値の異なる組合せを選択的にイネーブルするように構成することができる。インピーダンス素子の同じ値を使用することと比較して、より小さいインピーダンス値を使用して、選択可能なインピーダンス値をより細かくすることができ、より大きいインピーダンス値を使用して、インピーダンス値の全体的な範囲を大きくすることができる。
【0053】
図４は、本開示の実施形態に従う、出力トランジスタ対の１つのトランジスタと調整回路の小信号等価回路を示す。回路４０２は、本明細書の説明（例えば、１０４および１０６）に従う、出力ＭＯＳトランジスタ対のＭＯＳトランジスタおよび調整回路に対応する。前述したように、ＭＯＳトランジスタ４０６のゲートは、抵抗Ｒｇを介して出力に接続されている。回路のゲートソース間容量は、キャパシタＣｇｓによって表される。
【0054】
回路４０４は、回路４０２の小信号等価回路を示す。小信号等価回路は、バイアス点付近で動作する回路の機能的等価回路構成要素を近似することによって、動作中の回路の（小信号）特性を記述するのに有用であり得る。値ＲｅｑおよびＬｅｑは、ＭＯＳトランジスタの等価直列インピーダンスである。ＲｅｑおよびＬｅｑと並列に接続されることに加えて、抵抗値Ｒｇは、本明細書で説明するように、Ｌｅｑ値に影響を及ぼす。したがって、抵抗値Ｒｇは、回路の利得と直接相関する。容量値Ｃｇは、トランジスタおよび回路の寄生容量を表すことができる。これらの小信号値は、本明細書で説明する１つ以上の出力回路の動作を記述し理解するために使用することができる。
【0055】
図５は、本開示の実施形態に従う、ＣＭＬバッファ回路の入出力伝達関数を示す。横軸は周波数を示し、縦軸はインピーダンスを示す。線は、ＣＭＬバッファ回路の入力インピーダンス「Ｚｉｎ」を表す。低い周波数では、Ｚｉｎは、１／ｇｍ（ｇｍは、ＭＯＳトランジスタの相互コンダクタンス利得である）に等しく、高い周波数では、Ｚｉｎは、ゲートドレイン間抵抗（Ｒｇ）に等しい。その間の周波数に対して、入力インピーダンスは、（Ｒｇ*Ｃｇｓ）／ｇｍに等しいＬｅｑをたどる。零点（ｗｚ）は、１／（Ｒｇ*Ｃｇｓ）に等しく、極（ｗｐ）は、ｇｍ／Ｃｇｓである。したがって、零点は、Ｒｇに依存し、Ｒｇ値を変更するように構成された調整回路を使用して制御することができる。抵抗値が低下するにつれて、零点は、より高い周波数に移動する。抵抗値が高い場合、零点は、より低い周波数に移動する。したがって、入出力伝達関数は、動作周波数がより高い値に設定されたときに、望ましくない低周波信号も減衰させるように、特定の動作周波数に対して調整することができる。
【0056】
いくつかの実施形態では、回路は、プログラム可能な電流源を含むことができる。電流の調整は、ｇｍを調整するために使用することができ、これはまたＬｅｑを変化させ、周波数スケーラビリティに役立つ。より高い電流では、低いＬｅｑピークが、より高い周波数にシフトする。より低い電流では、高いＬｅｑピークが、より低い周波数にシフトする。
【0057】
図６は、開示された回路およびプロセスが実装され得るプログラム可能な集積回路（ＩＣ）６００を示す。プログラマブルＩＣは、他のプログラム可能なリソースと共にフィールドプログラマブルゲートアレイロジック（ＦＰＧＡ）を含むシステムオンチップ（ＳＯＣ）とも呼ばれる。ＦＰＧＡロジックは、アレイ内に幾つかの異なるタイプのプログラマブル論理ブロックを含むことができる。例えば、図６は、マルチギガビットトランシーバ（ＭＧＴ）６０１、コンフィギュラブル論理ブロック（ＣＬＢ）６０２、ランダムアクセスメモリブロック（ＢＲＡＭ）６０３、入出力ブロック（ＩＯＢ）６０４、コンフィギュレーションおよびクロッキングロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）６０５、デジタル信号処理ブロック（ＤＳＰ）６０６、専用入出力ブロック（Ｉ／Ｏ）６０７、例えば、クロックポート、ならびにデジタルクロックマネージャ、アナログデジタルコンバータ、システム監視ロジックなどの他のプログラマブルロジック６０８を含む多数の異なるプログラマブルタイルを含むプログラマブルＩＣ６００を示す。ＦＰＧＡロジックを有するいくつかのプログラマブルＩＣは、専用プロセッサブロック（ＰＲＯＣ）６１０ならびに内部および外部リコンフィギュレーションポート（図示せず）も含む。
【0058】
いくつかのＦＰＧＡロジックでは、各プログラマブルタイルは、各隣接するタイル内の対応するインターコネクトエレメントとの標準化された接続部を有するプログラマブルインターコネクトエレメント（ＩＮＴ）６１１を含む。したがって、プログラマブルインターコネクトエレメントが一緒になって、図示されたＦＰＧＡロジックのためのプログラマブルインターコネクト構造を実現する。プログラマブルインターコネクトエレメントＩＮＴ６１１はまた、図６の上部に含まれる例によって示されるように、同じタイル内のプログラマブルロジックエレメントとの接続部を含む。いくつかの実施形態では、インターコネクトエレメントは、ここで説明する回路と一致するＣＭＬバッファ回路によって駆動することができる。
【0059】
例えば、ＣＬＢ６０２は、ユーザロジックを実装するようにプログラムすることができるコンフィギュラブルロジックエレメントＣＬＥ６１２、及び単一のプログラマブルインターコネクトエレメントＩＮＴ６１１を含むことができる。ＢＲＡＭ６０３は、１つ以上のプログラマブルインターコネクトエレメントに加えて、ＢＲＡＭロジックエレメント（ＢＲＬ）６１３を含むことができる。通常、タイルに含まれるインターコネクトエレメントの数は、タイルの高さに依存する。図示の実施形態では、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数（例えば４つ）を使用することもできる。ＤＳＰタイル６０６は、適切な数のプログラマブルインターコネクトエレメントに加えて、ＤＳＰロジックエレメント（ＤＳＰＬ）６１４を含むことができる。ＩＯＢ６０４は、例えば、プログラマブルインターコネクトエレメントＩＮＴ６１１の１つのインスタンスに加えて、入出力ロジックエレメント（ＩＯＬ）６１５の２つのインスタンスを含むことができる。当業者には明らかなように、例えばＩ／Ｏロジックエレメント６１５に接続された実際のＩ／Ｏボンドパッドは、図示された様々な論理ブロックの上に積層された金属を用いて製造され、通常、入出力ロジックエレメント６１５の領域に制限されない。
【0060】
図示された実施形態では、ダイの中心付近のカラム領域（図６に影を付して示す）が、コンフィギュレーション、クロック、および他の制御ロジックに使用される。このカラムから伸びる水平領域６０９は、プログラマブルＩＣの幅全体にわたってクロックおよびコンフィギュレーション信号を分配するために使用される。「カラム」および「水平」領域への言及は、図面を縦向きで見ることに関連していることに注意されたい。
【0061】
図６に示すアーキテクチャを利用するいくつかのプログラマブルＩＣは、プログラマブルＩＣの大部分を構成する規則的なカラム構造を中断させる付加的な論理ブロックを含む。付加的な論理ブロックは、プログラマブルブロックおよび／または専用ロジックとすることができる。例えば、図６に示すプロセッサブロックＰＲＯＣ６１０は、ＣＬＢとＢＲＡＭのいくつかのカラムにまたがっている。
【0062】
図６は、例示的なプログラマブルＩＣアーキテクチャのみを示すことが意図されていることに、留意されたい。カラム内の論理ブロックの数、カラムの相対的な幅、カラムの数と順序、カラムに含まれる論理ブロックのタイプ、論理ブロックの相対的なサイズ、および図６の上部に含まれているインターコネクト／ロジックの実施形態は、単に例である。例えば、実際のプログラマブルＩＣでは、ユーザーロジックの効率的な実装を容易にするために、ＣＬＢが現れる場所には、１つより多いＣＬＢの隣接するカラムが、通常含まれている。
【0063】
図７は、本開示の実施形態による、ＣＭＬバッファ回路を使用するためのフロー図を示す。差動入力信号が、ブロック７０２により、ＣＭＬバッファ回路の１対の入力に印加または供給されることができる。例えば、ＣＭＬバッファ回路は、ＰＬＤのクロック分配ブロックに配置することができ、入力はクロック信号である。次いで、ＣＭＬバッファ回路は、ブロック７０４によって、差動入力から差動電流を生成することができる。本明細書で論じるように、（例えば、電流源から）異なる電流量を出力パスを通って供給し、入力ＭＯＳトランジスタ対を使用することによって、差動電流を生成することができる。
【0064】
次いで、差動電流は、ブロック７０６により、出力ＭＯＳトランジスタ対に印加されることができる。本明細書で議論された様々な実施形態に従って、ＭＯＳトランジスタ対は、ブロック７０８により、差動電流の電圧降下をもたらし、それにより出力信号の差動電圧を生成する実効インピーダンスを提供するように構成することができる。
【0065】
本明細書で説明する実施形態によれば、実効インピーダンス値の値は、入出力伝達関数と共に変更することができ、これは、ＣＭＬバッファ回路を使用する前に（例えば、初期化設定）、動的に（例えば、通信モードまたはプロトコルの変更に応じて）、およびそれらの組み合わせで、行うことができる。ブロック７１０に示すように、所望の動作周波数を決定することができ、例えば、ＣＭＬバッファ回路が使用されているシステムの現在の動作モードを決定するための状態論理の使用を含むことができる。
【0066】
所望の動作周波数に基づいて、制御ロジック回路は、ブロック７１２により、１つ以上の制御信号を生成することができる。これらの制御信号は、本明細書でより詳細に説明するように、出力ＭＯＳトランジスタ対のゲートとドレインとの間の抵抗器をバイパスし、ブロック７１４に示すように、ＣＭＬバッファ回路の伝達関数の調整をもたらす（例えば、極を調整することによって）スイッチに対応することができる。システムが、ＣＭＬバッファ回路の伝達関数を動的に調整するように構成されている場合、ブロック７１６により、動作周波数が変化したかどうかの判定を行うことができる。そうである場合、新しい所望の周波数が決定され、それに応じて伝達関数が変更されることができる。
【0067】
１つ以上のプロセッサおよびプログラムコードとともに構成されたメモリ装置を含む、様々な代替的なコンピューティング装置が、本明細書に開示された機能（例えば、周波数決定及び制御機能）を実行することができるプロセスおよびデータ構造をホストするのに適しているということが、当業者にはわかるであろう。さらに、プロセスは、様々なコンピュータ可読記憶媒体または配信チャネル、例えば、磁気または光学ディスクまたはテープ、電子記憶装置、またはネットワーク上のアプリケーションサービスとして提供されてもよい。
【0068】
態様および特徴は、場合によっては個々の図に記述されることがあるが、組合せが明示的に示されていない場合でも、組合せとして明示的に記述されている場合でも、ある図の特徴を他の図の特徴と組み合わせることができる、ということが理解されるであろう。
【0069】
本方法およびシステムは、バッファ回路を用いる様々なシステムに適用可能であると考えられる。他の態様および特徴は、明細書の考察から当業者には明らかであろう。本方法およびシステムの一部は、ソフトウェアを実行するように構成された１つ以上のプロセッサとして、特定用途向け集積回路（ＡＳＩＣ）として、またはプログラマブルロジックデバイス上の論理として、実施されてもよい。本明細書および図面は、例としかみなされず、本発明の真の範囲は、以下の特許請求の範囲によって示されることが意図されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】